JP3428321B2 - 液晶表示パネル及びそれを用いた電子機器 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スイッチング素子
として薄膜トランジスタ（ＴＦＴ）を用いた液晶表示パ
ネル及びそれを用いたプロジェクタ等の電子機器に関す
る。

【０００２】

【背景技術】この種の液晶表示パネルは、プロジェクタ
のライトバルブ等として広く用いられ、製造効率の向上
が強く要望されている。従来、ＴＦＴが形成される基板
は、５インチシリコン基板が用いられ、その上に各層が
形成された後に切断されて、所定の大きさの液晶表示基
板とされていた。

【０００３】液晶表示基板のスループットを増大するに
は、一枚の基板より得られる液晶基板の数を増大する必
要があり、本発明者は、５インチシリコン基板に代えて
８インチシリコン基板を用いることを検討した。

【０００４】

【発明が解決しようとする課題】図２０は、直径８イン
チのシリコン基板を１０００℃、１０５０℃及び１１５
０℃にてそれぞれアニーリングした場合の、シリコン基
板の反り量を示している。この時、シリコン基板は、通
常の熱処理と同様にシリコン基板の周縁に近い部分を支
持してアリーリングしたので、その中心と周縁部との間
に、図２０に示す量の反りが発生した。

【０００５】ところで、液晶表示パネルは、走査信号
線、データ信号線及びＴＦＴが形成された第１の基板
と、共通電極が形成された第２の基板とを所定のセルギ
ャップに止まるようにして対向させ、その間に液晶を封
入して製造される。このとき、第１の基板は、膜付け処
理した８インチウエハを所定の大きさに切断して得られ
る。ここで、上述したように、８インチウエハの反り量
が大きいと、基板組立時に所定のセルギャップ内に止め
ることができない。

【０００６】ここで、ＴＦＴを形成する際の最高プロセ
ス温度は、ゲート酸化膜の形成工程である。従来のゲー
ト酸化膜は、熱酸化工程の実施により形成され、その熱
酸化温度は１１５０℃以上であった。従って、図２０に
よると、８インチウエハの反り量は８００μｍにもな
り、到底所定のセルギャップ内に止めることはできな
い。

【０００７】このゲート酸化膜を、熱酸化膜とＣＶＤ酸
化膜との二層にする技術が、特開昭６０−１６４３６２
号、特開昭６３−１０７１号、特開昭６３−３１６４７
９号、特開平２−６５２７４号、特開平２−−１７４２
３０号などに開示されているが、熱酸化温度が高い場合
には、一層のみの熱酸化膜と同じ問題は依然として残
る。

【０００８】また、ゲート酸化膜を、熱酸化膜とＣＶＤ
酸化膜との二層にした場合、ラビング処理される基板表
面の段差が大きくなり、この部分にて液晶の配向を行う
ことができない恐れがある。

【０００９】

【００１０】本発明の目的は、ゲート酸化膜を熱酸化膜
とＣＶＤ酸化膜との二層にしても、保持容量を増大でき
る液晶表示パネル及びそれを用いた電子機器を提供する
ことにある。

【００１１】

【課題を解決するための手段】本発明の一態様に係る液
晶表示パネルは、半導体薄膜トランジスタ及び保持容量
が形成された第１の基板と、それに対向する第２の基板
と、の間に液晶を封入して成る液晶表示パネルにおい
て、前記第１の基板は、遮光層と、前記遮光層と対向す
る領域に配置され、前記半導体薄膜トランジスタのソー
ス、ドレインとなる第１ポリシリコン層と、前記遮光層
と前記第１ポリシリコン層との間に配置された絶縁層
と、前記第１ポリシリコン層を覆って形成されたゲート
酸化膜と、前記ゲート酸化膜上に形成され、前記半導体
薄膜トランジスタのゲート層となる第２ポリシリコン層
と、を有し、前記ゲート酸化膜は、前記ポリシリコン層
を熱酸化して形成された熱酸化膜と、前記熱酸化膜が形
成された前記第１の基板の全面上にシリコン酸化膜を気
相成長させることで形成されたＣＶＤ酸化膜と、を有
し、前記保持容量は、第１及び第２の保持容量を有し、
前記遮光層、前記絶縁層及び前記第１ポリシリコン層に
より前記第１の保持容量が形成され、前記第２ポリシリ
コン層が前記ゲート酸化膜を介して前記第１ポリシリコ
ン層と対向する位置まで延在され、前記第１ポリシリコ
ン層、前記ゲート酸化膜及び前記第２ポリシリコン層に
より前記第２保持容量が形成されていることを特徴とす
る。

【００１２】

【００１３】

【００１４】

【００１５】

【００１６】

【００１７】

【００１８】

【００１９】

【００２０】

【００２１】

【００２２】

【００２３】

【００２４】

【００２５】

【００２６】

【００２７】

【００２８】

【００２９】

【００３０】

【００３１】

【００３２】

【００３３】

【００３４】

【００３５】

【発明の実施の態様】以下、本発明の実施の態様につい
て、図面を参照して説明する。

【００３６】図１は、アクティブマトリクス型液晶表示
パネルの断面を示している。図１において、この液晶表
示パネルは、透明基板な２枚の基板１０，１２間に、液
晶１４を封入して構成されている。一方の基板１０は石
英等の絶縁基板であり、この石英基板１０には後述する
とおり、各画素の液晶１４に直列に接続されたスイッチ
ング素子としてのトップゲート型薄膜トランジスタ（Ｔ
ＦＴ）３０がアレイ状に形成される。この石英基板１０
には、液晶ドライブ回路を構成するＴＦＴも形成されて
いる。他方の基板１２は例えばガラス基板にて形成され
ている。このガラス基板１２が石英基板１０と対向する
面１２ａには、該対向面１２ａを覆ってＩＴＯ（インジ
ウム・ティン・オキサイド）から成る透明電極１６が形
成され、共通電極として機能する。なお、対向基板１２
には、ブラックマトリクスのためのクロム層などは形成
されてなく、このブラックマトリクスは、後述の通り、
石英基板１０側のみに配置されている。

【００３７】次に、石英基板１０に形成される各層につ
いて、図１及び図２を参照して説明する。図２は、石英
基板１０上の各画素領域に形成される各層の透視図であ
り、デュアルゲート型のＴＦＴ構造が示されている。こ
の石英基板１０上には、主として、上述のＴＦＴ３０
と、ＴＦＴ３０と石英基板１０との間に形成された遮光
層２０と、この遮光層２０とＴＦＴ３０とを絶縁する絶
縁層２２とを有する。

【００３８】ＴＦＴ３０は、図１及び図２に示すよう
に、トランジスタのソース、ドレインとなる第１ポリシ
リコン層４０と、トランジスタのゲートとなる第２ポリ
シリコン層４４を有する。両ポリシリコン層４０，４４
の間に、第１ポリシリコン層４０を覆って形成されたＳ
ｉＯ₂から成るゲート酸化膜４２が設けられている。第
２ポリシリコン層４４は、図２及び図３（Ｄ）のとお
り、液晶表示パネルの第１の方向（図の横方向）と平行
に複数本設けられ、液晶表示パネルの複数の走査信号線
として用いられる。

【００３９】また、ゲート酸化膜４２及び第２ポリシリ
コン層４４を覆って第１層間絶縁層４６が設けられてい
る。その上に、トランジスタのソース線として機能する
例えばアルミニウム（Ａｌ）にて形成された金属配線層
４８が設けられている。この金属配線層４８は、第１層
間絶縁層４６に形成された第１コンタクトホール４７を
介して、第１ポリシリコン層４０と接続されている。な
お、この金属配線層４８は、図２及び図４（Ｂ）のとお
り、液晶表示パネルの前記第１の方向と直交する第２の
方向（図の縦方向）と平行に複数本設けられ、液晶表示
パネルの複数のデータ信号線として用いられる。

【００４０】この金属配線層４８及び第１層間絶縁層４
６を覆って第２層間絶縁層５０が設けられ、その上に例
えばＩＴＯから成る透明電極５２が各画素領域と対向す
る位置に形成されている。この透明電極５２は、第１，
第２層間絶縁層４６，５０に形成された第２コンタクト
ホール５１を介して、第１ポリシリコン層４０に接続さ
れ、画素電極として機能する。

【００４１】この液晶表示パネルでは、ある行の走査信
号線に対応する第２ポリシリコン層４４に、ＴＦＴ３０
の閾値以上のオン電圧を選択期間内に印加すると、その
行に存在する全てのＴＦＴがオンする。その際、各列の
データ信号線に対応する複数の金属配線層４８を介し
て、各画素毎にデータ信号が供給され、オンされた各Ｔ
ＦＴ３０を介して各透明電極５２に信号電位が印加され
る。こうすると、対向基板１２の透明電極１６の共通電
位と、石英基板１０側の各画素毎の透明電極５２の信号
電位との差電圧が、液晶１４に印加されることになる。
非選択期間では、ＴＦＴ３０がオフされるので、選択期
間に液晶１４にチャージされた電圧により、次の選択期
間まで表示状態が維持される。なお、この非選択期間で
の電圧の保持特性を改善するために、後述する保持容量
が、液晶１４と並列に接続されている。この動作を、各
行毎に繰り返し実施することで、液晶表示パネルに所望
の画像を表示することができる。

【００４２】次に、石英基板１０上に形成される各層に
ついて、図３（Ａ）〜（Ｄ）及び図４（Ａ）〜（Ｃ）に
示す製造工程を参照しながら説明する。

【００４３】＜アニール工程＞製造段階での石英基板１
０は、８インチウエハ形状である。まず、この石英基板
１０を、石英基板１０の最高プロセス温度（今回はゲー
ト酸化膜４２のための熱酸化工程での１０００℃）以上
の温度、例えば１０００℃にて、不活性ガス例えばＮ₂
ガス雰囲気でアニール処理した。この前処理により、後
に実施される最高プロセス温度での熱処理時に石英基板
１０に生ずる歪みを予め除去している。

【００４４】＜遮光層２０の形成工程＞この遮光層２０
は、石英基板１０の表面などでの反射光が、ＴＦＴ３０
に入射すること防止するものである。この遮光層２０に
より、ＴＦＴ３０内にフォトキャリアが形成されること
を防止でき、リーク電流に起因したクロストークが防止
される。

【００４５】このために、この遮光層２０は、図１に示
すように、第１ポリシリコン層４０の幅より広い幅に亘
って形成され、かつ、充分な遮光特性を有する材質にて
形成される。この遮光層２０の求められる遮光特性とし
て、ＯＤ値が３以上、換言すれば、透過率が１／１００
０以下である。

【００４６】この遮光層２０の特性として、上記の遮光
特性の他、この液晶表示パネルの最高プロセス温度に対
する耐熱性を有することが必要となる。本実施例では、
後述するとおり、ゲート酸化膜４２の熱酸化工程が最高
プロセス温度であり、例えば１０００℃である。そこ
で、この遮光層２０は、最高プロセス温度である１００
０℃以上の融点を有する材質として、金属又は金属化合
物を用いている。この種の好適な材質として、タングス
テンシリサイド（ＷＳｉ）、モリブデンシリサイド（Ｍ
ｏＳｉ）などのシリサイド系金属を挙げることができ
る。この種のシリサイド系金属は、石英基板１０との相
性が良く、熱膨張係数を石英基板１０と近くできる点で
も好ましい。これにより、石英基板１０等に亀裂、割れ
が生ずることを防止できる。

【００４７】また、この遮光層２０は、図３（Ａ）に示
すように、ＴＦＴ３０と対向する領域Ａと、横方向（走
査信号線と平行な方向）に伸びる領域Ｂとで形成され
る。このように配置することで、この遮光層２０と、こ
れと交差する遮光性を有する金属配線層４８とにより、
各画素を囲むブラックマトリクスを、石英基板１０側の
みに構成することができる。これにより、対向基板に設
けた遮光層例えばクロム層によりブラックマトリクスを
構成する場合とは異なり、石英基板１０と対向基板１２
との厳密な位置合わせは不要となる。また、従来では、
２つの基板の位置ずれを考慮してブラックマトリクスの
形成層の線幅にマージンを比較的大きく確保する必要が
あったが、本実施例ではその必要はなくなる。従って、
液晶表示パネルの開口率が増大し、明るい表示画面を確
保できる。

【００４８】この遮光膜２０はスパッタ法又はＣＶＤ
（化学的気相成長）により形成し、図３（Ａ）に示す領
域Ａ，Ｂのみ残存されるように、フォトリソグラフィ工
程、エッチング工程が実施される。なお、図３（Ａ）の
ようにブラックマトリクスとして遮光層２０を使用する
場合には、遮光層２０が黒色となるのに充分な厚さを有
することが必要である。このため、シリサイド系金属の
場合には、０．１μｍ以上の膜厚とすればよい。

【００４９】＜絶縁層２２の形成工程＞この絶縁層２２
は、遮光層２０を第１ポリシリコン層４０から絶縁する
ためのものである。この絶縁層２２は例えばＳｉＯ₂に
て形成され、例えばＣＶＤにより形成される。

【００５０】＜遮光層２０の電位設定と絶縁層２２の膜
厚について＞遮光層２０は、他の配線と接続されない場
合には、フローティング電位となる。この場合には、絶
縁層２２の膜厚が薄いと、上述の通り、遮光層２０の持
つ電荷が、ＴＦＴ３０のスイッチングに悪影響を及ぼ
す。これを防止するには、絶縁層２２の膜厚を厚く形成
しなければならない。

【００５１】本実施例では、絶縁層２２の膜厚に頼らず
に、ゲート電位のみに依存した正規のスイッチング動作
をＴＦＴ３０にて実現するために、遮光層２０に一定の
ＤＣ電位を印加している。

【００５２】本実施例では、ＴＦＴ３０のゲートに印加
されるオフ電位を、遮光層２０に常時印加している。画
素毎に設けられたＴＦＴ３０はＮ型ＴＦＴであり、遮光
層にはゲートへのオフ電位として例えば−１Ｖが常時印
加される。こうすると、絶縁層２２を介して遮光層２０
が持つ電荷がＴＦＴ３０に影響があったとしても、この
遮光層２０の持つ電荷によって誤ってＴＦＴ３０がオン
することはない。このようにするには、遮光層２０に印
加する電位を、ＴＦＴ３０の閾値未満の電位とすればよ
い。Ｎチャンネル型ＴＦＴであれば、グランド電位又は
負電位でよい。

【００５３】液晶ドライブ回路を形成するＴＦＴと対向
して設けられる遮光層にも、オフ電位が印加される。こ
の際、液晶ドライブ回路に用いるトランジスタにＮ型及
びＰ型ＴＦＴが双方用いられる場合には、それらと対向
する遮光層には、Ｐ，Ｎ型ＴＦＴ毎に異なるオフ電位が
印加される。

【００５４】このようにすると、遮光層２０が持つ電荷
によってＴＦＴ３０のスイッチング動作は影響を受けな
いため、絶縁膜２２の膜厚は、単に遮光層２０と第１ポ
リシリコン層４０とを電気的に絶縁できるものであれば
よい。この場合の遮光層２０の膜厚は、０．０５μｍ以
上あれば良く、遮光層２０がフローティング電位である
場合に要求される絶縁層２２の膜厚（０．８μｍ以上）
よりも薄くてもよい。この絶縁層２２の膜厚は、０．０
５〜１．５μｍの中から選ぶことができる。

【００５５】図３（Ａ）の場合、遮光層２２は、走査信
号線である第２ポリシリコン層４４と対応して、少なく
とも走査信号線の本数分だけそれぞれ分離して設けられ
ている。この場合には、各々の遮光層２２に、対応する
走査信号線への走査信号を供給しても良い。こうする
と、走査信号線である第２ポリシリコン層４４と遮光層
２０とは、ＴＦＴ３０をオンさせたい時には共にオン電
位となり、オフさせたい時には共にオフ電位となり、Ｔ
ＦＴ３０のスイチッチングに誤動作が生ずることはなく
なる。

【００５６】＜遮光層２０を保持容量の容量線として用
いる場合について＞図３（Ａ）に示す領域Ａ，Ｂに加え
て、図５に示す領域Ｃにも遮光層２０を形成することが
できる。この領域Ｃは、図３（Ｂ）に示す第１ポリシリ
コン層４０が同図の縦方向に伸びる領域と対向する領域
である。こうすると、遮光層２０と第１ポリシリコン層
４０とで保持容量Ｃ１を構成することができる。

【００５７】また、第１，第２ポリシリコン層４０，４
４も保持容量Ｃ２を構成している。この各保持容量Ｃ
１，Ｃ２、液晶１４及びＴＦＴ３０の電気的な接続関係
は図６の通り、液晶１４、保持容量Ｃ１，Ｃ２はそれぞ
れ並列に接続される。従って、この場合のトータル保持
容量はＣ１＋Ｃ２となり、保持容量を増大させることが
できる。

【００５８】ここで、この保持容量Ｃ１は、絶縁層２２
の厚さに依存し、上述の絶縁層２２の好適な範囲である
０．０５〜１．５μｍの中から選択することで、所望の
容量に設定できる。この保持容量Ｃ１は、絶縁層２２を
薄くする程大きくなる。したがって、保持容量Ｃ１を大
きく確保したい場合には、上述した通り、遮光層２０を
一定のＤＣ電位に設定して、絶縁層２２を薄くすること
が好ましい。

【００５９】このトータル保持容量Ｃ１＋Ｃ２は、石英
基板１０上に形成される画素の密度に応じて下記の幅で
設定すると良い。画素密度が６４０〜４８０ドットのＶ
ＧＡ（Video Graphics Array）の場合には、２０ｆＦ〜
２００ｆＦであり、画素密度が８００〜６００ドットの
ＳＶＧＡ（Super Video Graphics Array）の場合にも、
２０ｆＦ〜２００ｆＦである。

【００６０】＜第１ポリシリコン層４０の形成工程＞絶
縁層２２の形成後、石英基板１０を約５００℃に加熱し
ながら、モノシラン（ＳｉＨ₄）ガスを５００ｃｃ／ｍ
ｉｎの流量で供給し、圧力３０Ｐａにて、石英基板１０
上にアモルファスシリコン（ａ−Ｓｉ）のデポジション
膜を形成した。この処理を約２時間実施することで、
０．０５５μｍの膜厚のａ−Ｓｉ膜を形成した。

【００６１】この後、Ｎ₂雰囲気にて、６４０℃にて約
６時間アニール処理し、固相成長によりポリシリコン膜
を形成した。ポリシリコン層をＣＶＤにて形成する方法
もあるが、これだとグレインの大きさが細かくなってし
まう。本実施例では、ａ−Ｓｉから鈍晶でグレインを固
相成長させてポリシリコンとしているので、グレインサ
イズが大きく、形成されたポリシリコン層が単結晶の特
性に近くなり、半導体としての特性を向上させている。

【００６２】この後、フォトリソグラフィ工程、エッチ
ング工程等の実施により、図３（Ｂ）に示すパターンを
有する第１ポリシリコン層４０が形成される。

【００６３】この第１ポリシリコン層４０の膜厚は、こ
の後の熱酸化工程により目減りするが、その最終膜厚
は、０．０２〜０．１５μｍとすると良い。この下限を
下回ると、第１ポリシリコン層４０の抵抗が大きくなり
過ぎ、オン電流を確保できなくなる恐れがある。なお、
このオン電流は、ＭＯＳ界面側の所定厚さ領域にて流れ
るため、それ以上の厚さとなるとリーク電流が増大する
ので、上記範囲の上限を越えないことが好ましい。

【００６４】＜ゲート酸化膜４２の形成工程＞ （１）熱酸化膜の形成 まず、第１ポリシリコン層４０を１０００℃、ドライ酸
素１００％の雰囲気で、３０分熱酸化した。このとき、
０．０５５μｍの第１ポリシリコン層４０は０．０４μ
ｍとなり、０．０３μｍの熱酸化膜（ＳｉＯ₂）４２ａ
がその第１ポリシリコン層４０上に形成された。

【００６５】図７は熱酸化時間と熱酸化膜厚との関係を
示し、図８は熱酸化膜厚と８インチ石英基板１０に生ず
る反りとの関係を示している。熱酸化温度は、図８に示
すように、８インチ石英基板１０の反りを１００μｍ以
下となる１０５０℃を上限とする。図８から明らかなよ
うに、熱酸化温度が１０５０℃を越えた１１００、１１
５０℃では、石英基板１０の反りを１００μｍ以下に押
さえることはできない。

【００６６】また、１０５０℃以下で熱酸化しても、そ
の熱酸化時間が長いと、換言すれば熱酸化膜４２ａの膜
厚が厚くなると、石英基板１０の反りを１００μｍ以下
に押さえることはできない。図８によると、熱酸化温度
が１０５０℃以下では、熱酸化膜厚がほぼ０．１μｍ以
下で、石英基板１０の反りを１００μｍ以下に押さえる
ことができる。しかし、以下に説明する他の要因から、
熱酸化膜厚はさらに薄いことが好ましい。

【００６７】図９（Ａ）〜（Ｆ）は、熱酸化後のＭＯＳ
界面の電子顕微鏡写真を模式的に図示したものであり、
熱酸化温度毎のＭＯＳ界面の荒れ（凹凸）を示してい
る。同図からわかるように、ＭＯＳ界面の荒れは熱酸化
温度が高いほど少ない。この意味で、熱酸化温度は高い
ほどよいが、石英基板１０の反りを考慮すると、１０５
０℃以下とする必要がある。

【００６８】本発明者等によれば、上述のＭＯＳ界面の
荒れは、熱酸化時間が長い程、換言すれば、熱酸化膜厚
が厚いほど顕著となることが判明した。そして、このＭ
ＯＳ界面の荒れは、その上の熱酸化膜４２ａに膜密度が
粗となる部分を生じさせ、ここに集中的に電流が流れ
て、熱酸化膜４２ａの絶縁耐圧が低下してしまう。

【００６９】これらのことを考慮すると、熱酸化膜４２
ａの膜厚は、好ましくは０．０１５〜０．０５μｍ、さ
らに好ましくは０．０２〜０．０３５μｍである。熱酸
化膜４２ａの膜厚の下限は、それより薄いと界面自体の
形成が困難となる点から決められている。その上限は、
上述の基板の反りと温度との関係を鑑みて絶縁耐圧を確
保する観点から決められている。

【００７０】（２）ＣＶＤ酸化膜の形成 上述の熱酸化膜４２ａの形成により、比較的荒れの少な
いＭＯＳ界面を形成できるが、これだけだと充分な絶縁
耐圧を確保できない。そこで、本実施例では、ＭＯＳ界
面の荒れを反映して凹凸のある熱酸化膜４２ａを、ステ
ップカバレージ能力の高いＣＶＤにより形成されたＳｉ
Ｏ₂膜４２ｂにて覆っている。このＣＶＤ酸化膜４２ｂ
は、図１に示す通り、石英基板１０の全面に形成され
る。これにより、パターニングのためのフォトリソグラ
フィ工程、エッチング工程などが不要となる。さらに加
えて、図１に示す熱酸化膜４２ａ以外の位置にもＣＶＤ
酸化膜４２ｂを形成することで、石英基板１０の最上層
である第２層間絶縁膜５０及び透明電極５２の表面に生
ずる段差を少なくできる。このため、液晶配向のための
ラビング処理が容易となり、基板１０，１２間のセルギ
ャップを所望の寸法精度内に押さえることが容易とな
る。

【００７１】このＣＶＤ酸化膜４２ｂは、シリコンを含
むガス例えばモノシラン（ＳｉＨ₄）と、酸素を含むガ
ス例えば過酸化チッ素（Ｎ₂Ｏ）とを、例えば流量比で
１：５０の酸素過剰の雰囲気で、ＨＴＯ法によりＳｉＯ
₂膜を気相成長させた。過剰シリコン雰囲気では、ＣＶ
Ｄ酸化膜４２ｂが電荷をもつため好ましくない。このと
きの圧力は８０Ｐａとした。また、成膜温度は、熱酸化
温度と同じ１０５０℃を上限とし、好ましくは６００〜
１０００℃である。上限は、石英基板１０の反りを１０
０μｍ以下とするためであり、下限はＣＶＤ膜４２ｂの
膜質を確保する観点から決められる。この成膜温度は、
より好ましくは７００〜９００℃、さらに好ましくは、
図１０に示すように、ステップカバレージを０．７以上
確保するために、７５０〜８５０℃とする。圧力は、好
ましくは３００ｐａ以下であり、図１１に示す通り、ス
テップカバレージを０．７以上確保するには、２００Ｐ
ａ以下とする。圧力の下限については特に制限はない
が、図１１に示すように、圧力４０Ｐａにて高いステッ
プカバレージが得られることが確認できた。また、シリ
コンを含むガス例えばモノシラン（ＳｉＨ₄）に対し
て、酸素を含むガス例えば過酸化チッ素（Ｎ₂Ｏ）の流
量比（Ｎ₂Ｏ／ＳｉＨ₄）は、図１２に示す通り、石英基
板１０面内の均一性を１０％以下とする観点から２５〜
７５とし、面内均一性を５％以下にするには、４０〜６
０に設定すると良い。

【００７２】ＣＶＤ酸化膜４２ｂの膜厚は、０．０２μ
ｍ以上とすると良い。この数値は、ゲート耐圧を確保す
る観点から求められ、膜厚が厚いほどステップカバレー
ジは向上する。ＣＶＤ酸化膜４２ｂの厚さは、このＣＶ
Ｄ酸化膜４２ｂと熱酸化膜４２ａとから成るゲート酸化
膜４２のトータル膜厚を考慮して決定することができ
る。このゲート酸化膜４２の膜厚は、第１，２ポリシリ
コン層４０，４４にて形成される保持容量Ｃ２の大きさ
にも影響する。ゲート酸化膜４２の膜厚を薄くする程、
保持容量Ｃ２を大きくできる。この保持容量Ｃ２を確保
する観点から、ゲート酸化膜４２の膜厚は、０．０５〜
０．１２μｍとするとよい。

【００７３】従って、このトータル膜厚を得るために
は、上述の熱酸化膜４２ａの厚さが０．０１５〜０．０
５μｍであることを考慮すると、ＣＶＤ酸化膜４２ｂの
膜厚は０．０３〜０．１μｍの範囲で十分である。熱酸
化膜４２ａの膜厚を上述の通り、０．０２〜０．０３５
μｍとした場合には、ＣＶＤ酸化膜４２ｂの膜厚は、
０．０５〜０．０９μｍの範囲で十分である。

【００７４】このＣＶＤ酸化膜４２ｂは、その後アニー
リングされる。不活性ガス例えばＮ₂雰囲気で、６００
〜１０００℃の範囲例えば９５０℃で３０分アニーリン
グを実施した。これにより、ＣＶＤ酸化膜４２ｂ中の欠
陥を再配列させ、固定チャージを逃がすことができる。
上記の温度範囲は、固定チャージを逃がすために必要と
なる。

【００７５】＜第１ポリシリコン層４０へのキャパシタ
ンスの形成工程＞図３（Ｃ）の領域Ｄをマスクして、そ
れ以外の第１ポリシリコン層４０の容量を作るべき領域
に、不純物例えばリンをドーズ量例えば３×１０¹⁴／ｃ
ｍ³でドープして、その部分の第１ポリシリコン層４０
を低抵抗化させた。このドーズ量としては、１．０×１
０¹⁴〜２．０×１０¹⁵／ｃｍ³とすることが好ましい。
下限は、第１ポリシリコン層４０にキャパシタンスを形
成するために必要な導電性を確保する観点から求めら
れ、より好ましくは３．０×１０¹⁴／ｃｍ³以上あれば
十分に低抵抗化される。上限は、ゲート酸化膜４２の劣
化を押さえる観点から求められている。

【００７６】＜第２ポリシリコン層４４の形成工程＞次
に、第２ポリシリコン層を全面に形成し、低抵抗化のた
めに不純物例えばリンをドープする。その後、フォトリ
ソグラフィ工程及びエッチング工程の実施により、図３
（Ｄ）に示すようにパターニングされた第２ポリシリコ
ン層４４によりゲート電極が形成される。ゲート電極４
４は、本実施例ではポリシリコン層４０に対して２度交
差しており、デュアルゲート構造となっている。デュア
ルゲート構造とすることで、オフ時のリーク電流を低減
することができる。なお、デュアルゲートとせずに、ポ
リシリコン層４０に対して１度交差するシングルゲート
としてもよい。

【００７７】＜トランジスタ形成のための不純物の打ち
込み工程＞まず、Ｎ型トランジスタを形成するために、
ゲートとなる第２ポリシリコン層４４をマスクとして、
図３（Ｄ）の領域Ｄのソース、ドレイン領域に不純物リ
ンを、２×１０¹³／ｃｍ³のドーズ量にてライトドープ
する。さらに、ゲート幅より広いマスクをゲート上に形
成して、図３（Ｄ）のソース領域に、不純物ボロンを、
２×１０¹⁵／ｃｍ³のドーズ量にて２回目の打ち込みを
実施してハイドープする。これにより、マスクされた領
域が、ライトドープトドレインとなる。この２回目の打
ち込み時のドーズ量は、好ましくは１．０×１０¹²〜
１．０×１０¹⁴／ｃｍ³とすると良い。下限を下回る
と、抵抗が大きくなりオン電流が減少する。上限を越え
ると、リーク電流が流れ易くなる。本実施例において
は、ソース・ドレイン領域に低濃度領域と高濃度領域と
を有するＬＤＤ構造としているが、ＬＤＤ構造に限定さ
れるものではなく、ゲート電極に対してソース・ドレイ
ン領域が離れているオフセット構造であっても良い。あ
るいは、ゲート電極をマスクとしてソース・ドレイン領
域を形成するセルフアライン構造であっても良い。ＬＤ
Ｄ構造あるいはオフセット構造とすることで、オフ時の
リーク電流を低減することができる。従って、上述のデ
ュアルゲート構造と併用することで、オフ時のリーク電
流はさらに低減される。

【００７８】同様にして、石英基板１０上には、液晶ド
ライバ回路として用いられるＮ型トランジスタも形成さ
れる。液晶ドライバのＰ型トランジスタに関しても同様
に形成され、即ち、ゲート電極をマスクとしてボロンを
１．０×１０¹³／ｃｍ³のドーズ量にてライトドープす
る。その後、ゲート電極よりも広いマスクをゲート電極
飢えに形成して、リンを１．０×１０¹⁵／ｃｍ³のドー
ズ量にて打ち込んで、ＬＤＤ構造が形成される。

【００７９】＜第１層間絶縁層４６の形成工程＞次に、
第１層間絶縁層４６を形成する。これは、ＴＥＯＳ（テ
トラ・エチル・オソル・シリケート）を１４０ｃｃ／ｍ
ｉｎ、基板温度６８０℃、圧力５０Ｐａの条件下で、Ｃ
ＶＤにより０．０８μｍの膜厚で形成した。この後、９
５０℃にて２０分アニールし、第１層間絶縁層４６内の
不純物を活性化して、その膜質を向上させた。この後、
例えばアルゴンと水素から成るフォーミングガスを用
い、５００℃にて１時間加熱した。これにより、第１ポ
リシリコン層４０に水素を含有させ、シリコン未結合部
分を結合させて、ギャップ内準位を減らし、ＴＦＴ３０
の特性の向上を図った。

【００８０】さらに、フォトリソグラフィ工程、エッチ
ング工程の実施により、図４（Ａ）に示す位置に、第１
コンタクトホール４７を形成した。エッチング工程とし
て、ドライエッチングの実施の後にウェットエッチング
を行い、第１ポリシリコン層４０を露出させるためのラ
イトエッチングを実施した。

【００８１】＜金属配線層４８の形成工程＞アルミニウ
ム（Ａｌ）をスパッタして、その後パターニングを実施
することで、図４（Ｂ）に示すように、金属配線層４８
を形成した。このとき、この金属配線層４８は、第１コ
ンタクトホール４７を介して、第１ポリシリコン層４０
と接続される。この金属配線層４８はＡｌに限らず、Ｃ
ｒ等の導電性を有する材質であればよい。

【００８２】＜第２層間絶縁層５０の形成工程＞この第
２層間絶縁層５０として、ボロン及びリンを含むＳｉＯ
₂（ＢＰＳＧ）を常圧ＣＶＤ法にて形成した。プロセス
ガスは、ＴＥＯＳ、ＴＥＢ（テトラ・エチル・ボーレー
ト）、ＴＭＯＰ（テトラ・メチル・オキシ・フォスレー
ト）を用いた。その後、図４（Ｃ）に示す位置に、第２
コンタクトホール５１を、第１コンタクトホール４７と
同様の工程の実施により形成した。なお、第２コンタク
トホール５１のアスペクト比が大きく、第１ポリシリコ
ン層４０の厚さの範囲でのエッチングストップ制御が困
難である場合には、第１ポリシリコン層４０の下層に、
例えばポリシリコンシートなどを形成しておくとよい。

【００８３】＜透明電極５２の形成工程＞第２層間絶縁
層５０上に、ＩＴＯ（インジウム・ティン・オキサイ
ド）をスパッタし、その後パターニングして、図２に示
すように、透明電極５２を形成した。

【００８４】なお、上述の実施例では、スイッチング素
子をＴＦＴとしたが、反射光によりフォトキャリアが生
ずるバック ツー バック ダイオードなどをスイッチ
ング素子とした液晶表示パネルにも同様に適用可能であ
る。

【００８５】また、上述の実施例では、第１ポリシリコ
ン層４０の下に遮光層２０及び絶縁層２２を形成した
が、これらを必ずしも設ける必要はない。

【００８６】＜液晶パネルの説明＞図１３は、上記実施
例の液晶パネルのうちのＴＦＴが形成される基板のシス
テム構成例を示す。互いに交差するように配設されたゲ
ート線１０２と信号線１０３との交点に対応してそれぞ
れ配置された各画素１９０は、ＩＴＯ等から成る画素電
極１１４と、ＴＦＴ１９１とから成る。ＴＦＴ１９１
は、信号線１０３上の画素信号に応じた電圧を、画素電
極１１４に印加するものである。同一行（Ｙ方向）のＴ
ＦＴ１９１は、そのゲートが同一のゲート線１０２に接
続され、そのドレインが対応する画素電極１１４に接続
されている。また、同一列（Ｘ方向）のＴＦＴ１９１
は、そのソースが同一の信号線１０３に接続されてい
る。この実施例においては、周辺回路（Ｘ，Ｙシフトレ
ジスタやサンプリング手段）１５０，１６０を構成する
トランジスタが、画素を駆動するＴＦＴと同様にポリシ
リコン層を動作層とするポリシリコンＴＦＴで構成され
ており、周辺回路１５０，１６０を構成するトランジス
タは、画素駆動用ＴＦＴとともに同一のプロセスによ
り、同時に形成される。

【００８７】この実施例では、表示領域（画素マトリク
ス）１２０の一側（図１３では上側）に上記信号線１０
３を順次選択するシフトレジスタ（以下、Ｘシフトレジ
スタと称する）１５１が配置され、画素マトリクスの他
の一側には、上記ゲート線１０２を順次選択するシフト
レジスタ（以下、Ｙシフトレジスタと称する）１６１が
設けられている。また、Ｙシフトレジスタ１６１の次段
には、必要に応じてバッファ１６３が設けられる。上記
信号線１０３の他端には、サンプリング用スイッチ（Ｔ
ＦＴ）１５２が設けられており、これらのサンプリング
用スイッチ１５２は、外部端子１７４，１７５，１７６
に入力される画像信号ＶＩＤ１〜ＶＩＤ３を伝送するビ
デオライン１５４，１５５，１５６と、信号線１０３と
に接続され、上記Ｘシフトレジスタ１５１から出力され
るサンプリングパルスによって順次オン／オフされるよ
うになっている。Ｘシフトレジスタ１５１は、端子１７
２，１７３を介して外部より入力されるクロックＣＬＸ
１，ＣＬＸ２に基づいて、１水平走査期間中に全ての信
号線１０３を順番に１回ずつ選択するようなサンプリン
グパルスＸ１，Ｘ２，Ｘ３，…Ｘｎを形成してサンプリ
ング用スイッチ１５２の制御端子に供給する。一方、Ｙ
シフトレジスタ１６１は、端子１７７，１７８を介して
外部から入力されるクロックＣＬＹ１，ＣＬＹ２に同期
して動作され、各ゲート線１０２を順次駆動する。

【００８８】図１４（Ａ），（Ｂ）には、上記液晶パネ
ルを適用した液晶パネル１３０の断面及び平面レイアウ
ト構成が示されている。図に示すように、液晶パネル用
基板１１０の表面側には、共通電極電位が印加される透
明膜電極（ＩＴＯ）から成る対向電極１３３及びカラー
フィルタ層１１３を有する入射側のガラス基板（対向基
板）１３１が、適当な間隔をおいて配置され、周囲をシ
ール材１３６で封止された間隙内にＴＮ（Twisted Nema
tic）型液晶又はＳＨ（Super Homeotropic）型液晶１３
７などが充填されている液晶パネル１３０として構成さ
れている。また、周辺回路１５０，１６０の上方には、
例えば対向基板１３１に設けられるブラックマトクック
ス等により遮光されるように構成される。なお、対向基
板１３１には液晶注入口１３８が設けられる。

【００８９】＜電子機器の説明＞上述の実施例の液晶表
示パネルを用いて構成される電子機器は、図１５に示す
表示情報出力源１０００、表示情報処理回路１００２、
表示駆動回路１００４、液晶パネルなどの表示パネル１
００６、クロック発生回路１００８及び電源回路１０１
０を含んで構成される。表示情報出力源１０００は、Ｒ
ＯＭ、ＲＡＭなどのメモリ、テレビ信号を同調して出力
する同調回路などを含んで構成され、クロック発生回路
１００８からのクロックに基づいて、ビデオ信号などの
表示情報を出力する。表示情報処理回路１００２は、ク
ロック発生回路１００８からのクロックに基づいて表示
情報を処理して出力する。この表示情報処理回路１００
２は、例えば増幅・極性反転回路、相展開回路、ローテ
ーション回路、ガンマ補正回路あるいはクランプ回路等
を含むことができる。表示駆動回路１００４は、走査側
駆動回路及びデータ側駆動回路を含んで構成され、液晶
パネル１００６を表示駆動する。電源回路１０１０は、
上述の各回路に電力を供給する。

【００９０】このような構成の電子機器として、図１６
に示す液晶プロジェクタ、図１７に示すマルチメディア
対応のパーソナルコンピュータ（ＰＣ）及びエンジニア
リング・ワークステーション（ＥＷＳ）、図１８に示す
ページャ、あるいは携帯電話、ワードプロセッサ、テレ
ビ、ビューファインダ型又はモニタ直視型のビデオテー
プレコーダ、電子手帳、電子卓上計算機、カーナビゲー
ション装置、ＰＯＳ端末、タッチパネルを備えた装置な
どを挙げることができる。

【００９１】図１６に示す液晶プロジェクタは、透過型
液晶パネルをライトバルブとして用いた投写型プロジェ
クタであり、例えば３板プリズム方式の光学系を用いて
いる。 図１６において、プロジェクタ１１００では、
白色光源のランプユニット１１０２から射出された投写
光がライトガイド１１０４の内部で、複数のミラー１１
０６および２枚のダイクロイックミラー１１０８によっ
てＲ、Ｇ、Ｂの３原色に分けられ、それぞれの色の画像
を表示する３枚の液晶パネル１１１０Ｒ、１１１０Ｇお
よび１１１０Ｂに導かれる。そして、それぞれの液晶パ
ネル１１１０Ｒ、１１１０Ｇおよび１１１０Ｂによって
変調された光は、ダイクロイックプリズム１１１２に３
方向から入射される。ダイクロイックプリズム１１１２
では、レッドＲおよびブルーＢの光が９０°曲げられ、
グリーンＧの光が直進するので各色の画像が合成され、
投写レンズ１１１４を通してスクリーンなどにカラー画
像が投写される。

【００９２】図１７に示すパーソナルコンピュータ１２
００は、キーボード１２０２を備えた本体部１２０４
と、液晶表示画面１２０６とを有する。

【００９３】図１８に示すページャ１３００は、金属製
フレーム１３０２内に、液晶表示パネル１３０４、バッ
クライト１３０６ａを備えたライトガイド１３０６、回
路基板１３０８、第１，第２のシールド板１３１０，１
３１２、２つの弾性導電体１３１４，１３１６、及びフ
ィルムキャリアテープ１３１８を有する。２つの弾性導
電体１３１４，１３１６及びフィルムキャリアテープ１
３１８は、液晶表示パネル１３０４と回路基板１３０８
とを接続するものである。

【００９４】ここで、液晶表示パネル１３０４は、２枚
の透明基板１３０４ａ，１３０４ｂの間に液晶を封入し
たもので、これにより少なくともドットマトリクス型の
液晶表示パネルが構成される。一方の透明基板に、図１
５に示す駆動回路１００４、あるいはこれに加えて表示
情報処理回路１００２を形成することができる。液晶表
示パネル１３０４に搭載されない回路は外付け回路とさ
れ、図１８の場合には回路基板１３０８に搭載できる。

【００９５】図１８はページャの構成を示すものである
から、液晶表示パネル１３０４以外に回路基板１３０８
が必要となるが、液晶表示パネル１３０４を筺体として
の金属フレーム１３０２に固定したものを、電子機器用
の一部品である液晶表示装置として使用することもでき
る。さらに、バックライト式の場合には、金属製フレー
ム１３０２内に、液晶表示パネル１３０４と、バックラ
イト１３０６ａを備えたライトガイド１３０６とを組み
込んで、液晶表示装置を構成することができる。これら
に代えて、図１９に示すように、液晶表示パネル１３０
４を構成する２枚の透明基板１３０４ａ，１３０４ｂの
一方に、金属の導電膜が形成されたポリイミドテープ１
３２２にＩＣチップ１３２４を実装したＴＣＰ（Ｔａｐ
ｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）１３２０を接続
して、電子機器用の一部品である液晶表示装置として使
用することもできる。

【００９６】

【図面の簡単な説明】

【図１】本発明の液晶表示パネルの一部の断面図であ
る。

【図２】図１の液晶表示パネルの石英基板上に形成され
る各層の透視図である。

【図３】図３（Ａ）〜図３（Ｄ）は、石英基板上に形成
される各層の製造プロセス順の工程図である。

【図４】図４（Ａ）〜図４（Ｃ）は、図３（Ｄ）に続い
て石英基板上に形成される各層の製造プロセス順の工程
図である。

【図５】遮光層を、液晶に並列に接続される保持容量の
容量線として用いる場合の、遮光層の形成パターンを示
す平面図である。

【図６】スイッチング素子と、液晶と、保持容量との電
気的接続関係を示す回路図である。

【図７】熱酸化時間と熱酸化膜厚との関係を示す特性図
である。

【図８】熱酸化膜厚と８インチ石英基板に生ずる反りと
の関係を示す特性図である。

【図９】図９（Ａ）〜図９（Ｆ）は、ＭＯＳ界面の荒れ
の状態を示す電子顕微鏡写真を、熱酸化膜温度毎に模式
的に示す特性図である。

【図１０】ゲート酸化膜を構成するＣＶＤ酸化膜のステ
ップカバレージの温度依存特性を示す特性図である。

【図１１】ゲート酸化膜を構成するＣＶＤ酸化膜のステ
ップカバレージの圧力依存特性を示す特性図である。

【図１２】ゲート酸化膜を構成するＣＶＤ酸化膜の基板
面内均一性の流量比依存特性を示す特性図である。

【図１３】図１に示す石英基板側に形成されるＴＦＴ及
び駆動回路を示す概略説明図である。

【図１４】（Ａ）は図１に示す液晶パネル全体の断面
図、（Ｂ）はその平面レイアウトを示す図である。

【図１５】本発明の電子機器のブロック図である。

【図１６】本発明が適用されるプロジェクタの概略説明
図である。

【図１７】本発明が適用されるパーソナルコンピュータ
の外観図である。

【図１８】本発明が適用されるページャの分解斜視図で
ある。

【図１９】外付け回路を備えた液晶表示パネルの一例を
示す概略説明図である。

【図２０】８インチウエハを各種温度でアニーリングし
た場合の該ウエハに生ずる反り量を示す特性図である。

【符号の説明】

１０ 石英基板 １２ ガラス基板 １４ 液晶 １６ 共通電極（ＩＴＯ） ２０ 遮光層 ２２ 絶縁層 ３０ 薄膜トランジスタ ４０ 第１ポリシリコン層（ソース、ドレイン） ４２ ゲート酸化膜 ４２ａ 熱酸化膜 ４２ｂ ＣＶＤ酸化膜 ４４ 第２ポリシリコン層（ゲート、走査信号線） ４６ 第１層間絶縁層 ４７ 第１コンタクトホール ４８ 金属配線層（データ信号線） ５０ 第２層間絶縁層 ５１ 第２コンタクトホール ５２ 画素電極（ＩＴＯ）

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−288824（ＪＰ，Ａ) 特開 平６−175154（ＪＰ，Ａ) 特開 平８−195493（ＪＰ，Ａ) 特開 平６−11733（ＪＰ，Ａ) 特開 平６−202154（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G02F 1/1368 G02F 1/1333

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 半導体薄膜トランジスタ及び保持容量が
   形成された第１の基板と、それに対向する第２の基板
   と、の間に液晶を封入して成る液晶表示パネルにおい
   て、 前記第１の基板は、遮光層と、 前記遮光層と対向する領域に配置され、 前記半導体薄膜
   トランジスタのソース、ドレインとなる第１ポリシリコ
   ン層と、前記遮光層と前記第１ポリシリコン層との間に配置され
   た絶縁層と、 前記第１ポリシリコン層を覆って形成されたゲート酸化
   膜と、 前記ゲート酸化膜上に形成され、前記半導体薄膜トラン
   ジスタのゲート層となる第２ポリシリコン層と、を 有し、 前記ゲート酸化膜は、 前記ポリシリコン層を熱酸化して形成された熱酸化膜
   と、 前記熱酸化膜が形成された前記第１の基板の全面上にシ
   リコン酸化膜を気相成長させることで形成されたＣＶＤ
   酸化膜と、 を有し、 前記保持容量は、第１及び第２の保持容量を有し、 前記遮光層、前記絶縁層及び前記第１ポリシリコン層に
   より前記第１の保持容量が形成され、 前記第２ポリシリコン層が前記ゲート酸化膜を介して前
   記第１ポリシリコン層と対向する位置まで延在され、前
   記第１ポリシリコン層、前記ゲート酸化膜及び前記第２
   ポリシリコン層により前記第２保持容量が形成されてい
   る ことを特徴とする液晶表示パネル。
2. 【請求項２】 請求項１において、前記ゲート酸化膜の膜厚が、０．０５〜０．１２μｍで
   ある液晶表示パネル。
3. 【請求項３】 請求項１又は２において、前記絶縁膜の膜厚が、０．０５〜１．５μｍである液晶
   表示パネル。
4. 【請求項４】 請求項１乃至３のいずれかにおいて、前記遮光層を一定のＤＣ電位に設定した液晶表示パネ
   ル。
5. 【請求項５】 請求項４において、前記遮光層は、前記薄膜トランジスタのゲートに印加さ
   れるオフ電位に設定される液晶表示パネル。
6. 【請求項６】 請求項１乃至５のいずれかに記載の液晶
   表示パネルを有することを特徴とする電子機器。