JP2002244153A - 電気光学装置、その製造方法及び電子機器 - Google Patents

Abstract

(57)【要約】 【課題】 液晶装置等の電気光学装置において、画素開
口率を高めつつ、装置構成や製造プロセスの単純化を図
る。 【解決手段】 電気光学装置は、ＴＦＴアレイ基板（１
０）上の画像表示領域に、画素電極（９ａ）と、これに
接続された画素スイッチング用ＴＦＴ（３０）と、これ
に対して積層形成された蓄積容量（７０−１）とを備え
る。他方、基板上の周辺領域に、画素スイッチング用Ｔ
ＦＴを構成する半導体膜及び絶縁膜のうち少なくとも一
つと同一膜を元に形成された部分を含む第１ＴＦＴと、
これに対して積層形成されており且つ蓄積容量を構成す
る導電膜及び絶縁膜のうち少なくとも一つと同一膜を元
に形成された部分を含む第２ＴＦＴとを含んでなり、画
素電極を動作させるための周辺回路を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アクティブマトリ
クス駆動方式の電気光学装置及びその製造方法、並びに
そのような電気光学装置を備えた電子機器の技術分野に
属し、特に基板上の画像表示領域に画素スイッチング用
の薄膜トランジスタ（Thin Film Transistor:以下適
宜、ＴＦＴと称す）等のトランジスタと蓄積容量とを備
えた形式であって、且つ基板上の周辺領域に駆動回路等
の周辺回路を備えた形式の電気光学装置及びその製造方
法、並びにそのような電気光学装置を備えた電子機器の
技術分野に属する。

【０００２】

【背景技術】ＴＦＴアクティブマトリクス駆動方式の液
晶装置等の電気光学装置では、画像表示領域に平面配列
された多数の画素電極に対して夫々ＴＦＴが作り込ま
れ、各ＴＦＴに走査線及びデータ線が接続されるのが一
般的である。そして動作時には、ＴＦＴのゲート電極に
走査線を介して走査信号が供給されると、ＴＦＴはオン
状態とされ、半導体層のソース領域にデータ線を介して
供給される画像信号が当該ＴＦＴのソース−ドレイン間
を介して画素電極に供給される。このような画像信号の
供給は、各ＴＦＴを介して画素電極毎に極めて短時間し
か行われないので、ＴＦＴを介して供給される画像信号
の電圧を、このオン状態とされた時間よりも遥かに長時
間に亘って保持するために、各画素電極には（液晶容量
等と並列に）蓄積容量が付加されるのが一般的である。
即ち、画像表示領域における積層構造中には、各画素に
対してＴＦＴ及び蓄積容量が作り込まれるのが一般的で
ある。

【０００３】他方、この種の電気光学装置では、データ
線を駆動するデータ線駆動回路、走査線を駆動する走査
線駆動回路、画像信号線上の画像信号をサンプリングす
るサンプリング回路等の周辺回路が基板に対して外付け
された所謂外付け型のものの他、このような周辺回路が
基板上の周辺領域における積層構造中に作り込まれた所
謂周辺回路内蔵型或いは駆動回路内蔵型のものも一般化
している。

【０００４】

【発明が解決しようとする課題】この種の電気光学装置
においては、表示画像の高品位化という一般的な要請が
強く、このためには、画素ピッチを微細化しつつ、各画
素において、表示光が透過しない各画素における非開口
領域に対して、表示光が透過する開口領域を広げ画素開
口率化を高めることが重要となる。加えて、同一サイズ
の基板上に画像表示領域を如何に広げるかも重要とな
る。更に、装置構成や製造プロセスの単純化といった一
般的要請も強い。

【０００５】しかしながら、画像表示領域内において画
素毎にＴＦＴや蓄積容量を作り込むと、これらが占める
面積が増加してしまい、各画素における非開口領域の増
加を招き、画素開口率を高めるのが困難になるという問
題点がある。

【０００６】更に、周辺回路の複雑高度化は、一般に周
辺回路を構成する電子素子数の増加に繋がり、結果とし
て、限られた基板上における周辺領域が広がると共に画
像表示領域が狭くなってしまうという問題点がある。

【０００７】加えて、同一基板上で、画像表示領域では
ＴＦＴや蓄積容量を作り込み、周辺領域では周辺回路を
作り込むのでは、基板上における導電膜数、半導体膜
数、絶縁膜数等の増加と共に積層構造の複雑化を招き、
同時に製造プロセスの複雑化を招いてしまうという問題
点がある。

【０００８】本発明は上述の問題点に鑑みなされたもの
であり、画素開口率を高めつつ、装置構成や製造プロセ
スの単純化を図ることができ、高品位の画像表示が可能
な電気光学装置及びその製造方法、並びにそのような電
気光学装置を備えた電子機器を提供することを課題とす
る。

【０００９】

【課題を解決するための手段】本発明の電気光学装置は
上記課題を解決するために、基板上の画像表示領域に、
画素電極と、該画素電極に接続されたトランジスタと、
該トランジスタに接続された配線と、前記画素電極に接
続されていると共に前記トランジスタに対して積層形成
された蓄積容量とを備えており、前記基板上の周辺領域
に、前記トランジスタを構成する半導体膜及び絶縁膜の
うち少なくとも一つと同一膜を元に形成された部分を含
む第１電子素子と、該第１電子素子に対して積層形成さ
れており且つ前記蓄積容量を構成する導電膜及び絶縁膜
のうち少なくとも一つと同一膜を元に形成された部分を
含む第２電子素子とを含んでなり、前記配線及び前記ト
ランジスタを介して前記画素電極を動作させるための周
辺回路を備える。

【００１０】本発明の電気光学装置によれば、周辺領域
に備えられた周辺回路による駆動制御下で、画素電極を
これに接続されたトランジスタによりスイッチング制御
することにより、アクティブマトリクス駆動方式による
駆動を行なえる。この際、蓄積容量により、画素電極に
おける良好な電位保持特性が得られる。ここで特に、画
像表示領域では、蓄積容量は、トランジスタに対して積
層形成されており、周辺領域では、第２電子素子は、第
１電子素子に対して積層形成されている。従って、立体
的な配置により、画像表示領域では蓄積容量とトランジ
スタとを作り込むための面積が小さくて済むので、十分
な蓄積容量を確保しつつ画素開口率を高めることができ
る。他方、周辺領域では、第１及び第２電子素子を作り
込むための面積が少なくて済むので、限られた基板上領
域に占める周辺領域を狭めることができると同時に、画
素ピッチの微細化に対応させて周辺回路における電子素
子の回路ピッチを微細化することも可能となる。しか
も、第１電子素子は、画像表示領域におけるトランジス
タを構成する半導体膜及び絶縁膜のうち少なくとも一つ
と同一膜を元に形成された部分を含み、第２電子素子
は、画像表示領域における蓄積容量を構成する導電膜及
び絶縁膜のうち少なくとも一つと同一膜を元に形成され
た部分を含むので、全体として必要となる半導体膜数、
絶縁膜数及び導電膜数を抑えることができる。そして、
画像表示領域と周辺領域とで、トランジスタと第１電子
素子とを少なくとも部分的に同時形成すること及び蓄積
容量と第２電子素子とを少なくとも部分的に同時形成す
ることも可能となる。これらにより、基板上における積
層構造及び製造プロセスの単純化を図れる。

【００１１】以上の結果、本発明の電気光学装置によれ
ば、画素開口率を高めつつ装置構成や製造プロセスの単
純化を図ることができ、高品位の画像表示が可能とな
る。

【００１２】尚、本発明におけるトランジスタは、ガラ
ス基板、シリコン基板上に形成した薄膜トランジスタで
もよい。ガラス基板の場合には、基板を透明にできるの
で、透過型又は反射型の電気光学装置を構築できる。他
方、シリコン基板の場合には、基板が不透明であるの
で、反射型の電気光学装置となる。

【００１３】或いは、本発明におけるトランジスタは、
半導体基板上に作り込んでもよい。即ち、単結晶シリコ
ン基板或いはＮ型又はＰ型の単結晶シリコン基板にＰ層
又はＮ層の島や埋め込み層を設けることにより、該単結
晶シリコン基板の表面付近にトランジスタを作り込んで
もよい。この場合には、基板は不透明であり、反射型の
電気光学装置を構築できる。

【００１４】更に、本発明におけるトランジスタは、所
謂ＳＯＩ（Silicon On Insulator）技術やＳＯＳ（Sili
con On Sapphire）技術等を用いて、基板上に作っても
よい。より具体的には、サファイア基板等の絶縁性基板
上にシリコン単結晶膜を成長させることにより、或いは
サファイア基板等の絶縁性基板上に単結晶シリコン基板
を貼り合わせアニール処理を行なった後に分離して単結
晶シリコン膜を絶縁性基板上に残すことにより、当該単
結晶シリコン膜からトランジスタを構築してもよい。

【００１５】更にまた、本発明におけるトランジスタ
は、シリコン基板に酸素イオン注入や熱処理を行ってシ
リコン基板上に酸化膜を介して単結晶シリコンを形成す
る、所謂Silicon Implanted Oxide基板上に形成しても
よい。

【００１６】本発明の電気光学装置の一態様では、前記
配線は、相交差する走査線及びデータ線を含み、前記周
辺回路は、前記走査線を駆動する走査線駆動回路及び前
記データ線を駆動するデータ線駆動回路を含む。

【００１７】この態様によれば、周辺領域に備えられた
走査線駆動回路及びデータ線駆動回路により走査線及び
データ線を夫々駆動しつつ、アクティブマトリクス駆動
方式による駆動を行なえる。ここで、走査線駆動回路や
データ線駆動回路を構成する、例えばシフトレジスタ、
ＤＡＣ（Digital to Analog Convertor）、レベルシフ
タ、インバータ等の第１及び第２電子素子は、立体的に
配置されているので、特に画素ピッチの微細化に対応さ
せて第１及び第２電子素子の回路ピッチを微細化するこ
とも可能となる。

【００１８】本発明の電気光学装置の他の態様では、前
記配線は、相交差する走査線及びデータ線を含み、前記
周辺回路は、画像信号線上の画像信号をサンプリングし
て前記データ線に供給するサンプリング回路を含む。

【００１９】この態様によれば、周辺領域に備えられた
サンプリング回路により画像信号をサンプリングしつ
つ、アクティブマトリクス駆動方式による駆動を行なえ
る。ここで、サンプリング回路を構成する、例えばＴＦ
Ｔ等の第１及び第２電子素子は、立体的に配置されてい
るので、特に画素ピッチの微細化に対応させてサンプリ
ング回路の回路ピッチを微細化することも可能となる。

【００２０】本発明の電気光学装置の他の態様では、前
記第１電子素子及び前記第２電子素子の少なくとも一方
は、トランジスタからなる。

【００２１】この態様によれば、トランジスタからなる
第１電子素子や第２電子素子は、画像表示領域における
トランジスタや蓄積容量と同一又は類似の積層構造を有
するので、基板上の積層構造及び製造プロセスの単純化
を図れる。

【００２２】尚、第１電子素子及び第２電子素子の少な
くとも一方を構成するトランジスタは、画素部における
トランジスタの場合と同様に、ポリシリコン型の薄膜ト
ランジスタでもよいし、ＳＯＩ型の薄膜トランジスタで
もよいし、シリコン基板上の薄膜トランジスタからなっ
てもよい。更に、トップゲート型でもよいし、ボトムゲ
ート型でもよく、ｎチャネル形でもよいし、ｐチャネル
形でもよい。特に、下側に位置するトランジスタの場合
には、シリコン基板上に作りこんだトランジスタでもよ
い。

【００２３】本発明の電気光学装置の他の態様では、前
記第１電子素子及び前記第２電子素子は、ＣＭＯＳ型の
トランジスタとして構成される。

【００２４】この態様によれば、ＣＭＯＳ型のトランジ
スタとして構成される第１電子素子及び第２電子素子に
よって、小さい面積で周辺回路を構成でき、また、周辺
回路におけるリーク電流の削減や消費電流の削減を図る
ことができる。

【００２５】本発明の電気光学装置の他の態様では、前
記第１電子素子及び前記第２電子素子の少なくとも一方
は、容量からなる。

【００２６】この態様によれば、容量からなる第１電子
素子や第２電子素子は、画像表示領域におけるトランジ
スタや蓄積容量と同一又は類似の積層構造を有するの
で、基板上の積層構造及び製造プロセスの単純化を図れ
る。また、スイッチドキャパシタ型のＤＡＣ等、高密度
の集積、大きな面積を要する場合に有利である。

【００２７】本発明の電気光学装置の他の態様では、前
記第１電子素子及び前記第２電子素子の少なくとも一方
は、抵抗からなる。

【００２８】この態様によれば、抵抗からなる第１電子
素子や第２電子素子は、画像表示領域におけるトランジ
スタや蓄積容量の一部と同一層を元に形成されるので、
基板上の積層構造及び製造プロセスの単純化を図れる。
例えば、半導体層又は導体層の配線抵抗を使用する。特
に、真性ポリシリコン成膜後、イオン注入で抵抗値を制
御すると、所望の抵抗値を持つ抵抗を構築できる。この
ような抵抗は、例えば一般に大きな面積が必要とされる
抵抗分割型のＤＡＣを作りこむ際に、立体構造により当
該面積の増加を抑える観点から大変有利である。

【００２９】本発明の電気光学装置の他の態様では、前
記第１電子素子と前記第２電子素子とは、高融点金属の
プラグを介して相互に電気的に接続される。

【００３０】この態様によれば、第１電子素子と第２電
子素子とは、高融点金属のプラグを介して相互に電気的
に接続されるので、相互に積層形成されたこれら電子素
子が高信頼性で電気的に接続された構成が周辺回路内に
得られる。

【００３１】或いは本発明の電気光学装置の他の態様で
は、前記第１電子素子と前記第２電子素子とは、前記第
１電子素子及び前記第２電子素子のうち上側に積層され
た方の更に上側に積層された他の導電膜を介して、相互
に電気的に接続される。

【００３２】この態様によれば、第１電子素子と第２電
子素子とは、これらの上側に積層された他の導電膜を介
して相互に電気的に接続されるので、相互に積層形成さ
れたこれら電子素子が高信頼性で且つ比較的簡単に電気
的に接続された構成が周辺回路内に得られる。

【００３３】この態様では、前記他の導電膜と前記第１
電子素子及び前記第２電子素子のうち下側に位置する方
とは、中継層を介して相互に電気的に接続されてもよ
い。

【００３４】このように構成すれば、下側に位置する電
子素子と、上側に積層された他の導電膜との層間距離が
長くても、例えば長く且つ大径の一つのコンタクトホー
ルによって両者間を接続する技術的な困難性や不利益を
回避しつつ、中継層を介して比較的短く且つ小径の二つ
のコンタクトホールによって両者間を接続可能となる。

【００３５】本発明の電気光学装置の他の態様では、前
記第１電子素子及び前記第２電子素子に対して、更に１
つ以上の電子素子が積層形成されている。

【００３６】この態様によれば、相互に積層形成された
第１電子素子及び第２電子素子に対して、更に１つ以上
の電子素子が積層形成されているので、３つの電子素子
が立体的に配置された構造が得られる。このため、基板
上において電子素子が占める面積を低減しつつ多くの電
子素子を用いて、より複雑或いは大規模の周辺回路を作
り込める。

【００３７】本発明の電気光学装置の他の態様では、前
記第１電子素子及び前記第２電子素子間の積層位置に、
固定電位に落とされた導電膜が更に積層されている。

【００３８】この態様によれば、相互に積層形成された
第１電子素子及び第２電子素子間には、固定電位に落と
された導電膜が介在しており、電磁シールドとして機能
する。このため、両者間で一方の電位変動が他方の電位
に悪影響を及ぼすことを効果的に防止できる。尚、この
ような固定電位に落とされる導電膜を、周辺回路や画像
表示領域における固定電位配線等として他の用途に利用
することも可能である。

【００３９】この態様では、前記固定電位に落とされた
導電膜は、内蔵遮光膜としても機能するように構成して
もよい。

【００４０】このように構成すれば、導電膜を電磁シー
ルド或いは固定電位配線としてのみならず、内蔵遮光膜
としても機能させるので、内蔵遮光膜を必要とするよう
な積層構造を採用する場合に、全体として積層構造及び
製造プロセスの単純化を図ることができる。例えば、Ｔ
ＦＴのチャネル領域に入射して光電効果により当該ＴＦ
Ｔのトランジスタ特性を変化させてしまうような光を遮
光する目的で、このような内蔵遮光膜が作り込まれる。

【００４１】本発明の電気光学装置の他の態様では、前
記画像表示領域において、前記蓄積容量に代えて又は加
えて、前記トランジスタに積層形成された他のトランジ
スタを更に備える。

【００４２】この態様によれば、画像表示領域には、画
素スイッチング用のトランジスタに対して、他のトラン
ジスタが積層形成されるので、各画素において立体的に
配置された二つのトランジスタや蓄積容量により、画素
開口率を低下させることなく、各画素における高機能化
を図ることが可能となる。

【００４３】この態様では、前記画像表示領域におい
て、前記トランジスタ及び前記他のトランジスタは、Ｃ
ＭＯＳ型のトランジスタとして構成されてもよい。

【００４４】このように構成すれば、ＣＭＯＳ型のトラ
ンジスタによって、各画素におけるリーク電流の削減や
消費電流の削減を図ることができる。

【００４５】本発明の電気光学装置の製造方法は上記課
題を解決するために、上述した本発明の電気光学装置
（但し、その各種態様も含む）を製造する電気光学装置
の製造方法であって、前記画像表示領域において前記ト
ランジスタを形成する工程と並行して前記周辺領域にお
いて前記第１電子素子を形成する工程を行ない、前記画
像表示領域において前記蓄積容量を形成する工程と並行
して前記周辺領域において前記第２電子素子を形成する
工程を行なう。

【００４６】本発明の電気光学装置の製造方法によれ
ば、画像表示領域と周辺領域とで、トランジスタと第１
電子素子とを少なくとも部分的に同時形成し、蓄積容量
と第２電子素子とを少なくとも部分的に同時形成するの
で、製造プロセスの単純化を図れる。

【００４７】本発明の電気光学装置の製造方法の一態様
では、前記同一膜はポリシリコン膜からなり、前記画像
表示領域及び前記周辺領域のいずれか一方にマスクしつ
つ前記ポリシリコン膜に対して不純物注入することによ
り、マスクした方の領域における前記ポリシリコン膜を
半導体膜として維持しつつマスクしない方の領域におけ
る前記ポリシリコン膜を導電膜とする工程を含む。

【００４８】この態様によれば、マスクの有無により同
一ポリシリコン膜に対して選択的に不純物注入すること
により、画像表示領域及び周辺領域の一方では、このポ
リシリコン膜を半導体膜として利用し、他方では、導電
膜として利用できる。即ち、同一膜を元にして、最終的
には電気的性質の異なる膜として利用するので、全体と
して基板上における積層構造中の層数を減らすことがで
き、積層構造の複雑化を避ける観点から大変有利であ
る。尚、このような不純物注入は、イオンインプラ、イ
オンドープ等の公知技術を用いて行われる。

【００４９】本発明の電気光学装置の製造方法の一態様
では、前記画像表示領域及び前記周辺領域で、前記同一
膜を元に構成するトランジスタの極性を統一する。

【００５０】この態様によれば、画像表示領域及び周辺
領域で、同一膜を元にして同一極性のトランジスタを製
造するので、比較的容易に同一工程により両領域に、Ｐ
チャネル型又はＮチャネル型のトランジスタを作り込め
る。

【００５１】本発明の電子機器は上記課題を解決するた
めに、上述した本発明の電気光学装置（但し、その各種
態様も含む）のうちいずれか一つからなるライトバルブ
と、該ライトバルブに投射光を照射する光源と、前記ラ
イトバルブから出射される投射光を投射する光学系とを
備える。

【００５２】本発明の電子機器によれば、光源から投射
光がライトバルブに照射され、ライトバルブから出射さ
れる投射光は、光学系により、スクリーン等に投射され
る。この際、当該ライトバルブは、上述した本発明の電
気光学装置からなるので、最終的には明るく高品位の画
像を表示可能となる。

【００５３】本発明のこのような作用及び他の利得は次
に説明する実施の形態から明らかにされる。

【００５４】

【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。以下の実施形態は、本発明の電気光
学装置を液晶装置に適用したものである。

【００５５】（電気光学装置の全体構成）先ず、本発明
の実施形態における電気光学装置の全体構成について、
図１及び図２を参照して説明する。ここでは、電気光学
装置の一例である駆動回路内蔵型のＴＦＴアクティブマ
トリクス駆動方式の液晶装置を例にとる。

【００５６】図１は、ＴＦＴアレイ基板をその上に形成
された各構成要素と共に対向基板の側から見た平面図で
あり、図２は、図１のＨ−Ｈ’断面図である。

【００５７】図１及び図２において、本実施形態に係る
電気光学装置では、ＴＦＴアレイ基板１０と対向基板２
０とが対向配置されている。ＴＦＴアレイ基板１０と対
向基板２０との間に液晶層５０が封入されており、ＴＦ
Ｔアレイ基板１０と対向基板２０とは、画像表示領域１
０ａの周囲に位置するシール領域に設けられたシール材
５２により相互に接着されている。シール材５２は、両
基板を貼り合わせるために、例えば熱硬化樹脂、熱及び
光硬化樹脂、光硬化樹脂、紫外線硬化樹脂等からなり、
製造プロセスにおいてＴＦＴアレイ基板１０上に塗布さ
れた後、加熱、加熱及び光照射、光照射、紫外線照射等
により硬化させられたものである。

【００５８】このようなシール材５２中には、両基板間
の間隔（基板間ギャップ）を所定値とするためのグラス
ファイバ或いはガラスビーズ等のギャップ材が混合され
ている。即ち、本実施形態の電気光学装置は、プロジェ
クタのライトバルブ用として小型で拡大表示を行うのに
適している。但し、当該電気光学装置が液晶ディスプレ
イや液晶テレビのように大型で等倍表示を行う液晶装置
であれば、このようなギャップ材は、液晶層５０中に含
まれてもよい。

【００５９】対向基板２０の４隅には、上下導通材１０
６が設けられており、ＴＦＴアレイ基板１０に設けられ
た上下導通端子と対向基板２０に設けられた対向電極２
１との間で電気的な導通をとる。

【００６０】図１及び図２において、シール材５２が配
置されたシール領域の内側に並行して、画像表示領域１
０ａを規定する遮光性の額縁５３が対向基板２０側に設
けられている。額縁５３はＴＦＴアレイ基板１０側に設
けても良いことは言うまでもない。画像表示領域の周辺
に広がる周辺領域のうち、シール材５２が配置されたシ
ール領域の外側部分には、データ線駆動回路１０１及び
外部回路接続端子１０２がＴＦＴアレイ基板１０の一辺
に沿って設けられており、走査線駆動回路１０４が、こ
の一辺に隣接する２辺に沿って設けられている。更にＴ
ＦＴアレイ基板１０の残る一辺には、画像表示領域１０
ａの両側に設けられた走査線駆動回路１０４間をつなぐ
ための複数の配線１０５が設けられている。

【００６１】図２において、ＴＦＴアレイ基板１０上に
は、画素スイッチング用のＴＦＴや走査線、データ線等
の配線が形成された後の画素電極９ａ上に、配向膜が形
成されている。他方、対向基板２０上には、対向電極２
１の他、最上層部分に配向膜が形成されている。また、
液晶層５０は、例えば一種又は数種類のネマティック液
晶を混合した液晶からなり、これら一対の配向膜間で、
所定の配向状態をとる。

【００６２】本実施形態では、額縁５３下にあるＴＦＴ
アレイ基板１０上の領域に、サンプリング回路１１８が
設けられている。サンプリング回路１１８は、画像信号
線上の画像信号をデータ線駆動回路１０１から供給され
るサンプリング回路駆動信号に応じてサンプリングして
データ線に供給するように構成されている。

【００６３】（電気光学装置の回路構成及び動作）次に
以上の如く構成された電気光学装置における回路構成及
び動作について図３を参照して説明する。図３は、電気
光学装置の画像表示領域を構成するマトリクス状に形成
された複数の画素における各種素子、配線等の等価回路
と周辺回路とを示すブロック図である。

【００６４】図３において、本実施形態における電気光
学装置の画像表示領域を構成するマトリクス状に形成さ
れた複数の画素には夫々、画素電極９ａと当該画素電極
９aをスイッチング制御するためのＴＦＴ３０とが形成
されており、画像信号が供給されるデータ線６ａが当該
ＴＦＴ３０のソースに電気的に接続されている。

【００６５】画像表示領域１０ａ外である周辺領域に
は、データ線６ａの一端（図３中で下端）が、サンプリ
ング回路１１８の例えばＴＦＴからなる各スイッチング
素子のドレインに接続されている。他方、画像信号線１
１５は、引き出し配線１１６を介してサンプリング回路
１１８のＴＦＴのソースに接続されている。データ線駆
動回路１０１に接続されたサンプリング回路駆動信号線
１１４は、サンプリング回路１１８のＴＦＴのゲートに
接続されている。そして、画像信号線１１５上の画像信
号Ｓ１、Ｓ２、…、Ｓｎは、データ線駆動回路１０１か
らサンプリング回路駆動信号線１１４を介してサンプリ
ング回路駆動信号が供給されるのに応じて、サンプリン
グ回路１１８によりサンプリングされて各データ線６ａ
に供給されるように構成されている。

【００６６】このようにデータ線６ａに書き込む画像信
号Ｓ１、Ｓ２、…、Ｓｎは、この順に線順次に供給して
も構わないし、相隣接する複数のデータ線６ａ同士に対
して、グループ毎に供給するようにしても良い。

【００６７】また、画素スイッチング用のＴＦＴ３０の
ゲートに走査線３ａが電気的に接続されており、所定の
タイミングで、走査線３ａにパルス的に走査信号Ｇ１、
Ｇ２、…、Ｇｍを、走査線駆動回路１０４により、この
順に線順次で印加するように構成されている。画素電極
９ａは、ＴＦＴ３０のドレインに電気的に接続されてお
り、スイッチング素子であるＴＦＴ３０を一定期間だけ
そのスイッチを閉じることにより、データ線６ａから供
給される画像信号Ｓ１、Ｓ２、…、Ｓｎを所定のタイミ
ングで書き込む。画素電極９ａを介して電気光学物質の
一例としての液晶に書き込まれた所定レベルの画像信号
Ｓ１、Ｓ２、…、Ｓｎは、対向基板に形成された対向電
極２１との間で一定期間保持される。液晶は、印加され
る電位レベルにより分子集合の配向や秩序が変化するこ
とにより、光を変調し、階調表示を可能にする。ノーマ
リーホワイトモードであれば、各画素の単位で印加され
た電圧に応じて入射光に対する透過率が減少し、ノーマ
リーブラックモードであれば、各画素の単位で印加され
た電圧に応じて入射光に対する透過率が増加され、全体
として電気光学装置からは画像信号に応じたコントラス
トを持つ光が出射する。ここで、保持された画像信号が
リークするのを防ぐために、画素電極９ａと対向電極２
１との間に形成される液晶容量と並列に蓄積容量７０を
付加する。蓄積容量７０は、後述する画素スイッチング
用のＴＦＴ３０の高濃度ドレイン領域１ｅと定電位の容
量線３００の間に誘電体膜である絶縁膜３０１を介して
形成される。

【００６８】尚、ＴＦＴアレイ基板１０上には、これら
のデータ線駆動回路１０１、走査線駆動回路１０４、サ
ンプリング回路１１８等に加えて、複数のデータ線６ａ
に所定電圧レベルのプリチャージ信号を画像信号に先行
して各々供給するプリチャージ回路、製造途中や出荷時
の当該電気光学装置の品質、欠陥等を検査するための検
査回路等を形成してもよい。

【００６９】（第１実施形態）本発明の第１実施形態に
おける電気光学装置の画素部及び周辺回路部における構
成について、図４から図６を参照して説明する。図４
は、データ線、走査線、画素電極等が形成されたＴＦＴ
アレイ基板の相隣接する複数の画素群の平面図であり、
図５は、図４のＡ−Ａ’断面図である。また、図６は、
走査線駆動回路、データ線駆動回路、サンプリング回路
等の周辺回路を構成するＣＭＯＳ型ＴＦＴの断面図であ
る。尚、図５及び図６においては、各層や各部材を図面
上で認識可能な程度の大きさとするため、各層や各部材
毎に縮尺を異ならしめてある。

【００７０】図４において、電気光学装置のＴＦＴアレ
イ基板上には、マトリクス状に複数の透明な画素電極９
ａ（点線部９ａ’により輪郭が示されている）が設けら
れており、画素電極９ａの縦横の境界に各々沿ってデー
タ線６ａ、走査線３ａが設けられている。

【００７１】また、半導体層１ａのうち図中右下がりの
斜線領域で示したチャネル領域１ａ’に対向するように
走査線３ａが配置されており、走査線３ａはゲート電極
として機能する。このように、走査線３ａとデータ線６
ａとの交差する個所には夫々、チャネル領域１ａ’に走
査線３ａがゲート電極として対向配置された画素スイッ
チング用ＴＦＴ３０が設けられている。

【００７２】本実施形態では、容量線３００が、図中太
線で示したように走査線３ａの形成領域に重ねて形成さ
れている。より具体的には容量線３００は、走査線３ａ
に沿って延びる本線部と、図４中、データ線６ａと交差
する各個所からデータ線６ａに沿って上方に夫々突出し
た突出部と、コンタクトホール８４に対応する個所が僅
かに括れた括れ部とを備えている。容量線３００は、例
えば、Ｔｉ（チタン）、Ｃｒ（クロム）、Ｗ（タングス
テン）、Ｔａ（タンタル）、Ｍｏ（モリブデン）、Ｐｂ
（鉛）等の高融点金属のうちの少なくとも一つを含む、
金属単体、合金、金属シリサイド、ポリサイド、これら
を積層したもの等からなる。

【００７３】図４及び図５に示すように、データ線６ａ
は、中継層３０３を中継することにより、コンタクトホ
ール８１及び高融点金属等でプラグされたコンタクトホ
ール８２を介して例えばポリシリコン膜からなる半導体
層１ａのうち高濃度ソース領域１ｄに電気的に接続され
ている。他方、画素電極９ａは、中継層３０３と同一膜
からなる容量電極３０２を中継層として利用して中継す
ることにより、高融点金属等でプラグされたコンタクト
ホール８３及びコンタクトホール８４を介して半導体層
１ａのうち高濃度ドレイン領域１ｅに電気的に接続され
ている。

【００７４】半導体層１ａは、例えば、ＴＦＴアレイ基
板１０としてのガラス基板やシリコン基板上に形成され
たポリシリコン膜或いはアモルファスシリコン膜からな
ってもよい。ＴＦＴアレイ基板１０としてサファイア基
板等の絶縁性基板上に成長させたシリコン単結晶膜から
なってもよい。或いは、ＴＦＴアレイ基板１０としてサ
ファイア基板等の絶縁性基板上に単結晶シリコン基板を
貼り合わせアニール処理を行なった後に分離することに
より、絶縁性基板上に残した単結晶シリコン膜からなっ
てもよい。

【００７５】このように容量電極３０２を中継層として
用いることにより、画素電極９ａとＴＦＴ３０を構成す
る半導体層１ａとの間の層間距離が例えば１０００ｎｍ
程度に長くても、両者間を一つのコンタクトホールで接
続する技術的困難性を回避しつつ比較的小径の二つの直
列なコンタクトホール８３及び８４で両者間を良好に接
続でき、画素開口率を高めること可能となる。特にこの
ような中継層を用いれば、コンタクトホール開孔時にお
けるエッチングの突き抜け防止にも役立つ。同様に、中
継層３０３を用いることにより、データ線６ａとＴＦＴ
３０を構成する半導体層１ａとの間の層間距離が長くて
も、両者間を一つのコンタクトホールで接続する技術的
困難性を回避しつつ比較的小径の二つの直列なコンタク
トホール８１及び８２で両者間を良好に接続できる。こ
のような容量電極３０２及び中継層３０３は、導電性の
ポリシリコン膜から構成する。容量電極３０２及び中継
層３０３の膜厚は、例えば５０〜５００ｎｍ程度とされ
る。

【００７６】図４及び図５に示すように、容量電極３０
２と容量線３００とが誘電体膜３０１を介して対向配置
されることにより、平面的に見て走査線３ａに重なる領
域及びデータ線６ａに重なる領域に、蓄積容量７０（図
３参照）の一例たる蓄積容量７０-1が構築されている。

【００７７】即ち、容量線３００は、走査線３ａを覆う
ように延びると共に、データ線６ａの領域下で、容量電
極３０２を覆うように突き出す突出部を有し櫛歯状に形
成している。容量電極３０２は、走査線３ａとデータ線
６ａの交差部から、一方がデータ線６ａの領域下にある
容量線３００の突出部に沿って延び、他方が走査線３ａ
の領域上にある容量線３００に沿って隣接するデータ線
６ａ近傍まで延びるＬ字状の島状容量電極を形成してい
る。そして、誘電体膜３０１を介して容量線３００にＬ
字状の容量電極３０２が重なる領域で蓄積容量７０-1が
形成される。

【００７８】蓄積容量７０-1の一方の容量電極である容
量電極３０２は、コンタクトホール８４で画素電極９ａ
と接続されており且つコンタクトホール８３で高濃度ド
レイン領域１ｅと接続されており、画素電極電位とされ
る。

【００７９】蓄積容量７０-1の他方の容量電極を含む容
量線３００は、画素電極９ａが配置された画像表示領域
からその周囲に延設され、定電位源と電気的に接続され
て、固定電位とされる。定電位源としては、ＴＦＴ３０
を駆動するための走査信号を走査線３ａに供給するため
の走査線駆動回路や画像信号をデータ線６ａに供給する
サンプリング回路を制御するデータ線駆動回路に供給さ
れる正電源や負電源の定電位源でも良いし、対向基板に
供給される定電位でも構わない。

【００８０】蓄積容量７０-1の誘電体膜３０１は、例え
ば膜厚５〜２００ｎｍ程度の比較的薄いＨＴＯ膜（高温
酸化膜）、ＬＴＯ膜（低温酸化膜）等の酸化シリコン
膜、あるいは窒化シリコン膜等から構成される。誘電体
膜３０１は、容量電極３０２の表面を酸化することによ
って得た熱酸化膜でもよい。蓄積容量７０-1を増大させ
る観点からは、膜厚の信頼性が十分に得られる限りにお
いて、誘電体膜３０１は薄い程良い。

【００８１】図５に示すように、電気光学装置は、透明
なＴＦＴアレイ基板１０と、これに対向配置される透明
な対向基板２０とを備えている。ＴＦＴアレイ基板１０
は、例えば石英基板、ガラス基板、シリコン基板からな
り、対向基板２０は、例えばガラス基板や石英基板から
なる。ＴＦＴアレイ基板１０には、画素電極９ａが設け
られており、その上側には、ラビング処理等の所定の配
向処理が施された配向膜１６が設けられている。画素電
極９ａは例えば、ＩＴＯ（Indium Tin Oxide）膜などの
透明導電性膜からなる。また配向膜１６は例えば、ポリ
イミド膜などの有機膜からなる。

【００８２】他方、対向基板２０には、その全面に渡っ
て対向電極２１が設けられており、その下側には、ラビ
ング処理等の所定の配向処理が施された配向膜２２が設
けられている。対向電極２１は例えば、ＩＴＯ膜などの
透明導電性膜からなる。また配向膜２２は、ポリイミド
膜などの有機膜からなる。

【００８３】ＴＦＴアレイ基板１０には、各画素電極９
ａに隣接する位置に、各画素電極９ａをスイッチング制
御する画素スイッチング用ＴＦＴ３０が設けられてい
る。

【００８４】対向基板２０には、更に図５に示すよう
に、第２遮光膜２３を設けるようにしてもよい。このよ
うな構成を採ることで、対向基板２０側から入射光が画
素スイッチング用ＴＦＴ３０の半導体層１ａのチャネル
領域１ａ’や低濃度ソース領域１ｂ及び低濃度ドレイン
領域１ｃに侵入するのを抑制できる。更に、第２遮光膜
２３は、入射光が照射される面を高反射な膜で形成する
ことにより、電気光学装置の温度上昇を防ぐ働きをす
る。

【００８５】尚、本実施形態では、Ａｌ膜等からなる遮
光性のデータ線６ａで、各画素の遮光領域のうちデータ
線６ａに沿った部分を遮光してもよいし、容量線３００
を遮光性の膜で形成することにより、コンタクトホール
８１，８２の形成領域を除いたデータ線６ａ下方におい
て遮光することができる。

【００８６】このように構成され、画素電極９ａと対向
電極２１とが対面するように配置されたＴＦＴアレイ基
板１０と対向基板２０との間には、シール材により囲ま
れた空間に電気光学物質の一例である液晶が封入され、
液晶層５０が形成される。液晶層５０は、画素電極９ａ
からの電界が印加されていない状態で配向膜１６及び２
２により所定の配向状態をとる。液晶層５０は、例えば
一種又は数種類のネマティック液晶を混合した液晶から
なる。

【００８７】更に、画素スイッチング用ＴＦＴ３０の下
には、下地絶縁膜１２が設けられている。下地絶縁膜１
２は、ＴＦＴアレイ基板１０の全面に形成されることに
より、ＴＦＴアレイ基板１０の表面の研磨時における荒
れや、洗浄後に残る汚れ等で画素スイッチング用ＴＦＴ
３０の特性の劣化を防止する機能を有する。なお、ＴＦ
Ｔアレイ基板１０がシリコン基板であって、かつ半導体
層１ａがＳＯＩの場合、下地絶縁膜１２は埋め込み酸化
膜となる。

【００８８】図５において、画素スイッチング用ＴＦＴ
３０は、ＬＤＤ（Lightly Doped Drain）構造を有して
おり、走査線３ａ、当該走査線３ａからの電界によりチ
ャネルが形成される半導体層１ａのチャネル領域１
ａ’、走査線３ａと半導体層１ａとを絶縁するゲート絶
縁膜を含む絶縁膜２、データ線６ａ、半導体層１ａの低
濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃ、半導
体層１ａの高濃度ソース領域１ｄ並びに高濃度ドレイン
領域１ｅを備えている。高濃度ドレイン領域１ｅには、
複数の画素電極９ａのうちの対応する一つが、コンタク
トホール８３及び８４を介して容量電極３０２により中
継接続されている。また、走査線３ａの上には、高濃度
ソース領域１ｄと中継層３０３とを通じるコンタクトホ
ール８２及び高濃度ドレイン領域１ｅと容量電極３０２
とを通じるコンタクトホール８３が各々形成された第１
層間絶縁膜３１１が形成されている。

【００８９】容量線３００上には、中継層３０３とデー
タ線６ａとを通じるコンタクトホール８１及び容量電極
３０２と画素電極９ａとを通じるコンタクトホール８４
が各々形成された第２層間絶縁膜３１２が形成されてい
る。

【００９０】第２層間絶縁膜３１２上には、データ線６
ａが形成されており、これらの上には更に、容量電極３
０２へのコンタクトホール８４が形成された第３層間絶
縁膜７が形成されている。前述の画素電極９ａは、この
ように構成された第３層間絶縁膜７の上面に設けられて
いる。

【００９１】次に、図６に示すように、周辺回路部にお
けるＣＭＯＳ型ＴＦＴは、ＬＤＤ構造を夫々有するＴＦ
Ｔ１３１とＴＦＴ１４１とが積層形成されて構成されて
いる。このようなＴＦＴ１３１やＴＦＴ１４１は、走査
線駆動回路、データ線駆動回路、サンプリング回路等の
周辺回路における、例えばシフトレジスタ、ＤＡＣ、イ
ンバータ、レベルシフタ等の一部を構成するものであ
る。

【００９２】より具体的には、ＴＦＴ１３１は、画素部
における半導体層１ａと同一膜からなる半導体層１３２
と、画素部における絶縁膜２と同一膜からなるゲート絶
縁膜１３３と、画素部における走査線３ａと同一膜から
なると共に例えば入力配線に接続されたゲート電極１３
４とから構成されている。

【００９３】他方、ＴＦＴ１４１は、画素部における容
量電極３０２と同一膜を元にしてなる半導体層１４２
と、画素部における絶縁膜３０１と同一膜からなるゲー
ト絶縁膜１４３と、画素部における容量線３００と同一
膜からなると共に例えば入力配線に接続されたゲート電
極１４４とから構成されている。

【００９４】そして、ＴＦＴ１４１は、半導体層１４２
から延設されると共に例えば出力配線である配線１４７
に接続されており、ＴＦＴ１３１は、第１層間絶縁膜３
１１に開孔され金属プラグされたコンタクトホール１３
５を介して同じく配線１４７に接続されている。

【００９５】ＴＦＴ１４１は、第２層間絶縁膜３１２に
開孔されたコンタクトホール１４５を介して、画素部に
おけるデータ線６ａと同一膜からなると共に例えば高電
位配線である配線１４６に接続されている。ＴＦＴ１３
１は、第１層間絶縁膜３１１に開孔され金属プラグされ
たコンタクトホール１３６及び第２層間絶縁膜３１２に
開孔されたコンタクトホール１３７を介して、画素部に
おけるデータ線６ａと同一膜からなると共に例えば低電
位配線である配線１３８に接続されている。

【００９６】このように第１実施形態では、周辺回路を
構成する第１電子素子の一例たるＴＦＴ１３１が、画素
部におけるＴＦＴ３０と同一膜を元に構成されており、
周辺回路を構成する第２電子素子の一例たるＴＦＴ１４
１が、画素部における蓄積容量７０−１と同一膜を元に
構成されている。従って、装置全体として必要となる半
導体層数、絶縁膜数及び導電層数を抑えることができ
る。しかも、画像表示領域と周辺領域とで、ＴＦＴや蓄
積容量を同時形成できるので、基板上における積層構造
及び製造プロセスの単純化を図れる。

【００９７】加えて、画素部では、ＴＦＴ３０と蓄積容
量７０−１とは積層形成されているので、立体的な配置
により、これらの電子素子を作り込むための面積が小さ
くて済むので、十分な蓄積容量を確保しつつ画素開口率
を高めることができる。他方、周辺領域では、ＴＦＴ１
３１とＴＦＴ１４１とは、積層形成されているので、こ
れらの電子素子を作り込むための面積が少なくて済むの
で、限られた基板上領域に占める周辺領域を狭めること
ができる。そして、画素ピッチの微細化に対応させて周
辺回路における電子素子の回路ピッチを微細化できる。

【００９８】尚、第１電子素子及び第２電子素子の少な
くとも一方を構成する薄膜トランジスタは、ポリシリコ
ン型の薄膜トランジスタでもよいし、ＳＯＩ型の薄膜ト
ランジスタでもよいし、シリコン基板上の薄膜トランジ
スタからなってもよい。更に、トップゲート型でもよい
し、ボトムゲート型でもよく、ｎチャネル型でもよい
し、ｐチャネル型でもよい。

【００９９】更に、周辺回路を構成するＴＦＴ１３１及
びＴＦＴ１４１の一方又は両方に代えて、少なくとも部
分的に画素部におけるＴＦＴ３０及び蓄積容量７０−１
と同一膜を元に、容量、薄膜ダイオード、抵抗等の他の
電子素子を形成することも可能である。

【０１００】尚、本実施形態では、省略しているが、Ｔ
ＦＴ３０をＴＦＴアレイ基板１０側（図５中、下側）か
ら覆う部分を含む下層遮光膜を走査線３ａに沿ってスト
ライプ状に或いは走査線３ａ及びデータ線６ａに沿って
マトリクス状に形成してもよい。このような下層遮光膜
は、ＴＦＴアレイ基板の裏面や投射光学系からの戻り光
を遮光し、この光に基づく光励起によりＴＦＴ３０のオ
フ時のリーク電流が原因でＴＦＴ３０の特性が変化する
のを有効に防止する。このような下層遮光層は、例え
ば、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ、Ｐｂ等の高融点金属
のうちの少なくとも一つを含む、金属単体、合金、金属
シリサイド等やポリシリコン膜からなる。特に、複板式
のカラー表示用のプロジェクタ等で複数の電気光学装置
をプリズム等を介して組み合わせて一つの光学系を構成
する場合には、他の電気光学装置からプリズム等を突き
抜けて来る投射光部分からなる戻り光は強力であるの
で、このようにＴＦＴ３０の下側に下層遮光膜を設ける
ことは大変有効である。このような下層遮光膜について
も、容量線３００と同様に、画像表示領域からその周囲
に延設して定電位源に接続するとよい。更に、このよう
な下層遮光膜を周辺回路部におけるＴＦＴ１３１の下側
に形成してもよい。

【０１０１】以上説明した実施形態では、多数の導電層
を積層することにより、データ線６ａや走査線３ａに沿
った領域に段差が生じるが、ＴＦＴアレイ基板１０、下
地絶縁膜１２、第１層間絶縁膜３１１、第２層間絶縁膜
３１２に溝を掘って、データ線６ａ等の配線やＴＦＴ３
０等を埋め込むことにより平坦化処理を行ってもよい
し、第３層間絶縁膜７や第２層間絶縁膜３１２の上面の
段差をＣＭＰ（ChemicalMechanical Polishing）処理等
で研磨することにより、或いは有機ＳＯＧを用いて平ら
に形成することにより、当該平坦化処理を行ってもよ
い。

【０１０２】更に以上説明した実施形態では、画素スイ
ッチング用ＴＦＴ３０は、好ましくは図５に示したよう
にＬＤＤ構造を持つが、低濃度ソース領域１ｂ及び低濃
度ドレイン領域１ｃに不純物の打ち込みを行わないオフ
セット構造を持ってよいし、走査線３ａの一部からなる
ゲート電極をマスクとして高濃度で不純物を打ち込み、
自己整合的に高濃度ソース及びドレイン領域を形成する
セルフアライン型のＴＦＴであってもよい。また本実施
形態では、画素スイッチング用ＴＦＴ３０のゲート電極
を高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅ間
に１個のみ配置したシングルゲート構造としたが、これ
らの間に２個以上のゲート電極を配置してもよい。この
ようにデュアルゲート或いはトリプルゲート以上でＴＦ
Ｔを構成すれば、チャネルとソース及びドレイン領域と
の接合部のリーク電流を防止でき、オフ時の電流を低減
することができる。そして、このようなＴＦＴ３０と同
一膜を元に形成され周辺回路を構成するＴＦＴ１３１に
ついても同様に各種のＴＦＴとして構築可能であり、更
にＴＦＴ１４１についても各種のＴＦＴとして構築可能
である。

【０１０３】（第１実施形態の製造方法）次に、上述の
如き構成を有する第１実施形態の電気光学装置における
特にＴＦＴアレイ基板１０側の製造方法について、画素
部におけるＴＦＴ３０及び蓄積容量７０−１並びに周辺
回路部におけるＴＦＴ１３１及びＴＦＴ１４１を並行し
て形成する工程を中心に、図７を参照して説明する。こ
こに図７は、第１実施形態の製造プロセスのうち、これ
らの電子素子を形成する工程におけるＴＦＴアレイ基板
１０側の各層を、画素部に係る図５及び周辺回路部に係
る図６に対応する断面にて示す工程図である。

【０１０４】先ず図７の工程（１）において、画素部で
は、石英基板、ハードガラス、シリコン基板等のＴＦＴ
アレイ基板１０を用意し、この上にスパッタリング、蒸
着、フォトリソグラフィ、エッチング等により、所定パ
ターンを夫々有する半導体層１ａ、走査線３ａ、容量電
極３０２及び中継層３０３を順次形成すると共に、これ
らの間に下地絶縁膜１２、絶縁膜２、第１層間絶縁膜３
１１及び絶縁膜３０１を順次形成する。これらと同時
に、周辺回路部では、半導体層１ａと同一膜から半導体
層１３２を形成し、走査線３ａと同一膜からゲート電極
１３４を形成し、容量電極３０２と同一膜を元に半導体
層１４２を形成すると共に、これらの間に下地絶縁膜１
２、絶縁膜１３３、第１層間絶縁膜３１１及び絶縁膜１
４３を順次形成する。

【０１０５】より具体的には、半導体層１ａ及び半導体
層１３２については例えば、約４５０〜５５０℃、好ま
しくは約５００℃の比較的低温環境中で、流量約４００
〜６００ｃｃ／ｍｉｎのモノシランガス、ジシランガス
等を用いた減圧ＣＶＤ（例えば、圧力約２０〜４０Ｐａ
のＣＶＤ）により、アモルファスシリコン膜を形成し、
窒素雰囲気中で、約６００〜７００℃にて約１〜１０時
間、好ましくは、４〜６時間の熱処理を施すことによ
り、ポリシリコン膜を約５０〜２００ｎｍの粒径、好ま
しくは約１００ｎｍの粒径となるまで固相成長させた
後、パターニングする。

【０１０６】ＴＦＴ３０の絶縁膜２及びＴＦＴ１３１の
絶縁膜１３３については例えば、半導体層を約７００〜
１３００℃の温度、好ましくは約１０００℃の温度によ
り熱酸化して下層ゲート絶縁膜を形成し、続けて減圧Ｃ
ＶＤ法等により、ＨＴＯ膜や酸化シリコン膜を形成す
る。これにより、多層の高温酸化シリコン膜（ＨＴＯ
膜）や窒化シリコン膜からなる絶縁膜２、絶縁膜１３３
を形成する。この結果、半導体層１ａの厚さは、約３０
〜１５０ｎｍの厚さ、好ましくは約３５〜５０ｎｍの厚
さとなり、絶縁膜２の厚さは、約２０〜１５０ｎｍの厚
さ、好ましくは約３０〜１００ｎｍの厚さとなる。

【０１０７】走査線３ａ及びゲート電極１３４について
は例えば、減圧ＣＶＤ法等によりポリシリコン膜を堆積
し、更にリン（Ｐ）を熱拡散すること等により、このポ
リシリコン膜を導電化した後、パターニングする。その
膜厚は、約１００〜５００ｎｍの厚さ、好ましくは約３
５０ｎｍ程度である。

【０１０８】半導体層１ａに対しては、ＬＤＤ構造を構
築すべく走査線３ａ及びゲート電極１３４を形成後に、
低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃ、並
びに高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅ
に対し選択的に、ＴＦＴ３０の仕様に応じて所定量だけ
Ｐイオン等をドープする。また、半導体層１３２につい
ても同様にドープを行なってＬＤＤ構造を構築する。

【０１０９】この際特に、半導体層１ａと半導体層１３
１とを同一極性の薄膜トランジスタ、即ち両方ともｐチ
ャネル型又はｎチャネル型の薄膜トランジスタとして製
造するのが製造プロセスを単純化する上で好ましい。

【０１１０】また下地絶縁膜１２及び第１層間絶縁膜３
１１については、例えば、常圧、減圧ＣＶＤ法、プラズ
マＣＶＤ法等によりＴＥＯＳ（テトラ・エチル・オルソ
・シリケート）ガス、ＴＥＢ（テトラ・エチル・ボート
レート）ガス、ＴＭＯＰ（テトラ・メチル・オキシ・フ
ォスレート）ガス等を用いて、ＮＳＧ（ノンドープト・
シリケート・ガラス）、ＰＳＧ（リン・シリケート・ガ
ラス）、ＢＳＧ（ボロン・シリケート・ガラス）、ＢＰ
ＳＧ（ボロン・リン・シリケート・ガラス）などを積層
した或いは単層のシリケートガラス膜、窒化シリコン膜
や酸化シリコン膜等から形成する。それらの膜厚は夫
々、例えば約５００〜２０００ｎｍ程度とする。

【０１１１】尚、第１層間絶縁膜３１１を形成後、これ
に対する反応性イオンエッチング、反応性イオンビーム
エッチング等のドライエッチングにより、コンタクトホ
ール８２及び８３並びにコンタクトホール１３５及び１
３６を開孔し、高融点金属のプラグを形成する。

【０１１２】容量電極３０２及び中継層３０３並びに半
導体層１４２については、例えば、減圧ＣＶＤ法等によ
りポリシリコン膜を堆積した後、パターニングして形成
する。これらの膜厚は、約５０〜５００ｎｍの厚さ、好
ましくは約１５０ｎｍ程度である。

【０１１３】絶縁膜３０１、絶縁膜１４３については例
えば、減圧ＣＶＤ法、プラズマＣＶＤ法等により高温酸
化シリコン膜（ＨＴＯ膜）や窒化シリコン膜を膜厚５０
ｎｍ程度の比較的薄い厚さに堆積する。或いは、上述の
絶縁膜２と同様に形成してもよい。

【０１１４】次に、図７の工程（２）では、周辺回路部
における半導体層１４２をマスク９００によりマスクし
つつ、画素部における容量電極３０２及び中継層３０３
を矢印で示した方向のイオンインプラ或いはイオンドー
プにより導電化する。

【０１１５】次に、図７の工程（３）では、画素部にお
ける容量線３００と周辺回路部におけるゲート電極１４
４とを同時に形成する。これらは、例えば、Ｔｉ、Ｃ
ｒ、Ｗ、Ｔａ、Ｍｏ及びＰｂ等をスパッタリングして１
００〜５００ｎｍ程度の膜厚の金属膜を形成した後、或
いは、ＣＶＤ、イオンドープ等により導電性のポリシリ
コン膜を形成した後、或いは、これらポリシリコン膜と
金属膜の積層した膜を形成した後、パターニングして形
成する。

【０１１６】次に、図７の工程（４）では、周辺回路部
における半導体層１４２に対し、先ずゲート電極１４４
をマスクとして自己整合的に低濃度のイオンインプラ或
いはイオンドープを行なって、半導体層１４２に低濃度
ソース領域及び低濃度ドレイン領域を形成する。その
後、マスク９０１でこれらの低濃度領域及びゲート電極
１４４をマスクしつつ、矢印で示した方向のイオンイン
プラ或いはイオンドープにより、半導体層１４２に高濃
度ソース領域及び高濃度ドレイン領域を形成する。これ
らにより、周辺回路部にＬＤＤ構造のＴＦＴ１４１を構
築する。係るＴＦＴ１４１の製造工程と並行して、画素
部では、マスク９０１で蓄積容量７０−１等をマスクし
て、矢印で示した方向のイオンインプラ或いはイオンド
ープによって蓄積容量７０−１を構成する各膜における
抵抗値が変化しないようにする。但し、画素部において
は、マスク９０１でマスクすることなく、矢印で示した
方向のイオンインプラ或いはイオンドープを行なうこと
によって、蓄積容量７０−１を構成する各膜における所
定の抵抗値を得るように製造することも可能である。

【０１１７】その後、常圧又は減圧ＣＶＤ法等により酸
化シリコン膜等からなる第２層間絶縁膜３１２を形成
し、スパッタリング、フォトリソグラフィ、エッチング
等により、所定パターンのデータ線６ａを形成し、更に
常圧又は減圧ＣＶＤ法等により酸化シリコン膜等からな
る第３層間絶縁膜７を形成する（図５及び図６参照）。
そして、第３層間絶縁膜７上に、スパッタリング、フォ
トリソグラフィ、エッチング等により、ＩＴＯ膜等の透
明導電性膜からなる画素電極９ａを形成する。尚、当該
液晶装置を反射型の液晶装置に用いる場合には、Ａｌ等
の反射率の高い不透明な材料から画素電極９ａを形成し
てもよい。続いて、画素電極９ａ上にポリイミド系の配
向膜の塗布液を塗布した後、所定のプレティルト角を持
つように且つ所定方向でラビング処理を施すこと等によ
り、配向膜１６を形成する。

【０１１８】以上の結果、第１実施形態の電気光学装置
のＴＦＴアレイ基板１０側が製造される。

【０１１９】本実施形態によれば特に、図７の工程
（２）から工程（４）において、同一のポリシリコン膜
に対して、選択的にイオンインプラ或いはイオンドープ
を行なうので、画素部では低抵抗の容量電極３０２を形
成すると同時に周辺回路部では半導体層１４３を形成で
きる。

【０１２０】以上のように本実施形態の製造方法は、製
造プロセスの単純化を図る上で大変有利であり、同一膜
を元にして、最終的には電気的性質の異なる膜として利
用するので、全体として基板上における積層構造中の層
数を減らすこともできる。

【０１２１】（第２実施形態）次に、図８から図１０を
参照して本発明の電気光学装置の第２実施形態について
説明する。ここに、図８は、データ線、走査線、画素電
極等が形成されたＴＦＴアレイ基板の画素の平面図であ
り、図９は、図８における各層の接続関係及び積層状態
を示す図式的な断面図である。図１０は、周辺回路の一
部を構成するＣＭＯＳ型ＴＦＴにおける各層の接続関係
及び積層状態を示す図式的な断面図である。尚、図９及
び図１０においては、各層や各部材を図面上で認識可能
な程度の大きさとするため並びにコンタクトホールによ
る接続関係及び積層状態を理解し易くするため、各層や
各部材毎に縮尺及び相対的な平面配置を適宜異ならしめ
てある。また、図９及び図１０において、第１実施形態
に係る図５及び図６と同様の構成要素には、同様の参照
符号を付し、その説明は省略する。

【０１２２】図８及び図９に示すように、第２実施形態
では、第１実施形態と比べると、ＴＦＴ３０の上側に蓄
積容量７０−１が構築されるのに代えて、ＴＦＴ３０の
下側に、容量電極５０２、誘電体膜として機能する絶縁
膜５０１及び容量電極１１ａからなる蓄積容量７０−２
が構築されている点が概ね異なる。より詳細には、第２
実施形態では、データ線６ａは、層間絶縁膜５１１上に
形成されており、これに開孔されたコンタクトホール５
５１を介してＴＦＴ３０の高濃度ソース領域１ｄに接続
されている。蓄積容量７０−２は、第１層間絶縁膜１２
に開孔されたコンタクトホール５５５を介して中継層５
１０に接続されており、ＴＦＴ３０の高濃度ドレイン領
域１ｅは、絶縁膜２に開孔されたコンタクトホール５５
４を介して中継層５１０に接続されている。画素電極９
ａは、層間絶縁膜７及び層間絶縁膜５１１に開孔された
コンタクトホール５５３を介して中継層５１０に接続さ
れている。

【０１２３】そして、容量電極１１ａは、例えば画像表
示領域外まで延設されて、周辺回路における定電位線等
に接続されており、固定電位とされる。即ち容量電極１
１ａは、蓄積容量７０−２における固定電位側容量電極
である。他方、容量電極５０２は、コンタクトホール５
５５を介して画素電極９ａと接続されており、画素電位
とされる。即ち容量電極５０２は、蓄積容量７０−２に
おける画素電位側容量電極である。

【０１２４】尚、容量電極１１ａは、遮光膜から構成し
てもよい。このようにすることで、ＴＦＴアレイ基板１
０側からの戻り光がＴＦＴ３０のチャネル領域に入射す
るのを効果的に防止できる。

【０１２５】他方、図１０に示すように、周辺回路に
は、ＴＦＴ１５１及びＴＦＴ１６１からなるＣＭＯＳ型
のＴＦＴが構築されている。より具体的には、ＴＦＴ１
５１は、画素部における容量電極５０２と同一膜を元に
形成された半導体層１５２と、ゲート絶縁膜として機能
する絶縁膜５０１と、画素部における容量電極１１ａと
同一膜からなるゲート電極１５４とから構成されてい
る。ＴＦＴ１６１は、画素部における半導体層１ａと同
一膜を元に形成された半導体層１６２と、ゲート絶縁膜
として機能する絶縁膜２と、画素部における走査線３ａ
と同一膜からなるゲート電極１６４とから構成されてい
る。ＴＦＴ１６１は、そのドレイン側で、コンタクトホ
ール１６５を介して、画素部におけるデータ線６ａと同
一膜から形成された、例えば出力配線である配線１６７
に接続されている。ＴＦＴ１５１は、そのドレイン側
で、金属等でプラグされたコンタクトホール１５５及び
コンタクトホール１６６を介して配線１６７に接続され
ている。ＴＦＴ１６１は、そのソース側で、コンタクト
ホール１６８を介して、画素部におけるデータ線６ａと
同一膜から形成された、例えば高電位配線である配線１
６９に接続されている。ＴＦＴ１５１は、そのソース側
で、金属等でプラグされたコンタクトホール１５６及び
コンタクトホール１５７を介して、画素部におけるデー
タ線６ａと同一膜から形成された、例えば低電位配線で
ある配線１５８に接続されている。

【０１２６】従って、第２実施形態によれば、周辺回路
を構成する第１電子素子の一例たるＴＦＴ１６１が、画
素部におけるＴＦＴ３０と同一膜を元に構成されてお
り、周辺回路を構成する第２電子素子の一例たるＴＦＴ
１５１が、画素部における蓄積容量７０−２と同一膜を
元に構成されている。従って、装置全体として必要とな
る半導体層数、絶縁膜数及び導電層数を抑えることがで
きる。しかも、画像表示領域と周辺領域とで、ＴＦＴや
蓄積容量を同時形成できるので、基板上における積層構
造及び製造プロセスの単純化を図れる。

【０１２７】加えて、画素部では、ＴＦＴ３０と蓄積容
量７０−２とは積層形成されているため、立体的な配置
により、これらの電子素子を作り込むための面積が小さ
くて済み、十分な蓄積容量を確保しつつ画素開口率を高
めることができる。他方、周辺領域では、ＴＦＴ１５１
とＴＦＴ１６１とは、積層形成されているため、これら
の電子素子を作り込むための面積が少なくて済み、限ら
れた基板上領域に占める周辺領域を狭めることができ
る。そして、画素ピッチの微細化に対応させて周辺回路
における電子素子の回路ピッチを微細化できる。

【０１２８】更に本実施形態では特に、ＴＦＴ１５１と
ＴＦＴ１６１とは、上側のＴＦＴ１６１の更に上側に積
層された配線１６７を中継して相接続されているので、
その製造プロセスにおいて、第１実施形態の場合と比べ
て上側のＴＦＴの半導体層の下側にコンタクトホールを
開孔し且つプラグする工程が省ける。従って、両ＴＦＴ
が高信頼性で且つ比較的簡単に電気的に接続された構成
が周辺回路内に得られる。

【０１２９】（第３実施形態）次に、図１１及び図１２
を参照して本発明の電気光学装置の第３実施形態につい
て説明する。ここに、図１１は、各層の接続関係及び積
層状態を示す図式的な断面図である。図１２は、周辺回
路の一部を構成するＣＭＯＳ型ＴＦＴにおける各層の接
続関係及び積層状態を示す図式的な断面図である。尚、
図１１及び図１２においては、各層や各部材を図面上で
認識可能な程度の大きさとするため並びにコンタクトホ
ールによる接続関係及び積層状態を理解し易くするた
め、各層や各部材毎に縮尺及び相対的な平面配置を適宜
異ならしめてある。また、図１１及び図１２において、
第１実施形態に係る図５及び図６と同様の構成要素に
は、同様の参照符号を付し、その説明は省略する。

【０１３０】図１１に示すように、第３実施形態では、
第１実施形態と比べると、層間絶縁膜３１１が二つの層
間絶縁膜３１１ａ及び３１１ｂに分断されており、画素
部では、この間に定電位に落とされた導電膜６５０が配
置されており、周辺回路部では、この間に定電位に落と
された導電膜６６０が配置されている点が異なる。

【０１３１】従って、特に第３実施形態によれば、画素
部においては容量電極３０２の電位変動がＴＦＴ３０に
悪影響を及ぼすことを導電膜６５０により電磁シールド
することにより効果的に防止できる。周辺回路部におい
てはＴＦＴ１７４とＴＦＴ１８４との電位変動が相互に
悪影響を及ぼすことを導電膜６６０により電磁シールド
することにより効果的に防止できる。

【０１３２】加えて、導電膜６５０及び６６０を、高融
点金属等の導電性をもつ遮光膜から構成してもよい。こ
れにより、電磁シールドと内蔵遮光膜としての両機能を
有するように構成できる。

【０１３３】上述した第１から第３実施形態では、画素
部及び周辺回路部で夫々、二つの電子素子が積層されて
いるが、画素部及び周辺回路部で、３つ以上の電子素子
が積層されてもよい。更に、画素部にＴＦＴと蓄積容量
とが積層されている例を説明したが、画素部において、
二つのＴＦＴが積層されてもよく、例えば、ＣＭＯＳ型
のＴＦＴを各画素に設けてもよい。

【０１３４】以上図１から図１２を参照して説明した各
実施形態では、データ線駆動回路１０１及び走査線駆動
回路１０４をＴＦＴアレイ基板１０の上に設ける代わり
に、例えばＴＡＢ（Tape Automated bonding）基板上に
実装された駆動用ＬＳＩに、ＴＦＴアレイ基板１０の周
辺部に設けられた異方性導電フィルムを介して電気的及
び機械的に接続するようにしてもよい。また、対向基板
２０の投射光が入射する側及びＴＦＴアレイ基板１０の
出射光が出射する側には各々、例えば、ＴＮ（Twisted
Nematic）モード、ＶＡ（Vertically Aligned）モー
ド、ＰＤＬＣ(Polymer Dispersed Liquid Crystal)モー
ド等の動作モードや、ノーマリーホワイトモード／ノー
マリーブラックモードの別に応じて、偏光フィルム、位
相差フィルム、偏光板などが所定の方向で配置される。

【０１３５】以上説明した各実施形態における電気光学
装置は、プロジェクタに適用されるため、３枚の電気光
学装置がＲＧＢ用のライトバルブとして各々用いられ、
各ライトバルブには各々ＲＧＢ色分解用のダイクロイッ
クミラーを介して分解された各色の光が投射光として各
々入射されることになる。従って、各実施形態では、対
向基板２０に、カラーフィルタは設けられていない。し
かしながら、第２遮光膜２３の形成されていない画素電
極９ａに対向する所定領域にＲＧＢのカラーフィルタを
その保護膜と共に、対向基板２０上に形成してもよい。
このようにすれば、プロジェクタ以外の直視型や反射型
のカラー電気光学装置について、各実施形態における電
気光学装置を適用できる。また、対向基板２０上に１画
素1個対応するようにマイクロレンズを形成してもよ
い。あるいは、ＴＦＴアレイ基板１０上のＲＧＢに対向
する画素電極９ａ下にカラーレジスト等でカラーフィル
タ層を形成することも可能である。このようにすれば、
入射光の集光効率を向上することで、明るい電気光学装
置が実現できる。更にまた、対向基板２０上に、何層も
の屈折率の相違する干渉層を堆積することで、光の干渉
を利用して、ＲＧＢ色を作り出すダイクロイックフィル
タを形成してもよい。このダイクロイックフィルタ付き
対向基板によれば、より明るいカラー電気光学装置が実
現できる。

【０１３６】（電子機器の実施形態）次に、以上詳細に
説明した液晶装置をライトバルブとして用いた電子機器
の一例たる投射型カラー表示装置の実施形態について図
１３及び図１４を参照して説明する。

【０１３７】先ず、本実施形態の投射型カラー表示装置
の回路構成について図１３のブロック図を参照して説明
する。尚、図１３は、投射型カラー表示装置における３
枚のライトバルブのうちの１枚に係る回路構成を示した
ものである。これら３枚のライトバルブは、基本的にど
れも同じ構成を持つので、ここでは１枚の回路構成に係
る部分について説明を加えるものである。但し厳密に
は、３枚のライトバルブでは、入力信号が夫々異なり
（即ち、Ｒ用、Ｇ用、Ｂ用の信号で夫々駆動され）、更
にＧ用のライトバルブに係る回路構成では、Ｒ用及びＢ
用の場合と比べて、画像を反転して表示するように画像
信号の順番を各フィールド又はフレーム内で逆転させる
か又は水平或いは垂直走査方向を逆転させる点も異な
る。

【０１３８】図１３において、投射型カラー表示装置
は、表示情報出力源１０００、表示情報処理回路１００
２、駆動回路１００４、液晶装置１００、クロック発生
回路１００８並びに電源回路１０１０を備えて構成され
ている。表示情報出力源１０００は、ＲＯＭ（Read Onl
y Memory）、ＲＡＭ（Random Access Memory）、光ディ
スク装置などのメモリ、画像信号を同調して出力する同
調回路等を含み、クロック発生回路１００８からのクロ
ック信号に基づいて、所定フォーマットの画像信号など
の表示情報を表示情報処理回路１００２に出力する。表
示情報処理回路１００２は、増幅・極性反転回路、相展
開回路、ローテーション回路、ガンマ補正回路、クラン
プ回路等の周知の各種処理回路を含んで構成されてお
り、クロック信号に基づいて入力された表示情報からデ
ジタル信号を順次生成し、クロック信号CLKと共に駆動
回路１００４に出力する。駆動回路１００４は、液晶装
置１００を駆動する。電源回路１０１０は、上述の各回
路に所定電源を供給する。尚、液晶装置１００を構成す
るＴＦＴアレイ基板の上に、駆動回路１００４を搭載し
てもよく、これに加えて表示情報処理回路１００２を搭
載してもよい。

【０１３９】次に図１４を参照して、本実施形態の投射
型カラー表示装置の全体構成、特に光学的な構成につい
て説明する。ここに図１４は、投射型カラー表示装置の
図式的断面図である。

【０１４０】図１４において、本実施形態における投射
型カラー表示装置の一例たる液晶プロジェクタ１１００
は、上述した駆動回路１００４がＴＦＴアレイ基板上に
搭載された液晶装置１００を含む液晶モジュールを３個
用意し、夫々ＲＧＢ用のライトバルブ１００Ｒ、１００
Ｇ及び１００Ｂとして用いたプロジェクタとして構成さ
れている。液晶プロジェクタ１１００では、メタルハラ
イドランプ等の白色光源のランプユニット１１０２から
投射光が発せられると、３枚のミラー１１０６及び２枚
のダイクロイックミラー１１０８によって、ＲＧＢの３
原色に対応する光成分Ｒ、Ｇ、Ｂに分けられ、各色に対
応するライトバルブ１００Ｒ、１００Ｇ及び１００Ｂに
夫々導かれる。この際特にＢ光は、長い光路による光損
失を防ぐために、入射レンズ１１２２、リレーレンズ１
１２３及び出射レンズ１１２４からなるリレーレンズ系
１１２１を介して導かれる。そして、ライトバルブ１０
０Ｒ、１００Ｇ及び１００Ｂにより夫々変調された３原
色に対応する光成分は、ダイクロイックプリズム１１１
２により再度合成された後、投射レンズ１１１４を介し
てスクリーン１１２０にカラー画像として投射される。

【０１４１】本発明は、上述した各実施形態に限られる
ものではなく、請求の範囲及び明細書全体から読み取れ
る発明の要旨或いは思想に反しない範囲で適宜変更可能
であり、そのような変更を伴なう電気光学装置及びその
製造方法もまた本発明の技術的範囲に含まれるものであ
る。

【図面の簡単な説明】

【図１】本発明の実施形態の電気光学装置におけるＴＦ
Ｔアレイ基板をその上に形成された各構成要素と共に対
向基板の側から見た平面図である。

【図２】図１のＨ−Ｈ’断面図である。

【図３】本発明の実施形態の電気光学装置における画像
表示領域を構成するマトリクス状の複数の画素に設けら
れた各種素子、配線等の等価回路である。

【図４】第１実施形態の電気光学装置におけるデータ
線、走査線、画素電極等が形成されたＴＦＴアレイ基板
の相隣接する複数の画素群の平面図である。

【図５】図４のＡ−Ａ’断面図である。

【図６】第１実施形態の周辺回路部におけるＣＭＯＳ型
ＴＦＴの図式的断面図である。

【図７】第１実施形態の製造プロセスを示す工程図であ
る。

【図８】本発明の第２実施形態の電気光学装置における
データ線、走査線、画素電極等が形成されたＴＦＴアレ
イ基板の画素の平面図である。

【図９】図８における各層の接続関係及び積層状態を示
す図式的な断面図である。

【図１０】第２実施形態の周辺回路部におけるＣＭＯＳ
型ＴＦＴの図式的断面図である。

【図１１】本発明の第３実施形態の電気光学装置におけ
る各層の接続関係及び積層状態を示す図式的な断面図で
ある。

【図１２】第３実施形態の周辺回路部におけるＣＭＯＳ
型ＴＦＴの図式的断面図である。

【図１３】本発明の電子機器の実施形態である投射型カ
ラー表示装置におけるライトバルブに係る回路構成を示
したブロック図である。

【図１４】本発明の電子機器の実施形態である投射型カ
ラー表示装置の一例たるカラー液晶プロジェクタを示す
図式的断面図である。

【符号の説明】

１ａ…半導体層 １ａ’…チャネル領域 １ｂ…低濃度ソース領域 １ｃ…低濃度ドレイン領域 １ｄ…高濃度ソース領域 １ｅ…高濃度ドレイン領域 ２…絶縁薄膜 ３ａ…走査線 ６ａ…データ線 ９ａ…画素電極 １０…ＴＦＴアレイ基板 １２…下地絶縁膜 １６…配向膜 ２０…対向基板 ２１…対向電極 ２２…配向膜 ２３…第２遮光膜 ３０…ＴＦＴ ５０…液晶層 ７０…蓄積容量 ７０-１〜７０-２…蓄積容量 ８１、８２、８３、８４…コンタクトホール ３００…容量線 ３０１…絶縁膜 ３０２…容量電極 １３１、１４１、１５１、１６１、１７１、１８１…Ｔ
ＦＴ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｆ 9/30 ３３８ Ｇ０９Ｆ 9/30 ３３８ ５Ｆ１１０ Ｈ０１Ｌ 27/08 ３３１ Ｈ０１Ｌ 27/08 ３３１Ｅ ５Ｇ４３５ 29/786 27/00 ３０１Ａ // Ｈ０１Ｌ 27/00 ３０１ 29/78 ６１２Ｂ ６１３Ｚ Ｆターム(参考） 2H088 EA12 HA08 MA06 MA20 2H091 FA26X FA41Z GA13 LA12 LA30 MA07 2H092 GA29 JA24 JA37 JA46 JB51 KA04 KA10 KB25 MA12 MA27 NA07 NA27 PA06 PA13 5C094 AA02 AA43 BA03 BA16 BA43 CA19 CA24 DA14 DA15 DB04 EA04 EA07 EB02 FB12 FB14 FB15 5F048 AC04 AC10 BA16 BA19 BB09 BC06 BE08 BF11 BF12 CB01 CB02 CB03 CB04 CB10 5F110 AA04 AA16 AA30 BB02 BB04 BB11 CC02 DD02 DD03 DD04 DD05 DD13 EE09 EE28 EE45 FF02 FF09 FF23 FF32 GG02 GG12 GG13 GG24 GG25 GG42 GG43 GG47 HJ01 HL04 HM14 HM15 NN04 NN22 NN23 NN24 NN25 NN26 NN35 NN46 NN72 NN77 NN78 QQ11 QQ16 5G435 AA17 BB12 BB17 CC12 DD02 DD05 EE33 EE37 FF05 GG01 GG02 GG03 GG04 GG08 GG28 GG46 LL15

Claims (19)

【特許請求の範囲】
1. 【請求項１】 基板上の画像表示領域に、画素電極と、
   該画素電極に接続されたトランジスタと、該トランジス
   タに接続された配線と、前記画素電極に接続されている
   と共に前記トランジスタに対して積層形成された蓄積容
   量とを備えており、 前記基板上の周辺領域に、前記トランジスタを構成する
   半導体膜及び絶縁膜のうち少なくとも一つと同一膜を元
   に形成された部分を含む第１電子素子と、該第１電子素
   子に対して積層形成されており且つ前記蓄積容量を構成
   する導電膜及び絶縁膜のうち少なくとも一つと同一膜を
   元に形成された部分を含む第２電子素子とを含んでな
   り、前記配線及び前記トランジスタを介して前記画素電
   極を動作させるための周辺回路を備えたことを特徴とす
   る電気光学装置。
2. 【請求項２】 前記配線は、相交差する走査線及びデー
   タ線を含み、 前記周辺回路は、前記走査線を駆動する走査線駆動回路
   及び前記データ線を駆動するデータ線駆動回路を含むこ
   とを特徴とする請求項１に記載の電気光学装置。
3. 【請求項３】前記配線は、相交差する走査線及びデータ
   線を含み、 前記周辺回路は、画像信号線上の画像信号をサンプリン
   グして前記データ線に供給するサンプリング回路を含む
   ことを特徴とする請求項１又は２に記載の電気光学装
   置。
4. 【請求項４】 前記第１電子素子及び前記第２電子素子
   の少なくとも一方は、トランジスタからなることを特徴
   とする請求項１から３のいずれか一項に記載の電気光学
   装置。
5. 【請求項５】 前記第１電子素子及び前記第２電子素子
   は、ＣＭＯＳ（Complementary Metal Oxide Semiconduc
   tor：相補型金属酸化膜半導体）型のトランジスタとし
   て構成されることを特徴とする請求項１から４のいずれ
   か一項に記載の電気光学装置。
6. 【請求項６】 前記第１電子素子及び前記第２電子素子
   の少なくとも一方は、容量からなることを特徴とする請
   求項１から５のいずれか一項に記載の電気光学装置。
7. 【請求項７】 前記第１電子素子及び前記第２電子素子
   の少なくとも一方は、抵抗からなることを特徴とする請
   求項１から５のいずれか一項に記載の電気光学装置。
8. 【請求項８】 前記第１電子素子と前記第２電子素子と
   は、高融点金属のプラグを介して相互に電気的に接続さ
   れたことを特徴とする請求項１から７のいずれか一項に
   記載の電気光学装置。
9. 【請求項９】 前記第１電子素子と前記第２電子素子と
   は、前記第１電子素子及び前記第２電子素子のうち上側
   に積層された方の更に上側に積層された他の導電膜を介
   して、相互に電気的に接続されたことを特徴とする請求
   項１から７のいずれか一項に記載の電気光学装置。
10. 【請求項１０】 前記他の導電膜と前記第１電子素子及
    び前記第２電子素子のうち下側に位置する方とは、中継
    層を介して相互に電気的に接続されたことを特徴とする
    請求項９に記載の電気光学装置。
11. 【請求項１１】 前記第１電子素子及び前記第２電子素
    子に対して、更に１つ以上の電子素子が積層形成されて
    いることを特徴とする請求項１から１０のいずれか一項
    に記載の電気光学装置。
12. 【請求項１２】 前記第１電子素子及び前記第２電子素
    子間の積層位置に、固定電位に落とされた導電膜が更に
    積層されていることを特徴とする請求項１から１１のい
    ずれか一項に記載の電気光学装置。
13. 【請求項１３】 前記固定電位に落とされた導電膜は、
    内蔵遮光膜としても機能することを特徴とする請求項１
    ２に記載の電気光学装置。
14. 【請求項１４】 前記画像表示領域において、前記蓄積
    容量に代えて又は加えて、前記トランジスタに積層形成
    された他のトランジスタを更に備えたことを特徴とする
    請求項１から１３のいずれか一項に記載の電気光学装
    置。
15. 【請求項１５】 前記画像表示領域において、前記トラ
    ンジスタ及び前記他のトランジスタは、ＣＭＯＳ型のト
    ランジスタとして構成されることを特徴とする請求項１
    ４に記載の電気光学装置。
16. 【請求項１６】 請求項１から１５のいずれか一項に記
    載の電気光学装置を製造する電気光学装置の製造方法で
    あって、 前記画像表示領域において前記トランジスタを形成する
    工程と並行して前記周辺領域において前記第１電子素子
    を形成する工程を行ない、 前記画像表示領域において前記蓄積容量を形成する工程
    と並行して前記周辺領域において前記第２電子素子を形
    成する工程を行なうことを特徴とする電気光学装置の製
    造方法。
17. 【請求項１７】 前記同一膜はポリシリコン膜からな
    り、前記画像表示領域及び前記周辺領域のいずれか一方
    にマスクしつつ前記ポリシリコン膜に対して不純物注入
    することにより、マスクした方の領域における前記ポリ
    シリコン膜を半導体膜として維持しつつマスクしない方
    の領域における前記ポリシリコン膜を導電膜とする工程
    を含むことを特徴とする請求項１６に記載の電気光学装
    置の製造方法。
18. 【請求項１８】 前記画像表示領域及び前記周辺領域
    で、前記同一膜を元に構成するトランジスタの極性を統
    一することを特徴とする請求項１６又は１７に記載の電
    気光学装置の製造方法。
19. 【請求項１９】 請求項１から１８のいずれか一項に記
    載の電気光学装置からなるライトバルブと、 該ライトバルブに投射光を照射する光源と、 前記ライトバルブから出射される投射光を投射する光学
    系とを備えたことを特徴とする電子機器。