JP2005203675A - 電気光学装置とその製造方法、及び電子機器 - Google Patents

Abstract

【課題】 サンプルホールド回路などの周辺駆動回路を構成する薄膜トランジスタの、金属配線との接続部におけるコンタクト抵抗を、非線形性を十分少なくしてオーミックな特性を有する構造とした電気光学装置と、その製造方法、及びこの電気光学装置を備えた電子機器を提供する。
【解決手段】 表示領域と、表示領域の周辺部に設けられた周辺駆動回路とを備えてなる電気光学装置である。周辺駆動回路を構成する薄膜トランジスタ４０２のソースまたはドレインを形成する半導体層（４２０ｓ、４２０ｄ）が、この半導体層と同じ導電型の半導体材料からなる接続部４２３、４２４を介して、金属配線（４２２、４０６）に接続されている。
【選択図】 図５

Description

本発明は、表示領域をマトリクス駆動するための周辺駆動回路を備えた駆動回路内蔵型の電気光学装置と、その製造方法、及び電子機器に関する。

液晶装置等の電気光学装置に用いられるアクティブマトリクス基板としては、走査線駆動回路やデータ線駆動回路などの表示領域（画素領域）を駆動するための周辺駆動回路を、基板上に作り込んだ駆動回路内蔵型のものが開発されている（例えば、特許文献１参照）。
周辺駆動回路のうちのデータ線駆動回路は、所定の信号線を選択する水平シフトレジスタと、選択された信号線にサンプリングされた表示信号（画像信号）を所定のタイミングで供給するサンプルホールド回路とから構成されており、前記の走査線駆動回路、および水平シフトレジスタによってそれぞれ所定の走査線、信号線が選択されると、選択されたこれらのラインの交差部に位置する画素部に表示信号が供給されるようになっている。

ところで、このような周辺駆動回路では特許文献１（図１５参照）にあるように、通常、薄膜トランジスタを形成する半導体層（Ｓｉ層）におけるソース・ドレイン部が、Ａｌ等の低抵抗材料からなる金属配線に直接接続されている。
特開２００２−１０８２４４号公報

しかしながら、このような接続では、半導体層の厚さが３０〜１５０ｎｍ、特に７０ｎｍ以下の薄い厚さになると、例えば金属配線としてのＡｌとソース・ドレイン部のＳｉとが反応して化合物化し、いわゆる「食われた」状態となってしまうことで半導体層の厚さが極端に薄くなってしまい、結果として半導体層と金属配線との接続部分における抵抗、すなわちコンタクト抵抗がオーミックな特性でなく、非線形性を示す特性となってしまう。また、特に薄膜トランジスタが、そのソース・ドレイン部を形成する半導体層がＮ型のＮ型トランジスタ（Ｎチャネル型トランジスタ）である場合、Ａｌと反応した半導体層がＰ型となることでここにＰＮ接合が形成されてしまい、コンタクト抵抗が益々オーミック特性とは異なる傾向を示すようになってしまう。

このように、薄膜トランジスタのソース・ドレイン部におけるコンタクト抵抗が非線形性を示すと、特にサンプルホールド回路における薄膜トランジスタでは、これが０〜１２Ｖの範囲で所望の電圧を印加するアナログ駆動のトランジスタであるため、以下の不都合が生じてしまう。
コンタクト抵抗が非線形性を示すと、ある程度の電圧が印加され、ソース・ドレイン間の電位差が小さくなったとき、コンタクト抵抗の非線形性がトランジスタの電流−電圧特性にのってしまい、所望する値の電圧がこのトランジスタを介して十分に印加できなくなってしまう。すると、アナログ駆動のトランジスタとしてその機能が良好に果たせなくなり、サンプルホールド回路は、信号線（データ線）に表示信号を必要な電圧値で印加できなくなってしまう。

本発明は前記事情に鑑みてなされたもので、その目的とするところは、サンプルホールド回路などの周辺駆動回路を構成する薄膜トランジスタの、金属配線との接続部におけるコンタクト抵抗を、非線形性を十分少なくしてオーミックな特性を有する構造とした電気光学装置と、その製造方法、及びこの電気光学装置を備えた電子機器を提供することにある。

前記目的を達成するため本発明の電気光学装置は、表示領域と、該表示領域の周辺部に設けられた周辺駆動回路とを備えてなり、前記周辺駆動回路を構成する薄膜トランジスタのソースまたはドレインを形成する半導体層が、該半導体層と同じ導電型の半導体材料からなる接続部を介して、金属配線に接続されていることを特徴としている。
この電気光学装置によれば、周辺駆動回路を構成する薄膜トランジスタの半導体層が、これと同じ導電型の半導体材料からなる接続部を介して金属配線に接続されているので、前記半導体層が金属配線と直接接続することで反応が起こり、いわゆる「食われ」が起こることで半導体層の厚さが極端に薄くなってしまうことが回避される。したがって、半導体層の厚さが極端に薄くなることでコンタクト抵抗が非線形性を示す特性となることなく、オーミック特性のままに保持される。よって、前記薄膜トランジスタは、トランジスタとしての機能を良好に発揮するものとなる。
また、前記の「食われ」を防止できるため、半導体層を例えば１０〜３０ｎｍ程度の十分な薄さに形成することが可能となる。よって、このようにして形成したトランジスタのＶＩ特性を向上し、低消費電流化やリーク電流の低下を図ることが可能になる。
なお、接続部と金属配線との間では反応による「食われ」が起こるものの、接続部の厚さは任意に設定できるので、この接続部の厚さを半導体層に「食われ」が及ばない厚さに形成しておけば、コンタクト抵抗の非線形性を十分に回避することができる。

また、前記電気光学装置においては、前記半導体材料が、不純物を拡散させてなるポリシリコンからなっているのが好ましい。
このようにすれば、半導体層がポリシリコンからなる場合に、特に前記の「食われ」の問題が顕著になるものの、この半導体層と金属配線とを直接接続することなく接続部を介して接続しているので、前述したように半導体層の厚さが薄くなることなく、したがってそのオーミック特性が保持される。

また、前記電気光学装置においては、前記薄膜トランジスタが、アナログ回路を構成するものであってもよい。
このようにすれば、コンタクト抵抗がオーミック特性を保持しているので、この薄膜トランジスタによって所望の電圧値をそのまま印加することが可能になる。

また、前記電気光学装置においては、前記薄膜トランジスタが、前記表示領域に表示信号（画像信号）を所定のタイミングで入力するサンプルホールド回路を構成するものであってもよい。
このようにすれば、前記薄膜トランジスタがアナログ駆動のトランジスタとしてその機能を良好に果たすことから、サンプルホールド回路は、信号線（データ線）に表示信号を必要な電圧値で良好に印加し得るものとなる。

また、前記電気光学装置においては、前記接続部は薄膜状に形成されてなるのが好ましく、その場合にこの接続部は、前記表示領域に入力された表示信号を保持する蓄積容量の下部電極と同じ材料からなっているのが好ましい。
このようにすれば、製造時に、前記接続部上に金属配線を形成する工程と、前記蓄積容量の下部電極を形成する工程とを同一工程で行うことができ、したがって工程を増やすことなく、前述したようにコンタクト抵抗についてオーミック特性を保持することが可能になる。

本発明の電気光学装置の製造方法は、表示領域と、該表示領域の周辺部に設けられた周辺駆動回路とを備えた電気光学装置の製造方法において、前記周辺駆動回路を構成する薄膜トランジスタのソースまたはドレインを形成する半導体層の上に、該半導体層に接続した状態で該半導体層と同じ導電型の半導体材料からなる接続部を形成する工程と、前記接続部上に、該接続部に接続した状態で金属配線を形成する工程と、を有し、前記接続部を形成する工程を、前記表示領域に入力された表示信号を保持する蓄積容量の下部電極を形成する工程と同一工程で行うことを特徴としている。
この電気光学装置の製造方法によれば、工程を増やすことなく、前述したようにコンタクト抵抗についてオーミック特性を保持する薄膜トランジスタを有した電気光学装置を製造することが可能になる。

本発明の電子機器は、前記の製造方法によって得られた電気光学装置、あるいは前記の電気光学装置を備えたことを特徴としている。
この電子機器によれば、前述したようにコンタクト抵抗についてオーミック特性を保持する薄膜トランジスタを有した電気光学装置を備えているので、この電子機器自体も信頼性が高い良好なものとなる。

以下、本発明を詳しく説明する。
図１は、本実施形態の電気光学装置の一例としての液晶装置のアクティブマトリクス基板を、その上に形成された各構成要素と共に対向基板の側から見た平面図であり、図２は、対向基板を含めて示す図１のＨ−Ｈ'断面図であり、図３は、アクティブマトリクス基板上に設けられた各種配線や周辺回路等の電気的な構成を示すブロック図である。

本実施形態の液晶装置は、周辺駆動回路が一体に形成された周辺回路内蔵型の電気光学装置として構成されたもので、図３に示すように、ハードガラスや石英等からなる基板１００の中央部に矩形の表示領域１５０を形成し、この表示領域１５０の外側周辺部に、走査線駆動回路１２０と、データ線駆動回路１１０と、これら回路１１０、１２０にクロック信号や表示信号（画像信号）等の所定の信号を供給する各種配線（図示略）と、からなる周辺駆動回路を形成したものである。

表示領域１５０には、走査線１５５、信号線（データ線）１５６がそれぞれＸ方向，Ｙ方向に複数形成されており、各走査線１５５、信号線１５６の交差部には、ＴＦＴ（薄膜トランジスタ）１５２と矩形の画素電極１５１とからなる画素部が形成されている。このＴＦＴ１５２のゲート及びソースはそれぞれ走査線１５５、信号線１５６に接続され、ドレインは画素電極１５１に接続されている。また、保持特性を高めるために、ドレインには画素電極１５１と並列に蓄積容量１５１ａが接続されている。

走査線駆動回路１２０は、主に垂直シフトレジスタから構成されたもので、一垂直走査期間内に、クロック信号線（図示略）を介して外部制御装置から供給される基準クロック等に基づき、走査線１５５に対してパルス状の走査信号Ｇ１，Ｇ２，・・・，Ｇｍを線順次で印加するようになっている。

データ線駆動回路１１０は、クロック信号線（図示略）を介して外部制御装置から供給される基準クロックに基づき、各サンプリング駆動信号線１１１にサンプリング駆動信号Ｓ１，Ｓ２，・・・Ｓｎを順次供給する水平シフトレジスタ１７０と、表示信号線１１２を介して供給された表示信号ＶＩＤ１〜ＶＩＤ６をサンプリングするサンプルホールド回路１３０とから構成されている。

サンプルホールド回路１３０は、信号線毎に設けられたサンプリングスイッチ（ＴＦＴ）１３１を備えたもので、前記表示領域１５０に表示信号を所定のタイミングで入力するよう構成されたものである。各サンプリングスイッチ１３１は、水平シフトレジスタ１１０からサンプリング駆動信号Ｓ１，Ｓ２，・・・，Ｓｎが入力されると、六つの表示信号線１１２のそれぞれについてサンプリングされた表示信号ＶＩＤ１〜ＶＩＤ６を六つの隣接する信号線１５６からなるグループ毎に順次印加するようになっている。これにより、一水平走査期間（すなわち、走査線駆動回路１２０により１本の走査線１５５に走査信号が供給されている期間）に、各信号線１５６に対してサンプリングされた表示信号が供給されるようになっている。

また、図１に示すように、基板１００の下辺側の端部には、外部制御装置を実装するための実装端子１４０が設けられており、この実装端子１４０を介して外部制御装置から走査線駆動回路１２０、データ線駆動回路１１０に対して各種信号が供給されるようになっている。
また、上述のように構成された基板１００上にはポリイミド等からなる配向膜（図示略）が形成され、さらに、表示領域１５０を囲むようにシール材１６０が矩形枠状に塗布される。

ここで、前述の各周辺駆動回路を構成するＴＦＴと、表示領域１５０の各画素部を構成するＴＦＴ１５２とは、後述するように共通のプロセスで製造されている。
すなわち、前記表示領域１５０についてその構成を詳細に説明すると、表示領域１５０の各画素部には、図４に示すように、画素電極１５１と該画素電極１５１をスイッチング制御するためのＴＦＴ１５２とが形成されており、表示信号が供給される信号線１５６が該ＴＦＴ１５２のソースに電気的に接続されている。

信号線１５６に書き込む表示信号Ｓ１、Ｓ２、…、Ｓｎは、この順で線順次に供給しても構わないし、相隣接する複数の信号線１５６同士に対して、グループ毎に供給するようにしてもよい。また、ＴＦＴ１５２のゲートに走査線１５５が電気的に接続されており、所定のタイミングで、走査線１５５にパルス的に走査信号Ｇ１、Ｇ２、…、Ｇｍを、この順で線順次で印加するように構成されている。画素電極１５１は、ＴＦＴ１５２のドレインに電気的に接続されており、スイッチング素子であるＴＦＴ１５２を一定期間だけそのスイッチを閉じることにより、信号線１５６から供給される表示信号Ｓ１、Ｓ２、…、Ｓｎを所定のタイミングで書き込む。画素電極１５１を介して電気光学物質の一例としての液晶に書き込まれた所定レベルの表示信号Ｓ１、Ｓ２、…、Ｓｎは、対向基板２００（図２参照）に形成された共通電極２２０（図２参照）との間で一定期間保持される。

液晶は、印加される電圧レベルにより分子集合の配向や秩序が変化することにより、光を変調し、階調表示を可能にする。ノーマリーホワイトモードであれば、各画素の単位で印加された電圧に応じて入射光に対する透過率が減少し、ノーマリーブラックモードであれば、各画素の単位で印加された電圧に応じて入射光に対する透過率が増加され、全体として電気光学装置からは表示信号に応じたコントラストを持つ光が出射する。ここで、保持された表示信号がリークするのを防ぐため、画素電極１５１と対向電極との間に形成される液晶容量と並列に、蓄積容量１５１ａが付加されている。なお、画素電極１５１は、各画素毎にマトリクス状に設けられた透明性のもので、画素電極１５１の縦横の境界に各々沿って信号線１５６及び走査線１５５が設けられている。

また、半導体層１ａのうちのチャネル領域１ａ’に対向するように走査線１５５が配置されており、走査線１５５はゲート電極として機能するようになっている。このように、走査線１５５と信号線１５６との交差する個所にはそれぞれ、チャネル領域１ａ’に走査線１５５がゲート電極として対向配置された画素スイッチング用のＴＦＴ１５２が設けられているのである。

容量線３００は、本実施形態では内蔵遮光膜としても機能するものとなっており、導電性のポリシリコン膜等からなる第１膜７２と、高融点金属を含む金属シリサイド膜等からなる第２膜７３とが積層された多層構造を有するものである。このうち第２膜７３は、容量線３００あるいは蓄積容量１５１ａの固定電位側容量電極（上部電極）としての機能の他、ＴＦＴ１５２の上側において入射光からＴＦＴ１５２を遮光する遮光層としての機能を有している。また、第１膜７２は、容量線３００あるいは蓄積容量１５１ａの固定電位側容量電極としての機能の他、遮光層としての第２膜７３とＴＦＴ１５２との間に配置された光吸収層としての機能を有している。他方、容量線３００に対して、誘電体膜７５を介して対向配置される画素電極接続層７１ａは、蓄積容量１５１ａの画素電位側容量電極（下部電極）としての機能の他、遮光層としての第２膜７３とＴＦＴ１５２との間に配置される光吸収層としての機能を有し、さらに、画素電極１５１とＴＦＴ１５２の高濃度ドレイン領域１ｅとを中継接続する機能を有している。

蓄積容量１５１ａは、ＴＦＴ１５２の高濃度ドレイン領域１ｅ（及び画素電極１５１）に接続された画素電位側容量電極（下部電極）としての画素電極接続層７１ａと、固定電位側容量電極（上部電極）としての容量線３００の一部とが、誘電体膜７５を介して対向配置されることにより形成されている。
基板１００上におけるＴＦＴ１５２の下側には、下側遮光膜１１ａが格子状に設けられている。

遮光層を構成する第２膜７３及び下側遮光膜１１ａはそれぞれ、例えばＴｉ（チタン）、Ｃｒ（クロム）、Ｗ（タングステン）、Ｔａ（タンタル）、Ｍｏ（モリブデン）、Ｐｂ（鉛）等の高融点金属のうちの少なくとも一つを含む、金属単体、合金、金属シリサイド、ポリシリサイド、これらを積層したもの等からなっている。なお、このような第２膜７３を含んでなる容量線３００は、多層構造を有し、その第１膜７２が導電性のポリシリコン膜であるため、係る第２膜７３については、導電性材料から形成する必要はないが、第１膜７２だけでなく第２膜７３をも導電膜から形成すれば、容量線３００をより低抵抗化できるため好ましい。

また、容量電極としての画素電極接続層７１ａと容量線３００との間に配置される誘電体膜７５は、例えば膜厚５〜２００ｎｍ程度の比較的薄いＨＴＯ膜、ＬＴＯ膜等の酸化シリコン膜、窒化酸化膜、あるいは窒化シリコン膜等から形成されている。蓄積容量１５１ａを増大させる観点からは、膜の信頼性が十分に得られる限りにおいて、誘電体膜７５は薄い程良い。

光吸収層として機能するのみならず容量線３００の一部を構成する第１膜７２は、例えば膜厚１５０ｎｍ程度のポリシリコン膜からなる。また、遮光層として機能するのみならず容量線３００の他の一部を構成する第２膜７３は、例えば膜厚１５０ｎｍ程度のタングステンシリサイド膜からなる。このように誘電体膜７５に接する側に配置される第１膜７２をポリシリコン膜から構成し、誘電体膜７５に接する画素電極接続層７１ａをポリシリコン膜から構成することにより、誘電体膜７５の劣化を阻止できる。例えば、仮に金属シリサイド膜を誘電体膜７５に接触させる構成を採ると、誘電体膜７５に重金属等の金属が入り込んで、誘電体膜７５の性能を劣化させてしまう。さらに、このような容量線３００を誘電体膜７５上に形成する際に、誘電体膜７５の形成後にフォトレジスト工程を入れることなく、連続で容量線３００を形成すれば、誘電体膜７５の品質を高められるので、当該誘電体膜７５を薄く成膜することが可能となり、最終的に蓄積容量１５１ａを増大できる。

信号線１５６は、コンタクトホール８１を介して中継接続用のデータ線接続層７１ｂに接続されており、さらにデータ線接続層７１ｂは、コンタクトホール８２を介して、例えばポリシリコン膜からなる半導体層１ａのうち高濃度ソース領域１ｄに電気的に接続されている。ここで、データ線接続層７１ｂは、高濃度ソース領域１ｄに電気的に接続されることから、このデータ線接続層７１ｂ自体も不純物がドープされ拡散させられたポリシリコンからなっている。また、このデータ線接続層７１ｂは、前述した諸機能を持つ画素電極接続層７１ａと同一の材料によって同時に形成されており、さらに、後述するサンプルホールド回路１３０を構成するＴＦＴに接続する接続部とも同一の材料によって同時に形成されている。
なお、本実施形態では、コンタクトホール８１及び８２は共に同一平面位置に開孔されているが、これらは若干ずれて開孔されていてもよい。

また、容量線３００は、画素電極１５１が配置された表示領域１５０からその周囲に延設され、定電位源と電気的に接続されて固定電位とされている。係る定電位源としては、ＴＦＴ１５２を駆動するための走査信号を走査線１５５に供給するための走査線駆動回路１２０や表示信号を信号線１５６に供給するサンプリング回路を制御するデータ線駆動回路１１０に供給される正電源や負電源の定電位源でもよいし、対向基板２０の対向電極２１に供給される定電位でも構わない。さらに、下側遮光膜１１ａについても、その電位変動がＴＦＴ１５２に対して悪影響を及ぼすことを避けるため、容量線３００と同様に、表示領域１５０からその周囲に延設して定電位源に接続してもよい。

画素電極１５１は、画素電極接続層７１ａを中継することにより、コンタクトホール８３及び８５を介して半導体層１ａのうち高濃度ドレイン領域１ｅに電気的に接続されている。このように画素電極接続層７１ａ及びデータ線接続層７１ｂを接続層として利用すれば、層間距離が例えば２０００ｎｍ程度に長くても、両者間を一つのコンタクトホールで接続する技術的困難性を回避しつつ比較的小径の二つ以上の直列なコンタクトホールで両者間を良好に接続でき、画素開口率を高めること可能となり、コンタクトホール開孔時におけるエッチングの突き抜け防止にも役立つ。

次に、前述の各周辺駆動回路を構成するＴＦＴとして、サンプルホールド回路１３０を構成するＴＦＴの部分についてその構成を詳細に説明する。図５に示すようにサンプルホールド回路１３０を構成するＴＦＴは、本実施形態ではＮチャネル型のＴＦＴ４０２によって構成されている。

Ｎチャネル型のＴＦＴ４０２は、半導体層４２０中にＮチャネル領域４２０ｎを有し、また、ゲート電極１１６及びドレイン電極４０６を有し、さらに、画素部における信号線１５６（図４参照）と同一膜（すなわち、Ａｌ膜）からなるソース電極４２２を有して構成されたものである。ここで、ソース電極４２２は、半導体層４２０中のソース領域４２０ｓに接続部４２３を介して接続されたものである。なお、ドレイン電極４０６も、本実施形態ではＡｌ膜からなっており、このドレイン電極４０６もソース電極４２２と同様、半導体層４２０中のドレイン領域４２０ｄに接続部４２４を介して接続されたものである。

すなわち、このＴＦＴ４０２では、第１層間絶縁膜４１に形成されたコンタクトホール１８３の内部を覆って薄膜状の接続部４２３、４２４が設けられ、さらに前記コンタクトホール１８３、及び誘電体膜７５、第２層間絶縁膜４２に開孔された一連のコンタクトホール１８４にＡｌ膜からなる電極材料が埋め込まれてソース電極４２２及びドレイン電極４０６とされることにより、これらソース電極４２２及びドレイン電極４０６は、前記接続部４２３、４２４を介してソース領域４２０ｓあるいはドレイン領域４２０ｄに接続されたものとなっている。

なお、このＴＦＴ４０２は、前述した画素スイッチング用のＴＦＴ１５２と同様に、ＬＤＤ構造を有するものとする。
また、前述の各周辺駆動回路を構成するＴＦＴとして、走査線駆動回路１２０を構成するＴＦＴとしては、例えば図５に示したＮチャネル型のＴＦＴ４０２と、これの一部（ドレイン電極４０６）を共有するＰチャネル型のＴＦＴ（図示せず）とからなる相補型トランジスタによって構成される。

次に、前記電気光学装置の製造方法の全体について、図６から図１０を参照して説明する。なお、ここでは表示領域１５０の各画素部を構成するＴＦＴ１５２の製造プロセスを中心に説明する。ただし、特に本発明においては、蓄積容量１５１ａの画素電位側容量電極（下部電極）として機能する画素電極接続層７１ａ、ＴＦＴ１５２におけるデータ線接続層７１ｂ及び信号線１５６の形成工程と、ＴＦＴ４０２における接続層４２３及びソース電極４２２の形成工程とを共通化することを発明の特徴の一つとしていることから、これらの工程については両方の工程図を併記し、説明を行う。図６から図１０において、その左側に示した図は、本実施形態の製造プロセスの各工程における基板１００側の各層を、図４に示した側断面での要部を示しており、右側に示した図は、図５に示した側断面の要部を示している。ただし、これらの工程図はその縮尺を互いに異ならせて記載している。

まず、図６の工程（１）に示すように、石英基板、ハードガラス、シリコン基板等の基板１００を用意し、フォトリソグラフィ並びにドライ及びウエットエッチングにより、例えば深度８７０ｎｍ程度の凹部を形成する。ここで、好ましくはＮ_２（窒素）等の不活性ガス雰囲気且つ約９００〜１３００℃の高温でアニール処理し、後に実施される高温プロセスにおける基板１００に生じる歪みが少なくなるように前処理しておく。

次に、図６の工程（２）では、このように処理された基板１００の全面に、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｄ等の金属や金属シリサイド等の金属合金膜を、スパッタリングによって１００〜５００ｎｍ程度の膜厚、好ましくは約２００ｎｍの膜厚の遮光膜を形成する。そして、フォトリソグラフィ及びエッチングにより、所定パターンの下側遮光膜１１ａを形成する。

次に、図６の工程（３）では、下側遮光膜１１ａ上に、例えば、常圧又は減圧ＣＶＤ法等によりＴＥＯＳ（テトラ・エチル・オルソ・シリケート）ガス、ＴＥＢ（テトラ・エチル・ボートレート）ガス、ＴＭＯＰ（テトラ・メチル・オキシ・フォスレート）ガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる下地絶縁膜１２を形成する。この下地絶縁膜１２の膜厚は、例えば約５００〜２０００ｎｍ程度とする。

次に、図６の工程（４）では、下地絶縁膜１２上に、約４５０〜５５０℃、好ましくは約５００℃の比較的低温環境中で、流量約４００〜６００ｃｃ／ｍｉｎのモノシランガス、ジシランガス等を用いた減圧ＣＶＤ（例えば、圧力約２０〜４０ＰａのＣＶＤ）により、アモルファスシリコン膜を形成する。その後、窒素雰囲気中で、約６００〜７００℃にて約１〜１０時間、好ましくは、４〜６時間のアニール処理を施することにより、ポリシリコン膜１を約５０〜２００ｎｍの粒径、好ましくは約１００ｎｍの粒径となるまで固相成長させる。固相成長させる方法としては、ＲＴＡ（Rapid Thermal Anneal）を使ったアニール処理でも良いし、エキシマレーザー等を用いたレーザーアニールでも良い。この際、画素スイッチング用のＴＦＴ１５２を、Ｎチャネル型とするかＰチャネル型にするかに応じて、Ｖ族元素やIII族元素のドーパントを僅かにイオン注入等によりドープしてもよい。そして、フォトリソグラフィ及びエッチングにより、所定パターンを有する半導体層１ａを形成する。

次に、図６の工程（５）及び図７の工程（６）では、ＴＦＴ１５２を構成する半導体層１ａを約９００〜１３００℃の温度、好ましくは約１０００℃の温度により熱酸化して下層ゲート絶縁膜２ａを形成し、続けて減圧ＣＶＤ法等により、若しくは両者を続けて行うことにより、上層ゲート絶縁膜２ｂを形成する、これにより、多層の高温酸化シリコン膜（ＨＴＯ膜）や窒化シリコン膜からなる（ゲート絶縁膜を含む）絶縁膜２を形成する。この結果、半導体層１ａの厚さは、約３０〜１５０ｎｍの厚さ、好ましくは約３５〜５０ｎｍの厚さとなり、絶縁膜２の厚さは、約２０〜１５０ｎｍの厚さ、好ましくは約３０〜１００ｎｍの厚さとなる。

ここで、画素スイッチング用のＴＦＴ１５２のスレッシュホールド電圧Ｖｔｈを制御するため、半導体層１ａのうちＮチャネル領域あるいはＰチャネル領域に、ボロン等のドーパントを予め設定された所定量だけイオン注入等によりドープしてもよい。

次に、図７の工程（７）では、減圧ＣＶＤ法等によりポリシリコン膜を堆積し、さらにリン（Ｐ）を熱拡散し、このポリシリコン膜を導電化する。又は、Ｐイオンをこのポリシリコン膜の成膜と同時に導入したドープトシリコン膜を用いてもよい。このポリシリコン膜の膜厚は、約１００〜５００ｎｍの厚さ、好ましくは約３５０ｎｍ程度である。そして、フォトリソグラフィ及びエッチングにより、ＴＦＴ１５２のゲート電極を含む所定パターンの走査線１５５を形成する。

次に、図７の工程（８）では、表示領域１５０（画素部）をレジスト６００で覆い、周辺領域で周辺回路を構成するＰチャネルＴＦＴの半導体層の所定領域に、例えばＢＦ_２ガスを用いてＢイオンを３×１０^１４／ｃｍ^２程度のドーズ量にてドープする。これにより周辺領域におけるＰチャネルＴＦＴのソース及びドレイン領域を形成する。
より具体的には、本実施形態では特に、ＴＦＴ１５２の素子形成工程と並行して、Ｎチャネル型ＴＦＴ及びＰチャネル型ＴＦＴから構成される相補型構造を持つデータ線駆動回路、走査線駆動回路等の周辺回路を基板１００上の周辺部に形成する。ただし、サンプルホールド回路１３０を構成するＴＦＴ４０２については、前述したようにＮチャネル型とすることから、ここでは前記レジスト６００を用いてその半導体層を覆っておくようにする。

次に、図７の工程（９）では、ＴＦＴ１５２を、ＬＤＤ構造を持つＮチャネル型のＴＦＴとするべく、半導体層１ａに、まず低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃを形成するため、走査線１５５（ゲート電極）をマスクとして、ＰなどのＶ族元素のドーパントを低濃度で（例えば、Ｐイオンを１〜３×１０^１３／ｃｍ^２のドーズ量にて）ドープする。これにより、走査線１５５の下の半導体層１ａはチャネル領域１ａ’となる。なお、この工程では、図示しないものの、特に基板１００上の周辺部に形成するサンプルホールド回路１３０を構成するＴＦＴ４０２についても、共通の処理によってチャネル領域を形成する。

さらに、図８の工程（１０）では、画素スイッチング用ＴＦＴ１５２を構成する高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを形成するため、走査線１５５よりも幅の広い平面パターンを有するレジスト層６０１を走査線１５５上に形成する。その後、ＰなどのＶ族元素のドーパントを高濃度で（例えば、Ｐイオンを１〜３×１０^１５／ｃｍ^２のドーズ量にて）ドープする。なお、例えば、低濃度のドープを行わずに、オフセット構造のＴＦＴとしてもよく、走査線１５５をマスクとして、Ｐイオン、Ｂイオン等を用いたイオン注入技術によりセルフアライン型のＴＦＴとしてもよい。この不純物のドープにより走査線１５５はさらに低抵抗化される。また、この工程についても、前記のサンプルホールド回路１３０を構成するＴＦＴ４０２に対する処理と共通とする。

次に、図８の工程（１１）では、レジスト６０１を剥離後、走査線１５５上に、例えば、常圧又は減圧ＣＶＤ法等によりＴＥＯＳガス、ＴＥＢガス、ＴＭＯＰガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第１層間絶縁膜４１を形成する。この第１層間絶縁膜４１の膜厚は、例えば約５００〜２０００ｎｍ程度とする。ここで好ましくは、８００℃の程度の高温でアニール処理し、層間絶縁膜４１の膜質を向上させておく。
また、この図８の工程（１１）では、前記のサンプルホールド回路１３０を構成するＴＦＴ４０２におけるソース領域４２０ｓ上においても同様に処理することにより、絶縁膜２を覆って第１層間絶縁膜４１を形成する。

次に、図８の工程（１２）では、層間絶縁薄膜４１に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール８２及び８３を同時開孔する。
このとき、サンプルホールド回路１３０を構成するＴＦＴ４０２側においても、コンタクトホール１８３を開孔する。

次に、図８の工程（１３）では、減圧ＣＶＤ法等によりポリシリコン膜を堆積し、さらにリン（Ｐ）を熱拡散し、このポリシリコン膜を導電化する。又は、Ｐイオンをこのポリシリコン膜の成膜と同時に導入したドープトシリコン膜を用いてもよい。このポリシリコン膜の膜厚は、約１００〜５００ｎｍの厚さ、好ましくは約１５０ｎｍ程度である。そして、フォトリソグラフィ及びエッチングにより、画素電極接続層７１ａ及びデータ線接続層７１ｂを形成する。

このとき、サンプルホールド回路１３０を構成するＴＦＴ４０２側においても、同一の材料を用いて同様にドープドポリシリコン膜を形成し、さらに同時に行うフォトリソグラフィ及びエッチングにより、接続部４２３を形成する。
このように、本実施形態においては、接続部４２３を形成する工程と、前記の画素電極接続層７１ａ、すなわち蓄積容量１５１ａの下部電極を形成する工程が共通化され、同一の工程でなされるようになっている。

次に、図９の工程（１４）では、画素電位側容量電極（下部電極）を兼ねる画素電極接続層７１ａ及び第１層間絶縁膜４１上に、減圧ＣＶＤ法、プラズマＣＶＤ法等により高温酸化シリコン膜（ＨＴＯ膜）や窒化シリコン膜からなる誘電体膜７５を、膜厚５０ｎｍ程度の比較的薄い厚さに堆積する。ただし、誘電体膜７５は、絶縁膜２の場合と同様に、単層膜あるいは多層膜のいずれから構成してもよく、一般にＴＦＴのゲート絶縁膜を形成するのに用いられる各種の公知技術により形成可能である。そして、誘電体膜７５を薄くする程、蓄積容量１５１ａは大きくなるので、結局、膜破れなどの欠陥が生じないことを条件に、膜厚５０ｎｍ以下の極薄い絶縁膜となるように誘電体膜７５を形成するのが好ましい。なお、サンプルホールド回路１３０を構成するＴＦＴ４０２側においても、同一の材料を用いて同様に誘電体膜７５を形成する（図示せず）。

次に、図９の工程（１５）では、誘電体膜７５上に減圧ＣＶＤ法等によりポリシリコン膜を堆積し、さらにリン（Ｐ）を熱拡散し、このポリシリコン膜を導電化して第１膜７２を形成する。または、Ｐイオンをこのポリシリコン膜の成膜と同時に導入したドープトシリコン膜を用いてもよい。このポリシリコン膜の膜厚は、約１００〜５００ｎｍの厚さ、好ましくは約１５０ｎｍ程度である。この上にさらに、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｄ等の金属や金属シリサイド等の金属合金膜を、スパッタリングにより、１００〜５００ｎｍ程度の膜厚の第２膜７３を形成する。そして、フォトリソグラフィ及びエッチングにより、所定パターンを持つ第１膜７２及び第２膜７３からなる容量線３００を形成する。なお、サンプルホールド回路１３０を構成するＴＦＴ４０２側においては、容量線３００を形成しないので、この工程（１５）についても図示を省略する。

次に、図９の工程（１６）では、レジスト５００を除去した後に、例えば常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用い、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第２層間絶縁膜４２を形成する。第１層間絶縁膜４２の膜厚は、例えば５００〜１５００ｎｍ程度である。なお、サンプルホールド回路１３０を構成するＴＦＴ４０２側においても、同一の材料を用いて同様に第２層間絶縁膜４２を形成する。

次に、図９の工程（１７）では、第２層間絶縁膜４２に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール８１を開孔する。このとき、サンプルホールド回路１３０を構成するＴＦＴ４０２側においても、コンタクトホール１８４を開孔する。

次に、図１０の工程（１８）では、第２層間絶縁膜４２上の全面に、スパッタリング等によって遮光性のＡｌ等の低抵抗金属や金属シリサイド等を金属膜として堆積する。本実施形態ではＡｌを約１００〜５００ｎｍの厚さ、好ましくは約３００ｎｍに堆積する。そして、フォトリソグラフィ及びエッチングにより、所定パターンを有する金属配線としての信号線１５６を形成する。このとき、サンプルホールド回路１３０を構成するＴＦＴ４０２側においても、金属膜としてＡｌを堆積し、これをコンタクトホール１８４内に部分的に埋め込み、その後パターニングすることにより、ソース電極４２２を形成する。

次に、図１０の工程（１９）に示すように、信号線１５６上を覆うように、例えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第３層間絶縁膜４３を形成する。第３層間絶縁膜４３の膜厚は、例えば５００〜１５００ｎｍ程度である。なお、サンプルホールド回路１３０を構成するＴＦＴ４０２側においても、同様にして第３層間絶縁膜４３を形成する（図示せず。以下の工程も同様）。

次に、図１０の工程（２０）に示すように、第３層間絶縁膜４３に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール８５を開孔する。
その後、図１０の工程（２１）に示すように、スパッタ処理等によって第３層間絶縁膜４３上にＩＴＯ膜等の透明導電性膜を、約５０〜２００ｎｍの厚さに堆積する。そして、フォトリソグラフィ及びエッチングにより、所定パターンの画素電極１５１を形成する。なお、本実施形態の液晶装置を反射型の液晶装置に用いる場合には、Ａｌ等の反射率の高い不透明な材料から画素電極１５１を形成してもよい。

このようにして得られた電気光学装置にあっては、周辺駆動回路としてのサンプルホールド回路１３０を構成するＴＦＴ４０２のソース領域４２０ｓ、ドレイン領域４２０ｄが、これと同じ導電型のポリシリコンからなる接続部４２３、４２４を介してＡｌ等からなるソース電極４２２、ドレイン電極４０６に接続されているので、ソース領域４２０ｓやドレイン領域４２０ｄがＡｌ等の金属配線となるソース電極４２２、ドレイン電極４０６に直接接続することでこれらの間に反応が起こり、いわゆる「食われ」が起こることでソース領域４２０ｓやドレイン領域４２０ｄの厚さが極端に薄くなってしまうことを防止することができる。したがって、ソース領域４２０ｓやドレイン領域４２０ｄの厚さが極端に薄くなることでコンタクト抵抗が非線形性を示す特性となることなく、オーミック特性のままに保持することができ、これによりＴＦＴ４０２のトランジスタとしての機能を良好に発揮させることができる。

また、前記の「食われ」を防止できるため、ソース領域４２０ｓやドレイン領域４２０ｄを例えば１０〜３０ｎｍ程度の十分な薄さに形成することができる。その場合に、このようにソース領域４２０ｓやドレイン領域４２０ｄを十分な薄さに形成したＴＦＴ４０２のＶＩ特性を向上し、低消費電流化やリーク電流の低下を図ることができる。
なお、接続部４２３、４２４と金属配線としてのソース電極４２２、ドレイン電極４０６との間では反応による「食われ」が起こるものの、接続部４２３、４２４の厚さは任意に設定できるので、これら接続部４２３、４２４の厚さをソース領域４２０ｓやドレイン領域４２０ｄに「食われ」が及ばない厚さに形成しておけば、コンタクト抵抗の非線形性を十分に回避することができる。

また、前記電気光学装置においては、アナログ回路であるサンプルホールド回路１３０を構成するＴＦＴ４０２について、前述したようにそのソース領域４２０ｓ、ドレイン領域４２０ｄに接続部４２３、４２４を介してソース電極４２２、ドレイン電極４０６を接続しているので、ＴＦＴ４０２がオーミック特性を保持して所望の電圧値をそのまま印加することができるようになっており、したがってアナログ駆動のトランジスタとしてその機能を良好に果たすことから、サンプルホールド回路１３０が、信号線（データ線）１５６に表示信号を必要な電圧値で良好に印加し得るものとなる。

また、このような電気光学装置の製造方法にあっては、前記の接続部４２３、４２４を形成する工程を、前記表示領域１５０に入力された表示信号（画像信号）を保持する蓄積容量１５１ａにおける、画素電位側容量電極（下部電極）として機能する画素電極接続層７１ａを形成する工程と同一工程で行うようにしたので、工程を増やすことなく、前述したようにコンタクト抵抗についてオーミック特性を保持するＴＦＴ４０２を有した電気光学装置を製造することができる。

なお、本発明は前記実施形態に限定されることなく、本発明の要旨を逸脱しない範囲で種々の変更が可能である。例えば、前記実施形態では接続部４２３、４２４を介して金属配線に接続するＴＦＴを、サンプルホールド回路１３０を構成するＴＦＴ４０２としたが、周辺駆動回路を構成するＴＦＴ（薄膜トランジスタ）であればこれに限定されることなく、例えば走査線駆動回路１２０やデータ線駆動回路１１０における水平シフトレジスタ１７０を構成するＴＦＴについて、前述したような接続部を介して金属配線に接続する構成としてもよい。

また、前記実施形態では、接続部４２３、４２４を薄膜状に形成したが、本発明はこれに限定されることなく、例えば接続部４２３、４２４を、コンタクトホールに埋め込まれてなるプラグ状に形成してもよい。このようにすれば、薄膜状のものに比べて接続部と半導体層（ソース・ドレイン領域）との間の接触をより良好に確保することができるため、コンタクトホールの径を小さくすることができ、設計の自由度を高めることができる。また、薄膜状のものに比べて当然厚くできることから、「食われ」に対してより有利となり、したがってマージンを大きくとることができる。

さらに、電気光学装置の液晶層５０には、ＴＮ液晶，ＳＴＮ液晶等のように初期の配向状態を配向膜によって規定されるものの他、高分子中に液晶分子を、配向状態がランダムとなるように分散させた高分子分散型液晶を用いることもできる。
また、以上の説明においては、電気光学装置を液晶装置として説明したが、本発明はこれに限るものではなく、エレクトロルミネッセンス（ＥＬ）、デジタルマイクロミラーデバイス（ＤＭＤ）、あるいはプラズマ発光や電子放出による蛍光等を用いた様々な電気光学素子を用いた電気光学装置にも適用可能である。

次に、以上に説明した電気光学装置を備えた電子機器の実施の形態について図１０〜図１５を参照して説明する。
まず、図１１に、前記の電気光学装置を備えた電子機器の概略構成を示す。
図１１において電子機器は、表示情報出力源１０００、表示情報処理回路１００２、前述の電気光学装置としての液晶パネル１０、クロック発生回路１００８並びに電源回路１０１０を備えて構成されている。

表示情報出力源１０００は、ＲＯＭ（Ｒｅａｄ ＯｎｌｙＭｅｍｏｒｙ）、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、光ディスク装置などのメモリ、同調回路等を含み、クロック発生回路１００８からのクロック信号に基づいて、所定フォーマットの画像信号（表示信号）などの表示情報を表示情報処理回路１００２に出力する。表示情報処理回路１００２は、増幅・極性反転回路、相展開回路、ローテーション回路、ガンマ補正回路、クランプ回路等の周知の各種処理回路を含んで構成されており、クロック信号に基づいて入力された表示情報からデジタル信号を順次生成し、クロック信号ＣＬＫと共に駆動回路１００４に出力する。

駆動回路１００４は、走査線駆動回路１２０及びデータ線駆動回路１１０によって前述の駆動方法により液晶パネル１０を駆動する。電源回路１０１０は、上述の各回路に所定電源を供給する。なお、液晶パネル１０を構成するＴＦＴアレイ基板の上に、駆動回路１００４を搭載してもよく、これに加えて表示情報処理回路１００２を搭載してもよい。

次に、図１２〜図１５に、このように構成された電子機器の具体例をそれぞれ示す。
図１２は、液晶プロジェクタの一例を示す断面図である。この液晶プロジェクタ１１００は、前述の電気光学装置１０をＲＧＢ用のライトバルブ１０Ｒ、１０Ｇ及び１０Ｂとして備えた投写型プロジェクタとして構成されている。液晶プロジェクタ１１００では、白色光源のランプユニット１１０２から投射された白色光は、ライトガイド１１０４の内部で複数のミラー１１０６に誘導され、２枚のダイクロイックミラー１１０８によってＲＧＢの３原色に対応する光成分Ｒ，Ｇ，Ｂに分けられる。そして、これらの光成分Ｒ，Ｇ，Ｂはそれぞれ各色に対応するライトバルブ１０Ｒ，１０Ｇ，１０Ｂにより変調され、ダイクロイックプリズム１１１２により再度合成された後、投写レンズ１１１４を介してスクリーン等に投写される。

図１３は、ラップトップ型のパーソナルコンピュータの一例を示す正面図である。このパーソナルコンピュータ１２００は、本体１２０４にＣＰＵ，メモリ，モデム，キーボード１２０２を備え、さらに、上述した電気光学装置１０を表示部としてトップカバーケース内に備えている。

図１４は、ページャの一例を示す分解斜視図である。ページャ１３００は、前述の電気光学装置１０を表示部として備え、この電気光学装置１０は、バックライト１３０６ａを含むライトガイド１３０６、回路基板１３０８、第１及び第２のシールド板１３１０及び１３１２、二つの弾性導電体１３１４及び１３１６、並びにフィルムキャリアテープ１３１８と共に金属フレーム１３０２内に収容されている。

なお、このページャ１３００は、図１５に示すように、回路部を外付けすることもできる。例えば、このようなページャでは、表示情報処理回路１００２を含むＩＣ１３２４がポリイミドテープ１３２２上に実装されたＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）１３２０が、異方性導電フィルムを介して、アクティブマトリクス基板１に物理的且つ電気的に接続されている。

このような電子機器にあっては、前述したようにコンタクト抵抗についてオーミック特性を保持する薄膜トランジスタを有した電気光学装置を備えているので、これら電子機器自体も信頼性が高い良好なものとなる。
なお、本実施形態の電気光学装置は、図１２〜図１５に示した電子機器の他にも、液晶テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、カーナビゲーション装置、電子手帳、電卓、ワードプロセッサ、ワークステーション、携帯電話、テレビ電話、ＰＯＳ端末、タッチパネルを備えた装置等の表示部として用いることができる。

本発明の一実施形態としてのアクティブマトリクス基板の平面図である。 本発明の一実施形態の液晶装置の断面図である。 本発明の一実施形態の液晶装置の電気的回路構成を示すブロック図である。 図１に示した液晶装置の表示領域を示す側断面図である。 サンプルホールド回路を構成するＴＦＴの側断面図である。 電気光学装置の製造方法を工程順に示す側断面図である。 電気光学装置の製造方法を工程順に示す側断面図である。 電気光学装置の製造方法を工程順に示す側断面図である。 電気光学装置の製造方法を工程順に示す側断面図である。 電気光学装置の製造方法を工程順に示す側断面図である。 本発明の電子機器の機能的な構成を示すブロック図である。 電子機器の一例としての液晶プロジェクタを示す断面図である。 電子機器の他の例としてのパーソナルコンピュータを示す正面図である。 電子機器の他の例としてのページャを示す分解斜視図である。 電子機器の他の例としてのＴＣＰを用いた液晶装置を示す斜視図である。

符号の説明

７１ａ…画素電極接続層（下部電極）、７１ｂ…データ線接続層、１００…基板、
１１０…データ線駆動回路、１１１…サンプリング駆動信号線（表示信号選択線）、
１１２…画像信号線、１３０…サンプルホールド回路、１５０…表示領域、
１５１ａ…蓄積容量、１５５…走査線、１５６…信号線、
４０２…ＴＦＴ（薄膜トランジスタ）、４０６…ドレイン電極（金属配線）、
４２３、４２４…接続部、４２０ｓ…ソース領域（半導体層）、
４２０ｄ…ドレイン領域（半導体層）、４２２…ソース電極（金属配線）

Claims (8)

1. 表示領域と、該表示領域の周辺部に設けられた周辺駆動回路とを備えてなり、
   前記周辺駆動回路を構成する薄膜トランジスタのソースまたはドレインを形成する半導体層が、該半導体層と同じ導電型の半導体材料からなる接続部を介して、金属配線に接続されていることを特徴とする電気光学装置。
2. 前記半導体材料は、不純物を拡散させてなるポリシリコンからなることを特徴とする請求項１記載の電気光学装置。
3. 前記薄膜トランジスタは、アナログ回路を構成するものであることを特徴とする請求項１又は２記載の電気光学装置。
4. 前記薄膜トランジスタは、前記表示領域に表示信号を所定のタイミングで入力するサンプルホールド回路を構成するものであることを特徴とする請求項１又は２記載の電気光学装置。
5. 前記接続部は、薄膜状に形成されてなることを特徴とする請求項１〜４のいずれか一項に記載の電気光学装置。
6. 前記接続部は、前記表示領域に入力された表示信号を保持する蓄積容量の下部電極と同じ材料からなることを特徴とする請求項５記載の電気光学装置。
7. 表示領域と、該表示領域の周辺部に設けられた周辺駆動回路とを備えた電気光学装置の製造方法において、
   前記周辺駆動回路を構成する薄膜トランジスタのソースまたはドレインを形成する半導体層の上に、該半導体層に接続した状態で該半導体層と同じ導電型の半導体材料からなる接続部を形成する工程と、
   前記接続部上に、該接続部に接続した状態で金属配線を形成する工程と、を有し、
   前記接続部を形成する工程を、前記表示領域に入力された表示信号を保持する蓄積容量の下部電極を形成する工程と同一工程で行うことを特徴とする電気光学装置の製造方法。
8. 請求項１〜６のいずれか一項に記載の製造方法によって得られた電気光学装置、あるいは請求項７記載の電気光学装置を備えたことを特徴とする電子機器。
   

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