JP4542492B2 - 電気光学装置及びその製造方法、電子機器、並びに半導体装置 - Google Patents

電気光学装置及びその製造方法、電子機器、並びに半導体装置 Download PDF

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Description

本発明は、例えば液晶装置等の電気光学装置及びその製造方法、電気光学装置を備えた、例えば液晶プロジェクタ等の電子機器、並びに半導体装置の技術分野に関する。
この種の電気光学装置、例えば液晶装置においては、同一基板上に表示画素及び駆動回路が同時形成された構造が用いられている。このような構造においては、表示画素に設けられ、比較的低速のスイッチング動作を主に行う半導体素子については、トランジスタ特性等の素子特性は比較的低くてよいのに対し、駆動回路における比較的高速のスイッチング動作や、更に電流増幅動作或いは電流制御動作、整流動作、電圧保持動作等を行う半導体素子の素子特性は比較的高いことが要求される。このため、駆動回路の半導体素子の半導体層として単結晶シリコンを用い、表示画素の半導体素子の半導体層としてポリシリコンを用いる各種技術が開示されている。例えば特許文献１では、異なる半導体層を効率良く同一基板上に形成する方法として、シリコン窒化膜を核としてシリコン膜を成長することにより半導体層を形成し、核となるシリコン窒化膜の大きさを異ならせることにより堆積されるシリコン膜を多結晶シリコン膜とするか単結晶シリコン膜とするかを決定する技術が開示されている。特許文献２では、単結晶シリコン膜のポリシリコン化の方法として、単結晶シリコン膜に珪素イオンを注入し、これを加熱又はレーザーアニール処理等をすることによりポリシリコン化する方法が、本願出願人により開示されている。
特開平５−１３４２７２号公報 特開２００１−２５５５５９号公報
しかしながら、特許文献１による技術では、表面平滑性の良いシリコン膜を得ることが難しくＣＭＰ（Chemical Mechanical Polishing：化学機械的研磨）等の平坦化処理が必要になるという技術的問題点がある。更に、核からシリコン膜を成長させることが困難で、実用化が難しいという技術的問題点もある。特許文献２による技術では、単結晶シリコン膜の珪素イオンの注入によるポリシリコン化が困難であるという技術的問題点がある。
本発明は、例えば上述した問題点に鑑みなされたものであり、表示領域ではポリシリコンからなる半導体層を容易に形成できると共に周辺領域では平坦な単結晶シリコン膜からなる半導体層を容易に形成できる電気光学装置及びその方法、電子機器、並びに半導体装置を提供することを課題とする。
本発明の電気光学装置は、上記課題を解決するために、基板上に、表示領域に配列された複数の画素部と、前記表示領域の周辺に位置する周辺領域に配置されており、前記複数の画素部を駆動するための、第１単結晶シリコン膜からなるＳＯＩ（Silicon On Insulator）構造をなす第１半導体層及び該第１半導体層上にエピタキシャル成長により形成された第２単結晶シリコン膜からなる第２半導体層を有する半導体素子を含む駆動回路とを備える。
本発明の電気光学装置によれば、その動作時には、周辺領域に配置された例えばデータ線駆動回路及び走査線駆動回路等の駆動回路によって、例えばデータ線及び走査線を介して画像信号及び走査信号が画素部に供給される。これら画像信号等が、画素部において、例えば、画素スイッチング用トランジスタ等の半導体素子から選択的に画素電極等の表示用電極に供給されることでアクティブマトリクス駆動が行われる。即ち、複数の画素部がマトリクス状に平面配列された表示領域或いは画素アレイ領域（又は「画像表示領域」とも呼ぶ）における画像表示が行われる。
本発明では特に、駆動回路を構成する例えば薄膜トランジスタ等の半導体素子は、第１半導体層及び第２半導体層を有する、即ち２層構造となっている。第１半導体層は、第１単結晶シリコン膜からなるＳＯＩ構造をなしている。即ち、第１半導体層は、ＳＯＩ技術により、絶縁膜上に、結晶性或いは膜厚均一性に優れた第１単結晶シリコン膜から形成されている。第２半導体層は、第１半導体層（言い換えれば、第１単結晶シリコン膜）上にエピタキシャル成長により形成された第２単結晶シリコン膜からなる。即ち、例えば、第１半導体膜上にアモルファスシリコンを積層し、加熱により固相成長させることで第２単結晶シリコン膜が形成されている。このように駆動回路を構成する半導体素子が２層構造となっているので、例えば、第１半導体層の不純物濃度（即ちキャリアの濃度）を第２半導体層の不純物濃度よりも大きくすることで、第１半導体層の空乏層幅を第２半導体層の空乏層幅よりも狭くすることができる。よって、第２半導体層よりも膜厚が薄い第１半導体層によって、部分空乏型の半導体素子を実現することができる。従って、駆動回路の動作スピードを向上させることができる。更に、第２半導体層の不純物濃度（即ちキャリアの濃度）を第１半導体層の不純物濃度よりも小さくすることで、第２半導体層におけるキャリアの散乱を低減することができる。よって、キャリアの移動度を高めることができる。従って、駆動回路の動作スピードを一層向上させることができる。
以上説明したように、本発明の電気光学装置によれば、駆動回路を構成する半導体素子は、ＳＯＩ構造をなす第１半導体層とエピタキシャル成長により形成された第２半導体層とからなる２層構造を有しているので、第１半導体層及び第２半導体層の不純物濃度を夫々調整することにより、駆動回路の動作スピード等の性能を向上させることが可能である。
本発明の電気光学装置の一態様では、前記複数の画素部の各々は、前記駆動回路に電気的に接続されており、少なくともポリシリコン膜からなる第３半導体層を有する半導体素子を有する。
この態様によれば、画素部に設けられた例えば画素スイッチング用薄膜トランジスタ等である半導体素子は、少なくともポリシリコン膜からなる第３半導体層を有する。よって、画素部においては、半導体層が例えば単結晶シリコン膜からなる場合と比較して、第３半導体層のチャネル領域に蓄積されるキャリアのライフタイムを短くすることができる。よって、特に光の照射によって生じやすい、キャリアのライフタイムが長いことに起因するオフリークを低減或いは防止することができる。尚、駆動回路を構成する半導体素子は、ＳＯＩ構造をなす第１半導体層とエピタキシャル成長により形成された第２半導体層とからなる２層構造を有しているので、第１半導体層及び第２半導体層の不純物濃度を夫々調整することにより、駆動回路の動作スピード等の性能を向上させることが可能である。
本発明の電子機器は、上記課題を解決するために、上述した本発明の電気光学装置（但し、その各種態様も含む）を具備する。
本発明の電子機器は、上述した本発明の電気光学装置を具備してなるので、高品質な画像表示を行うことが可能な、投射型表示装置、テレビ、携帯電話、電子手帳、ワードプロセッサ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルなどの各種電子機器を実現できる。また、本発明の電子機器として、例えば電子ペーパなどの電気泳動装置、電子放出装置（Field Emission Display及びConduction Electron-Emitter Display）、これら電気泳動装置、電子放出装置を用いた表示装置を実現することも可能である。
本発明の電気光学装置の製造方法は、上記課題を解決するために、基板上に、表示領域に配列された複数の画素部と、前記表示領域の周辺に位置する周辺領域に配置されており、前記複数の画素部を駆動するための半導体素子を含む駆動回路とを備える電気光学装置を製造する電気光学装置の製造方法であって、少なくとも前記半導体素子を配置すべき領域に、第１単結晶シリコン膜からなるＳＯＩ構造をなす第１半導体層を形成し、該第１半導体層上にエピタキシャル成長により第２単結晶シリコン膜からなる第２半導体層を形成し、前記形成された第１及び第２半導体層を有するように前記半導体素子を形成する素子形成工程と、前記表示領域に前記複数の画素部を形成する工程とを備える。
本発明の電気光学装置の製造方法によれば、上述した本発明の電気光学装置を製造することができる。ここで特に、駆動回路を構成する半導体素子を、ＳＯＩ構造をなす第１半導体層とエピタキシャル成長により形成された第２半導体層とからなる２層構造として製造することができるので、第１半導体層及び第２半導体層の不純物濃度を夫々調整することにより、駆動回路の動作スピード等の性能を向上させることが可能である。
本発明の電気光学装置の製造方法の一態様では、前記第２半導体層を形成する工程として、前記第１半導体層上及び前記表示領域にアモルファスシリコン膜を積層し、該アモルファスシリコン膜をエピタキシャル成長させることにより、前記第２単結晶シリコン膜からなる前記第２半導体層を形成すると共に前記表示領域に少なくともポリシリコン膜からなる前記第３半導体層を形成する。
この態様によれば、表示領域における第３半導体層をポリシリコン膜から製造することができるので、第３半導体層のチャネル領域に蓄積されるキャリアのライフタイムを短くすることができる。よって、特に光の照射によって生じやすいオフリークを低減或いは防止することができる。更に、第２半導体層及び第３半導体層は、いずれも製造プロセスにおける同一工程によるアモルファスシリコン膜から形成されるので製造プロセスの複雑化を招かずに、第２半導体層及び第３半導体層を相異なる種類の半導体層として製造することができる。即ち、第２半導体層は単結晶シリコン膜として、第３半導体層はポリシリコン膜として形成することができる。
本発明の半導体装置は、上記課題を解決するために、第１単結晶シリコン膜からなるＳＯＩ構造をなす第１半導体層と、該第１半導体層上にエピタキシャル成長により形成された第２単結晶シリコン膜からなる第２半導体層とを備える。
本発明の半導体装置によれば、ＳＯＱ構造をなす第１半導体層とエピタキシャル成長により形成された第２半導体層とからなる２層構造を有しているので、第１半導体層及び第２半導体層の不純物濃度を夫々調整することにより、半導体装置の動作スピード等の性能を向上させることが可能である。
本発明の作用及び他の利得は次に説明する実施するための最良の形態から明らかにされよう。
以下では、本発明の実施形態について図を参照しつつ説明する。以下の実施形態では、本発明の電気光学装置の一例である駆動回路内蔵型のＴＦＴアクティブマトリクス駆動方式の液晶装置を例にとる。
＜第１実施形態＞
第１実施形態に係る液晶装置について、図１から図７を参照して説明する。
先ず、本実施形態に係る液晶装置の全体構成について、図１及び図２を参照して説明する。ここに図１は、本実施形態に係る液晶装置の構成を示す平面図であり、図２は、図１のＨ−Ｈ´線での断面図である。
図１及び図２において、本実施形態に係る液晶装置では、ＴＦＴアレイ基板１０と対向基板２０とが対向配置されている。ＴＦＴアレイ基板１０と対向基板２０との間に液晶層５０が封入されており、ＴＦＴアレイ基板１０と対向基板２０とは、本発明に係る「表示領域」の一例としての画像表示領域１０ａの周囲に位置するシール領域に設けられたシール材５２により相互に接着されている。
図１において、シール材５２が配置されたシール領域の内側に並行して、画像表示領域１０ａの額縁領域を規定する遮光性の額縁遮光膜５３が、対向基板２０側に設けられている。周辺領域のうち、シール材５２が配置されたシール領域の外側に位置する領域には、本発明に係る「駆動回路」の一例を構成するデータ線駆動回路１０１、及び外部回路接続端子１０２がＴＦＴアレイ基板１０の一辺に沿って設けられている。この一辺に沿ったシール領域よりも内側に、本発明に係る「駆動回路」の一例を構成するサンプリング回路７が額縁遮光膜５３に覆われるようにして設けられている。また、本発明に係る「駆動回路」の一例を構成する走査線駆動回路１０４は、この一辺に隣接する２辺に沿ったシール領域の内側に、額縁遮光膜５３に覆われるようにして設けられている。更に、ここでは図示しないが、このように画像表示領域１０ａの両側に設けられた二つの走査線駆動回路１０４間をつなぐため、ＴＦＴアレイ基板１０の残る一辺に沿い、且つ、額縁遮光膜５３に覆われるようにして複数の配線１０５（図３参照）が設けられている。また、ＴＦＴアレイ基板１０上には、対向基板２０の４つのコーナー部に対向する領域に、両基板間を上下導通材１０７で接続するための上下導通端子１０６が配置されている。これらにより、ＴＦＴアレイ基板１０と対向基板２０との間で電気的な導通をとることができる。
ＴＦＴアレイ基板１０上には、外部回接続端子１０２と、データ線駆動回路１０１、走査線駆動回路１０４、上下導通端子１０６等とを電気的に接続するための引回配線９０が形成されている。
図２において、ＴＦＴアレイ基板１０上の画像表示領域１０ａには、画素スイッチング用のＴＦＴ（Thin Film Transistor）である半導体素子や走査線、データ線等の配線が作り込まれた積層構造が形成される。また、ＴＦＴアレイ基板１０上の周辺領域には、データ線駆動回路１０１、走査線駆動回路１０４及びサンプリング回路７を夫々構成する駆動回路用ＴＦＴである半導体素子や引回配線９０等が作りこまれた積層構造が形成される。画像表示領域１０ａには、画素スイッチング用のＴＦＴや走査線、データ線等の配線の上層に画素電極９ａが設けられている。他方、対向基板２０におけるＴＦＴアレイ基板１０との対向面上に、遮光膜２３が形成されている。そして、遮光膜２３上に、ＩＴＯ等の透明材料からなる対向電極２１が複数の画素電極９ａと対向して形成される。また、液晶層５０は、例えば一種又は数種類のネマティック液晶を混合した液晶からなり、これら一対の配向膜間で、所定の配向状態をとる。
尚、ここでは図示しないが、ＴＦＴアレイ基板１０上には、データ線駆動回路１０１、走査線駆動回路１０４の他に、製造途中や出荷時の当該液晶装置の品質、欠陥等を検査するための検査回路、検査用パターン等が形成されていてもよい。
次に、この液晶装置の主要な構成について、図３を参照して説明する。ここに図３は、本実施形態に係る液晶装置の要部の構成を示すブロック図である。
図３において、本実施形態に係る液晶装置は、そのＴＦＴアレイ基板１０上の画像表示領域１０ａの周辺に位置する周辺領域には、走査線駆動回路１０４、データ線駆動回路１０１、サンプリング回路７等の駆動回路が形成されている。
図３に示すように、走査線駆動回路１０４には、外部回路から外部回路接続端子１０２を介してＹクロック信号ＣＬＹ（及び反転Ｙクロック信号ＣＬＹ´）、Ｙスタートパルス信号、等の各種制御信号が供給される。走査線駆動回路１０４は、これらの信号に基づいて走査信号Ｇ１、・・・Ｇｍをこの順に順次生成して走査線３ａに出力する。また、走査線駆動回路１０４には、外部回路接続端子１０２を介して走査線駆動回路１０４を駆動するための電源ＶＤＤＹ及びＶＳＳＹや各種制御信号が供給される。
図３において、データ線駆動回路１０１には、外部回路から外部回路接続端子１０２を介してＸクロック信号及びＸスタートパルスが供給される。データ線駆動回路１０１は、Ｘスタートパルスが入力されると、Ｘクロック信号に基づくタイミングで、サンプリング信号Ｓ１、・・・、Ｓｎを順次生成して出力する。また、データ線駆動回路１０１には、外部回路接続端子１０２を介してデータ線駆動回路１０１を駆動するための電源ＶＤＤＸ及びＶＳＳＸや各種制御信号が供給される。
サンプリング回路７は、Ｐチャネル型又はＮチャネル型の片チャネル型ＴＦＴ、若しくは相補型のＴＦＴから構成されたサンプリングスイッチ７ｓを複数備えている。
図３において、本実施形態に係る液晶装置には、更に、そのＴＦＴアレイ基板の中央を占める画像表示領域１０ａに、マトリクス状に配列された複数の画素部７００が設けられている。
ここで、本実施形態に係る液晶装置の画素部における構成について、図３に加えて図４を参照して説明する。ここに図４は、本実施形態に係る液晶装置の複数の画素部における各種素子、配線等の等価回路である。
図４において、複数の画素部７００には夫々、画素電極９ａと当該画素電極９ａをスイッチング制御するためのＴＦＴ３０とが形成されており、画像信号ＶＳ１、ＶＳ２、…、ＶＳｎが供給されるデータ線６ａが当該ＴＦＴ３０のソースに電気的に接続されている。尚、後述するように、ＴＦＴ３０は、ポリシリコン膜からなる半導体層を有している。
また、ＴＦＴ３０のゲートに走査線３ａが電気的に接続されており、所定のタイミングで、走査線３ａにパルス的に走査信号Ｇ１、Ｇ２、…、Ｇｍを、この順に線順次で印加するように構成されている。画素電極９ａは、ＴＦＴ３０のドレインに電気的に接続されており、スイッチング素子であるＴＦＴ３０を一定期間だけそのスイッチを閉じることにより、データ線６ａから供給される画像信号ＶＳ１、ＶＳ２、…、ＶＳｎを所定のタイミングで書き込む。
画素電極９ａを介して液晶に書き込まれた所定レベルの画像信号ＶＳ１、ＶＳ２、…、ＶＳｎは、対向基板に形成された対向電極２１との間で一定期間保持される。液晶は、印加される電圧レベルにより分子集合の配向や秩序が変化することにより、光を変調し、階調表示を可能とする。ノーマリーホワイトモードであれば、各画素の単位で印加された電圧に応じて入射光に対する透過率が減少し、ノーマリーブラックモードであれば、各画素の単位で印加された電圧に応じて入射光に対する透過率が増加され、全体として液晶装置からは画像信号に応じたコントラストをもつ光が出射する。
ここで保持された画像信号がリークするのを防ぐために、画素電極９ａと対向電極２１（図１及び図２参照）との間に形成される液晶容量と並列に蓄積容量７０を付加する。この蓄積容量７０は、走査線３ａに並んで設けられ、固定電位側容量電極を含むと共に所定電位とされた容量線３００を含んでいる。この蓄積容量７０によって、各画素電極における電荷保持特性は向上されている。尚、容量線３００の電位は、一つの電圧値に常時固定してもよいし、複数の電圧値に所定周期で振りつつ固定してもよい。
以上のような画素部７００が、画像表示領域１０ａにマトリクス状に配列されているので、アクティブマトリクス駆動が可能となっている。
再び図３に示すように、画像信号は、６相にシリアル−パラレル展開された画像信号ＶＩＤ１〜ＶＩＤ６の夫々に対応して、６本のデータ線６ａの組に対してグループ毎に供給されるよう構成されている。尚、画像信号の相展開数（即ち、シリアル−パラレル展開される画像信号の系列数）に関しては、６相に限られるものでなく、例えば、９相、１２相、２４相など、複数相に展開された画像信号が、その展開数に対応した数を一組としたデータ線６ａの組に対して供給されるよう構成してもよい。また、シリアル−パラレル展開しないで、データ線６ａに対して線順次に供給されるように構成してもよい。
次に、本実施形態に係る液晶装置の画素部の具体的な構成について、図５及び図６を参照して説明する。ここに図５は、本実施形態に係る液晶装置における相隣接する複数の画素部の平面図であり、図６は、図５のＡ−Ａ´線での断面図である。
図５において、画素電極９ａは、ＴＦＴアレイ基板１０上に、マトリクス状に複数設けられており（点線部９ａ´により輪郭が示されている）、画素電極９ａの縦横の境界に各々沿ってデータ線６ａ及び走査線３ａが設けられている。データ線６ａは、例えばアルミニウム膜等の金属膜あるいは合金膜からなり、走査線３ａは、例えば導電性のポリシリコン膜等からなる。また、走査線３ａは、半導体層１ａのうち図中右上がりの斜線領域で示したチャネル領域１ａ´に対向するように配置されており、該走査線３ａはゲート電極として機能する。即ち、走査線３ａとデータ線６ａとの交差する箇所にはそれぞれ、チャネル領域１ａ´に走査線３ａの本線部がゲート電極として対向配置された画素スイッチング用のＴＦＴ３０が設けられている。
図６に示すように、液晶装置は、透明なＴＦＴアレイ基板１０と、これに対向配置される透明な対向基板２０とを備えている。ＴＦＴアレイ基板１０は、例えば、石英基板、ガラス基板からなり、対向基板２０は、例えばガラス基板や石英基板からなる。ＴＦＴアレイ基板１０には、画素電極９ａが設けられており、その上側には、ラビング処理等の所定の配向処理が施された配向膜１６が設けられている。このうち画素電極９ａは、例えばＩＴＯ（Indium Tin Oxide）膜等の透明導電性膜からなる。他方、対向基板２０には、その全面に渡って対向電極２１が設けられており、その下側には、ラビング処理等の所定の配向処理が施された配向膜２２が設けられている。このうち対向電極２１は、上述の画素電極９ａと同様に、例えばＩＴＯ膜等の透明導電性膜からなり、配向膜１６及び２２は、例えば、ポリイミド膜等の透明な有機膜からなる。液晶層５０は、画素電極９ａからの電界が印加されていない状態で配向膜１６及び２２により所定の配向状態をとる。
ＴＦＴ３０は、図６に示すように、ＬＤＤ（Lightly Doped Drain）構造を有しており、その構成要素としては、上述したようにゲート電極として機能する走査線３ａ、ポリシリコン膜からなり走査線３ａからの電界によりチャネルが形成される本発明に係る「第３半導体層」の一例としての半導体層１ａのチャネル領域１ａ´、走査線３ａと半導体層１ａとを絶縁するゲート絶縁膜を含む絶縁膜２、半導体層１ａにおける低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃ並びに高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを備えている。
尚、ＴＦＴ３０は、好ましくは図６に示したようにＬＤＤ構造をもつが、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃに不純物の打ち込みを行わないオフセット構造をもってよいし、走査線３ａの一部からなるゲート電極をマスクとして高濃度で不純物を打ち込み、自己整合的に高濃度ソース領域及び高濃度ドレイン領域を形成するセルフアライン型のＴＦＴであってもよい。また、本実施形態では、ＴＦＴ３０のゲート電極を、高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅ間に１個のみ配置したシングルゲート構造としたが、これらの間に２個以上のゲート電極を配置してもよい。このようにデュアルゲート、あるいはトリプルゲート以上でＴＦＴを構成すれば、チャネルとソース及びドレイン領域との接合部のリーク電流を防止でき、オフ時の電流を低減することができる。
本実施形態では特に、ＴＦＴ３０は、ポリシリコン膜からなる半導体層１ａを有する。よって、画素部７００においては、半導体層１ａが例えば単結晶シリコン膜からなる場合と比較して、半導体層１ａのチャネル領域１ａ´に蓄積されるキャリアのライフタイムを短くすることができる。よって、特に光の照射によって生じやすい、キャリアのライフタイムが長いことに起因するオフリークを低減或いは防止することができる。
一方、図６においては、蓄積容量７０が、ＴＦＴ３０の高濃度ドレイン領域１ｅ及び画素電極９ａに接続された画素電位側容量電極としての中継層７１と、固定電位側容量電極としての容量線３００の一部とが、誘電体膜７５を介して対向配置されることにより形成されている。
容量線３００は、例えば、Ｔｉ（チタン）、Ｃｒ（クロム）、Ｗ（タングステン）、Ｔａ（タンタル）、Ｍｏ（モリブデン）等の高融点金属のうち少なくとも一つを含む、金属単体、合金、金属シリサイド、ポリシリサイド、これらを積層したもの等からなる。或いは、Ａｌ（アルミニウム）膜から形成することも可能である。
中継層７１は、例えば導電性のポリシリコン膜からなり画素電位側容量電極として機能する。ただし、中継層７１は、後に述べる容量線３００と同様に、金属又は合金を含む単一層膜又は多層膜から構成してもよい。中継層７１は、画素電位側容量電極としての機能のほか、コンタクトホール８３及び８５を介して、画素電極９ａとＴＦＴ３０の高濃度ドレイン領域１ｅとを中継接続する機能をもつ。
容量線３００は、中継層７１と対向配置された固定電位側容量電極として機能する。この容量線３００は、平面的に見ると、図５に示すように、走査線３ａの形成領域に重ねて形成されている。より具体的には容量線３００は、走査線３ａに沿って延びる本線部と、図中、データ線６ａと交差する各個所からデータ線６ａに沿って上方に夫々突出した突出部と、コンタクトホール８５に対応する個所が僅かに括れた括れ部とを備えている。このうち突出部は、走査線３ａ上の領域及びデータ線６ａ下の領域を利用して、蓄積容量７０の形成領域の増大に貢献する。また、容量線３００は、好ましくは、画素電極９ａが配置された画像表示領域１０ａからその周囲に延設され、定電位源と電気的に接続されて、固定電位とされる。このような定電位源としては、例えば、上述のようにデータ線駆動回路１０１に供給される電源ＶＤＤＸや電源ＶＳＳＸ等の定電位源でもよいし、対向基板２０の対向電極２１に供給される対向電極電位ＬＣＣＯＭでも構わない。
誘電体膜７５は、図６に示すように、例えば膜厚５〜２００ｎｍ程度の比較的薄いＨＴＯ（High Temperature Oxide）膜、ＬＴＯ（Low Temperature Oxide）膜等の酸化シリコン膜、あるいは窒化シリコン膜等から構成される。蓄積容量７０を増大させる観点からは、膜の信頼性が十分に得られる限りにおいて、誘電体膜７５は薄いほどよい。
図５及び図６においては、上記のほか、ＴＦＴ３０の下側に、下側遮光膜１１ａが設けられている。下側遮光膜１１ａは、格子状にパターニングされており、これにより各画素の開口領域を規定している。下側遮光膜１１ａは、前述の容量線３００と同様に、金属又は合金を含む単一層膜又は多層膜から構成される。尚、開口領域の規定は、図５中のデータ線６ａと、これに交差するよう形成された容量線３００とによっても、なされている。また、下側遮光膜１１ａについても、前述の容量線３００の場合と同様に、その電位変動がＴＦＴ３０に対して悪影響を及ぼすことを避けるために、画像表示領域からその周囲に延設して定電位源に接続するとよい。
また、ＴＦＴ３０下には、下地絶縁膜１２が設けられている。下地絶縁膜１２は、下側遮光膜１１ａからＴＦＴ３０を層間絶縁する機能のほか、ＴＦＴアレイ基板１０の全面に形成されることにより、ＴＦＴアレイ基板１０の表面研磨時における荒れや、洗浄後に残る汚れ等で画素スイッチング用のＴＦＴ３０の特性変化を防止する機能を有する。
加えて、走査線３ａ上には、高濃度ソース領域１ｄへ通じるコンタクトホール８１及び高濃度ドレイン領域１ｅへ通じるコンタクトホール８３がそれぞれ開孔された第１層間絶縁膜４１が形成されている。
第１層間絶縁膜４１上には、中継層７１、及び容量線３００が形成されており、これらの上には高濃度ソース領域１ｄへ通じるコンタクトホール８１及び中継層７１へ通じるコンタクトホール８５がそれぞれ開孔された第２層間絶縁膜４２が形成されている。
加えて更に、第２層間絶縁膜４２上には、データ線６ａが形成されており、これらの上には中継層７１へ通じるコンタクトホール８５が形成された第３層間絶縁膜４３が形成されている。
次に、本実施形態に係る液晶装置の駆動回路用のＴＦＴについて、図７を参照して説明する。ここに図７は、本実施形態に係る液晶装置の駆動回路用のＴＦＴの断面図であり、図６に示した画素スイッチング用のＴＦＴと比較して示す図である。
図３を参照して上述したように、ＴＦＴアレイ基板１０上の画像表示領域１０ａの周辺に位置する周辺領域には、データ線駆動回路１０１、走査線駆動回路１０４、サンプリング回路７等の駆動回路が形成されている。これら駆動回路は、例えばスイッチング素子等の駆動回路用のＴＦＴである半導体素子を含んで構成されている。
図７に示すように、周辺領域において、駆動回路用のＴＦＴ４００は、下地絶縁膜１２上に形成されている。
本実施形態の液晶装置では特に、駆動回路用のＴＦＴ４００の半導体層は、第１半導体層４１０及び第２半導体層４２０からなる２層構造を有している。具体的には、ＴＦＴ４００は、その構成要素として、ゲート電極４３０、第１半導体層４１０のチャネル領域４１０ｃ、第２半導体層４２０のチャネル領域４２０ｃ、ゲート電極４３０と半導体層４１０及び４２０とを絶縁するゲート絶縁膜を含む絶縁膜２、第１半導体層４１０におけるソース領域４１０ｓ及びドレイン領域４１０ｄ、並びに第２半導体層４２０におけるソース領域４２０ｓ及びドレイン領域４２０ｄを備えている。尚、ＴＦＴ４００は、ＬＤＤ構造をもつように構成してもよい。
ゲート電極４３０は、画素スイッチング用のＴＦＴ３０におけるゲート電極として機能する走査線３ａと同一膜（即ち、ポリシリコン膜）からなる。
第１半導体層４１０は、下地絶縁膜１２上に単結晶シリコン膜が例えば貼り合わせ用絶縁膜により貼り合わせられたＳＯＩ構造をなす半導体層である。尚、シリコンの単結晶化の方法としては、どのような方法を用いてもよい。第１半導体層４１０は、チャネル領域４１０ｃを挟んで両側にソース領域４１０ｓ及びドレイン領域４１０ｄが配置された構造となっている。
第２半導体層４２０は、単結晶シリコン膜からなる第１半導体層４１０上で例えばアモルファスシリコンをエピタキシャル成長させることによって得られたエピタキシャル膜（即ち、単結晶シリコン膜）からなる。第２半導体層４２０は、チャネル領域４２０ｃを挟んで両側にソース領域４２０ｓ及びドレイン領域４２０ｄが配置された構造となっている。
更に、ゲート電極４３０を覆って層間絶縁膜４１及び４２が配置され、第１層間絶縁膜４１上にはソース電極４５０ｓ及びドレイン電極４５０ｄが配置されている。
ソース電極４５０ｓは、ソース領域４２０ｓと層間絶縁膜４１、４２及び絶縁膜２を貫通して開孔されたコンタクトホール４９１を介して電気的に接続されている。
ドレイン電極４５０ｄは、ドレイン領域４２０ｄと層間絶縁膜４１、４２及び絶縁膜２を貫通して開孔されたコンタクトホール４９２を介して電気的に接続されている。
ソース電極４５０ｓ及びドレイン電極４５０ｄを含む第２層間絶縁膜４２上には、第３層間絶縁膜４３が積層されている。
上述の如く、駆動回路用のＴＦＴ４００は、第１半導体層４１０及び第２半導体層４２０からなる２層構造となっているので、例えば、第２半導体層４２０の不純物濃度（即ちキャリアの濃度）を第１半導体層４１０の不純物濃度よりも小さくする（例えば、第２半導体層４２０の比抵抗を２２Ωｍより大きくし、第１半導体層４１０の比抵抗を１４〜２２Ωｍとする）ことで、第２半導体層４２０よりも膜厚が薄い第１半導体層４１０によって、部分空乏型の半導体素子を実現することができると共に第２半導体層４２０におけるキャリアの散乱を低減することができる。即ち、第１半導体層４１０及び第２半導体層４２０の不純物濃度を夫々調整することにより、駆動回路の動作スピードを向上させることができる。
次に、上述した本実施形態に係る液晶装置の製造方法について、図８から図１０を参照して説明する。ここに図８から図１０は、本実施形態に係る液晶装置を製造する一連の製造工程を示す工程断面図である。尚、図８から図１０では、図７に示した駆動回路用のＴＦＴ及び画素スイッチング用のＴＦＴの断面図に対応して示してある。
先ず、図８の工程（１）において、例えば石英基板、ガラス基板からなるＴＦＴアレイ基板１０を用意する。ここで、好ましくはＮ２（窒素）等の不活性ガス雰囲気且つ約８５０〜１３００℃、より好ましくは１０００℃の高温でアニール処理し、後に実施される高温プロセスにおけるＴＦＴアレイ基板１０に生じる歪みが少なくなるように前処理しておく。即ち、製造プロセスにおける最高温で高温処理される温度に合わせて、事前に石英基板１１０を同じ温度かそれ以上の温度で熱処理しておくとよい。
次に、画像表示領域１０ａおいて、ＴＦＴアレイ基板１０上に、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｂ等の金属や金属シリサイド等の金属合金膜を、スパッタにより、１００〜５００ｎｍ程度の膜厚、ここでは約２００ｎｍの膜厚の遮光膜を形成した後、エッチングを行うことによりパターニングし、遮光膜１１ａを形成する。
次に、ＴＦＴアレイ基板１０の全面（即ち、画像表示領域１０ａ及び周辺領域）に、例えば、常圧又は減圧ＣＶＤ法等によりＴＥＯＳ（テトラ・エチル・オルソ・シリケート）ガス、ＴＥＢ（テトラ・エチル・ボートレート）ガス、ＴＭＯＰ（テトラ・メチル・オキシ・フォスレート）ガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる下地絶縁膜１２を形成する。この下地絶縁膜１２の膜厚は、例えば、約４００〜１２００ｎｍとする。ここでは、１１００ｎｍ程度とする。 次に、下地絶縁膜１２の表面を、グローバルに研磨して平坦化する。研磨による平坦化の手法としては、例えばＣＭＰ（化学的機械研磨）法を用いることができる。これにより、下地絶縁膜１２の膜厚を約６００ｎｍとする。
次に、ＴＦＴアレイ基板１０の全面の下地絶縁膜１２と単結晶シリコン基板４１０ａとの貼り合わせを行う。下地絶縁膜１２及び単結晶シリコン膜４１０ａは、例えば３００℃で２時間の熱処理によって直接貼り合わせることができる。貼り合わせの方法としては、例えば、水素イオンを注入した単結晶シリコン基板を貼り合わせ後に熱処理によって分離するＳｍａｒｔ Ｃｕｔ法を用いて、基板上に単結晶シリコン膜を形成するＵｎｉ ｂｏｎｄ法を用いてもよい。この場合、基板全面に渡って膜厚均一性の高い単結晶シリコン膜を得ることができる。また、単結晶シリコン膜を得るための手法としては、水素イオンを注入しない単結晶シリコン基板を基板に貼り合わせ、熱処理して貼り合わせた後、ＰＡＣＥ（Plasma Assisted Chemical Etching）法によってシリコン層をエッチングして形成してもよい。このＰＡＣＥ処理によって単結晶シリコン膜は、例えば膜厚１００ｎｍに対しその膜厚均一性は１０％以内のものが得られる。
次に、図８の工程（２）において、例えば、フォトリソグラフィ工程及びエッチング工程等により、単結晶シリコン膜４１０ａのうち、画像表示領域１０ａにおける部分を除去すると共に、周辺領域における駆動回路用のＴＦＴを形成すべき領域を含む領域における部分を残すようにパターニングする。
次に、図８の工程（３）において、ＴＦＴアレイ基板１０の全面にアモルファスシリコンを堆積し、アモルファスシリコン層５００を形成する。即ち、画像表示領域１０ａにおいて、下地絶縁膜１２上にアモルファスシリコン層５００を形成すると共に、周辺領域において、単結晶シリコン膜４１０ａ上にアモルファスシリコン層５００を形成する。
次に、図９の工程（４）において、窒素雰囲気中にて、６００℃〜７００℃の温度下、ここでは、６４０℃の温度下で６時間加熱し、固相成長を行う。この工程により、画像表示領域１０ａにおいて、アモルファスシリコン膜５００がポリシリコン化されてポリシリコン膜５１０が形成される。一方、周辺領域において、アモルファスシリコン膜５００は単結晶シリコン膜４１０ａ上に形成されているため、アモルファスシリコン膜５００はエピタキシャル成長してエピタキシャル膜５２０（即ち、単結晶シリコン膜）が形成される。尚、ポリシリコン化或いは固相成長の手段としては、レーザーアニールを用いてもよい。
次に、図９の工程（５）において、画像表示領域１０ａにおいては、ポリシリコン膜５１０を例えばフォトリソグラフィ工程及びエッチング工程等によりパターニングして半導体層１ａを形成する。一方、周辺領域においては、単結晶シリコン膜４１０ａ及びエピタキシャル膜５２０を例えばフォトリソグラフィ工程及びエッチング工程等によりパターニングして第１半導体層４１０及び第２半導体層４２０を形成する。
次に、図９の工程（６）において、画像表示領域１０ａにおける半導体層１ａ並びに周辺領域における第１半導体層４１０及び第２半導体層４２０上に例えば、減圧ＣＶＤ法等により高温酸化シリコン膜（ＨＴＯ）膜を形成し、熱酸化シリコン膜とＨＴＯ膜の二層からなるゲート絶縁膜として機能する絶縁膜２を形成する。絶縁膜２の厚さは、例えば約６０〜８０ｎｍの厚さとする。
次に、画像表示領域１０ａにおいて、ゲート電極として機能する走査線３ａを形成する。一方、周辺領域において、ゲート電極４３０を形成する。その後、半導体層１ａ並びに第１半導体層４１０及び第２半導体層４２０に、例えば、Ｐ等のＶ族元素のドーパントをドープする。この際、半導体層１ａにおいては、走査線３ａがマスクとなり、一方、第１半導体層４１０及び第２半導体層４２０においては、ゲート電極４３０がマスクとなる。これにより、画像表示領域１０ａにおいて、半導体層１ａのチャネル領域１ａ´、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃが形成される。一方、周辺領域において、第１半導体層４１０のチャネル領域４１０ｃ、ソース領域４１０ｓ及びドレイン領域４１０ｄ、並びに第２半導体層４２０のチャネル領域４２０ｃ、ソース領域４２０ｓ及びドレイン領域４２０ｄが形成される。
次に、図１０の工程（７）において、画像表示領域１０ａにおいて、ゲート電極として機能する走査線３ａよりも幅が広い形状を有するレジスト膜６０１を形成する。その後、半導体層１ａ並びに第１半導体層４１０及び第２半導体層４２０に、例えば、Ｐ等のＶ族元素のドーパントをドープする。この際、半導体層１ａにおいては、レジスト膜６０１がマスクとなり、一方、第１半導体層４１０及び第２半導体層４２０においては、ゲート電極４３０がマスクとなる。これにより、画像表示領域１０ａにおいて、半導体層１ａの高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅが形成される。一方、周辺領域において、第１半導体層４１０のソース領域４１０ｓ及びドレイン領域４１０ｄ、並びに第２半導体層４２０のソース領域４２０ｓ及びドレイン領域４２０ｄが夫々、更に低抵抗化される。ドープ後、レジスト膜６０１を除去する。このようにして、画像表示領域１０ａに画素スイッチング用のＴＦＴ３０が形成される共に、周辺領域に駆動回路用のＴＦＴ４００が形成される。
次に、図１０の工程（８）において、ＴＦＴアレイ基板１０の全面に、即ち画素スイッチング用のＴＦＴ３０や駆動回路用のＴＦＴ４００を覆うように、例えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第１層間絶縁膜４１を形成する。第１層間絶縁膜４１の膜厚は、約５００〜１５００ｎｍが好ましく、更に８００ｎｍがより好ましい。
次に、画像表示領域１０ａにおいて、蓄積容量７０の画素電位側容量電極としての中継層７１とＴＦＴ３０の高濃度ドレイン領域１ｅとを電気的に接続するためのコンタクトホール８３を、例えば反応性エッチング、反応性イオンビームエッチング等のドライエッチング又はウェットエッチングにより第１層間絶縁膜４１に開孔する。その後、中継層７１、誘電体膜７５及び容量線３００をこの順に積層して、蓄積容量７０を形成する。この際、中継層７１は、例えば導電性のポリシリコン膜を積層することにより形成する。誘電体膜７５は、例えば膜厚５〜２００ｎｍ程度の比較的薄いＨＴＯ（High Temperature Oxide）膜、ＬＴＯ（Low Temperature Oxide）膜等の酸化シリコン膜、或いは窒化シリコン膜等を積層することにより形成する。容量線３００は、例えば、Ｔｉ（チタン）、Ｃｒ（クロム）、Ｗ（タングステン）、Ｔａ（タンタル）、Ｍｏ（モリブデン）等の高融点金属のうち少なくとも一つを含む、金属単体、合金、金属シリサイド、ポリシリサイド、これらを積層したもの等、或いはＡｌ（アルミニウム）膜から形成する。
次に、ＴＦＴアレイ基板１０の全面に、即ち蓄積容量７０を含む第１層間絶縁膜４１上に例えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第２層間絶縁膜４２を形成する。第２層間絶縁膜４２の膜厚は、約５００〜１５００ｎｍが好ましく、更に８００ｎｍがより好ましい。
次に、画像表示領域１０ａにおいて、データ線６ａ（図７参照）とＴＦＴ３０の高濃度ソース領域１ｄとを電気的に接続するためのコンタクトホール９２を、例えば反応性エッチング、反応性イオンビームエッチング等のドライエッチング又はウェットエッチングにより第１層間絶縁膜４１及び第２層間絶縁膜４２に貫通して開孔する。一方、周辺領域において、ソース電極４５０ｓ（図７参照）とＴＦＴ４００のソース領域４２０ｓとを電気的に接続するためのコンタクトホール４９１及びドレイン電極４５０ｄ（図７参照）とＴＦＴ４００のドレイン領域４２０ｄとを電気的に接続するためのコンタクトホール４９２を夫々、コンタクトホール９２と同様に第１層間絶縁膜４１及び第２層間絶縁膜４２に貫通して開孔する。
その後、第２層間絶縁膜４２上に、スパッタ等により、Ａｌ等の低抵抗金属や金属シリサイド等を金属膜として、約１００〜７００ｎｍの厚さ、好ましくは約３５０ｎｍに堆積する。続いて、金属膜を例えばフォトリソグラフィ工程及びエッチング工程等によりパターニングし、データ線６ａ、ソース電極４５０ｓ及びドレイン電極４５０ｄを形成する（図７参照）。
続いて、ＴＦＴアレイ基板の全面に、即ちデータ線６ａ、ソース電極４５０ｓ及びドレイン電極４５０ｄを含む第２層間絶縁膜４２上に、例えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第３層間絶縁膜４３（図７参照）を形成する。第３層間絶縁膜４３の膜厚は、約５００〜１５００ｎｍが好ましく、更に８００ｎｍがより好ましい。
続いて、画像表示領域１０ａにおいて、画素電極９ａ及び中継層７１を電気的に接続するためのコンタクトホール８５（図６参照）を、例えば反応性エッチング、反応性イオンビームエッチング等のドライエッチング又はウェットエッチングにより第２層間絶縁膜４２及び第３層間絶縁膜４３に貫通して開孔する。
続いて、画像表示領域１０ａにおいて、第３層間絶縁膜４３の上に、スパッタ等により、ＩＴＯ膜等の透明導電性薄膜を、約５０〜２００ｎｍの厚さに堆積した後、エッチング等により、画素電極９ａ（図６参照）を形成する。
続いて、画素電極９ａの上にポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角を持つように且つ所定方向でラビング処理を施すこと等により、配向膜１６（図６参照）を形成する。
他方、図６に示した対向基板２０については、対向基板２０としてガラス基板等が先ず用意される。この対向基板２０上に、例えば金属クロムをスパッタした後、フォトリソグラフィ工程、エッチング工程を経て、マトリクス状の遮光膜２３（図２参照）を形成する。尚、この遮光膜２３は、Ｃｒ、Ｎｉ、Ａｌなどの金属材料の他、カーボンやＴｉをフォトレジストに分散した樹脂ブラックなどの材料から形成してもよい。
その後、対向基板２０の全面にスパッタ処理等により、ＩＴＯ等の透明導電性薄膜を、約５０〜２００ｎｍの厚さに堆積することにより、対向電極２１を形成する。更に、対向電極２１の全面にポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角を持つように且つ所定方向でラビング処理を施すこと等により、配向膜２２が形成される。
最後に、上述のように各層が形成されたＴＦＴアレイ基板１０と対向基板２０とは、配向膜１６及び２２が対面するようにシール材（図１及び図２参照）により貼り合わされ、真空吸引等により、両基板間の空間に、例えば複数種類のネマティック液晶を混合してなる液晶が吸引されて、所定層厚の液晶層５０が形成される。
上述の如く液晶装置を製造すれば、駆動回路用のＴＦＴ４００を、ＳＯＩ構造をなす第１半導体層４１０とエピタキシャル成長により形成された第２半導体層４２０とからなる２層構造として製造することができるので、第１半導体層４１０及び第２半導体層４２０に対する不純物濃度を夫々調整することにより、駆動回路の動作スピード等の性能を向上させることが可能である。
更に、上述の如く液晶装置を製造すれば、画像表示領域１０ａにおける半導体層１ａをポリシリコン膜から製造することができるので、半導体層１ａのチャネル領域１ａ´に蓄積されるキャリアのライフタイムを短くすることができる。よって、特に光の照射によって生じやすいオフリークを低減或いは防止することができる。更に、ＴＦＴ４００を構成する第２半導体層４２０とＴＦＴ３０を構成する半導体層１ａは、いずれも製造プロセスにおける同一工程（図８の工程（３）及び図９の工程（４）参照）によるアモルファスシリコン膜５００から形成されるので製造プロセスの複雑化を招かずに、第２半導体層４２０及び半導体層１ａを相異なる種類の半導体層として製造することができる。即ち、第２半導体層４２０はエピタキシャル膜５２０（即ち単結晶シリコン膜）から、半導体層１ａはポリシリコン膜５１０から形成することができる。
（電子機器）
次に、上述した電気光学装置である液晶装置を各種の電子機器に適用する場合について説明する。
まず、この液晶装置をライトバルブとして用いたプロジェクタについて説明する。図１１は、プロジェクタの構成例を示す平面図である。この図１１に示されるように、プロジェクタ１１００内部には、ハロゲンランプ等の白色光源からなるランプユニット１１０２が設けられている。このランプユニット１１０２から射出された投射光は、ライトガイド１１０４内に配置された４枚のミラー１１０６および２枚のダイクロイックミラー１１０８によってＲＧＢの３原色に分離され、各原色に対応するライトバルブとしての液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇに入射される。
液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇの構成は、上述した液晶装置と同等であり、画像信号処理回路から供給されるＲ、Ｇ、Ｂの原色信号でそれぞれ駆動されるものである。そして、これらの液晶パネルによって変調された光は、ダイクロイックプリズム１１１２に３方向から入射される。このダイクロイックプリズム１１１２においては、ＲおよびＢの光が９０度に屈折する一方、Ｇの光が直進する。したがって、各色の画像が合成される結果、投射レンズ１１１４を介して、スクリーン等にカラー画像が投写されることとなる。
ここで、各液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇによる表示像について着目すると、液晶パネル１１１０Ｇによる表示像は、液晶パネル１１１０Ｒ、１１１０Ｂによる表示像に対して左右反転することが必要となる。
なお、液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇには、ダイクロイックミラー１１０８によって、Ｒ、Ｇ、Ｂの各原色に対応する光が入射するので、カラーフィルタを設ける必要はない。
次に、液晶装置を、モバイル型のパーソナルコンピュータに適用した例について説明する。図１２は、このパーソナルコンピュータの構成を示す斜視図である。図１２において、コンピュータ１２００は、キーボード１２０２を備えた本体部１２０４と、液晶表示ユニット１２０６とから構成されている。この液晶表示ユニット１２０６は、先に述べた液晶装置１００５の背面にバックライトを付加することにより構成されている。
さらに、液晶装置を、携帯電話に適用した例について説明する。図１３は、この携帯電話の構成を示す斜視図である。図１３において、携帯電話１３００は、複数の操作ボタン１３０２とともに、反射型の液晶装置１００５を備えるものである。この反射型の液晶装置１００５にあっては、必要に応じてその前面にフロントライトが設けられる。
尚、図１１から図１３を参照して説明した電子機器の他にも、液晶テレビや、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた装置等などが挙げられる。そして、これらの各種電子機器に適用可能なのは言うまでもない。
また本発明は、上述の実施形態で説明した液晶装置以外にも、シリコン基板上に素子を形成する反射型液晶装置（ＬＣＯＳ）、プラズマディスプレイ（ＰＤＰ）、電界放出型ディスプレイ（ＦＥＤ、ＳＥＤ）、有機ＥＬディスプレイ、デジタルマイクロミラーデバイス（ＤＭＤ）、電気泳動装置等にも適用可能である。
本発明は、上述した実施形態に限られるものではなく、請求の範囲及び明細書全体から読み取れる発明の要旨或いは思想に反しない範囲で適宜変更可能であり、そのような変更を伴う電気光学装置及びその製造方法、該電気光学装置を備えてなる電子機器、並びに半導体装置もまた本発明の技術的範囲に含まれるものである。
第１実施形態に係る液晶装置の全体構成を示す平面図である。 図１のＨ−Ｈ´の断面図である。 第１実施形態に係る液晶装置の要部の構成を示すブロック図である。 第１実施形態に係る液晶装置の複数の画素部における各種素子、配線等の等価回路である。 第１実施形態に係る液晶装置における相隣接する複数の画素部の平面図である。 図５のＡ−Ａ´線での断面図である。 第１実施形態に係る液晶装置の駆動回路用ＴＦＴの断面図であり、図６に示した画素スイッチング用のＴＦＴと比較して示す図である。 第１実施形態に係る液晶装置を製造する一連の製造工程を示す工程断面図であり、工程（１）から工程（３）までを示す図である。 第１実施形態に係る液晶装置を製造する一連の製造工程を示す工程断面図であり、工程（４）から工程（６）までを示す図である。 第１実施形態に係る液晶装置を製造する一連の製造工程を示す工程断面図であり、工程（７）及び工程（８）を示す図である。 電気光学装置を適用した電子機器の一例たるプロジェクタの構成を示す平面図である。 電気光学装置を適用した電子機器の一例たるパーソナルコンピュータの構成を示す斜視図である。 電気光学装置を適用した電子機器の一例たる携帯電話の構成を示す斜視図である。
符号の説明
３ａ…走査線、６ａ…データ線、７…サンプリング回路、９ａ…画素電極、１０…ＴＦＴアレイ基板、１０ａ…画像表示領域、２０…対向基板、２１…対向電極、５０…液晶層、１０１…データ線駆動回路、１０４…走査線駆動回路、４５０ｓ…ソース電極、４５０ｄ…ドレイン電極、４１０…第１半導体層、４２０…第２半導体層、４３０…ゲート電極、７００…画素部

Claims (3)

  1. 基板上に、
    表示領域に配列された複数の画素部と、
    前記表示領域の周辺に位置する周辺領域に配置されており、前記複数の画素部を駆動するための、第１単結晶シリコン膜からなるＳＯＩ（Silicon On Insulator）構造をなす第１半導体層、及び該第１半導体層上に積層したアモルファスシリコン膜をエピタキシャル成長させて形成された第２単結晶シリコン膜からなる第２半導体層を有する半導体素子を含む駆動回路と、
    を備え、
    前記画素部には、前記駆動回路に電気的に接続されるとともに、前記アモルファスシリコン膜をポリシリコン化して形成されたポリシリコン膜からなる第３半導体層を有する半導体素子を含むこと
    を特徴とする電気光学装置。
  2. 請求項１に記載の電気光学装置を具備してなることを特徴とする電子機器。
  3. 基板上に、表示領域に配列された複数の画素部と、前記表示領域の周辺に位置する周辺領域に配置されており、前記複数の画素部を駆動するための駆動回路と、を備える電気光学装置を製造する電気光学装置の製造方法であって、
    前記周辺領域に、第１単結晶シリコン膜からなるＳＯＩ（Silicon On Insulator）構造をなす第１半導体層を形成する工程と、
    前記第１半導体層上、及び前記表示領域にアモルファスシリコン膜を積層する工程と、
    前記第１半導体層上の前記アモルファスシリコン膜をエピタキシャル成長させて第２単結晶シリコン膜からなる第２半導体層を形成するとともに、前記表示領域の前記アモルファスシリコン膜をポリシリコン化してポリシリコン膜からなる第３半導体層を形成する工程と、
    前記第１及び第２半導体層を有する半導体素子、及び前記第３半導体層を有する半導体素子を形成する素子形成工程と、
    を備えたことを特徴とする電気光学装置の製造方法。
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