JP3120879B2 - アクティブマトリクス型液晶表示素子の駆動用半導体装置の製造方法 - Google Patents
アクティブマトリクス型液晶表示素子の駆動用半導体装置の製造方法Info
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- JP3120879B2 JP3120879B2 JP31966991A JP31966991A JP3120879B2 JP 3120879 B2 JP3120879 B2 JP 3120879B2 JP 31966991 A JP31966991 A JP 31966991A JP 31966991 A JP31966991 A JP 31966991A JP 3120879 B2 JP3120879 B2 JP 3120879B2
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Description
【０００１】
【産業上の利用分野】本発明は、高品位テレビなどに利
用される、アクティブマトリクス型液晶表示装置の駆動
回路を構成する半導体装置およびその製造方法に関す
る。
用される、アクティブマトリクス型液晶表示装置の駆動
回路を構成する半導体装置およびその製造方法に関す
る。
【０００２】
【従来の技術】従来より、アクティブマトリクス素子を
設けた液晶表示素子は、フラットパネルディスプレイと
して、或いは、プロジェクションテレビとして商品化さ
れてきた。
設けた液晶表示素子は、フラットパネルディスプレイと
して、或いは、プロジェクションテレビとして商品化さ
れてきた。
【０００３】図４は従来のアクティブマトリクス型液晶
パネルの概略斜視図である。図中、４０１は画素スイッ
チ、４０２はバッファ部、４０３は水平シフトレジスタ
部、４０４は垂直シフトレジスタ部である。テレビの輝
度信号や音声信号は、ある帯域に圧縮され、その周波数
に追随できる駆動能力を持った水平シフトレジスタ４０
３によって駆動するバッファ部４０２に送られる。次
に、垂直シフトレジスタ４０４によって画素スイッチ４
０１がオンしている期間に液晶に信号が転送される。
パネルの概略斜視図である。図中、４０１は画素スイッ
チ、４０２はバッファ部、４０３は水平シフトレジスタ
部、４０４は垂直シフトレジスタ部である。テレビの輝
度信号や音声信号は、ある帯域に圧縮され、その周波数
に追随できる駆動能力を持った水平シフトレジスタ４０
３によって駆動するバッファ部４０２に送られる。次
に、垂直シフトレジスタ４０４によって画素スイッチ４
０１がオンしている期間に液晶に信号が転送される。
【０００４】各回路に要求される性能は、ＨＤＴＶ（高
品位テレビ）を念頭に入れ、フレーム周波数が６０Ｈ
ｚ、走査線本数が約１０００本、水平走査期間が約３０
μｓｅｃ（有効走査期間２７μｓｅｃ）、水平画素数が
約１５００個とすると、テレビ信号は、約４５ＭＨｚの
周波数でバッファ部に転送されてくる。また、走査線１
本あたりの信号転送に許される期間は、１〜２μｓｅｃ
となる。従って、各要素回路に要求される性能として
は、水平シフトレジスタの駆動能力が４５ＭＨｚ以
上、垂直シフトレジスタの駆動能力が５００ｋＨｚ以
上、水平シフトレジスタで駆動され、テレビ信号をバ
ッファ部に転送するトランスファスイッチの駆動能力が
４５ＭＨｚ以上、そして、画素スイッチの駆動能力が
５００ｋＨｚ以上となる。
品位テレビ）を念頭に入れ、フレーム周波数が６０Ｈ
ｚ、走査線本数が約１０００本、水平走査期間が約３０
μｓｅｃ（有効走査期間２７μｓｅｃ）、水平画素数が
約１５００個とすると、テレビ信号は、約４５ＭＨｚの
周波数でバッファ部に転送されてくる。また、走査線１
本あたりの信号転送に許される期間は、１〜２μｓｅｃ
となる。従って、各要素回路に要求される性能として
は、水平シフトレジスタの駆動能力が４５ＭＨｚ以
上、垂直シフトレジスタの駆動能力が５００ｋＨｚ以
上、水平シフトレジスタで駆動され、テレビ信号をバ
ッファ部に転送するトランスファスイッチの駆動能力が
４５ＭＨｚ以上、そして、画素スイッチの駆動能力が
５００ｋＨｚ以上となる。
【０００５】ここで言う駆動能力とは、液晶画素にある
階調数Ｎを出そうとした場合、液晶の最大または最小の
透過率を与える電圧をＶｍ、Ｖ−Ｔ（電圧−透過率）曲
線から得られる液晶の閾値電圧をＶｔとすると、上記走
査線１本あたりの期間内に、該走査線で駆動されるすべ
ての画素に信号が伝達され、かつ、同一レベルの信号が
伝達されるべき画素間の信号電圧差が、（Ｖｍ−Ｖｔ）
／Ｎ［Ｖ］以下である、信号転送能力を意味する。
階調数Ｎを出そうとした場合、液晶の最大または最小の
透過率を与える電圧をＶｍ、Ｖ−Ｔ（電圧−透過率）曲
線から得られる液晶の閾値電圧をＶｔとすると、上記走
査線１本あたりの期間内に、該走査線で駆動されるすべ
ての画素に信号が伝達され、かつ、同一レベルの信号が
伝達されるべき画素間の信号電圧差が、（Ｖｍ−Ｖｔ）
／Ｎ［Ｖ］以下である、信号転送能力を意味する。
【０００６】これから明らかなように、画素スイッチ、
及び、垂直シフトレジスタは、比較的駆動能力が小さく
ても良いが、水平シフトレジスタ、及び、バッファ部
は、高速の駆動を必要とされる。このため、現状の液晶
表示素子では、画素スイッチや垂直シフトレジスタは、
多結晶シリコンやアモルファスシリコンＴＦＴで液晶と
モノリシックに形成し、その他の周辺回路は、ＩＣチッ
プを外から実装することで対応している。
及び、垂直シフトレジスタは、比較的駆動能力が小さく
ても良いが、水平シフトレジスタ、及び、バッファ部
は、高速の駆動を必要とされる。このため、現状の液晶
表示素子では、画素スイッチや垂直シフトレジスタは、
多結晶シリコンやアモルファスシリコンＴＦＴで液晶と
モノリシックに形成し、その他の周辺回路は、ＩＣチッ
プを外から実装することで対応している。
【０００７】
【発明が解決しようとする課題】多結晶シリコンＴＦＴ
によって、周辺回路までモノリシックに形成しようとす
る試みはなされているが、個々のＴＦＴの駆動能力が小
さい為、トランジスタサイズを大きくしたり、回路上複
雑な工夫が必要である。また、画素スイッチも含め周辺
駆動回路をウエハ上に形成する試みもなされているが、
この方法では、表示素子の面積や形状がウエハサイズに
制限を受け、大画面のディスプレイには使えない。
によって、周辺回路までモノリシックに形成しようとす
る試みはなされているが、個々のＴＦＴの駆動能力が小
さい為、トランジスタサイズを大きくしたり、回路上複
雑な工夫が必要である。また、画素スイッチも含め周辺
駆動回路をウエハ上に形成する試みもなされているが、
この方法では、表示素子の面積や形状がウエハサイズに
制限を受け、大画面のディスプレイには使えない。
【０００８】また近年、ＳＯＩ型単結晶薄膜トランジス
タは、３次元集積回路や密着センサ及び平面ディスプレ
ー用装置の構成要素として注目されている。特に、シリ
コン薄膜トランジスタは、従来のウエハ上に作成された
トランジスタに比べ、寄生容量が小さい、ラッチアップ
フリーの誘電体分離、放射線耐性に優れている、等の特
性を有し、数多くの研究、開発がなされている。そし
て、近年、ＳＯＩ層の膜厚を充分薄くして（超薄膜化）
そこにトランジスタを形成すると、固有のメカニズムに
よって、高いキャリア移動度が得られる、サブスレッシ
ョルド特性が改善されるなど、トランジスタ特性の改善
につながるとして、研究が盛んに行われている。
タは、３次元集積回路や密着センサ及び平面ディスプレ
ー用装置の構成要素として注目されている。特に、シリ
コン薄膜トランジスタは、従来のウエハ上に作成された
トランジスタに比べ、寄生容量が小さい、ラッチアップ
フリーの誘電体分離、放射線耐性に優れている、等の特
性を有し、数多くの研究、開発がなされている。そし
て、近年、ＳＯＩ層の膜厚を充分薄くして（超薄膜化）
そこにトランジスタを形成すると、固有のメカニズムに
よって、高いキャリア移動度が得られる、サブスレッシ
ョルド特性が改善されるなど、トランジスタ特性の改善
につながるとして、研究が盛んに行われている。
【０００９】しかしながら、これら超薄膜トランジスタ
においても、問題点がある。即ち、ゲート電圧Ｖｇ＝０
［Ｖ］（オフ時）のドレイン耐圧が、膜厚の減少にとも
ない急激に劣化する。この問題点は、トランジスタの応
用展開を図っていく上で、特に、密着センサや平面ディ
スプレーなど設計上高耐圧が要求される分野では、大き
な障害となることは明らかである。
においても、問題点がある。即ち、ゲート電圧Ｖｇ＝０
［Ｖ］（オフ時）のドレイン耐圧が、膜厚の減少にとも
ない急激に劣化する。この問題点は、トランジスタの応
用展開を図っていく上で、特に、密着センサや平面ディ
スプレーなど設計上高耐圧が要求される分野では、大き
な障害となることは明らかである。
【００１０】上述の問題点の発生する原因は、基本的に
は、ＳＯＩ固有の構造であるフローティング構造に起因
する。このことを、Ｎ−ｃｈ ＭＯＳＦＥＴについて説
明する。
は、ＳＯＩ固有の構造であるフローティング構造に起因
する。このことを、Ｎ−ｃｈ ＭＯＳＦＥＴについて説
明する。
【００１１】トランジスタのゲート・ドレイン間にある
バイアスが印加されると、電気力線は、ゲート電極端か
らドレイン電極端まで伸びるが、その際、ドレイン・チ
ャネル接合部に電界の非常に密な領域が形成されること
になる。この電界は、特に、上述接合部とゲート絶縁膜
界面に集中する。ソース部から供給された電子は、ドレ
イン端まで到達すると、この電界によって更に加速さ
れ、ドレイン・チャネル接合の空乏層内でＩＭＰＡＣＴ
ＩＯＮＩＺＡＴＩＯＮを引き起こし、正孔を発生す
る。発生した正孔はソース端まで移動し、ソース電極か
ら引き抜かれるが、その程度が増してくると、正孔はソ
ース部から引き抜かれずにチャネル領域に蓄積するよう
になる。チャネル領域に蓄積した正孔は、チャネルのポ
テンシャルを下げ、更に多くの電子がドレイン端に供給
されるようになる。供給された電子は更にＩＭＰＡＣＴ
ＩＯＮＩＺＡＴＩＯＮを引き起こし、チャネル部に正
孔を蓄積させる。このように、電界集中→ＩＭＰＡＣＴ
ＩＯＮＩＺＡＴＩＯＮ→正孔の蓄積という一連の動作
に正帰還がかかり、その過程において、トランジスタの
耐圧が劣化する。トランジスタのオフ時には、上記の過
程において、ＩＭＰＡＣＴ ＩＯＮＩＺＡＴＩＯＮを引
き起こす電子の供給が、ドレイン接合の逆方向電流の発
生により供給される。
バイアスが印加されると、電気力線は、ゲート電極端か
らドレイン電極端まで伸びるが、その際、ドレイン・チ
ャネル接合部に電界の非常に密な領域が形成されること
になる。この電界は、特に、上述接合部とゲート絶縁膜
界面に集中する。ソース部から供給された電子は、ドレ
イン端まで到達すると、この電界によって更に加速さ
れ、ドレイン・チャネル接合の空乏層内でＩＭＰＡＣＴ
ＩＯＮＩＺＡＴＩＯＮを引き起こし、正孔を発生す
る。発生した正孔はソース端まで移動し、ソース電極か
ら引き抜かれるが、その程度が増してくると、正孔はソ
ース部から引き抜かれずにチャネル領域に蓄積するよう
になる。チャネル領域に蓄積した正孔は、チャネルのポ
テンシャルを下げ、更に多くの電子がドレイン端に供給
されるようになる。供給された電子は更にＩＭＰＡＣＴ
ＩＯＮＩＺＡＴＩＯＮを引き起こし、チャネル部に正
孔を蓄積させる。このように、電界集中→ＩＭＰＡＣＴ
ＩＯＮＩＺＡＴＩＯＮ→正孔の蓄積という一連の動作
に正帰還がかかり、その過程において、トランジスタの
耐圧が劣化する。トランジスタのオフ時には、上記の過
程において、ＩＭＰＡＣＴ ＩＯＮＩＺＡＴＩＯＮを引
き起こす電子の供給が、ドレイン接合の逆方向電流の発
生により供給される。
【００１２】Ｐ−ｃｈ ＭＯＳＦＥＴについても、多数
キャリアが正孔であるという点が異なるだけであり、こ
の場合、正孔のＩＭＰＡＣＴ ＩＯＮＩＺＡＴＩＯＮ率
が電子に比べ小さく、その影響が多少緩和されるという
だけで、基本的には、同様の問題点があると考えられ
る。
キャリアが正孔であるという点が異なるだけであり、こ
の場合、正孔のＩＭＰＡＣＴ ＩＯＮＩＺＡＴＩＯＮ率
が電子に比べ小さく、その影響が多少緩和されるという
だけで、基本的には、同様の問題点があると考えられ
る。
【００１３】上述のような過程で発生する問題点を解決
するための１つの考え方として、チャネルに蓄積しよう
とするキャリア（Ｎ−ＣＨ ＭＯＳＦＥＴの場合は正
孔、Ｐ−ＣＨ ＭＯＳＦＥＴの場合は電子）を、いかに
速くチャネル領域から引き抜くかと言う観点が考えられ
る。このための手段として、通常のＩＣ構造に見られる
ように、チャネルの電位（以下ＳＵＢ電位）をある電位
に固定することが考えられる。
するための１つの考え方として、チャネルに蓄積しよう
とするキャリア（Ｎ−ＣＨ ＭＯＳＦＥＴの場合は正
孔、Ｐ−ＣＨ ＭＯＳＦＥＴの場合は電子）を、いかに
速くチャネル領域から引き抜くかと言う観点が考えられ
る。このための手段として、通常のＩＣ構造に見られる
ように、チャネルの電位（以下ＳＵＢ電位）をある電位
に固定することが考えられる。
【００１４】しかしながら、従来の方法によれば、ＳＵ
Ｂ電位を取り出すための領域が必要であり、そのため、
素子面積が増大してしまう。このことは、素子の集積化
の妨げになるばかりか、例えば、液晶素子のスイッチン
グトランジスタとして応用しようとした場合、画素の開
口率を低下させる。
Ｂ電位を取り出すための領域が必要であり、そのため、
素子面積が増大してしまう。このことは、素子の集積化
の妨げになるばかりか、例えば、液晶素子のスイッチン
グトランジスタとして応用しようとした場合、画素の開
口率を低下させる。
【００１５】本発明の目的は、このような従来技術の問
題点に鑑み、高品位テレビ等に対応できるような高速駆
動をなし得るアクティブマトリクス素子の駆動用半導体
装置を容易な方法で提供することにある。
題点に鑑み、高品位テレビ等に対応できるような高速駆
動をなし得るアクティブマトリクス素子の駆動用半導体
装置を容易な方法で提供することにある。
【００１６】
【課題を解決するための手段】上記目的を達成するため
本発明では、画素部のスイッチングＴＦＴと周辺の駆動
回路とが同一絶縁基板上に同時にモノリシックに形成さ
れ、画素部のスイッチングＴＦＴは多結晶シリコン上に
作製され、周辺の駆動回路は単結晶シリコン上に作製さ
れる。
本発明では、画素部のスイッチングＴＦＴと周辺の駆動
回路とが同一絶縁基板上に同時にモノリシックに形成さ
れ、画素部のスイッチングＴＦＴは多結晶シリコン上に
作製され、周辺の駆動回路は単結晶シリコン上に作製さ
れる。
【００１７】多結晶および単結晶シリコン層は、例え
ば、熱ＣＶＤ法により、あるいは非晶質シリコン層から
の固相成長により、基板表面より核形成密度の大きい堆
積膜上に、あるいは、非晶質シリコン層内での核形成頻
度を制御することにより形成される。
ば、熱ＣＶＤ法により、あるいは非晶質シリコン層から
の固相成長により、基板表面より核形成密度の大きい堆
積膜上に、あるいは、非晶質シリコン層内での核形成頻
度を制御することにより形成される。
【００１８】
【作用】上述した単結晶薄膜トランジスタの問題点は、
トランジスタを形成している活性層の結晶性が良く、蓄
積しようとする少数キャリアのライフタイムが長いため
に起こると考えられる。例えば、多結晶シリコンＴＦＴ
では、上述のような問題点は、充分高い電圧で駆動すれ
ば起こるが、通常使用するレベルの電圧（例えば±１０
［Ｖ］程度）では、殆ど起こらない。
トランジスタを形成している活性層の結晶性が良く、蓄
積しようとする少数キャリアのライフタイムが長いため
に起こると考えられる。例えば、多結晶シリコンＴＦＴ
では、上述のような問題点は、充分高い電圧で駆動すれ
ば起こるが、通常使用するレベルの電圧（例えば±１０
［Ｖ］程度）では、殆ど起こらない。
【００１９】更にいえば、液晶画素スイッチの駆動スピ
ードは比較的遅くても良く、周辺の駆動回路には、高速
の駆動が要求されている。
ードは比較的遅くても良く、周辺の駆動回路には、高速
の駆動が要求されている。
【００２０】このような観点から、我々は、画素スイッ
チには、開口率を上げるため、駆動スピードは比較的遅
いが、少数キャリアのライフタイムが短い多結晶ＴＦＴ
を用い、周辺駆動回路には、駆動能力の高い単結晶ＴＦ
Ｔを用いれば良いという結論に至った。
チには、開口率を上げるため、駆動スピードは比較的遅
いが、少数キャリアのライフタイムが短い多結晶ＴＦＴ
を用い、周辺駆動回路には、駆動能力の高い単結晶ＴＦ
Ｔを用いれば良いという結論に至った。
【００２１】しかしながら、従来の技術では、両方の結
晶を作りこむためのプロセスは、少なくともマスク２
枚、堆積工程２回は必要であり、また、絶縁基板上に、
単結晶シリコン層を形成するためには、電子ビームなど
のエネルギービームの照射が必要であり、コスト的に見
ても折り合わないことは明らかである。
晶を作りこむためのプロセスは、少なくともマスク２
枚、堆積工程２回は必要であり、また、絶縁基板上に、
単結晶シリコン層を形成するためには、電子ビームなど
のエネルギービームの照射が必要であり、コスト的に見
ても折り合わないことは明らかである。
【００２２】そこで、我々は、さらに、簡単なプロセス
で多結晶シリコンと単結晶シリコンを絶縁基板上に形成
することを実現し、それを用いて、アクティブマトリク
ス基板を作製することは、産業的に見て非常に有意義で
あるという観点から、この発明をなすに至った。
で多結晶シリコンと単結晶シリコンを絶縁基板上に形成
することを実現し、それを用いて、アクティブマトリク
ス基板を作製することは、産業的に見て非常に有意義で
あるという観点から、この発明をなすに至った。
【００２３】本発明においては、画素部のスイッチング
ＴＦＴと周辺の駆動回路とが同一基板上に同時にモノリ
シックに形成されるため、装置は容易に形成される。ま
た、画素部のスイッチングＴＦＴは多結晶シリコン上に
作製され、周辺の駆動回路は単結晶シリコン上に作製さ
れるため、前記理由から、駆動能力を高く維持しつつ単
結晶薄膜トランジスタにおける問題点も回避される。
ＴＦＴと周辺の駆動回路とが同一基板上に同時にモノリ
シックに形成されるため、装置は容易に形成される。ま
た、画素部のスイッチングＴＦＴは多結晶シリコン上に
作製され、周辺の駆動回路は単結晶シリコン上に作製さ
れるため、前記理由から、駆動能力を高く維持しつつ単
結晶薄膜トランジスタにおける問題点も回避される。
【００２４】
【実施例】以下、図面を用いて、本発明の実施例を詳細
に説明する。図１は、本発明の一実施例に係るアクティ
ブマトリクス型液晶パネルの概略図である。図中、１０
１は石英などの絶縁基板、１０２は液晶セル、１０３は
画素スイッチ、１０４は水平シフトレジスタ、１０５は
バッファ、１０６は垂直シフトレジスタ、１０７は走査
線、１０８は信号線である。
に説明する。図１は、本発明の一実施例に係るアクティ
ブマトリクス型液晶パネルの概略図である。図中、１０
１は石英などの絶縁基板、１０２は液晶セル、１０３は
画素スイッチ、１０４は水平シフトレジスタ、１０５は
バッファ、１０６は垂直シフトレジスタ、１０７は走査
線、１０８は信号線である。
【００２５】本実施例では、画素スイッチ１０３は多結
晶シリコンＴＦＴで構成され、他の周辺駆動回路（水平
シフトレジスタ１０４、バッファ１０５、垂直シフトレ
ジスタ１０６）は、単結晶シリコンＴＦＴで構成されて
いる。
晶シリコンＴＦＴで構成され、他の周辺駆動回路（水平
シフトレジスタ１０４、バッファ１０５、垂直シフトレ
ジスタ１０６）は、単結晶シリコンＴＦＴで構成されて
いる。
【００２６】本実施例による構成のアクティブマトリク
ス型液晶パネルにおいては、ＴＦＴにかかる電圧差が最
も大きい画素スイッチを多結晶シリコンＴＦＴで構成す
ることにより、ＴＦＴの耐圧の問題を回避することが可
能である。また、駆動スピードを要求される周辺回路、
特に、シフトレジスタは、単結晶シリコンＴＦＴで構成
することにより、非常に速い周波数の信号、例えば、高
品位テレビ対応の信号にも対応することができる。
ス型液晶パネルにおいては、ＴＦＴにかかる電圧差が最
も大きい画素スイッチを多結晶シリコンＴＦＴで構成す
ることにより、ＴＦＴの耐圧の問題を回避することが可
能である。また、駆動スピードを要求される周辺回路、
特に、シフトレジスタは、単結晶シリコンＴＦＴで構成
することにより、非常に速い周波数の信号、例えば、高
品位テレビ対応の信号にも対応することができる。
【００２７】また、本実施例においては、画素スイッチ
１０３を構成する多結晶シリコン層と、周辺駆動回路を
構成する単結晶シリコン層とが同時に形成される。これ
により、従来の多結晶シリコンのみの構成（画素スイッ
チのみモノリシックに構成）によるアクティブマトリク
ス素子の製造プロセスとまったく同様のプロセスによっ
て素子を形成することが可能となり、コスト的に見て
も、従来のものに遜色ないものを形成することができ
る。
１０３を構成する多結晶シリコン層と、周辺駆動回路を
構成する単結晶シリコン層とが同時に形成される。これ
により、従来の多結晶シリコンのみの構成（画素スイッ
チのみモノリシックに構成）によるアクティブマトリク
ス素子の製造プロセスとまったく同様のプロセスによっ
て素子を形成することが可能となり、コスト的に見て
も、従来のものに遜色ないものを形成することができ
る。
【００２８】次に、この製造プロセスについて説明す
る。上述のように、絶縁基板１０１上に、多結晶シリコ
ン層と単結晶シリコン層とを同時に形成し、それぞれに
用途に応じたトランジスタを形成する。
る。上述のように、絶縁基板１０１上に、多結晶シリコ
ン層と単結晶シリコン層とを同時に形成し、それぞれに
用途に応じたトランジスタを形成する。
【００２９】そこで、まず、絶縁基板１０１上の所望の
箇所に、多結晶シリコン層と単結晶シリコン層とを同時
に形成する方法について述べる。
箇所に、多結晶シリコン層と単結晶シリコン層とを同時
に形成する方法について述べる。
【００３０】図２（Ａ）〜（Ｄ）は本実施例によるＴＦ
Ｔの作製プロセスを示す。同図（Ａ）に示すように、ま
ず、石英基板１０１の一主面に、後にトランジスタを形
成する領域にのみ通常のフォトリソ工程により、凹部２
０２，２０２’を設ける。これらの凹部の大きさは、後
に形成するトランジスタの形状により決定されるが、例
えば、画素スイッチが形成される凹部２０２は、３μｍ
×１５μｍ深さ０．５μｍとする。また、周辺駆動回路
を構成するトランジスタが形成される凹部２０２’は、
回路を構成するトランジスタ１個１個がそれぞれ１つの
凹部に形成されるようにその大きさが決められる。
Ｔの作製プロセスを示す。同図（Ａ）に示すように、ま
ず、石英基板１０１の一主面に、後にトランジスタを形
成する領域にのみ通常のフォトリソ工程により、凹部２
０２，２０２’を設ける。これらの凹部の大きさは、後
に形成するトランジスタの形状により決定されるが、例
えば、画素スイッチが形成される凹部２０２は、３μｍ
×１５μｍ深さ０．５μｍとする。また、周辺駆動回路
を構成するトランジスタが形成される凹部２０２’は、
回路を構成するトランジスタ１個１個がそれぞれ１つの
凹部に形成されるようにその大きさが決められる。
【００３１】次に、図２（Ｂ）に示すように、通常の減
圧ＣＶＤ法により、シリコン窒化膜を全面に堆積させた
後、画素スイッチを形成する凹部２０２については、そ
の底面２０３全体に残るように、また周辺回路を形成す
る凹部２０２’については、凹部底面のほぼ中央に約１
μｍ×１μｍのドット２０３’を残すようにして、他の
部分のシリコン窒化膜をエッチング除去する。
圧ＣＶＤ法により、シリコン窒化膜を全面に堆積させた
後、画素スイッチを形成する凹部２０２については、そ
の底面２０３全体に残るように、また周辺回路を形成す
る凹部２０２’については、凹部底面のほぼ中央に約１
μｍ×１μｍのドット２０３’を残すようにして、他の
部分のシリコン窒化膜をエッチング除去する。
【００３２】次に、図２（Ｃ）に示すように、減圧エピ
タキシャル成長装置を用い、圧力を１５０Ｔｏｒｒ、温
度を９６０℃とし、ＳｉＨ2 Ｃｌ2 ／ＨＣｌ／Ｈ2 ガス
下においてシリコンを成長させる。この条件下で成長を
行なうと、凹部底面全体にシリコン窒化膜が残っている
画素スイッチを形成する凹部２０２には、多結晶シリコ
ン２０４が、また、凹部底面のほぼ中央にシリコン窒化
膜のドットが残っている周辺駆動回路の凹部２０２’に
は、単結晶シリコン２０４’が成長する。このような選
択成長が起こることについては、特開昭６２−８１７１
１号公報、特開昭６３−１０７０１６号公報や、「固体
材料素子カンファレンス（ＳＳＤＭ）Ｅxtended Ａbstr
cts of the 19th ＳＳＤＭ，１９１」に述べている通り
である。成長した多結晶シリコンの粒径は、約１μｍで
あり、多結晶シリコンおよび単結晶シリコンの膜厚は約
１０μｍまで成長させる。そして、石英基板１０１の表
面より飛び出したシリコン層を、通常のメカノケミカル
ポリッシングにより石英基板１０１表面と同じ平面にな
るまで研磨し、基板表面を平坦化する。
タキシャル成長装置を用い、圧力を１５０Ｔｏｒｒ、温
度を９６０℃とし、ＳｉＨ2 Ｃｌ2 ／ＨＣｌ／Ｈ2 ガス
下においてシリコンを成長させる。この条件下で成長を
行なうと、凹部底面全体にシリコン窒化膜が残っている
画素スイッチを形成する凹部２０２には、多結晶シリコ
ン２０４が、また、凹部底面のほぼ中央にシリコン窒化
膜のドットが残っている周辺駆動回路の凹部２０２’に
は、単結晶シリコン２０４’が成長する。このような選
択成長が起こることについては、特開昭６２−８１７１
１号公報、特開昭６３−１０７０１６号公報や、「固体
材料素子カンファレンス（ＳＳＤＭ）Ｅxtended Ａbstr
cts of the 19th ＳＳＤＭ，１９１」に述べている通り
である。成長した多結晶シリコンの粒径は、約１μｍで
あり、多結晶シリコンおよび単結晶シリコンの膜厚は約
１０μｍまで成長させる。そして、石英基板１０１の表
面より飛び出したシリコン層を、通常のメカノケミカル
ポリッシングにより石英基板１０１表面と同じ平面にな
るまで研磨し、基板表面を平坦化する。
【００３３】そして、図２（Ｄ）に示すように、このよ
うにして形成した基板に、通常のＭＯＳＦＥＴの作製プ
ロセスを用いることにより、回路を形成する。
うにして形成した基板に、通常のＭＯＳＦＥＴの作製プ
ロセスを用いることにより、回路を形成する。
【００３４】このようにして、石英基板１０１上の所望
の領域に、多結晶シリコンと単結晶シリコンとを同時に
形成することができる。
の領域に、多結晶シリコンと単結晶シリコンとを同時に
形成することができる。
【００３５】これによれば、例えば画素部のトランジス
タが形成する段差を非常に小さくすることができるた
め、液晶セル分子の不整化を同時に防止することができ
る。
タが形成する段差を非常に小さくすることができるた
め、液晶セル分子の不整化を同時に防止することができ
る。
【００３６】また、本実施例では、石英基板に凹部を設
け、そこに、シリコン層を形成する方法について示した
が、基板上の凹部は、本発明の本質ではない。特に、凹
部を設けず、図２（Ｂ）の工程から始めても特に問題は
ない。この場合、基板全体にトランジスタ形成による段
差が生ずるため、液晶セル分子の不整化の問題は残る
が、その段差量は高々１ミクロン程度であり、実用上問
題はなかった。
け、そこに、シリコン層を形成する方法について示した
が、基板上の凹部は、本発明の本質ではない。特に、凹
部を設けず、図２（Ｂ）の工程から始めても特に問題は
ない。この場合、基板全体にトランジスタ形成による段
差が生ずるため、液晶セル分子の不整化の問題は残る
が、その段差量は高々１ミクロン程度であり、実用上問
題はなかった。
【００３７】また、段差の影響は、特に液晶がその上部
に存在する画素部で顕著なため、画素スイッチを形成す
る領域のみ凹部を設けることも十分考えられる。この場
合、図２（Ａ）の凹部２０２のみ形成することになる。
に存在する画素部で顕著なため、画素スイッチを形成す
る領域のみ凹部を設けることも十分考えられる。この場
合、図２（Ａ）の凹部２０２のみ形成することになる。
【００３８】図３は、本発明の他の実施例に係る方法で
あって、多結晶シリコンと単結晶シリコンをモノリシッ
クにかつ同時に形成する方法を示す。この方法において
は、まず、同図（Ａ）に示すように、石英基板１０１上
に、減圧ＣＶＤ法により、堆積温度５５０℃の条件で、
非晶質シリコン膜を１０００Å堆積させ、その後に、ト
ランジスタを形成する領域３０２，３０２’を残し、他
の非晶質シリコン膜をエッチング除去する。そして、領
域３０２，３０２’に対し、通常のイオン注入法によ
り、Ｓｉ＋イオン３０５を７０ｋｅＶ，４Ｅ１４ｃｍ−
２の条件で注入する。この注入条件では、非晶質シリコ
ン膜と石英基板との界面付近に注入飛程のピークがく
る。
あって、多結晶シリコンと単結晶シリコンをモノリシッ
クにかつ同時に形成する方法を示す。この方法において
は、まず、同図（Ａ）に示すように、石英基板１０１上
に、減圧ＣＶＤ法により、堆積温度５５０℃の条件で、
非晶質シリコン膜を１０００Å堆積させ、その後に、ト
ランジスタを形成する領域３０２，３０２’を残し、他
の非晶質シリコン膜をエッチング除去する。そして、領
域３０２，３０２’に対し、通常のイオン注入法によ
り、Ｓｉ＋イオン３０５を７０ｋｅＶ，４Ｅ１４ｃｍ−
２の条件で注入する。この注入条件では、非晶質シリコ
ン膜と石英基板との界面付近に注入飛程のピークがく
る。
【００３９】次に、図３（Ｂ）に示すように、多結晶シ
リコン膜を形成する領域３０２をレジストで全体を覆う
とともに、単結晶シリコン膜を形成する領域３０２’に
は膜のほぼ中央に約１μｍ×１μｍのドット状にレジス
トマスクを形成した後、Ｓｉ＋イオン３０６を７０ｋｅ
Ｖ，２Ｅ１５ｃｍ−２の条件で注入する。
リコン膜を形成する領域３０２をレジストで全体を覆う
とともに、単結晶シリコン膜を形成する領域３０２’に
は膜のほぼ中央に約１μｍ×１μｍのドット状にレジス
トマスクを形成した後、Ｓｉ＋イオン３０６を７０ｋｅ
Ｖ，２Ｅ１５ｃｍ−２の条件で注入する。
【００４０】次に、レジストを除去した後、６００℃、
Ｎ2 雰囲気で５０ｈｒのアニールを行う。その結果、領
域３０２では、粒径数千Åの多結晶シリコン膜が、領域
３０２’では、前記ドット状に残したレジストマスク付
近から成長が始まり、最終的には、単結晶シリコン膜
が、成長する。
Ｎ2 雰囲気で５０ｈｒのアニールを行う。その結果、領
域３０２では、粒径数千Åの多結晶シリコン膜が、領域
３０２’では、前記ドット状に残したレジストマスク付
近から成長が始まり、最終的には、単結晶シリコン膜
が、成長する。
【００４１】
【発明の効果】本発明によれば、周辺駆動回路までモノ
リシックに形成したアクティブマトリクス型液晶表示素
子のトランジスタの活性層において、画素部のスイッチ
ングＴＦＴのように、駆動スピードは要求されないが、
セルサイズの微細化、高耐圧化が要求されるような素子
には多結晶シリコンを用い、シフトレジスタの様に高速
駆動が要求されるような周辺の駆動回路には単結晶シリ
コンを用いるようにしたため、高品位テレビ等に対応し
得る高速駆動のアクティブマトリクス型液晶表示素子の
駆動用半導体装を構成することができる。
リシックに形成したアクティブマトリクス型液晶表示素
子のトランジスタの活性層において、画素部のスイッチ
ングＴＦＴのように、駆動スピードは要求されないが、
セルサイズの微細化、高耐圧化が要求されるような素子
には多結晶シリコンを用い、シフトレジスタの様に高速
駆動が要求されるような周辺の駆動回路には単結晶シリ
コンを用いるようにしたため、高品位テレビ等に対応し
得る高速駆動のアクティブマトリクス型液晶表示素子の
駆動用半導体装を構成することができる。
【００４２】また、多結晶シリコンと単結晶シリコンと
を同時に形成するようにしたため、高品位テレビ対応の
アクティブマトリクス型液晶表示素子の駆動用半導体装
を、容易に、かつ、モノリシックに形成することができ
る。
を同時に形成するようにしたため、高品位テレビ対応の
アクティブマトリクス型液晶表示素子の駆動用半導体装
を、容易に、かつ、モノリシックに形成することができ
る。
【図１】 本発明の一実施例に係るアクティブマトリク
ス型液晶表示素子の概略斜視図である。
ス型液晶表示素子の概略斜視図である。
【図２】 本発明の一実施例に係るアクティブマトリク
ス型液晶表示素子の駆動回路を形成するための断面プロ
セスフローである。
ス型液晶表示素子の駆動回路を形成するための断面プロ
セスフローである。
【図３】 本発明の他の実施例によるアクティブマトリ
クス型液晶表示素子の駆動回路を形成するための断面プ
ロセスフローである。
クス型液晶表示素子の駆動回路を形成するための断面プ
ロセスフローである。
【図４】 従来例に係るアクティブマトリクス型液晶パ
ネルの概略斜視図である。
ネルの概略斜視図である。
１０１：石英などの絶縁基板、１０２：液晶セル、１０
３：画素スイッチ、１０４：水平シフトレジスタ、１０
５：バッファ、１０６：垂直シフトレジスタ、１０７：
走査線、１０８：信号線、２０４：多結晶シリコン、２
０４’：単結晶シリコン
３：画素スイッチ、１０４：水平シフトレジスタ、１０
５：バッファ、１０６：垂直シフトレジスタ、１０７：
走査線、１０８：信号線、２０４：多結晶シリコン、２
０４’：単結晶シリコン
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/136 G02F 1/133 H01L 29/78 H01L 21/20 H01L 21/36
Claims (5)
- 【請求項１】 画素部のスイッチングＴＦＴが形成され
る多結晶シリコンと周辺駆動回路が形成される単結晶シ
リコンとを、同一絶縁基板上に同時にモノリシックに形
成し、そしてその多結晶シリコン上に画素部のスイッチ
ングＴＦＴを形成し、単結晶シリコン上に周辺駆動回路
を形成することを特徴とする、アクティブマトリクス型
液晶表示素子の駆動用半導体装置の製造方法。 - 【請求項２】 前記多結晶および単結晶シリコン層は、
熱ＣＶＤ法により形成することを特徴とする、請求項１
記載のアクティブマトリクス型液晶表示素子の駆動用半
導体装置の製造方法。 - 【請求項３】 前記多結晶および単結晶シリコン層は、
非晶質シリコン層からの固相成長により形成することを
特徴とする、請求項１記載のアクティブマトリクス型液
晶表示素子の駆動用半導体装置の製造方法。 - 【請求項４】 前記多結晶および単結晶シリコン層は、
基板表面より核形成密度の大きい堆積膜上に形成される
ことを特徴とする、請求項１または２記載のアクティブ
マトリクス型液晶表示素子の駆動用半導体装置の製造方
法。 - 【請求項５】 前記多結晶および単結晶シリコン層は、
非晶質シリコン層内での核形成頻度を制御することによ
り形成されることを特徴とする、請求項１または３記載
のアクティブマトリクス型液晶表示素子の駆動用半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31966991A JP3120879B2 (ja) | 1991-11-08 | 1991-11-08 | アクティブマトリクス型液晶表示素子の駆動用半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31966991A JP3120879B2 (ja) | 1991-11-08 | 1991-11-08 | アクティブマトリクス型液晶表示素子の駆動用半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05134272A JPH05134272A (ja) | 1993-05-28 |
| JP3120879B2 true JP3120879B2 (ja) | 2000-12-25 |
Family
ID=18112876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31966991A Expired - Fee Related JP3120879B2 (ja) | 1991-11-08 | 1991-11-08 | アクティブマトリクス型液晶表示素子の駆動用半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3120879B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950013784B1 (ko) * | 1990-11-20 | 1995-11-16 | 가부시키가이샤 한도오따이 에네루기 겐큐쇼 | 반도체 전계효과 트랜지스터 및 그 제조방법과 박막트랜지스터 |
| US7081938B1 (en) * | 1993-12-03 | 2006-07-25 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method for manufacturing the same |
| JP3163576B2 (ja) * | 1995-06-01 | 2001-05-08 | 株式会社半導体エネルギー研究所 | アクティブマトリクス型液晶表示装置 |
| JP2000089249A (ja) * | 1998-09-09 | 2000-03-31 | Sony Corp | 電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法 |
| JP4366731B2 (ja) * | 1998-09-10 | 2009-11-18 | ソニー株式会社 | 電気光学装置の製造方法及び電気光学装置用の駆動基板の製造方法 |
| JP4366732B2 (ja) * | 1998-09-30 | 2009-11-18 | ソニー株式会社 | 電気光学装置の製造方法及び電気光学装置用の駆動基板の製造方法 |
| JP2000208771A (ja) | 1999-01-11 | 2000-07-28 | Hitachi Ltd | 半導体装置、液晶表示装置およびこれらの製造方法 |
| JP2006039272A (ja) * | 2004-07-28 | 2006-02-09 | Sony Corp | 表示装置およびその製造方法 |
| JP2006049647A (ja) | 2004-08-05 | 2006-02-16 | Seiko Epson Corp | アクティブマトリクス基板、電気光学装置、電子デバイス及びアクティブマトリクス基板の製造方法 |
| JP4542492B2 (ja) | 2005-10-07 | 2010-09-15 | セイコーエプソン株式会社 | 電気光学装置及びその製造方法、電子機器、並びに半導体装置 |
| JP5772527B2 (ja) * | 2011-11-14 | 2015-09-02 | 富士通株式会社 | データ管理システム及び情報処理装置 |
-
1991
- 1991-11-08 JP JP31966991A patent/JP3120879B2/ja not_active Expired - Fee Related
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| JPH05134272A (ja) | 1993-05-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |