JPH0582552A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
- Publication number
- JPH0582552A JPH0582552A JP24363191A JP24363191A JPH0582552A JP H0582552 A JPH0582552 A JP H0582552A JP 24363191 A JP24363191 A JP 24363191A JP 24363191 A JP24363191 A JP 24363191A JP H0582552 A JPH0582552 A JP H0582552A
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- film transistor
- silicon layer
- gate electrode
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 99
- 238000004519 manufacturing process Methods 0.000 title description 31
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 63
- 239000010408 film Substances 0.000 claims abstract description 63
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 63
- 239000010703 silicon Substances 0.000 claims abstract description 63
- 239000000758 substrate Substances 0.000 claims abstract description 55
- 239000012535 impurity Substances 0.000 claims abstract description 52
- 238000000926 separation method Methods 0.000 claims abstract description 12
- 238000000151 deposition Methods 0.000 claims description 9
- 230000003213 activating effect Effects 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 6
- 230000001678 irradiating effect Effects 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 5
- 238000007743 anodising Methods 0.000 claims description 2
- 238000002048 anodisation reaction Methods 0.000 claims 1
- 238000000034 method Methods 0.000 abstract description 63
- 238000005468 ion implantation Methods 0.000 abstract description 21
- 239000010410 layer Substances 0.000 description 57
- 239000000463 material Substances 0.000 description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- 229910004298 SiO 2 Inorganic materials 0.000 description 8
- 239000011159 matrix material Substances 0.000 description 8
- 239000013078 crystal Substances 0.000 description 7
- 239000011229 interlayer Substances 0.000 description 7
- 150000002500 ions Chemical class 0.000 description 7
- 239000004973 liquid crystal related substance Substances 0.000 description 7
- 229910044991 metal oxide Inorganic materials 0.000 description 7
- 150000004706 metal oxides Chemical class 0.000 description 7
- 229910052782 aluminium Inorganic materials 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 6
- 239000011521 glass Substances 0.000 description 6
- 238000001459 lithography Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 230000001133 acceleration Effects 0.000 description 4
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 229910052739 hydrogen Inorganic materials 0.000 description 4
- 239000001257 hydrogen Substances 0.000 description 4
- 229920000620 organic polymer Polymers 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 239000007790 solid phase Substances 0.000 description 4
- 230000004913 activation Effects 0.000 description 3
- KRKNYBCHXYNGOX-UHFFFAOYSA-N citric acid Chemical compound OC(=O)CC(O)(C(O)=O)CC(O)=O KRKNYBCHXYNGOX-UHFFFAOYSA-N 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000002161 passivation Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000009774 resonance method Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 101000779425 Pisum sativum Albumin-1 A Proteins 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 229910021486 amorphous silicon dioxide Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000008151 electrolyte solution Substances 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000012071 phase Substances 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
- H01L29/78627—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile with a significant overlap between the lightly doped drain and the gate electrode, e.g. GOLDD
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【構成】 バケットタイプの質量非分離型のイオン注入
装置により絶縁薄膜を通してシリコン層中に注入された
不純物を、まずゲート電極のチャンネルの長さ方向の寸
法を小さくした後に、レーザビームの照射で活性化する
ことにより、自己整合型の薄膜トランジスタを大面積に
わたって形成する。 【効果】 寄生容量が極めて小さく電気的特性の優れた
自己整合型の薄膜トランジスタを大面積の絶縁基板上に
形成することができる。この結果フリッカーや左右ムラ
のない表示部を持ち、高速の駆動回路を内蔵する大面積
のアクティブマトリクス型の液晶表示体を実現できる。
装置により絶縁薄膜を通してシリコン層中に注入された
不純物を、まずゲート電極のチャンネルの長さ方向の寸
法を小さくした後に、レーザビームの照射で活性化する
ことにより、自己整合型の薄膜トランジスタを大面積に
わたって形成する。 【効果】 寄生容量が極めて小さく電気的特性の優れた
自己整合型の薄膜トランジスタを大面積の絶縁基板上に
形成することができる。この結果フリッカーや左右ムラ
のない表示部を持ち、高速の駆動回路を内蔵する大面積
のアクティブマトリクス型の液晶表示体を実現できる。
Description
【０００１】
【産業上の利用分野】本発明は、アクティブマトリック
ス方式の液晶ディスプレイや、イメージセンサや、液晶
シャッターアレイや、３次元集積素子などに応用される
薄膜トランジスタの製造方法に関する。
ス方式の液晶ディスプレイや、イメージセンサや、液晶
シャッターアレイや、３次元集積素子などに応用される
薄膜トランジスタの製造方法に関する。
【０００２】
【従来の技術】従来、絶縁基板上の半導体薄膜は、アク
ティブマトリクス型の液晶表示体の絵素に応用されてい
るように、次のような利点を有することが知られてい
る。
ティブマトリクス型の液晶表示体の絵素に応用されてい
るように、次のような利点を有することが知られてい
る。
【０００３】シリコン基板では実現が困難な可視光線
を透過するような透明の基板上に均一な特性のトランジ
スタを形成できる。Ｐ−Ｎ接合面積を小さくすること
により、浮遊容量を小さくできる。
を透過するような透明の基板上に均一な特性のトランジ
スタを形成できる。Ｐ−Ｎ接合面積を小さくすること
により、浮遊容量を小さくできる。
【０００４】また、バルク半導体の技術を応用して石英
基板上に薄膜トランジスタを形成して、同じ基板上に絵
素トランジスタや、同じ基板上にこの絵素を駆動するた
めの薄膜トランジスタによるＣ−ＭＯＳ回路を構成して
いる例もある。ところが、このＣ−ＭＯＳ回路は１００
０℃以上の温度で形成したゲート絶縁膜や、イオン注入
後の不純物の活性化を行っているため、歪点が８００℃
以下の安価な大面積のガラス基板が使えない欠点があっ
た。
基板上に薄膜トランジスタを形成して、同じ基板上に絵
素トランジスタや、同じ基板上にこの絵素を駆動するた
めの薄膜トランジスタによるＣ−ＭＯＳ回路を構成して
いる例もある。ところが、このＣ−ＭＯＳ回路は１００
０℃以上の温度で形成したゲート絶縁膜や、イオン注入
後の不純物の活性化を行っているため、歪点が８００℃
以下の安価な大面積のガラス基板が使えない欠点があっ
た。
【０００５】また、を駆動上にサファイア等の単結晶絶
縁基板が高価であることから、これに代わるものとし
て、溶融水晶板や、Ｓｉ基板を１０００℃以上温度で酸
化して形成した非晶質ＳｉＯ2膜やＳｉ基板上に堆積し
た非晶質ＳｉＯ2膜あるいは非晶質ＳｉＮ膜を用い、こ
れらの上に半導体薄体を形成する方法が提案されてい
る。ところが、これらＳｉＯ2膜やＳｉＮ膜は単結晶で
ないため、その上シリコン層を被着形成し１０００℃以
上の温度のプロセスで結晶化すると基板上には多結晶が
成長する。この多結晶の粒径は数１０ｎｍであり、この
うえにＭＯＳトランジスタを形成しても、そのキャリア
移動度はバルクシリコン上のＭＯＳトランジスタの数分
の１程度である。
縁基板が高価であることから、これに代わるものとし
て、溶融水晶板や、Ｓｉ基板を１０００℃以上温度で酸
化して形成した非晶質ＳｉＯ2膜やＳｉ基板上に堆積し
た非晶質ＳｉＯ2膜あるいは非晶質ＳｉＮ膜を用い、こ
れらの上に半導体薄体を形成する方法が提案されてい
る。ところが、これらＳｉＯ2膜やＳｉＮ膜は単結晶で
ないため、その上シリコン層を被着形成し１０００℃以
上の温度のプロセスで結晶化すると基板上には多結晶が
成長する。この多結晶の粒径は数１０ｎｍであり、この
うえにＭＯＳトランジスタを形成しても、そのキャリア
移動度はバルクシリコン上のＭＯＳトランジスタの数分
の１程度である。
【０００６】また、液晶表示体のアクティブマトリック
ス基板用に、歪点が８５０℃以下の安価なガラス基板上
のＭＯＳトランジスタでは、１０００℃以上のプロセス
を利用することが出来ないので、減圧化学気相成長法で
シリコン層を堆積しても、多結晶の粒径は高々数ｎｍで
あるため、この上にＭＯＳトランジスタを形成しても、
そのキャリア移動度は、バルクシリコン上のＭＯＳトラ
ンジスタの数十分の１程度である。
ス基板用に、歪点が８５０℃以下の安価なガラス基板上
のＭＯＳトランジスタでは、１０００℃以上のプロセス
を利用することが出来ないので、減圧化学気相成長法で
シリコン層を堆積しても、多結晶の粒径は高々数ｎｍで
あるため、この上にＭＯＳトランジスタを形成しても、
そのキャリア移動度は、バルクシリコン上のＭＯＳトラ
ンジスタの数十分の１程度である。
【０００７】最近、レーザビームや電子ビーム等をシリ
コン層上を走査し、該薄膜の溶融再固化を行うことによ
り、結晶粒径を増大させ単結晶化する方法が検討されて
いる。この方法によれば、絶縁基板上に高品質シリコン
単結晶相を、または高品質多結晶を形成でき、それを用
いて作成した素子の特性も向上し、バルクシリコンに作
成した素子の特性と同程度まで改善される。さらにこの
方法では、素子を積層化することが可能となりいわゆる
３次元ＩＣの実現が可能となる。そして高密度、高速、
多機能などの特徴を持つ回路が得られるようになる。
コン層上を走査し、該薄膜の溶融再固化を行うことによ
り、結晶粒径を増大させ単結晶化する方法が検討されて
いる。この方法によれば、絶縁基板上に高品質シリコン
単結晶相を、または高品質多結晶を形成でき、それを用
いて作成した素子の特性も向上し、バルクシリコンに作
成した素子の特性と同程度まで改善される。さらにこの
方法では、素子を積層化することが可能となりいわゆる
３次元ＩＣの実現が可能となる。そして高密度、高速、
多機能などの特徴を持つ回路が得られるようになる。
【０００８】また、高密度、高速のＭＯＳ回路を実現す
るには、ゲート電極に対して自己整合型の構造の薄膜ト
ランジスタを形成する必要がある。ところが、安価なガ
ラス基板などの絶縁基板上に素子を形成する場合、プロ
セスの最高温度は高々６００℃であるため、ゲート電極
に対して自己整合的にソース・ドレイン領域にイオン注
入された不純物を熱アニールによる活性化は困難であ
る。
るには、ゲート電極に対して自己整合型の構造の薄膜ト
ランジスタを形成する必要がある。ところが、安価なガ
ラス基板などの絶縁基板上に素子を形成する場合、プロ
セスの最高温度は高々６００℃であるため、ゲート電極
に対して自己整合的にソース・ドレイン領域にイオン注
入された不純物を熱アニールによる活性化は困難であ
る。
【０００９】IEEE ELECTRON DEVICE LETTERS,VOL. EDL-
7,NO.5,MAY 1986 XeCl ExcimerLaser Annealing Used i
n the Fabrication of Poly-Si TFT's の論文では、ゲ
ート絶縁膜を通過してイオン注入した不純物をＸｅＣｌ
エキシマレーザの照射によって活性化している。
7,NO.5,MAY 1986 XeCl ExcimerLaser Annealing Used i
n the Fabrication of Poly-Si TFT's の論文では、ゲ
ート絶縁膜を通過してイオン注入した不純物をＸｅＣｌ
エキシマレーザの照射によって活性化している。
【００１０】最近、大面積の絶縁基板上に薄膜トランジ
スタを形成したアクティブマトリクス基板の駆動回路の
内蔵化の研究開発が盛んである。駆動回路の高速化のた
めには薄膜トランジスタはソース・ドレイン領域がゲー
ト電極に対して自己整合的に形成することが必要であ
る。大型のアクティブマトリクス基板の薄膜トランジス
タのソース・ドレイン領域に不純物を注入するため、質
量非分離型のバケットタイプのイオン注入装置が開発さ
れ、大面積の基板にゲート電極に対して自己整合的な薄
膜トランジスタを形成する試みが行われている。
スタを形成したアクティブマトリクス基板の駆動回路の
内蔵化の研究開発が盛んである。駆動回路の高速化のた
めには薄膜トランジスタはソース・ドレイン領域がゲー
ト電極に対して自己整合的に形成することが必要であ
る。大型のアクティブマトリクス基板の薄膜トランジス
タのソース・ドレイン領域に不純物を注入するため、質
量非分離型のバケットタイプのイオン注入装置が開発さ
れ、大面積の基板にゲート電極に対して自己整合的な薄
膜トランジスタを形成する試みが行われている。
【００１１】
【発明が解決しようとする課題】質量分離型の装置によ
るイオン注入法では、ゲート電極に対してほぼ完全に自
己整合的に不純物がソース・ドレイン領域に注入される
が、バケットタイプの質量非分離型のイオン注入装置で
は、イオンをビームによって注入する方法ではないの
で、図１７のＩＰに示すように、基板に対して斜め方向
から入射する不純物もあるので、ゲート電極と重なるシ
リコン層の領域ＧＳにも不純物が注入される。 図１８
に示すようにプレーナー型構造の薄膜トランジスタの製
造工程で、ゲート電極に対してバケットタイプの質量非
分離型のイオン注入装置により不純物を注入すると、図
１７で示した理由により、図１９に示すようにゲート電
極と重なる領域にも不純物が注入されたシリコン層ＩＤ
Ｒが形成される。シリコン層ＩＤＲ中の不純物を活性化
するためにレーザビームＬＡを図２０に示すように照射
すると、図２１に示すようにレーザビームのエネルギー
を直接受けるソース・ドレイン領域ＡＳＤの部分の不純
物は活性化するが、領域ＵＳＤに存在する不純物はレー
ザビームのエネルギーを直接受けないので活性化しな
い。このレーザビームの照射の後、図２２に示すよう
に、必要な絶縁膜とソース・ドレイン電極を配線して従
来の薄膜トランジスタができる。
るイオン注入法では、ゲート電極に対してほぼ完全に自
己整合的に不純物がソース・ドレイン領域に注入される
が、バケットタイプの質量非分離型のイオン注入装置で
は、イオンをビームによって注入する方法ではないの
で、図１７のＩＰに示すように、基板に対して斜め方向
から入射する不純物もあるので、ゲート電極と重なるシ
リコン層の領域ＧＳにも不純物が注入される。 図１８
に示すようにプレーナー型構造の薄膜トランジスタの製
造工程で、ゲート電極に対してバケットタイプの質量非
分離型のイオン注入装置により不純物を注入すると、図
１７で示した理由により、図１９に示すようにゲート電
極と重なる領域にも不純物が注入されたシリコン層ＩＤ
Ｒが形成される。シリコン層ＩＤＲ中の不純物を活性化
するためにレーザビームＬＡを図２０に示すように照射
すると、図２１に示すようにレーザビームのエネルギー
を直接受けるソース・ドレイン領域ＡＳＤの部分の不純
物は活性化するが、領域ＵＳＤに存在する不純物はレー
ザビームのエネルギーを直接受けないので活性化しな
い。このレーザビームの照射の後、図２２に示すよう
に、必要な絶縁膜とソース・ドレイン電極を配線して従
来の薄膜トランジスタができる。
【００１２】チャンネルの長さ方向における領域ＵＳＤ
の長さは、ゲート絶縁膜が１５０ｎｍでは、２００〜５
００ｎｍである。さらに、領域ＵＳＤのシリコン層はイ
オン注入のために結晶が破壊され非晶質状態である。図
２２に示したようにできた薄膜トランジスタは、ゲート
電極にバイアスを加えてチャンネル領域を導通状態にし
ても、領域ＵＳＤが非晶質状態のため電流が流れない。
ソース・ドレイン領域にバケットタイプのイオン注入装
置により不純物を注入し、レーザビームの照射で不純物
を活性化しても、充分なオン電流が得られず、しかもオ
フ電流が大きくなる問題があった。
の長さは、ゲート絶縁膜が１５０ｎｍでは、２００〜５
００ｎｍである。さらに、領域ＵＳＤのシリコン層はイ
オン注入のために結晶が破壊され非晶質状態である。図
２２に示したようにできた薄膜トランジスタは、ゲート
電極にバイアスを加えてチャンネル領域を導通状態にし
ても、領域ＵＳＤが非晶質状態のため電流が流れない。
ソース・ドレイン領域にバケットタイプのイオン注入装
置により不純物を注入し、レーザビームの照射で不純物
を活性化しても、充分なオン電流が得られず、しかもオ
フ電流が大きくなる問題があった。
【００１３】よって、バケットタイプのイオン注入法を
用いて大面積の基板上に電気的特性の優れた自己整合型
の薄膜トランジスタを形成するためには、ゲート電極と
重なる領域にシリコン層に注入された不純物を活性化で
きる手段が必要である。
用いて大面積の基板上に電気的特性の優れた自己整合型
の薄膜トランジスタを形成するためには、ゲート電極と
重なる領域にシリコン層に注入された不純物を活性化で
きる手段が必要である。
【００１４】
【課題を解決するための手段】本発明は上記の問題に鑑
み、大面積の絶縁基板上の電気的特性の優れた自己整合
型の薄膜トランジスタの形成するため、絶縁基板上にシ
リコン層を被着形成する工程と、上記シリコン層をパタ
ーニングする工程と、絶縁薄膜を被着形成する工程と、
上記絶縁薄膜上にゲート電極を形成する工程と、上記絶
縁薄膜を通して上記シリコン層にバケットタイプの質量
非分離型のイオン注入装置によって不純物を注入する工
程と、上記ゲート電極を薄膜トランジスタのチャンネル
の長さ方向にエッチングする工程と、レーザビームを基
板の薄膜トランジスタが形成される方向から照射するこ
とによって上記不純物を活性化する工程とを含むことを
特徴とする薄膜トランジスタの製造方法を提供する。
み、大面積の絶縁基板上の電気的特性の優れた自己整合
型の薄膜トランジスタの形成するため、絶縁基板上にシ
リコン層を被着形成する工程と、上記シリコン層をパタ
ーニングする工程と、絶縁薄膜を被着形成する工程と、
上記絶縁薄膜上にゲート電極を形成する工程と、上記絶
縁薄膜を通して上記シリコン層にバケットタイプの質量
非分離型のイオン注入装置によって不純物を注入する工
程と、上記ゲート電極を薄膜トランジスタのチャンネル
の長さ方向にエッチングする工程と、レーザビームを基
板の薄膜トランジスタが形成される方向から照射するこ
とによって上記不純物を活性化する工程とを含むことを
特徴とする薄膜トランジスタの製造方法を提供する。
【００１５】本発明は上記の問題に鑑み、大面積の絶縁
基板上の電気的特性の優れた自己整合型の薄膜トランジ
スタの形成するため、絶縁基板上にシリコン層を被着形
成する工程と、上記シリコン層をパターニングする工程
と、絶縁薄膜を被着形成する工程と、上記絶縁薄膜上に
ゲート電極を形成する工程と、上記ゲート電極を陽極酸
化することにより酸化膜を形成する工程と、上記絶縁薄
膜を通して上記シリコン層にバケットタイプの質量被分
離型のイオン注入装置によって不純物を注入する工程
と、上記陽極酸化によって形成された酸化膜を除去する
工程と、レーザビームを基板の薄膜トランジスタが形成
される方向から照射する工程によって上記不純物を活性
化する工程とを含むことを特徴とする薄膜トランジスタ
の製造方法を提供する。
基板上の電気的特性の優れた自己整合型の薄膜トランジ
スタの形成するため、絶縁基板上にシリコン層を被着形
成する工程と、上記シリコン層をパターニングする工程
と、絶縁薄膜を被着形成する工程と、上記絶縁薄膜上に
ゲート電極を形成する工程と、上記ゲート電極を陽極酸
化することにより酸化膜を形成する工程と、上記絶縁薄
膜を通して上記シリコン層にバケットタイプの質量被分
離型のイオン注入装置によって不純物を注入する工程
と、上記陽極酸化によって形成された酸化膜を除去する
工程と、レーザビームを基板の薄膜トランジスタが形成
される方向から照射する工程によって上記不純物を活性
化する工程とを含むことを特徴とする薄膜トランジスタ
の製造方法を提供する。
【００１６】
【実施例】以下、本発明の詳細を図示の実施例によって
説明する。請求項１にあたる第１の実施例を、図１〜図
６の製法工程の断面図で示す。請求項２にあたる第２の
実施例を図７〜図１６の製造工程の断面図で示す。
説明する。請求項１にあたる第１の実施例を、図１〜図
６の製法工程の断面図で示す。請求項２にあたる第２の
実施例を図７〜図１６の製造工程の断面図で示す。
【００１７】請求項１にあたる本発明の第１の実施例を
次に説明する。
次に説明する。
【００１８】図１に示すように例えば透明なガラス基板
などの絶縁基板上に、例えば減圧化学気層成長法によっ
て基板温度５５０〜６５０℃で膜厚１０〜１５０ｎｍの
シリコン層を被着形成する。上記シリコン層の厚みは２
５〜５０ｎｍであるとなお適当である。
などの絶縁基板上に、例えば減圧化学気層成長法によっ
て基板温度５５０〜６５０℃で膜厚１０〜１５０ｎｍの
シリコン層を被着形成する。上記シリコン層の厚みは２
５〜５０ｎｍであるとなお適当である。
【００１９】次に、上記シリコン層にレーザビームを照
射して多結晶シリコン層を形成する。あるいは固相成長
法により多結晶シリコン層を形成する。あるいは、固相
成長法により大粒径の多結晶シリコンを形成した後に、
この多結晶シリコン層にレーザビームを照射してもよ
い。上記レーザビームの照射の工程は必要に応じて基板
の一部の領域のシリコン層にのみ実施してもよい。
射して多結晶シリコン層を形成する。あるいは固相成長
法により多結晶シリコン層を形成する。あるいは、固相
成長法により大粒径の多結晶シリコンを形成した後に、
この多結晶シリコン層にレーザビームを照射してもよ
い。上記レーザビームの照射の工程は必要に応じて基板
の一部の領域のシリコン層にのみ実施してもよい。
【００２０】次に上記シリコン層をリソグラフィー法に
よりパターニングして島状のシリコン層ＰＣＳを形成す
る。
よりパターニングして島状のシリコン層ＰＣＳを形成す
る。
【００２１】本実施例で製作する薄膜トランジスタの閾
値を制御するために、該シリコン層を形成後、例えばイ
オン注入法により必要量の不純物を注入する。
値を制御するために、該シリコン層を形成後、例えばイ
オン注入法により必要量の不純物を注入する。
【００２２】つぎに、上記シリコン層ＰＣＳを覆うよう
に、ゲート絶縁膜ＧＩを、例えば常圧化学気相成長法に
よって、例えば基板温度３００℃で例えば膜厚１５０ｎ
ｍの酸化珪素膜を被着形成する。上記ゲート絶縁膜ＧＩ
の形成方法および形成材料は上記に限られるものではな
い。たとえば、電子サイクロトロン共鳴ＣＶＤ法によっ
てＳｉＯ2を被着形成してもゲート絶縁膜ＧＩとして使
用可能である。さらに、まず電子サイクロトロン共鳴法
（ＥＣＲ法）によるＳｉＯ2を上記シリコン層ＧＩを覆
うように被着形成し、さらに常圧化学気相成長法によっ
てＳｉＯ2を被着形成した、２層構造のゲート絶縁膜で
も良い。
に、ゲート絶縁膜ＧＩを、例えば常圧化学気相成長法に
よって、例えば基板温度３００℃で例えば膜厚１５０ｎ
ｍの酸化珪素膜を被着形成する。上記ゲート絶縁膜ＧＩ
の形成方法および形成材料は上記に限られるものではな
い。たとえば、電子サイクロトロン共鳴ＣＶＤ法によっ
てＳｉＯ2を被着形成してもゲート絶縁膜ＧＩとして使
用可能である。さらに、まず電子サイクロトロン共鳴法
（ＥＣＲ法）によるＳｉＯ2を上記シリコン層ＧＩを覆
うように被着形成し、さらに常圧化学気相成長法によっ
てＳｉＯ2を被着形成した、２層構造のゲート絶縁膜で
も良い。
【００２３】次に、図１に示すようにゲート電極ＧＥを
形成する。不純物を導入したシリコン層を上記ゲート絶
縁膜ＧＩを覆うように被着形成し、続いてパターニング
する。ゲート電極ＧＥはリソグラフィー法によりパター
ニングされ、パターニングに使用したレジストは残す。
上記不純物が導入されたシリコン層としては、リンを不
純物として減圧化学気相成長法により形成されたシリコ
ン層や、ＰＥＣＶＤ法により形成されたリンを含む非晶
質のシリコン層がある。ゲート電極ＧＥはシリコン層に
限らず金属薄膜あるいはシリサイドなどの材質により形
成することもできる。上記ゲート電極ＧＥ上に厚みは、
２００〜４００ｎｍであるが、１μｍ程度のレジストＲ
Ｓが図１の様に被着形成されているので、上記ゲート電
極ＧＥの厚みは２００ｎｍ以下でもよい。
形成する。不純物を導入したシリコン層を上記ゲート絶
縁膜ＧＩを覆うように被着形成し、続いてパターニング
する。ゲート電極ＧＥはリソグラフィー法によりパター
ニングされ、パターニングに使用したレジストは残す。
上記不純物が導入されたシリコン層としては、リンを不
純物として減圧化学気相成長法により形成されたシリコ
ン層や、ＰＥＣＶＤ法により形成されたリンを含む非晶
質のシリコン層がある。ゲート電極ＧＥはシリコン層に
限らず金属薄膜あるいはシリサイドなどの材質により形
成することもできる。上記ゲート電極ＧＥ上に厚みは、
２００〜４００ｎｍであるが、１μｍ程度のレジストＲ
Ｓが図１の様に被着形成されているので、上記ゲート電
極ＧＥの厚みは２００ｎｍ以下でもよい。
【００２４】次に、ソース・ドレイン領域を形成するた
め、バケットタイプの質量非分離型のイオン注入装置に
より、ゲート絶縁膜ＧＩを通して、不純物を注入する。
ゲート絶縁膜が厚み１５０ｎｍの酸化珪素膜である場
合、イオン注入条件は、不純物がリンである場合には、
高周波の出力が７５Ｗであり、加速電圧が１１０ｋｅＶ
であり、３×１０15ｃｍ-2の注入量である。また不純物
がボロンである場合には高周波の出力が７５Ｗであり、
加速電圧が４０ｋｅＶであり、３×１０15ｃｍ-2の注入
量である。イオン注入条件はゲート電極ＧＩの厚み、材
質、シリコン層ＰＣＳの厚みにより適宜変更される。
め、バケットタイプの質量非分離型のイオン注入装置に
より、ゲート絶縁膜ＧＩを通して、不純物を注入する。
ゲート絶縁膜が厚み１５０ｎｍの酸化珪素膜である場
合、イオン注入条件は、不純物がリンである場合には、
高周波の出力が７５Ｗであり、加速電圧が１１０ｋｅＶ
であり、３×１０15ｃｍ-2の注入量である。また不純物
がボロンである場合には高周波の出力が７５Ｗであり、
加速電圧が４０ｋｅＶであり、３×１０15ｃｍ-2の注入
量である。イオン注入条件はゲート電極ＧＩの厚み、材
質、シリコン層ＰＣＳの厚みにより適宜変更される。
【００２５】イオン注入の結果、図２に示されるように
不純物が注入された領域ＩＤＲが形成される。領域ＩＤ
Ｒはゲート電極ＧＥと重なる部分まで及ぶ。
不純物が注入された領域ＩＤＲが形成される。領域ＩＤ
Ｒはゲート電極ＧＥと重なる部分まで及ぶ。
【００２６】次に、図３に示すようにゲート電極ＧＥの
側面を、チャンネルの長さ方向に対してエッチングす
る。図７で示した領域ＵＳＤのチャンネル方向の長さは
２００〜５００ｎｍなので、上記ゲート電極のチャンネ
ル方向のエッチング量は５００ｎｍ以上である。上記ゲ
ート電極のチャンネル方向のエッチング量は、領域ＵＳ
Ｄの長さより長くエッチングする。
側面を、チャンネルの長さ方向に対してエッチングす
る。図７で示した領域ＵＳＤのチャンネル方向の長さは
２００〜５００ｎｍなので、上記ゲート電極のチャンネ
ル方向のエッチング量は５００ｎｍ以上である。上記ゲ
ート電極のチャンネル方向のエッチング量は、領域ＵＳ
Ｄの長さより長くエッチングする。
【００２７】次に、図４に示すようにレジストＲＳを除
去しレーザビームＬＡを照射して、ソース・ドレイン領
域中の不純物を活性化する。ソース・ドレイン領域のシ
リコン層の厚みが２５〜５０ｎｍであり、ゲート電極の
厚みが１５０ｎｍである場合のレーザビームＬＡの照射
条件は、ＸｅＣｌの半値幅５０ｎｓ、波長３０８ｎｍの
エキシマレーザで、基板直前で３００〜５００ｍＪｃｍ
-2のエネルギー強度である。照射するレーザビームのパ
ルス数は複数であっても構わない。レーザビームの照射
雰囲気は大気中である。上記の不純物の活性化の方法に
より、ゲート電極とソース・ドレイン領域が重ならない
構造となるいわゆるオフセット構造となるため、本発明
の薄膜トランジスタの電気的特性は、オフ電流が極めて
小さい特性となる。
去しレーザビームＬＡを照射して、ソース・ドレイン領
域中の不純物を活性化する。ソース・ドレイン領域のシ
リコン層の厚みが２５〜５０ｎｍであり、ゲート電極の
厚みが１５０ｎｍである場合のレーザビームＬＡの照射
条件は、ＸｅＣｌの半値幅５０ｎｓ、波長３０８ｎｍの
エキシマレーザで、基板直前で３００〜５００ｍＪｃｍ
-2のエネルギー強度である。照射するレーザビームのパ
ルス数は複数であっても構わない。レーザビームの照射
雰囲気は大気中である。上記の不純物の活性化の方法に
より、ゲート電極とソース・ドレイン領域が重ならない
構造となるいわゆるオフセット構造となるため、本発明
の薄膜トランジスタの電気的特性は、オフ電流が極めて
小さい特性となる。
【００２８】上記のレーザビームの照射により図５に示
すように、不純物が活性化されたソース・ドレイン領域
ＳＤＲが形成される。上記領域ＵＳＤにもレーザビーム
が照射されるので、シリコン層に注入された不純物は問
題なく活性化される。
すように、不純物が活性化されたソース・ドレイン領域
ＳＤＲが形成される。上記領域ＵＳＤにもレーザビーム
が照射されるので、シリコン層に注入された不純物は問
題なく活性化される。
【００２９】次に図６に示すように層間絶縁膜ＰＡ１を
ゲート電極を基板上に被着形成し、次に上記層間絶縁膜
ＰＡ１とゲート絶縁膜ＧＩを貫くようにコンタクトホー
ルを形成して、ソース・ドレイン電極ＳＤＥを形成す
る。薄膜トランジスタを駆動回路に用いる場合には、上
記ソース・ドレイン電極の材質は、例えば、銅やシリコ
ンを含むアルミニウム薄膜であり、スパッタ法によりこ
のアルミニウム薄膜を被着形成して、リソグラフィー法
によりパターニングする。Ｃ−ＭＯＳ回路の形成のた
め、ｐ型とｎ型のそれぞれの薄膜トランジスタをソース
電極とドレイン電極とゲート電極を適宜配線する。
ゲート電極を基板上に被着形成し、次に上記層間絶縁膜
ＰＡ１とゲート絶縁膜ＧＩを貫くようにコンタクトホー
ルを形成して、ソース・ドレイン電極ＳＤＥを形成す
る。薄膜トランジスタを駆動回路に用いる場合には、上
記ソース・ドレイン電極の材質は、例えば、銅やシリコ
ンを含むアルミニウム薄膜であり、スパッタ法によりこ
のアルミニウム薄膜を被着形成して、リソグラフィー法
によりパターニングする。Ｃ−ＭＯＳ回路の形成のた
め、ｐ型とｎ型のそれぞれの薄膜トランジスタをソース
電極とドレイン電極とゲート電極を適宜配線する。
【００３０】また、薄膜トランジスタを画素トランジス
タとして用いる場合には、ソース・ドレイン電極の一方
を銅やシリコンを含むアルミニウム薄膜で形成し、もう
一方をＩＴＯなどの透明電極で形成する。
タとして用いる場合には、ソース・ドレイン電極の一方
を銅やシリコンを含むアルミニウム薄膜で形成し、もう
一方をＩＴＯなどの透明電極で形成する。
【００３１】また、ソース電極とドレイン電極が交差す
る場合には、このソース電極とドレイン電極の間に層間
絶縁膜を形成する。
る場合には、このソース電極とドレイン電極の間に層間
絶縁膜を形成する。
【００３２】つぎに、薄膜トランジスタを外部環境から
保護するため、窒化珪素のような絶縁膜を被着形成す
る。
保護するため、窒化珪素のような絶縁膜を被着形成す
る。
【００３３】さらにこの次に、水素を含んだ気体中で例
えば３００℃で１時間の熱処理を施して図１ｉの様に目
的とする薄膜トランジスタを得る。ただし、パッシベー
ション膜に３００℃で分解する有機高分子膜を使用する
場合には、該有機高分子膜を形成する前に上記の水素処
理をすることが必要である。
えば３００℃で１時間の熱処理を施して図１ｉの様に目
的とする薄膜トランジスタを得る。ただし、パッシベー
ション膜に３００℃で分解する有機高分子膜を使用する
場合には、該有機高分子膜を形成する前に上記の水素処
理をすることが必要である。
【００３４】次に、請求項１にあたる本発明の第１の実
施例を次に説明する。
施例を次に説明する。
【００３５】図７に示すように例えば透明なガラス基板
などの絶縁基板上に、例えば減圧化学気層成長法によっ
て基板温度５５０〜６５０℃で膜厚１０〜１５０ｎｍの
シリコン層を被着形成する。上記シリコン層の厚みは２
５〜５０ｎｍであるとなお適当である。
などの絶縁基板上に、例えば減圧化学気層成長法によっ
て基板温度５５０〜６５０℃で膜厚１０〜１５０ｎｍの
シリコン層を被着形成する。上記シリコン層の厚みは２
５〜５０ｎｍであるとなお適当である。
【００３６】次に、上記シリコン層にレーザビームを照
射して多結晶シリコン層を形成する。あるいは固相成長
法により多結晶シリコン層を形成する。あるいは、固相
成長法により大粒径の多結晶シリコンを形成した後に、
この多結晶シリコン層にレーザビームを照射してもよ
い。上記レーザビームの照射の工程は必要に応じて基板
の一部の領域のシリコン層にのみ実施してもよい。
射して多結晶シリコン層を形成する。あるいは固相成長
法により多結晶シリコン層を形成する。あるいは、固相
成長法により大粒径の多結晶シリコンを形成した後に、
この多結晶シリコン層にレーザビームを照射してもよ
い。上記レーザビームの照射の工程は必要に応じて基板
の一部の領域のシリコン層にのみ実施してもよい。
【００３７】次に上記シリコン層をリソグラフィー法に
よりパターニングして島状のシリコン層ＰＣＳを形成す
る。
よりパターニングして島状のシリコン層ＰＣＳを形成す
る。
【００３８】本実施例で製作する薄膜トランジスタの閾
値を制御するために、該シリコン層を形成後、例えばイ
オン注入法により必要量の不純物を注入する。
値を制御するために、該シリコン層を形成後、例えばイ
オン注入法により必要量の不純物を注入する。
【００３９】つぎに、上記シリコン層ＰＣＳを覆うよう
に、ゲート絶縁膜ＧＩを、例えば常圧化学気相成長法に
よって、例えば基板温度３００℃で例えば膜厚１５０ｎ
ｍの酸化珪素膜を被着形成する。上記ゲート絶縁膜ＧＩ
の形成方法および形成材料は上記に限られるものではな
い。たとえば、電子サイクロトロン共鳴ＣＶＤ法によっ
てＳｉＯ2を被着形成してもゲート絶縁膜ＧＩとして使
用可能である。さらに、まず電子サイクロトロン共鳴法
（ＥＣＲ法）によるＳｉＯ2を上記シリコン層ＧＩを覆
うように被着形成し、さらに常圧化学気相成長法によっ
てＳｉＯ2を被着形成した、２層構造のゲート絶縁膜で
も良い。
に、ゲート絶縁膜ＧＩを、例えば常圧化学気相成長法に
よって、例えば基板温度３００℃で例えば膜厚１５０ｎ
ｍの酸化珪素膜を被着形成する。上記ゲート絶縁膜ＧＩ
の形成方法および形成材料は上記に限られるものではな
い。たとえば、電子サイクロトロン共鳴ＣＶＤ法によっ
てＳｉＯ2を被着形成してもゲート絶縁膜ＧＩとして使
用可能である。さらに、まず電子サイクロトロン共鳴法
（ＥＣＲ法）によるＳｉＯ2を上記シリコン層ＧＩを覆
うように被着形成し、さらに常圧化学気相成長法によっ
てＳｉＯ2を被着形成した、２層構造のゲート絶縁膜で
も良い。
【００４０】次に、上記ゲート絶縁膜ＧＩの上にゲート
電極ＧＥを被着形成する。上記ゲート電極の材料として
は例えば、Ｔａ金属薄膜が上げられる。スパッタ法によ
りＴａ金属薄膜を上記ゲート絶縁膜ＧＩ上に被着形成
し、次にリソグラフィー法によりパターニングすること
により上記ゲート電極ＧＥを形成する。
電極ＧＥを被着形成する。上記ゲート電極の材料として
は例えば、Ｔａ金属薄膜が上げられる。スパッタ法によ
りＴａ金属薄膜を上記ゲート絶縁膜ＧＩ上に被着形成
し、次にリソグラフィー法によりパターニングすること
により上記ゲート電極ＧＥを形成する。
【００４１】次に、図７の工程で製作された基板をクエ
ン酸などの溶質を含む電界液に浸して、上記ゲート電極
ＧＥを陽極酸化し、図８に示すように上記ゲート電極Ｇ
Ｅを覆う金属酸化膜ＣＯＸを形成する。金属酸化膜ＣＯ
Ｘの厚みは５００〜７００ｎｍである。
ン酸などの溶質を含む電界液に浸して、上記ゲート電極
ＧＥを陽極酸化し、図８に示すように上記ゲート電極Ｇ
Ｅを覆う金属酸化膜ＣＯＸを形成する。金属酸化膜ＣＯ
Ｘの厚みは５００〜７００ｎｍである。
【００４２】次に、ソース・ドレイン領域を形成するた
め、バケットタイプの質量非分離型のイオン注入装置に
より、ゲート絶縁膜ＧＩを通して、図９に示すように不
純物を注入する。ゲート絶縁膜が厚み１５０ｎｍの酸化
珪素膜である場合、イオン注入条件は、不純物がリンで
ある場合には、高周波の出力が７５Ｗであり、加速電圧
が１１０ｋｅＶであり、３×１０15ｃｍ-2の注入量であ
る。また不純物がボロンである場合には高周波の出力が
７５Ｗであり、加速電圧が４０ｋｅＶであり、３×１０
15ｃｍ-2の注入量である。イオン注入条件はゲート電極
ＧＩの厚み、材質、シリコン層ＰＣＳの厚みにより適宜
変更される。
め、バケットタイプの質量非分離型のイオン注入装置に
より、ゲート絶縁膜ＧＩを通して、図９に示すように不
純物を注入する。ゲート絶縁膜が厚み１５０ｎｍの酸化
珪素膜である場合、イオン注入条件は、不純物がリンで
ある場合には、高周波の出力が７５Ｗであり、加速電圧
が１１０ｋｅＶであり、３×１０15ｃｍ-2の注入量であ
る。また不純物がボロンである場合には高周波の出力が
７５Ｗであり、加速電圧が４０ｋｅＶであり、３×１０
15ｃｍ-2の注入量である。イオン注入条件はゲート電極
ＧＩの厚み、材質、シリコン層ＰＣＳの厚みにより適宜
変更される。
【００４３】イオン注入の結果、図１０に示されるよう
に不純物が注入された領域ＩＤＲが形成される。領域Ｉ
ＤＲは金属酸化膜ＣＯＸと重なる部分まで及ぶ。
に不純物が注入された領域ＩＤＲが形成される。領域Ｉ
ＤＲは金属酸化膜ＣＯＸと重なる部分まで及ぶ。
【００４４】次に、図１１に示すように金属酸化膜をエ
ッチング除去する。
ッチング除去する。
【００４５】次に、図１２に示すようにレーザビームＬ
Ａを照射して、ソース・ドレイン領域中の不純物を活性
化する。ソース・ドレイン領域のシリコン層の厚みが２
５〜５０ｎｍであり、ゲート電極の厚みが１５０ｎｍで
ある場合のレーザビームＬＡの照射条件は、ＸｅＣｌの
半値幅５０ｎｓ、波長３０８ｎｍのエキシマレーザで、
基板直前で３００〜５００ｍＪｃｍ-2のエネルギー強度
である。照射するレーザビームのパルス数は複数であっ
ても構わない。レーザビームの照射雰囲気は大気中であ
る。図１７で示した領域ＵＳＤのチャンネル方向の長さ
は２００〜５００ｎｍであり、上記金属酸化膜ＣＯＸの
厚みは５００〜７００ｎｍであるので、金属酸化膜ＣＯ
Ｘのエッチング工程の結果、イオン注入ＩＰ工程により
不純物が注入されたシリコン層ＩＤＲの領域はゲート電
極ＧＥと重なることはない。よって、不純物がイオン注
入されたシリコン層ＩＤＲの全ての領域の不純物はレー
ザビームＬＡの照射により活性化する。
Ａを照射して、ソース・ドレイン領域中の不純物を活性
化する。ソース・ドレイン領域のシリコン層の厚みが２
５〜５０ｎｍであり、ゲート電極の厚みが１５０ｎｍで
ある場合のレーザビームＬＡの照射条件は、ＸｅＣｌの
半値幅５０ｎｓ、波長３０８ｎｍのエキシマレーザで、
基板直前で３００〜５００ｍＪｃｍ-2のエネルギー強度
である。照射するレーザビームのパルス数は複数であっ
ても構わない。レーザビームの照射雰囲気は大気中であ
る。図１７で示した領域ＵＳＤのチャンネル方向の長さ
は２００〜５００ｎｍであり、上記金属酸化膜ＣＯＸの
厚みは５００〜７００ｎｍであるので、金属酸化膜ＣＯ
Ｘのエッチング工程の結果、イオン注入ＩＰ工程により
不純物が注入されたシリコン層ＩＤＲの領域はゲート電
極ＧＥと重なることはない。よって、不純物がイオン注
入されたシリコン層ＩＤＲの全ての領域の不純物はレー
ザビームＬＡの照射により活性化する。
【００４６】上記のレーザビームの照射により図１３に
示すように、不純物が活性化されたソース・ドレイン領
域ＳＤＲが形成される。上記領域ＵＳＤにもレーザビー
ムが照射されるので、シリコン層に注入された不純物は
問題なく活性化される。
示すように、不純物が活性化されたソース・ドレイン領
域ＳＤＲが形成される。上記領域ＵＳＤにもレーザビー
ムが照射されるので、シリコン層に注入された不純物は
問題なく活性化される。
【００４７】次に図１４に示すように層間絶縁膜ＰＡ１
をゲート電極を基板上に被着形成し、次に上記層間絶縁
膜ＰＡ１とゲート絶縁膜ＧＩを貫くようにコンタクトホ
ールを形成して、ソース・ドレイン電極ＳＤＥを形成す
る。薄膜トランジスタを駆動回路に用いる場合には、上
記ソース・ドレイン電極の材質は、例えば、銅やシリコ
ンを含むアルミニウム薄膜であり、スパッタ法によりこ
のアルミニウム薄膜を被着形成して、リソグラフィー法
によりパターニングする。Ｃ−ＭＯＳ回路の形成のた
め、ｐ型とｎ型のそれぞれの薄膜トランジスタをソース
電極とドレイン電極とゲート電極を適宜配線する。
をゲート電極を基板上に被着形成し、次に上記層間絶縁
膜ＰＡ１とゲート絶縁膜ＧＩを貫くようにコンタクトホ
ールを形成して、ソース・ドレイン電極ＳＤＥを形成す
る。薄膜トランジスタを駆動回路に用いる場合には、上
記ソース・ドレイン電極の材質は、例えば、銅やシリコ
ンを含むアルミニウム薄膜であり、スパッタ法によりこ
のアルミニウム薄膜を被着形成して、リソグラフィー法
によりパターニングする。Ｃ−ＭＯＳ回路の形成のた
め、ｐ型とｎ型のそれぞれの薄膜トランジスタをソース
電極とドレイン電極とゲート電極を適宜配線する。
【００４８】また、薄膜トランジスタを画素トランジス
タとして用いる場合には、ソース・ドレイン電極の一方
を銅やシリコンを含むアルミニウム薄膜で形成し、もう
一方をＩＴＯなどの透明電極で形成する。
タとして用いる場合には、ソース・ドレイン電極の一方
を銅やシリコンを含むアルミニウム薄膜で形成し、もう
一方をＩＴＯなどの透明電極で形成する。
【００４９】また、ソース電極とドレイン電極が交差す
る場合には、このソース電極とドレイン電極の間に層間
絶縁膜を形成する。
る場合には、このソース電極とドレイン電極の間に層間
絶縁膜を形成する。
【００５０】つぎに、薄膜トランジスタを外部環境から
保護するため、窒化珪素のような絶縁膜を被着形成す
る。
保護するため、窒化珪素のような絶縁膜を被着形成す
る。
【００５１】さらにこの次に、水素を含んだ気体中で例
えば３００℃で１時間の熱処理を施して図１４の様に目
的とする薄膜トランジスタを得る。ただし、パッシベー
ション膜に３００℃で分解する有機高分子膜を使用する
場合には、該有機高分子膜を形成する前に上記の水素処
理をすることが必要である。
えば３００℃で１時間の熱処理を施して図１４の様に目
的とする薄膜トランジスタを得る。ただし、パッシベー
ション膜に３００℃で分解する有機高分子膜を使用する
場合には、該有機高分子膜を形成する前に上記の水素処
理をすることが必要である。
【００５２】ゲート電極と走査線が同じ材料で同時に形
成される場合には、信号線と走査線の交差部における電
気的な短絡による欠陥を防止するため、図１３の工程の
後に、再びゲート電極を陽極酸化して金属酸化膜ＣＯＸ
を２００ｎｍの厚みで図１５に示すように被着形成し、
次に図１４と同じ様な工程で図１６に示すような薄膜ト
ランジスタを得る。
成される場合には、信号線と走査線の交差部における電
気的な短絡による欠陥を防止するため、図１３の工程の
後に、再びゲート電極を陽極酸化して金属酸化膜ＣＯＸ
を２００ｎｍの厚みで図１５に示すように被着形成し、
次に図１４と同じ様な工程で図１６に示すような薄膜ト
ランジスタを得る。
【００５３】本発明の不純物の活性化の方法により、ゲ
ート電極とソース・ドレイン領域が重ならない構造とな
るいわゆるオフセット構造となるため、本発明の薄膜ト
ランジスタの電気的特性は、オフ電流が極めて小さい特
性となる。また、このオフセットの長さは、金属酸化膜
ＣＯＸの厚みにより制御でき、２００〜５００ｎｍと大
変短いため、薄膜トランジスタのオン電流をほとんど減
少させない。
ート電極とソース・ドレイン領域が重ならない構造とな
るいわゆるオフセット構造となるため、本発明の薄膜ト
ランジスタの電気的特性は、オフ電流が極めて小さい特
性となる。また、このオフセットの長さは、金属酸化膜
ＣＯＸの厚みにより制御でき、２００〜５００ｎｍと大
変短いため、薄膜トランジスタのオン電流をほとんど減
少させない。
【００５４】
【発明の効果】以上説明したように、本発明薄膜トラン
ジスタの製造方法は、バケットタイプの質量非分離型の
イオン注入装置によりゲート電極に重なる領域のシリコ
ン層中に注入された不純物も、チャンネルの長さ方向に
ゲート電極の側面をエッチング除去した後に、レーザビ
ームを照射することにより活性化できる。本発明による
自己整合型の薄膜トランジスタは、オフセット型の構造
になっているので、オフ電流が極めて小さな電気的特性
を示す。またこのオフセットの領域は数百ｎｍ程度であ
るので、オン電流を大きく減少させない。この結果オン
／オフ比の大きな電気的特性となる。チャンネル部のシ
リコン層がレーザビームの照射などにより形成された多
結晶シリコン層であれば充分なオン電流が得られ、さら
に、ソース領域とゲート電極、あるいはドレイン領域と
ゲート電極の間で生じる寄生容量がないため、高速動作
の薄膜トランジスタを形成することが可能になる。
ジスタの製造方法は、バケットタイプの質量非分離型の
イオン注入装置によりゲート電極に重なる領域のシリコ
ン層中に注入された不純物も、チャンネルの長さ方向に
ゲート電極の側面をエッチング除去した後に、レーザビ
ームを照射することにより活性化できる。本発明による
自己整合型の薄膜トランジスタは、オフセット型の構造
になっているので、オフ電流が極めて小さな電気的特性
を示す。またこのオフセットの領域は数百ｎｍ程度であ
るので、オン電流を大きく減少させない。この結果オン
／オフ比の大きな電気的特性となる。チャンネル部のシ
リコン層がレーザビームの照射などにより形成された多
結晶シリコン層であれば充分なオン電流が得られ、さら
に、ソース領域とゲート電極、あるいはドレイン領域と
ゲート電極の間で生じる寄生容量がないため、高速動作
の薄膜トランジスタを形成することが可能になる。
【００５５】すなわち、バケットタイプの質量非分離型
のイオン注入装置によるイオン注入法と本発明によるレ
ーザビームの照射による不純物の活性化により、大面積
の基板上に、電気的特性の優れた自己整合的な薄膜トラ
ンジスタを形成することができる。
のイオン注入装置によるイオン注入法と本発明によるレ
ーザビームの照射による不純物の活性化により、大面積
の基板上に、電気的特性の優れた自己整合的な薄膜トラ
ンジスタを形成することができる。
【００５６】本発明による薄膜トランジスタをアクティ
ブマトリックス型の液晶表示帯の絵素に用いる場合に
は、上記寄生容量の少ない自己整合的な薄膜トランジス
タであるために、前記画面全体に渡って、色ムラ、フリ
ッカー、ゲート信号の遅延などのない良質な画像を得る
ことができる。
ブマトリックス型の液晶表示帯の絵素に用いる場合に
は、上記寄生容量の少ない自己整合的な薄膜トランジス
タであるために、前記画面全体に渡って、色ムラ、フリ
ッカー、ゲート信号の遅延などのない良質な画像を得る
ことができる。
【００５７】さらに、レーザビームによる移動度の大き
な自己整合型の薄膜トランジスタによって高速駆動が可
能なＣ−ＭＯＳ回路をガラス基板上に形成できる。よっ
て、本発明によりアクティブマトリクス法の液晶表示体
の駆動回路を、絵素トランジスタが形成されている同一
基板上に被着形成できるので、アクティブマトリクス方
式の安価な液晶表示体を製造することができる。
な自己整合型の薄膜トランジスタによって高速駆動が可
能なＣ−ＭＯＳ回路をガラス基板上に形成できる。よっ
て、本発明によりアクティブマトリクス法の液晶表示体
の駆動回路を、絵素トランジスタが形成されている同一
基板上に被着形成できるので、アクティブマトリクス方
式の安価な液晶表示体を製造することができる。
【００５８】さらに、本発明は高性能の三次元素子の製
造にも適用可能である。
造にも適用可能である。
【図１】 本発明の第１の実施例の薄膜トランジスタの
製造方法の工程図。
製造方法の工程図。
【図２】 本発明の第１の実施例の薄膜トランジスタの
製造方法の工程図。
製造方法の工程図。
【図３】 本発明の第１の実施例の薄膜トランジスタの
製造方法の工程図。
製造方法の工程図。
【図４】 本発明の第１の実施例の薄膜トランジスタの
製造方法の工程図。
製造方法の工程図。
【図５】 本発明の第１の実施例の薄膜トランジスタの
製造方法の工程図。
製造方法の工程図。
【図６】 本発明の第１の実施例の薄膜トランジスタの
製造方法の工程図。
製造方法の工程図。
【図７】 本発明の第２の実施例の薄膜トランジスタの
製造方法の工程図。
製造方法の工程図。
【図８】 本発明の第２の実施例の薄膜トランジスタの
製造方法の工程図。
製造方法の工程図。
【図９】 本発明の第２の実施例の薄膜トランジスタの
製造方法の工程図。
製造方法の工程図。
【図１０】本発明の第２の実施例の薄膜トランジスタの
製造方法の工程図。
製造方法の工程図。
【図１１】本発明の第２の実施例の薄膜トランジスタの
製造方法の工程図。
製造方法の工程図。
【図１２】本発明の第２の実施例の薄膜トランジスタの
製造方法の工程図。
製造方法の工程図。
【図１３】本発明の第２の実施例の薄膜トランジスタの
製造方法の工程図。
製造方法の工程図。
【図１４】本発明の第２の実施例の薄膜トランジスタの
製造方法の工程図。
製造方法の工程図。
【図１５】本発明の第２の実施例の薄膜トランジスタの
製造方法の工程図。
製造方法の工程図。
【図１６】本発明の第２の実施例の薄膜トランジスタの
製造方法の工程図。
製造方法の工程図。
【図１７】従来の薄膜トランジスタの製造方法の工程
図。
図。
【図１８】従来の薄膜トランジスタの製造方法の工程
図。
図。
【図１９】従来の薄膜トランジスタの製造方法の工程
図。
図。
【図２０】従来の薄膜トランジスタの製造方法の工程
図。
図。
【図２１】従来の薄膜トランジスタの製造方法の工程
図。
図。
【図２２】従来の薄膜トランジスタの製造方法の工程
図。
図。
ＧＬ …絶縁基板 ＰＣＳ …シリコン層 ＧＩ …絶縁薄膜 ＧＥ …ゲート電極 ＲＳ …レジスト ＩＰ …イオン注入 ＩＤＲ …不純物が注入された領域 ＥＧＥ …側面がエッチングされたゲート電極 ＬＡ …レーザビームの照射 ＳＤＲ …不純物が活性化されたソース・ドレイン領域 ＰＡ１ …層間絶縁膜 ＳＤＥ …ソース・ドレイン電極 ＰＡ２ …パッシベーション膜 ＣＯＸ …陽極酸化による金属酸化膜 ＵＳＤ …不純物が注入されたゲート電極と重なる領域 ＡＳＤ …不純物が注入されたゲート電極と重ならない
領域
領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/12 8728−4Ｍ 8617−4Ｍ Ｈ０１Ｌ 21/265 Ｂ
Claims (2)
- 【請求項１】 絶縁基板上にシリコン層を被着形成する
工程と、上記シリコン層をパターニングする工程と、絶
縁薄膜を被着形成する工程と、上記絶縁薄膜上にゲート
電極を形成する工程と、上記絶縁薄膜を通して上記シリ
コン層にバケットタイプの質量非分離型のイオン注入装
置によって不純物を注入する工程と、上記ゲート電極の
側面を薄膜トランジスタのチャンネルの長さ方向にエッ
チングする工程と、レーザビームを基板の薄膜トランジ
スタが形成される方向から照射することによって上記不
純物を活性化する工程とを含むことを特徴とする薄膜ト
ランジスタの製造方法。 - 【請求項２】 絶縁基板上にシリコン層を被着形成する
工程と、上記シリコン層をパターニングする工程と、絶
縁薄膜を被着形成する工程と、上記絶縁薄膜上にゲート
電極を形成する工程と、上記ゲート電極を陽極酸化する
ことにより酸化膜を形成する工程と、上記絶縁薄膜を通
して上記シリコン層にバケットタイプの質量被分離型の
イオン注入装置によって不純物を注入する工程と、上記
陽極酸化によって形成された酸化膜を除去する工程と、
レーザビームを基板の薄膜トランジスタが形成される方
向から照射する工程によって上記不純物を活性化する工
程とを含むことを特徴とする薄膜トランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24363191A JPH0582552A (ja) | 1991-09-24 | 1991-09-24 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24363191A JPH0582552A (ja) | 1991-09-24 | 1991-09-24 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0582552A true JPH0582552A (ja) | 1993-04-02 |
Family
ID=17106699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24363191A Pending JPH0582552A (ja) | 1991-09-24 | 1991-09-24 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0582552A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5618741A (en) * | 1994-04-07 | 1997-04-08 | U.S. Philips Corporation | Manufacture of electronic devices having thin-film transistors |
| WO2001020685A1 (en) * | 1999-09-16 | 2001-03-22 | Matsushita Electric Industrial Co., Ltd. | Thin-film transistor and method for producing the same |
| US6784456B2 (en) * | 2001-08-01 | 2004-08-31 | Nec Corporation | Field effect transistor as well as liquid crystal display using the same |
| US7151017B2 (en) | 2001-01-26 | 2006-12-19 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing semiconductor device |
| US7348227B1 (en) | 1995-03-23 | 2008-03-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
-
1991
- 1991-09-24 JP JP24363191A patent/JPH0582552A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5618741A (en) * | 1994-04-07 | 1997-04-08 | U.S. Philips Corporation | Manufacture of electronic devices having thin-film transistors |
| US7348227B1 (en) | 1995-03-23 | 2008-03-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US7816195B2 (en) | 1995-03-23 | 2010-10-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US8574976B2 (en) | 1995-03-23 | 2013-11-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| WO2001020685A1 (en) * | 1999-09-16 | 2001-03-22 | Matsushita Electric Industrial Co., Ltd. | Thin-film transistor and method for producing the same |
| US7306980B2 (en) | 1999-09-16 | 2007-12-11 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating thin film transistor |
| US7151017B2 (en) | 2001-01-26 | 2006-12-19 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing semiconductor device |
| US7361577B2 (en) | 2001-01-26 | 2008-04-22 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing semiconductor device |
| US6784456B2 (en) * | 2001-08-01 | 2004-08-31 | Nec Corporation | Field effect transistor as well as liquid crystal display using the same |
| US7015084B2 (en) | 2001-08-01 | 2006-03-21 | Nec Corporation | Method of manufacturing a field effect transistor and a liquid crystal display using the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6599783B2 (en) | Method of fabricating a thin film including a protective layer as a mask | |
| JP3503427B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP2564725B2 (ja) | Ｍｏｓ型トランジスタの作製方法 | |
| US5869362A (en) | Method of manufacturing semiconductor device | |
| US20080020554A1 (en) | Method for manufacturing semiconductor device | |
| JP2000277738A (ja) | 薄膜トランジスタおよびその製造方法 | |
| US5937304A (en) | Method for fabricating semiconductor device and method for producing liquid crystal display apparatus | |
| JPH0582552A (ja) | 薄膜トランジスタの製造方法 | |
| KR100634543B1 (ko) | 단결정 실리콘 ｔｆｔ 유기발광 디스플레이 및 그 제조방법 | |
| JP3347340B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP4364481B2 (ja) | 薄膜トランジスタの作製方法 | |
| JPH04340725A (ja) | 薄膜トランジスタの製造方法 | |
| JP3774278B2 (ja) | 液晶表示装置用薄膜トランジスタ基板の製造方法 | |
| KR100271082B1 (ko) | 반도체장치 제작방법 | |
| JPH0832074A (ja) | 半導体装置およびその製造方法 | |
| JP2775458B2 (ja) | 薄膜トランジスタの作製方法 | |
| JP3465772B2 (ja) | 半導体装置の製造方法 | |
| JP3094542B2 (ja) | アクティブマトリクス基板の製造方法 | |
| JPH04305940A (ja) | 薄膜トランジスタの製造方法 | |
| JPH10189499A (ja) | 半導体装置の製造方法 | |
| JPH05175231A (ja) | 薄膜トランジスタおよび薄膜トランジスタの製造方法 | |
| JP3467571B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP2001274413A (ja) | 薄膜トランジスタの製造方法 | |
| JPH04305939A (ja) | 薄膜トランジスタの製造方法 | |
| JPH09237898A (ja) | 多結晶半導体ｔｆｔ、その製造方法、及びｔｆｔ基板 |