JPH05142571A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPH05142571A JPH05142571A JP30622391A JP30622391A JPH05142571A JP H05142571 A JPH05142571 A JP H05142571A JP 30622391 A JP30622391 A JP 30622391A JP 30622391 A JP30622391 A JP 30622391A JP H05142571 A JPH05142571 A JP H05142571A
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Abstract
(57)【要約】
【目的】 製造工程数の大幅な増加や歩留の低下を生じ
ることなく、ＯＮ時の電流駆動能力を低下させないで、
ＯＦＦ時の電流を低下させることにより、トランジスタ
特性に見合った十分高速な駆動回路を提供する 【構成】 基板の同一面上に、それぞれ複数個の画素部
と該画素部の周辺に駆動回路部とを形成してなる液晶表
示装置において、画素部のスイッチ素子を構成する１個
の薄膜トランジスタの単位面積あたりのゲート容量を駆
動回路部を構成する１個の薄膜トランジスタの単位面積
あたりのゲート容量に比べて小さくする。
ることなく、ＯＮ時の電流駆動能力を低下させないで、
ＯＦＦ時の電流を低下させることにより、トランジスタ
特性に見合った十分高速な駆動回路を提供する 【構成】 基板の同一面上に、それぞれ複数個の画素部
と該画素部の周辺に駆動回路部とを形成してなる液晶表
示装置において、画素部のスイッチ素子を構成する１個
の薄膜トランジスタの単位面積あたりのゲート容量を駆
動回路部を構成する１個の薄膜トランジスタの単位面積
あたりのゲート容量に比べて小さくする。
Description
【０００１】
【産業上の利用分野】本発明は、ＯＡ機器の画像表示部
や家庭用テレビなどに使用されるアクティブマトリクス
方式の液晶表示装置に関し、特に駆動回路部が多結晶シ
リコン等の薄膜トランジスタで基板上に一体形成されて
いる液晶表示装置に関する。
や家庭用テレビなどに使用されるアクティブマトリクス
方式の液晶表示装置に関し、特に駆動回路部が多結晶シ
リコン等の薄膜トランジスタで基板上に一体形成されて
いる液晶表示装置に関する。
【０００２】
【従来の技術】多結晶シリコン薄膜トランジスタを用い
たアクティブマトリクス方式の液晶表示装置は、大画面
が得られやすいこと、製造に従来の半導体製造技術が応
用できることなどから使用されている。このため、この
方式の液晶表示装置の高速化、高品位化が望まれてい
る。
たアクティブマトリクス方式の液晶表示装置は、大画面
が得られやすいこと、製造に従来の半導体製造技術が応
用できることなどから使用されている。このため、この
方式の液晶表示装置の高速化、高品位化が望まれてい
る。
【０００３】多結晶シリコン薄膜トランジスタを用いた
アクティブマトリクス方式の従来の液晶表示装置では、
駆動回路部と画素部とを同一基板面上に形成し、駆動回
路部と画素部との薄膜トランジスタについても同一プロ
セスで同時に形成している。このような多結晶シリコン
薄膜トランジスタの電流電圧特性の１例を図４に示す。
図４はチャンネル幅（Ｗ）とチャンネル長（Ｌ）の比
（Ｗ／Ｌ）が 10 ／10のＮＭＯＳについて、ドレイン電
圧（ＶD ）をパラメータとして、ドレイン電流（ＩD ）
のゲート電圧（ＶG）依存性を測定した実験結果であ
る。
アクティブマトリクス方式の従来の液晶表示装置では、
駆動回路部と画素部とを同一基板面上に形成し、駆動回
路部と画素部との薄膜トランジスタについても同一プロ
セスで同時に形成している。このような多結晶シリコン
薄膜トランジスタの電流電圧特性の１例を図４に示す。
図４はチャンネル幅（Ｗ）とチャンネル長（Ｌ）の比
（Ｗ／Ｌ）が 10 ／10のＮＭＯＳについて、ドレイン電
圧（ＶD ）をパラメータとして、ドレイン電流（ＩD ）
のゲート電圧（ＶG）依存性を測定した実験結果であ
る。
【０００４】アモルファスシリコンと比べて 1〜2 桁移
動度が高い多結晶シリコンは高いＯＮ電流が得られる一
方、ゲート逆バイアス時にはゲート電圧に対して指数関
数的に増加するリーク電流が見られる。多結晶シリコン
にみられるこのリーク電流はドレイン近傍の高電界部で
結晶内の欠陥準位を介して流れるトンネル電流で、高移
動度で結晶性が良好な場合においても観察される。
動度が高い多結晶シリコンは高いＯＮ電流が得られる一
方、ゲート逆バイアス時にはゲート電圧に対して指数関
数的に増加するリーク電流が見られる。多結晶シリコン
にみられるこのリーク電流はドレイン近傍の高電界部で
結晶内の欠陥準位を介して流れるトンネル電流で、高移
動度で結晶性が良好な場合においても観察される。
【０００５】この液晶表示装置では、駆動回路部のトラ
ンジスタについては必要な動作速度で回路を動作させる
ために十分大きな電流駆動能力が要求される一方、画素
部のアナログスイッチとして働くトランジスタについて
はＯＮ時に画素部の容量を充電するための十分大きな電
流駆動能力と、ＯＦＦ時に画素電位を保持するための十
分小さなＯＦＦ電流が必要となる。
ンジスタについては必要な動作速度で回路を動作させる
ために十分大きな電流駆動能力が要求される一方、画素
部のアナログスイッチとして働くトランジスタについて
はＯＮ時に画素部の容量を充電するための十分大きな電
流駆動能力と、ＯＦＦ時に画素電位を保持するための十
分小さなＯＦＦ電流が必要となる。
【０００６】駆動方法や寸法によって異なるが、駆動回
路部と画素部とのトランジスタで必要な電流駆動能力を
比べると、通常前者が後者より 1〜2 桁大きい。そのた
め、たとえば 1〜2 桁移動度が低いアモルファスシリコ
ン薄膜トランジスタを用いた液晶表示装置にあっては、
画素部のアナログスイッチのみを薄膜トランジスタで形
成し、駆動回路部は外付けのＩＣを用いるようにしてい
る。結局、画素部のトランジスタについては電流駆動能
力よりもＯＦＦ電流を十分小さくすることが要求されて
いる。
路部と画素部とのトランジスタで必要な電流駆動能力を
比べると、通常前者が後者より 1〜2 桁大きい。そのた
め、たとえば 1〜2 桁移動度が低いアモルファスシリコ
ン薄膜トランジスタを用いた液晶表示装置にあっては、
画素部のアナログスイッチのみを薄膜トランジスタで形
成し、駆動回路部は外付けのＩＣを用いるようにしてい
る。結局、画素部のトランジスタについては電流駆動能
力よりもＯＦＦ電流を十分小さくすることが要求されて
いる。
【０００７】画素部のトランジスタのＯＦＦ電流を下げ
る方法としては、図４から容易に推察できるように、ゲ
ート電圧の小さな領域で使用すればよい。しかし、液晶
セルを駆動するためには画素部の薄膜トランジスタは最
低でもゲート電圧が± 6Ｖ程度の領域で動作できる必要
がある。そのため、ゲート酸化膜を厚くして実効的にゲ
ート電圧を下げ、必要な電源電圧の領域でＯＦＦ電流を
下げることが行なわれている。
る方法としては、図４から容易に推察できるように、ゲ
ート電圧の小さな領域で使用すればよい。しかし、液晶
セルを駆動するためには画素部の薄膜トランジスタは最
低でもゲート電圧が± 6Ｖ程度の領域で動作できる必要
がある。そのため、ゲート酸化膜を厚くして実効的にゲ
ート電圧を下げ、必要な電源電圧の領域でＯＦＦ電流を
下げることが行なわれている。
【０００８】
【発明が解決しようとする課題】しかし、ゲート酸化膜
を厚くして実効的にゲート電圧を下げるとＯＮ時の電流
駆動能力が犠牲にされ、駆動回路についてはトランジス
タ特性に見合った十分な特性を出すことができないとい
う問題があった。
を厚くして実効的にゲート電圧を下げるとＯＮ時の電流
駆動能力が犠牲にされ、駆動回路についてはトランジス
タ特性に見合った十分な特性を出すことができないとい
う問題があった。
【０００９】また、駆動回路部と画素部とを同一基板面
上に形成する場合、一方のゲート酸化膜を同一の製造工
程で厚くすることは困難である。さらに、両者を完全に
別々の製造工程で作ろうとすると、工程数の大幅な増加
や歩留の低下が生じてしまうとの問題もあった。
上に形成する場合、一方のゲート酸化膜を同一の製造工
程で厚くすることは困難である。さらに、両者を完全に
別々の製造工程で作ろうとすると、工程数の大幅な増加
や歩留の低下が生じてしまうとの問題もあった。
【００１０】本発明は、このような問題を解決するため
になされたものであり、工程数の大幅な増加や歩留の低
下を生じることなく、ＯＮ時の電流駆動能力を低下させ
ないでＯＦＦ時の電流を低下させることにより、トラン
ジスタ特性に見合った十分高速な駆動回路を有する液晶
表示装置を提供することを目的とする。
になされたものであり、工程数の大幅な増加や歩留の低
下を生じることなく、ＯＮ時の電流駆動能力を低下させ
ないでＯＦＦ時の電流を低下させることにより、トラン
ジスタ特性に見合った十分高速な駆動回路を有する液晶
表示装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明の液晶表示装置
は、基板の同一面上に、マトリックス状に形成された複
数の画素部と、前記複数の画素部の周辺に形成された駆
動回路部とを有する液晶表示装置において、前記画素部
のスイッチ素子を構成する１個の薄膜トランジスタの単
位面積あたりのゲート容量を前記駆動回路部を構成する
１個の薄膜トランジスタの単位面積あたりのゲート容量
に比べて小さくすることを特徴とする。
は、基板の同一面上に、マトリックス状に形成された複
数の画素部と、前記複数の画素部の周辺に形成された駆
動回路部とを有する液晶表示装置において、前記画素部
のスイッチ素子を構成する１個の薄膜トランジスタの単
位面積あたりのゲート容量を前記駆動回路部を構成する
１個の薄膜トランジスタの単位面積あたりのゲート容量
に比べて小さくすることを特徴とする。
【００１２】本発明の液晶表示装置において、薄膜トラ
ンジスタのゲート容量を変化させるには種々の構成があ
り、いずれの構成でもよい。たとえば、ゲート絶縁膜と
してゲート酸化膜を用いた場合には、酸化膜の厚さを変
化させることにより、ゲート容量を変化させることがで
きる。また、窒化膜などの誘電率の異なる絶縁膜や多層
膜を用いてゲート容量を変化させることもできる。
ンジスタのゲート容量を変化させるには種々の構成があ
り、いずれの構成でもよい。たとえば、ゲート絶縁膜と
してゲート酸化膜を用いた場合には、酸化膜の厚さを変
化させることにより、ゲート容量を変化させることがで
きる。また、窒化膜などの誘電率の異なる絶縁膜や多層
膜を用いてゲート容量を変化させることもできる。
【００１３】本発明の液晶表示装置において、画素部の
ゲート容量を駆動回路部のゲート容量に比べて小さくす
るのであるが、好ましくは、駆動回路部を構成する１個
の薄膜トランジスタの単位面積あたりのゲート容量は画
素部のスイッチ素子を構成する１個の薄膜トランジスタ
の単位面積あたりのゲート容量の 0.5倍以下とする。0.
5倍を超えると、液晶セルを駆動するのに必要な電源電
圧範囲で動作させた場合、十分小さなＯＦＦ電流を達成
することが困難となる。
ゲート容量を駆動回路部のゲート容量に比べて小さくす
るのであるが、好ましくは、駆動回路部を構成する１個
の薄膜トランジスタの単位面積あたりのゲート容量は画
素部のスイッチ素子を構成する１個の薄膜トランジスタ
の単位面積あたりのゲート容量の 0.5倍以下とする。0.
5倍を超えると、液晶セルを駆動するのに必要な電源電
圧範囲で動作させた場合、十分小さなＯＦＦ電流を達成
することが困難となる。
【００１４】製造工程の便宜などから、本発明の液晶表
示装置においては、酸化膜を用いるのが好ましい。
示装置においては、酸化膜を用いるのが好ましい。
【００１５】酸化膜を用いた場合、画素部の薄膜トラン
ジスタのゲート酸化膜厚を十分厚くすることにより、ま
た駆動回路部の薄膜トランジスタのゲート酸化膜厚を十
分薄くすることにより目的を達成できる。
ジスタのゲート酸化膜厚を十分厚くすることにより、ま
た駆動回路部の薄膜トランジスタのゲート酸化膜厚を十
分薄くすることにより目的を達成できる。
【００１６】ゲート酸化膜の膜厚を変えるには種々の方
法があり、いずれの方法でもよい。たとえば次のような
方法がある。
法があり、いずれの方法でもよい。たとえば次のような
方法がある。
【００１７】上ゲート、コプラナー型のＭＯＳトランジ
スタの場合には、最初に薄いゲート酸化膜を形成し、駆
動回路部についてはこのゲート酸化膜の上に通常のＰｏ
ｌｙゲートを形成するとともに、画素部のトランジスタ
については前記ゲート酸化膜上にさらにＣＶＤ法やスパ
ッタ法等により酸化膜を堆積し、その上にメタルゲート
を形成することでゲート酸化膜の厚さを変えることがで
きる。
スタの場合には、最初に薄いゲート酸化膜を形成し、駆
動回路部についてはこのゲート酸化膜の上に通常のＰｏ
ｌｙゲートを形成するとともに、画素部のトランジスタ
については前記ゲート酸化膜上にさらにＣＶＤ法やスパ
ッタ法等により酸化膜を堆積し、その上にメタルゲート
を形成することでゲート酸化膜の厚さを変えることがで
きる。
【００１８】また、最初に厚いゲート酸化膜を画素部と
駆動回路部とに同時に形成し、駆動回路部上のゲート酸
化膜のみをエッチングにより必要な厚さまで削る方法で
もよい。ＣＶＤ法やスパッタ法等で堆積した酸化膜は層
間絶縁膜として兼用することができる。しかし、約4000
オングストローム程度の厚さを必要とする層間絶縁膜に
対して、ゲート絶縁膜厚をこれより薄くしたい場合には
薄くしたい部分のみ選択的にエッチングを行なって絶縁
膜厚を調整することができる。
駆動回路部とに同時に形成し、駆動回路部上のゲート酸
化膜のみをエッチングにより必要な厚さまで削る方法で
もよい。ＣＶＤ法やスパッタ法等で堆積した酸化膜は層
間絶縁膜として兼用することができる。しかし、約4000
オングストローム程度の厚さを必要とする層間絶縁膜に
対して、ゲート絶縁膜厚をこれより薄くしたい場合には
薄くしたい部分のみ選択的にエッチングを行なって絶縁
膜厚を調整することができる。
【００１９】なお、本発明の液晶表示装置には、ガラス
や石英基板などが使用できる。
や石英基板などが使用できる。
【００２０】また、基板の同一面上に形成される回路素
子としては多結晶シリコン薄膜トランジスタを用いるの
が望ましい。多結晶シリコン薄膜トランジスタは、液晶
デバイスに必須のガラス等の透明基板上に比較的安易に
形成することができ、主走査方向駆動回路で必要となる
駆動周波数（たとえばＨＤ−ＴＶの場合には 160ＭＨ
ｚ）についても分割駆動を行なうことにより達成するこ
とができるためである。多結晶シリコン薄膜の成膜は、
減圧ＣＶＤ法、プラズマＣＶＤ法、スパッタ法等で行な
うことができる。その際最初から多結晶シリコン薄膜を
成膜せずに、アモルファス（非晶質）シリコン薄膜を成
膜させ、600 ℃程度で固相成長を行ない多結晶化する方
法、シリコンイオンをイオン注入した後に固相成長させ
る方法、さらには成膜後のシリコン膜もしくは、上記の
方法で成膜した薄膜に、さらに水素プラズマアニール等
の手法でシリコンの未結合手と水素を結合させて電気的
に安定させて、より特性の優れた多結晶シリコン薄膜と
する方法等を用いることにより移動度の大きな半導体薄
膜を得ることができる。
子としては多結晶シリコン薄膜トランジスタを用いるの
が望ましい。多結晶シリコン薄膜トランジスタは、液晶
デバイスに必須のガラス等の透明基板上に比較的安易に
形成することができ、主走査方向駆動回路で必要となる
駆動周波数（たとえばＨＤ−ＴＶの場合には 160ＭＨ
ｚ）についても分割駆動を行なうことにより達成するこ
とができるためである。多結晶シリコン薄膜の成膜は、
減圧ＣＶＤ法、プラズマＣＶＤ法、スパッタ法等で行な
うことができる。その際最初から多結晶シリコン薄膜を
成膜せずに、アモルファス（非晶質）シリコン薄膜を成
膜させ、600 ℃程度で固相成長を行ない多結晶化する方
法、シリコンイオンをイオン注入した後に固相成長させ
る方法、さらには成膜後のシリコン膜もしくは、上記の
方法で成膜した薄膜に、さらに水素プラズマアニール等
の手法でシリコンの未結合手と水素を結合させて電気的
に安定させて、より特性の優れた多結晶シリコン薄膜と
する方法等を用いることにより移動度の大きな半導体薄
膜を得ることができる。
【００２１】本発明の液晶表示装置において、画素電極
および対向電極となる透明導電膜はＩＴＯ（Ｉｎｄｉｕ
ｍ Ｔｉｎ Ｏｘｉｄｅ）膜、酸化錫（ＳｎＯ2 ）膜な
どが使用できる。
および対向電極となる透明導電膜はＩＴＯ（Ｉｎｄｉｕ
ｍ Ｔｉｎ Ｏｘｉｄｅ）膜、酸化錫（ＳｎＯ2 ）膜な
どが使用できる。
【００２２】
【作用】駆動回路部の薄膜トランジスタのゲート酸化膜
厚を十分薄くすることによって、必要な動作速度を得る
のに十分な電流駆動力が達成できる。また、画素部の薄
膜トランジスタのゲート酸化膜厚を十分厚くすることに
よって、液晶セルを駆動するのに必要な電源電圧範囲で
動作させても十分小さなＯＦＦ電流を達成することが可
能となる。
厚を十分薄くすることによって、必要な動作速度を得る
のに十分な電流駆動力が達成できる。また、画素部の薄
膜トランジスタのゲート酸化膜厚を十分厚くすることに
よって、液晶セルを駆動するのに必要な電源電圧範囲で
動作させても十分小さなＯＦＦ電流を達成することが可
能となる。
【００２３】また、画素部の薄膜トランジスタのゲート
酸化膜厚を十分厚くすることにより、画素部のスイッチ
素子のゲート容量が小さくなる。そのため、スイッチＯ
ＦＦ時にスイッチ素子に蓄積されていた電荷が放電する
ことによって生じる画素電位の変動（突き抜け電圧）に
ついても、これを抑えることができる。
酸化膜厚を十分厚くすることにより、画素部のスイッチ
素子のゲート容量が小さくなる。そのため、スイッチＯ
ＦＦ時にスイッチ素子に蓄積されていた電荷が放電する
ことによって生じる画素電位の変動（突き抜け電圧）に
ついても、これを抑えることができる。
【００２４】
実施例１ 実施例１を図１、図２を用いて説明する。
【００２５】図２は等価回路図である。駆動回路部は多
結晶シリコン薄膜トランジスタによるＣＭＯＳ回路で、
垂直駆動回路はシフトレジスタ１２とゲート線駆動用の
バッファ１３とから、水平駆動回路はシフトレジスタ１
４、信号線選択用のアナログスイッチ１５および信号電
位保持用容量１６とからなっている。画素部は各画素に
ついて薄膜トランジスタによるアナログスイッチ１７、
液晶セル１８、および蓄積容量１９を有している。
結晶シリコン薄膜トランジスタによるＣＭＯＳ回路で、
垂直駆動回路はシフトレジスタ１２とゲート線駆動用の
バッファ１３とから、水平駆動回路はシフトレジスタ１
４、信号線選択用のアナログスイッチ１５および信号電
位保持用容量１６とからなっている。画素部は各画素に
ついて薄膜トランジスタによるアナログスイッチ１７、
液晶セル１８、および蓄積容量１９を有している。
【００２６】図１は本発明の液晶表示装置の部分断面図
である。石英基板３上に、駆動回路を構成する薄膜トラ
ンジスタ１および画素部のアナログスイッチを構成する
薄膜トランジスタ２が形成されている。薄膜トランジス
タの活性層４ａ，４ｂは多結晶シリコン薄膜を用いて同
一プロセスで同時に形成される。
である。石英基板３上に、駆動回路を構成する薄膜トラ
ンジスタ１および画素部のアナログスイッチを構成する
薄膜トランジスタ２が形成されている。薄膜トランジス
タの活性層４ａ，４ｂは多結晶シリコン薄膜を用いて同
一プロセスで同時に形成される。
【００２７】薄膜トランジスタ１のゲート絶縁膜５ａは
上記多結晶シリコン薄膜を熱酸化することにより形成さ
れており、薄膜トランジスタ２のゲート絶縁膜５ｂは上
記熱酸化膜およびその上にＣＶＤ法で堆積した酸化膜の
積層構造となっている。上記熱酸化膜は蓄積容量の絶縁
膜（図示せず）として、前記ＣＶＤ法で堆積した酸化膜
は層間絶縁膜７として兼用されている。
上記多結晶シリコン薄膜を熱酸化することにより形成さ
れており、薄膜トランジスタ２のゲート絶縁膜５ｂは上
記熱酸化膜およびその上にＣＶＤ法で堆積した酸化膜の
積層構造となっている。上記熱酸化膜は蓄積容量の絶縁
膜（図示せず）として、前記ＣＶＤ法で堆積した酸化膜
は層間絶縁膜７として兼用されている。
【００２８】薄膜トランジスタ１のゲート電極６ａは不
純物添加を行ない低抵抗化した多結晶シリコン膜で、４
ａ内のソース、ドレイン領域８はゲート電極を用いてセ
ルフアライン法で活性種をイオン打ち込みすることによ
って形成する。一方、薄膜トランジスタ２のゲート電極
６ｂはＡｌ、Ｍｏ−Ｔａ等の金属配線で、４ｂのソー
ス、ドレイン領域８は４ａのソース、ドレイン領域形成
時にレジストマスクを用いて同時に形成される。ソース
電極９ａ，９ｂおよびドレイン電極１０ａ，１０ｂは層
間絶縁膜にコンタクトホールを設けてＡｌ薄膜で形成す
る。画素部のスイッチングトランジスタ２のドレイン電
極１０ｂは透明導電膜による画素電極１１と接続してい
る。
純物添加を行ない低抵抗化した多結晶シリコン膜で、４
ａ内のソース、ドレイン領域８はゲート電極を用いてセ
ルフアライン法で活性種をイオン打ち込みすることによ
って形成する。一方、薄膜トランジスタ２のゲート電極
６ｂはＡｌ、Ｍｏ−Ｔａ等の金属配線で、４ｂのソー
ス、ドレイン領域８は４ａのソース、ドレイン領域形成
時にレジストマスクを用いて同時に形成される。ソース
電極９ａ，９ｂおよびドレイン電極１０ａ，１０ｂは層
間絶縁膜にコンタクトホールを設けてＡｌ薄膜で形成す
る。画素部のスイッチングトランジスタ２のドレイン電
極１０ｂは透明導電膜による画素電極１１と接続してい
る。
【００２９】液晶セルを駆動するのに必要な電源電圧範
囲で、この液晶表示装置を動作させたところ十分小さな
ＯＦＦ電流を達成することができた。
囲で、この液晶表示装置を動作させたところ十分小さな
ＯＦＦ電流を達成することができた。
【００３０】実施例２ 実施例２の部分断面図を図３に示す。本実施例は、画素
部のトランジスタのゲート絶縁膜５ｄと駆動回路部のト
ランジスタのゲート絶縁膜５ｃを両者とも活性層の熱酸
化膜で作った例で、最初に厚い熱酸化膜を形成してお
き、その後駆動回路部については選択的にエッチングす
ることによって酸化膜を一部除去し膜厚を薄くしてい
る。実施例２のゲート電極６ｄは、実施例１と同様に不
純物添加を行い低抵抗化した多結晶シリコン膜で、４ｂ
内のソース、ドレイン領域８はゲート電極６ｄを用いて
セルファライン法で活性種をイオン打ち込みすることに
よって形成する。
部のトランジスタのゲート絶縁膜５ｄと駆動回路部のト
ランジスタのゲート絶縁膜５ｃを両者とも活性層の熱酸
化膜で作った例で、最初に厚い熱酸化膜を形成してお
き、その後駆動回路部については選択的にエッチングす
ることによって酸化膜を一部除去し膜厚を薄くしてい
る。実施例２のゲート電極６ｄは、実施例１と同様に不
純物添加を行い低抵抗化した多結晶シリコン膜で、４ｂ
内のソース、ドレイン領域８はゲート電極６ｄを用いて
セルファライン法で活性種をイオン打ち込みすることに
よって形成する。
【００３１】液晶セルを駆動するのに必要な電源電圧範
囲で、この液晶表示装置を動作させたところ十分小さな
ＯＦＦ電流を達成することができた。
囲で、この液晶表示装置を動作させたところ十分小さな
ＯＦＦ電流を達成することができた。
【００３２】
【発明の効果】本発明による液晶表示装置は、それぞれ
基板の同一面上に形成された画素部の薄膜トランジスタ
のゲート容量を駆動回路部の薄膜トランジスタのゲート
容量に比べて小さくしたので、製造工程数を大幅に増大
させることなくゲート絶縁膜厚の異なった薄膜トランジ
スタを得ることができ、また駆動回路部の薄膜トランジ
スタの電流駆動能力を上げると同時に画素部の薄膜トラ
ンジスタのＯＦＦ電流を十分小さく保つことができ、高
速、高品位の液晶表示装置が得られる。
基板の同一面上に形成された画素部の薄膜トランジスタ
のゲート容量を駆動回路部の薄膜トランジスタのゲート
容量に比べて小さくしたので、製造工程数を大幅に増大
させることなくゲート絶縁膜厚の異なった薄膜トランジ
スタを得ることができ、また駆動回路部の薄膜トランジ
スタの電流駆動能力を上げると同時に画素部の薄膜トラ
ンジスタのＯＦＦ電流を十分小さく保つことができ、高
速、高品位の液晶表示装置が得られる。
【図１】実施例１の液晶表示装置の部分断面を示す図で
ある。
ある。
【図２】実施例１の液晶表示装置の等価回路を示す図で
ある。
ある。
【図３】実施例２の液晶表示装置の部分断面を示す図で
ある。
ある。
【図４】従来の液晶表示装置に用いられている薄膜トラ
ンジスタ（ＮＭＯＳ、Ｗ／Ｌ＝10 ／ 10 （μｍ）、キ
ャリアの電界効果移動度；μ＝60 （ｃｍ2 ／Ｖｓ）、
酸化物層の厚さ；ｔｏｘ＝ 450（オングストローム））
のドレイン電流のゲート電圧依存性を表わす特性図であ
る。
ンジスタ（ＮＭＯＳ、Ｗ／Ｌ＝10 ／ 10 （μｍ）、キ
ャリアの電界効果移動度；μ＝60 （ｃｍ2 ／Ｖｓ）、
酸化物層の厚さ；ｔｏｘ＝ 450（オングストローム））
のドレイン電流のゲート電圧依存性を表わす特性図であ
る。
１………駆動回路を構成する薄膜トランジスタ、２……
…画素部のアナログスイッチを構成する薄膜トランジス
タ、３………石英基板、４ａ、４ｂ………薄膜トランジ
スタの活性層、５ａ、５ｂ、５ｃ、５ｄ………ゲート絶
縁膜、６ａ、６ｂ、６ｃ、６ｄ………ゲート電極、７…
……層間絶縁膜、８………ソース、ドレイン領域、９
ａ、９ｂ………ソース電極、１０ａ、１０ｂ………ドレ
イン電極、１１………画素電極、１２………シフトレジ
スタ、１３………バッファ、１４………シフトレジス
タ、１５………アナログスイッチ、１６………信号電位
保持用容量、１７………アナログスイッチ、１８………
液晶セル、１９………蓄積容量。
…画素部のアナログスイッチを構成する薄膜トランジス
タ、３………石英基板、４ａ、４ｂ………薄膜トランジ
スタの活性層、５ａ、５ｂ、５ｃ、５ｄ………ゲート絶
縁膜、６ａ、６ｂ、６ｃ、６ｄ………ゲート電極、７…
……層間絶縁膜、８………ソース、ドレイン領域、９
ａ、９ｂ………ソース電極、１０ａ、１０ｂ………ドレ
イン電極、１１………画素電極、１２………シフトレジ
スタ、１３………バッファ、１４………シフトレジス
タ、１５………アナログスイッチ、１６………信号電位
保持用容量、１７………アナログスイッチ、１８………
液晶セル、１９………蓄積容量。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/12 Ａ 8728−4Ｍ 29/784
Claims (1)
- 【請求項１】 基板の同一面上に、マトリックス状に形
成された複数の画素部と、前記複数の画素部の周辺に形
成された駆動回路部とを有する液晶表示装置において、
前記画素部のスイッチ素子を構成する１個の薄膜トラン
ジスタの単位面積あたりのゲート容量を前記駆動回路部
を構成する１個の薄膜トランジスタの単位面積あたりの
ゲート容量に比べて小さくすることを特徴とする液晶表
示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30622391A JP3043870B2 (ja) | 1991-11-21 | 1991-11-21 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30622391A JP3043870B2 (ja) | 1991-11-21 | 1991-11-21 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05142571A true JPH05142571A (ja) | 1993-06-11 |
| JP3043870B2 JP3043870B2 (ja) | 2000-05-22 |
Family
ID=17954479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30622391A Expired - Fee Related JP3043870B2 (ja) | 1991-11-21 | 1991-11-21 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3043870B2 (ja) |
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| US7215304B2 (en) | 2002-02-18 | 2007-05-08 | Sanyo Electric Co., Ltd. | Display apparatus in which characteristics of a plurality of transistors are made to differ from one another |
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| US7704859B2 (en) | 2006-05-23 | 2010-04-27 | Epson Imaging Devices Corporation | Electro-optical apparatus, electronic apparatus, and method of manufacturing electro-optical apparatus |
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1991
- 1991-11-21 JP JP30622391A patent/JP3043870B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP3043870B2 (ja) | 2000-05-22 |
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