JP2653572B2 - アクティブマトリクス基板の製造方法 - Google Patents
アクティブマトリクス基板の製造方法Info
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Description
アクティブマトリクス表示装置に使用されるアクティブ
マトリクス基板の製造方法に関し、より詳しくは、スイ
ッチング素子として薄膜トランジスタ(以下TFTと称
する)を備え、かつ表示特性の向上を図るために付加容
量を備えたアクティブマトリクス基板の製造方法に関す
る。
ィブマトリクス表示装置の等価回路図を示す。この表示
装置は、横方向に平行な複数のゲートバス配線24、2
4…に交差して、複数本のソースバス配線25、25…
を縦方向に配設してなる。ゲートバス配線24及びソー
スバス配線25で囲まれた矩形状をなす1つの絵素領域
には、絵素容量(CLC)23及び付加容量(CS)22
が並列に設けられている。加えて、ゲートバス配線24
及びソースバス配線25にはそれぞれTFT21のゲー
ト電極及びソース電極が接続されている。また、TFT
21のドレイン電極には絵素容量23及び付加容量22
が接続されている。
ブマトリクス基板は従来図4に示す製造工程で作製され
ていた。図4(a)に示すように、まず、透明ガラス等
からなる絶縁性基板1の上に、減圧CVD法によって後
に半導体層2となるシリコン層を100nmの厚さに堆積
する。次いで、このシリコン層をホトリソグラフィ法及
びドライエッチング法によってパターンニングし、これ
により半導体層2を形成する。
VD法によって絶縁性基板1上の全面に半導体層2を覆
うようにしてシリコン酸化物からなる絶縁膜3を100n
mの厚さに堆積する。その後、絶縁膜3上の全面にレジ
スト膜4を形成し、次いで該レジスト膜4の半導体層2
の一部である第1容量電極2b上の部分を除去する。そ
して、このレジスト膜4をマスクとして用い、イオン注
入法によって第1容量電極2bとなる部分に、例えばリ
ンPを不純物として、100KeV、5×1015cm-2の
条件下でドーピングする。尚、リンPのドーピング工程
は絶縁膜3を形成する前に行ってもよい。
膜4を除去し、半導体層2上に絶縁膜3を挟んでゲート
電極6及び第2容量電極6aをパターン形成する。ゲー
ト電極6は前述のゲートバス配線24に接続されてい
る。また、第1容量電極2b、絶縁膜3及び第2容量電
極6bにより、前述の付加容量22が形成される。従っ
て、このアクティブマトリクス基板では、絶縁膜3が付
加容量の付加容量絶縁膜として用いられている。
をマスクとして用い、イオン注入法によって、例えばリ
ンを不純物として、100KeV、5×1015cm-2の条
件下でドーピングする。この不純物のイオン注入によ
り、半導体層2のゲート電極6及び第2容量電極6aの
下方以外の部分にソース領域5a及びドレイン領域5b
が形成され、半導体層2のゲート電極6の下方の部分に
チャネル領域2aが形成される。絶縁膜3はゲート絶縁
膜として機能する。以上の工程によりTFT21が作製
される。
板1上の全面にCVD法によってシリコン酸化物からな
る層間絶縁膜7を形成する。そして、ドーピングした不
純物を活性化させるために、該絶縁性基板1を、例えば
窒素中で950℃で30分間熱処理する。その後、層間絶
縁膜7のソース領域5a上及びドレイン領域5b上の部
分にコンタクトホール9a、9bが形成され、該ソース
領域5a上のコンタクトホール9a上にソースバス配線
25が形成される。一方、ドレイン領域5b上のコンタ
クトホール9b上及び層間絶縁膜7上には、絵素電極8
が形成され、これによりアクティブマトリクス基板が作
製される。
向電極が形成された対向基板と貼り合わされ、両者間に
液晶等の表示媒体が封入され、これでアクティブマトリ
クス表示装置の一例としての液晶ディスプレイが作製さ
れる。
アクティブマトリクス基板において、付加容量22には
スイッチング素子であるTFT21を通して電荷の充放
電が繰り返して行われる。付加容量22は充電された電
荷によって絵素容量23に印加される電圧を所定期間保
持する。従って、該電圧を確実に保持するには、付加容
量22を大きく、すなわちその面積を大きくする必要が
ある。
きくしようとすれば、絵素の単位面積に対する有効表示
面積の割合である開口率が低下するため、表示特性が損
なわれることになる。
量22を大きくするために従来以下に示す方法がとられ
ていた。
Ta2O5)で絶縁膜3を形成する。
ば、絶縁膜3の品質(絶縁性)が劣化し、リーク電流を
発生し易く、該リーク電流に起因して付加容量22に充
電された電荷が減少するおそれがある。このため、アク
ティブマトリクス基板を表示装置に組み込んだ場合に、
高品位の表示特性が得られないという欠点があった。
の低下を抑止して、表示特性の向上を図る上で限界があ
った。
解決するものであり、付加容量の面積を大きくすること
なく、所望の付加容量値を確保でき、表示装置に組み込
んだ場合に表示特性を向上できるアクティブマトリクス
基板の製造方法を提供することを目的とする。
リクス基板の製造方法は、スイッチング素子として薄膜
トランジスタを備え、且つ付加容量を備えたアクティブ
マトリクス基板の製造方法において、絶縁性基板に1以
上の穴を形成する工程と、該穴が形成された領域に該付
加容量を形成し、且つその他の領域に該薄膜トランジス
タを形成する工程とを包含してなり、そのことにより上
記目的が達成される。
るものとすると、該穴の底面のみならず、内周面も付加
容量として活用できる。従って、絶縁性基板の表面積に
対する付加容量の占有率を拡大することなく、付加容量
の容量値を大幅に向上できる。換言すれば、開口率を低
下することなく、付加容量の増大が図れる。
ィブマトリクス基板の断面構造を示しており、該アクテ
ィブマトリクス基板は図2に示す工程で作製される。以
下にその詳細を説明する。
ファイヤ等からなる絶縁性基板1上に、フォトリソグラ
フィ法およびドライエッチング法によって丸穴状の穴2
6を複数(図示例では3個)凹設する。該穴26の穴径
は1.2μm、深さは3μmが好ましい。
基板1上に減圧CVD法によって後に半導体層2となる
シリコン層を100nmの厚さに堆積する。次いで、この
シリコン層をホトリソグラフィ法及びドライエッチング
法によってパターンニングし、これにより半導体層2を
形成する。図2(b)に示されるように、該半導体層2
は絶縁性基板1の表面のみならず、穴26、26…の底
面および内周面にも堆積される。なお、シリコン層を堆
積する前に、穴26の底面および内周面に酸化膜又は絶
縁膜を形成することにしてもよい。
1上の全面に半導体層2を覆うようにしてシリコン酸化
物からなる絶縁膜3を100nmの厚さに堆積する。その
後、絶縁膜3上の全面にレジスト膜4を形成し、次い
で、穴26、26…を形成した領域部分のレジスト膜4
を除去する。そして、このレジスト膜4をマスクとして
用い、イオン注入法によってレジスト膜4を除去した部
分に、例えばリンPを不純物として、100KeV、5×
1015cm-2の条件下でドーピングする。これにより、
半導体層2のイオン注入部に第1容量電極2bが形成さ
れる。
されるため、全体として蛇行状をなす。第1容量電極2
bは次に述べる付加容量絶縁膜3と、第2容量電極6a
とで付加容量22(図1参照)を構成する。なお、第1
容量電極2bは上記のように穴26の内周面にも形成さ
れるため、イオン注入は回転イオン注入方式で行われ
る。なお、リンPのドーピング工程は絶縁膜3を形成す
る前に行ってもよい。
膜4を除去し、半導体層2上に絶縁膜3を挟んでゲート
電極6及び第2容量電極6aをパターン形成する。ゲー
ト電極6は図示しないゲートバス配線に接続される。ゲ
ート電極6および第2容量電極6aの膜厚は、例えば
0.5μmとする。
6aをマスクとして用い、イオン注入法によって、例え
ばリンを不純物として、100KeV、5×1015cm-2
の条件下でドーピングする。この不純物のイオン注入に
より、半導体層2のゲート電極6の下方以外の部分にソ
ース領域5a及びドレイン領域5bが形成され、半導体
層2のゲート電極6の下方の部分にチャネル領域2aが
形成される。絶縁膜3はゲート絶縁膜として機能する。
以上の工程によりTFT21が作製される。該TFT2
1は図示のごとく絶縁性基板1上の穴26形成部を除く
部分に形成される。
の全面にCVD法によってシリコン酸化物からなる層間
絶縁膜7を形成する。そして、ドーピングした不純物を
活性化させるために、該絶縁性基板1を、例えば窒素中
で950℃で30分間熱処理する。その後、層間絶縁膜7
のソース領域5a上及びドレイン領域5b上の部分にコ
ンタクトホール9a、9bが形成される。ソース領域5
a上のコンタクトホール9a開口部にはソースバス配線
25が形成される。一方、ドレイン領域5b上のコンタ
クトホール9b開口部及び層間絶縁膜7上の付加容量2
2形成部に相当する部分には、絵素電極8が形成され、
これによりアクティブマトリクス基板が作製される。
対向面側に対向電極が形成された対向基板が貼り合わさ
れ、両基板間に表示媒体としての液晶が封入され、これ
でアクティブクトリクス表示装置が作製される。
の製造方法によれば、開口率を損なうことなく、付加容
量の増大が図れるアクティブマトリクス基板を得ること
ができる。従って、開口率の高い、高品位の表示特性を
有するアクティブマトリクス表示装置を実現できる。
クス基板を示す断面図である。
路を示す図面である。
示す断面図である。
Claims (1)
- 【請求項1】スイッチング素子として薄膜トランジスタ
を備え、且つ付加容量を備えたアクティブマトリクス基
板の製造方法において、絶縁性基板に1以上の穴を形成
する工程と、該穴が形成された領域に該付加容量を形成
し、且つその他の領域に該薄膜トランジスタを形成する
工程とを包含するアクティブマトリクス基板の製造方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14491591A JP2653572B2 (ja) | 1991-06-17 | 1991-06-17 | アクティブマトリクス基板の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14491591A JP2653572B2 (ja) | 1991-06-17 | 1991-06-17 | アクティブマトリクス基板の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04367828A JPH04367828A (ja) | 1992-12-21 |
JP2653572B2 true JP2653572B2 (ja) | 1997-09-17 |
Family
ID=15373215
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14491591A Expired - Lifetime JP2653572B2 (ja) | 1991-06-17 | 1991-06-17 | アクティブマトリクス基板の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2653572B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000081636A (ja) * | 1998-09-03 | 2000-03-21 | Seiko Epson Corp | 電気光学装置及びその製造方法並びに電子機器 |
JP2002353245A (ja) * | 2001-03-23 | 2002-12-06 | Seiko Epson Corp | 電気光学基板装置及びその製造方法、電気光学装置、電子機器、並びに基板装置の製造方法 |
JP5707970B2 (ja) * | 2011-01-26 | 2015-04-30 | セイコーエプソン株式会社 | 電気光学装置及び電子機器 |
-
1991
- 1991-06-17 JP JP14491591A patent/JP2653572B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH04367828A (ja) | 1992-12-21 |
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