JP3106566B2 - 液晶表示装置および製造方法 - Google Patents
液晶表示装置および製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置、特にア
クティブマトリクス液晶表示装置に係わる。
クティブマトリクス液晶表示装置に係わる。
【０００２】
【従来の技術】アクティブマトリクス液晶表示装置は、
図５に示すようにマトリクス状に配列されたスイッチン
グ素子６１によってそれぞれの液晶画素６２を駆動する
ようになされる。
図５に示すようにマトリクス状に配列されたスイッチン
グ素子６１によってそれぞれの液晶画素６２を駆動する
ようになされる。
【０００３】図５において、６３はその垂直走査回路、
６４は映像信号サンプルホールド回路を示す。
６４は映像信号サンプルホールド回路を示す。
【０００４】この構成において、順次スイッチング素子
６１をオンして、液晶画素６２に電位を書き込んだ後
は、その電位を所定時間保持する必要があるが、実際上
スイッチング素子６２としてのトランジスタはオフ時に
もリーク電流が存在することから、これを補償する付加
容量ＣS が各画素毎に設けられる。そして、この付加容
量ＣS は、液晶容量より充分大きいことが必要となる。
６１をオンして、液晶画素６２に電位を書き込んだ後
は、その電位を所定時間保持する必要があるが、実際上
スイッチング素子６２としてのトランジスタはオフ時に
もリーク電流が存在することから、これを補償する付加
容量ＣS が各画素毎に設けられる。そして、この付加容
量ＣS は、液晶容量より充分大きいことが必要となる。
【０００５】このようなアクティブマトリクス液晶表示
装置は、各画素間のクロストークの問題が改善され、精
細な画像表示を行うことができることからその普及が目
覚しい。
装置は、各画素間のクロストークの問題が改善され、精
細な画像表示を行うことができることからその普及が目
覚しい。
【０００６】この種の液晶表示装置は、その一例の要部
の断面図を図６に示すように、例えば透過型構成を採る
場合それぞれガラス、石英等の透明基板より成る相対向
する基板１及び２が設けられ、一方の基板１に、各画素
に対応する画素電極５１が形成され、他方の基板１に
は、対向電極５２が設けられる。
の断面図を図６に示すように、例えば透過型構成を採る
場合それぞれガラス、石英等の透明基板より成る相対向
する基板１及び２が設けられ、一方の基板１に、各画素
に対応する画素電極５１が形成され、他方の基板１に
は、対向電極５２が設けられる。
【０００７】そして、これら基板１及び２間に液晶が充
填された液晶層３が挟持される。
填された液晶層３が挟持される。
【０００８】一方の基板１、例えば石英基板の内面には
半導体層４が形成される。
半導体層４が形成される。
【０００９】半導体層４には、各画素のスイッチング素
子６１となる薄膜トランジスタＴＦＴを構成するソース
／ドレイン（Ｓ／Ｄ）領域５及び６と、これら間にチャ
ンネル形成領域７が形成される。
子６１となる薄膜トランジスタＴＦＴを構成するソース
／ドレイン（Ｓ／Ｄ）領域５及び６と、これら間にチャ
ンネル形成領域７が形成される。
【００１０】また半導体層４のチャンネル形成領域７上
には、ゲート絶縁層８が形成され、これの上にゲート電
極９が被着形成される。
には、ゲート絶縁層８が形成され、これの上にゲート電
極９が被着形成される。
【００１１】ゲート絶縁層８は、高耐圧化をはかる上で
多層構造に形成される。例えば下層にＳｉＯ2 よりなる
第１の絶縁層３１が形成され、これの上に例えばＳｉ3
Ｎ4 よりなる第２の絶縁層３２が形成された２層以上の
多層構造が採られる。
多層構造に形成される。例えば下層にＳｉＯ2 よりなる
第１の絶縁層３１が形成され、これの上に例えばＳｉ3
Ｎ4 よりなる第２の絶縁層３２が形成された２層以上の
多層構造が採られる。
【００１２】一方、基板１上の他部には薄膜トランジス
タＴＦＴの作製と同時にこれと同一工程をもって付加容
量ＣS が形成される。すなわち、この付加容量ＣS は基
板１上に形成した第１の半導体層４の一部に低比抵抗領
域を形成しこれを付加容量Ｃ S を構成する一方の第１電
極２１とし、薄膜トランジスタＴＦＴのゲート絶縁層８
を構成する第１及び第２の絶縁層３１及び３２を付加容
量ＣS を構成する誘電体層２３として構成し、これの上
にゲート電極９の形成と同時に形成した付加容量ＣS を
構成する第２の電極２２を構成するようになされてい
る。
タＴＦＴの作製と同時にこれと同一工程をもって付加容
量ＣS が形成される。すなわち、この付加容量ＣS は基
板１上に形成した第１の半導体層４の一部に低比抵抗領
域を形成しこれを付加容量Ｃ S を構成する一方の第１電
極２１とし、薄膜トランジスタＴＦＴのゲート絶縁層８
を構成する第１及び第２の絶縁層３１及び３２を付加容
量ＣS を構成する誘電体層２３として構成し、これの上
にゲート電極９の形成と同時に形成した付加容量ＣS を
構成する第２の電極２２を構成するようになされてい
る。
【００１３】この構成による液晶表示装置の製造方法を
図７〜図１０に示す各工程における断面図を参照して詳
細に説明する。
図７〜図１０に示す各工程における断面図を参照して詳
細に説明する。
【００１４】図７Ａに示すように、例えば石英よりなる
基板１上にＬＰ−ＣＶＤ（低圧化学的気相成長）法によ
って例えば厚さ８００Åに多結晶シリコンによる第１の
半導体層４を形成する。これに全面的にＳｉのイオン注
入を行い、更に、全面的にチャンネル形成領域７を形成
する第１導電型例えばｐ型不純物Ｂ（ボロン）をドーピ
ングする。その後、この半導体層４を、例えば最終的に
形成する薄膜トランジスタＴＦＴ、付加容量ＣS 、これ
らの連結部、さらに他との連結部等を残し不要部分特に
液晶表示を行う有効画素部分に窓あけをなしたフォトレ
ジスト１０１を被着する。
基板１上にＬＰ−ＣＶＤ（低圧化学的気相成長）法によ
って例えば厚さ８００Åに多結晶シリコンによる第１の
半導体層４を形成する。これに全面的にＳｉのイオン注
入を行い、更に、全面的にチャンネル形成領域７を形成
する第１導電型例えばｐ型不純物Ｂ（ボロン）をドーピ
ングする。その後、この半導体層４を、例えば最終的に
形成する薄膜トランジスタＴＦＴ、付加容量ＣS 、これ
らの連結部、さらに他との連結部等を残し不要部分特に
液晶表示を行う有効画素部分に窓あけをなしたフォトレ
ジスト１０１を被着する。
【００１５】次に、このフォトレジスト１０１をマスク
に図７Ｂに示すように、選択的にエッチングして所要の
パターンとする。
に図７Ｂに示すように、選択的にエッチングして所要の
パターンとする。
【００１６】そして、図７Ｃに示すようにこの半導体層
４の表面を例えば厚さ５００Åに熱酸化してＳｉＯ2 よ
りなる第１の絶縁層３１を形成する。
４の表面を例えば厚さ５００Åに熱酸化してＳｉＯ2 よ
りなる第１の絶縁層３１を形成する。
【００１７】次に、図８Ａに示すように、イオン注入マ
スク層となる例えばフォトレジスト１０１を、最終的に
薄膜トランジスタＴＦＴの形成部上に形成し、これをイ
オン注入マスクとして第２導電型の例えばｎ型の低濃度
の領域を例えばＡｓの５×１０14ｃｍ-2のドーズ量のイ
オン注入によって形成し、付加容量ＣS の第１の電極を
形成する。
スク層となる例えばフォトレジスト１０１を、最終的に
薄膜トランジスタＴＦＴの形成部上に形成し、これをイ
オン注入マスクとして第２導電型の例えばｎ型の低濃度
の領域を例えばＡｓの５×１０14ｃｍ-2のドーズ量のイ
オン注入によって形成し、付加容量ＣS の第１の電極を
形成する。
【００１８】次に、図８Ｂに示すように第１の絶縁層３
１を、全面的Ｓｉ3Ｎ4 をＬＰ−ＣＶＤによって例えば
３００Åの厚さに形成する。そして図示しないが更に必
要に応じてその表面を熱酸化して第３の絶縁層とするＳ
ｉＯ2 層を形成する。
１を、全面的Ｓｉ3Ｎ4 をＬＰ−ＣＶＤによって例えば
３００Åの厚さに形成する。そして図示しないが更に必
要に応じてその表面を熱酸化して第３の絶縁層とするＳ
ｉＯ2 層を形成する。
【００１９】図８Ｃに示すように、薄膜トランジスタＴ
ＦＴのゲート電極９、付加容量ＣS の第２電極２２等を
形成する第２の半導体層、例えば多結晶シリコン層１０
３をＰＬ−ＣＶＤ等によって例えば３５００Åの厚さを
もって形成し、これに例えばりんシリケートガラスを被
着形成して拡散させ、第２の半導体層１０３を低比抵抗
化する。
ＦＴのゲート電極９、付加容量ＣS の第２電極２２等を
形成する第２の半導体層、例えば多結晶シリコン層１０
３をＰＬ−ＣＶＤ等によって例えば３５００Åの厚さを
もって形成し、これに例えばりんシリケートガラスを被
着形成して拡散させ、第２の半導体層１０３を低比抵抗
化する。
【００２０】その後、図９Ａに示すように、りんシリケ
ートガラスをエッチング除去し、第２の半導体層１０３
上に所定のパターンのフォトレジスト１０４を形成す
る。
ートガラスをエッチング除去し、第２の半導体層１０３
上に所定のパターンのフォトレジスト１０４を形成す
る。
【００２１】図９Ｂに示すように、このレジスト１０４
をマスクにして、第２の半導体層１０３をパターンエッ
チングして、薄膜トランジスタＴＦＴのゲート電極９
と、付加容量ＣS の第２電極２２等を形成する。
をマスクにして、第２の半導体層１０３をパターンエッ
チングして、薄膜トランジスタＴＦＴのゲート電極９
と、付加容量ＣS の第２電極２２等を形成する。
【００２２】次にゲート電極９とこれの上のレジスト１
０４をマスクとして第２導電型の例えばｎ型不純物Ａｓ
を１×１０12ｃｍ-2にイオン注入して低濃度Ｓ／Ｄ領域
５及び６を形成し、これら間に第１導電型例えばｐ型の
チャンネル形成領域７を画成する。
０４をマスクとして第２導電型の例えばｎ型不純物Ａｓ
を１×１０12ｃｍ-2にイオン注入して低濃度Ｓ／Ｄ領域
５及び６を形成し、これら間に第１導電型例えばｐ型の
チャンネル形成領域７を画成する。
【００２３】次に図１０Ａに示すように、ゲート電極９
等を形成する第２の半導体層１０３上に、特にゲート電
極９の両側から所要の幅Ｗｓだけ大なる幅をもってフォ
トレジスト１０５を形成し、これをマスクとして第２の
絶縁層のＳｉ3 Ｎ4 をエッチングする。
等を形成する第２の半導体層１０３上に、特にゲート電
極９の両側から所要の幅Ｗｓだけ大なる幅をもってフォ
トレジスト１０５を形成し、これをマスクとして第２の
絶縁層のＳｉ3 Ｎ4 をエッチングする。
【００２４】図１０Ｂに示すように、最終的に薄膜トラ
ンジスタＴＦＴの低比抵抗コンタクト領域１０及びすな
わち、ソース及びドレインの高濃度領域を、第２導電型
例えばｎ型の不純物Ａｓを２×１０15ｃｍ-2のドーズ量
をもってイオン注入して形成する。
ンジスタＴＦＴの低比抵抗コンタクト領域１０及びすな
わち、ソース及びドレインの高濃度領域を、第２導電型
例えばｎ型の不純物Ａｓを２×１０15ｃｍ-2のドーズ量
をもってイオン注入して形成する。
【００２５】その後、フォトレジスト１０６を除去し、
図６に示すように、例えばＰＳＧ（りんシリケートガラ
ス）より成る層間絶縁層５３を全面的に例えばＣＶＤに
よって形成し、コンタクト領域１１上にコンタクト窓５
３Ｗ1 を穿設し、これを通じて領域１１にオーミックに
接触してＡｌ等の導電層を全面的に蒸着、スパッタ等に
よって形成して後、例えばフォトリソグラフィによるパ
ターンエッチングを行って信号線となる配線層５４を形
成する。
図６に示すように、例えばＰＳＧ（りんシリケートガラ
ス）より成る層間絶縁層５３を全面的に例えばＣＶＤに
よって形成し、コンタクト領域１１上にコンタクト窓５
３Ｗ1 を穿設し、これを通じて領域１１にオーミックに
接触してＡｌ等の導電層を全面的に蒸着、スパッタ等に
よって形成して後、例えばフォトリソグラフィによるパ
ターンエッチングを行って信号線となる配線層５４を形
成する。
【００２６】また、全面的に同様の層間絶縁層５３を形
成し、コンタクト領域１０上にコンタクト窓５３Ｗ2 を
穿設し、これを通じて例えばＩＴＯより成る透明導電層
をスパッタ等によって全面的に形成し、これを例えばフ
ォトリソグラフィによるパターンエッチングを行って液
晶の画素電極５１を薄膜トランジスタＴＦＴの一方のＳ
／Ｄ領域６に接続して形成する。
成し、コンタクト領域１０上にコンタクト窓５３Ｗ2 を
穿設し、これを通じて例えばＩＴＯより成る透明導電層
をスパッタ等によって全面的に形成し、これを例えばフ
ォトリソグラフィによるパターンエッチングを行って液
晶の画素電極５１を薄膜トランジスタＴＦＴの一方のＳ
／Ｄ領域６に接続して形成する。
【００２７】そして、これの上に全面的にポリイミド等
より成る配向層（図示せず）を形成する。また、同様に
ＩＴＯ等より成る対向電極５２を有する他方の基板２の
内面に全面的に同様の配向層（図示せず）を形成して両
基板１及び２間に液密空間を形成し、此処に液晶を充填
して液晶層３を形成する。
より成る配向層（図示せず）を形成する。また、同様に
ＩＴＯ等より成る対向電極５２を有する他方の基板２の
内面に全面的に同様の配向層（図示せず）を形成して両
基板１及び２間に液密空間を形成し、此処に液晶を充填
して液晶層３を形成する。
【００２８】上述したように、通常の液晶表示装置にお
いては、その薄膜トランジスタＴＦＴのゲート耐圧を上
げるためにそのゲート絶縁層８は多層構造、すなわち例
えばＳｉＯ2 の第１の絶縁層３１、Ｓｉ3 Ｎ4の第２の
絶縁層３２との少くとも２層以上の構成とするものであ
って、また付加容量ＣS における誘電体層２３としての
すなわち第１電極２１と第２電極２２間に介在させる絶
縁層もトランジスタのＴＦＴのゲート絶縁層８と同一工
程で形成されるために、ゲート絶縁層８の多層構造に対
応する多層構造、図示の例ではＳｉＯ2 −Ｓｉ3 Ｎ4 の
２層構造に形成されて比較的大なる厚みを有することか
ら、この付加領域ＣS の単位面積当りの容量が充分大と
なされていない。このため、この付加容量ＣS の容量を
大とするには、その占有面積が大となってその分同一面
積内における有効液晶表示面積が縮小化されるというこ
とになる。
いては、その薄膜トランジスタＴＦＴのゲート耐圧を上
げるためにそのゲート絶縁層８は多層構造、すなわち例
えばＳｉＯ2 の第１の絶縁層３１、Ｓｉ3 Ｎ4の第２の
絶縁層３２との少くとも２層以上の構成とするものであ
って、また付加容量ＣS における誘電体層２３としての
すなわち第１電極２１と第２電極２２間に介在させる絶
縁層もトランジスタのＴＦＴのゲート絶縁層８と同一工
程で形成されるために、ゲート絶縁層８の多層構造に対
応する多層構造、図示の例ではＳｉＯ2 −Ｓｉ3 Ｎ4 の
２層構造に形成されて比較的大なる厚みを有することか
ら、この付加領域ＣS の単位面積当りの容量が充分大と
なされていない。このため、この付加容量ＣS の容量を
大とするには、その占有面積が大となってその分同一面
積内における有効液晶表示面積が縮小化されるというこ
とになる。
【００２９】
【発明が解決しようとする課題】本発明は、上述した液
晶表示装置において、その付加容量ＣS の単位面積当り
の容量の増大化をはかり、これによって付加容量ＣS の
占有面積の縮小化をはかって液晶の有効表示面積の増加
をはかる。
晶表示装置において、その付加容量ＣS の単位面積当り
の容量の増大化をはかり、これによって付加容量ＣS の
占有面積の縮小化をはかって液晶の有効表示面積の増加
をはかる。
【００３０】
【課題を解決するための手段】本発明においては、図１
に示すように相対向する基板１及び２と、これら基板１
及び２間に配置される液晶層３と、基板１及び２の一方
の基板例えば基板１にマトリクス状に配列された液晶画
素の画素電極５１と、多層構造のゲート絶縁層８を有
し、画素電極５１に接続された薄膜トランジスタＴＦＴ
とを有してなる液晶表示装置を構成するものであるが、
特に本発明においては、画素電極５１が配列された基板
１上に薄膜トランジスタＴＦＴの半導体層すなわちチャ
ンネル形成領域７、ソース／ドレイン（Ｓ／Ｄ）領域５
及び６とを形成する半導体層４によって、すなわちこの
半導体層と同時に形成された同一半導体層よりなる第１
の電極２１と、薄膜トランジスタＴＦＴのゲート電極９
と同一構成層による第２の電極２２と、これら第１及び
第２の電極間に、薄膜トランジスタＴＦＴの積層構造に
よるゲート絶縁層８のうちの特に１の構成材料層例えば
第２の絶縁層３２のみを誘電体層２３とする付加容量Ｃ
S を構成して単位面積当りの容量が大なる付加容量ＣS
を構成する。
に示すように相対向する基板１及び２と、これら基板１
及び２間に配置される液晶層３と、基板１及び２の一方
の基板例えば基板１にマトリクス状に配列された液晶画
素の画素電極５１と、多層構造のゲート絶縁層８を有
し、画素電極５１に接続された薄膜トランジスタＴＦＴ
とを有してなる液晶表示装置を構成するものであるが、
特に本発明においては、画素電極５１が配列された基板
１上に薄膜トランジスタＴＦＴの半導体層すなわちチャ
ンネル形成領域７、ソース／ドレイン（Ｓ／Ｄ）領域５
及び６とを形成する半導体層４によって、すなわちこの
半導体層と同時に形成された同一半導体層よりなる第１
の電極２１と、薄膜トランジスタＴＦＴのゲート電極９
と同一構成層による第２の電極２２と、これら第１及び
第２の電極間に、薄膜トランジスタＴＦＴの積層構造に
よるゲート絶縁層８のうちの特に１の構成材料層例えば
第２の絶縁層３２のみを誘電体層２３とする付加容量Ｃ
S を構成して単位面積当りの容量が大なる付加容量ＣS
を構成する。
【００３１】
【作用】上述の本発明構成によれば、付加容量ＣS に関
しては薄膜トランジスタＴＦＴのゲート絶縁層８を構成
する単一絶縁層によって構成したので、その厚さを充分
小とすることができ、したがって単位面積当りの容量を
増大できることからこの付加容量の面積の縮小化をはか
ることができ、したがってこれによって同一面積におい
ては、有効液晶表示部の面積の増大化をはかることがで
きる。
しては薄膜トランジスタＴＦＴのゲート絶縁層８を構成
する単一絶縁層によって構成したので、その厚さを充分
小とすることができ、したがって単位面積当りの容量を
増大できることからこの付加容量の面積の縮小化をはか
ることができ、したがってこれによって同一面積におい
ては、有効液晶表示部の面積の増大化をはかることがで
きる。
【００３２】
【実施例】本発明による液晶表示装置の一例を、図１の
断面図を参照して説明する。図１において、図６と対応
する部分に同一符号を付して示す。この場合において
も、それぞれガラス、石英等の透明基板より成る相対向
する基板１及び２が設けられ、一方の基板１に、各画素
に対応する画素電極５１が形成され、他方の基板１に
は、対向電極５２が設けられる。
断面図を参照して説明する。図１において、図６と対応
する部分に同一符号を付して示す。この場合において
も、それぞれガラス、石英等の透明基板より成る相対向
する基板１及び２が設けられ、一方の基板１に、各画素
に対応する画素電極５１が形成され、他方の基板１に
は、対向電極５２が設けられる。
【００３３】そして、これら基板１及び２間に液晶が充
填された液晶層３が挟持される。
填された液晶層３が挟持される。
【００３４】一方の基板１、例えば石英基板の内面には
第１の半導体層４が形成される。
第１の半導体層４が形成される。
【００３５】半導体層４には、各画素のスイッチング素
子６１となる薄膜トランジスタＴＦＴを構成するソース
／ドレイン（Ｓ／Ｄ）領域５及び６と、これら間にチャ
ンネル形成領域７が形成される。
子６１となる薄膜トランジスタＴＦＴを構成するソース
／ドレイン（Ｓ／Ｄ）領域５及び６と、これら間にチャ
ンネル形成領域７が形成される。
【００３６】また半導体層４のチャンネル形成領域７上
には、ゲート絶縁層８が形成され、これの上にゲート電
極９が被着形成される。
には、ゲート絶縁層８が形成され、これの上にゲート電
極９が被着形成される。
【００３７】ゲート絶縁層８は、例えば下層にＳｉＯ2
よりなる第１の絶縁層３１が形成され、これの上に例え
ばＳｉ3 Ｎ4 よりなる第２の絶縁層３２が形成され、更
に図示しないがこの第２の絶縁層３２の表面を酸化させ
たＳｉＯ2 より成る第３の絶縁層が形成された２層以上
の多層構造が採られる。
よりなる第１の絶縁層３１が形成され、これの上に例え
ばＳｉ3 Ｎ4 よりなる第２の絶縁層３２が形成され、更
に図示しないがこの第２の絶縁層３２の表面を酸化させ
たＳｉＯ2 より成る第３の絶縁層が形成された２層以上
の多層構造が採られる。
【００３８】一方、基板１上の他部には、薄膜トランジ
スタＴＦＴの作製と並行して同時的にこれと同一工程を
もって付加容量ＣS が形成される。すなわち、この付加
容量ＣS は基板１上に形成した半導体層４の一部に低比
抵抗領域を形成しこれを付加容量ＣS を構成する一方の
第１電極２１とする。
スタＴＦＴの作製と並行して同時的にこれと同一工程を
もって付加容量ＣS が形成される。すなわち、この付加
容量ＣS は基板１上に形成した半導体層４の一部に低比
抵抗領域を形成しこれを付加容量ＣS を構成する一方の
第１電極２１とする。
【００３９】しかしながら本発明においては、薄膜トラ
ンジスタＴＦＴのゲート絶縁層８を構成する多層の絶縁
層のうちの１つの絶縁層のみによって、例えば下層の絶
縁層３１のみによって付加容量ＣS を構成する誘電体層
２３を構成する。そして、これの上にゲート電極９の形
成と同時に形成した付加容量ＣS を構成する第２の電極
２２を構成するようになされている。
ンジスタＴＦＴのゲート絶縁層８を構成する多層の絶縁
層のうちの１つの絶縁層のみによって、例えば下層の絶
縁層３１のみによって付加容量ＣS を構成する誘電体層
２３を構成する。そして、これの上にゲート電極９の形
成と同時に形成した付加容量ＣS を構成する第２の電極
２２を構成するようになされている。
【００４０】次に、この構成による液晶表示装置の本発
明製造方法の一例を、図２〜図４に示す各工程における
断面図を参照して詳細に説明する。本発明装置の製造に
おいても、図２Ａ〜Ｃで各工程順を示すように、図７Ａ
〜Ｃと同様の工程を採る。
明製造方法の一例を、図２〜図４に示す各工程における
断面図を参照して詳細に説明する。本発明装置の製造に
おいても、図２Ａ〜Ｃで各工程順を示すように、図７Ａ
〜Ｃと同様の工程を採る。
【００４１】すなわち、図２Ａに示すように、例えば石
英よりなる基板１上にＬＰ−ＣＶＤ（低圧化学的気相成
長）法によって例えば厚さ８００Åに多結晶シリコンに
よる半導体層４を形成する。これに全面的にＳｉのイオ
ン注入を行い、更に全面的にチャンネル形成領域７を形
成する第１導電型例えばｐ型不純物Ｂ（ボロン）をドー
ピングする。その後、この半導体層４を、例えば最終的
に形成する薄膜トランジスタＴＦＴ、付加容量ＣS 、こ
れらの連結部、さらに他との連結部等を残し不要部分特
に液晶表示を行う有効画素部分に窓あけをなしたフォト
レジスト１０１を被着する。
英よりなる基板１上にＬＰ−ＣＶＤ（低圧化学的気相成
長）法によって例えば厚さ８００Åに多結晶シリコンに
よる半導体層４を形成する。これに全面的にＳｉのイオ
ン注入を行い、更に全面的にチャンネル形成領域７を形
成する第１導電型例えばｐ型不純物Ｂ（ボロン）をドー
ピングする。その後、この半導体層４を、例えば最終的
に形成する薄膜トランジスタＴＦＴ、付加容量ＣS 、こ
れらの連結部、さらに他との連結部等を残し不要部分特
に液晶表示を行う有効画素部分に窓あけをなしたフォト
レジスト１０１を被着する。
【００４２】次に、このフォトレジスト１０１をマスク
に図２Ｂに示すように、選択的にエッチングして所要の
パターンとする。
に図２Ｂに示すように、選択的にエッチングして所要の
パターンとする。
【００４３】そして、図２Ｃに示すように、この半導体
層４の表面を例えば厚さ５００Åに熱酸化してＳｉＯ2
よりなる第１の絶縁層３１を形成する。
層４の表面を例えば厚さ５００Åに熱酸化してＳｉＯ2
よりなる第１の絶縁層３１を形成する。
【００４４】しかしながら、本発明装置を作製する場合
は、次に、図３Ａに示すように、図８Ａで説明した第１
電極２１を形成するイオン注入工程に先立って例えばＣ
ＶＤによって３００Åの厚さのＳｉ3 Ｎ4 を全面的に成
膜して第２の絶縁層３２を形成する。
は、次に、図３Ａに示すように、図８Ａで説明した第１
電極２１を形成するイオン注入工程に先立って例えばＣ
ＶＤによって３００Åの厚さのＳｉ3 Ｎ4 を全面的に成
膜して第２の絶縁層３２を形成する。
【００４５】次に、本発明においては、図３Ｂに示すよ
うに、イオン注入マスク層となる例えばフォトレジスト
１０２を、最終的に形成する薄膜トランジスタＴＦＴの
チャンネル形成領域７とその両側の低濃度のＳ／Ｄ領域
５及び６の形成部上に選択的に形成する。そして、この
レジスト１０２をイオン注入マスクとして第２導電型例
えばｎ型の不純物Ａｓを５×１０14ｃｍ-2のドーズ量で
イオン注入して半導体層４の一部に付加容量ＣS の第１
電極２１を形成する。
うに、イオン注入マスク層となる例えばフォトレジスト
１０２を、最終的に形成する薄膜トランジスタＴＦＴの
チャンネル形成領域７とその両側の低濃度のＳ／Ｄ領域
５及び６の形成部上に選択的に形成する。そして、この
レジスト１０２をイオン注入マスクとして第２導電型例
えばｎ型の不純物Ａｓを５×１０14ｃｍ-2のドーズ量で
イオン注入して半導体層４の一部に付加容量ＣS の第１
電極２１を形成する。
【００４６】つまり、本発明においては、付加容量ＣS
の形成部の第２の絶縁層３２をエッチング除去する。こ
のエッチングは、第２の絶縁層３２が、例えばＳｉ3 Ｎ
4 で、下層の例えばＳｉＯ2 より成る第１の絶縁層とは
エッチング液の異る材料によって構成されることによっ
て、容量ＣS の形成部において第１の絶縁層３１を残し
て第２の絶縁層３２のみをエッチングすることができ
る。
の形成部の第２の絶縁層３２をエッチング除去する。こ
のエッチングは、第２の絶縁層３２が、例えばＳｉ3 Ｎ
4 で、下層の例えばＳｉＯ2 より成る第１の絶縁層とは
エッチング液の異る材料によって構成されることによっ
て、容量ＣS の形成部において第１の絶縁層３１を残し
て第２の絶縁層３２のみをエッチングすることができ
る。
【００４７】そして、この場合、前述した従来装置の製
法では、図８Ａで説明したように、Ｓｉ3 Ｎ4 層による
第２の絶縁層３２の形成前に第１電極２１の形成のため
のイオン注入を行っているが、これはこのイオン注入に
よってＳｉ3 Ｎ4 層の絶縁性を低下させるという考慮に
よるものであるが、本発明においては、付加容量ＣS に
おいては、差程大なる電圧印加はなされず此処おける絶
縁層は、誘電体層３２としての膜厚の縮小化のためにこ
れを排除するというものであり、さらにこのことから、
前述したように図３Ｂの工程で第１電極２１を形成する
ためのイオン注入工程を行う。
法では、図８Ａで説明したように、Ｓｉ3 Ｎ4 層による
第２の絶縁層３２の形成前に第１電極２１の形成のため
のイオン注入を行っているが、これはこのイオン注入に
よってＳｉ3 Ｎ4 層の絶縁性を低下させるという考慮に
よるものであるが、本発明においては、付加容量ＣS に
おいては、差程大なる電圧印加はなされず此処おける絶
縁層は、誘電体層３２としての膜厚の縮小化のためにこ
れを排除するというものであり、さらにこのことから、
前述したように図３Ｂの工程で第１電極２１を形成する
ためのイオン注入工程を行う。
【００４８】次に、図３Ｃに示すように、薄膜トランジ
スタＴＦＴのゲート電極９、付加容量ＣS の第２電極２
２等を形成する第２の半導体層、例えば多結晶シリコン
層１０３をＰＬ−ＣＶＤ等によって例えば３５００Åの
厚さをもって形成し、これに例えばりんシリケートガラ
スを被着形成して拡散させ、第２の半導体層１０３を低
比抵抗化する。
スタＴＦＴのゲート電極９、付加容量ＣS の第２電極２
２等を形成する第２の半導体層、例えば多結晶シリコン
層１０３をＰＬ−ＣＶＤ等によって例えば３５００Åの
厚さをもって形成し、これに例えばりんシリケートガラ
スを被着形成して拡散させ、第２の半導体層１０３を低
比抵抗化する。
【００４９】その後、図４Ａに示すように、第２の半導
体層１０３上に、その薄膜トランジスタＴＦＴのゲート
電極の形成部と、付加容量ＣS の第２電極の形成部にフ
ォトレジスト１０４を形成し、これをマスクとして半導
体層１０４をエッチングして、薄膜トランジスタＴＦＴ
のゲート電極９と、付加容量ＣS の第２電極２２を形成
する。
体層１０３上に、その薄膜トランジスタＴＦＴのゲート
電極の形成部と、付加容量ＣS の第２電極の形成部にフ
ォトレジスト１０４を形成し、これをマスクとして半導
体層１０４をエッチングして、薄膜トランジスタＴＦＴ
のゲート電極９と、付加容量ＣS の第２電極２２を形成
する。
【００５０】次にゲート電極９とこれの上のレジスト１
０４をマスクとして第２導電型の例えばｎ型不純物Ａｓ
を１×１０12ｃｍ-2にイオン注入して低濃度Ｓ／Ｄ領域
５及び６を形成し、これら間に第１導電型例えば、ｐ型
のチャンネル形成領域７を画成する。
０４をマスクとして第２導電型の例えばｎ型不純物Ａｓ
を１×１０12ｃｍ-2にイオン注入して低濃度Ｓ／Ｄ領域
５及び６を形成し、これら間に第１導電型例えば、ｐ型
のチャンネル形成領域７を画成する。
【００５１】ここに、ゲート電極９の幅は、先に形成し
たこれの下のゲート絶縁層としての第２の絶縁層３２の
側縁より所要の幅Ｗｓだけ内側となるように選定され
る。これは、ゲート電極９のソース及びドレイン側の側
縁下に第２の絶縁層３２が残存されて、最終的に得る薄
膜トランジスタＴＦＴにおいてゲート及びソース・ドレ
イン間の耐圧が保持されるようにすることにある。
たこれの下のゲート絶縁層としての第２の絶縁層３２の
側縁より所要の幅Ｗｓだけ内側となるように選定され
る。これは、ゲート電極９のソース及びドレイン側の側
縁下に第２の絶縁層３２が残存されて、最終的に得る薄
膜トランジスタＴＦＴにおいてゲート及びソース・ドレ
イン間の耐圧が保持されるようにすることにある。
【００５２】次に、図４Ｂに示すように、ゲート電極９
等を形成する第２半導体層１０３上に、その両側から所
要の幅だけ大なる幅をもってフォトレジスト１０５を形
成し、これをマスクとして、最終的に薄膜トランジスタ
ＴＦＴの低比抵抗コンタクト領域１０及び１１、すなわ
ち、ソース及びドレインの高濃度領域を、第２導電型例
えばｎ型の不純物Ａｓをこの場合は図１０Ｂで説明した
２×１０15ｃｍ-2より低いドーズ量の１．５×１０ｃｍ
-2をもってイオン注入して形成する。
等を形成する第２半導体層１０３上に、その両側から所
要の幅だけ大なる幅をもってフォトレジスト１０５を形
成し、これをマスクとして、最終的に薄膜トランジスタ
ＴＦＴの低比抵抗コンタクト領域１０及び１１、すなわ
ち、ソース及びドレインの高濃度領域を、第２導電型例
えばｎ型の不純物Ａｓをこの場合は図１０Ｂで説明した
２×１０15ｃｍ-2より低いドーズ量の１．５×１０ｃｍ
-2をもってイオン注入して形成する。
【００５３】このように低ドース量にするのはこの領域
１０及び１１においては、先に図３Ｂで示した第１電極
２１の形成においても、例えば５×１０14ｃｍ-2のドー
ズ量のイオン注入がなされていて実質的に両者のイオン
注入の和の２．０×１０15ｃｍ-2のドーズ量のイオン注
入がなされることに因る。
１０及び１１においては、先に図３Ｂで示した第１電極
２１の形成においても、例えば５×１０14ｃｍ-2のドー
ズ量のイオン注入がなされていて実質的に両者のイオン
注入の和の２．０×１０15ｃｍ-2のドーズ量のイオン注
入がなされることに因る。
【００５４】そして、このように、この図４Ｂのイオン
注入量を小さくできるということは、イオン注入時間の
短縮化がはかれることになる。
注入量を小さくできるということは、イオン注入時間の
短縮化がはかれることになる。
【００５５】その後、フォトレジスト１０５を除去し、
図１に示すように図６で前述したと同様に例えばＰＳＧ
（りんシリケートガラス）より成る層間絶縁層５３を全
面的に例えばＣＶＤによって形成し、コンタクト領域１
１上にコンタクト窓５３Ｗ1 を穿設し、これを通じて領
域１１にオーミックに接触してＡｌ等の導電層を全面的
に蒸着、スパッタ等によって形成して後、例えばフォト
リソグラフィによるパターンエッチングを行って信号線
となる配線層５４を形成する。
図１に示すように図６で前述したと同様に例えばＰＳＧ
（りんシリケートガラス）より成る層間絶縁層５３を全
面的に例えばＣＶＤによって形成し、コンタクト領域１
１上にコンタクト窓５３Ｗ1 を穿設し、これを通じて領
域１１にオーミックに接触してＡｌ等の導電層を全面的
に蒸着、スパッタ等によって形成して後、例えばフォト
リソグラフィによるパターンエッチングを行って信号線
となる配線層５４を形成する。
【００５６】また、全面的に同様の層間絶縁層５３を形
成し、コンタクト領域１０上にコンタクト窓５３Ｗ2 を
穿設し、これを通じて例えばＩＴＯより成る透明導電層
をスパッタ等によって全面的に形成し、これを例えばフ
ォトリソグラフィによるパターンエッチングを行って液
晶の画素電極５１を薄膜トランジスタＴＦＴの一方のＳ
／Ｄ領域６に接続して形成する。
成し、コンタクト領域１０上にコンタクト窓５３Ｗ2 を
穿設し、これを通じて例えばＩＴＯより成る透明導電層
をスパッタ等によって全面的に形成し、これを例えばフ
ォトリソグラフィによるパターンエッチングを行って液
晶の画素電極５１を薄膜トランジスタＴＦＴの一方のＳ
／Ｄ領域６に接続して形成する。
【００５７】そして、これの上に全面的にポリイミド等
より成る配向層（図示せず）を形成する。また、同様に
ＩＴＯ等より成る対向電極５２を有する他方の基板２の
内面に全面的に同様の配向層（図示せず）を形成して両
基板１及び２間に液密空間を形成し、此処に液晶を充填
して液晶層３を形成する。
より成る配向層（図示せず）を形成する。また、同様に
ＩＴＯ等より成る対向電極５２を有する他方の基板２の
内面に全面的に同様の配向層（図示せず）を形成して両
基板１及び２間に液密空間を形成し、此処に液晶を充填
して液晶層３を形成する。
【００５８】上述した本発明によるアクティブマトリク
ス液晶表示装置の製造方法を説明したところから明らか
なように、本発明構成によればその付加容量ＣS を構成
する誘電体層２３としての絶縁層は薄膜トランジスタＴ
ＦＴのゲート絶縁層８を構成する１の絶縁層例えば第２
の絶縁層３２のみによって構成するもので、特段に誘電
体層２３を形成する工程を設ける必要がないのみなら
ず、従来装置では図７〜図１０で示されるように、例え
ばフォトレジスト１０１，１０２，１０４，１０５，１
０６の５工程が存在するが、本発明装置および本発明製
造方法では、フォトレジスト１０１，１０２，１０４，
１０５の４工程を採るものであり、これから明らかなよ
うに、その製造工程数はむしろ減少している。
ス液晶表示装置の製造方法を説明したところから明らか
なように、本発明構成によればその付加容量ＣS を構成
する誘電体層２３としての絶縁層は薄膜トランジスタＴ
ＦＴのゲート絶縁層８を構成する１の絶縁層例えば第２
の絶縁層３２のみによって構成するもので、特段に誘電
体層２３を形成する工程を設ける必要がないのみなら
ず、従来装置では図７〜図１０で示されるように、例え
ばフォトレジスト１０１，１０２，１０４，１０５，１
０６の５工程が存在するが、本発明装置および本発明製
造方法では、フォトレジスト１０１，１０２，１０４，
１０５の４工程を採るものであり、これから明らかなよ
うに、その製造工程数はむしろ減少している。
【００５９】尚、上述の工程において、例えば周辺回路
等にＣ−ＭＯＳが形成される場合は、従来と同様に適当
工程中に、他のチャンネル導電型のトランジスタのソー
ス／ドレイン領域等の形成工程が導入される。
等にＣ−ＭＯＳが形成される場合は、従来と同様に適当
工程中に、他のチャンネル導電型のトランジスタのソー
ス／ドレイン領域等の形成工程が導入される。
【００６０】
【発明の効果】上述したように、本発明構成では、例え
ば、スイッチング素子の薄膜トランジスタにおいては、
そのゲート絶縁層８が多層構造とされて耐圧の向上がは
かられているが、耐圧が差程問題とならない付加容量Ｃ
S の誘電体層２３としてはゲート絶縁層８を構成する絶
縁層の１層のみによって構成されることから、誘電体層
２３の厚さは小となり、単位体積当りの容量の増大化を
はかることができる。
ば、スイッチング素子の薄膜トランジスタにおいては、
そのゲート絶縁層８が多層構造とされて耐圧の向上がは
かられているが、耐圧が差程問題とならない付加容量Ｃ
S の誘電体層２３としてはゲート絶縁層８を構成する絶
縁層の１層のみによって構成されることから、誘電体層
２３の厚さは小となり、単位体積当りの容量の増大化を
はかることができる。
【００６１】したがって一定面積内で同じ容量値を得る
のに、その占有面積の縮小化がはかられ、これによって
液晶表示に用いることのできる有効面積を大とすること
ができることになる。
のに、その占有面積の縮小化がはかられ、これによって
液晶表示に用いることのできる有効面積を大とすること
ができることになる。
【００６２】また、本発明構成によれば、上述した製法
を採ることができることから、前述したように工程数の
低減化と、イオン注入時間の短縮化とがはかられること
によって量産性の向上をはかることができる。
を採ることができることから、前述したように工程数の
低減化と、イオン注入時間の短縮化とがはかられること
によって量産性の向上をはかることができる。
【図１】本発明による液晶表示装置の一例の断面図であ
る。
る。
【図２】本発明装置の一例の一部製造工程図である。
【図３】本発明装置の一例の一部製造工程図である。
【図４】本発明装置の一例の一部製造工程図である。
【図５】アクティブマトリクス液晶表示装置の回路構成
図である。
図である。
【図６】従来の液晶表示装置の断面図である。
【図７】従来装置の製法の一部工程図である。
【図８】従来装置の製法の一部工程図である。
【図９】従来装置の製法の一部工程図である。
【図１０】従来装置の製法の一部工程図である。
１ 基板 ２ 基板 ３ 液晶層 ４ 半導体層 ＣS 付加容量 ２１ 第１電極 ２２ 第２電極 ＴＦＴ 薄膜トランジスタ ３１ 第１の絶縁層 ３２ 第２の絶縁層 ８ ゲート絶縁層 ９ ゲート電極
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−227129（ＪＰ，Ａ) 特開 平２−44317（ＪＰ，Ａ) 特開 平３−163529（ＪＰ，Ａ) 特開 平３−163530（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/1368
Claims (2)
- 【請求項１】 相対向する基板と、これら基板間に配置
された液晶層と、前記基板の一方にマトリクス状に配列
された液晶画素の画素電極と、多層積層構造のゲート絶
縁層を有し前記画素電極に接続された薄膜トランジスタ
とを有してなる液晶表示装置であって、 前記画素電極が配列された前記基板上には、上記薄膜ト
ランジスタの半導体層と同一膜厚半導体層よりなる第１
電極と、前記薄膜トランジスタのゲート電極と同一構成
層による第２電極と、これら第１及び第２電極間に上記
薄膜トランジスタの積層構造のゲート絶縁層のうちの１
の構成材料層のみからなる誘電体層とを有してなり、単
位面積当りの容量が上記薄膜トランジスタの単位面積当
りの容量より大とされた付加容量が形成されてなること
を特徴とする液晶表示装置。 - 【請求項２】 相対向する基板と、これら基板間に配置
された液晶層と、前記基板の一方にマトリクス状に配列
された液晶画素の画素電極と、多層積層構造のゲート絶
縁層を有した薄膜トランジスタと、付加容量とを有して
なる液晶表示装置の製造方法であって、 前記薄膜トランジスタの半導体層に連なる前記付加容量
の第１電極を形成する工程と、 前記薄膜トランジスタの積層構造のゲート絶縁層のうち
の少なくとも１の構成材料層からなり、その単位面積当
りの容量が上記薄膜トランジスタの単位面積当り容量よ
り大となるような前記付加容量の誘電体層を形成する工
程と、 前記薄膜トランジスタのゲート電極と同一構成層による
前記付加容量の第２電極を形成する工程と、 を含むことを特徴とする液晶表示装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18778791A JP3106566B2 (ja) | 1991-07-26 | 1991-07-26 | 液晶表示装置および製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18778791A JP3106566B2 (ja) | 1991-07-26 | 1991-07-26 | 液晶表示装置および製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0534718A JPH0534718A (ja) | 1993-02-12 |
| JP3106566B2 true JP3106566B2 (ja) | 2000-11-06 |
Family
ID=16212222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18778791A Expired - Lifetime JP3106566B2 (ja) | 1991-07-26 | 1991-07-26 | 液晶表示装置および製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3106566B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7619256B2 (en) | 2006-04-26 | 2009-11-17 | Epson Imaging Devices Corporation | Electro-optical device and electronic apparatus |
| US7704859B2 (en) | 2006-05-23 | 2010-04-27 | Epson Imaging Devices Corporation | Electro-optical apparatus, electronic apparatus, and method of manufacturing electro-optical apparatus |
| US7847871B2 (en) | 2007-08-22 | 2010-12-07 | Seiko Epson Corporation | Electro-optical device and electronic apparatus |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07335904A (ja) | 1994-06-14 | 1995-12-22 | Semiconductor Energy Lab Co Ltd | 薄膜半導体集積回路 |
| JP3312083B2 (ja) | 1994-06-13 | 2002-08-05 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JP3059915B2 (ja) * | 1994-09-29 | 2000-07-04 | 三洋電機株式会社 | 表示装置および表示装置の製造方法 |
| JP3973787B2 (ja) | 1997-12-31 | 2007-09-12 | 三星電子株式会社 | 液晶表示装置及びその製造方法 |
| DE69942442D1 (de) | 1999-01-11 | 2010-07-15 | Semiconductor Energy Lab | Halbleiteranordnung mit Treiber-TFT und Pixel-TFT auf einem Substrat |
| US6639244B1 (en) | 1999-01-11 | 2003-10-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
| US6590229B1 (en) | 1999-01-21 | 2003-07-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and process for production thereof |
| JP4514871B2 (ja) * | 1999-01-29 | 2010-07-28 | 株式会社半導体エネルギー研究所 | 半導体装置および電子機器 |
| GB9928353D0 (en) * | 1999-12-01 | 2000-01-26 | Koninkl Philips Electronics Nv | Liquid crystal display and method of manufacture |
| US6639265B2 (en) | 2000-01-26 | 2003-10-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the semiconductor device |
| WO2006129816A1 (en) | 2005-05-31 | 2006-12-07 | Semiconductor Energy Laboratory Co., Ltd. | Communication system and authentication card |
| JP4896588B2 (ja) * | 2005-05-31 | 2012-03-14 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1991
- 1991-07-26 JP JP18778791A patent/JP3106566B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7619256B2 (en) | 2006-04-26 | 2009-11-17 | Epson Imaging Devices Corporation | Electro-optical device and electronic apparatus |
| US7704859B2 (en) | 2006-05-23 | 2010-04-27 | Epson Imaging Devices Corporation | Electro-optical apparatus, electronic apparatus, and method of manufacturing electro-optical apparatus |
| US7847871B2 (en) | 2007-08-22 | 2010-12-07 | Seiko Epson Corporation | Electro-optical device and electronic apparatus |
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| Publication number | Publication date |
|---|---|
| JPH0534718A (ja) | 1993-02-12 |
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