JPH06334185A - 薄膜半導体装置 - Google Patents
薄膜半導体装置Info
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- JPH06334185A JPH06334185A JP5139582A JP13958293A JPH06334185A JP H06334185 A JPH06334185 A JP H06334185A JP 5139582 A JP5139582 A JP 5139582A JP 13958293 A JP13958293 A JP 13958293A JP H06334185 A JPH06334185 A JP H06334185A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
-
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- H01—ELECTRIC ELEMENTS
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- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
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Abstract
(57)【要約】
【目的】 薄膜トランジスタのLDD長縮小化を図る。
【構成】 薄膜半導体装置は絶縁基板1を構成材料と
し、その表面にはトレンチ2が形成されている。半導体
薄膜6は、トレンチ2の底部3、側壁部4及び表面縁部
5に渡ってパタニング形成されておりTFT7の素子領
域となる。TFT7は、ゲート絶縁膜8を介して底部3
の半導体薄膜6に重ねられたゲート電極Gを有する。
又、表面縁部5に形成されたソース領域S/ドレイン領
域Dを有する。さらに、トレンチ2の側壁部4に沿って
前記ソース/ドレイン領域と同一導電型の低濃度不純物
領域が設けられており、LDD領域となっている。
し、その表面にはトレンチ2が形成されている。半導体
薄膜6は、トレンチ2の底部3、側壁部4及び表面縁部
5に渡ってパタニング形成されておりTFT7の素子領
域となる。TFT7は、ゲート絶縁膜8を介して底部3
の半導体薄膜6に重ねられたゲート電極Gを有する。
又、表面縁部5に形成されたソース領域S/ドレイン領
域Dを有する。さらに、トレンチ2の側壁部4に沿って
前記ソース/ドレイン領域と同一導電型の低濃度不純物
領域が設けられており、LDD領域となっている。
Description
【0001】
【産業上の利用分野】本発明は薄膜半導体装置に関す
る。特にアクティブマトリクス型液晶表示装置の駆動基
板に用いられる薄膜半導体装置に関する。詳しくは、薄
膜トランジスタのLDD構造に関する。
る。特にアクティブマトリクス型液晶表示装置の駆動基
板に用いられる薄膜半導体装置に関する。詳しくは、薄
膜トランジスタのLDD構造に関する。
【0002】
【従来の技術】薄膜トランジスタ(TFT)はアクティ
ブマトリクス型液晶表示装置に応用できる為、近年その
開発が活発に行なわれている。特に半導体薄膜材料とし
て多結晶シリコン(poly−Si)は、表示部を構成
するTFTに加えて、周辺駆動回路を構成するTFTを
同一基板上に集積形成できる為注目を集めている。アク
ティブマトリクス型液晶表示装置の画素をオン/オフす
る為のスイッチング素子として用いられるTFTについ
ては、特に画素輝点欠陥の原因となるリーク電流を抑制
する為、従来から様々な構造が提案され実用化されてき
た。例えば、特公平3−38755号公報に開示されて
いる様に、LDD(Lightly Doped Dr
ain)構造のTFT(LDD−TFT)が開発されて
いる。このLDD−TFTはチャネル領域とドレイン領
域端部との間にドレイン領域よりも薄い同一導電型の低
濃度不純物領域を有している。このLDD構造はドレイ
ン領域端部での電界集中を緩和する事ができリーク電流
抑制効果がある為、アクティブマトリクス型液晶表示装
置等の回路素子に応用されている。
ブマトリクス型液晶表示装置に応用できる為、近年その
開発が活発に行なわれている。特に半導体薄膜材料とし
て多結晶シリコン(poly−Si)は、表示部を構成
するTFTに加えて、周辺駆動回路を構成するTFTを
同一基板上に集積形成できる為注目を集めている。アク
ティブマトリクス型液晶表示装置の画素をオン/オフす
る為のスイッチング素子として用いられるTFTについ
ては、特に画素輝点欠陥の原因となるリーク電流を抑制
する為、従来から様々な構造が提案され実用化されてき
た。例えば、特公平3−38755号公報に開示されて
いる様に、LDD(Lightly Doped Dr
ain)構造のTFT(LDD−TFT)が開発されて
いる。このLDD−TFTはチャネル領域とドレイン領
域端部との間にドレイン領域よりも薄い同一導電型の低
濃度不純物領域を有している。このLDD構造はドレイ
ン領域端部での電界集中を緩和する事ができリーク電流
抑制効果がある為、アクティブマトリクス型液晶表示装
置等の回路素子に応用されている。
【0003】本発明の背景を明らかにする為、図11を
参照して従来のLDD構造を簡潔に説明する。石英基板
201の表面には島状にパタニングされたpoly−S
i膜202が形成されている。このpoly−Si膜2
02にはチャネル領域203とその両側にソース領域2
04/ドレイン領域205とが形成されている。又、チ
ャネル領域203の両端部には上述した低濃度不純物領
域(LDD領域)206が介在している。ゲート絶縁膜
207を介してゲート電極208がパタニング形成され
ておりプレーナ型のLDD−TFTを構成する。TFT
の上には第1層間絶縁膜209が成膜されている。さら
にその上には配線電極210がパタニング形成されてお
りコンタクトホールを介してソース領域204に電気接
続されている。又画素電極211もパタニング形成され
ており、同様にコンタクトホールを介してドレイン領域
205に電気接続されている。これらの配線電極210
及び画素電極211は第2層間絶縁膜212により被覆
されている。
参照して従来のLDD構造を簡潔に説明する。石英基板
201の表面には島状にパタニングされたpoly−S
i膜202が形成されている。このpoly−Si膜2
02にはチャネル領域203とその両側にソース領域2
04/ドレイン領域205とが形成されている。又、チ
ャネル領域203の両端部には上述した低濃度不純物領
域(LDD領域)206が介在している。ゲート絶縁膜
207を介してゲート電極208がパタニング形成され
ておりプレーナ型のLDD−TFTを構成する。TFT
の上には第1層間絶縁膜209が成膜されている。さら
にその上には配線電極210がパタニング形成されてお
りコンタクトホールを介してソース領域204に電気接
続されている。又画素電極211もパタニング形成され
ており、同様にコンタクトホールを介してドレイン領域
205に電気接続されている。これらの配線電極210
及び画素電極211は第2層間絶縁膜212により被覆
されている。
【0004】
【発明が解決しようとする課題】アクティブマトリクス
型液晶表示装置用のスイッチング素子としては、LDD
−TFTが最も画像品質、画像再現性、画像均一性とい
う面から優れている。しかしながらLDD領域が必要と
なる為、通常のプレーナ型TFTに比べて素子サイズが
大きくなる。この為、画素開口率が犠牲となり液晶表示
装置の高精細化が妨げられるという課題がある。又、L
DD領域を形成する為にマスクが1枚必要になる。これ
により、薄膜半導体装置製造の工程数が増加するという
課題がある。
型液晶表示装置用のスイッチング素子としては、LDD
−TFTが最も画像品質、画像再現性、画像均一性とい
う面から優れている。しかしながらLDD領域が必要と
なる為、通常のプレーナ型TFTに比べて素子サイズが
大きくなる。この為、画素開口率が犠牲となり液晶表示
装置の高精細化が妨げられるという課題がある。又、L
DD領域を形成する為にマスクが1枚必要になる。これ
により、薄膜半導体装置製造の工程数が増加するという
課題がある。
【0005】なお、逆スタガード型のLDD−TFTも
知られており、例えばChun-Ting,「Inverted Thin-Film
Transistors with a Simple Self-Aligned Lightly Do
pedDrain Structure 」IEEE TRANSACTION ON ELECTRON
DEVICES, VOL.39 No.12 DECEMBER 1992に開示されてい
る。この構造は下部にゲート電極を形成しその上に半導
体薄膜を成膜する。そして、ゲート電極の側壁に位置す
る半導体薄膜の部分にLDD領域を形成する。しかしな
がら、LDD領域を形成する為にソース/ドレインマス
クとなるスペーサが必要となる。この為専用のマスクが
必要になり製造工程数が増加する。又、LDD領域を長
くとる為にはゲート電極等の膜厚を大きくする必要があ
り、段差により金属配線の断線故障等が多発する。
知られており、例えばChun-Ting,「Inverted Thin-Film
Transistors with a Simple Self-Aligned Lightly Do
pedDrain Structure 」IEEE TRANSACTION ON ELECTRON
DEVICES, VOL.39 No.12 DECEMBER 1992に開示されてい
る。この構造は下部にゲート電極を形成しその上に半導
体薄膜を成膜する。そして、ゲート電極の側壁に位置す
る半導体薄膜の部分にLDD領域を形成する。しかしな
がら、LDD領域を形成する為にソース/ドレインマス
クとなるスペーサが必要となる。この為専用のマスクが
必要になり製造工程数が増加する。又、LDD領域を長
くとる為にはゲート電極等の膜厚を大きくする必要があ
り、段差により金属配線の断線故障等が多発する。
【0006】
【課題を解決するための手段】上述した従来の技術の課
題を解決する為以下の手段を講じた。即ち、本発明にか
かる薄膜半導体装置はトレンチが形成された絶縁基板
と、トレンチの底部、側壁部及び表面縁部に渡ってパタ
ニング形成された半導体薄膜を素子領域とするトランジ
スタとを含んでいる。該トランジスタはゲート絶縁膜を
介して底部の半導体薄膜に重ねられたゲート電極と、表
面縁部の半導体薄膜に形成されたソース/ドレイン領域
と、このソース/ドレイン領域に隣接し前記側壁部の半
導体薄膜に形成された前記ソース/ドレイン領域と同一
導電型の低濃度不純物領域とを有する。
題を解決する為以下の手段を講じた。即ち、本発明にか
かる薄膜半導体装置はトレンチが形成された絶縁基板
と、トレンチの底部、側壁部及び表面縁部に渡ってパタ
ニング形成された半導体薄膜を素子領域とするトランジ
スタとを含んでいる。該トランジスタはゲート絶縁膜を
介して底部の半導体薄膜に重ねられたゲート電極と、表
面縁部の半導体薄膜に形成されたソース/ドレイン領域
と、このソース/ドレイン領域に隣接し前記側壁部の半
導体薄膜に形成された前記ソース/ドレイン領域と同一
導電型の低濃度不純物領域とを有する。
【0007】又、本発明にかかる液晶表示装置は画素電
極と薄膜トランジスタが集積的に形成された薄膜半導体
基板と、対向電極を有し所定の間隙を介して対面配置さ
れた対向基板と、該間隙内に保持された液晶とから構成
されている。該薄膜トランジスタは、基板表面に設けら
れたトレンチの底部、側壁部及び表面縁部に渡って形成
された半導体薄膜を素子領域とする。ゲート絶縁膜を介
して底部の半導体薄膜に重ねられたゲート電極と、表面
縁部の半導体薄膜に形成されたソース/ドレイン領域
と、このソース/ドレイン領域に隣接し前記側壁部の半
導体薄膜に形成された前記ソース/ドレイン領域と同一
導電型の低濃度不純物領域とから構成されている。
極と薄膜トランジスタが集積的に形成された薄膜半導体
基板と、対向電極を有し所定の間隙を介して対面配置さ
れた対向基板と、該間隙内に保持された液晶とから構成
されている。該薄膜トランジスタは、基板表面に設けら
れたトレンチの底部、側壁部及び表面縁部に渡って形成
された半導体薄膜を素子領域とする。ゲート絶縁膜を介
して底部の半導体薄膜に重ねられたゲート電極と、表面
縁部の半導体薄膜に形成されたソース/ドレイン領域
と、このソース/ドレイン領域に隣接し前記側壁部の半
導体薄膜に形成された前記ソース/ドレイン領域と同一
導電型の低濃度不純物領域とから構成されている。
【0008】さらに、本発明にかかる薄膜トランジスタ
の製造方法は、絶縁基板表面にトレンチを形成する工程
と、該トレンチの底部、側壁部及び表面縁部に渡って半
導体薄膜をパタニング形成する工程と、ゲート絶縁膜を
介して底部にゲート電極を設ける工程と、ゲート電極を
マスクとして不純物を注入し側壁部の半導体薄膜に低濃
度不純物領域を形成する工程と、トレンチに対してレジ
ストを選択的に埋め込む工程と、該レジストをマスクと
して表面縁部の半導体薄膜に不純物を注入しソース/ド
レイン領域を形成する工程とからなる。好ましくは、ポ
ジ型のレジストを基板に適応した後全面露光して表面の
みから感光したレジストを除去し、未感光のレジストで
トレンチを埋め込む様にしている。
の製造方法は、絶縁基板表面にトレンチを形成する工程
と、該トレンチの底部、側壁部及び表面縁部に渡って半
導体薄膜をパタニング形成する工程と、ゲート絶縁膜を
介して底部にゲート電極を設ける工程と、ゲート電極を
マスクとして不純物を注入し側壁部の半導体薄膜に低濃
度不純物領域を形成する工程と、トレンチに対してレジ
ストを選択的に埋め込む工程と、該レジストをマスクと
して表面縁部の半導体薄膜に不純物を注入しソース/ド
レイン領域を形成する工程とからなる。好ましくは、ポ
ジ型のレジストを基板に適応した後全面露光して表面の
みから感光したレジストを除去し、未感光のレジストで
トレンチを埋め込む様にしている。
【0009】
【作用】本発明ではTFTをトレンチ構造とし、さらに
トレンチ側壁に低濃度不純物領域(LDD領域)を設け
る様にしている。トレンチの側壁に沿って形成されたL
DD領域はトランジスタの平面的な寸法に影響を及ぼさ
ない為、通常のLDD領域を備えていない薄膜トランジ
スタと同等の素子サイズに抑える事ができる。この様
に、LDD−TFTをトレンチ構造にする事によって、
平面的に見たトランジスタの寸法を縮小化できる。これ
により薄膜トランジスタの微細化が促進できるので、画
素スイッチング用のトランジスタに限らず周辺回路に用
いられるトランジスタも小型化できシフトレジスタ等の
高集積化が可能になる。
トレンチ側壁に低濃度不純物領域(LDD領域)を設け
る様にしている。トレンチの側壁に沿って形成されたL
DD領域はトランジスタの平面的な寸法に影響を及ぼさ
ない為、通常のLDD領域を備えていない薄膜トランジ
スタと同等の素子サイズに抑える事ができる。この様
に、LDD−TFTをトレンチ構造にする事によって、
平面的に見たトランジスタの寸法を縮小化できる。これ
により薄膜トランジスタの微細化が促進できるので、画
素スイッチング用のトランジスタに限らず周辺回路に用
いられるトランジスタも小型化できシフトレジスタ等の
高集積化が可能になる。
【0010】本発明によればトレンチに対してレジスト
を選択的に埋め込み、このレジストをマスクとして表面
縁部の半導体薄膜に不純物を注入しソース/ドレイン領
域を形成している。レジストの選択的埋め込みはポジ型
を利用する事により特にフォトマスクを必要としない。
従って、従来の様に工程数増加をもたらす事なく、LD
D構造を得る事が可能である。なお、トレンチ型のTF
Tについては同一出願人の先願にかかる特願平4−35
1648号に開示されている。本発明はこの先願に開示
されたトレンチ型TFTをさらに改善し、LDD構造を
導入したものである。
を選択的に埋め込み、このレジストをマスクとして表面
縁部の半導体薄膜に不純物を注入しソース/ドレイン領
域を形成している。レジストの選択的埋め込みはポジ型
を利用する事により特にフォトマスクを必要としない。
従って、従来の様に工程数増加をもたらす事なく、LD
D構造を得る事が可能である。なお、トレンチ型のTF
Tについては同一出願人の先願にかかる特願平4−35
1648号に開示されている。本発明はこの先願に開示
されたトレンチ型TFTをさらに改善し、LDD構造を
導入したものである。
【0011】
【実施例】以下図面を参照して本発明の好適な実施例を
詳細に説明する。図1は本発明にかかる薄膜半導体装置
の一実施例を示す模式的な部分断面図である。本実施例
はアクティブマトリクス型液晶表示装置の駆動基板に用
いられる薄膜半導体装置であり、特に画素スイッチング
用薄膜トランジスタの部分を示している。なお、本発明
はこれに限られるものではなくイメージセンサ用薄膜半
導体装置等にも適用できる。又、画素スイッチング用ト
ランジスタばかりでなく周辺回路に含まれる駆動トラン
ジスタ等にも適用可能である。又、本実施例では薄膜ト
ランジスタはNチャネル型であるが、本発明はこれに限
られるものではなく当然Pチャネル型トランジスタにも
適用可能である。図示する様に、絶縁基板1(例えば石
英基板)の表面にはトレンチ2が形成されている。トレ
ンチ2の底部3、側壁部4及び表面縁部5に渡って半導
体薄膜6(例えばpoly−Si膜)がパタニング形成
されている。この半導体薄膜6を素子領域として画素ス
イッチング用薄膜トランジスタ(TFT)7が形成され
る。TFT7は、ゲート絶縁膜8を介して底部3の半導
体薄膜6に重ねられたゲート電極Gを有する。従って、
この底部3に位置する半導体薄膜6の部分はチャネル領
域Chとなる。一方、表面縁部5の半導体薄膜6にはn
+型のソース領域S及びドレイン領域Dが形成されてい
る。さらに、このソース領域S/ドレイン領域Dに夫々
隣接し側壁部4の半導体薄膜6に形成された前記ソース
/ドレイン領域と同一導電型の低濃度不純物領域(n
−)を有する。この低濃度不純物領域は所謂LDD領域
であり、以下LDDと表記する。トレンチ構造を有する
TFT7は第1層間絶縁膜(例えばPSG膜)9により
被覆されている。第1層間絶縁膜9の上には配線電極
(例えばアルミニウム薄膜)10が形成されており、コ
ンタクトホールを介してソース領域Sに電気接続してい
る。又、ITO等の透明導電膜からなる画素電極11も
所定の形状にパタニングされている。画素電極11はコ
ンタクトホールを介してドレイン領域Dに電気接続して
いる。これら配線電極10及び画素電極11は第2層間
絶縁膜12により被覆されている。
詳細に説明する。図1は本発明にかかる薄膜半導体装置
の一実施例を示す模式的な部分断面図である。本実施例
はアクティブマトリクス型液晶表示装置の駆動基板に用
いられる薄膜半導体装置であり、特に画素スイッチング
用薄膜トランジスタの部分を示している。なお、本発明
はこれに限られるものではなくイメージセンサ用薄膜半
導体装置等にも適用できる。又、画素スイッチング用ト
ランジスタばかりでなく周辺回路に含まれる駆動トラン
ジスタ等にも適用可能である。又、本実施例では薄膜ト
ランジスタはNチャネル型であるが、本発明はこれに限
られるものではなく当然Pチャネル型トランジスタにも
適用可能である。図示する様に、絶縁基板1(例えば石
英基板)の表面にはトレンチ2が形成されている。トレ
ンチ2の底部3、側壁部4及び表面縁部5に渡って半導
体薄膜6(例えばpoly−Si膜)がパタニング形成
されている。この半導体薄膜6を素子領域として画素ス
イッチング用薄膜トランジスタ(TFT)7が形成され
る。TFT7は、ゲート絶縁膜8を介して底部3の半導
体薄膜6に重ねられたゲート電極Gを有する。従って、
この底部3に位置する半導体薄膜6の部分はチャネル領
域Chとなる。一方、表面縁部5の半導体薄膜6にはn
+型のソース領域S及びドレイン領域Dが形成されてい
る。さらに、このソース領域S/ドレイン領域Dに夫々
隣接し側壁部4の半導体薄膜6に形成された前記ソース
/ドレイン領域と同一導電型の低濃度不純物領域(n
−)を有する。この低濃度不純物領域は所謂LDD領域
であり、以下LDDと表記する。トレンチ構造を有する
TFT7は第1層間絶縁膜(例えばPSG膜)9により
被覆されている。第1層間絶縁膜9の上には配線電極
(例えばアルミニウム薄膜)10が形成されており、コ
ンタクトホールを介してソース領域Sに電気接続してい
る。又、ITO等の透明導電膜からなる画素電極11も
所定の形状にパタニングされている。画素電極11はコ
ンタクトホールを介してドレイン領域Dに電気接続して
いる。これら配線電極10及び画素電極11は第2層間
絶縁膜12により被覆されている。
【0012】図2は、参考の為LDD構造を有しない通
常のプレーナ型TFTを示した模式的な部分断面図であ
る。理解を容易にする為、図1の構造と対応する部分に
は対応する参照番号を付してある。図示する様に、ゲー
ト電極G直下のチャネル領域Chとソース領域S/ドレ
イン領域Dは直に接している。図1と図2を比較すれば
明らかな様に、トレンチ構造のLDD−TFTは通常の
プレーナ型TFTと略同等の平面的な素子サイズとなっ
ている。即ち、LDD領域はトレンチ2の側壁部4に沿
って形成されており、絶縁基板1内部に延設している。
従って、平面素子寸法に実質的な影響を及ぼさない。さ
らに、トレンチ2の深さ寸法を適切に設定する事によ
り、LDD領域の長さをトランジスタに要求される電気
特性に応じて最適化できる。
常のプレーナ型TFTを示した模式的な部分断面図であ
る。理解を容易にする為、図1の構造と対応する部分に
は対応する参照番号を付してある。図示する様に、ゲー
ト電極G直下のチャネル領域Chとソース領域S/ドレ
イン領域Dは直に接している。図1と図2を比較すれば
明らかな様に、トレンチ構造のLDD−TFTは通常の
プレーナ型TFTと略同等の平面的な素子サイズとなっ
ている。即ち、LDD領域はトレンチ2の側壁部4に沿
って形成されており、絶縁基板1内部に延設している。
従って、平面素子寸法に実質的な影響を及ぼさない。さ
らに、トレンチ2の深さ寸法を適切に設定する事によ
り、LDD領域の長さをトランジスタに要求される電気
特性に応じて最適化できる。
【0013】図3は、図1に示したトレンチ型LDD−
TFTの平面パタン形状を示す模式図である。図示する
様に、トレンチ2は略矩形の開口を有している。平面的
に見ると、このトレンチ2を横切る様に半導体薄膜6が
パタニング形成されている。又、平面的に見てトレンチ
2の略中央を通る様にゲート電極Gがパタニング形成さ
れている。半導体薄膜6の表面縁部5に形成されたソー
ス領域Sにはコンタクトホール13を介して配線電極1
0が電気接続している。同様に、他方の表面縁部5の半
導体薄膜6に形成されたドレイン領域Dは、コンタクト
ホール14を介して画素電極11と接続している。トレ
ンチ2の両側側壁部4に位置する半導体薄膜6の部分に
はLDD領域が設けられている。図から理解される様
に、このLDD領域は略完全にトレンチ2の内部に配置
されており、TFT7の素子寸法に影響を与えない。
TFTの平面パタン形状を示す模式図である。図示する
様に、トレンチ2は略矩形の開口を有している。平面的
に見ると、このトレンチ2を横切る様に半導体薄膜6が
パタニング形成されている。又、平面的に見てトレンチ
2の略中央を通る様にゲート電極Gがパタニング形成さ
れている。半導体薄膜6の表面縁部5に形成されたソー
ス領域Sにはコンタクトホール13を介して配線電極1
0が電気接続している。同様に、他方の表面縁部5の半
導体薄膜6に形成されたドレイン領域Dは、コンタクト
ホール14を介して画素電極11と接続している。トレ
ンチ2の両側側壁部4に位置する半導体薄膜6の部分に
はLDD領域が設けられている。図から理解される様
に、このLDD領域は略完全にトレンチ2の内部に配置
されており、TFT7の素子寸法に影響を与えない。
【0014】図4は、TFTのLDD長とリーク電流と
の関係を示すグラフである。横軸にLDD長の片側寸法
(μm)を示し、縦軸にリーク電流(A)を対数メモリ
でとってある。なお、測定されたLDD−TFTのゲー
ト幅(W)とゲート長(L)は、夫々10μmと5μm
に設定されている。このグラフから明らかな様に、LD
D長が1.0μm以下になるとリーク電流が急激に増大
する。TFTを画素スイッチング素子として用いた場
合、リーク電流の増大は致命的な欠陥になる。従って、
画素スイッチング用TFTの場合にはLDD領域を設け
る事が必要であり、その長さは少なくとも片側1.0μ
m、好ましくは片側2.0μm以上である。仮に、通常
のプレーナ型TFTで両側合計4.0μmのLDD領域
を設けると素子寸法が大きくなりすぎ画素開口率が犠牲
になる。この点、本発明によればトレンチ深さを適宜設
定する事により、所望のLDD長を有するTFTを得る
事が可能である。なお、LDD構造は画素スイッチング
用TFTに限らず、同一基板上に形成される周辺回路に
含まれる駆動トランジスタに対しても適用可能である。
この場合にも本発明のトレンチ型LDD構造とする事に
より素子寸法の小型化が図れる。なお、駆動用トランジ
スタではリーク電流の抑制に加えて、所望の駆動電流を
要求される場合がある。従って、駆動電流の低下をもた
らさない範囲でLDD長(即ちトレンチ深さ)を設定す
る事が好ましい。
の関係を示すグラフである。横軸にLDD長の片側寸法
(μm)を示し、縦軸にリーク電流(A)を対数メモリ
でとってある。なお、測定されたLDD−TFTのゲー
ト幅(W)とゲート長(L)は、夫々10μmと5μm
に設定されている。このグラフから明らかな様に、LD
D長が1.0μm以下になるとリーク電流が急激に増大
する。TFTを画素スイッチング素子として用いた場
合、リーク電流の増大は致命的な欠陥になる。従って、
画素スイッチング用TFTの場合にはLDD領域を設け
る事が必要であり、その長さは少なくとも片側1.0μ
m、好ましくは片側2.0μm以上である。仮に、通常
のプレーナ型TFTで両側合計4.0μmのLDD領域
を設けると素子寸法が大きくなりすぎ画素開口率が犠牲
になる。この点、本発明によればトレンチ深さを適宜設
定する事により、所望のLDD長を有するTFTを得る
事が可能である。なお、LDD構造は画素スイッチング
用TFTに限らず、同一基板上に形成される周辺回路に
含まれる駆動トランジスタに対しても適用可能である。
この場合にも本発明のトレンチ型LDD構造とする事に
より素子寸法の小型化が図れる。なお、駆動用トランジ
スタではリーク電流の抑制に加えて、所望の駆動電流を
要求される場合がある。従って、駆動電流の低下をもた
らさない範囲でLDD長(即ちトレンチ深さ)を設定す
る事が好ましい。
【0015】図5は、図1に示したトレンチ型LDD−
TFTの電気特性を示すグラフであって、横軸にゲート
電圧(VGS)をとり、縦軸にドレイン電流(IDS)
をとってある。トレンチ型LDD−TFTの特性カーブ
を実線Aで示すとともに、比較の為従来のプレーナ型L
DD−TFTの特性カーブを点線Bで示す。なお、何れ
のTFTもW/L=10μm/5μmに設定されてい
る。このグラフから明らかな様に、トレンチ型のLDD
−TFTは通常のプレーナ型LDD−TFTと略同等の
電気特性を得る事ができ、トレンチ構造とした事による
弊害は生じていない。即ち、何ら電気特性を損なう事な
くトレンチ構造を採用する事によりLDD−TFTの素
子寸法小型化を達成する事ができる。グラフに示す様
に、トレンチ型LDD−TFTはプレーナ型LDD−T
FTと略同等のオン電流が得られるとともに、略同等の
低リーク電流をレベルを有する。
TFTの電気特性を示すグラフであって、横軸にゲート
電圧(VGS)をとり、縦軸にドレイン電流(IDS)
をとってある。トレンチ型LDD−TFTの特性カーブ
を実線Aで示すとともに、比較の為従来のプレーナ型L
DD−TFTの特性カーブを点線Bで示す。なお、何れ
のTFTもW/L=10μm/5μmに設定されてい
る。このグラフから明らかな様に、トレンチ型のLDD
−TFTは通常のプレーナ型LDD−TFTと略同等の
電気特性を得る事ができ、トレンチ構造とした事による
弊害は生じていない。即ち、何ら電気特性を損なう事な
くトレンチ構造を採用する事によりLDD−TFTの素
子寸法小型化を達成する事ができる。グラフに示す様
に、トレンチ型LDD−TFTはプレーナ型LDD−T
FTと略同等のオン電流が得られるとともに、略同等の
低リーク電流をレベルを有する。
【0016】次に図6ないし図9を参照して、図1に示
した薄膜半導体装置の製造方法を詳細に説明する。先ず
最初に図6の工程Aで石英基板51を用意する。次に工
程Bでこの石英基板51の表面にフォトレジスト膜を塗
布して露光現像処理を行ないパタニングした後、CF4
とO2 の95対5混合気体を反応ガスとしてプラズマド
ライエッチングを行ない略テーパー形状を有するトレン
チ52を形成する。プラズマドライエッチングは異方性
を有するので、プラズマ粒子の加速エネルギーや反応ガ
スの蒸気圧等の諸パラメータを適当に設定する事によ
り、所望のテーパー形状を有するトレンチ52が得られ
る。次に工程Cで石英基板51の全面に第1poly−
Si膜53を堆積する。低圧化学気相成長法(LPCV
D法)を用い例えば膜厚150nmで堆積する。この処理
により、基板表面のみならずトレンチ52の内壁部にも
略均一の膜厚で第1poly−Si膜53が形成でき
る。続いて工程Dで第1poly−Si膜53を所定の
形状にパタニングする。この処理も、CF4 とO2 の9
5対5混合気体を反応ガスとしてプラズマドライエッチ
ングにより行なう。この結果、トレンチ52の底部5
4、側壁部55及び表面縁部56に渡って延設された素
子領域が得られる。
した薄膜半導体装置の製造方法を詳細に説明する。先ず
最初に図6の工程Aで石英基板51を用意する。次に工
程Bでこの石英基板51の表面にフォトレジスト膜を塗
布して露光現像処理を行ないパタニングした後、CF4
とO2 の95対5混合気体を反応ガスとしてプラズマド
ライエッチングを行ない略テーパー形状を有するトレン
チ52を形成する。プラズマドライエッチングは異方性
を有するので、プラズマ粒子の加速エネルギーや反応ガ
スの蒸気圧等の諸パラメータを適当に設定する事によ
り、所望のテーパー形状を有するトレンチ52が得られ
る。次に工程Cで石英基板51の全面に第1poly−
Si膜53を堆積する。低圧化学気相成長法(LPCV
D法)を用い例えば膜厚150nmで堆積する。この処理
により、基板表面のみならずトレンチ52の内壁部にも
略均一の膜厚で第1poly−Si膜53が形成でき
る。続いて工程Dで第1poly−Si膜53を所定の
形状にパタニングする。この処理も、CF4 とO2 の9
5対5混合気体を反応ガスとしてプラズマドライエッチ
ングにより行なう。この結果、トレンチ52の底部5
4、側壁部55及び表面縁部56に渡って延設された素
子領域が得られる。
【0017】続いて図7を参照してゲート絶縁膜及びゲ
ート電極の形成工程を説明する。先ず工程Eで、第1p
oly−Si膜53の表面を熱酸化処理して、100nm
程度の膜厚を有するSiO2 熱酸化膜を形成する。続い
て熱酸化膜の表面にLPCVD法を用いて約100nmの
膜厚の窒化シリコン膜を堆積する。この窒化シリコン膜
をさらに熱酸化してその表面に約10nmの熱酸化膜を形
成する。この様にして、三層構造を有するゲート絶縁膜
57が形成される。三層構造を有する為耐圧性が向上す
る。続いて工程Fで表面縁部56のみからゲート絶縁膜
57を除去し第1poly−Si膜53を部分的に露出
させる。この除去処理もCF4 とO2 の95対5混合気
体を反応ガスとしてプラズマエッチングにより行なう。
次に工程GでLPCVD法によりおよそ350nmの膜厚
で第2poly−Si膜58を石英基板51の全面に堆
積する。この上に、図示しないが燐のドーピングされた
ガラス(PSG)膜を堆積する。続いて、加熱処理を施
しPSG中の燐を第2poly−Si膜58に拡散し低
抵抗化を行なう。PSG膜を除去した後、工程Hでフォ
トレジスト膜を用い第2poly−Si膜のパタニング
を行ない、所定の形状を有するゲート電極59をトレン
チ52の底部54に形成する。このパタニングはCF4
とO2 の95対5混合気体を反応ガスとしてプラズマエ
ッチングにより行なう。
ート電極の形成工程を説明する。先ず工程Eで、第1p
oly−Si膜53の表面を熱酸化処理して、100nm
程度の膜厚を有するSiO2 熱酸化膜を形成する。続い
て熱酸化膜の表面にLPCVD法を用いて約100nmの
膜厚の窒化シリコン膜を堆積する。この窒化シリコン膜
をさらに熱酸化してその表面に約10nmの熱酸化膜を形
成する。この様にして、三層構造を有するゲート絶縁膜
57が形成される。三層構造を有する為耐圧性が向上す
る。続いて工程Fで表面縁部56のみからゲート絶縁膜
57を除去し第1poly−Si膜53を部分的に露出
させる。この除去処理もCF4 とO2 の95対5混合気
体を反応ガスとしてプラズマエッチングにより行なう。
次に工程GでLPCVD法によりおよそ350nmの膜厚
で第2poly−Si膜58を石英基板51の全面に堆
積する。この上に、図示しないが燐のドーピングされた
ガラス(PSG)膜を堆積する。続いて、加熱処理を施
しPSG中の燐を第2poly−Si膜58に拡散し低
抵抗化を行なう。PSG膜を除去した後、工程Hでフォ
トレジスト膜を用い第2poly−Si膜のパタニング
を行ない、所定の形状を有するゲート電極59をトレン
チ52の底部54に形成する。このパタニングはCF4
とO2 の95対5混合気体を反応ガスとしてプラズマエ
ッチングにより行なう。
【0018】次に図8を参照してLDD領域形成工程を
説明する。先ず、工程Iでゲート電極59をマスクとし
て第1poly−Si膜53に砒素陽イオン粒子をイオ
ン注入し、低濃度不純物領域(n−)を形成する。この
イオン注入処理により、ゲート電極59直下の底部54
を除き、トレンチ側壁部55及び表面縁部56に沿って
低濃度不純物領域が形成される。次に、工程Jでポジ型
のレジスト60を石英基板51に適用した後全面露光す
る。石英基板51の表面に塗布されたポジ型レジスト6
0に比べ、トレンチ52内部に適用されたポジ型レジス
ト60は膜厚が大きくなっている。従って、全面露光し
た場合、トレンチ52内部のレジスト60は未感光のま
ま残される。このレジスト60はポジ型である為未感光
の部分は光分解を受けない。次に工程Kで石英基板51
表面から感光したレジストを除去し、未感光のレジスト
60でトレンチ52を埋め込む。この様にして、トレン
チ52に対してのみレジスト60を選択的に埋め込む事
が可能になる。次に工程Lで、レジスト60をマスクと
して第1poly−Si膜53に砒素陽イオンを注入し
n+型のソース領域S及びドレイン領域Dを表面縁部5
6に形成する。この結果、トレンチ52の両側壁部55
に低濃度不純物領域(n−)からなるLDD領域が残さ
れる事になる。以上の説明から明らかな様に、本発明に
かかる製造方法によればポジ型レジストを用いる事によ
り特に専用のマスクを用いる事なくLDD構造を得る事
が可能である。即ち、トレンチ52に埋め込まれたレジ
スト60はソース/ドレインのイオン注入時におけるマ
スクストッパーとして機能する。
説明する。先ず、工程Iでゲート電極59をマスクとし
て第1poly−Si膜53に砒素陽イオン粒子をイオ
ン注入し、低濃度不純物領域(n−)を形成する。この
イオン注入処理により、ゲート電極59直下の底部54
を除き、トレンチ側壁部55及び表面縁部56に沿って
低濃度不純物領域が形成される。次に、工程Jでポジ型
のレジスト60を石英基板51に適用した後全面露光す
る。石英基板51の表面に塗布されたポジ型レジスト6
0に比べ、トレンチ52内部に適用されたポジ型レジス
ト60は膜厚が大きくなっている。従って、全面露光し
た場合、トレンチ52内部のレジスト60は未感光のま
ま残される。このレジスト60はポジ型である為未感光
の部分は光分解を受けない。次に工程Kで石英基板51
表面から感光したレジストを除去し、未感光のレジスト
60でトレンチ52を埋め込む。この様にして、トレン
チ52に対してのみレジスト60を選択的に埋め込む事
が可能になる。次に工程Lで、レジスト60をマスクと
して第1poly−Si膜53に砒素陽イオンを注入し
n+型のソース領域S及びドレイン領域Dを表面縁部5
6に形成する。この結果、トレンチ52の両側壁部55
に低濃度不純物領域(n−)からなるLDD領域が残さ
れる事になる。以上の説明から明らかな様に、本発明に
かかる製造方法によればポジ型レジストを用いる事によ
り特に専用のマスクを用いる事なくLDD構造を得る事
が可能である。即ち、トレンチ52に埋め込まれたレジ
スト60はソース/ドレインのイオン注入時におけるマ
スクストッパーとして機能する。
【0019】最後に図9を参照して電極形成工程を説明
する。先ず工程Mで石英基板51の表面にPSGからな
る第1層間絶縁膜61を堆積する。この後ソース領域S
及びドレイン領域Dに対するアニール処理を施す。次に
工程Nでこの第1層間絶縁膜61を選択的にエッチング
して、第1コンタクトホール62及び第2コンタクトホ
ール63を同時に開口する。このエッチング処理は例え
ばプラズマドライエッチングにより行なう事ができる。
続いて工程Oでアルミニウムをスパッタリングにより堆
積する。この時堆積された膜はコンタクトホール62を
埋め、ソース領域Sに導通する。この堆積されたアルミ
ニウム薄膜を選択的にエッチングし配線電極64を形成
する。次にITO膜を成膜する。この時、第2コンタク
トホール63はITO膜によって埋められ電気的な導通
がとられる。その後ITO膜をパタニングしドレイン領
域Dに導通する画素電極65が形成される。最後に工程
Pで石英基板51の表面を全面被覆する様にPSG等を
用いて第2層間絶縁膜66を成膜する。以上により、ト
レンチ構造のLDD−TFTを備えた薄膜半導体装置が
完成する。
する。先ず工程Mで石英基板51の表面にPSGからな
る第1層間絶縁膜61を堆積する。この後ソース領域S
及びドレイン領域Dに対するアニール処理を施す。次に
工程Nでこの第1層間絶縁膜61を選択的にエッチング
して、第1コンタクトホール62及び第2コンタクトホ
ール63を同時に開口する。このエッチング処理は例え
ばプラズマドライエッチングにより行なう事ができる。
続いて工程Oでアルミニウムをスパッタリングにより堆
積する。この時堆積された膜はコンタクトホール62を
埋め、ソース領域Sに導通する。この堆積されたアルミ
ニウム薄膜を選択的にエッチングし配線電極64を形成
する。次にITO膜を成膜する。この時、第2コンタク
トホール63はITO膜によって埋められ電気的な導通
がとられる。その後ITO膜をパタニングしドレイン領
域Dに導通する画素電極65が形成される。最後に工程
Pで石英基板51の表面を全面被覆する様にPSG等を
用いて第2層間絶縁膜66を成膜する。以上により、ト
レンチ構造のLDD−TFTを備えた薄膜半導体装置が
完成する。
【0020】図10は、本発明にかかる薄膜半導体装置
を用いて組み立てられたアクティブマトリクス型液晶表
示装置の一例を示す模式図である。前述した様に、薄膜
半導体装置を構成する一方の基板101の内面にはマト
リクス状の画素アレイが形成されている。個々の画素は
ITOをパタニングして得られた画素電極102とスイ
ッチング用の薄膜トランジスタ103とから構成されて
いる。前述した様に、この薄膜トランジスタ103はト
レンチ型のLDD−TFTである。各TFT103のド
レイン領域は対応する画素電極102に接続され、ソー
ス領域はデータ線104に接続され、ゲート電極はゲー
ト線105に接続されている。他方の基板106の内面
にはRGB3原色セグメントからなるカラーフィルタ1
07及び対向電極108が積層して形成されている。個
々のカラーフィルタセグメントは画素に整合している。
両基板101,106の間隙内には液晶109が充填さ
れている。さらに、両基板101,106の外面には各
々偏光板110,111が貼着されている。ゲート線1
05を介して行毎にTFT103を導通させると、デー
タ線104から供給される画像信号が各画素電極102
に書込まれる。書込まれた画像信号に応じて画素電極1
02と対向電極108との間に電圧が印加され液晶10
9の分子配列が変化する。この変化は一対の偏光板11
0,111を介して透過率の変化として取り出され画像
表示が行なわれる。
を用いて組み立てられたアクティブマトリクス型液晶表
示装置の一例を示す模式図である。前述した様に、薄膜
半導体装置を構成する一方の基板101の内面にはマト
リクス状の画素アレイが形成されている。個々の画素は
ITOをパタニングして得られた画素電極102とスイ
ッチング用の薄膜トランジスタ103とから構成されて
いる。前述した様に、この薄膜トランジスタ103はト
レンチ型のLDD−TFTである。各TFT103のド
レイン領域は対応する画素電極102に接続され、ソー
ス領域はデータ線104に接続され、ゲート電極はゲー
ト線105に接続されている。他方の基板106の内面
にはRGB3原色セグメントからなるカラーフィルタ1
07及び対向電極108が積層して形成されている。個
々のカラーフィルタセグメントは画素に整合している。
両基板101,106の間隙内には液晶109が充填さ
れている。さらに、両基板101,106の外面には各
々偏光板110,111が貼着されている。ゲート線1
05を介して行毎にTFT103を導通させると、デー
タ線104から供給される画像信号が各画素電極102
に書込まれる。書込まれた画像信号に応じて画素電極1
02と対向電極108との間に電圧が印加され液晶10
9の分子配列が変化する。この変化は一対の偏光板11
0,111を介して透過率の変化として取り出され画像
表示が行なわれる。
【0021】
【発明の効果】以上説明した様に、本発明によれば、薄
膜トランジスタをトレンチ型にするとともに、トレンチ
側壁部に沿ってLDD領域を形成する事により、トラン
ジスタの素子平面寸法を縮小化する事ができるという効
果が得られる。又、ポジ型レジストを用いてトレンチを
埋め込む事により、専用のマスクを用いる事なくLDD
構造を実現でき、トランジスタ製造工程数を従来に比し
削減する事ができるという効果がある。
膜トランジスタをトレンチ型にするとともに、トレンチ
側壁部に沿ってLDD領域を形成する事により、トラン
ジスタの素子平面寸法を縮小化する事ができるという効
果が得られる。又、ポジ型レジストを用いてトレンチを
埋め込む事により、専用のマスクを用いる事なくLDD
構造を実現でき、トランジスタ製造工程数を従来に比し
削減する事ができるという効果がある。
【図1】本発明にかかる薄膜半導体装置の一実施例を示
す模式的な部分断面図である。
す模式的な部分断面図である。
【図2】従来のプレーナ型薄膜トランジスタの参考例を
示す模式的な部分断面図である。
示す模式的な部分断面図である。
【図3】図1に示した実施例の平面図である。
【図4】LDD長とリーク電流との関係を示すグラフで
ある。
ある。
【図5】図1に示した実施例の電気特性を示すグラフで
ある。
ある。
【図6】図1に示した薄膜半導体装置の製造方法を示す
工程図である。
工程図である。
【図7】同じく製造方法を示す工程図である。
【図8】同じく製造方法を示す工程図である。
【図9】同じく製造方法を示す工程図である。
【図10】本発明にかかる薄膜半導体装置を駆動基板と
して組み立てられたアクティブマトリクス型液晶表示装
置を示す斜視図である。
して組み立てられたアクティブマトリクス型液晶表示装
置を示す斜視図である。
【図11】従来の薄膜半導体装置の一例を示す模式的な
部分断面図である。
部分断面図である。
1 絶縁基板 2 トレンチ 3 底部 4 側壁部 5 表面縁部 6 半導体薄膜 7 TFT 8 ゲート絶縁膜 9 第1層間絶縁膜 10 配線電極 11 画素電極 12 第2層間絶縁膜 G ゲート電極 S ソース領域 D ドレイン領域 Ch チャネル領域 LDD 低濃度不純物領域
Claims (4)
- 【請求項1】 トレンチが形成された絶縁基板と、トレ
ンチの底部、側壁部及び表面縁部に渡ってパタニング形
成された半導体薄膜を素子領域とするトランジスタとを
含む薄膜半導体装置であって、 該トランジスタは、ゲート絶縁膜を介して底部の半導体
薄膜に重ねられたゲート電極と、表面縁部に形成された
ソース/ドレイン領域と、このソース/ドレイン領域に
隣接して側壁部に形成された前記ソース/ドレイン領域
と同一導電型の低濃度不純物領域とを有する薄膜半導体
装置。 - 【請求項2】 画素電極と薄膜トランジスタが集積的に
形成された薄膜半導体基板と、対向電極を有し所定の間
隙を介して対面配置された対向基板と、該間隙内に保持
された液晶とからなる液晶表示装置であって、 該薄膜トランジスタは、基板表面に設けられたトレンチ
の底部、側壁部及び表面縁部に渡って形成された半導体
薄膜を素子領域とし、 ゲート絶縁膜を介して底部の半導体薄膜に重ねられたゲ
ート電極と、表面縁部に形成されたソース/ドレイン領
域と、このソース/ドレイン領域に隣接して側壁部に形
成された前記ソース/ドレイン領域と同一導電型の低濃
度不純物領域とを有するものである液晶表示装置。 - 【請求項3】 絶縁基板表面にトレンチを形成する工程
と、 該トレンチの底部、側壁部及び表面縁部に渡って半導体
薄膜をパタニング形成する工程と、 ゲート絶縁膜を介して底部にゲート電極を設ける工程
と、 ゲート電極をマスクとして不純物を注入し側壁部の半導
体薄膜に低濃度不純物領域を形成する工程と、 トレンチに対してレジストを選択的に埋め込む工程と、 該レジストをマスクとして表面縁部の半導体薄膜に不純
物を注入しソース/ドレイン領域を形成する工程とを有
する薄膜トランジスタの製造方法。 - 【請求項4】 ポジ型のレジストを基板に適用した後全
面露光して表面のみから感光したレジストを除去し、未
感光のレジストでトレンチを埋め込む請求項3記載の薄
膜トランジスタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5139582A JPH06334185A (ja) | 1993-05-18 | 1993-05-18 | 薄膜半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5139582A JPH06334185A (ja) | 1993-05-18 | 1993-05-18 | 薄膜半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06334185A true JPH06334185A (ja) | 1994-12-02 |
Family
ID=15248623
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5139582A Pending JPH06334185A (ja) | 1993-05-18 | 1993-05-18 | 薄膜半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06334185A (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US10871681B2 (en) | 2017-07-28 | 2020-12-22 | Seiko Epson Corporation | Electro-optical device and electronic apparatus |
CN112928125A (zh) * | 2021-01-22 | 2021-06-08 | 武汉华星光电技术有限公司 | 阵列基板及显示面板 |
-
1993
- 1993-05-18 JP JP5139582A patent/JPH06334185A/ja active Pending
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CN112928125B (zh) * | 2021-01-22 | 2023-08-01 | 武汉华星光电技术有限公司 | 阵列基板及显示面板 |
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