JPH06334185A - 薄膜半導体装置 - Google Patents
薄膜半導体装置Info
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- JPH06334185A JPH06334185A JP5139582A JP13958293A JPH06334185A JP H06334185 A JPH06334185 A JP H06334185A JP 5139582 A JP5139582 A JP 5139582A JP 13958293 A JP13958293 A JP 13958293A JP H06334185 A JPH06334185 A JP H06334185A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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-
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- H01—ELECTRIC ELEMENTS
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- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
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Abstract
(57)【要約】
【目的】 薄膜トランジスタのＬＤＤ長縮小化を図る。
【構成】 薄膜半導体装置は絶縁基板１を構成材料と
し、その表面にはトレンチ２が形成されている。半導体
薄膜６は、トレンチ２の底部３、側壁部４及び表面縁部
５に渡ってパタニング形成されておりＴＦＴ７の素子領
域となる。ＴＦＴ７は、ゲート絶縁膜８を介して底部３
の半導体薄膜６に重ねられたゲート電極Ｇを有する。
又、表面縁部５に形成されたソース領域Ｓ／ドレイン領
域Ｄを有する。さらに、トレンチ２の側壁部４に沿って
前記ソース／ドレイン領域と同一導電型の低濃度不純物
領域が設けられており、ＬＤＤ領域となっている。
し、その表面にはトレンチ２が形成されている。半導体
薄膜６は、トレンチ２の底部３、側壁部４及び表面縁部
５に渡ってパタニング形成されておりＴＦＴ７の素子領
域となる。ＴＦＴ７は、ゲート絶縁膜８を介して底部３
の半導体薄膜６に重ねられたゲート電極Ｇを有する。
又、表面縁部５に形成されたソース領域Ｓ／ドレイン領
域Ｄを有する。さらに、トレンチ２の側壁部４に沿って
前記ソース／ドレイン領域と同一導電型の低濃度不純物
領域が設けられており、ＬＤＤ領域となっている。
Description
【０００１】
【産業上の利用分野】本発明は薄膜半導体装置に関す
る。特にアクティブマトリクス型液晶表示装置の駆動基
板に用いられる薄膜半導体装置に関する。詳しくは、薄
膜トランジスタのＬＤＤ構造に関する。
る。特にアクティブマトリクス型液晶表示装置の駆動基
板に用いられる薄膜半導体装置に関する。詳しくは、薄
膜トランジスタのＬＤＤ構造に関する。
【０００２】
【従来の技術】薄膜トランジスタ（ＴＦＴ）はアクティ
ブマトリクス型液晶表示装置に応用できる為、近年その
開発が活発に行なわれている。特に半導体薄膜材料とし
て多結晶シリコン（ｐｏｌｙ−Ｓｉ）は、表示部を構成
するＴＦＴに加えて、周辺駆動回路を構成するＴＦＴを
同一基板上に集積形成できる為注目を集めている。アク
ティブマトリクス型液晶表示装置の画素をオン／オフす
る為のスイッチング素子として用いられるＴＦＴについ
ては、特に画素輝点欠陥の原因となるリーク電流を抑制
する為、従来から様々な構造が提案され実用化されてき
た。例えば、特公平３−３８７５５号公報に開示されて
いる様に、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒ
ａｉｎ）構造のＴＦＴ（ＬＤＤ−ＴＦＴ）が開発されて
いる。このＬＤＤ−ＴＦＴはチャネル領域とドレイン領
域端部との間にドレイン領域よりも薄い同一導電型の低
濃度不純物領域を有している。このＬＤＤ構造はドレイ
ン領域端部での電界集中を緩和する事ができリーク電流
抑制効果がある為、アクティブマトリクス型液晶表示装
置等の回路素子に応用されている。
ブマトリクス型液晶表示装置に応用できる為、近年その
開発が活発に行なわれている。特に半導体薄膜材料とし
て多結晶シリコン（ｐｏｌｙ−Ｓｉ）は、表示部を構成
するＴＦＴに加えて、周辺駆動回路を構成するＴＦＴを
同一基板上に集積形成できる為注目を集めている。アク
ティブマトリクス型液晶表示装置の画素をオン／オフす
る為のスイッチング素子として用いられるＴＦＴについ
ては、特に画素輝点欠陥の原因となるリーク電流を抑制
する為、従来から様々な構造が提案され実用化されてき
た。例えば、特公平３−３８７５５号公報に開示されて
いる様に、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒ
ａｉｎ）構造のＴＦＴ（ＬＤＤ−ＴＦＴ）が開発されて
いる。このＬＤＤ−ＴＦＴはチャネル領域とドレイン領
域端部との間にドレイン領域よりも薄い同一導電型の低
濃度不純物領域を有している。このＬＤＤ構造はドレイ
ン領域端部での電界集中を緩和する事ができリーク電流
抑制効果がある為、アクティブマトリクス型液晶表示装
置等の回路素子に応用されている。
【０００３】本発明の背景を明らかにする為、図１１を
参照して従来のＬＤＤ構造を簡潔に説明する。石英基板
２０１の表面には島状にパタニングされたｐｏｌｙ−Ｓ
ｉ膜２０２が形成されている。このｐｏｌｙ−Ｓｉ膜２
０２にはチャネル領域２０３とその両側にソース領域２
０４／ドレイン領域２０５とが形成されている。又、チ
ャネル領域２０３の両端部には上述した低濃度不純物領
域（ＬＤＤ領域）２０６が介在している。ゲート絶縁膜
２０７を介してゲート電極２０８がパタニング形成され
ておりプレーナ型のＬＤＤ−ＴＦＴを構成する。ＴＦＴ
の上には第１層間絶縁膜２０９が成膜されている。さら
にその上には配線電極２１０がパタニング形成されてお
りコンタクトホールを介してソース領域２０４に電気接
続されている。又画素電極２１１もパタニング形成され
ており、同様にコンタクトホールを介してドレイン領域
２０５に電気接続されている。これらの配線電極２１０
及び画素電極２１１は第２層間絶縁膜２１２により被覆
されている。
参照して従来のＬＤＤ構造を簡潔に説明する。石英基板
２０１の表面には島状にパタニングされたｐｏｌｙ−Ｓ
ｉ膜２０２が形成されている。このｐｏｌｙ−Ｓｉ膜２
０２にはチャネル領域２０３とその両側にソース領域２
０４／ドレイン領域２０５とが形成されている。又、チ
ャネル領域２０３の両端部には上述した低濃度不純物領
域（ＬＤＤ領域）２０６が介在している。ゲート絶縁膜
２０７を介してゲート電極２０８がパタニング形成され
ておりプレーナ型のＬＤＤ−ＴＦＴを構成する。ＴＦＴ
の上には第１層間絶縁膜２０９が成膜されている。さら
にその上には配線電極２１０がパタニング形成されてお
りコンタクトホールを介してソース領域２０４に電気接
続されている。又画素電極２１１もパタニング形成され
ており、同様にコンタクトホールを介してドレイン領域
２０５に電気接続されている。これらの配線電極２１０
及び画素電極２１１は第２層間絶縁膜２１２により被覆
されている。
【０００４】
【発明が解決しようとする課題】アクティブマトリクス
型液晶表示装置用のスイッチング素子としては、ＬＤＤ
−ＴＦＴが最も画像品質、画像再現性、画像均一性とい
う面から優れている。しかしながらＬＤＤ領域が必要と
なる為、通常のプレーナ型ＴＦＴに比べて素子サイズが
大きくなる。この為、画素開口率が犠牲となり液晶表示
装置の高精細化が妨げられるという課題がある。又、Ｌ
ＤＤ領域を形成する為にマスクが１枚必要になる。これ
により、薄膜半導体装置製造の工程数が増加するという
課題がある。
型液晶表示装置用のスイッチング素子としては、ＬＤＤ
−ＴＦＴが最も画像品質、画像再現性、画像均一性とい
う面から優れている。しかしながらＬＤＤ領域が必要と
なる為、通常のプレーナ型ＴＦＴに比べて素子サイズが
大きくなる。この為、画素開口率が犠牲となり液晶表示
装置の高精細化が妨げられるという課題がある。又、Ｌ
ＤＤ領域を形成する為にマスクが１枚必要になる。これ
により、薄膜半導体装置製造の工程数が増加するという
課題がある。
【０００５】なお、逆スタガード型のＬＤＤ−ＴＦＴも
知られており、例えばChun-Ting,「Inverted Thin-Film
Transistors with a Simple Self-Aligned Lightly Do
pedDrain Structure 」IEEE TRANSACTION ON ELECTRON
DEVICES, VOL.39 No.12 DECEMBER 1992に開示されてい
る。この構造は下部にゲート電極を形成しその上に半導
体薄膜を成膜する。そして、ゲート電極の側壁に位置す
る半導体薄膜の部分にＬＤＤ領域を形成する。しかしな
がら、ＬＤＤ領域を形成する為にソース／ドレインマス
クとなるスペーサが必要となる。この為専用のマスクが
必要になり製造工程数が増加する。又、ＬＤＤ領域を長
くとる為にはゲート電極等の膜厚を大きくする必要があ
り、段差により金属配線の断線故障等が多発する。
知られており、例えばChun-Ting,「Inverted Thin-Film
Transistors with a Simple Self-Aligned Lightly Do
pedDrain Structure 」IEEE TRANSACTION ON ELECTRON
DEVICES, VOL.39 No.12 DECEMBER 1992に開示されてい
る。この構造は下部にゲート電極を形成しその上に半導
体薄膜を成膜する。そして、ゲート電極の側壁に位置す
る半導体薄膜の部分にＬＤＤ領域を形成する。しかしな
がら、ＬＤＤ領域を形成する為にソース／ドレインマス
クとなるスペーサが必要となる。この為専用のマスクが
必要になり製造工程数が増加する。又、ＬＤＤ領域を長
くとる為にはゲート電極等の膜厚を大きくする必要があ
り、段差により金属配線の断線故障等が多発する。
【０００６】
【課題を解決するための手段】上述した従来の技術の課
題を解決する為以下の手段を講じた。即ち、本発明にか
かる薄膜半導体装置はトレンチが形成された絶縁基板
と、トレンチの底部、側壁部及び表面縁部に渡ってパタ
ニング形成された半導体薄膜を素子領域とするトランジ
スタとを含んでいる。該トランジスタはゲート絶縁膜を
介して底部の半導体薄膜に重ねられたゲート電極と、表
面縁部の半導体薄膜に形成されたソース／ドレイン領域
と、このソース／ドレイン領域に隣接し前記側壁部の半
導体薄膜に形成された前記ソース／ドレイン領域と同一
導電型の低濃度不純物領域とを有する。
題を解決する為以下の手段を講じた。即ち、本発明にか
かる薄膜半導体装置はトレンチが形成された絶縁基板
と、トレンチの底部、側壁部及び表面縁部に渡ってパタ
ニング形成された半導体薄膜を素子領域とするトランジ
スタとを含んでいる。該トランジスタはゲート絶縁膜を
介して底部の半導体薄膜に重ねられたゲート電極と、表
面縁部の半導体薄膜に形成されたソース／ドレイン領域
と、このソース／ドレイン領域に隣接し前記側壁部の半
導体薄膜に形成された前記ソース／ドレイン領域と同一
導電型の低濃度不純物領域とを有する。
【０００７】又、本発明にかかる液晶表示装置は画素電
極と薄膜トランジスタが集積的に形成された薄膜半導体
基板と、対向電極を有し所定の間隙を介して対面配置さ
れた対向基板と、該間隙内に保持された液晶とから構成
されている。該薄膜トランジスタは、基板表面に設けら
れたトレンチの底部、側壁部及び表面縁部に渡って形成
された半導体薄膜を素子領域とする。ゲート絶縁膜を介
して底部の半導体薄膜に重ねられたゲート電極と、表面
縁部の半導体薄膜に形成されたソース／ドレイン領域
と、このソース／ドレイン領域に隣接し前記側壁部の半
導体薄膜に形成された前記ソース／ドレイン領域と同一
導電型の低濃度不純物領域とから構成されている。
極と薄膜トランジスタが集積的に形成された薄膜半導体
基板と、対向電極を有し所定の間隙を介して対面配置さ
れた対向基板と、該間隙内に保持された液晶とから構成
されている。該薄膜トランジスタは、基板表面に設けら
れたトレンチの底部、側壁部及び表面縁部に渡って形成
された半導体薄膜を素子領域とする。ゲート絶縁膜を介
して底部の半導体薄膜に重ねられたゲート電極と、表面
縁部の半導体薄膜に形成されたソース／ドレイン領域
と、このソース／ドレイン領域に隣接し前記側壁部の半
導体薄膜に形成された前記ソース／ドレイン領域と同一
導電型の低濃度不純物領域とから構成されている。
【０００８】さらに、本発明にかかる薄膜トランジスタ
の製造方法は、絶縁基板表面にトレンチを形成する工程
と、該トレンチの底部、側壁部及び表面縁部に渡って半
導体薄膜をパタニング形成する工程と、ゲート絶縁膜を
介して底部にゲート電極を設ける工程と、ゲート電極を
マスクとして不純物を注入し側壁部の半導体薄膜に低濃
度不純物領域を形成する工程と、トレンチに対してレジ
ストを選択的に埋め込む工程と、該レジストをマスクと
して表面縁部の半導体薄膜に不純物を注入しソース／ド
レイン領域を形成する工程とからなる。好ましくは、ポ
ジ型のレジストを基板に適応した後全面露光して表面の
みから感光したレジストを除去し、未感光のレジストで
トレンチを埋め込む様にしている。
の製造方法は、絶縁基板表面にトレンチを形成する工程
と、該トレンチの底部、側壁部及び表面縁部に渡って半
導体薄膜をパタニング形成する工程と、ゲート絶縁膜を
介して底部にゲート電極を設ける工程と、ゲート電極を
マスクとして不純物を注入し側壁部の半導体薄膜に低濃
度不純物領域を形成する工程と、トレンチに対してレジ
ストを選択的に埋め込む工程と、該レジストをマスクと
して表面縁部の半導体薄膜に不純物を注入しソース／ド
レイン領域を形成する工程とからなる。好ましくは、ポ
ジ型のレジストを基板に適応した後全面露光して表面の
みから感光したレジストを除去し、未感光のレジストで
トレンチを埋め込む様にしている。
【０００９】
【作用】本発明ではＴＦＴをトレンチ構造とし、さらに
トレンチ側壁に低濃度不純物領域（ＬＤＤ領域）を設け
る様にしている。トレンチの側壁に沿って形成されたＬ
ＤＤ領域はトランジスタの平面的な寸法に影響を及ぼさ
ない為、通常のＬＤＤ領域を備えていない薄膜トランジ
スタと同等の素子サイズに抑える事ができる。この様
に、ＬＤＤ−ＴＦＴをトレンチ構造にする事によって、
平面的に見たトランジスタの寸法を縮小化できる。これ
により薄膜トランジスタの微細化が促進できるので、画
素スイッチング用のトランジスタに限らず周辺回路に用
いられるトランジスタも小型化できシフトレジスタ等の
高集積化が可能になる。
トレンチ側壁に低濃度不純物領域（ＬＤＤ領域）を設け
る様にしている。トレンチの側壁に沿って形成されたＬ
ＤＤ領域はトランジスタの平面的な寸法に影響を及ぼさ
ない為、通常のＬＤＤ領域を備えていない薄膜トランジ
スタと同等の素子サイズに抑える事ができる。この様
に、ＬＤＤ−ＴＦＴをトレンチ構造にする事によって、
平面的に見たトランジスタの寸法を縮小化できる。これ
により薄膜トランジスタの微細化が促進できるので、画
素スイッチング用のトランジスタに限らず周辺回路に用
いられるトランジスタも小型化できシフトレジスタ等の
高集積化が可能になる。
【００１０】本発明によればトレンチに対してレジスト
を選択的に埋め込み、このレジストをマスクとして表面
縁部の半導体薄膜に不純物を注入しソース／ドレイン領
域を形成している。レジストの選択的埋め込みはポジ型
を利用する事により特にフォトマスクを必要としない。
従って、従来の様に工程数増加をもたらす事なく、ＬＤ
Ｄ構造を得る事が可能である。なお、トレンチ型のＴＦ
Ｔについては同一出願人の先願にかかる特願平４−３５
１６４８号に開示されている。本発明はこの先願に開示
されたトレンチ型ＴＦＴをさらに改善し、ＬＤＤ構造を
導入したものである。
を選択的に埋め込み、このレジストをマスクとして表面
縁部の半導体薄膜に不純物を注入しソース／ドレイン領
域を形成している。レジストの選択的埋め込みはポジ型
を利用する事により特にフォトマスクを必要としない。
従って、従来の様に工程数増加をもたらす事なく、ＬＤ
Ｄ構造を得る事が可能である。なお、トレンチ型のＴＦ
Ｔについては同一出願人の先願にかかる特願平４−３５
１６４８号に開示されている。本発明はこの先願に開示
されたトレンチ型ＴＦＴをさらに改善し、ＬＤＤ構造を
導入したものである。
【００１１】
【実施例】以下図面を参照して本発明の好適な実施例を
詳細に説明する。図１は本発明にかかる薄膜半導体装置
の一実施例を示す模式的な部分断面図である。本実施例
はアクティブマトリクス型液晶表示装置の駆動基板に用
いられる薄膜半導体装置であり、特に画素スイッチング
用薄膜トランジスタの部分を示している。なお、本発明
はこれに限られるものではなくイメージセンサ用薄膜半
導体装置等にも適用できる。又、画素スイッチング用ト
ランジスタばかりでなく周辺回路に含まれる駆動トラン
ジスタ等にも適用可能である。又、本実施例では薄膜ト
ランジスタはＮチャネル型であるが、本発明はこれに限
られるものではなく当然Ｐチャネル型トランジスタにも
適用可能である。図示する様に、絶縁基板１（例えば石
英基板）の表面にはトレンチ２が形成されている。トレ
ンチ２の底部３、側壁部４及び表面縁部５に渡って半導
体薄膜６（例えばｐｏｌｙ−Ｓｉ膜）がパタニング形成
されている。この半導体薄膜６を素子領域として画素ス
イッチング用薄膜トランジスタ（ＴＦＴ）７が形成され
る。ＴＦＴ７は、ゲート絶縁膜８を介して底部３の半導
体薄膜６に重ねられたゲート電極Ｇを有する。従って、
この底部３に位置する半導体薄膜６の部分はチャネル領
域Ｃｈとなる。一方、表面縁部５の半導体薄膜６にはｎ
＋型のソース領域Ｓ及びドレイン領域Ｄが形成されてい
る。さらに、このソース領域Ｓ／ドレイン領域Ｄに夫々
隣接し側壁部４の半導体薄膜６に形成された前記ソース
／ドレイン領域と同一導電型の低濃度不純物領域（ｎ
−）を有する。この低濃度不純物領域は所謂ＬＤＤ領域
であり、以下ＬＤＤと表記する。トレンチ構造を有する
ＴＦＴ７は第１層間絶縁膜（例えばＰＳＧ膜）９により
被覆されている。第１層間絶縁膜９の上には配線電極
（例えばアルミニウム薄膜）１０が形成されており、コ
ンタクトホールを介してソース領域Ｓに電気接続してい
る。又、ＩＴＯ等の透明導電膜からなる画素電極１１も
所定の形状にパタニングされている。画素電極１１はコ
ンタクトホールを介してドレイン領域Ｄに電気接続して
いる。これら配線電極１０及び画素電極１１は第２層間
絶縁膜１２により被覆されている。
詳細に説明する。図１は本発明にかかる薄膜半導体装置
の一実施例を示す模式的な部分断面図である。本実施例
はアクティブマトリクス型液晶表示装置の駆動基板に用
いられる薄膜半導体装置であり、特に画素スイッチング
用薄膜トランジスタの部分を示している。なお、本発明
はこれに限られるものではなくイメージセンサ用薄膜半
導体装置等にも適用できる。又、画素スイッチング用ト
ランジスタばかりでなく周辺回路に含まれる駆動トラン
ジスタ等にも適用可能である。又、本実施例では薄膜ト
ランジスタはＮチャネル型であるが、本発明はこれに限
られるものではなく当然Ｐチャネル型トランジスタにも
適用可能である。図示する様に、絶縁基板１（例えば石
英基板）の表面にはトレンチ２が形成されている。トレ
ンチ２の底部３、側壁部４及び表面縁部５に渡って半導
体薄膜６（例えばｐｏｌｙ−Ｓｉ膜）がパタニング形成
されている。この半導体薄膜６を素子領域として画素ス
イッチング用薄膜トランジスタ（ＴＦＴ）７が形成され
る。ＴＦＴ７は、ゲート絶縁膜８を介して底部３の半導
体薄膜６に重ねられたゲート電極Ｇを有する。従って、
この底部３に位置する半導体薄膜６の部分はチャネル領
域Ｃｈとなる。一方、表面縁部５の半導体薄膜６にはｎ
＋型のソース領域Ｓ及びドレイン領域Ｄが形成されてい
る。さらに、このソース領域Ｓ／ドレイン領域Ｄに夫々
隣接し側壁部４の半導体薄膜６に形成された前記ソース
／ドレイン領域と同一導電型の低濃度不純物領域（ｎ
−）を有する。この低濃度不純物領域は所謂ＬＤＤ領域
であり、以下ＬＤＤと表記する。トレンチ構造を有する
ＴＦＴ７は第１層間絶縁膜（例えばＰＳＧ膜）９により
被覆されている。第１層間絶縁膜９の上には配線電極
（例えばアルミニウム薄膜）１０が形成されており、コ
ンタクトホールを介してソース領域Ｓに電気接続してい
る。又、ＩＴＯ等の透明導電膜からなる画素電極１１も
所定の形状にパタニングされている。画素電極１１はコ
ンタクトホールを介してドレイン領域Ｄに電気接続して
いる。これら配線電極１０及び画素電極１１は第２層間
絶縁膜１２により被覆されている。
【００１２】図２は、参考の為ＬＤＤ構造を有しない通
常のプレーナ型ＴＦＴを示した模式的な部分断面図であ
る。理解を容易にする為、図１の構造と対応する部分に
は対応する参照番号を付してある。図示する様に、ゲー
ト電極Ｇ直下のチャネル領域Ｃｈとソース領域Ｓ／ドレ
イン領域Ｄは直に接している。図１と図２を比較すれば
明らかな様に、トレンチ構造のＬＤＤ−ＴＦＴは通常の
プレーナ型ＴＦＴと略同等の平面的な素子サイズとなっ
ている。即ち、ＬＤＤ領域はトレンチ２の側壁部４に沿
って形成されており、絶縁基板１内部に延設している。
従って、平面素子寸法に実質的な影響を及ぼさない。さ
らに、トレンチ２の深さ寸法を適切に設定する事によ
り、ＬＤＤ領域の長さをトランジスタに要求される電気
特性に応じて最適化できる。
常のプレーナ型ＴＦＴを示した模式的な部分断面図であ
る。理解を容易にする為、図１の構造と対応する部分に
は対応する参照番号を付してある。図示する様に、ゲー
ト電極Ｇ直下のチャネル領域Ｃｈとソース領域Ｓ／ドレ
イン領域Ｄは直に接している。図１と図２を比較すれば
明らかな様に、トレンチ構造のＬＤＤ−ＴＦＴは通常の
プレーナ型ＴＦＴと略同等の平面的な素子サイズとなっ
ている。即ち、ＬＤＤ領域はトレンチ２の側壁部４に沿
って形成されており、絶縁基板１内部に延設している。
従って、平面素子寸法に実質的な影響を及ぼさない。さ
らに、トレンチ２の深さ寸法を適切に設定する事によ
り、ＬＤＤ領域の長さをトランジスタに要求される電気
特性に応じて最適化できる。
【００１３】図３は、図１に示したトレンチ型ＬＤＤ−
ＴＦＴの平面パタン形状を示す模式図である。図示する
様に、トレンチ２は略矩形の開口を有している。平面的
に見ると、このトレンチ２を横切る様に半導体薄膜６が
パタニング形成されている。又、平面的に見てトレンチ
２の略中央を通る様にゲート電極Ｇがパタニング形成さ
れている。半導体薄膜６の表面縁部５に形成されたソー
ス領域Ｓにはコンタクトホール１３を介して配線電極１
０が電気接続している。同様に、他方の表面縁部５の半
導体薄膜６に形成されたドレイン領域Ｄは、コンタクト
ホール１４を介して画素電極１１と接続している。トレ
ンチ２の両側側壁部４に位置する半導体薄膜６の部分に
はＬＤＤ領域が設けられている。図から理解される様
に、このＬＤＤ領域は略完全にトレンチ２の内部に配置
されており、ＴＦＴ７の素子寸法に影響を与えない。
ＴＦＴの平面パタン形状を示す模式図である。図示する
様に、トレンチ２は略矩形の開口を有している。平面的
に見ると、このトレンチ２を横切る様に半導体薄膜６が
パタニング形成されている。又、平面的に見てトレンチ
２の略中央を通る様にゲート電極Ｇがパタニング形成さ
れている。半導体薄膜６の表面縁部５に形成されたソー
ス領域Ｓにはコンタクトホール１３を介して配線電極１
０が電気接続している。同様に、他方の表面縁部５の半
導体薄膜６に形成されたドレイン領域Ｄは、コンタクト
ホール１４を介して画素電極１１と接続している。トレ
ンチ２の両側側壁部４に位置する半導体薄膜６の部分に
はＬＤＤ領域が設けられている。図から理解される様
に、このＬＤＤ領域は略完全にトレンチ２の内部に配置
されており、ＴＦＴ７の素子寸法に影響を与えない。
【００１４】図４は、ＴＦＴのＬＤＤ長とリーク電流と
の関係を示すグラフである。横軸にＬＤＤ長の片側寸法
（μｍ）を示し、縦軸にリーク電流（Ａ）を対数メモリ
でとってある。なお、測定されたＬＤＤ−ＴＦＴのゲー
ト幅（Ｗ）とゲート長（Ｌ）は、夫々１０μｍと５μｍ
に設定されている。このグラフから明らかな様に、ＬＤ
Ｄ長が１．０μｍ以下になるとリーク電流が急激に増大
する。ＴＦＴを画素スイッチング素子として用いた場
合、リーク電流の増大は致命的な欠陥になる。従って、
画素スイッチング用ＴＦＴの場合にはＬＤＤ領域を設け
る事が必要であり、その長さは少なくとも片側１．０μ
ｍ、好ましくは片側２．０μｍ以上である。仮に、通常
のプレーナ型ＴＦＴで両側合計４．０μｍのＬＤＤ領域
を設けると素子寸法が大きくなりすぎ画素開口率が犠牲
になる。この点、本発明によればトレンチ深さを適宜設
定する事により、所望のＬＤＤ長を有するＴＦＴを得る
事が可能である。なお、ＬＤＤ構造は画素スイッチング
用ＴＦＴに限らず、同一基板上に形成される周辺回路に
含まれる駆動トランジスタに対しても適用可能である。
この場合にも本発明のトレンチ型ＬＤＤ構造とする事に
より素子寸法の小型化が図れる。なお、駆動用トランジ
スタではリーク電流の抑制に加えて、所望の駆動電流を
要求される場合がある。従って、駆動電流の低下をもた
らさない範囲でＬＤＤ長（即ちトレンチ深さ）を設定す
る事が好ましい。
の関係を示すグラフである。横軸にＬＤＤ長の片側寸法
（μｍ）を示し、縦軸にリーク電流（Ａ）を対数メモリ
でとってある。なお、測定されたＬＤＤ−ＴＦＴのゲー
ト幅（Ｗ）とゲート長（Ｌ）は、夫々１０μｍと５μｍ
に設定されている。このグラフから明らかな様に、ＬＤ
Ｄ長が１．０μｍ以下になるとリーク電流が急激に増大
する。ＴＦＴを画素スイッチング素子として用いた場
合、リーク電流の増大は致命的な欠陥になる。従って、
画素スイッチング用ＴＦＴの場合にはＬＤＤ領域を設け
る事が必要であり、その長さは少なくとも片側１．０μ
ｍ、好ましくは片側２．０μｍ以上である。仮に、通常
のプレーナ型ＴＦＴで両側合計４．０μｍのＬＤＤ領域
を設けると素子寸法が大きくなりすぎ画素開口率が犠牲
になる。この点、本発明によればトレンチ深さを適宜設
定する事により、所望のＬＤＤ長を有するＴＦＴを得る
事が可能である。なお、ＬＤＤ構造は画素スイッチング
用ＴＦＴに限らず、同一基板上に形成される周辺回路に
含まれる駆動トランジスタに対しても適用可能である。
この場合にも本発明のトレンチ型ＬＤＤ構造とする事に
より素子寸法の小型化が図れる。なお、駆動用トランジ
スタではリーク電流の抑制に加えて、所望の駆動電流を
要求される場合がある。従って、駆動電流の低下をもた
らさない範囲でＬＤＤ長（即ちトレンチ深さ）を設定す
る事が好ましい。
【００１５】図５は、図１に示したトレンチ型ＬＤＤ−
ＴＦＴの電気特性を示すグラフであって、横軸にゲート
電圧（ＶＧＳ）をとり、縦軸にドレイン電流（ＩＤＳ）
をとってある。トレンチ型ＬＤＤ−ＴＦＴの特性カーブ
を実線Ａで示すとともに、比較の為従来のプレーナ型Ｌ
ＤＤ−ＴＦＴの特性カーブを点線Ｂで示す。なお、何れ
のＴＦＴもＷ／Ｌ＝１０μｍ／５μｍに設定されてい
る。このグラフから明らかな様に、トレンチ型のＬＤＤ
−ＴＦＴは通常のプレーナ型ＬＤＤ−ＴＦＴと略同等の
電気特性を得る事ができ、トレンチ構造とした事による
弊害は生じていない。即ち、何ら電気特性を損なう事な
くトレンチ構造を採用する事によりＬＤＤ−ＴＦＴの素
子寸法小型化を達成する事ができる。グラフに示す様
に、トレンチ型ＬＤＤ−ＴＦＴはプレーナ型ＬＤＤ−Ｔ
ＦＴと略同等のオン電流が得られるとともに、略同等の
低リーク電流をレベルを有する。
ＴＦＴの電気特性を示すグラフであって、横軸にゲート
電圧（ＶＧＳ）をとり、縦軸にドレイン電流（ＩＤＳ）
をとってある。トレンチ型ＬＤＤ−ＴＦＴの特性カーブ
を実線Ａで示すとともに、比較の為従来のプレーナ型Ｌ
ＤＤ−ＴＦＴの特性カーブを点線Ｂで示す。なお、何れ
のＴＦＴもＷ／Ｌ＝１０μｍ／５μｍに設定されてい
る。このグラフから明らかな様に、トレンチ型のＬＤＤ
−ＴＦＴは通常のプレーナ型ＬＤＤ−ＴＦＴと略同等の
電気特性を得る事ができ、トレンチ構造とした事による
弊害は生じていない。即ち、何ら電気特性を損なう事な
くトレンチ構造を採用する事によりＬＤＤ−ＴＦＴの素
子寸法小型化を達成する事ができる。グラフに示す様
に、トレンチ型ＬＤＤ−ＴＦＴはプレーナ型ＬＤＤ−Ｔ
ＦＴと略同等のオン電流が得られるとともに、略同等の
低リーク電流をレベルを有する。
【００１６】次に図６ないし図９を参照して、図１に示
した薄膜半導体装置の製造方法を詳細に説明する。先ず
最初に図６の工程Ａで石英基板５１を用意する。次に工
程Ｂでこの石英基板５１の表面にフォトレジスト膜を塗
布して露光現像処理を行ないパタニングした後、ＣＦ4
とＯ2 の９５対５混合気体を反応ガスとしてプラズマド
ライエッチングを行ない略テーパー形状を有するトレン
チ５２を形成する。プラズマドライエッチングは異方性
を有するので、プラズマ粒子の加速エネルギーや反応ガ
スの蒸気圧等の諸パラメータを適当に設定する事によ
り、所望のテーパー形状を有するトレンチ５２が得られ
る。次に工程Ｃで石英基板５１の全面に第１ｐｏｌｙ−
Ｓｉ膜５３を堆積する。低圧化学気相成長法（ＬＰＣＶ
Ｄ法）を用い例えば膜厚１５０nmで堆積する。この処理
により、基板表面のみならずトレンチ５２の内壁部にも
略均一の膜厚で第１ｐｏｌｙ−Ｓｉ膜５３が形成でき
る。続いて工程Ｄで第１ｐｏｌｙ−Ｓｉ膜５３を所定の
形状にパタニングする。この処理も、ＣＦ4 とＯ2 の９
５対５混合気体を反応ガスとしてプラズマドライエッチ
ングにより行なう。この結果、トレンチ５２の底部５
４、側壁部５５及び表面縁部５６に渡って延設された素
子領域が得られる。
した薄膜半導体装置の製造方法を詳細に説明する。先ず
最初に図６の工程Ａで石英基板５１を用意する。次に工
程Ｂでこの石英基板５１の表面にフォトレジスト膜を塗
布して露光現像処理を行ないパタニングした後、ＣＦ4
とＯ2 の９５対５混合気体を反応ガスとしてプラズマド
ライエッチングを行ない略テーパー形状を有するトレン
チ５２を形成する。プラズマドライエッチングは異方性
を有するので、プラズマ粒子の加速エネルギーや反応ガ
スの蒸気圧等の諸パラメータを適当に設定する事によ
り、所望のテーパー形状を有するトレンチ５２が得られ
る。次に工程Ｃで石英基板５１の全面に第１ｐｏｌｙ−
Ｓｉ膜５３を堆積する。低圧化学気相成長法（ＬＰＣＶ
Ｄ法）を用い例えば膜厚１５０nmで堆積する。この処理
により、基板表面のみならずトレンチ５２の内壁部にも
略均一の膜厚で第１ｐｏｌｙ−Ｓｉ膜５３が形成でき
る。続いて工程Ｄで第１ｐｏｌｙ−Ｓｉ膜５３を所定の
形状にパタニングする。この処理も、ＣＦ4 とＯ2 の９
５対５混合気体を反応ガスとしてプラズマドライエッチ
ングにより行なう。この結果、トレンチ５２の底部５
４、側壁部５５及び表面縁部５６に渡って延設された素
子領域が得られる。
【００１７】続いて図７を参照してゲート絶縁膜及びゲ
ート電極の形成工程を説明する。先ず工程Ｅで、第１ｐ
ｏｌｙ−Ｓｉ膜５３の表面を熱酸化処理して、１００nm
程度の膜厚を有するＳｉＯ2 熱酸化膜を形成する。続い
て熱酸化膜の表面にＬＰＣＶＤ法を用いて約１００nmの
膜厚の窒化シリコン膜を堆積する。この窒化シリコン膜
をさらに熱酸化してその表面に約１０nmの熱酸化膜を形
成する。この様にして、三層構造を有するゲート絶縁膜
５７が形成される。三層構造を有する為耐圧性が向上す
る。続いて工程Ｆで表面縁部５６のみからゲート絶縁膜
５７を除去し第１ｐｏｌｙ−Ｓｉ膜５３を部分的に露出
させる。この除去処理もＣＦ4 とＯ2 の９５対５混合気
体を反応ガスとしてプラズマエッチングにより行なう。
次に工程ＧでＬＰＣＶＤ法によりおよそ３５０nmの膜厚
で第２ｐｏｌｙ−Ｓｉ膜５８を石英基板５１の全面に堆
積する。この上に、図示しないが燐のドーピングされた
ガラス（ＰＳＧ）膜を堆積する。続いて、加熱処理を施
しＰＳＧ中の燐を第２ｐｏｌｙ−Ｓｉ膜５８に拡散し低
抵抗化を行なう。ＰＳＧ膜を除去した後、工程Ｈでフォ
トレジスト膜を用い第２ｐｏｌｙ−Ｓｉ膜のパタニング
を行ない、所定の形状を有するゲート電極５９をトレン
チ５２の底部５４に形成する。このパタニングはＣＦ4
とＯ2 の９５対５混合気体を反応ガスとしてプラズマエ
ッチングにより行なう。
ート電極の形成工程を説明する。先ず工程Ｅで、第１ｐ
ｏｌｙ−Ｓｉ膜５３の表面を熱酸化処理して、１００nm
程度の膜厚を有するＳｉＯ2 熱酸化膜を形成する。続い
て熱酸化膜の表面にＬＰＣＶＤ法を用いて約１００nmの
膜厚の窒化シリコン膜を堆積する。この窒化シリコン膜
をさらに熱酸化してその表面に約１０nmの熱酸化膜を形
成する。この様にして、三層構造を有するゲート絶縁膜
５７が形成される。三層構造を有する為耐圧性が向上す
る。続いて工程Ｆで表面縁部５６のみからゲート絶縁膜
５７を除去し第１ｐｏｌｙ−Ｓｉ膜５３を部分的に露出
させる。この除去処理もＣＦ4 とＯ2 の９５対５混合気
体を反応ガスとしてプラズマエッチングにより行なう。
次に工程ＧでＬＰＣＶＤ法によりおよそ３５０nmの膜厚
で第２ｐｏｌｙ−Ｓｉ膜５８を石英基板５１の全面に堆
積する。この上に、図示しないが燐のドーピングされた
ガラス（ＰＳＧ）膜を堆積する。続いて、加熱処理を施
しＰＳＧ中の燐を第２ｐｏｌｙ−Ｓｉ膜５８に拡散し低
抵抗化を行なう。ＰＳＧ膜を除去した後、工程Ｈでフォ
トレジスト膜を用い第２ｐｏｌｙ−Ｓｉ膜のパタニング
を行ない、所定の形状を有するゲート電極５９をトレン
チ５２の底部５４に形成する。このパタニングはＣＦ4
とＯ2 の９５対５混合気体を反応ガスとしてプラズマエ
ッチングにより行なう。
【００１８】次に図８を参照してＬＤＤ領域形成工程を
説明する。先ず、工程Ｉでゲート電極５９をマスクとし
て第１ｐｏｌｙ−Ｓｉ膜５３に砒素陽イオン粒子をイオ
ン注入し、低濃度不純物領域（ｎ−）を形成する。この
イオン注入処理により、ゲート電極５９直下の底部５４
を除き、トレンチ側壁部５５及び表面縁部５６に沿って
低濃度不純物領域が形成される。次に、工程Ｊでポジ型
のレジスト６０を石英基板５１に適用した後全面露光す
る。石英基板５１の表面に塗布されたポジ型レジスト６
０に比べ、トレンチ５２内部に適用されたポジ型レジス
ト６０は膜厚が大きくなっている。従って、全面露光し
た場合、トレンチ５２内部のレジスト６０は未感光のま
ま残される。このレジスト６０はポジ型である為未感光
の部分は光分解を受けない。次に工程Ｋで石英基板５１
表面から感光したレジストを除去し、未感光のレジスト
６０でトレンチ５２を埋め込む。この様にして、トレン
チ５２に対してのみレジスト６０を選択的に埋め込む事
が可能になる。次に工程Ｌで、レジスト６０をマスクと
して第１ｐｏｌｙ−Ｓｉ膜５３に砒素陽イオンを注入し
ｎ＋型のソース領域Ｓ及びドレイン領域Ｄを表面縁部５
６に形成する。この結果、トレンチ５２の両側壁部５５
に低濃度不純物領域（ｎ−）からなるＬＤＤ領域が残さ
れる事になる。以上の説明から明らかな様に、本発明に
かかる製造方法によればポジ型レジストを用いる事によ
り特に専用のマスクを用いる事なくＬＤＤ構造を得る事
が可能である。即ち、トレンチ５２に埋め込まれたレジ
スト６０はソース／ドレインのイオン注入時におけるマ
スクストッパーとして機能する。
説明する。先ず、工程Ｉでゲート電極５９をマスクとし
て第１ｐｏｌｙ−Ｓｉ膜５３に砒素陽イオン粒子をイオ
ン注入し、低濃度不純物領域（ｎ−）を形成する。この
イオン注入処理により、ゲート電極５９直下の底部５４
を除き、トレンチ側壁部５５及び表面縁部５６に沿って
低濃度不純物領域が形成される。次に、工程Ｊでポジ型
のレジスト６０を石英基板５１に適用した後全面露光す
る。石英基板５１の表面に塗布されたポジ型レジスト６
０に比べ、トレンチ５２内部に適用されたポジ型レジス
ト６０は膜厚が大きくなっている。従って、全面露光し
た場合、トレンチ５２内部のレジスト６０は未感光のま
ま残される。このレジスト６０はポジ型である為未感光
の部分は光分解を受けない。次に工程Ｋで石英基板５１
表面から感光したレジストを除去し、未感光のレジスト
６０でトレンチ５２を埋め込む。この様にして、トレン
チ５２に対してのみレジスト６０を選択的に埋め込む事
が可能になる。次に工程Ｌで、レジスト６０をマスクと
して第１ｐｏｌｙ−Ｓｉ膜５３に砒素陽イオンを注入し
ｎ＋型のソース領域Ｓ及びドレイン領域Ｄを表面縁部５
６に形成する。この結果、トレンチ５２の両側壁部５５
に低濃度不純物領域（ｎ−）からなるＬＤＤ領域が残さ
れる事になる。以上の説明から明らかな様に、本発明に
かかる製造方法によればポジ型レジストを用いる事によ
り特に専用のマスクを用いる事なくＬＤＤ構造を得る事
が可能である。即ち、トレンチ５２に埋め込まれたレジ
スト６０はソース／ドレインのイオン注入時におけるマ
スクストッパーとして機能する。
【００１９】最後に図９を参照して電極形成工程を説明
する。先ず工程Ｍで石英基板５１の表面にＰＳＧからな
る第１層間絶縁膜６１を堆積する。この後ソース領域Ｓ
及びドレイン領域Ｄに対するアニール処理を施す。次に
工程Ｎでこの第１層間絶縁膜６１を選択的にエッチング
して、第１コンタクトホール６２及び第２コンタクトホ
ール６３を同時に開口する。このエッチング処理は例え
ばプラズマドライエッチングにより行なう事ができる。
続いて工程Ｏでアルミニウムをスパッタリングにより堆
積する。この時堆積された膜はコンタクトホール６２を
埋め、ソース領域Ｓに導通する。この堆積されたアルミ
ニウム薄膜を選択的にエッチングし配線電極６４を形成
する。次にＩＴＯ膜を成膜する。この時、第２コンタク
トホール６３はＩＴＯ膜によって埋められ電気的な導通
がとられる。その後ＩＴＯ膜をパタニングしドレイン領
域Ｄに導通する画素電極６５が形成される。最後に工程
Ｐで石英基板５１の表面を全面被覆する様にＰＳＧ等を
用いて第２層間絶縁膜６６を成膜する。以上により、ト
レンチ構造のＬＤＤ−ＴＦＴを備えた薄膜半導体装置が
完成する。
する。先ず工程Ｍで石英基板５１の表面にＰＳＧからな
る第１層間絶縁膜６１を堆積する。この後ソース領域Ｓ
及びドレイン領域Ｄに対するアニール処理を施す。次に
工程Ｎでこの第１層間絶縁膜６１を選択的にエッチング
して、第１コンタクトホール６２及び第２コンタクトホ
ール６３を同時に開口する。このエッチング処理は例え
ばプラズマドライエッチングにより行なう事ができる。
続いて工程Ｏでアルミニウムをスパッタリングにより堆
積する。この時堆積された膜はコンタクトホール６２を
埋め、ソース領域Ｓに導通する。この堆積されたアルミ
ニウム薄膜を選択的にエッチングし配線電極６４を形成
する。次にＩＴＯ膜を成膜する。この時、第２コンタク
トホール６３はＩＴＯ膜によって埋められ電気的な導通
がとられる。その後ＩＴＯ膜をパタニングしドレイン領
域Ｄに導通する画素電極６５が形成される。最後に工程
Ｐで石英基板５１の表面を全面被覆する様にＰＳＧ等を
用いて第２層間絶縁膜６６を成膜する。以上により、ト
レンチ構造のＬＤＤ−ＴＦＴを備えた薄膜半導体装置が
完成する。
【００２０】図１０は、本発明にかかる薄膜半導体装置
を用いて組み立てられたアクティブマトリクス型液晶表
示装置の一例を示す模式図である。前述した様に、薄膜
半導体装置を構成する一方の基板１０１の内面にはマト
リクス状の画素アレイが形成されている。個々の画素は
ＩＴＯをパタニングして得られた画素電極１０２とスイ
ッチング用の薄膜トランジスタ１０３とから構成されて
いる。前述した様に、この薄膜トランジスタ１０３はト
レンチ型のＬＤＤ−ＴＦＴである。各ＴＦＴ１０３のド
レイン領域は対応する画素電極１０２に接続され、ソー
ス領域はデータ線１０４に接続され、ゲート電極はゲー
ト線１０５に接続されている。他方の基板１０６の内面
にはＲＧＢ３原色セグメントからなるカラーフィルタ１
０７及び対向電極１０８が積層して形成されている。個
々のカラーフィルタセグメントは画素に整合している。
両基板１０１，１０６の間隙内には液晶１０９が充填さ
れている。さらに、両基板１０１，１０６の外面には各
々偏光板１１０，１１１が貼着されている。ゲート線１
０５を介して行毎にＴＦＴ１０３を導通させると、デー
タ線１０４から供給される画像信号が各画素電極１０２
に書込まれる。書込まれた画像信号に応じて画素電極１
０２と対向電極１０８との間に電圧が印加され液晶１０
９の分子配列が変化する。この変化は一対の偏光板１１
０，１１１を介して透過率の変化として取り出され画像
表示が行なわれる。
を用いて組み立てられたアクティブマトリクス型液晶表
示装置の一例を示す模式図である。前述した様に、薄膜
半導体装置を構成する一方の基板１０１の内面にはマト
リクス状の画素アレイが形成されている。個々の画素は
ＩＴＯをパタニングして得られた画素電極１０２とスイ
ッチング用の薄膜トランジスタ１０３とから構成されて
いる。前述した様に、この薄膜トランジスタ１０３はト
レンチ型のＬＤＤ−ＴＦＴである。各ＴＦＴ１０３のド
レイン領域は対応する画素電極１０２に接続され、ソー
ス領域はデータ線１０４に接続され、ゲート電極はゲー
ト線１０５に接続されている。他方の基板１０６の内面
にはＲＧＢ３原色セグメントからなるカラーフィルタ１
０７及び対向電極１０８が積層して形成されている。個
々のカラーフィルタセグメントは画素に整合している。
両基板１０１，１０６の間隙内には液晶１０９が充填さ
れている。さらに、両基板１０１，１０６の外面には各
々偏光板１１０，１１１が貼着されている。ゲート線１
０５を介して行毎にＴＦＴ１０３を導通させると、デー
タ線１０４から供給される画像信号が各画素電極１０２
に書込まれる。書込まれた画像信号に応じて画素電極１
０２と対向電極１０８との間に電圧が印加され液晶１０
９の分子配列が変化する。この変化は一対の偏光板１１
０，１１１を介して透過率の変化として取り出され画像
表示が行なわれる。
【００２１】
【発明の効果】以上説明した様に、本発明によれば、薄
膜トランジスタをトレンチ型にするとともに、トレンチ
側壁部に沿ってＬＤＤ領域を形成する事により、トラン
ジスタの素子平面寸法を縮小化する事ができるという効
果が得られる。又、ポジ型レジストを用いてトレンチを
埋め込む事により、専用のマスクを用いる事なくＬＤＤ
構造を実現でき、トランジスタ製造工程数を従来に比し
削減する事ができるという効果がある。
膜トランジスタをトレンチ型にするとともに、トレンチ
側壁部に沿ってＬＤＤ領域を形成する事により、トラン
ジスタの素子平面寸法を縮小化する事ができるという効
果が得られる。又、ポジ型レジストを用いてトレンチを
埋め込む事により、専用のマスクを用いる事なくＬＤＤ
構造を実現でき、トランジスタ製造工程数を従来に比し
削減する事ができるという効果がある。
【図１】本発明にかかる薄膜半導体装置の一実施例を示
す模式的な部分断面図である。
す模式的な部分断面図である。
【図２】従来のプレーナ型薄膜トランジスタの参考例を
示す模式的な部分断面図である。
示す模式的な部分断面図である。
【図３】図１に示した実施例の平面図である。
【図４】ＬＤＤ長とリーク電流との関係を示すグラフで
ある。
ある。
【図５】図１に示した実施例の電気特性を示すグラフで
ある。
ある。
【図６】図１に示した薄膜半導体装置の製造方法を示す
工程図である。
工程図である。
【図７】同じく製造方法を示す工程図である。
【図８】同じく製造方法を示す工程図である。
【図９】同じく製造方法を示す工程図である。
【図１０】本発明にかかる薄膜半導体装置を駆動基板と
して組み立てられたアクティブマトリクス型液晶表示装
置を示す斜視図である。
して組み立てられたアクティブマトリクス型液晶表示装
置を示す斜視図である。
【図１１】従来の薄膜半導体装置の一例を示す模式的な
部分断面図である。
部分断面図である。
１ 絶縁基板 ２ トレンチ ３ 底部 ４ 側壁部 ５ 表面縁部 ６ 半導体薄膜 ７ ＴＦＴ ８ ゲート絶縁膜 ９ 第１層間絶縁膜 １０ 配線電極 １１ 画素電極 １２ 第２層間絶縁膜 Ｇ ゲート電極 Ｓ ソース領域 Ｄ ドレイン領域 Ｃｈ チャネル領域 ＬＤＤ 低濃度不純物領域
Claims (4)
- 【請求項１】 トレンチが形成された絶縁基板と、トレ
ンチの底部、側壁部及び表面縁部に渡ってパタニング形
成された半導体薄膜を素子領域とするトランジスタとを
含む薄膜半導体装置であって、 該トランジスタは、ゲート絶縁膜を介して底部の半導体
薄膜に重ねられたゲート電極と、表面縁部に形成された
ソース／ドレイン領域と、このソース／ドレイン領域に
隣接して側壁部に形成された前記ソース／ドレイン領域
と同一導電型の低濃度不純物領域とを有する薄膜半導体
装置。 - 【請求項２】 画素電極と薄膜トランジスタが集積的に
形成された薄膜半導体基板と、対向電極を有し所定の間
隙を介して対面配置された対向基板と、該間隙内に保持
された液晶とからなる液晶表示装置であって、 該薄膜トランジスタは、基板表面に設けられたトレンチ
の底部、側壁部及び表面縁部に渡って形成された半導体
薄膜を素子領域とし、 ゲート絶縁膜を介して底部の半導体薄膜に重ねられたゲ
ート電極と、表面縁部に形成されたソース／ドレイン領
域と、このソース／ドレイン領域に隣接して側壁部に形
成された前記ソース／ドレイン領域と同一導電型の低濃
度不純物領域とを有するものである液晶表示装置。 - 【請求項３】 絶縁基板表面にトレンチを形成する工程
と、 該トレンチの底部、側壁部及び表面縁部に渡って半導体
薄膜をパタニング形成する工程と、 ゲート絶縁膜を介して底部にゲート電極を設ける工程
と、 ゲート電極をマスクとして不純物を注入し側壁部の半導
体薄膜に低濃度不純物領域を形成する工程と、 トレンチに対してレジストを選択的に埋め込む工程と、 該レジストをマスクとして表面縁部の半導体薄膜に不純
物を注入しソース／ドレイン領域を形成する工程とを有
する薄膜トランジスタの製造方法。 - 【請求項４】 ポジ型のレジストを基板に適用した後全
面露光して表面のみから感光したレジストを除去し、未
感光のレジストでトレンチを埋め込む請求項３記載の薄
膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5139582A JPH06334185A (ja) | 1993-05-18 | 1993-05-18 | 薄膜半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5139582A JPH06334185A (ja) | 1993-05-18 | 1993-05-18 | 薄膜半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06334185A true JPH06334185A (ja) | 1994-12-02 |
Family
ID=15248623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5139582A Pending JPH06334185A (ja) | 1993-05-18 | 1993-05-18 | 薄膜半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06334185A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100328126B1 (ko) * | 1998-11-26 | 2002-08-14 | 한국전자통신연구원 | 트렌치게이트구조를갖는다결정실리콘박막트랜지스터의제조방법 |
| KR100426688B1 (ko) * | 2002-01-29 | 2004-04-13 | 일진다이아몬드(주) | 액정표시장치용 박막 트랜지스터 기판 및 그 제조방법 |
| DE19825524B4 (de) * | 1997-08-14 | 2004-07-29 | LG Semicon Co., Ltd., Cheongju | Dünnfilmtransistor und Verfahren zu seiner Herstellung |
| JP2007081335A (ja) * | 2005-09-16 | 2007-03-29 | Renesas Technology Corp | 半導体装置 |
| JP2008060524A (ja) * | 2006-08-31 | 2008-03-13 | Sharp Corp | 自己整合型の低不純物濃度ドレインを備えたリセスゲート薄膜トランジスタ、および当該トランジスタの形成方法 |
| JP2017017332A (ja) * | 2011-05-12 | 2017-01-19 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US10871681B2 (en) | 2017-07-28 | 2020-12-22 | Seiko Epson Corporation | Electro-optical device and electronic apparatus |
| CN112928125A (zh) * | 2021-01-22 | 2021-06-08 | 武汉华星光电技术有限公司 | 阵列基板及显示面板 |
-
1993
- 1993-05-18 JP JP5139582A patent/JPH06334185A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19825524B4 (de) * | 1997-08-14 | 2004-07-29 | LG Semicon Co., Ltd., Cheongju | Dünnfilmtransistor und Verfahren zu seiner Herstellung |
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| US8106449B2 (en) | 2005-09-16 | 2012-01-31 | Renesas Electronics Corporation | Semiconductor device |
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| CN112928125A (zh) * | 2021-01-22 | 2021-06-08 | 武汉华星光电技术有限公司 | 阵列基板及显示面板 |
| CN112928125B (zh) * | 2021-01-22 | 2023-08-01 | 武汉华星光电技术有限公司 | 阵列基板及显示面板 |
| US12107094B2 (en) | 2021-01-22 | 2024-10-01 | Wuhan China Star Optoelectronics Technology Co., Ltd. | Array substrate and display panel |
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