JP3221777B2 - 薄膜トランジスタの製法 - Google Patents
薄膜トランジスタの製法Info
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Description
【０００１】
【産業上の利用分野】本発明は液晶表示装置のスイッチ
ング素子などに用いられる薄膜トランジスタ（以下、Ｔ
ＦＴという）の製法に関する。さらに詳しくは、マスク
工程を減らして製造工程を簡略化すると共に、ＴＦＴの
サイズの縮小化を図ることができるＴＦＴの製法に関す
る。
ング素子などに用いられる薄膜トランジスタ（以下、Ｔ
ＦＴという）の製法に関する。さらに詳しくは、マスク
工程を減らして製造工程を簡略化すると共に、ＴＦＴの
サイズの縮小化を図ることができるＴＦＴの製法に関す
る。
【０００２】
【従来の技術】アクティブマトリックス形液晶表示装置
では、各画素電極をＯＮ、ＯＦＦするスイッチング素子
としてＴＦＴが用いられている。ＴＦＴは画素電極など
と共に、ガラスなどの絶縁基板上に設けられている。こ
のＴＦＴを画素電極や信号配線などと接続する際には、
ソース電極やドレイン電極などを介して行われるが、ア
ルミニウムなどの金属からなる電極とシリコンなどの半
導体層とのコンタクト部の電気抵抗を小さくするため
に、一般的に金属と半導体層とのあいだにｐ+ 形または
ｎ+ 形の高濃度不純物半導体層を介在させる方法が用い
られている。このようにすることによりコンタクト部で
オーミック接触がえられ接触抵抗が小さい接合がえられ
る。
では、各画素電極をＯＮ、ＯＦＦするスイッチング素子
としてＴＦＴが用いられている。ＴＦＴは画素電極など
と共に、ガラスなどの絶縁基板上に設けられている。こ
のＴＦＴを画素電極や信号配線などと接続する際には、
ソース電極やドレイン電極などを介して行われるが、ア
ルミニウムなどの金属からなる電極とシリコンなどの半
導体層とのコンタクト部の電気抵抗を小さくするため
に、一般的に金属と半導体層とのあいだにｐ+ 形または
ｎ+ 形の高濃度不純物半導体層を介在させる方法が用い
られている。このようにすることによりコンタクト部で
オーミック接触がえられ接触抵抗が小さい接合がえられ
る。
【０００３】絶縁基板上に設けられるＴＦＴは、ゲート
電極を半導体層の上部に設けたスタガ型と半導体層の下
側にある絶縁基板表面に設けた逆スタガ型とに分類され
るが、従来の逆スタガ型のＴＦＴのばあいには、半導体
層上にｐ+ 形またはｎ+ 形の高濃度不純物半導体層がさ
らに設けられ、その上にソース電極やドレイン電極が設
けられている。
電極を半導体層の上部に設けたスタガ型と半導体層の下
側にある絶縁基板表面に設けた逆スタガ型とに分類され
るが、従来の逆スタガ型のＴＦＴのばあいには、半導体
層上にｐ+ 形またはｎ+ 形の高濃度不純物半導体層がさ
らに設けられ、その上にソース電極やドレイン電極が設
けられている。
【０００４】すなわち図３に示すように、従来の逆スタ
ガ型のＴＦＴ21では、絶縁基板22上にアルミニウムなど
からなるゲート電極23ａ、チッ化ケイ素などからなるゲ
ート絶縁膜24ａ、アモルファスシリコンまたはポリシリ
コンなどからなる半導体層25ａが順次設けられ、半導体
層25ａ上にはさらにチッ化ケイ素膜などからなるエッチ
ングストッパ26ａが設けられている。
ガ型のＴＦＴ21では、絶縁基板22上にアルミニウムなど
からなるゲート電極23ａ、チッ化ケイ素などからなるゲ
ート絶縁膜24ａ、アモルファスシリコンまたはポリシリ
コンなどからなる半導体層25ａが順次設けられ、半導体
層25ａ上にはさらにチッ化ケイ素膜などからなるエッチ
ングストッパ26ａが設けられている。
【０００５】さらに、その上に高濃度不純物半導体層27
ａ、27ｂとアルミニウムなどからなる電極膜（図示され
ていない）とが設けられ、エッチングストッパ26ａ上で
エッチングされ分離されることにより、ソース電極およ
びドレイン電極（共に図示されていない）が設けられて
いる。
ａ、27ｂとアルミニウムなどからなる電極膜（図示され
ていない）とが設けられ、エッチングストッパ26ａ上で
エッチングされ分離されることにより、ソース電極およ
びドレイン電極（共に図示されていない）が設けられて
いる。
【０００６】
【発明が解決しようとする課題】しかし、従来のＴＦＴ
では、コンタクト部を形成するために、高濃度不純物半
導体層を必要とするため、フォトリソグラフィー工程が
増え、高価で、かつ、スループットが小さいプラズマＣ
ＶＤ法を多く使用しなければならないという問題があ
る。
では、コンタクト部を形成するために、高濃度不純物半
導体層を必要とするため、フォトリソグラフィー工程が
増え、高価で、かつ、スループットが小さいプラズマＣ
ＶＤ法を多く使用しなければならないという問題があ
る。
【０００７】また高濃度不純物半導体層をフォトリソグ
ラフィ工程で形成する際、共に半導体層であるため、半
導体層上での選択エッチングが難かしい。そのため、エ
ッチングする場所がエッチングストッパ上になるように
しなければならない。その結果、エッチングストッパの
長さをフォトリソグラフィ技術の最小加工寸法よりも大
きくしなければならず、エッチングストッパ直下の半導
体層に形成されるチャネル領域の長さは、前述の最小加
工寸法よりも大きくなり、ＴＦＴのサイズを縮小するこ
とができないという問題がある。
ラフィ工程で形成する際、共に半導体層であるため、半
導体層上での選択エッチングが難かしい。そのため、エ
ッチングする場所がエッチングストッパ上になるように
しなければならない。その結果、エッチングストッパの
長さをフォトリソグラフィ技術の最小加工寸法よりも大
きくしなければならず、エッチングストッパ直下の半導
体層に形成されるチャネル領域の長さは、前述の最小加
工寸法よりも大きくなり、ＴＦＴのサイズを縮小するこ
とができないという問題がある。
【０００８】本発明は、かかる問題を解決して、製造工
程を簡略化すると共に、ＴＦＴのサイズの小型化を図れ
るＴＦＴの製法を提供することを目的とする。
程を簡略化すると共に、ＴＦＴのサイズの小型化を図れ
るＴＦＴの製法を提供することを目的とする。
【０００９】
【００１０】
【課題を解決するための手段】 本 発明のＴＦＴの製法
は、（ａ）絶縁基板上にゲート電極を形成し、 （ｂ）該ゲート電極が形成された絶縁基板上にゲート絶
縁膜、半導体層、第２の絶縁膜、金属膜を順次積層し、 （ｃ）前記ゲート電極の上部でチャネル領域の長さだけ
残存するように、前記金属膜と第２の絶縁膜をパターニ
ングし、 （ｄ）該パターニングされたのちの残存する前記金属膜
と第２の絶縁膜とをマスクとしてイオン注入することに
より前記半導体層に不純物を導入し、 （ｅ）該マスクとした前記金属膜をエッチングすること
により除去し、 （ｆ）前記不純物が導入された高濃度不純物半導体領域
上にソース電極およびドレイン電極を形成することを特
徴とするものである。
は、（ａ）絶縁基板上にゲート電極を形成し、 （ｂ）該ゲート電極が形成された絶縁基板上にゲート絶
縁膜、半導体層、第２の絶縁膜、金属膜を順次積層し、 （ｃ）前記ゲート電極の上部でチャネル領域の長さだけ
残存するように、前記金属膜と第２の絶縁膜をパターニ
ングし、 （ｄ）該パターニングされたのちの残存する前記金属膜
と第２の絶縁膜とをマスクとしてイオン注入することに
より前記半導体層に不純物を導入し、 （ｅ）該マスクとした前記金属膜をエッチングすること
により除去し、 （ｆ）前記不純物が導入された高濃度不純物半導体領域
上にソース電極およびドレイン電極を形成することを特
徴とするものである。
【００１１】
【００１２】
【作用】本発明の製法によりえられるＴＦＴによれば、
半導体層のコンタクト領域をイオン注入により高濃度不
純物半導体領域としているため、高濃度不純物半導体層
の成膜およびパターニングの必要がなく、前記マスクの
長さをフォトリソグラフィ技術の最小加工寸法にしてお
くと、該マスク直下の半導体層内のチャネル領域の長さ
も前記最小加工寸法と同じ長さにすることができる。
半導体層のコンタクト領域をイオン注入により高濃度不
純物半導体領域としているため、高濃度不純物半導体層
の成膜およびパターニングの必要がなく、前記マスクの
長さをフォトリソグラフィ技術の最小加工寸法にしてお
くと、該マスク直下の半導体層内のチャネル領域の長さ
も前記最小加工寸法と同じ長さにすることができる。
【００１３】
【実施例】つぎに図面を参照しながら本発明のＴＦＴの
製法を説明する。
製法を説明する。
【００１４】図１は本発明の製法によりえられるＴＦＴ
の一実施例を示す断面説明図、図２は本発明のＴＦＴの
製法の一実施例の製造工程を示す断面説明図である。
の一実施例を示す断面説明図、図２は本発明のＴＦＴの
製法の一実施例の製造工程を示す断面説明図である。
【００１５】図１に示すように、本発明の製法によりえ
られるＴＦＴ１は、絶縁基板２上に設けられ、かつ、ゲ
ート電極３ａを下部に設けた構造、いわゆる逆スタガ型
である。すなわち、絶縁基板２上にアルミニウム、クロ
ムまたはタンタルなどからなるゲート電極３ａが設けら
れ、その上にチッ化ケイ素などからなるゲート絶縁膜４
ａ、アモルファスシリコン、ポリシリコンなどからなる
半導体層５ａが順次積層されている。
られるＴＦＴ１は、絶縁基板２上に設けられ、かつ、ゲ
ート電極３ａを下部に設けた構造、いわゆる逆スタガ型
である。すなわち、絶縁基板２上にアルミニウム、クロ
ムまたはタンタルなどからなるゲート電極３ａが設けら
れ、その上にチッ化ケイ素などからなるゲート絶縁膜４
ａ、アモルファスシリコン、ポリシリコンなどからなる
半導体層５ａが順次積層されている。
【００１６】そして本発明の製法によりえられるＴＦＴ
１では、ソース領域およびドレイン領域として、半導体
層５ａの両側にイオン注入によりｐ+ 形またはｎ+ 形の
高濃度不純物半導体領域５ｂ、５ｃが形成され、その上
にソース電極およびドレイン電極（図示せず）が設けら
れている。
１では、ソース領域およびドレイン領域として、半導体
層５ａの両側にイオン注入によりｐ+ 形またはｎ+ 形の
高濃度不純物半導体領域５ｂ、５ｃが形成され、その上
にソース電極およびドレイン電極（図示せず）が設けら
れている。
【００１７】また図１において、６ａはエッチングスト
ッパであり、エッチング時に半導体層５ａを保護するた
め設けられている。
ッパであり、エッチング時に半導体層５ａを保護するた
め設けられている。
【００１８】つぎに図面を参照しながら本発明のＴＦＴ
の製法について説明する。
の製法について説明する。
【００１９】まず図２（ａ）に示すように、絶縁基板２
上に、真空蒸着法、スパッタ法などによりタンタル、ア
ルミニウムなどの金属電極膜を設けたのち、エッチング
を施しパターニングすること（以下、フォトリソグラフ
ィ工程という）により、ゲート電極３ａを形成する。そ
ののち、プラズマＣＶＤ法、ＬＰ−ＣＶＤ法などによ
り、チッ化ケイ素、酸化ケイ素などからなるゲート絶縁
膜４ａ、アモルファスシリコン、ポリシリコンなどから
なる半導体層５、チッ化ケイ素、酸化ケイ素などからな
る第２の絶縁膜６を順次積層する。さらにその上に真空
蒸着法、スパッタ法によりアルミニウム、クロムなどか
らなる金属膜７を500 〜10000 Åの厚さだけ設ける。Ｔ
ＦＴは液晶表示装置のガラスなどの絶縁基板などに設け
られるもので、40cm四方以上の大きな基板に形成される
ことが多く、ＬＳＩなどの製造に用いられるイオン注入
装置を使用することができない。そのため、特定のイオ
ンのみの打ち込みに限定できず、たとえば水素イオンな
ども混入する。これらのイオンがチャネル領域に侵入す
ると特性上好ましくない。この問題を解消するために本
発明の製法では、チッ化ケイ素膜だけでなく、さらにア
ルミニウムなどの金属膜からなるマスクを設けてイオン
注入により高濃度不純物領域を形成することに特徴があ
る。具体例としては、液晶表示装置の絶縁基板２上にス
パッタ法により厚さが約500 〜10000 Åのアルミニウム
膜を設けたのち、フォトリソグラフィ工程を施してゲー
ト電極３ａを形成した。そののち、プラズマＣＶＤ法を
用いて厚さが約1000〜4000Åのチッ化ケイ素膜、厚さが
約300 〜2000Åのアモルファスシリコン層、厚さが約50
0 〜2000Åのチッ化ケイ素膜を順次堆積した。さらにそ
の上にスパッタ法により厚さが約500 〜10000 Åのアル
ミニウム膜を設けた。
上に、真空蒸着法、スパッタ法などによりタンタル、ア
ルミニウムなどの金属電極膜を設けたのち、エッチング
を施しパターニングすること（以下、フォトリソグラフ
ィ工程という）により、ゲート電極３ａを形成する。そ
ののち、プラズマＣＶＤ法、ＬＰ−ＣＶＤ法などによ
り、チッ化ケイ素、酸化ケイ素などからなるゲート絶縁
膜４ａ、アモルファスシリコン、ポリシリコンなどから
なる半導体層５、チッ化ケイ素、酸化ケイ素などからな
る第２の絶縁膜６を順次積層する。さらにその上に真空
蒸着法、スパッタ法によりアルミニウム、クロムなどか
らなる金属膜７を500 〜10000 Åの厚さだけ設ける。Ｔ
ＦＴは液晶表示装置のガラスなどの絶縁基板などに設け
られるもので、40cm四方以上の大きな基板に形成される
ことが多く、ＬＳＩなどの製造に用いられるイオン注入
装置を使用することができない。そのため、特定のイオ
ンのみの打ち込みに限定できず、たとえば水素イオンな
ども混入する。これらのイオンがチャネル領域に侵入す
ると特性上好ましくない。この問題を解消するために本
発明の製法では、チッ化ケイ素膜だけでなく、さらにア
ルミニウムなどの金属膜からなるマスクを設けてイオン
注入により高濃度不純物領域を形成することに特徴があ
る。具体例としては、液晶表示装置の絶縁基板２上にス
パッタ法により厚さが約500 〜10000 Åのアルミニウム
膜を設けたのち、フォトリソグラフィ工程を施してゲー
ト電極３ａを形成した。そののち、プラズマＣＶＤ法を
用いて厚さが約1000〜4000Åのチッ化ケイ素膜、厚さが
約300 〜2000Åのアモルファスシリコン層、厚さが約50
0 〜2000Åのチッ化ケイ素膜を順次堆積した。さらにそ
の上にスパッタ法により厚さが約500 〜10000 Åのアル
ミニウム膜を設けた。
【００２０】つぎに図２（ｂ）に示すように、金属膜７
と第２の絶縁膜６とに選択的に露光やウエットエッチン
グまたはドライエッチングのエッチングなどをするフォ
トリソグラフィ工程を施すことにより、マスク７ａおよ
び６ａを形成した。具体的には、りん酸液などによりア
ルミニウム膜にエッチングを施し、ひき続き、フッ酸
（ＨＦ）液でチッ化ケイ素膜にエッチングを施し、イオ
ン注入用のマスク７ａおよび６ａを形成した。
と第２の絶縁膜６とに選択的に露光やウエットエッチン
グまたはドライエッチングのエッチングなどをするフォ
トリソグラフィ工程を施すことにより、マスク７ａおよ
び６ａを形成した。具体的には、りん酸液などによりア
ルミニウム膜にエッチングを施し、ひき続き、フッ酸
（ＨＦ）液でチッ化ケイ素膜にエッチングを施し、イオ
ン注入用のマスク７ａおよび６ａを形成した。
【００２１】つぎに図２（ｃ）に示すように、リン、ヒ
素などのドナーとなる不純物またはボロンなどのアクセ
プタとなる不純物を前記半導体層５中にイオン注入した
のち、レーザアニール法、ランプアニール法などにより
熱処理をすることにより、高濃度不純物半導体領域を形
成する。このイオン注入は、前述のようにＩＣやＬＳＩ
などに用いられるイオン注入装置は大型の基板に適さな
いためイオンシャワーの方式で行う。具体例としては、
アルミニウムからなるイオン注入用のマスク７ａの廻り
にＰＨ3 を５〜30ｅＶのエネルギーで１〜４×1015cm-2
のドーズ量でイオン注入した。そののち、ランプアニー
ル法により約400 〜800 ℃で約60分間アニール処理する
ことにより、高濃度不純物半導体領域を活性化させた。
素などのドナーとなる不純物またはボロンなどのアクセ
プタとなる不純物を前記半導体層５中にイオン注入した
のち、レーザアニール法、ランプアニール法などにより
熱処理をすることにより、高濃度不純物半導体領域を形
成する。このイオン注入は、前述のようにＩＣやＬＳＩ
などに用いられるイオン注入装置は大型の基板に適さな
いためイオンシャワーの方式で行う。具体例としては、
アルミニウムからなるイオン注入用のマスク７ａの廻り
にＰＨ3 を５〜30ｅＶのエネルギーで１〜４×1015cm-2
のドーズ量でイオン注入した。そののち、ランプアニー
ル法により約400 〜800 ℃で約60分間アニール処理する
ことにより、高濃度不純物半導体領域を活性化させた。
【００２２】最後に図１に示すように、不純物をイオン
注入した半導体層５にフォトリソグラフィ工程を施すこ
とにより、ＴＦＴの半導体層５ａをパターニングする。
そして、前述の金属膜からなるマスク７ａを除去したの
ち、高濃度不純物半導体領域５ｂ、５ｃ上にソース電極
およびドレイン電極（いずれも図示されていない）を形
成する。具体例としては、まずアモルファスシリコン層
をドライエッチング法によりエッチングし、高濃度不純
物半導体領域５ｂ，５ｃを有する半導体層５ａ形成し
た。そして絶縁基板２の全面に厚さが約1000〜10000 Å
の導電膜をスパッタ法により堆積させたのち、ウエット
エッチングまたはドライエッチング法によるエッチング
を施すことによりソース電極およびドレイン電極を形成
した。
注入した半導体層５にフォトリソグラフィ工程を施すこ
とにより、ＴＦＴの半導体層５ａをパターニングする。
そして、前述の金属膜からなるマスク７ａを除去したの
ち、高濃度不純物半導体領域５ｂ、５ｃ上にソース電極
およびドレイン電極（いずれも図示されていない）を形
成する。具体例としては、まずアモルファスシリコン層
をドライエッチング法によりエッチングし、高濃度不純
物半導体領域５ｂ，５ｃを有する半導体層５ａ形成し
た。そして絶縁基板２の全面に厚さが約1000〜10000 Å
の導電膜をスパッタ法により堆積させたのち、ウエット
エッチングまたはドライエッチング法によるエッチング
を施すことによりソース電極およびドレイン電極を形成
した。
【００２３】前述のように、本発明の製法によりえられ
るＴＦＴでは、アルミニウムなどの金属膜をマスクとし
て不純物をイオン注入しているため、厳密なイオン注入
ではなく、水素イオンなどの有害イオンが混入していて
も、チャネル領域である半導体層５ａには完全に遮断さ
れる。このばあいレジスト膜などではイオン照射による
硬化が激しく好ましくない。また、ソース電極およびド
レイン電極と、半導体層５ａとの選択エッチングは充分
できるため、ソース電極およびドレイン電極をエッチン
グストッパともなりうるマスク６ａ上でパターニングす
る必要がなく、前述のイオン注入用のマスク７ａ、６ａ
の長さをフォトリソグラフィの最小加工寸法、たとえば
２μｍ程度にすることができる。その結果、ＴＦＴの寸
法をそれだけ小さくすることができ、小面積のＴＦＴが
えられる。
るＴＦＴでは、アルミニウムなどの金属膜をマスクとし
て不純物をイオン注入しているため、厳密なイオン注入
ではなく、水素イオンなどの有害イオンが混入していて
も、チャネル領域である半導体層５ａには完全に遮断さ
れる。このばあいレジスト膜などではイオン照射による
硬化が激しく好ましくない。また、ソース電極およびド
レイン電極と、半導体層５ａとの選択エッチングは充分
できるため、ソース電極およびドレイン電極をエッチン
グストッパともなりうるマスク６ａ上でパターニングす
る必要がなく、前述のイオン注入用のマスク７ａ、６ａ
の長さをフォトリソグラフィの最小加工寸法、たとえば
２μｍ程度にすることができる。その結果、ＴＦＴの寸
法をそれだけ小さくすることができ、小面積のＴＦＴが
えられる。
【００２４】また画素電極がマトリックス状に設けら
れ、各画素用のスイッチング素子を有するアクティブマ
トリックス形の液晶表示装置で、スイッチング素子とし
て本発明のＴＦＴを用いると、画素面積に対しＴＦＴ部
分の面積が相対的に小さくなるため、開口率が向上し、
明るい画面をうることができると共に、ＴＦＴの製造工
程が簡略になるため、安価な液晶表示装置がえられる。
れ、各画素用のスイッチング素子を有するアクティブマ
トリックス形の液晶表示装置で、スイッチング素子とし
て本発明のＴＦＴを用いると、画素面積に対しＴＦＴ部
分の面積が相対的に小さくなるため、開口率が向上し、
明るい画面をうることができると共に、ＴＦＴの製造工
程が簡略になるため、安価な液晶表示装置がえられる。
【００２５】なお、本発明の製法によりえられるＴＦＴ
は液晶表示装置のみならず、平面形表示装置やイメージ
センサーなどにも使用できる。
は液晶表示装置のみならず、平面形表示装置やイメージ
センサーなどにも使用できる。
【００２６】
【発明の効果】本発明によれば、小型のＴＦＴがえられ
るため、液晶表示装置など平面型表示装置やプロジェク
ションなどに用いると、表示画面の開口率が向上して表
示特性の優れた表示装置がえられる。
るため、液晶表示装置など平面型表示装置やプロジェク
ションなどに用いると、表示画面の開口率が向上して表
示特性の優れた表示装置がえられる。
【００２７】しかも、ＴＦＴの製造において、高価でス
ループットが小さいプラズマＣＶＤ法を用いたフォトリ
ソグラフィ工程を減少でき、製造コストの低減を図るこ
とができる。その結果、表示装置、ひいては電子機器の
コストダウンに大いに寄与する。
ループットが小さいプラズマＣＶＤ法を用いたフォトリ
ソグラフィ工程を減少でき、製造コストの低減を図るこ
とができる。その結果、表示装置、ひいては電子機器の
コストダウンに大いに寄与する。
【図１】本発明の製法によりえられるＴＦＴを示す断面
説明図である。
説明図である。
【図２】本発明のＴＦＴの製法の一実施例の製造工程を
示す断面説明図である。
示す断面説明図である。
【図３】従来のＴＦＴの一実施例を示す断面説明図であ
る。
る。
１ ＴＦＴ ２ 絶縁基板 ３ａ ゲート電極 ４ａ ゲート絶縁膜 ５ａ 半導体層 ５ｂ，５ｃ 高濃度不純物半導体領域
フロントページの続き (72)発明者 高村 誠 京都市右京区西院溝崎町21番地 ローム 株式会社内 (56)参考文献 特開 平４−233512（ＪＰ，Ａ) 特開 平４−369229（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 H01L 21/265 H01L 21/336 G02F 1/1368
Claims (1)
- 【請求項１】 （ａ）絶縁基板上にゲート電極を形成
し、 （ｂ）該ゲート電極が形成された絶縁基板上にゲート絶
縁膜、半導体層、第２の絶縁膜、金属膜を順次積層し、 （ｃ）前記ゲート電極の上部でチャネル領域の長さだけ
残存するように、前記金属膜と第２の絶縁膜をパターニ
ングし、 （ｄ）該パターニングされたのちの残存する前記金属膜
と第２の絶縁膜とをマスクとしてイオン注入することに
より前記半導体層に不純物を導入し、 （ｅ）該マスクとした前記金属膜をエッチングすること
により除去し、 （ｆ）前記不純物が導入された高濃度不純物半導体領域
上にソース電極およびドレイン電極を形成することを特
徴とする薄膜トランジスタの製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18521793A JP3221777B2 (ja) | 1993-07-27 | 1993-07-27 | 薄膜トランジスタの製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18521793A JP3221777B2 (ja) | 1993-07-27 | 1993-07-27 | 薄膜トランジスタの製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0745835A JPH0745835A (ja) | 1995-02-14 |
| JP3221777B2 true JP3221777B2 (ja) | 2001-10-22 |
Family
ID=16166931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18521793A Expired - Fee Related JP3221777B2 (ja) | 1993-07-27 | 1993-07-27 | 薄膜トランジスタの製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3221777B2 (ja) |
-
1993
- 1993-07-27 JP JP18521793A patent/JP3221777B2/ja not_active Expired - Fee Related
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| JPH0745835A (ja) | 1995-02-14 |
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