KR19990016352A - 박막트랜지스터 및 이의 제조방법 - Google Patents

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Abstract

본 발명은 셀프-얼라인으로 채널영역 및 오프셋영역을 형성하여 공정을 간략화하고 공정중에 오프셋영역이 변동하게 되는 염려가 없으므로 소자의 신뢰성을 향상시키는데 적당한 박막트랜지스터에 관한 것으로서, 기판과, 상기 기판내에 형성되고 제 1 및 제 2 측면을 가지는 트랜치와, 상기 기판과 상기 트랜치상에 형성된 활성층과, 상기 활성층상에 형성된 게이트절연막과, 상기 트랜치의 제 1 및 제 2 측면에 대응된 상기 게이트절연막상에 형성된 제 1 및 제 2 게이트전극과, 상기 제 1 및 제 2 게이트전극 사이의 트랜치하면에 형성된 소오스영역과, 상기 제 1 및 제 2 게이트전극으로부터 일정거리가 이격된 상기 기판상과 대응되는 상기 활성층내에 형성된 드레인영역을 포함하는 것을 특징으로 한다.

Description

박막트랜지스터 및 이의 제조방법
본 발명은 반도체소자에 관한 것으로, 특히 셀프-얼라인(self-align)으로 오프셋(offset)영역 및 소오스/드레인전극을 형성하는데 적당하도록 한 박막트랜지스터구조 및 제조방법에 관한 것이다.
일반적으로 박막트랜지스터는 1M급 이상의 에스램(SRAM)셀의 CMOS로드 트랜지스터나 로드 레지스터 대신에 사용하기도 한다.
또한 액정표시소자에서 각 픽셀(Pixel)영역의 화상데이타 신호를 스위칭하는 스위칭소자로도 사용한다.
특히, PMOS박막 트랜지스터를 로드 트랜지스터로 사용하는 SRAM셀에서 PMOS의 오프-전류(Off-current)를 감소시키고 온-전류(On-current)를 증가시켜서 SRAM셀의 소비전력을 감소시키고 기억특성을 향상시킴으로서 고품질의 SRAM셀을 얻을 수 있다.
오프셋 영역은 SRAM셀의 안정된 동작을 위해 중요한 요소로 작용한다.
따라서 이러한 오프셋 영역을 얼마만큼 정확성있게(공정진행중에 변화하지 않게)형성하느냐는 중요한 문제이다.
이하, 종래기술에 따른 박막트랜지스터 및 이의 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 종래기술에 따른 박막트랜지스터의 구조단면도이다.
종래 박막트랜지스터는 도 1에 도시한 바와같이 절연층(21)과, 절연층(21)상의 소정영역에 형성되는 게이트전극(22a)과, 게이트전극(22a)을 포함한 절연층(21)상에 형성된 게이트절연막(24)과, 게이트전극(22a)과 일정거리를 두고 게이트절연막(24)상에 형성된 드레인전극(D)과, 상기 게이트전극(22a)과 오버랩되고 상기 드레인전극(22a)에 대향하여 게이트절연막(24)상에 형성되는 소오스전극(S)과, 상기 소오스전극(S)과 드레인전극(D)사이의 게이트절연막(24)상에 형성된 채널영역(Ⅰ) 및 오프셋영역(Ⅱ)으로 구성된다.
여기서, 오프셋영역(Ⅱ)은 드레인전극(D)과 게이트전극(22a)간의 영역을 말한다.
이와같이 구성된 종래 박막트랜지스터의 제조방법을 첨부도면을 참조하여 설명하기로 한다.
도 2a 내지 2d는 종래 박막트랜지스터의 제조방법을 설명하기 위한 공정단면도이다.
먼저, 도 2a에 도시한 바와같이 절연층(21)상에 제 1 폴리실리콘층(22)을 형성한다.
여기서 제 1 폴리실리콘층(22)은 박막트랜지스터의 게이트전극용 폴리실리콘이다.
상기 제 1 폴리실리콘층(22)상에 제 1 포토레지스트(23)를 도포한 후 노광 및 현상공정으로 패터닝하여 게이트전극패턴을 형성한다.
이후, 게이트패턴을 마스크로 이용한 식각공정으로 상기 제 1 폴리실리콘층(22)을 선택적으로 제거하여 도 2b에 도시한 바와같이 게이트전극(22a)을 형성한다.
이어서, 도 2c에 도시한 바와같이 상기 게이트전극(22a)을 포함한 절연층(21)상에 게이트절연막(24) 예컨대 실리콘산화막을 증착한다.
그리고 게이트절연막(24)상에 제 2 폴리실리콘층(25)을 형성한 후 제 2 폴리실리콘층(25)상에 제 2 포토레지스트(26)를 도포한다.
이후, 도 2d에 도시한 바와같이 채널영역 및 오프셋영역을 형성하기 위해 제 2 포토레지스트(26)를 패터닝하여 마스크패턴(26a)을 형성한다.
그리고 상기 마스크패턴(26a)을 마스크로 이용한 소오스/드레인용 불순물 이온주입에 의해 일부가 게이트전극(22a)과 오버랩되는 소오스전극(S)과, 상기 게이트전극(22a)과 일정거리를 두고 형성되는 드레인전극(D)을 형성한다.
이와같은 공정을 통해 종래기술에 따른 박막트랜지스터 제조공정이 완료된다.
그러나 이와같은 종래 박막트랜지스터 및 이의 제조방법은 소오스/드레인전극과 채널영역 및 오프셋영역을 형성함에 있어 별도의 마스크공정이 필요하므로 공정이 복잡해진다.
그리고 마스크 얼라인시 미스얼라인으로 인해 오프셋영역이 변화하게 되고 이러한 오프셋영역의 변화는 SRAM셀의 안정화를 저하시키는 중요한 요인으로 작용한다.
본 발명은 상기한 문제점을 해결하기 위해 안출한 것으로서 소오스/드레인전극과, 오프셋영역 및 채널영역을 마스크를 사용하지 않는 셀프-얼라인으로 형성하므로서 공정을 간략화시키고 안정된 셀동작을 구현하는데 적당한 박막트랜지스터 및 이의 제조방법을 제공하는데 그 목적이 있다.
도 1은 종래기술에 따른 박막트랜지스터의 구조단면도
도 2a 내지 2d는 종래기술에 따른 박막트랜지스터의 제조방법을 설명하기 위한 공정단면도
도 3은 본 발명에 따른 박막트랜지스터의 구조단면도
도 4a 내지 4f는 본 발명에 따른 박막트랜지스터의 제조방법을 설명하기 위한 공정단면도
도면의 주요부분에 대한 부호의 설명
41 : 제 1 절연층 42 : 트랜치
43 : 활성층 44 : 게이트절연막
45a,45b : 제 1, 제 2 게이트전극 46 : 포토레지스트
47 : 절연층
상기의 목적을 달성하기 위한 본 발명의 박막트랜지스터는 기판과, 상기 기판내에 형성된 트랜치과, 상기 기판과 상기 트랜치상에 형성된 활성층과, 상기 활성층상에 형성된 게이트절연막과, 최소한 상기 트랜치의 일측면에 대응된 상기 게이트절연막상에 형성된 게이트전극과, 상기 트랜치하면에 대응되는 활성층에 형성된 소오스영역과, 상기 게이트전극으로부터 일정거리가 이격된 상기 기판상과 대응되는 상기 활성층에 형성된 드레인영역을 포함하여 구성되고 본 발명의 박막트랜지스터 제조방법은 기판내에 제 1 및 제 2 측면을 가지는 트랜치를 형성하는 공정과, 상기 기판과 상기 트랜치상에 활성층을 형성하는 공정과, 상기 활성층상에 게이트절연막을 형성하는 공정과, 상기 트랜치의 제 1 및 제 2 측면과 상기 제 1 및 제 2 측면에 인접한 상기 기판과 대응하는 상기 게이트절연막상에 전도성의 제 1 및 제 2 패턴을 형성하는 공정과, 상기 제 1 및 제 2 패턴을 마스크로 이온을 주입하여 상기 활성층내에 소오스 및 드레인영역을 형성하는 공정과, 상기 기판과 대응하는 상기 게이트절연막상의 상기 제 1 및 제 2 패턴을 제거하여 제 1 및 제 2 게이트전극을 형성하는 공정을 포함하여 이루어진다.
이하, 본 발명의 박막트랜지스터 및 이의 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 3은 본 발명에 따른 박막트랜지스터의 구조단면도이다.
본 발명의 박막트랜지스터는 도 3에 도시한 바와같이 기판(41)과, 상기 기판(41)내에 형성되고 제 1 및 제 2 측면을 가지는 트랜치(42)와, 상기 기판(41)과 상기 트랜치(42)상에 형성된 활성층(43)과, 상기 활성층(43)상에 형성된 게이트절연막(44)과, 상기 트랜치(42)의 제 1 및 제 2 측면에 대응된 상기 게이트절연막(44)상에 형성된 제 1 및 제 2 게이트전극(45a,45b)과, 상기 제 1 및 제 2 게이트전극(45a,45b) 사이의 트랜치하면에 형성된 소오스영역(S)과, 상기 제 1 및 제 2 게이트전극(45a,45b)으로부터 일정거리가 이격된 상기 기판(41)상과 대응되는 상기 활성층(43)내에 형성된 드레인영역(D)을 포함하여 구성된다.
여기서, 상기 제 1 및 제 2 게이트전극(45a,45b)과, 상기 드레인영역(D) 사이의 활성층에 제 1 및 제 2 오프셋영역(Ⅱ)이 형성된다.
이와같이 구성된 본 발명의 박막트랜지스터 제조방법을 설명하면 다음과 같다.
도 4a 내지 4e는 본 발명의 박막트랜지스터 제조방법을 설명하기 위한 공정단면도이다.
먼저, 도 4a에 도시한 바와같이 기판(41)의 소정부위를 식각하여 트랜치(42)를 형성한다.
여기서, 기판(41)은 절연막 또는 절연기판을 포함한다.
도 4b에 도시한 바와같이 트랜치(42)를 포함한 기판(41)상에 활성층(43)을 형성하고 상기 활성층(43)상에 게이트절연막(44) 예컨대, 실리콘산화막을 차례로 적층 형성한다.
여기서, 상기 활성층(43)은 이후에 소오스전극과 드레인전극으로 사용된다.
이어서, 도 4c에 도시한 바와같이 상기 게이트절연막(44)상에 전도층(45)을 형성한 후 전면에 포토레지스트(46)를 도포한다.
그리고 노광 및 현상공정을 통해 포토레지스트(46)를 패터닝한다.
이어, 도 4d에 도시한 바와같이 상기 포토레지스트(46)를 마스크로 이용한 식각공정으로 상기 전도층(45)을 선택적으로 제거하여 도 4e에 도시한 바와같이 제 1, 제 2 게이트전극(45a,45b)을 형성한다.
이때 상기 제 1, 제 2 게이트전극(45a,45b)은 상기 트랜치(42)의 중앙부위에서 서로 분리된다.
이와같이 제 1, 제 2 게이트전극(45a,45b)들을 형성한 후 상기 게이트전극(45a,45b)들을 마스크로 이용하여 소오스/드레인용 불순물 이온주입을 실시한다.
따라서 도 4c에 도시한 바와같이 제 1, 제 2 게이트전극(45a,45b)들이 분리되는 트랜치의 중앙부위에 대응하는 활성층(43)이 소오스전극(S)이 되고 동시에 상기 소오스전극(S)양측의 기판(41)상에 대응하는 활성층(43)이 각각 드레인전극(D)들이 된다.
이때 상기 기판(41)상의 활성층(43)과, 상기 제 1 및 제 2 게이트전극(45a,45b)은 서로 중첩되지 않고 서로의 상측면은 동일평면상에 위치한다.
이어, 도 4e에 도시한 바와같이 상기 제 1, 제 2 게이트전극(45a,45b)들을 포함한 게이트절연막(44)상에 절연층(47)을 형성한다.
이때 상기 절연층(47)의 물질로서는 상기 게이트절연막(44)과의 식각선택비가 다른물질 예컨데, 실리콘질화막을 증착한다.
만일 상기 게이트절연막(44)이 실리콘질화막이면 상기 절연층(47)은 실리콘산화막을 사용한다.
이는 후공정에서 진행될 절연층(47)의 에치백공정시 상기 절연층(47)과 게이트절연막(44)과의 식각선택비를 다르게하여 게이트절연막(44)하부의 드레인전극(D)들이 오버에치(overetch)되는 것을 방지하기 위한 것이다.
도 4f에 도시한 바와같이 상기 절연층(47)을 에치백하여 상기 트랜치(42)를 매립시킨다.
이때 상기 게이트절연막(44)이 노출될 때까지 절연층(47)을 에치백하게 되면 전술한 바와같이 게이트절연막(44)과 절연층(47)과의 식각선택비가 크므로 상기 게이트절연막(44)하부의 드레인전극(D)은 데미지(DEMAGE)를 입지않는다.
그리고 도 4f에 도시한 바와같이 노출된 게이트전극(45a,45b)들을 에치백하여 전체적으로 평탄화를 이룬다.
여기서, 채널영역(Ⅰ)은 트랜치(42)의 측면과 밑면을 따라 형성되고 오프셋영역(Ⅱ)은 상기 상기 채널영역(Ⅰ)에 비해 수직한 방향으로 형성된다.
즉, 상기 오프셋영역(Ⅱ)은 드레인전극(D)과 수평적으로 형성된다.
지금까지는 하나의 트랜치에 두 개의 게이트전극을 형성하였지만 본 발명에 따른 다른 실시예로서 트랜치의 일측에만 게이트전극을 형성할 수 있다.
도면에는 도시하지 않았지만, 기판에 트랜치를 형성한 후 전면에 활성층을 형성한다.
이후, 활성층상에 게이트절연막을 형성한 후 전면에 게이트전극을 형성하기 위한 전도층을 형성한다.
전도층상에 포토레지스트를 형성한 후 패터닝하여 상기 트랜치의 일측면에 대응되도록 상기 포토레지스트를 마스크로 하여 전도층을 식각하여 게이트전극을 형성한다.
이후의 공정은 두 개의 게이트전극을 형성할 때와 동일하게 이루어진다.
이상 상술한 바와같이 본 발명의 박막트랜지스터 및 이의 제조방법은 다음과 같은 효과가 있다.
첫째, 셀프-얼라인으로 채널영역 및 오프셋영역을 형성하므로 공정이 간략화된다.
둘째, 마스크를 사용하지 않으므로 공정도중에 오프셋영역이 변화될 염려가 없으므로 SRAM에 적용시 셀의 안정화를 증대시킨다.

Claims (5)

  1. 기판; 상기 기판내에 형성되고 제 1 및 제 2 측면을 가지는 트랜치; 상기 기판과 상기 트랜치상에 형성된 활성층; 상기 활성층상에 형성된 게이트절연막; 상기 트랜치의 제 1 및 제 2 측면에 대응된 상기 게이트절연막상에 형성된 제 1 및 제 2 게이트전극; 상기 제 1 및 제 2 게이트전극 사이의 트랜치 하면에 형성된 소오스영역; 상기 제 1 및 제 2 게이트전극으로부터 일정거리가 이격된 상기 기판상과 대응되는 상기 활성층내에 형성된 드레인영역을 포함하는 것을 특징으로 하는 박막트랜지스터.
  2. 제 1 항에 있어서, 상기 제 1 및 제 2 게이트전극과 상기 드레인영역 사이의 활성층에 제 1 및 제 2 오프셋영역을 더 구성되는 것을 특징으로 하는 박막트랜지스터.
  3. 기판내에 제 1 및 제 2 측면을 가지는 트랜치를 형성하는 공정; 상기 기판과 상기 트랜치상에 활성층을 형성하는 공정; 상기 활성층상에 게이트절연막을 형성하는 공정; 상기 트랜치의 제 1 및 제 2 측면과 상기 제 1 및 제 2 측면에 인접한 상기 기판과 대응하는 상기 게이트절연막상에 전도성의 제 1 및 제 2 패턴을 형성하는 공정; 상기 제 1 및 제 2 패턴을 마스크로 이온을 주입하여 상기 활성층내에 소오스 및 드레인영역을 형성하는 공정; 상기 기판과 대응하는 상기 게이트절연막상의 상기 제 1 및 제 2 패턴을 제거하여 제 1 및 제 2 게이트전극을 형성하는 공정을 포함하는 것을 특징으로 하는 박막트랜지스터 제조방법.
  4. 제 3 항에 있어서, 상기 제 1 및 제 2 게이트전극을 형성하는 공정은, 상기 게이트절연막상에 전도층을 형성하는 공정과, 상기 트랜치의 제 1 및 제 2 측면에 인접한 상기 기판과 상기 트랜치의 하면에 대응되는 상기 전도층상에 마스크층을 형성하는 공정과, 상기 마스크층을 이용하여 상기 전도층을 패터닝하여 상기 제 1 및 제 2 패턴을 형성하는 공정과, 상기 트랜치내에 절연층을 형성하는 공정과, 상기 절연층과 상기 게이트절연막을 마스크로하여 상기 기판과 대응되는 제 1 및 제 2 패턴을 식각하여 제 1 및 제 2 게이트전극을 형성하는 공정을 더 포함하는 것을 특징으로 하는 박막트랜지스터 제조방법.
  5. 제 4 항에 있어서, 상기 절연층과 상기 게이트절연막은 식각선택비가 다른 물질로 구성되는 것을 특징으로 하는 박막트랜지스터 제조방법.
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