KR980011858A - 반도체장치의 제조방법 - Google Patents
반도체장치의 제조방법 Download PDFInfo
- Publication number
- KR980011858A KR980011858A KR1019960029219A KR19960029219A KR980011858A KR 980011858 A KR980011858 A KR 980011858A KR 1019960029219 A KR1019960029219 A KR 1019960029219A KR 19960029219 A KR19960029219 A KR 19960029219A KR 980011858 A KR980011858 A KR 980011858A
- Authority
- KR
- South Korea
- Prior art keywords
- insulating layer
- region
- forming
- substrate
- gate electrodes
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 16
- 239000004065 semiconductor Substances 0.000 title abstract description 23
- 238000004519 manufacturing process Methods 0.000 title abstract description 16
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 239000012535 impurity Substances 0.000 claims abstract description 15
- 150000002500 ions Chemical class 0.000 claims abstract description 6
- 239000002184 metal Substances 0.000 claims abstract description 5
- 238000000059 patterning Methods 0.000 claims abstract description 3
- 239000003990 capacitor Substances 0.000 claims 1
- 230000015572 biosynthetic process Effects 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 56
- 230000002093 peripheral effect Effects 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 238000005530 etching Methods 0.000 description 5
- 239000000463 material Substances 0.000 description 3
- 238000009413 insulation Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
- H01L21/823425—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures manufacturing common source or drain regions between a plurality of conductor-insulator-semiconductor structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Drying Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 반도체장치 제조방법에 관한 것으로, 고집적화된 반도체소자의 신뢰성을 향상시키는데 적당하도록 한 반도체장치 제조방법에 관한 것이다.
이를 위한 본 발명의 반도체장치 제조방법은 서로 단차를 겆는 제 영역과 제 2 영역에 캡 절연막을 상측에 갖는 복수의 게이트전극들을 형성하는 스텝, 상기 게이트전극들을 마스크로하여 기판에 저농도의 불순물이온을 주입하고 상기 게이트전극들의 양측면에 측벽들을 형성하는 스텝, 상기 게이트전극들과 측벽들을 마스크로하여 기판에 고농도의 불순물 이온을 주입하여 소오스/드레인영역을 형성하는 스텝, 상기 기판을 포함한 전면에 절연층을 형성하고 상기 절연층 위에 제 1 감광막패턴을 형성한 후 이를 마스크로하여 제 1 영역의 소오스/드레인영역의 기판이 노출되고 동시에 제 2 영역에 형성된 게이트전극들 상측의 캡 절연막이 노출되도록 콘택홀을 형성하는 스텝, 상기 제 1 감광막패턴을 제거하고 상기 절연층 위에 제 2 감광막패턴을 형성한 후 이를 마스크로하여 상기 제 1 영역에 형성된 게이트전극의 표면을 노출시키는 스텝, 상기 기판을 포함한 전면에 금속층을 형성한 후 패터닝하여 배선라인을 형성하는 스텝을 포함하여 이루어진다.
Description
본 발명은 반도체장치의 제조방법에 관한 것으로 특히, 고집적화된 반도체소자의 신뢰성을 향상시키는데 적당하도록 한 반도체장치의 제조방법에 관한 것이다.
일반적으로 집적회로의 집적도가 증가함에 따라 소자의 크기가 감소하고 배선이 미세화 다층화되므로 토폴로지(topoogy)를 갖는 부분이나 콘택홀(contact hole) 또는 비아홀(via hold) 등의 내부에서 단차피복성(stepcoverage)이 중요한 문제로 대도되었다.
따라서 이러한 접속구멍 형성에 따른 문제를 해결하기 위해서 디램(DRAM)에서는 자기정렬(Self aligned) 콘택홀 형성방법이 제안되었다.
자기정렬 콘택홀 형성방법은 절연막을 이중으로 구성하여 상층 절연막의 홀(hold)을 형성할 때 드러나게 되는 하층 절연막은 식각되지 않도록 한 것이다.
이하 종래 반도체장치의 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1a 내지 도 1f는 종래 반도체장치의 제조방법을 나타낸 공정단면도로서 메모리 셀 영여과 메모리 셀을 구동시키기 위한 주변회로부를 함께 도시한 것이다.
먼저, 도 1a에 도시한 바와같이 필드영역과 활성영역으로 정의된 반도체기판(1)의 필드영역에 각 소자간의 격리를 위한 필드산화막(2)들을 형성한다.
그리고 전면에 제1절연층(3), 폴리실리콘층(4), 제2절연층(5)을 차례로 형성한다.
이어 도 1b에 도시한 바와 같이 제2절연층(95) 위에 제1포토레지스트(도면에 도시하지 않음)를 도포한 후 노광 및 현상공정을 통해 제1포토레지스트를 패터닝한다.
다음 피터닝된 제1포토레지스트를 마스크로 하여 제2절연층(5), 폴리실리콘층(4), 제1절연층(3)을 선택적으로 제거하여 게이트 전극들을 형성한다.
이 때 제1절연층(3)은 게이트절연막으로 사용하고 제2절연층(5)은 캡 게이트절연막으로 사용하며 그 물질은 질화물이다.
이어 상기 게이트전극들을 마스크로 한 저농도의 소오스/드레인 불순물 이온주입을 실시하여 저농도의 불순물영역을 형성한다.
그리고 게이트전극들을 포함한 기판(1) 상에 제3절연층을 형성한 후 에치백(Etch Back)하여 상기 게이트 전극들의 양측면에 게이트측벽(6)을 형성한 후 주변회로부만을 제2포토레지스트(도면에 도시하지 않음)로 오픈(Opne)시키고 상기 게이트전극들과 측벽(6)들을 마스크로 이용한 고농도의 소오스/드레인 불순물 이온주입을 실시하여 LDD(Light doped drain)구조를 갖는 소오스/드레인 불순물 영역(7)을 형성한다.
여기서 제2절연층(5)과 제3절연층은 후공정에서 형성될 자기정렬 콘택홀 형성시 하부절연층의 역할을 한다.
이어서, 도 1c에 도시한 바와 같이 기판(1)을 포함한 전면에 제4절연층(9)을 형성한 후 상기 제4절연층(9) 상에 제3포토레지스트(10)를 도포한다.
이 때 상기 제4절연층(9)은 층간절연층으로서 그 물질은 산화물이다.
그리고 도 1d에 도시한 바와 같이 노광 및 현상공정을 통해 상기 제3포토레지스트(10)를 패터닝하여 콘택홀들이 형성될 영역을 정의(define)한다.
이어 상기 패터닝된 제3포토레지스트(10)를 마스크로 이용하여 제1도 (e)에 도시한 바와 같이 상기 제4절연층(9) 선택적으로 제거하여 콘택홀(11)들을 형성한다.
이때 제4절연층(9)의 식각에 의해 형성된 콘택홀들의 실제 면적은 상기 제2포토레지스트(10)에 의해 정의된 면적에 비해 작은 면적을 갖는다.
이는 상기 게이트전극들의 측면에 형성된 측벽(6)들에 의해 상기 측벽(6)들이 차지하는 면적만큼 작아지기 때문이다.
그리고 주변회로부에서도 제4절연층(9)의 식각에 의해 기판(1)의 표면이 노출되는 콘택홀들이 형성되며 게이트전극물질인 폴리실리콘층(4)의 표면이 노출되는 콘택홀(11a)이 형성된다. 이어서 도 1f에 도시한 바와같이 상기 콘택홀들을 포함한 기판(1)전면에 배선을 위한 급속층(12)을 형성한 다음 포토리소그래피(Photolithography)공정을 통해 상기 금속총(12)을 패터닝하여 배선을 형성한다.
종래 반도체장치의 제조방법은 캡 게이트절연층(제2절연층)과 층간절연층(제4절연층)의 식각선택비가 서로 상이하여 주변회로부에서 캡 게이트절연층(제2절연층)의 식각 진행시 표면이 과도식각되어 소오스/드레인 콘택홀 패턴 형성이 불량해진다. 따라서 소자의 특성이 저하되는 문제점이 있었다.
본 발명은 이와같은 문제점을 해결하기 위해 안출한 것으로서 고집적화된 반도체소자의 특성을 향상시키는데 적당한 반도체장치의 제조방법을 제공하는 그 목적이 있다.
제1a도 내지 제1f도는 종래 반도체장치의 제조방법을 나타낸 공정단면도.
제2a도 내지 제2g도는 본 발명의 반도체장치 제조방법을 나타낸 공정단면도.
* 도면의 주요부분에 대한 부호의 설명
21 : 반도체기판 22 : 필드산화막
23 : 제 1 절연층 24 : 폴리실리콘층
25 : 제 2 절연층 26 : 게이트측벽
27 : 소오스/드레인 불순물영역 29 : 제 4 절연층
30 : 제 3 포토레지스트 31 : 제 4 포토레지스트
32 : 배선라인
본 발명의 반도체장치의 제조방법은 소로 단차를 갖는 제 1영역과 제 2영역에 캡 절연막을 상측에 갖는 복수의 게이트전극들을 형성하는 스텝, 상기 게이트전극들을 마스크로하여 기판에 저농도의 불순물이온을 주입하고 상기 게이트전극들의 양측면에 측벽들을 형성하는 스텝, 상기 게이트전극들과 측벽들을 마스크로하여 기판에 고농도의 불순물 이온을 주입하여 소오스/드레인영역을 형성하는 스텝, 상기 기판을 포함한 전면에 절연층을 형성하고 상기 절연층 위에 제 1 감광막패턴을 형성한 후 이를 마스크로하여 소오스/드레인영역의 기판이 노출되고 동시에 제2영역에 형성된 게이트전극들 상측의 캡 절연막이 노출되도록 콘택홀을 형성하는 스텝, 제 1 감광막패턴을 제거하고 상기 절연층 위에 제 2 감광막패턴을 형성한 후 이를 마스크로하여 상기 제 1 영역에 형성된 게이트전극의 표면을 노출시키는 스텝, 상기 기판을 포함한 전면에 금속층을 형성한 후 패터닝하여 배선라인을 형성하는 스텝을 포함하여 이루어진다.
이하 첨부된 도면을 참조하여 본 발명의 반도체장치의 제조방법을 설명하면 다음과 같다.
도 2a 내지 2g는 본 발명의 반도체장치의 제조방법을 나타낸 공정단면도이다.
먼저, 도 2a에 도시한 바와같이 셀 영역과 주변회로영역으로 구분되어 필드영역과 활성영역으로 정의된 반도체기판(21)의 필드영역에 각 소자들간의 격리를 위한 필드산화막(22)들을 형성한다.
그리고 전면에 제1절연층(23), 폴리실리콘층(24), 제2절연층(25)을 차례로 형성한다.
이때 제2절연층(25)은 캡 게이트절연층으로 사용하며 그 물질은 질화물이다.
이어 도 2b에 도시한 바와같이 제2절연층(25) 위에 제1포토레지스트(도면에 도시하지 않음)를 도포한 후 노광 및 현상공정을 통해 제1포토레지스트를 패터닝한다.
다음, 패터닝된 제1포토레지스트를 마스크로 하여 제2절연층(25), 폴리실리콘층(24), 제1절연층(23)을 선택적으로 제거하여 셀 영역 및 주변회로영역에 각각 캡 게이트절연층을 갖는 게이트전극들을 형성한다.
이때 셀 영역의 게이트전극들과 주변회로영역의 일부 게이트전극들과는 필드산화막(22)에 의해 서로 단차를 갖는다.
이어 상기 게이트전극들을 마스크로하여 저농도의 소오스/드레인 불순물 이온주입을 실시하여 기판(21)에 저농도의 불순물영역을 형성한다.
그리고 게이트전극들을 포함한 기판(21)상에 제3절연층을 형성한 후 에치백(Etch Back)하여 상기 게이트전극들의 양측면에 게이트측벽(26)을 형성한 다음, 셀 영역을 마스킹하는 제2포토레지스트마스크(도면에 도시하지 않음)와 상기 게이트전극들과 측벽(26)들을 마스크로 이용한 고농도의 소오스/드레인 불순물 이온주입을 실시하여 상기 주변회로영역에만 LDD(Light doped drain)구조를 갖는 소오스/드레인 불순물 영역(27)을 형성한다.
이어 도 2c에 도시한 바와같이 기판(21)을 포함한 전면에 제4절연층(29)을 형성한 후 도 2d에 도시한 바와같이 상기 제4절연층(29) 위에 제3포토레지스트(30)를 도포한다.
여기서 제4절연층(29)과 상기 제2절연층(25)의 식각선택비는 서로 상이하다.
그리고 노광 및 현상공정을 통해 상기 제3포토레지스트(30)를 패터닝한다.
이어 도 2e에 도시한 바와같이 패터닝된 제3포토레지스트(3)를 마스크로 이용하여 제4절연층(29)을 패터닝하여 상기 소오스/드레인 불순물 영역(27)의 기판(21)이 노출되고 동시에 주변회로영역의 필드산화막(22) 위에 형성된 게이트전극들의 상측에 형성된 제2절연층(캡 게이트절연층)(25)이 노출되도록 콘택홀을 형성한다.
이어서, 제3포토레지스트(30)을 제거한 후 상기 패터닝된 제4절연층(29)을 포함한 기판(21)전면에 제4포토레지스트(31)를 도포한 후 도 2f에 도시한 바와같이 주변회로영역의 필드산화막(22) 위에 형성된 게이트전극의 표면이 노출되도록 상기 제2절연층(캡 게이트절연층)(25)을 선택적으로 제거한다.
이어 도 2g에 도시한 바와같이 콘택홀을 포함한 전면에 금속층을 형성하고 이를 선택적으로 제거하여 배선라인(32)을 형성하면 본 발명의 반도체장치의 제조공정을 완료한다.
본 발명의 반도체장치의 제조방법은 콘택홀 형성시 발생하는 기판의 과도식각을 방지하여 소자의 특성을 향상시키는 효과가 있다.
Claims (2)
- 서로 단차를 갖는 제 1 영역과 제 2 영역에 캡 절연막을 상측에 갖는 복수의 게이트전극들을 형성하는 스텝; 상기 게이트전극들을 마스크로하여 기판에 저농도의 불순물이온을 주입하고 상기 게이트전극들의 양측면에 측벽들을 형성하는 스텝; 상기 제 2 영역에만 고농도의 불순물이온을 주입하여 소오스/드레인영역을 형성하는 스텝; 상기 기판을 포함한 전면에 절연층을 형성하고 상기 절연층위에 제 1 감광막패턴을 형성한 후 이를 마스크로하여 제 1 영역의 소오스/드레인영역의 기판이 노출되고 동시에 제 2 영역에 형성된 게이트전극들 상측의 캡 절연막이 노출되도록 콘택홀을 형성하는 스텝; 제 1 감광막패턴을 제거하고 상기 절연층위에 제 2 감광막패턴을 형성한 후 이를 마스크로하여 상기 제 1 영역에 형성된 게이트전극의 표면을 노출시키는 스텝; 상기 기판을 포함한 전면에 금속층을 형성한 후 패터닝하여 배선라인을 형성하는 스텝을 포함하여 구비됨을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 캡 절연막과 절연층은 서로 식각선택비가 상이함을 특징으로하는 반도체장치의 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960029219A KR100192521B1 (ko) | 1996-07-19 | 1996-07-19 | 반도체장치의 제조방법 |
| CN97103039A CN1110075C (zh) | 1996-07-19 | 1997-03-17 | 制造半导体器件的方法 |
| US08/829,469 US5985711A (en) | 1996-07-19 | 1997-04-17 | Method of fabricating semiconductor device |
| JP9158414A JP3049490B2 (ja) | 1996-07-19 | 1997-06-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960029219A KR100192521B1 (ko) | 1996-07-19 | 1996-07-19 | 반도체장치의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR980011858A true KR980011858A (ko) | 1998-04-30 |
| KR100192521B1 KR100192521B1 (ko) | 1999-06-15 |
Family
ID=19466796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960029219A KR100192521B1 (ko) | 1996-07-19 | 1996-07-19 | 반도체장치의 제조방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5985711A (ko) |
| JP (1) | JP3049490B2 (ko) |
| KR (1) | KR100192521B1 (ko) |
| CN (1) | CN1110075C (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100715260B1 (ko) * | 1998-08-31 | 2007-05-07 | 엘피다 메모리 가부시키가이샤 | 반도체 집적회로장치의 제조방법 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11135779A (ja) * | 1997-10-28 | 1999-05-21 | Toshiba Corp | 半導体装置及びその製造方法 |
| KR100268431B1 (ko) * | 1998-08-06 | 2000-10-16 | 윤종용 | 자기 정렬 콘택 및 그의 제조 방법 |
| US6177339B1 (en) * | 1998-08-27 | 2001-01-23 | Micron Technology, Inc. | Semiconductor processing methods of forming integrated circuitry and semiconductor processing methods of forming dynamic random access memory (DRAM) circuitry |
| US6395623B1 (en) | 1998-08-27 | 2002-05-28 | Micron Technology, Inc. | Semiconductor processing methods of forming a contact opening to a conductive line and methods of forming substrate active area source/drain regions |
| US6403442B1 (en) | 1999-09-02 | 2002-06-11 | Micron Technology, Inc. | Methods of forming capacitors and resultant capacitor structures |
| US6475906B1 (en) * | 2001-07-05 | 2002-11-05 | Promos Technologies, Inc. | Gate contact etch sequence and plasma doping method for sub-150 NM DT-based DRAM devices |
| TWI242797B (en) * | 2004-06-01 | 2005-11-01 | Nanya Technology Corp | Method for forming self-aligned contact of semiconductor device |
| US7432179B2 (en) * | 2004-12-15 | 2008-10-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Controlling gate formation by removing dummy gate structures |
| JP4765598B2 (ja) * | 2005-12-08 | 2011-09-07 | ソニー株式会社 | 半導体装置の製造方法 |
| US7915128B2 (en) * | 2008-02-29 | 2011-03-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | High voltage semiconductor devices |
| KR102143431B1 (ko) | 2013-12-06 | 2020-08-28 | 삼성전자주식회사 | 불순물 영역 형성 방법 및 반도체 소자의 제조 방법 |
| KR102143232B1 (ko) * | 2019-01-30 | 2020-08-10 | 이경준 | 울타리용 지주 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2666549B2 (ja) * | 1990-09-27 | 1997-10-22 | 日本電気株式会社 | 半導体記憶装置及びその製造方法 |
| JPH04259241A (ja) * | 1991-02-14 | 1992-09-14 | Olympus Optical Co Ltd | 半導体装置の製造方法 |
| US5384287A (en) * | 1991-12-13 | 1995-01-24 | Nec Corporation | Method of forming a semiconductor device having self-aligned contact holes |
| JP3010945B2 (ja) * | 1991-12-13 | 2000-02-21 | 日本電気株式会社 | セルフアライン・コンタクト孔の形成方法 |
-
1996
- 1996-07-19 KR KR1019960029219A patent/KR100192521B1/ko not_active IP Right Cessation
-
1997
- 1997-03-17 CN CN97103039A patent/CN1110075C/zh not_active Expired - Fee Related
- 1997-04-17 US US08/829,469 patent/US5985711A/en not_active Expired - Lifetime
- 1997-06-16 JP JP9158414A patent/JP3049490B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100715260B1 (ko) * | 1998-08-31 | 2007-05-07 | 엘피다 메모리 가부시키가이샤 | 반도체 집적회로장치의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5985711A (en) | 1999-11-16 |
| JPH1092933A (ja) | 1998-04-10 |
| CN1171624A (zh) | 1998-01-28 |
| JP3049490B2 (ja) | 2000-06-05 |
| CN1110075C (zh) | 2003-05-28 |
| KR100192521B1 (ko) | 1999-06-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100287009B1 (ko) | 폴리사이드선 및 불순물 영역 각각이 깊이가 상이한 컨택홀에 노출되는 반도체 장치 제조 방법 | |
| KR100192521B1 (ko) | 반도체장치의 제조방법 | |
| KR960011664B1 (ko) | 반도체 장치의 캐패시터 형성방법 | |
| KR100396686B1 (ko) | 반도체소자의콘택홀형성방법 | |
| KR0131728B1 (ko) | 반도체소자의 콘택 제조방법 | |
| KR100399893B1 (ko) | 아날로그 소자의 제조 방법 | |
| KR100198637B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100399446B1 (ko) | 반도체소자의 제조방법 | |
| KR100268943B1 (ko) | 반도체 소자의 제조방법 | |
| JP3212882B2 (ja) | 半導体装置の製造方法 | |
| KR20000025731A (ko) | 반도체소자의 제조방법 | |
| KR100215871B1 (ko) | 반도체 소자의 제조방법 | |
| KR100239452B1 (ko) | 반도체 소자의 제조방법 | |
| KR100223930B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100223895B1 (ko) | Dram 셀 및 그 제조 방법 | |
| KR970011758B1 (ko) | 반도체 집적회로의 전도막 형성방법 | |
| KR100192547B1 (ko) | 반도체 소자 및 그 제조방법 | |
| JPH10173146A (ja) | 半導体記憶装置及びその製造方法 | |
| KR19980068683A (ko) | 반도체 소자의 커패시터 제조방법 | |
| KR20020017725A (ko) | 고전압 반도체 소자 및 그의 제조방법 | |
| KR20020096740A (ko) | 반도체 소자의 제조 방법 | |
| KR20000038332A (ko) | 반도체 소자의 제조 방법 | |
| KR19980067537A (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR20020049934A (ko) | 반도체 소자의 트랜지스터 제조 방법 | |
| KR19990009562A (ko) | 반도체 메모리 장치의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20121224 Year of fee payment: 15 |
|
| LAPS | Lapse due to unpaid annual fee |