KR100223930B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 광노광 장치의 임계 해상력 이하의 선간 간격에도 소자를 형성 가능토록 하여 공정 단순화 및 셀의 크기를 축소하는 반도체 소자의 제조 방법에 관한 것이다.
이를 위한 본 발병의 반도체 소자의 제조 방법은 기판에 제 1, 제 2 불순물 영역을 갖는 트랜지스터를 형성하는 단계, 상기 트랜지스터를 포함한 전면에 상기 제 1, 제 2 불순물 영역에 제 1, 제 2 콘택홀을 갖는 제 1 절연막을 형성하는 단계, 상기 제 1 콘택홀에 플러그를 형성하고 동시에 제 2 콘택홀에 비트 라인을 형성하는 단계, 상기 비트 라인을 포함한 전면에 상기 플러그상의 제 3 콘택홀을 갖는 제 2 절연막을 형성하는 단계, 상기 제 3 콘택홀을 통해 상기 플러그와 연결되도록 제 2 절연막상에 커패시터 스토리지 노드를 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 광노광 장치의 임계 해상력 이하의 선간 간격에도 소자를 형성 가능토록 하여 공정 단순화 및 셀의 크기를 축소하는 반도체 소자의 제조 방법에 관한 것이다.
이하 첨부된 도면을 참고하여 종래 기술에 따른 반도체 소자의 제조 방법을 설명하면 다음과 같다.
도1a 내지 도1i는 종래 기술에 따른 반도체 소자의 제조 방법을 나타내는 공정 단면도이다.
도1a 에서와 같이, p형이며 활성 영역과 격리 영역이 정의된 반도체 기판(11)상에 초기 산화막, 제 1 질화막과 제 1 감광막을 차례로 형성한 다음, 상기 제 1 감광막을 상기 격리 영역 상측 부위에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 이용하여 상기 제 1 질화막과 초기 산화막을 선택적으로 식각하고 제 1 감광막을 제거한다. 이어, 상기 제 1 질화막을 마스크로 이용하여 전면에 열을 가하므로 상기 격리 영역에 필드 산화막(12)을 형성한 다음, 상기 제 1질화막과 초기 산화막을 제거 한다.
도1b 에서와 같이, 상기 반도체 기판(11)을 열산화하여 게이트 산화막(13)을 형성한 다음, 전면에 제 1 다결정 실리콘과 제 2 감광막을 차례로 형성하고, 상기 제 2 감광막을 게이트가 형성될 부위만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 2 감광막을 마스크로 이용하여 상기 제 1 다결정 실리콘을 식각함으로 게이트 전극(14)을 형성하고 상기 제 2 감광막을 제거한다.
그리고 상기 게이트 전극(14)을 포함한 전면에 제 1 질화막을 증착하고 에치백하여 상기 게이트 전극(14) 양측에 제 1 질화막 측벽(15)을 형성한다.
이어 상기 게이트 전극(14)을 마스크로 이용하여 전면에 n형 불순물 이온을 주입 및 드라이브 인 확산함으로 상기 게이트 전극(14) 양측의 반도체 기판(11)내에 제 1, 제 2 불순물 영역(30,31)을 형성한다.
도1c 에서와 같이, 상기 게이트 전극(14)을 포함한 전면에 제 1 산화막(17)과 제 3 감광막(18)을 차례로 형성하고, 상기 제 3 감광막(18)을 상기 제 2 불순물 영역(31)과 비트 라인을 연결시켜주는 제 1 콘택홀이 형성될 부위만 제거되도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제 3 감광막(18)을 마스크로 이용하여 상기 제 1 산화막(17)과 게이트 산화막(13)을 식각함으로 제 1 콘택홀을 형성한다.
여기서 상기 제 1 산화막(17)은 전면이 평탄하도록 두껍게 형성한다.
도1d 에서와 같이, 상기 제 3 감광막(18)을 제거하고, 전면에 제 1 금속층(19)과 제 4 감광막(20)을 차례로 형성한 다음, 상기 제 4 감광막(20)을 상기 제 1 콘택홀을 중심으로 제 1 산화막(17)상의 소정 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 4 감광막(20)을 마스크로 이용하여 상기 제 1 금속층(19)을 선택적으로 식각한다.
도1e에서와 같이, 상기 제 4 감광막(20)을 제거하고, 상기 제 1 금속층(19)을 포함한 제 1 산화막(17)상에 제 1 ILD(Inter Layer Dielectric)막(21)과 제 5 감광막(22)을 차례로 형성한 다음, 상기 제 5 감광막(22)을 상기 제 1 금속층(19) 상측에 소정 부위에만 제거되도록 선택적으로 노광 및 현상 후, 상기 선택적으로 노광 및 현상된 제 5 감광막(22)을 마스크로 이용하여 상기 제 1 ILD막(21)을 선택적으로 식각함으로 비아홀을 형성한다.
도1f에서와 같이, 상기 제 5 감광막(22)을 제거하고, 상기 제 1 금속층(19)을 포함한 제 1 ILD막(21)상에 제 2 금속층(23)과 제 6 감광막(24)을 차례로 형성한 다음, 상기 제 6 감광막(24)을 비트 라인이 형성될 부위에만 남도록 선택적으로 노광 및 현상 후, 상기 선택적으로 노광 및 현상된 제 6 감광막(24)을 마스크로 이용하여 상기 제 2 금속층(23)을 선택적으로 식각한다. 여기서 상기 제 1, 제 2금속층(19,23)으로 비트 라인을 형성한다.
도1g 에서와 같이, 상기 제 6 감광막(24)을 제거하고, 상기 제 2 금속층(23)을 포함한 제 1 ILD막(21)상에 제 2 ILD막(25)과 제 7 감광막(26)을 차례로 형성한 다음, 상기 제 7 감광막(26)을 상기 제 1 불순물 영역(30)의 스토리지 노드가 형성될 부위에만 제거되도록 선택적으로 노광 및 현상 후, 상기 선택적으로 노광 및 현상된 제 7 감광막(26)을 마스크로 이용하여 상기 제 2 ILD막(25), 제 1 ILD막(25), 제 1 산화막(17)과 게이트 산화막(13)을 선택적으로 식각함으로 제 2 콘택홀을 형성한다.
도1h에서와 같이, 상기 제 7 감광막(26)을 제거하고, 전면에 제 2 질화막을 형성한다음, 에치백하여 상기 제 2 콘택홀 내벽에 제 2질화막 측벽(27)을 형성한다.
도1i에서와 같이, 전면에 제 2 다결정 실리콘과 제 8 감광막을 차례로 형성하고, 상기 제 8 감광막을 제 2 콘택홀을 중심으로 상기 제 2 ILD막(25)상의 소정 부위에만 남도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제 8 감광막을 마스크로 이용하여 상기 제 2 다결정 실리콘을 선택적으로 식각함으로 스토리지 노드(28)를 형성한 후, 상기 제 8 감광막을 제거함으로 종래 기술에 따른 반도체 소자를 형성한다.
종래 반도체 소자의 제조 방법은 스토리지 노드 형성시 콘택홀의 지름에 비해 깊이가 깊은 두꺼운 절연막을 식각함에 있어 식각 불량이 발생하는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 스토리지 노드 형성시 두 번의 콘택홀 형성 공정으로 절연막 식각 불량을 제거하는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도1a 내지 도1i는 종래 기술에 따른 반도체 소자의 제조 방법을 나타내는 공정 단면도
도2a 내지 도2h는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타내는 공정 단면도
* 도면의 주요부분에 대한 부호의 설명
31 : 반도체 기판 42 : 필드 산화막
43 : 게이트 산화막 44 : 게이트
45 : 제 1 질화막 측벽 47 : 제 1 산화막
49 : 제 1 마스크 50 : 제 2 마스크
53 : 제 1 금속층 54 : 제 2 산화막
56 : ILD 막 59 : 제 2 다결정 실리콘
60 : 제 1 불순물 영역 61 : 제 2 불순물 영역
본 발명의 반도체 소자의 제조 방법은 기판에 제 1, 제 2 불순물 영역을 갖는 트랜지스터를 형성하는 단계, 상기 트랜지스터를 포함한 전면에 상기 제 1, 제 2 불순물 영역에 제 1, 제 2 콘택홀을 갖는 제 1 절연막을 형성하는 단계, 상기 제 1 콘택홀에 플러그를 형성하고 동시에 제 2 콘택홀에 비트 라인을 형성하는 단계, 상기 비트 라인을 포함한 전면에 상기 플러그상의 제 3 콘택홀을 갖는 제 2 절연막을 형성하는 단계, 상기 제 3 콘택홀을 통해 상기 플러그와 연결되도록 제 2 절연막상에 커패시터 스토리지 노드를 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기와 같이 본 발명에 따른 반도체 소자의 제조 방법의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도2a 내지 도2h 는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타내는 공정 단면도이다.
도2a 에서와 같이, p형이며 활성영역과 격리영역이 정의된 반도체 기판(41)상에 초기 산화막, 제 1 질화막과 제 1 감광막을 차례로 형성한 다음, 상기 제 1 감광막을 상기 격리 영역 상측 부위에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 이용하여 상기 제 1 질화막과 초기 산화막을 선택적으로 식각하고 제 1 감광막을 제거한다. 이어 상기 제 1 질화막을 마스크로 이용하여 전면에 열을 가하므로 상기 격리 영역에 필드 산화막(42)을 형성한 다음, 상기 제 1 질화막과 초기 산화막을 제거 한다.
도2b에서와 같이, 상기 반도체 기판(41)을 열산화하여 게이트 산화막(43)을 형성한 다음, 전면에 제 1 다결정 실리콘과 제 2 감광막을 차례로 형성하고, 상기 제 2 감광막을 게이트가 형성될 부위만 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 2 감광막을 마스크로 이용하여 상기 제 1 다결정 실리콘을 식각함으로 게이트 전극(44)을 형성하고 상기 제 2 감광막을 제거한다.
그리고 상기 게이트 전극(44)을 포함한 전면에 제 1 질화막을 증착하고 에치백하여 상기 게이트 전극(44) 양측에 제 1 질화막 측벽(45)을 형성한다. 이어 상기 게이트 전극(44)을 마스크로 이용하여 전면에 n형 불순물 이온을 주입 및 드라이브인 확산함으로 상기 게이트 전극(44) 양측의 반도체 기판(41)내에 제 1, 제 2 불순물 영역(60,61)을 형성한다.
도2c에서와 같이, 상기 게이트 전극(44)을 포함한 전면에 제 1 산화막(47)과 제 3 감광막(48)을 차례로 형성하고, 제 1마스크(49)를 이용하여 상기 제 3 감광막(48)을 상기 제 2 불순물 영역(61)과 비트 라인을 연결시켜주는데 제 2 콘택홀이 형성될 부위만 노광한다. 여기서 상기 제 1 산화막(47)은 전면이 평탄하도록 두껍게 형성한다.
도2d에서와 같이, 제 2 마스크(50)를 이용하여 상기 제 3 감광막(48)을 상기 제 1 불순물 영역(60)의 스토리지 노드가 형성될 부위만 노광한다.
도2e에서와 같이, 상기 노광 된 부위를 현상한 다음, 상기 선택적으로 노광 및 현상된 제 3 감광막(48)을 마스크로 이용하여, 상기 제 1 산화막(47)과 게이트 산화막(43)을 식각함으로 제 1, 제 2콘택홀(51,52)을 형성한다.
도2f에서와 같이, 상기 제 3 감광막(48)을 제거하고, 상기 제 1, 제 2콘택홀(51,52)을 포함한 전면에 금속층(53), 제 2 산화막(54)과 제 4 감광막(55)을 차례로 형성한 다음, 상기 제 4 감광막(55)을 상기 제 1 콘택홀(51)을 중심으로 비트 라인이 형성될 부위만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 4 감광막(55)을 마스크로 상기 제 1 산화막(47)을 에치 스토퍼(Etch Stopper)로 하여 상기 제 2 산화막(54)과 금속층(53)을 식각함으로 비트 라인을 형성한다. 여기서 상기 제 1 콘택홀(51)은 상기 선택적으로 식각된 금속층(53)에 의해 메꾸어져 플러그층을 형성한다.
도2g에서와 같이, 상기 제 4 감광막(55)을 제거하고, 상기 비트 라인을 포함하여 전면에 평탄화용 ILD막(56)과 제 5 감광막(57)을 차례로 형성한 다음, 상기 제 5 감광막(57)을 상기 제 2 콘택홀(52) 상측 부위만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 5 감광막(57)을 마스크로 이용하여 상기 ILD막(56)을 식각함으로 상기 제 2 콘택홀(52)의 플러그층과 연결된 , 제 3 콘택홀(58)을 형성한다.
여기서, 상기 제 3 콘택홀(58)은 제 2 콘택홀(52)보다 폭이 같거나 더 넓다.
도2h에서와 같이, 상기 제 5 감광막(57)을 제거하고, 상기 제 3 콘택홀(58)을 포함하여 전면에 제 2 다결정 실리콘(59)과 제 6 감광막을 차례로 형성한 다음, 상기 제 6 감광막을 상기 제 3 콘택홀을 중심으로 ILD막(56)상의 소정 부위만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 6 감광막을 마스크로 이용하여 상기 제 2 다결정 실리콘(59)을 식각함으로 상기 금속층(53)과 제 2 다결정 실리콘(59)이 적층된 커패시터의 스토리지 노드(59)를 형성하고 상기 제 6 감광막을 제거하여 본 발명의 실시예에 따른 반도체 소자를 형성한다.
본 발명의 반도체 소자의 제조 방법은 스토리지 노드 형성시 두 번의 콘택홀 형성 공정으로 절연막의 식각 불량을 제거 하여 소자의 수율면에 큰 효과가 있다.
Claims (1)
- 기판에 제 1, 제 2 불순물 영역을 갖는 트랜지스터를 형성하는 단계 ; 상기 트랜지스터를 포함한 전면에 상기 제 1, 제 2 불순물 영역에 제 1, 제 2 콘택홀을 갖는 제 1 절연막을 형성하는 단계 ; 상기 제 1 콘택홀에 플러그를 형성하고 동시에 제 2 콘택홀에 비트 라인을 형성하는 단계 ; 상기 비트 라인을 포함한 전면에 상기 플러그상의 제 3 콘택홀을 갖는 제 2 절연막을 형성하는 단계 ; 상기 제 3 콘택홀을 통해 상기 플러그와 연결되도록 제 2 절연막상에 커패시터 스토리지 노드를 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960066691A KR100223930B1 (ko) | 1996-12-17 | 1996-12-17 | 반도체 소자의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019960066691A KR100223930B1 (ko) | 1996-12-17 | 1996-12-17 | 반도체 소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980048141A KR19980048141A (ko) | 1998-09-15 |
| KR100223930B1 true KR100223930B1 (ko) | 1999-10-15 |
Family
ID=19488415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960066691A KR100223930B1 (ko) | 1996-12-17 | 1996-12-17 | 반도체 소자의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100223930B1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010037869A (ko) * | 1999-10-20 | 2001-05-15 | 박종섭 | 반도체 소자의 제조방법 |
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1996
- 1996-12-17 KR KR1019960066691A patent/KR100223930B1/ko not_active IP Right Cessation
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|---|---|
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