KR100621451B1 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR100621451B1
KR100621451B1 KR1020020080007A KR20020080007A KR100621451B1 KR 100621451 B1 KR100621451 B1 KR 100621451B1 KR 1020020080007 A KR1020020080007 A KR 1020020080007A KR 20020080007 A KR20020080007 A KR 20020080007A KR 100621451 B1 KR100621451 B1 KR 100621451B1
Authority
KR
South Korea
Prior art keywords
landing plug
forming
contact
plug contact
insulating film
Prior art date
Application number
KR1020020080007A
Other languages
English (en)
Other versions
KR20040053453A (ko
Inventor
이남재
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020020080007A priority Critical patent/KR100621451B1/ko
Publication of KR20040053453A publication Critical patent/KR20040053453A/ko
Application granted granted Critical
Publication of KR100621451B1 publication Critical patent/KR100621451B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 소오스/드레인(source/drain)영역을 노출시키는 랜딩 플러그(landing plug)용 콘택(contact)을 동시에 형성하지 않고 소오스영역과 드레인영역을 각각 분리하여 랜딩 플러그용 콘택을 형성할 수 있는 반도체 소자의 제조 방법에 관해 개시한 것으로서, 소오스/드레인영역 및 게이트 전극을 구비한 반도체기판을 제공하는 단계와, 기판 전면에 제 1절연막을 형성하는 단계와, 포토리쏘그라피 공정에 의해 제 1절연막을 1차 식각하여 드레인영역을 노출시키는 홀 타입의 제 1랜딩 플러그용 콘택을 형성하는 단계와, 제 2랜딩 플러그용 콘택을 매립시키는 제 1랜딩 플러그를 형성하는 단계와, 포토리쏘그라피 공정에 의해 제 1절연막을 2차 식각하여 소오스영역을 노출시키는 라인 타입의 제 2랜딩 플러그용 콘택을 형성하는 단계와, 제 2랜딩 플러그용 콘택을 매립시키는 제 2랜딩 플러그를 형성하는 단계와, 제 2랜딩 플러그를 포함한 기판 전면에 제 2절연막을 형성하는 단계와, 포토리소그라피 공정에 의해 2절연막을 식각하여 제 1랜딩 플러그를 노출시키는 비트라인 콘택을 형성하는 단계와, 비트라인 콘택을 매립시키는 비트라인을 형성하는 단계를 포함한다.

Description

반도체 소자의 제조 방법{method for manufacturing semiconductor device}
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정단면도.
도 2a 내지 도 2f는 본 발명의 제 1실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정단면도.
도 3a 내지 도 3e는 본 발명의 제 2실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정단면도.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 구체적으로는 소오스/드레인(source/drain)영역을 노출시키는 랜딩 플러그(landing plug)용 콘택(contact) 형성에 있어서, 상기 소오스영역과 드레인영역을 각각 분리하여 각각의 랜딩 플러그용 콘택을 제조할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 랜딩 플러그 콘택은 홀(hole) 타입, 바(bar)타입 또는 "T"타입 등으로 형성할 수 있다. 이때, 상기 홀 타입은 소오스영역과 드레인영역을 동시에 패터닝하는 것으로서, 마스크 제작이 어렵고 패터닝 시 브릿지(bridge) 제어 및 오버레이(overlay) 관리가 어려운 단점이 있다. 따라서, 이를 해결하기 위해 고가의 리쏘그라피(lithography)장치를 사용하거나 패턴을 홀 타입 대신 상기 바타입 또는 "T" 타입을 적용할 수도 있으나, 이런 경우 포토 패터닝 공정은 개선되지만 식각 공정 진행 시 감광막 마진 확보가 어려워 후속 공정에서의 패턴 불량을 유발한다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정단면도이다.
종래 기술에 따른 반도체 소자의 제조 형성 방법은, 도 1a에 도시된 바와 같이, 반도체기판(1) 상에 실리콘 산화막(미도시) 및 다결정 실리콘막(미도시)을 차례로 형성하고 나서, 상기 막들을 선택 식각하여 게이트 산화막(3) 및 게이트 전극(5)을 형성한다. 이때, 상기 기판(1)에는 소자의 액티브영역과 필드영역을 정의하는 소자격리막(2)이 형성된다. 이어, 상기 게이트 전극(5)을 마스크로 하고 기판 전면에 불순물을 주입하여 소오스/드레인영역(5)(6)을 형성한다.
그런 다음, 도 1b에 도시된 바와 같이, 상기 게이트 전극(5)을 포함한 기판 전면에 실리콘 질화막(7) 및 제 1층간절연막(9)를 차례로 형성한다. 이 후, 상기 제 1층간절연막(9) 위에 랜딩플러그용 콘택영역(미도시)을 노출시키는 감광막 패턴(20)을 형성한다. 이때, 상기 랜딩플러그용 콘택영역은 소오스영역(5) 및 드레인영역(6)을 포함한다.
이어, 도 1c에 도시된 바와 같이, 상기 감광막 패턴을 마스크로 하고 상기 기판 표면이 노출되는 시점까지 제 1층간절연막 및 실리콘 질화막을 식각하여 각각 의 랜딩 플러그용 콘택(9)을 형성한다. 그리고 감광막 패턴을 제거한다.
그런 다음, 도 1d에 도시된 바와 같이, 상기 구조의 기판 전면에 다결정 실리콘막(11)을 형성한 다음, 도 1e에 도시된 바와 같이, 상기 제 1층간절연막 및 다결정 실리콘막에 화학적-기계적 연마 공정을 진행하여 각각의 랜딩 플러그용 콘택(9)을 매립시키는 각각의 제 1및 제 2랜딩 플러그(12a)(12b)를 형성한다. 이때, 도면부호 12a는 소오스영역(5)과 연결되는 제 1랜딩 플러그를 나타낸 것이다. 또한, 도면부호 12b는 드레인영역(6)과 연결되는 제 2랜딩 플러그를 나타낸 것으로서, 이 후의 공정에서 비트라인과 연결된다.
이 후, 도 1f에 도시된 바와 같이, 상기 결과물 전면에 제 2층간절연막(13)을 형성한 다음, 포토리쏘그라피 공정에 의해 상기 제 2층간절연막을 식각하여 상기 제 2랜딩 플러그(12b)를 노출시키는 비트라인용 콘택(14)을 형성한다. 이어, 상기 비트라인용 콘택(14) 구조 전면에 비트라인용 금속막(15)을 형성한다.
랜딩 플러그 콘택은 홀(hole) 타입, 바(bar)타입 또는 "T"타입 등으로 형성할 수 있다. 종래의 기술에서는 상기 타입 중 소오스영역과 드레인영역을 동시에 오픈시키는 홀 타입의 랜딩 플러그용 콘택을 채택함으로써, 마스크 제작이 어렵고 패터닝 시 브릿지(bridge) 제어 및 오버레이(overlay) 관리가 어려웠다.
따라서, 홀 타입 대신 고가의 리쏘그라피(lithography)장치를 사용하거나 패턴을 홀 타입 대신 상기 바타입 또는 T타입을 적용할 수도 있으나, 이런 경우 포토 패터닝 공정은 개선되지만 식각 공정 진행 시 감광막 마진 확보가 어려워 후속 공 정에서의 패턴 불량을 유발하는 문제점이 있었다.
이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, 랜딩 플러그용 콘택 형성 시, 2회의 마스크 공정을 이용하여 소오스영역 및 드레인영역을 노출시키는 각각의 제 1및 제 2랜딩 플러그용 콘택을 형성하고, 제 1랜딩 플러그용 콘택은 홀 타입으로, 제 2랜딩 플러그용 콘택은 라인 타입으로 제조함으로써, 공정 마진을 확보할 수 있는 반도체 소자의 제조 방법을 제공함에 그 목적이 있다.
본 발명의 다른 목적은, 랜딩 플러그용 콘택 형성 시, 소오스영역을 노출시키는 제 1랜딩 플러그용 콘택을 형성하고 나서, 이 후의 공정에서 비트라인용 콘택을 드레인영역과 직접 연결되도록 형성함으로써, 마스크 공정을 단순화시킬 수 있는 반도체 소자의 제조 방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 랜딩 플러그 콘택 형성 방법은 소오스/드레인영역 및 게이트 전극을 구비한 반도체기판을 제공하는 단계와, 기판 전면에 제 1절연막을 형성하는 단계와, 포토리쏘그라피 공정에 의해 상기 제 1절연막을 1차 식각하여 드레인영역을 노출시키는 홀 타입의 제 1랜딩 플러그용 콘택을 형성하는 단계와, 제 2랜딩 플러그용 콘택을 매립시키는 제 1랜딩 플러그를 형성하는 단계와, 포토리쏘그라피 공정에 의해 상기 제 1절연막을 2차 식각하여 소오스영역을 노출시키는 라인 타입의 제 2랜딩 플러그용 콘택을 형성하는 단계와, 제 2랜딩 플러그용 콘택을 매립시키는 제 2랜딩 플러그를 형성하는 단계와, 제 2랜딩 플러그를 포함한 기판 전면에 제 2절연막을 형성하는 단계와, 포토리소그라피 공정에 의해 2절연막을 식각하여 제 1랜딩 플러그를 노출시키는 비트라인 콘택을 형성하는 단계와, 비트라인 콘택을 매립시키는 비트라인을 형성하는 단계를 포함한 것을 특징으로 한다.
본 발명에 따른 랜딩 플러그 콘택 형성 방법은 소오스/드레인영역 및 게이트 전극을 각각 구비한 반도체기판을 제공하는 단계와, 기판 전면에 제 1절연막을 형성하는 단계와, 포토리쏘그라피 공정에 의해 상기 제 1절연막을 식각하여 드레인영역을 노출시키는 홀 타입의 제 1랜딩 플러그용 콘택을 형성하는 단계와, 제 1랜딩 플러그용 콘택을 매립시키는 제 1랜딩 플러그를 형성하는 단계와, 상기 결과의 기판 전면에 제 2절연막을 형성하는 단계와, 포토리쏘그라피 공정에 의해 제 2 및 제 1절연막을 식각하여 드레인영역을 노출시키는 비트라인 콘택을 형성하는 단계와, 비트라인 콘택을 매립시키는 비트라인을 형성하는 단계를 포함한 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2a 내지 도 2f는 본 발명의 제 1실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정단면도이다.
본 발명의 제 1실시예에 따른 반도체 소자의 제조 방법은, 도 2a에 도시된 바와 같이, 먼저 반도체기판(100)에 소자의 액티브영역(미도시)과 필드영역(미도시)을 정의하는 소자격리막(102)을 형성한다. 이어, 상기 소자격리막(102)을 포함한 기판 전면에 실리콘 산화막(미도시), 제 1다결정 실리콘막(미도시)을 차례로 형 성한 다음, 포토리쏘그라피 공정에 의해 상기 막들을 식각하여 게이트 산화막(103) 및 게이트 전극(104)을 형성한다. 그런 다음, 상기 게이트 전극(104)을 마스크로 하고 기판에 불순물을 주입하여 소오스/드레인영역(105)(106)을 형성한다.
이 후, 도 2b에 도시된 바와 같이, 상기 게이트 전극(104)을 포함한 기판 전면에 실리콘 질화막(107) 및 제 1층간절연막(108)을 형성한 다음, 상기 BPSG막(108) 위에 각각의 드레인영역(106)을 노출시키는 홀 타입의 제 1감광막 패턴(120)을 형성한다. 이어, 도 2c에 도시된 바와 같이, 상기 감광막 패턴을 마스크로 하고 상기 제 1층간절연막 및 실리콘 질화막을 식각하여 드레인영역(106)을 노출시키는 홀 타입의 제 1랜딩 플러그용 콘택(109)을 형성한다. 그런 다음, 상기 제 1랜딩 플러그용 콘택(109)을 포함한 기판 전면에 저농도의 포스포러스가 도핑된 제 2다결정 실리콘막(111)을 형성한다.
이 후, 도 2d에 도시된 바와 같이, 상기 제 2다결정 실리콘막을 화학적-기계적 연마 방법 또는 에치백 공정에 의해 식각하여 제 1랜딩 플러그용 콘택(109)을 매립시키는 제 1랜딩 플러그(112)를 형성한다. 상기 제 1랜딩 플러그(112)는 드레인영역과 연결되며, 홀 타입으로 형성된다. 이어, 상기 제 1랜딩 플러그(112)를 포함한 기판 전면에 각각의 소오스영역(105)을 노출시키는 제 2감광막 패턴(122)을 형성한다.
그런 다음, 도 2e에 도시된 바와 같이, 상기 제 2감광막 패턴을 마스크로 하고 상기 제 1층간절연막 및 실리콘 질화막을 식각하여 라인 타입의 제 2랜딩 플러그용 콘택(113)을 형성한다. 이때, 상기 제 2랜딩 플러그용 콘택(113)을 라인 타입 으로 형성함으로써, 바타입 또는 T타입보다 오픈 면적이 넓어 식각정지(etching stop)에 유리하며, 제 2감광막 패턴의 마진을 확보할 수 있다.
이 후, 도 2f에 도시된 바와 같이, 상기 제 2랜딩 플러그용 콘택(113)을 포함한 기판 전면에 고농도의 포스포러스가 도핑된 제 3다결정 실리콘막을 형성한 후, 도 2g에 도시된 바와 같이, 상기 제 3다결정 실리콘막을 화학적-기계적 연마하여 제 2랜딩 플러그(114)를 형성한다.
이때, 소오스영역(105)과 연결되는 제 2랜딩 플러그(114)에 고농도의 포스포러스가 주입됨에 따라, 콘택 저항이 감소되며, 또한 드레인영역(106)과 연결되는 제 1랜딩 플러그(112)에 저농도의 포스포러스가 주입됨에 따라, 소오스영역(105)과 드레인영역(106) 간에 비대칭 도핑 프로파일을 갖게 되어 셀 펀치(cell punch) 마진이 향상된다.
이때, 제 1 및 제 2랜딩플러그(112)(115)를 형성하기 이전에, 제 1랜딩 플러그용 콘택(109)에 의해 노출된 드레인영역(106)에 저농도의 포스포러스(phosphorus)가 도핑된 불순물을 주입하고, 제 2랜딩 플러그용 콘택(113)에 의해 노출된 소오스영역(105)에 고농도의 포스포러스가 도핑된 불순물을 주입함으로서, 소오스영역(105)과 드레인영역(106)에 불순물 주입을 다르게 적용하여 비대칭 트랜지스터(asymmetry transistor)를 형성할 수 있다.
또는, 상기 제 1랜딩플러그용 콘택(109)을 매립시키는 제 1랜딩 플러그(112) 형성시, 저농도의 포스포러스가 도핑된 다결정 실리콘막을 이용하고, 상기 제 2랜딩플러그용 콘택(113)을 매립시키는 제 2랜딩 플러그(115) 형성 시, 고농도의 포스 포러스가 도핑된 다결정 실리콘막을 이용함으로서, 별도의 불순물 주입 공정을 생략하면서도 비대칭 트랜지스터를 형성할 수 있다.
이어, 상기 제 2랜딩 플러그(114)를 포함한 기판 전면에 제 2층간절연막(115)를 형성한 다음, 포토리쏘그라피 공정에 의해 상기 제 1랜딩플러그(112)를 노출시키는 비트라인용 콘택(116)을 형성한다. 그런 다음, 상기 비트라인용 콘택(116)을 포함한 기판 전면에 비트라인용 금속막(117)을 형성한다.
도 3a 내지 도 3e는 본 발명의 제 2실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정단면도이다.
본 발명의 제 2실시예에 따른 반도체 소자의 제조 방법은, 도 3a에 도시된 바와 같이, 소자격리막(202)을 구비한 반도체기판(200) 상에 게이트 산화막(203) 및 게이트 전극(204)을 형성한다. 이어, 상기 게이트 전극(204)을 포함한 기판 전면에 불순물을 주입하여 소오스/드레인영역(205)(206)을 형성한다.
그런 다음, 도 3b에 도시된 바와 같이, 상기 소오스/드레인영역(205)(206)을 포함한 기판 상에 게이트 전극(204)을 덮도록 실리콘 질화막(207)을 형성한 다. 이 후, 상기 구조 전면에 제 1층간절연막(208)을 형성하고 나서, 상기 제 1층간절연막(208) 상에 소오스영역(205)을 노출시키는 제 1감광막 패턴(220)을 형성한다.
이어, 도 3c에 도시된 바와 같이, 상기 제 1감광막 패턴을 마스크로 하고 상기 제 1층간절연막 및 실리콘 질화막을 식각하여, 도 3b에 도시된 바와 같이, 소오스영역(205)을 노출시키는 홀 타입의 랜딩플러그용 콘택(209)을 형성한다. 그런 다 음, 상기 제 1감광막 패턴을 제거하고, 상기 랜딩플러그용 콘택(209)을 포함한 기판 전면에 다결정 실리콘막(211)을 형성한다.
이어, 도 3d에 도시된 바와 같이, 상기 다결정 실리콘막(211)에 화학적 기계적 연마 또는 에치백 공정을 진행하여 랜딩플러그용 콘택(209)을 매립시키는 랜딩 플러그(212)를 형성한다. 그런 다음, 상기 랜딩 플러그(212)를 포함한 기판 전면에 제 2층간절연막(213)을 형성하고 나서, 상기 제 2층간절연막(213) 위에 드레인영역(206)을 노출시키는 제 2감광막 패턴(222)을 형성한다.
이 후, 도 3e에 도시된 바와 같이, 상기 제 2감광막 패턴을 마스크로 하고 제 2, 제 1층간절연막 및 실리콘 질화막을 식각하여 기판의 드레인영역(206)을 노출시키는 비트라인용 콘택(214)을 형성한다. 이어, 상기 제 2감광막 패턴을 제거하고 나서, 상기 비트라인용 콘택(214)을 포함한 기판 전면에 비트라인용 금속막(215)을 형성한다.
이상에서와 같이, 본 발명은 랜딩플러그용 콘택 형성 공정을 드레인영역을 노출시키는 제 1랜딩 플러그용 콘택 형성 공정 및 소오스영역을 노출시키는 제 2랜딩 플러그용 콘택 형성 공정으로 2회로 나누어 진행함으로써, 소오스영역과 드레인영역에 불순물 주입을 다르게 적용하여 비대칭 트랜지스터(asymmetry transistor)를 형성할 수 있으며, 포토 공정의 CD(Critical Dimension) 제어 및 오버레이(overlay) 관리에 대해 마진(margin)을 확보할 수 있다.
또한, 본 발명은 상기 제 1랜딩플러그용 콘택을 매립시키는 제 1랜딩 플러그 형성시, 저농도의 포스포러스가 도핑된 다결정 실리콘막을 이용하고, 상기 제 2랜딩플러그용 콘택을 매립시키는 제 2랜딩 플러그 형성 시 고농도의 포스포러스가 도핑된 다결정 실리콘막을 이용함으로써, 별도의 불순물 주입 공정을 생략할 수 있다.
한편, 본 발명은 상기 제 2랜딩 플러그용 콘택을 라인 타입으로 형성함으로써, 바타입 또는 T타입보다 오픈 면적이 넓어 제 2감광막 패턴의 마진을 확보할 수 있으며, 소오스영역과의 콘택 면적 확보가 가능하여 콘택 저항이 개선된다.
본 발명은 소오스영역을 노출시키는 랜딩 플러그용 콘택을 형성하고, 드레인영역을 노출시키는 랜딩 플러그용 콘택은 별도로 형성하지 않고 이 후의 공정에서 바로 드레인영역을 노출시키는 비트라인용 콘택을 형성함으로써, 포토 공정의 CD 제어를 제어할 수 있다. 또한, 상기 랜딩 플러그용 콘택을 홀 타입으로 형성함으로써, 게이트 전극과 랜딩 플러그 간의 기생 캐패시턴스를 감소시켜 센씽(sensing) 마진을 확보할 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (3)

  1. 소오스/드레인영역 및 게이트 전극을 구비한 반도체기판을 제공하는 단계와,
    상기 기판 전면에 제 1절연막을 형성하는 단계와,
    포토리쏘그라피 공정에 의해 상기 제 1절연막을 1차 식각하여 상기 드레인영역을 노출시키는 홀 타입의 제 1랜딩 플러그용 콘택을 형성하는 단계와,
    상기 제 2랜딩 플러그용 콘택을 매립시키는 제 1랜딩 플러그를 형성하는 단계와,
    포토리쏘그라피 공정에 의해 상기 제 1절연막을 2차 식각하여 상기 소오스영역을 노출시키는 라인 타입의 제 2랜딩 플러그용 콘택을 형성하는 단계와,
    상기 제 2랜딩 플러그용 콘택을 매립시키는 제 2랜딩 플러그를 형성하는 단계와,
    상기 제 2랜딩 플러그를 포함한 기판 전면에 제 2절연막을 형성하는 단계와,
    포토리소그라피 공정에 의해 상기 2절연막을 식각하여 제 1랜딩 플러그를 노출시키는 비트라인 콘택을 형성하는 단계와,
    상기 비트라인 콘택을 매립시키는 비트라인을 형성하는 단계를 포함한 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1항에 있어서, 상기 제 1랜딩 플러그는 저농도의 포스포러스가 주입되고, 상기 제 2랜딩 플러그는 고농도의 포스포러스가 주입된 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 삭제
KR1020020080007A 2002-12-14 2002-12-14 반도체 소자의 제조 방법 KR100621451B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020080007A KR100621451B1 (ko) 2002-12-14 2002-12-14 반도체 소자의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020080007A KR100621451B1 (ko) 2002-12-14 2002-12-14 반도체 소자의 제조 방법

Publications (2)

Publication Number Publication Date
KR20040053453A KR20040053453A (ko) 2004-06-24
KR100621451B1 true KR100621451B1 (ko) 2006-09-07

Family

ID=37346699

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020080007A KR100621451B1 (ko) 2002-12-14 2002-12-14 반도체 소자의 제조 방법

Country Status (1)

Country Link
KR (1) KR100621451B1 (ko)

Also Published As

Publication number Publication date
KR20040053453A (ko) 2004-06-24

Similar Documents

Publication Publication Date Title
US20060216878A1 (en) Method for fabricating semiconductor device
US7189605B2 (en) Method for fabricating semiconductor device
JP2887788B2 (ja) 半導体デバイスの製造方法
KR100363099B1 (ko) 주변회로부의 소오스/드레인 영역에 컨택패드를 갖는반도체 장치의 형성방법
JP3049490B2 (ja) 半導体装置の製造方法
KR100621451B1 (ko) 반도체 소자의 제조 방법
US7374992B2 (en) Manufacturing method for an integrated semiconductor structure
KR100307556B1 (ko) 반도체소자의 제조방법
KR0122752B1 (ko) 반도체 소자의 콘택홀 형성 방법
KR100345067B1 (ko) 반도체소자의제조방법
KR0161191B1 (ko) 반도체 소자의 제조방법
US7517755B2 (en) Method for fabricating semiconductor device
KR100486120B1 (ko) Ｍｏｓ 트랜지스터의 형성 방법
JP2754202B2 (ja) 半導体素子の製造方法
KR100223930B1 (ko) 반도체 소자의 제조 방법
KR100477786B1 (ko) 반도체소자의 콘택 형성 방법
KR100604760B1 (ko) 반도체소자의 제조방법
KR100967671B1 (ko) 반도체 소자의 랜딩 플러그 콘택 제조 방법
KR100564432B1 (ko) 트랜지스터 제조 방법
KR100386625B1 (ko) 반도체 소자의 제조방법
KR100398571B1 (ko) 복합 반도체 소자의 제조방법
KR20060079330A (ko) 반도체 소자의 제조 방법
KR19980017256A (ko) 반도체 소자의 제조 방법
JPH0955497A (ja) 半導体装置の製造方法
KR20030000662A (ko) 반도체 소자의 트랜지스터 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100726

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee