KR20030000662A - 반도체 소자의 트랜지스터 제조 방법 - Google Patents

반도체 소자의 트랜지스터 제조 방법 Download PDF

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Abstract

본 발명의 반도체 소자의 트랜지스터 제조 방법은, 반도체 기판 상부에 버퍼 산화막을 증착하는 단계; 게이트가 형성될 영역이 노출되도록 상기 버퍼 산화막을 패터닝하는 단계; 상기 노출된 반도체 기판 상부에 게이트 산화막을 형성하는 단계; 전체 구조 상부에 도전체층, 텅스텐 실리사이드층 및 질화막을 순차적으로 형성하는 단계; 상기 버퍼 산화막이 노출되도록 상기 도전체층, 상기 텅스텐 실리사이드막 및 상기 질화막을 패터닝하여 게이트를 형성하는 단계; 불순물 이온 주입 공정을 실시하여 상기 반도체 기판 상의 소정 영역에 접합 영역을 형성하는 단계; 전체 구조 상부에 스페이서용 질화막을 형성하는 단계; 전체 구조 상부에 산화막을 증착하고 평탄화하는 단계; 및 상기 산화막, 상기 스페이서용 질화막 및 버퍼 산화막을 식각하여 스페이서를 형성하는 동시에 콘택홀을 형성하는 단계를 포함하여 이루어진다.

Description

반도체 소자의 트랜지스터 제조 방법{METHOD FOR MANUFACTURING A TRANSISTOR IN A SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 특히, 트랜지스터의 게이트 형성시 실리콘 기판과 스페이서용 질화막 사이의 버퍼로 사용되는 산화막을 형성하는 방법에 관한 것이다.
종래의 트랜지스터 형성 방법은 소자분리막(201)이 형성된 반도체 기판(200)에 게이트 산화막(202)을 형성하고 그 위에 게이트 전극층(203),실리사이드층(204) 및 질화물(205)을 순차적으로 증착하여 게이트를 형성한 후 산화 공정을 이용하여 반도체 기판에 선택적 산화물(206)을 형성한다. 그 후에 스페이서용 질화막을 형성하고 식각하여 게이트의 측벽에 스페이서(207)를 형성한다. 이러한 종래의 트랜지스터 형성 방법에서는 후속 열공정에서 반도체 기판과 질화막 스페이서 사이에 심한 스트레스가 발생되는 것을 방지하기 위하여, 반도체 기판에 선택적 산화막을 형성하는 공정을 포함한다. 이러한 스트레스를 받는 영역은 도 2의 "A" 영역이다. 그러나 종래 기술에서 사용하는 반도체 기판 상의 선택적 산화물의 두께는 10~20Å 정도로 형성되므로 후속 열공정에서 반도체 기판을 보호하는 것에는 충분하지 못하다. 그러므로, 스페이서로 사용되는 질화물과 실리콘 기판 사이의 스트레스를 방지하기 위하여 반도체 기판과 직접 접촉하는 스페이서의 영역에 후속 열공정에서도 안정적으로 반도체 기판을 보호할 수 있는 충분한 버퍼층을 형성할 필요가 있다.
본 발명은 실리콘 기판과 접촉하는 스페이서의 영역에 충분한 두께의 산화물 버퍼층을 형성함으로써 실리콘 기판과 질화물 스페이서 사이의 스트레스를 방지하여 후속 열처리 공정에서도 안정적이고 신뢰성있는 트랜지스터를 제조하는 것을 그 목적으로 한다.
도 1a 내지 1f는 본 발명에 따른 반도체 소자의 트랜지스터 제조 공정을 순차적으로 나타낸 공정도.
도 2는 종래 기술에 따른 반도체 소자의 트랜지스터에서 스트레스를 받는 부분을 나타내기 위한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1: 반도체 기판2: 소자 분리막
3: 버퍼 산화막4: 게이트 산화막
5: 도전체층6: 텅스텐 실리사이드층
7: 질화막8: 포토레지스트 패턴
9a: 스페이서용 질화막9b: 스페이서
10: 산화막
상기 목적을 성취하기 위하여, 본 발명의 트랜지스터 제조 방법은, 반도체 기판 상부에 버퍼 산화막을 증착하는 단계; 게이트가 형성될 영역이 노출되도록 상기 버퍼 산화막을 패터닝하는 단계; 상기 노출된 반도체 기판 상부에 게이트 산화막을 형성하는 단계; 전체 구조 상부에 도전체층, 텅스텐 실리사이드층 및 질화막을 순차적으로 형성하는 단계; 상기 버퍼 산화막이 노출되도록 상기 도전체층, 상기 텅스텐 실리사이드막 및 상기 질화막을 패터닝하여 게이트를 형성하는 단계; 불순물 이온 주입 공정을 실시하여 상기 반도체 기판 상의 소정 영역에 접합 영역을 형성하는 단계; 전체 구조 상부에 스페이서용 질화막을 형성하는 단계; 전체 구조 상부에 산화막을 증착하고 평탄화하는 단계; 및 상기 산화막, 상기 스페이서용 질화막 및 버퍼 산화막을 식각하여 스페이서를 형성하는 동시에 콘택홀을 형성하는 단계를 포함하여 이루어진다.
이제 도 1a 내지 1f를 참조하여 본 발명의 일 실시예를 상세하게 설명한다.
먼저 도 1a를 참조하면, 소자 분리막(2)이 형성된 반도체 기판(1) 상부에 버퍼 산화막(3)을 형성한다. 버퍼 산화막(3) 상부에 게이트가 형성될 영역이 노출되도록 패터닝된 포토레지스트 패턴(도시안됨)을 형성한다. 포토레지스트 패턴을 마스크로 이용한 식각 공정으로 노출된 버퍼 산화막(3)을 식각하여 반도체 기판(1)을 노출시킨다. 여기서, 버퍼 산화막으로는 MTO막, HTO막, USG막, TEOS막 등을 사용할 수 있으며, 그 두께는 100Å 이상인 것이 바람직하다. 산화 공정을 실시하여 노출된 반도체 기판(1) 표면에 게이트 산화막(4)을 형성한다.
도 1b를 참조하면, 전체 구조 상부에 폴리실리콘층(5), 텅스텐 실리사이드층(6) 및 질화물층(7)을 순차적으로 형성한다. 여기서 질화막(7) 대신에, 텅스텐 실리사이드층(6) 상에 증착되는 물질로서 TEOS막, USG막 등을 사용할 수 있다.
도 1c를 참조하면, 포토레지스트층을 형성하고 하부의 버퍼 산화물(3)을 노출하도록 노광 및 현상 공정에 의해 포토레지스트층을 패터닝하여 포토레지스트 패턴(8)을 형성한다. 이 포토레지스트 패턴(8)을 마스크로 이용한 식각 공정으로 질화막(7), 텅스텐 실리사이드층(6) 및 폴리실리콘층(5)을 식각하여 버퍼 산화막(3)을 노출시킨다. 그리고, 저농도 불순물 이온 주입 공정을 실시하여 반도체 기판(1) 상에 접합 영역을 형성한다.
이제 도 1d를 참조하면, 포토레지스트 패턴을 제거하고 전체 구조 상부에 스페이서용 질화막(9a)을 형성한다. 이 때 반도체 기판 상에 버퍼 산화막이 미리 형성되어 있으므로, 종래에 사용되었던 반도체 기판상에 실리콘 산화막(선택적 산화막)을 재형성하는 공정은 필요없다.
도 1e를 참조하면, 전체 구조 상부에 산화막(10)을 형성한 후, CMP 공정에 의해 평탄화시킨다. 이때 사용되는 산화막으로는 BPSG막이 적합하다.
셀 영역만을 노출시키는 마스크를 이용한 리소그라피 공정 및 식각 공정으로 산화막(10)과 질화막(9a)을 식각한다. 이에 따라 게이트 측벽에 스페이서(9b)가 형성되고, 접합 영역을 노출시키는 콘택홀이 형성된다. 이후, 접합 영역에 이온 주입 공정을 실시한다.
상기 설명한 바와 같이, 본 발명에 따라서 실리콘 기판과 질화물 스페이서 사이에 충분한 두께의 산화물 버퍼층을 형성함으로써 후속 열처리 공정에서 발생할 수 있는 실리콘 기판과 질화물 스페이서 사이의 스트레스를 감소시킴으로써 반도체 트랜지스터 소자의 리플레시 특성 저하를 방지한다.

Claims (13)

  1. 반도체 기판 상부에 버퍼 산화막을 증착하는 단계;
    게이트가 형성될 영역이 노출되도록 상기 버퍼 산화막을 패터닝하는 단계;
    상기 노출된 반도체 기판 상부에 게이트 산화막을 형성하는 단계;
    전체 구조 상부에 도전체층, 텅스텐 실리사이드층 및 질화막을 순차적으로 형성하는 단계;
    상기 버퍼 산화막이 노출되도록 상기 도전체층, 상기 텅스텐 실리사이드막 및 상기 질화막을 패터닝하여 게이트를 형성하는 단계;
    불순물 이온 주입 공정을 실시하여 상기 반도체 기판 상의 소정 영역에 접합 영역을 형성하는 단계;
    전체 구조 상부에 스페이서용 질화막을 형성하는 단계;
    전체 구조 상부에 산화막을 증착하고 평탄화하는 단계; 및
    상기 산화막, 상기 스페이서용 질화막 및 버퍼 산화막을 식각하여 스페이서를 형성하는 동시에 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  2. 제1항에 있어서, 상기 게이트 산화막은 산화 공정을 이용하여 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  3. 제1항에 있어서, 상기 버퍼 산화막을 패터닝한 후에 세척 공정을 통하여 반도체 기판 상의 불순물을 제거하는 공정을 더 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  4. 제1항에 있어서, 상기 버퍼 산화막은 100Å 이상의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  5. 제1항에 있어서, 상기 버퍼 산화막은 MTO막, HTO막, USG막, TEOS막 등을 사용하여 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  6. 제1항에 있어서, 상기 텅스텐 실리사이드층 상에 증착되는 막으로 TEOS막, USG막 등을 더 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  7. 제1항에 있어서, 상기 스페이서용 질화막을 증착한 후에 형성하는 막으로 BPSG 막을 더 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  8. 소자 분리막이 형성된 실리콘 기판 상부에 버퍼 산화막을 증착하는 단계;
    게이트가 형성될 영역이 노출되도록 상기 버퍼 산화막을 패터닝하는 단계;
    상기 노출된 실리콘 기판 상부에 게이트 산화막을 형성하는 단계;
    전체 구조 상부에 폴리실리콘층, 텅스텐 실리사이드층 및 질화막을 순차적으로 형성하는 단계;
    상기 버퍼 산화막이 노출되도록 상기 폴리실리콘층, 상기 텅스텐 실리사이드막 및 상기 질화막을 패터닝하여 게이트를 형성하는 단계;
    불순물 이온 주입 공정을 실시하여 상기 반도체 기판 상의 소정 영역에 접합 영역을 형성하는 단계;
    전체 구조 상부에 스페이서용 질화막을 형성하는 단계;
    전체 구조 상부에 산화막을 증착하고 평탄화하는 단계; 및
    상기 산화막, 스페이서용 질화막 및 버퍼 산화막을 식각하여 스페이서를 형성하는 동시에 콘택홀을 형성하는 단계를 포함하며,
    상기 버퍼 산화막은 후속 열처리 공정에서 상기 실리콘 기판과 상기 스페이서용 산화막 사이의 스트레스를 방지하기 위하여 100Å 이상의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  9. 제8항에 있어서, 상기 게이트 산화막은 산화 공정을 이용하여 형성되는 것을특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  10. 제8항에 있어서, 상기 버퍼 산화막을 패터닝한 후에 세척 공정을 통하여 반도체 기판 상의 불순물을 제거하는 공정을 더 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  11. 제8항에 있어서, 상기 버퍼 산화막은 MTO막, HTO막, USG막, TEOS막 등을 사용하여 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  12. 제8항에 있어서, 상기 텅스텐 실리사이드층 상에 증착되는 막으로 TEOS막, USG막 등을 더 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  13. 제8항에 있어서, 상기 스페이서용 질화막을 증착한 후에 형성하는 막으로 BPSG 막을 더 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
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KR100715802B1 (ko) * 2005-06-14 2007-05-09 한국고벨주식회사 호이스트

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