KR100501542B1 - 반도체 소자의 트랜지스터 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 반도체 기판 위에 제 1 절연막과 제 2 절연막을 순차적으로 증착하는 단계, 게이트 전극을 형성할 제 2 절연막을 패터닝 하는 단계, 저농도 이온 주입 공정을 실시하여 제 2 절연막 좌,우측에 LDD(Low Doped Drain) 영역을 형성하는 단계, 전체구조 상에 제 3 절연막을 증착한 다음에 전면식각 공정을 통하여 게이트 전극을 위한 측벽 스페이서를 형성하고 소오스/드레인 이온주입 공정을 통하여 소오스 및 드레인을 형성하는 단계, 전면에 대하여 습식식각 공정을 진행하여 LDD 영역 상부의 제 1 절연막을 제거하는 단계, 전면에 제 4 절연막을 증착한 후 전면을 평탄화한 다음에 습식식각 방법으로 게이트 전극 형성 영역의 제 2 절연막을 제거하여 다마신(Damascene) 패턴을 형성하는 단계, 다마신 패턴을 포함한 전면에 게이트 도전체층을 증착한 후에 전면을 평탄화하여 다마신 패턴 내에 게이트 도전체층에 의한 게이트 전극을 형성하는 단계를 포함하며, 습식식각에 의한 다마신 방식으로 활성 영역의 데미지를 줄임과 아울러 소오스/드레인 영역의 실리사이드 두께를 높임으로서 소오스/드레인 영역의 저항을 줄여 전기적 특성이 향상되는 이점이 있다.
Description
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 더욱 상세하게는 습식식각에 의한 다마신(Damascene) 방식으로 활성 영역의 데미지(Active Damage)를 줄임과 아울러 소오스/드레인 영역의 실리사이드 두께(Salicide Thickness)를 높임으로서 소오스/드레인 영역의 저항을 줄여 전기적 특성이 향상되도록 한 반도체 소자의 트랜지스터 제조 방법에 관한 것이다.
종래 기술에 따른 트랜지스터 제조 방법을 도 1a 내지 도 1f를 참조하여 설명하면 다음과 같다.
도 1a를 참조하면, 반도체 기판(1) 상에 게이트 전극의 형성을 위해 요구되는 높이로 게이트 도전체층(3)을 형성한 후 감광막(5)을 도포하며, 게이트 전극의 형성을 위해 요구되는 폭을 갖도록 패터닝 한다.
도 1b를 참조하면, 노광 공정을 수행한 후에 감광막(5) 패턴을 식각 마스크로 하여 게이트 도전체층(3)을 선택적으로 제거하는 건식식각 공정을 수행하여 게이트 전극을 형성한다.
도 1c를 참조하면, 저농도 이온 주입(5) 공정을 실시하여 LDD(Low Doped Drain) 영역(7)을 형성한다.
도 1d를 참조하면, 게이트 전극이 형성된 전체구조 상에 제 1 절연막(9)을 형성한다.
도 1e를 참조하면, 제 1 절연막(9) 전면식각 공정을 진행함에 있어서 충분한 오버 식각이 이루어지도록 실시하면 게이트 도전체층(3)의 좌,우측면의 제 1 절연막(9)은 게이트 전극의 측벽 스페이서로 남게되고, 게이트 도전체층(3) 위의 잔류하는 제 1 절연막(9)은 낮은 단차와 오버 식각을 통하여 제거한다.
도 1f를 참조하면, 게이트 도전체층(3) 좌,우측의 LDD 영역(7)에 고농도 불순문 이온(11)을 주입하여 소오스 및 드레인(13)을 형성한다. 이때 제 1 절연막(9)에 의해 형성된 측벽 스페이서는 불순물 이온의 주입을 차단하여 소오스 및 드레인 영역을 정의한다.
이후, 전면에 실리사이드 형성 소오스를 증착한 후 어닐 공정을 수행하면 표면으로 노출된 영역에 실리사이드(도시 생략됨)가 형성된다.
그러나, 전술한 바와 같은 종래의 트랜지스터 형성 방법은 게이트 패터닝 시에 건식식각으로 인하여 활성영역에 상당한 데미지를 주었을 뿐만 아니라 이온 주입시에 게이트 도전체층의 상부 및 활성 영역에서의 데미지로 인하여 소자의 전기적 특성이 저하되는 문제점이 있었다.
본 발명은 이와 같은 종래의 문제점을 해결하기 위하여 제안한 것으로, 습식식각에 의한 다마신(Damascene) 방식으로 활성 영역의 데미지(Active Damage)를 줄임과 아울러 소오스/드레인 영역의 실리사이드 두께(Salicide Thickness)를 높임으로서 소오스/드레인 영역의 저항을 줄여 전기적 특성이 향상되도록 하는 데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 트랜지스터 제조 방법은, 반도체 기판 위에 제 1 절연막과 제 2 절연막을 순차적으로 증착하는 단계; 게이트 전극을 형성할 상기 제 2 절연막을 패터닝 하는 단계; 저농도 이온 주입 공정을 실시하여 상기 제 2 절연막 좌,우측에 LDD(Low Doped Drain) 영역을 형성하는 단계; 상기 전체구조 상에 제 3 절연막을 증착한 다음에 전면식각 공정을 통하여 상기 게이트 전극을 위한 측벽 스페이서를 형성하고 소오스/드레인 이온주입 공정을 통하여 소오스 및 드레인을 형성하는 단계; 상기 전면에 대하여 습식식각 공정을 진행하여 상기 LDD 영역 상부의 상기 제 1 절연막을 제거하는 단계; 상기 전면에 제 4 절연막을 증착한 후 전면을 평탄화한 다음에 습식식각 방법으로 상기 게이트 전극 형성 영역의 상기 제 2 절연막을 제거하여 다마신(Damascene) 패턴을 형성하는 단계; 상기 다마신 패턴을 포함한 전면에 게이트 도전체층을 증착한 후에 전면을 평탄화하여 상기 다마신 패턴 내에 게이트 도전체층에 의한 게이트 전극을 형성하는 단계;를 포함한다.
본 발명의 바람직한 실시예를 이하에서는 첨부한 도면을 참조하여 상세히 설명하기로 한다.
본 발명에 따른 트랜지스터 제조 방법을 도 2a 내지 도 2g를 참조하여 설명하면 다음과 같다.
도 2a를 참조하면, 반도체 기판(101) 위에 제 1 절연막(103)을 형성하고, 그 위에 게이트 전극의 형성을 위해 요구되는 높이로 제 2 절연막(105)을 형성하며, 감광막(106)을 도포한 후에 게이트 전극의 형성을 위해 요구되는 폭을 갖도록 패터닝 한다. 여기서 제 1 절연막(103)은 탄탈륨계 옥사이드, 티타늄계 옥사이드, 질화늄계 옥사이드 중 어느 하나가 이용된다.
도 2b를 참조하면, 노광 공정을 수행한 후에 감광막(106) 패턴을 식각 마스크로 하여 제 2 절연막(105)을 선택적으로 제거하는 건식식각 공정을 수행하여 게이트 전극을 형성할 영역에만 제 2 절연막(105)을 남긴 후에 감광막(106) 패턴을 제거한다. 여기서 제 1 절연막(103)은 제 2 절연막(105)의 식각시에 식각 정지막으로 사용할 수 있도록 식각선택비가 있는 물질을 사용한다.
아울러, 저농도 이온 주입(107) 공정을 실시하여 LDD(Low Doped Drain) 영역(108)을 형성한다. 이때 제 1 절연막(103)은 이온 주입(107)시의 완충막으로 사용된다.
도 2c를 참조하면, 전체구조 상에 제 3 절연막(109)을 증착한 다음에 전면식각 공정을 진행함에 있어서 충분한 오버 식각이 이루어지도록 실시하면 제 2 절연막(105)의 좌,우측면의 제 3 절연막(109)은 이후 형성될 게이트 전극의 측벽 스페이서로 남게되고, 제 2 절연막(105) 위의 잔류하는 제 3 절연막(109)은 낮은 단차와 오버 식각을 통하여 제거한다. 여기서 제 3 절연막(109)은 질화막을 이용하는 것이 바람직하며, 제 3 절연막(109)의 식각시에 제 1 절연막(103)이 식각 정지막으로 사용된다.
아울러, 고농도 불순문 이온(111)을 주입하여 제 2 절연막(105) 좌,우측의 LDD 영역(108)에 소오스 및 드레인(112)을 형성한다. 이때 제 3 절연막(109)에 의해 형성된 측벽 스페이서는 불순물 이온의 주입을 차단하여 소오스 및 드레인 영역을 정의하며, 제 1 절연막(103)은 이온 주입(111)시의 완충막으로 사용된다.
도 2d를 참조하면, 전면에 대하여 습식식각 공정을 진행하여 제 2 절연막(105)을 제 3 절연막(109)에 의한 측벽 스페이서의 높이로 형성하며, LDD(Low Doped Drain) 영역(108) 상부의 제 1 절연막(103)을 제거한다. 여기서 DHF 용액 또는 BHF 용액을 이용한 습식식각에 의하여 활성영역의 데미지는 최소화된다.
도 2e를 참조하면, 전면에 실리사이드 형성 소오스를 증착한 후 어닐 공정을 수행하여 표면으로 노출된 영역에 실리사이드(113)를 형성한다. 여기서 실리사이드 형성 소오스는 티타늄계, 코발트계, 니켈계 중 어느 하나를 이용하는 것이 바람직하다.
도 2f를 참조하면, 전면에 제 4 절연막(115)을 증착한 다음에 CMP(Chemical Mechanical Polishing) 방법을 이용하여 전면을 평탄화한다.
도 2g를 참조하면, 습식식각 방법으로 게이트 전극 형성 영역의 제 2 절연막(105)을 제거하여 다마신(Damascene) 패턴을 형성하며, 상기 다마신 패턴을 포함한 전면에 게이트 도전체층(117)을 증착한 후에 CMP 방법을 이용하여 전면을 평탄화하여 상기 다마신 패턴 내에 게이트 도전체층(117)에 의한 게이트 전극을 형성하여 비로소 트랜지스터가 제조된다. 여기서 습식식각은 DHF 용액 또는 BHF 용액이 이용되며, 게이트 도전체층(117)은 텅스턴계, 티타늄계, 탄탈륨계 중 어느 하나가 이용된다.
상기에서는 본 발명의 일 실시예에 국한하여 설명하였으나 본 발명의 기술이 당업자에 의하여 용이하게 변형 실시될 가능성이 자명하다. 이러한 변형된 실시예들은 본 발명의 특허청구범위에 기재된 기술사상에 포함된다고 하여야 할 것이다.
전술한 바와 같이 본 발명은 습식식각에 의한 다마신 방식으로 활성 영역의 데미지를 줄임과 아울러 소오스/드레인 영역의 실리사이드 두께를 높임으로서 소오스/드레인 영역의 저항을 줄여 전기적 특성이 향상되는 효과가 있다.
도 1a 내지 도 1f는 종래 기술에 따른 트랜지스터 제조 방법을 설명하기 위한 공정 단면도,
도 2a 내지 도 2g는 본 발명에 따른 트랜지스터 제조 방법을 설명하기 위한 공정 단면도.
Claims (7)
- 반도체 기판 위에 제 1 절연막과 제 2 절연막을 순차적으로 증착하는 단계;게이트 전극을 형성할 상기 제 2 절연막을 패터닝 하는 단계;저농도 이온 주입 공정을 실시하여 상기 제 2 절연막 좌,우측에 LDD(Low Doped Drain) 영역을 형성하는 단계;상기 전체구조 상에 제 3 절연막을 증착한 다음에 전면식각 공정을 통하여 상기 게이트 전극을 위한 측벽 스페이서를 형성하고 소오스/드레인 이온주입 공정을 통하여 소오스 및 드레인을 형성하는 단계;상기 전면에 대하여 습식식각 공정을 진행하여 상기 LDD 영역 상부의 상기 제 1 절연막을 제거하는 단계;상기 전면에 제 4 절연막을 증착한 후 전면을 평탄화한 다음에 습식식각 방법으로 상기 게이트 전극 형성 영역의 상기 제 2 절연막을 제거하여 다마신(Damascene) 패턴을 형성하는 단계;상기 다마신 패턴을 포함한 전면에 게이트 도전체층을 증착한 후에 전면을 평탄화하여 상기 다마신 패턴 내에 게이트 도전체층에 의한 게이트 전극을 형성하는 단계;를 포함하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 LDD 영역 상부의 상기 제 1 절연막이 제거되어진 구조체 전면에 실리사이드 형성 소오스를 증착한 후 어닐 공정을 수행하여 표면으로 노출된 영역에 실리사이드를 형성하는 단계를 더 포함하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 제 1 절연막을 상기 제 2 절연막의 식각시에 식각 정지막으로 사용할 수 있도록 식각선택비가 있는 물질을 사용하는 것을 특징으로 한 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항 또는 제 3 항에 있어서,상기 제 1 절연막을 상기 저농도 이온 주입시의 완충막으로 사용하는 것을 특징으로 한 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 제 1 절연막은 상기 소오스/드레인 이온 주입시의 완충막으로 사용하는 것을 특징으로 한 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 제 1 절연막은 상기 제 3 절연막의 식각시에 식각 정지막으로 사용하는 것을 특징으로 한 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 습식식각은 DHF 용액 또는 BHF 용액을 사용하는 것을 특징으로 한 반도체 소자의 트랜지스터 제조방법.
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