KR0172513B1

KR0172513B1 - 반도체 소자의 콘택 형성 방법

Info

Publication number: KR0172513B1
Application number: KR1019950034524A
Authority: KR
Inventors: 김윤기
Original assignee: 김주용; 현대전자산업주식회사
Priority date: 1995-10-09
Filing date: 1995-10-09
Publication date: 1999-03-30

Abstract

본 발명은 게이트 전극과의 쇼트를 방지하며 콘택 저항을 감소시키는 반도체 소자의 콘택 형성 방법에 관한 것으로, 게이트 전극과의 쇼트를 방지하며, 콘택 저항을 감소시키므로, 소자의 특성 향상 및 제조 수율을 향상시키고, 소자의 고집적화를 이룰 수 있으며, 층간절연막 형성 및 평탄화 공정 등이 필요없어 공정의 간소함을 가져오는 효과가 있다.

Description

반도체 소자의 콘택 형성 방법

제1도는 종래기술에 따라 콘택 홀이 형성된 상태의 단면도.

제2a도 내지 제2h도는 본 발명의 일실시예에 따른 콘택 홀 형성 공정도.

제3도는 본 발명의 다른 실시예를 나타내는 단면도.

* 도면의 주요부분에 대한 부호의 설명

21 : 실리콘기판 22 : 필드 산화막

23 : 게이트 산화막 24,24a : 게이트 전극용 폴리실리콘막

25,25a : 마스크 산화막 26 : 스페이서 산화막

27,27a,29 : 비트라인 콘택 마스크

28 : 비도핑된 폴리실리콘막 28a : 도핑된 폴리실리콘막

30 : 실리사이드막

본 발명은 반도체 제조 공정중 콘택 형성 방법에 관한 것으로, 특히 게이트 전극과의 쇼트를 방지하며 콘택 저항을 감소시키는 반도체 소자의 콘택 형성 방법에 관한 것이다.

일반적으로, 게이트 전극 패턴간의 사이를 통과하여 실리콘 기판 상에 비트라인이나 전하저장전극을 콘택시킬 때, 비트라인이나 전하저장전극을 게이트 전극과의 쇼트(short)없이 실리콘 기판 상에 접속하면서 콘택 면적을 크게 하여 접촉 저항을 감소시키는 기술은 칩 사이즈를 작게 하는데 있어 중요한 과제 중의 하나이다.

때문에, 반도체 소자가 점차 고집적화 되어가면서, 콘택 형성 기술 역시 여러 각도에서 연구 개발되고 있다.

제1도는 종래기술에 따라 콘택 홀이 형성된 상태의 단면도로서, 미세한 크기를 갖는 콘택 홀을 형성하기 위해 미세 콘택 형성 방법 중 하나인 SOSCON(Side Oxide Space Contact:이하, SOSCON이라 칭함) 공정을 나타낸다.

도면에서 11은 실리콘 기판, 12는 게이트 산화막, 13은 게이트 전극, 14는 스페이서, 15는 층간절연막, 16은 스페이서를 각각 나타낸다.

SOSCON 공정은 통상적인 기술로 LDD 구조의 모스트랜지스터(소오스/드레인은 도시되지 않음)를 형성하고, 평탄화된 층간절연막(15)을 형성한 후, 층간절연막을 콘택 마스크(도면에 도시되지 않음)를 사용하여 부분 식각하고, 부분 식각된 부위의 층간절연막 측벽에 절연막 스페이서(16)를 형성하는 동시에 실리콘 기판(11)을 노출시켜 콘택 홀을 완성하는 것이다.

그러나, SOSCON 공정은 콘택 홀 마스크보다 작은 크기의 미세 패턴 형성은 가능하지만, 콘택 마스크가 많이 미스 얼라인 되거나 게이트 측벽 스페이서의 두께, 식각 타겟이 적절치 못하면 비트라인 또는 전하저장전극이 게이트 전극과 쉽게 쇼트되며, 콘택 크기를 너무 줄이면 콘택 저항이 커져 소자의 특성을 저하시키게 된다.

따라서, 본 발명은 게이트 전극과의 쇼트를 방지하며 콘택 저항을 감소시키는 반도체 소자의 콘택 형성 방법을 제공함을 그 목적으로 한다.

상기 목적을 달성하기 위하여 본 발명은 반도체 소자의 콘택 형성 방법에 있어서; 반도체 기판상에 게이트 산화막, 게이트용 제1전도막, 제1절연막을 차례로 형성하는 단계; 게이트 마스크를 사용하여 상기 제1절연막, 상기 제1전도막, 상기 게이트 산화막을 차례로 패터닝하는 단계; 전체구조 상부에 제2절연막을 증착하고 다시 비등방성 전면 식각하되 실리콘 기판 표면 상에 소정두께의 잔류 제2절연막이 남도록 하는 단계; 상기 반도체 기판 표면이 노출되도록 상기 잔류 제2절연막을 식각하는 단계; 전체구조 상부에 비도핑된 폴리실리콘막을 형성하는 단계; 콘택 마스크를 사용하여 상기 비도핑된 폴리실리콘막의 소정부위에 불순물을 도핑하는 단계; 및 전체구조 상부에 제2전도막을 증착하는 단계를 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.

제2a도 내지 제2h도는 본 발명의 일실시예에 따른 콘택 홀 형성 공정도로서, 비트라인 콘택 공정을 나타낸다.

먼저, 제2a도와 같이 실리콘기판(21)상에 필드 산화막(22)을 형성하고, 게이트 산화막(23), 게이트 전극용 폴리실리콘막(24) 및 마스크 산화막(25)을 차례로 형성한다.

이어서, 제2b도와 같이 게이트 마스크를 사용하여 상기 마스크 산화막(25a), 폴리실리콘막(24a) 및 게이트 산화막(23) 패턴을 형성하고, 소오스/드레인(도면에 도시되지 않음) 형성을 위한 저농도 불순물 이온주입을 실시한다.

이어서, 제2c도와 같이 전체구조 상부에 스페이서용 산화막을 형성하고, 이 산화막을 다시 비등방성 전면 식각하여 게이트 측벽에 스페이서 산화막(26)을 형성하는데, 이때 비등방성 전면 식각시의 산화막이 200Å 내지 300Å 정도 잔류하도록 한다. 그리고 소오스/드레인(도면에 도시되지 않음) 형성을 위한 고농도 불순물 이온주입을 실시한다.

이어서, 제2d도와 같이 비트라인 콘택 마스크(27)를 형성하고, 실리콘 기판(21) 표면이 노출되도록 산화막(26)을 식각한다.

제2e도는 제2d도의 단계에서 비트라인 콘택 마스크(27a)가 오정렬된 상태에서 산화막(26) 식각이 이루어진 상태로, 이와 같이 비트라인 콘택 마스크(27a)가 오정렬되더라도 산화막(26)의 식각타겟은 잔류두께인 200Å 내지 300Å 이드로, 폴리실리콘막 패턴(24a) 상부의 마스크 산화막(25a) 및 폴리실리콘막 패턴(24a) 측벽의 스페이서 산화막(26)이 충분히 남아 있어, 게이트 전극용 폴리실리콘막(24a)은 노출되지 않는다.

상기 제2d도는 이어서, 제2f도와 같이 상기 비트라인 콘택 마스크(27)를 제거하고, 전체구조 상부에 비도핑된 폴리실리콘막(28)을 증착한다.

이어서, 제2g도는 다시 비트라인 콘택 마스크(27)를 형성하고 상기 비도핑된 폴리실리콘막(28)상에 불순물을 이온주입하여 콘택부위의 비도핑된 폴리실리콘막(28)을 도핑된 폴리실리콘막(28a)으로 만들어 전기적 전도성을 가지도록 한다.

이어서, 제2h도와 같이 상기 두번째 비트라인 콘택 마스크(29)를 제거하고 실리사이드막을 증착한 후, 비트라인 마스크를 사용하여 실리사이드막(30) 및 실리사이드막(30)은 비트라인을 이루게 된다.

제3도는 제2d도와 같이 비트라인 콘택 마스크(27)를 사용하여 산화막(26)을 건식식각하는 것이 아니고, HF 또는 BOE 용액에서 200Å 내지 300Å 두께의 산화막이 식각될 때까지 기판을 소정시간 담그는 습식식각 방법으로 산화막을 식각한 후, 이후의 공정을 동일하게 진행한 상태의 단면도로서, 이때 도면에 도시된 바와 같이 예정된 비트라인 콘택 부위(도면의 a) 이외의 부위(도면의 b)에서도 비도핑된 폴리실리콘막(28)이 실리콘 기판에 콘택되는데, 이때의 비도핑된 폴리실리콘막은 절연막이므로, 이 부위(b)에서 전기적 접속은 이루어지지 않는다. 다만, 누설 전류가 흐를 가능성이 있지만, 누설전류가 크게 염려되지 않는 소자에 이와 같은 방법을 사용할 수 있다. 또한, 실리사이드막은 도핑된 폴리실리콘막 등 다른 전도막으로 대체할 수 있다.

그리고, 본 발명의 일실시예에서는 비트라인 콘택을 예로써 설명하였으나, 전하저장전극등 그 밖의 유사한 구조에서 본 발명은 적용될 수 있을 것이다.

이상, 상기 설명한 바와 같이 이루어지는 본 발명은 게이트 전극과의 쇼트를 방지하며, 콘택 저항을 감소시키므로, 소자의 특성 향상 및 제조 수율을 향상시키고, 소자의 고집적화를 이룰 수 있으며, 층간절연막 형성 및 평탄화 공정 등이 필요없이 공정의 간소함을 가져오는 효과가 있다.

Claims

반도체 소자의 콘택 형성 방법에 있어서; 반도체 기판상에 게이트 산화막, 게이트용 제1전도막, 제1절연막을 차례로 형성하는 단계; 게이트 마스크를 사용하여 상기 제1절연막, 상기 제1전도막, 상기 게이트 산화막을 차례로 패터닝하는 단계; 전체구조 상부에 제2절연막을 증착하고 다시 비등방성 전면 식각하되 실리콘 기판 표면 상에 소정두께의 잔류 제2절연막이 남도록 하는 단계; 상기 반도체 기판 표면이 노출되도록 상기 잔류 제2절연막을 식각하는 단계; 전체구조 상부에 비도핑된 폴리실리콘막을 형성하는 단계; 콘택 마스크를 사용하여 상기 비도핑된 폴리실리콘막의 소정부위에 불순물을 도핑하는 단계; 및 전체구조 상부에 제2전도막을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
제1항에 있어서, 상기 잔류 제2절연막을 식각하는 단계는, 콘택 마스크를 사용하여 상기 잔류 제2절연막을 건식식각하여 이루어지는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
제1항에 있어서, 상기 잔류 제2절연막을 식각하는 단계는, 습식식각으로 이루어지는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
제2항 또는 제3항에 있어서, 상기 콘택 마스크는 비트라인 또는 전하저장전극 콘택 마스크인 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
제1항에 있어서, 상기 제2전도막은 실사이드막 또는 도핑된 폴리실리콘막인 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
제1항에 있어서, 상기 잔류 제2절연막의 두께는 200Å 내지 300Å인 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.