KR100583099B1 - 반도체소자의 금속배선 형성방법 - Google Patents

반도체소자의 금속배선 형성방법 Download PDF

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Abstract

본 발명은 반도체소자의 금속배선 형성방법에 관한 것으로, 반도체소자의 주변회로부에 금속배선을 형성하는 방법에 있어서, 반도체기판에 활성영역을 정의하는 소자분리막을 형성하고 상기 활성영역에 도프드 폴리실리콘, 텅스텐 실리사이드 및 캐핑 폴리 적층구조의 폴리1 을 형성한 다음, 상기 폴리1 을 마스크로 하여 상기 반도체기판에 저농도의 엔형 불순물 접합영역을 형성하고 상기 폴리1 측벽에 절연막 스페이서를 형성한 다음, 상기 폴리1 과 절연막 스페이서를 마스크로하여 상기 반도체기판에 고농도의 엔형 및 피형 불순물을 이온주입하여 고농도의 엔형 및 피형 불순물 접합영역을 형성하고 전체표면상부에 플러그 폴리를 형성하고 이를 에치백하여 평탄화시킨 다음, 상기 플러그 폴리 상부에 반사방지막을 형성하고 상기 플러그 폴리에 고농도의 엔형 및 피형 불순물 이온주입한 다음, 상기 플러그 폴리를 패터닝하여 상기 고농도의 엔형 및 피형 불순물에 각각 접속되는 콘택플러그를 형성함으로써 불순물 접합영역과 폴리1 을 같은 물질로 형성하여 소자의 특성 열화없이 금속배선 콘택공정을 용이하게 실시하여 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 기술이다.

Description

반도체소자의 금속배선 형성방법{A method for forming a metal line of a semiconductor device}
도 1 은 종래기술에 따른 반도체소자의 금속배선 형성방법을 도시한 단면도.
도 2a 내지 도 2e 는 본 발명의 실시예에 따른 반도체소자의 금속배선 형성방법을 도시한 단면도.
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본 발명은 반도체소자의 금속배선 형성방법에 관한 것으로, 특히 콘택깊이에 따른 금속배선 콘택과, 폴리1과 반도체기판에 동시에 금속배선 콘택을 실시하는 공정중 식각시간에 구애받지 않도록 실시할 수 있도록 하는 기술에 관한 것이다.
반도체소자의 금속배선 콘택은 크게 셀영역과 주변회로영역에 형성되는 콘택 두가지로 나눌 수 있다.
이중 주변회로영역에 형성되는 콘택은, 반도체기판의 활성영역에 형성되는 콘택과 워드라인 상부에 형성되는 콘택이 존재한다.
현재, 반도체 공정에서는 반도체기판에 형성되는 금속배선 콘택홀의 깊이가 깊어 식각시간에 따라 민감하게 저항값이 변화되는 피형 불순물 접합영역에 접속되는 제1금속배선 콘택 저항값을 타겟에 맞추기가 우선적으로 어렵고 64 메가 이상의 소자에서는 폴리1 형성 공정이 도프드 폴리/텅스텐 실리사이드/캐핑 폴리 순으로 되어 있다.
여기서, 상기 캐핑 폴리를 형성하는 이유는 비트라인 콘택인 폴리2 콘택을 폴리1 에 형성할 때 비트라인인 폴리2 가 텅스텐 실리사이드에 직접 콘택될 경우 저항값이 높아지는 것을 개선하기 위해 캐핑 폴리를 적용하였다.
그러나, 제1금속배선의 콘택은 텅스텐 실리사이드 위에 형성이 돼야 저항값이 타겟에 맞게 나오는데 피형 불순물 접합영역에 접속되는 제1금속배선 콘택 저항값을 맞추기 위해 식각시간을 짧게 진행하면 폴리1 에 형성이 되는 제1금속배선이 텅스텐 실리사이드 까지 닿지 못하고 캐핑 폴리 위에 형성되어 저항값이 높이 올라가는 페일 ( fail ) 이 발생하고 있다.
도 1 은 종래기술에 따른 반도체소자의 금속배선 형성방법을 도시한 단면도로서, 주변회로부에서 고농도의 엔형 불순물 접합영역이 형성되는 영역과 고농도의 피형 불순물 접합영역이 형성되는 영역으로 형성된다.
먼저, 반도체기판(11)의 활성영역을 정의하는 소자분리막(13)을 형성한다.
그리고, 상기 반도체기판(11)의 활성영역에 도프드 폴리실리콘(15), 텅스텐 실리사이드(17) 및 캐핑 폴리(19)로 적층된 폴리1 을 형성한다.
그리고, 상기 폴리1 을 마스크로하여 하여 상기 반도체기판(11)에 저농도의 불순물을 이온주입하여 저농도의 불순물 접합영역(21)을 형성한다.
그 다음, 상기 폴리1 측벽에 절연막 스페이서(23)를 형성한다.
그리고, 고농도의 엔형 불순물 접합영역이 형성되는 영역을 도포하는 제1감광막패턴(도시안됨)을 형성하고 이를 마스크로하여 상기 반도체기판(11)에 고농도의 피형 불순물을 이온주입함으로써 고농도의 피형 불순물 접합영역(25)을 형성한다.
그리고, 상기 제1감광막패턴을 제거하고, 상기 고농도의 피형 불순물 접합영역(25)을 도포하는 제2감광막패턴(도시안됨)을 형성한다.
그 다음, 상기 제2감광막패턴을 마스크로하여 상기 반도체기판(11)에 고농도의 엔형 불순물을 이온주입함으로써 고농도의 엔형 불순물 접합영역(27)을 형성한다.
여기서, 상기 고농도의 피형 및 엔형 고농도의 불순물 접합영역(25,27) 형성공정은 각각 제1 또는 제2 감광막패턴, 폴리1 및 절연막 스페이서(23)를 마스크로하여 실시한 것이다.
그 다음, 전체표면상부를 평탄화시키는 층간절연막(30)을 형성한다.
이때, 상기 층간절연막(30)은 비.피.에스.지. ( boro phospho silicate glass, 이하에서 BPSG 라 함 ) 와 같이 유동성이 우수한 절연물질로 형성한다.
그 다음, 상기 반도체기판(11)의 활성영역(25,27)을 노출시키는 제1,2콘택홀(29,30)과 상기 폴리1 의 캐핑 폴리(19)를 노출시키는 제3콘택홀(31)을 형성한다.
참고로, 상기 제1콘택홀(29)과, 제2콘택홀(30)의 차이점은, 제2콘택홀(30)은 식각시간을 늘려 과도식각을 많이 하면 저항값이 감소하는데 반하여 제1콘택홀(29)은 상기 제2콘택홀(30)을 식각시 나타나는 물리적 현상과 달라 과도식각을 많이 하면 저항값이 증가한다.
그 다음, 상기 제1,2,3 콘택홀(29,30,31)을 매립하는 금속배선(33)을 형성한다. (도 1)
상기한 바와같이 종래기술에 따른 반도체소자의 금속배선 형성방법은, 상기 제1,2,3콘택홀을 형성하는 콘택식각공정시 제1콘택홀의 저항값을 낮추기위해 식각시간을 줄이면 제2콘택홀과 제3콘택홀의 저항값이 증가하고 제2,3콘택홀의 저항값을 낮추기 위해 식각시간을 늘이면 제1콘택홀의 저항값이 높아져 제1,2,3 콘택홀을 동시에 형성할때 타겟을 정하기 어려운 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 폴리1 상부의 캐핑 폴리와 같은 물질로 주변회로부의 활성영역 상부에 플러그 폴리를 형성하여 콘택공정시 저항값의 차이를 극복함으로써 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 반도체소자의 금속배선 형성방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 금속배선 형성방법은,
반도체소자의 주변회로부에 금속배선을 형성하는 방법에 있어서,
(a) 반도체기판에 활성영역을 정의하는 소자분리막을 형성하고 도프드 폴리실리콘, 텅스텐 실리사이드 및 캐핑 폴리 적층구조의 폴리1 을 형성하는 공정과,
(b) 상기 폴리1 을 마스크로 하여 상기 반도체기판에 저농도의 엔형 불순물 접합영역을 형성하는 공정과,
(c) 상기 폴리1 측벽에 절연막 스페이서를 형성하는 공정과,
(d) 상기 폴리1 과 절연막 스페이서를 마스크로하여 상기 반도체기판에 고농도의 엔형 및 피형 불순물을 이온주입하여 고농도의 엔형 및 피형 불순물 접합영역을 형성하는 공정과,
(e) 전체표면상부에 플러그 폴리를 형성하고 이를 에치백하여 평탄화시키는 공정과,
(f) 상기 플러그 폴리 상부에 반사방지막을 형성하는 공정과,
(g) 상기 플러그 폴리에 고농도의 엔형 및 피형 불순물 이온주입하는 공정과,
(h) 상기 플러그 폴리를 패터닝하여 상기 고농도의 엔형 및 피형 불순물에 각각 접속되는 콘택플러그를 형성함으로써 불순물 접합영역과 폴리1 을 같은 물질로 형성하여 금속배선 콘택공정을 용이하게 실시하는 공정을 포함하는 것과,
상기 (g) 단계의 고농도의 엔형 및 피형 불순물 이온주입공정은 하나의 노광마스크를 이용한 노광 및 현상공정으로 형성된 네가티브형 및 포지티브형 감광막을 이용하여 실시하는 것과,
상기 (g) 단계의 고농도의 엔형 및 피형 불순물 이온주입공정은 극성이 다른 두개의 노광마스크를 이용한 노광 및 현상공정으로 형성된 네가티브형 또는 포지티브형 감광막을 이용하여 실시하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
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도 2a 내지 도 2e 는 본 발명의 실시예에 따른 반도체소자의 금속배선 형성방법을 도시한 단면도로서, 주변회로부에서 고농도의 엔형과 피형이 형성되는 불순물 접합영역과 폴리1 에 콘택되는 금속배선 형성방법에 관한 것이다.
먼저, 반도체기판(41)의 활성영역을 정의하는 소자분리막(43)을 형성한다.
그리고, 상기 반도체기판(41)의 활성영역에 도프드 폴리실리콘(45), 텅스텐 실리사이드(47) 및 캐핑 폴리(49)로 적층된 폴리1 을 형성한다.
그리고, 상기 폴리1 을 마스크로 하여 상기 반도체기판(41)에 저농도의 불순물을 이온주입하여 저농도의 불순물 접합영역(51)을 형성한다.
그 다음, 상기 폴리1 측벽에 절연막 스페이서(53)를 형성한다.
그리고, 고농도의 엔형 불순물 접합영역이 형성되는 영역을 도포하는 제1감광막패턴(도시안됨)을 형성하고 이를 마스크로하여 상기 반도체기판(41)에 고농도의 피형 불순물을 이온주입함으로써 고농도의 피형 불순물 접합영역(55)을 형성한다.
그리고, 상기 제1감광막패턴을 제거하고, 상기 고농도의 피형 불순물 접합영역(55)을 도포하는 제2감광막패턴(도시안됨)을 형성한다.
그 다음, 상기 제2감광막패턴을 마스크로하여 상기 반도체기판(41)에 고농도의 엔형 불순물을 이온주입함으로써 고농도의 엔형 불순물 접합영역(57)을 형성한다.
여기서, 상기 고농도의 피형 및 엔형 고농도의 불순물 접합영역(55,57) 형성공정은 각각 제1 또는 제2 감광막패턴, 폴리1 및 절연막 스페이서(53)를 마스크로하여 실시한 것이다. (도 2a)
그 다음, 전체표면상부에 플러그 폴리(59)를 형성하고 이를 에치백 ( etch back ) 하여 평탄화시킨다.
여기서, 상기 플러그 폴리(59)는 후속 공정으로 패터닝되어 불순물 접합영역(55,57) 상측에 접속됨으로써 금속배선 콘택공정을 용이하게 실시할 수 있도록 하는 역할을 한다. (도 2b)
그 다음, 상기 플러그 폴리(59) 상부에 반사방지막(61)을 형성한다.
그리고, 상기 반사방지막(61) 상부에 제1감광막패턴(63)을 형성한다.
이때, 상기 제1감광막패턴(63)은 고농도의 엔형 불순물 접합영역(57)이 형성된 영역을 노출시키고 고농도의 피형 불순물 접합영역(55)이 형성된 영역을 도포하도록 형성된 것이다.
그 다음, 상기 제1감광막패턴(63)을 마스크로하여 상기 플러그 폴리(59)에 고농도의 엔형 불순물을 이온주입한다. (도 2c)
그리고, 상기 제1감광막패턴(63)을 제거하고 상기 제1감광막패턴과 상이 반대인 제2감광막패턴(65)을 형성한다.
이때, 상기 제2감광막패턴(65)은 상기 제1감광막패턴(63)과 상이 반대인 노광마스크를 이용하여 형성하거나, 네가티브형 감광막을 사용하여 형성함으로써 고농도의 엔형 불순물 접합영역(57)이 형성된 영역을 도포하고 고농도의 피형 불순물 접합영역(55)이 형성된 영역을 노출시키도록 형성된 것이다.
그 다음, 상기 제2감광막패턴(65)을 마스크로하여 상기 플러그 폴리(59)에 고농도의 피형 불순물을 이온주입한다. (도 2d)
그리고, 상기 제2감광막패턴(65)을 제거하고, 상기 플러그 폴리(59)를 패터닝하여 콘택플러그(67)를 형성한다.
이때, 상기 콘택플러그(67)는 반도체기판(41)의 불순물 접합영역(55,57)을 노출시키는 제2감광막패턴(65)을 마스크로 하는 식각공정으로 형성한다.
그리고, 상기 플러그 폴리(59) 상부에 형성된 반사방지막(61)은 콘택플러그(67) 형성후 제거할 수 있다. (도 2e)
한편, 상기 고농도의 엔형 및 피형 불순물 이온주입공정은 하나의 노광마스크를 이용한 노광 및 현상공정으로 형성된 네가티브형 및 포지티브형 감광막을 이용하여 실시하거나, 극성이 다른 두개의 노광마스크를 이용한 노광 및 현상공정으로 형성된 네가티브형 또는 포지티브형 감광막을 이용하여 실시한 것이다.
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 금속배선 형성방법은, 불순물 접합영역 상측에 폴리실리콘으로 콘택플러그를 형성하고 후속공정으로 상기 콘택플러그와 폴리1 에 접속되는 금속배선 콘택공정을 실시함으로써 콘택저항의 차이에 따른 특성 열화를 방지하여 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 효과를 제공한다.

Claims (3)

  1. 반도체소자의 주변회로부에 금속배선을 형성하는 방법에 있어서,
    (a) 반도체기판에 활성영역을 정의하는 소자분리막을 형성하고 도프드 폴리실리콘, 텅스텐 실리사이드 및 캐핑 폴리 적층구조의 폴리1 을 형성하는 공정과,
    (b) 상기 폴리1 을 마스크로 하여 상기 반도체기판에 저농도의 엔형 불순물 접합영역을 형성하는 공정과,
    (c) 상기 폴리1 측벽에 절연막 스페이서를 형성하는 공정과,
    (d) 상기 폴리1 과 절연막 스페이서를 마스크로하여 상기 반도체기판에 고농도의 엔형 및 피형 불순물을 이온주입하여 고농도의 엔형 및 피형 불순물 접합영역을 형성하는 공정과,
    (e) 전체표면상부에 플러그 폴리를 형성하고 이를 에치백하여 평탄화시키는 공정과,
    (f) 상기 플러그 폴리 상부에 반사방지막을 형성하는 공정과,
    (g) 상기 플러그 폴리에 고농도의 엔형 및 피형 불순물 이온주입하는 공정과,
    (h) 상기 플러그 폴리를 패터닝하여 상기 고농도의 엔형 및 피형 불순물에 각각 접속되는 콘택플러그를 형성함으로써 불순물 접합영역과 폴리1 을 같은 물질로 형성하여 금속배선 콘택공정을 용이하게 실시하는 공정을 포함하는 반도체소자의 금속배선 형성방법.
  2. 제 1 항에 있어서,
    상기 (g) 단계의 고농도의 엔형 및 피형 불순물 이온주입공정은 하나의 노광마스크를 이용한 노광 및 현상공정으로 형성된 네가티브형 및 포지티브형 감광막을 이용하여 실시하는 것을 특징으로하는 반도체소자의 금속배선 형성방법.
  3. 제 1 항에 있어서,
    상기 (g) 단계의 고농도의 엔형 및 피형 불순물 이온주입공정은 극성이 다른 두개의 노광마스크를 이용한 노광 및 현상공정으로 형성된 네가티브형 또는 포지티브형 감광막을 이용하여 실시하는 것을 특징으로하는 반도체소자의 금속배선 형성방법.
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US4727045A (en) * 1986-07-30 1988-02-23 Advanced Micro Devices, Inc. Plugged poly silicon resistor load for static random access memory cells
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