KR19990009564A - 반도체 소자의 제조방법 - Google Patents
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Abstract
고집적 소자에서 종횡비가 큰 패턴에 평탄화공정을 할 때 마진을 확보하기에 좋은 반도체 소자의 제조방법에 관한 것으로, 이와 같은 반도체 소자의 제조방법은 반도체 기판의 셀영역과 페리영역에 복수개의 게이트 전극을 형성하고 상기 게이트 전극 양측 반도체 기판에 불순물영역을 형성하는 공정과, 상기 셀영역과 페리영역 전면에 성질이 다른 제 1 절연막과 제 2 절연막을 증착하는 공정과, 상기 제 2 절연막을 식각하여 상기 복수개의 게이트 전극 측벽에 측벽스페이서를 형성하는 공정과, 상기 페리영역의 상기 반도체 기판이 드러날 때까지 상기 제 1 절연막을 식각하는 공정과, 상기 페리영역의 상기 게이트 전극 양측의 상기 반도체 기판에 소오스/드레인 영역을 형성하는 공정과, 상기 셀영역과 페리영역상에 평탄보호막을 증착하는 공정과, 상기 셀영역의 상기 게이트 전극 사이의 평탄보호막만을 식각하여 콘택홀을 형성하는 공정과, 상기 평탄보호막을 마스크로 콘택홀내의 제 1 절연막을 상기 불순물 영역이 드러나도록 식각하는 공정을 포함함을 특징으로 한다.
Description
본 발명은 반도체 소자에 대한 것으로, 특히 종횡비가 큰 고집적 소자에 평탄화공정을 할 때에 마진을 확보하기에 좋은 반도체 소자의 제조방법에 관한 것이다.
일반적으로 반도체 칩이 대용량화되고 또한 고속화됨에 따라서 일정한 칩 크기에 더 많은 수의 소자를 집적시켜야 하므로 단위소자의 크기가 미세화되고 있다.
특히 차세대 제품으로 개발되고 있는 1 Giga 디램의 경우에는 임계치수(Dimension)가 약 0.18㎛ 정도가 될 것으로 예상되고 이것은 기존의 256M 디램의 단위소자보다 약 30% 정도가 축소된 크기이다.
그러나 이렇게 크기가 축소됨에 따라서 신호를 전달하는 금속라인들의 폭이 감소하여 저항이 증가하게 되는 문제점이 발생한다. 따라서 이러한 문제를 해결하기 위하여 제 1 게이트(First Gate:FG)전극과, 상부 게이트(Upper Gate:UG)전극의 높이를 증가시키고 또한 금속라인을 여러층 증착하여 구성하려는 노력을 하고 있다. 그러나 셀영역과 페리영역의 단차가 심화되고 또한 종횡비(aspect ratio)의 증가됨에 따라서 평탄화공정에 어려움이 따르고 있다.
이와 같이 소자가 고집적됨에 따라 발생되는 평탄화 문제를 해결하기 위한 기술이 요구되고 있다.
첨부 도면을 참조하여 셀영역과 페리영역의 단차에 의하여 평탄화공정에 문제가 발생하는 일반적인 반도체 소자의 제조방법에 대하여 설명하면 다음과 같다.
도 1a 내지 1e는 일반적인 반도체 소자의 제조방법을 나타낸 도면이고, 도 2는 보이드가 발생하였을 경우에 메모리 노드의 단면을 나타낸 것이다.
일반적으로 셀영역(Ⅰ)과 페리(peripheral)영역(Ⅱ)에서의 반도체 소자의 제조방법은 도 1a에 도시한 바와 같이 p형 반도체 기판(1)에 활성영역과 필드영역을 정의하여 필드영역의 반도체 기판(1)에 트랜치를 형성한 후 트랜치 격리영역(2)을 형성한다.
이후에 셀영역과 페리영역의 각 활성영역에 게이트 산화막(3)과 제 1 게이트 전극(4) 및 제 2 게이트 전극(5)이 적층되도록 형성한다. 그리고 제 1, 제 2 게이트 전극(4,5)양측의 반도체 기판(1) 표면내에 n형의 저농도 불순물이온을 주입하여 불순물영역(6)을 형성한다.
이때 셀영역(Ⅰ)의 제 1, 제 2 게이트 전극(4,5)이 페리영역(Ⅱ)의 제 1, 제 2 게이트 전극(4,5)보다 더 밀집되어 형성되었다. 이와 같이 소자가 고집적되므로 게이트 전극의 간격이 좁아지고 이에반해서 게이트 전극의 높이는 높아지므로 소자의 종횡비(aspect ratio)가 큰 값을 갖게된다.
이후에 셀영역(Ⅰ)과 페리영역(Ⅱ)에 질화막(7)을 증착하고, 질화막(7)상에 산화막(8)을 증착한다.
그리고 전면에 감광막(9)을 도포한 후에 셀영역의 감광막(9)만 남도록 노광 및 현상공정으로 선택적으로 패터닝한다.
도 1b에 도시한 바와 같이 패터닝된 감광막(9)을 마스크로 이용하여 페리영역의 질화막(7)과 산화막(8)을 이방성식각하여 제 1, 제 2 게이트 전극(4,5) 양측의 반도체 기판(1)이 드러나도록 한다. 이때 식각된 질화막(7)은 제 1, 제 2 게이트 전극(4,5)의 양측면에 형성되고 산화막(8)은 질화막(7) 측면에 산화막스페이서(8a)로 형성된다. 이후에 상기 드러난 반도체 기판(1)의 표면내에 n형의 고농도 불순물 이온을 주입하여 소오스/드레인 영역(10)을 형성하고 감광막(9)을 제거한다.
도 1c에 도시한 바와 같이 상기 셀영역과 페리영역 전면에 산화막을 화학기상증착법으로 증착하여 평탄보호막(11)을 형성한다. 이때 산화막 대신 질화막을 사용하여도 된다.
도 1d에 도시한 바와 같이 셀영역의 제 1, 제 2 게이트 전극(4,5)사이에 캐패시터나 비트라인을 형성하기 위하여 질화막(7)이 드러나도록 평탄보호막(11)만 이방성식각 하여 콘택홀(12)을 형성한다.
도 1e에 도시한 바와 같이 식각된 평탄보호막(11)을 마스크로 이용하여 질화막(7)을 이방성식각하여 불순물영역(6)이 드러나도록 한다.
이후에 불순물영역(6)과 콘택되도록 비트라인이나 캐패시터를 형성한다.(도면에는 도시되지 않았다.)
다음으로 상기와 같은 방법에 의하여 제조되는 반도체 소자의 노드간의 단면은 도 2에 도시한 바와 같이 제 1, 제 2 게이트 전극(4,5)간의 간격이 좁을 때 공정중에 발생하는 보이드(void)에 의하여 이웃하는 메모리 셀의 캐패시터 노드와 노드가 연결되어 있다.
상기와 같은 일반적인 반도체 소자의 제조방법은 다음과 같은 문제점이 있었다.
소자가 고집적 될수록 게이트 전극간의 공간은 좁아지는 반면에 소자의 종횡비(aspect ratio)가 커지므로 평탄보호막이 게이트 전극 사이에는 형성되지 않는 현상이 발생되어, 후공정으로 비트라인이나 캐패시터의 연결을 위한 도전층을 증착시킬 때 소자가 쇼트될 수 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 고집적소자에 비트라인과 캐패시터를 제조할 때 종횡비가 커짐에 따라서 게이트 전극사이에 보이드(void)가 발생하여 소자가 쇼트되는 현상을 방지할 수 있는 반도체 소자의 제조방법을 제공하는 데 그 목적이 있다.
도 1a 내지 1e는 일반적인 반도체 소자의 제조방법을 나타낸 도면
도 2는 보이드가 발생할 때 메모리 노드간의 단면을 나타낸 도면
도 3a 내지 3e는 본 발명 반도체 소자의 제조방법을 나타낸 도면
도면의 주요 부분에 대한 부호의 설명
31: 반도체 기판 32: 트랜치 격리영역
33: 게이트 산화막 34: 제 1 게이트전극
35: 제 2 게이트 전극 36: 불순물 영역
37: 질화막 38: 산화막
38a: 측벽스페이서 39: 감광막
40: 소오스/드레인 영역 41: 평탄보호막
42: 콘택홀
상기와 같은 목적을 달성하기 위한 본 발명 반도체 소자의 제조방법은 반도체 기판의 셀영역과 페리영역에 복수개의 게이트 전극을 형성하고 상기 게이트 전극 양측 반도체 기판에 불순물영역을 형성하는 공정과, 상기 셀영역과 페리영역 전면에 성질이 다른 제 1 절연막과 제 2 절연막을 증착하는 공정과, 상기 제 2 절연막을 식각하여 상기 복수개의 게이트 전극 측벽에 측벽스페이서를 형성하는 공정과, 상기 페리영역의 상기 반도체 기판이 드러날 때까지 상기 제 1 절연막을 식각하는 공정과, 상기 페리영역의 상기 게이트 전극 양측의 상기 반도체 기판에 소오스/드레인 영역을 형성하는 공정과, 상기 셀영역과 페리영역상에 평탄보호막을 증착하는 공정과, 상기 셀영역의 상기 게이트 전극 사이의 평탄보호막만을 식각하여 콘택홀을 형성하는 공정과, 상기 평탄보호막을 마스크로 콘택홀내의 제 1 절연막을 상기 불순물 영역이 드러나도록 식각하는 공정을 포함함을 특징으로 한다.
도면을 참조하여 본 발명 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 3a 내지 3e는 본 발명 반도체 소자의 제조방법을 나타낸 도면이다.
본 발명 반도체 소자의 제조방법은 도 3a에 도시한 바와 같이 p형 반도체 기판(31)의 셀영역(Ⅰ)과 페리(peripheral)영역(Ⅱ)중 필드영역의 반도체 기판(31)에 트랜치를 형성한 후 트랜치 격리영역(32)을 형성한다.
이후에 셀영역(Ⅰ)과 페리영역(Ⅱ)의 각 활성영역에 게이트 산화막(33)과 제 1 게이트 전극(34)과 제 2 게이트 전극(35)이 적층되도록 형성한다. 그리고 제 1, 제 2 게이트 전극(34,35)양측의 반도체 기판(31) 표면내에 n형의 불순물이온을 주입하여 불순물영역(36)을 형성한다. 이때 셀영역의 제 1 게이트 전극(34,35)이 페리영역의 제 1, 제 2 게이트 전극(34,35)보다 더 밀집되어 형성되었다. 이와 같이 소자가 고집적되어 형성되므로 게이트 전극(34) 사이의 공간이 좁다. 이에비해 제 1, 제 2 게이트 전극(34,35)의 높이가 높아져서 소자의 종횡비(aspect ratio)는 큰 값을 갖게된다.
이후공정으로 셀영역과 페리영역에 질화막(37)을 증착하고 질화막(37)상에 산화막(38)을 증착한다.
도 3b에 도시한 바와 같이 산화막(38)을 이방성식각하여 질화막(37) 측면에 측벽스페이서(38a)를 형성하고, 질화막(37)상의 산화막(38)은 모두 제거한다.
도 3c에 도시한 바와 같이 셀영역과 페리영역 전면에 감광막(39)을 도포한 후 셀영역상부에만 남도록 노광 및 현상공정으로 선택적으로 감광막(39)을 패터닝한다.
이후에 패터닝된 감광막(39)을 마스크로 이용하여 상기 페리영역의 반도체 기판(31)의 질화막과 제 1, 제 2 게이트 전극(34,35) 사이의 질화막(37)을 반도체 기판(31)이 노출될 때까지 제거한다.
이후에 상기 감광막(39)을 마스크로 하여 페리영역에 n형의 고농도 불순물이온을 주입하여 소오스/드레인 영역(40)을 형성하고 상기 감광막(39)을 제거한다.
도 3d에 도시한 바와 같이 셀영역과 페리영역에 평탄보호막(41)을 증착하고 평탄보호막(41)상에 감광막을 도포한다. 이후에 셀영역의 제 1, 제 2 게이트 전극(34,35)사이에 콘택홀(42)을 형성하기 위하여 노광 및 현상공정으로 감광막을 선택적으로 패터닝한다. 이후에 패터닝된 감광막을 마스크로 이용하여 상기 평탄보호막(41)만을 이방성식각한다. 이때 상기 질화막(37) 측벽에 형성된 측벽스페이서(38a)도 같이 식각된다.
도 3e에 도시한 바와 같이 상기 평탄보호막(41)을 마스크로 이용하여 반도체 기판(31)이 드러날 때까지 이방성 식각으로 상기 질화막(37)을 제거한다. 이때 상기 질화막(37)은 상기 제 1, 제 2 게이트 전극(34,35)의 측벽에 일부 남도록 한다.
상기와 같은 본 발명 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
256M 비트급 이상의 디램에서 평탄보호막을 형성할 때 좁은 간격으로 형성된 게이트 전극사이에 빈공간(Void)이 생기는 것을 방지하고 후공정(비트라인이나 캐패시터의 제조공정)에서 쇼트되는 것을 방지하므로써 공정마진을 높일 수 있다.
Claims (3)
- 반도체 기판의 셀영역과 페리영역에 복수개의 게이트 전극을 형성하고 상기 게이트 전극 양측 반도체 기판에 불순물영역을 형성하는 공정과,상기 셀영역과 페리영역 전면에 성질이 다른 제 1 절연막과 제 2 절연막을 증착하는 공정과,상기 제 2 절연막을 식각하여 상기 복수개의 게이트 전극 측면에 측벽스페이서를 형성하는 공정과,상기 페리영역의 상기 반도체 기판이 드러날 때까지 상기 제 1 절연막을 식각하는 공정과,상기 페리영역의 상기 게이트 전극 양측의 상기 반도체 기판에 소오스/드레인 영역을 형성하는 공정과,상기 셀영역과 페리영역상에 평탄보호막을 증착하는 공정과,상기 셀영역의 상기 게이트 전극 사이의 평탄보호막만을 식각하여 콘택홀을 형성하는 공정과,상기 평탄보호막을 마스크로 콘택홀내의 제 1 절연막을 상기 불순물 영역이 드러나도록 식각하는 공정을 포함함을 특징으로 하는 반도체 소자의 제조방법
- 제 1 항에 있어서, 상기 제 1 절연막은 질화막으로 형성함을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제 2 절연막은 산화막으로 형성함을 특징으로 하는 반도체 소자의 제조방법.
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|---|---|---|---|
| KR1019970032000A KR19990009564A (ko) | 1997-07-10 | 1997-07-10 | 반도체 소자의 제조방법 |
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| KR1019970032000A KR19990009564A (ko) | 1997-07-10 | 1997-07-10 | 반도체 소자의 제조방법 |
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Family Applications (1)
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|---|---|---|---|
| KR1019970032000A KR19990009564A (ko) | 1997-07-10 | 1997-07-10 | 반도체 소자의 제조방법 |
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| KR (1) | KR19990009564A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100439102B1 (ko) * | 2002-07-18 | 2004-07-05 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
-
1997
- 1997-07-10 KR KR1019970032000A patent/KR19990009564A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100439102B1 (ko) * | 2002-07-18 | 2004-07-05 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
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