KR100328810B1 - 반도체 장치를 위한 콘택 구조 및 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 디램 셀 영역과 주변 또는 로직 영역에 양호한 콘택을 형성하는 장치 및 방법을 제공한다.
본 발명에 따른 콘택 형성 기술은 주변 회로 또는 로직 회로를 위한 N형 또는 P형 불순물 이온 주입 공정 진행 후에 게이트 구조물 상부에 형성되어 있는 게이트 캡핑 절연막 층을 사전에 제거함으로써, 메모리 셀 영역의 셀 패드와 주변 회로의 활성 영역, 게이트와 접속하기 위한 콘택 형성 단계에서 정렬 오차가 발생하더라도 셀 영역 내의 콘택은 게이트 상단의 실리콘 질화막에서 정지되므로, 종래 기술이 지녔던 셀 패드와 비트 라인 콘택 사이의 단락 문제를 해결함과 동시에, 주변 회로의 게이트 상부 메탈 콘택을 안정적으로 형성할 수 있는 효과가 있다.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 디램(DRAM;dynamic random access memory) 셀 영역과 로직(Logic) 영역을 구비하는 디램 제품 또는 디램 제품이 일반 로직과 합쳐진 복합칩(Merged DRAM and Logic) 반도체 기판 상의 도전 영역들을 전기적으로 접속하기 위한 콘택 제조 기술에 관한 것이다.
반도체 집적 회로 장치는 반도체 기판 상에 형성된 소자들을 절연막을 통하여 서로 전기적으로 분리시킨 후에, 층간 절연막과 배선 도전막을 사용하여 도전 영역을 필요에 따라 선택적으로 서로 접속하는 방식을 사용하고 있다. 그런데, 디램(DRAM; dynamic random access memory)의 집적도가 증가함에 따라 소자와 소자를 연결하는 콘택 크기가 작아지게 되고, 디램 셀 내의 콘택을 직접 형성할 수 없기 때문에 셀 콘택 패드(cell contact pad)를 사용한 자기 정렬 콘택(self-alignedcontact; SAC) 방식으로 셀 내의 비트 라인 콘택(bit line contact)을 형성한다.
이와 같은 기술을 사용할 경우, 셀 콘택 패드와 게이트 사이의 쇼울더 마진 (shoulder margin)을 적정 수준(보통 400Å 이상이 요구된다) 이상 확보하기 위하여 1500 ∼ 2000Å 정도의 실리콘 질화막을 게이트 전극 위에 적층함으로써 안정적인 게이트 스페이서를 형성한다.
이 때에, 디램의 집적도가 64 메가 비트 이상의 경우, 또는 로직과 메모리의 복합칩 공정의 경우에는 메모리 셀 영역 내의 비트 라인 콘택과 셀 콘택 패드와의 오버랩 마진(overlap margin)을 확보하면서 주변 로직 회로의 게이트 접속을 위하여 실리콘 질화막 캡핑 층을 식각하여 게이트 위에 메탈 콘택을 동시에 형성하는데 어려움이 있다.
종래 기술의 문제점을 첨부 도면 제1도 및 제2도를 참조하여 설명하면 다음과 같다.
제1도는 반도체 디램 회로에 있어서, 종래 기술에 따라 형성된 콘택 및 그 제조 방법을 나타낸 공정 단면도이다. 제1도를 참조하면, 셀 영역의 활성 영역 (110)과 주변 영역(peripheral region)의 활성 영역(111) 및 게이트(112)가 층간 절연막(113)에 형성된 콘택 홀(115, 116, 117)을 통하여 도전막(114)으로 서로 전기적으로 접속되어 있다.
종래 기술에 따른 콘택 형성 방법으로서, 층간 절연막(113)은 유동성이 있는 산화막이 사용되고 있으며, 게이트 구조물은 도우핑된 폴리실리콘(118), 텅스텐 실리사이드(112), 및 실리콘 질화막(119)의 적층 구조로 구성되어 있다. 그런데, 셀영역의 활성 영역(110)을 안정적으로 접속하기 위해 형성된 콘택 패드(121)와, 주변 영역의 활성 영역(111)과, 게이트 구조물 중 텅스텐 실리사이드 층(112)을 전기적으로 접속하기 위하여 층간 절연막(113)에 식각하여 형성하여야 하는 콘택 홀 (115, 116, 117)의 깊이가 서로 상이하다.
이에 따라, 콘택 홀(115, 116, 117) 형성을 위한 식각 단계에서 과도 식각으로 인한 활성 영역의 손상 문제가 발생할 수 있다. 더욱이, 주변 회로 또는 로직 회로 영역에 있어서 게이트를 전기적으로 접속하기 위해서는 콘택 홀(117) 형성 단계에서, 제1차적으로 층간 절연막(113)으로 사용된 실리콘 산화막을 식각하고 나서 제2차적으로 게이트 구조물의 캡핑 층인 실리콘 질화막(119)을 식각하여야 하는 어려움이 있다.
그런데, 콘택 홀 형성을 위한 리소그래피 공정 단계에 있어서 약간의 정렬 (alignment) 상의 에러(error)가 발생한 경우, 제2도에 도시한 바와 같이, 셀 영역의 직접 콘택(direct codtact; 115)을 위한 콘택 홀이 셀 용 콘택 패드(121) 및 게이트 구조물 상부의 캡핑 층(130) 위에 형성됨으로 인하여 게이트 텅스텐 실리사이드 층(131)과 활성 영역이 콘택 홀(115)과 콘택 패드(121) 경로를 통해 단락되는 문제가 발생할 수 있다.
이와 같은 정렬 오차로 인한 셀 영역에 있어서의 게이트(131)와 콘택 패드 (121) 사이의 단락 문제는 미세 선폭 크기가 딥-서브-해프-마이크론 급으로 감소함에 따라 더욱 현저히 발생하게 된다.
따라서, 본 발명의 제1 목적은 콘택 형성을 위한 리소그래피 공정 단계에서 정렬 오차가 발생한 경우에도 콘택 패드와 도전막 콘택 사이의 오버랩 마진을 확보할 수 있는 새로운 콘택 구조 및 그 제조 방법을 제공하는데 있다.
본 발명의 제2 목적은 상기 제1 목적에 부가하여, 절연막으로 캡핑되어 있는 게이트 상부에 양호한 메탈 콘택을 형성하기 위한 새로운 콘택 구조 및 그 제조 방법을 제공하는데 있다.
도1은 종래 기술에 따른 콘택 제조 방법을 나타낸 도면.
도2는 종래 기술에 따른 콘택 제조 방법의 문제점을 나타낸 도면.
도3 내지 도8은 본 발명에 따른 콘택 제조 방법을 나타낸 도면.
<도면의 주요 부분에 대한 부호의 설명>
110, 111 : 활성 영역
112 : 실리사이드 층
118 : 게이트 폴리실리콘
119 : 실리콘 질화막 캡핑 층
120 : 게이트 스페이서
200 : 반도체 기판
203 : 게이트 산화막
204 : 게이트 폴리실리콘
205 : 텅스텐 실리사이드
206 : 실리콘 질화막
207 : HTO 실리콘 산화막
209 : MTO 실리콘 산화막
230 : 층간 절연막
231 : 셀 패드
233 : 실리사이드 층
234 : 게이트 폴리실리콘
235 : 실리콘 질화막
236 : HTO 산화막
상기 목적을 달성하기 위하여, 본 발명에 따른 반도체 장치의 제조 방법은 반도체 기판 상에 게이트 캡핑 절연막을 구비한 다수 개의 게이트 구조물을 형성하는 단계; 로직 또는 주변 회로 영역에서 제1 도전형 트랜지스터의 활성 영역 및 게이트 영역과 제2 도전형 트랜지스터의 게이트 영역을 노출시키도록 제1 마스크 층을 형성하는 단계; 상기 제1 도전형 트랜지스터의 활성영역에 제1 도전형 불순물을 이온 주입하는 단계; 상기 제1 마스크 층에 의해 노출된 실리콘 산화막을 제거하는 단계; 상기 제1 마스크 층을 제거하는 단계; 상기 로직 및 주변 회로 영역에서 제1 도전형 트랜지스터의 게이트 영역과 제2 도전형 트랜지스터의 활성 영역 및 게이트 영역을 노출시키도록 제2 마스크 층을 형성하는 단계; 상기 제2 도전형 트랜지스터의 활성영역에 제2 도전형 불순물을 이온 주입하는 단계; 상기 제2 마스크 층에 의해 노출된 게이트 캡핑 절연막을 제거하여 상기 게이트 전극을 노출시키는 단계; 상기 제2 마스크 층을 제거하는 단계; 상기 반도체 기판의 전면에 하부절연막을 형성하는 단계; 상기 반도체 기판의 셀 영역에서, 상기 하부절연막을 관통하여 상기 게이트 구조물 사이의 활성영역과 접속하는 콘택 패드를 형성하는 단계; 상기 콘택 패드가 형성된 반도체 기판의 전면에 층간절연막을 형성하는 단계; 상기 층간 절연막을 패터닝하여 상기 콘택 패드 및 상기 주변 또는 로직 회로 영역의 게이트 또는 활성영역을 노출시키는 콘택홀을 형성하는 단계를 포함하는 반도체 장치 및 제조 방법을 제공한다.
이하, 본 발명에 따른 반도체 장치 및 제조 방법을 첨부 도면 제3도 내지 제8도를 참조하여 상세히 설명한다.
제3도 내지 제8도는 본 발명에 따른 반도체 장치 및 제조 방법의 순서를 나타낸 공정 단면도이다. 제3도를 참조하면, 반도체 기판(200) 상에 게이트 구조물이 형성되어 있으며, 도면의 좌측 부분은 셀 영역(201), 우측 부분에는 주변 회로 또는 로직 회로 영역(202)을 나타내고 있다.
반도체 기판 위에 게이트 산화막(203), 도우핑된 게이트 폴리실리콘(204), 실리사이드 층(205), 실리콘 질화막(206) 및 실리콘 산화막(207)을 차례로 침적하고 소정의 게이트 패턴에 따라 식각 공정을 수행함으로써 게이트 구조물을 형성한다.
본 발명에 따른 바람직한 실시예로서, 실리콘 질화막(206)은 1500 ∼ 2500Å의 두께를 침적할 수 있으며, 실리콘 질화막(206) 상부에 형성된 실리콘 산화막 (207)은 고온에서 형성된 실리콘 산화막(HTO; high temperature oxide)을 사용하여 300 ∼ 800Å 정도를 도포할 수 있다. 이어서, 게이트 스페이서용 실리콘 질화막을 도포하고 비등방성 식각을 수행함으로써 게이트 스페이서를 형성한다.
제3도를 참조하면, 실리콘 산화막(207) 상부에 실리콘 질화막(208)을 도포하고 비등방성 식각을 수행함으로써 게이트 구조물 양 측벽에 게이트 스페이서(208)를 형성한 결과를 도시하고 있다. 이 때에, 실리콘 질화막은 HTO 산화막(207)이 드러날 때까지 비등방성 식각을 수행함으로써, 게이트 상부 층은 HTO 산화막(207)으로 노출되고 양 측벽에는 실리콘 질화막(208)으로 에워 쌓아지도록 한다.
그 결과, 본 발명에 따른 게이트 구조물은 폴리실리콘 층(204) 및 실리사이드 층(205)으로 구성된 게이트 전극과 상부에 캡핑 절연막으로서 실리콘 질화막 (206)과 HTO 실리콘 산화막(207)을 구비하고 양 측벽에 실리콘 질화막 게이트 스페이서(208)를 포함한다.
제4도를 참조하면, 게이트 구조물이 생성된 반도체 기판 전면에 실리콘 산화막(209)이 형성되어 있다. 반도체 기판 위에 형성된 실리콘 산화막(209)은 중간 온도에서 성장된 산화막(MTO; medium temperature oxide)을 사용하여 형성할 수 있으며, 두께는 50 ∼ 300Å의 범위로 증착할 수 있다.
이어서, 주변 회로 또는 로직 회로를 구성하는 N형 트랜지스터를 형성하게 된다. 즉, 제5도를 참조하면, N형 트랜지스터의 활성 영역(210) 및 게이트 영역 (211)과 P형 트랜지스터의 게이트 영역(212)만을 개구하고 셀 영역은 포토레지스트 마스크 층(213)으로 덮게 된다. 이어서, N형 트랜지스터의 활성 영역(210)을 정의하기 위한 N형 불순물 주입 공정이 진행된다.
이 때에, 반도체 기판 전면에 도포되어 있는 실리콘 산화막(209)은 이온 주입용 패드 산화막으로 작용하게 된다. N형 불순물 주입 공정이 완료되면, 포토레지스트 마스크 층(213)이 도포되어 있는 상태에서, 실리콘 산화막(209)을 식각 제거한다. 이 때에, 게이트 상부에 존재하는 HTO 산화막(207)과 실리콘 산화막(209)이 식각 제거된다. 그리고 나서, 사용되었던 포토레지스트 마스크 층을 제거하고, 후속 공정을 위한 마스크 층을 다시 도포한다.
제6도는 주변 회로의 P형 트랜지스터의 제조 공정을 나타낸 단면도이다. 제6도를 참조하면, 반도체 기판 상의 메모리 셀 영역은 마스크 층(220)으로 보호하고, 주변 회로 또는 로직 회로 부분에 P형 트랜지스터 형성을 위한 패턴을 형성한다. 즉, N형 트랜지스터의 게이트 부위와 P형 트랜지스터의 활성 영역(221) 정의를 위하여 P형 트랜지스터의 게이트 및 활성 영역을 개구한다.
이어서, P형 불순물을 이온 주입하여 P형 트랜지스터의 활성 영역(221)을 형성한다. P형 트랜지스터의 활성 영역에 존재하는 실리콘 산화막을 제거하고, N형 트랜지스터 및 P형 트랜지스터의 게이트 상부에 형성되어 있는 실리콘 질화막을 비등방성 선택 식각 방식으로 제거하게 된다.
제7도는 P형 불순물 이온 주입 공정 단계 이후 게이트 구조물 상부의 실리콘 질화막 캡핑 층(206)을 식각 제거한 후의 결과물을 나타낸 단면도이다.제8도를 참조하면, 상기 마스크 층(220)을 제거하고 하부절연막(229)를 형성한 후 통상적인 방법을 사용하여 상기 셀 영역(201)에서 상기 하부절연막(229)을 관통하여 상기 게이트 구조물 사이의 활성영역과 접속하는 자기 정렬 콘택 패드(self-aligned contact pad;231)를 형성한다. 이어서, 상기 콘택 패드(231)가 형성된 반도체 기판의 전면에 층간 절연막(230)을 형성하고 콘택을 형성한다.
그 결과, 셀 영역에는 자기 정렬 콘택 패드(self-aligned contact pad; SAC pad; 231)가 형성되어 있고, 주변 회로 부위의 활성 영역(232) 및 게이트 구조물(233)에 콘택이 형성되어 있다. 즉, 주변 회로의 게이트 구조물은 이미 게이트 캡핑 절연막이 제거된 상태로서, 실리사이드 층(233)과 폴리실리콘 막(234)으로 구성되어 있으며 셀 영역의 게이트 구조물은 실리콘 질화막(235) 및 실리콘 산화막(236)으로 구성되어 있다.
본 발명에 따른 반도체 장치 제조 방법은 제8도에 도시한 콘택 형성 공정 진행 전에 주변 회로 영역의 게이트 구조물 위에 있는 실리콘 질화막을 이미 제거하였기 때문에, 제8도의 콘택 형성 공정 시에 실리콘 질화막과 선택비가 좋은 식각 공정을 이용하면 콘택 포토리소그래피 공정 시에 정렬 불량이 발생하더라도 종래 기술과는 달리, 셀 영역 내의 텅스텐 비트 라인 콘택을 게이트 상단에 남아 있는 실리콘 질화막에서 정지되고, 동시에 주변 회로 또는 로직 회로 부분의 게이트 위에도 메탈 콘택을 안정적으로 형성할 수 있게 된다.
전술한 내용은 후술할 발명의 특허 청구 범위를 보다 잘 이해할 수 있도록 본 발명의 특징과 기술적 장점을 다소 폭넓게 개설하였다. 본 발명의 특허 청구 범위를 구성하는 부가적인 특징과 장점들이 이하에서 상술될 것이다. 개시된 본 발명의 개념과 특정 실시예는 본 발명과 유사 목적을 수행하기 위한 다른 구조의 설계나 수정의 기본으로서 즉시 사용될 수 있음이 당해 기술 분야의 숙련된 사람들에 의해 인식되어야 한다.
또한, 본 발명에서 개시된 발명 개념과 실시예가 본 발명의 동일 목적을 수행하기 위하여 다른 구조로 수정하거나 설계하기 위한 기초로서 당해 기술 분야의 숙련된 사람들에 의해 사용되어질 수 있을 것이다. 또한, 당해 기술 분야의 숙련된 사람에 의한 그와 같은 수정 또는 변경된 등가 구조는 특허 청구 범위에서 기술한 발명의 사상이나 범위를 벗어나지 않는 한도 내에서 다양한 변화, 치환 및 변경이 가능하다.
이상과 같이 본 발명에 따른 반도체 장치의 제조 방법은 주변 회로 또는 로직 회로를 위한 N형 또는 P형 불순물 이온 주입 공정 진행 후에 게이트 구조물 상부에 형성되어 있는 실리콘 질화막 캡핑 층을 제거함으로써, 셀 패드 및 주변 회로의 활성 영역, 게이트와 접속하기 위한 콘택 형성 단계에서 정렬 오차가 발생하더라도 셀 영역 내의 콘택은 게이트 상단의 실리콘 질화막에서 정지되므로 셀 패드와 비트 라인 콘택 사이의 단락 문제를 해결함과 동시에, 주변 회로의 게이트 위에 메탈 콘택을 안정적으로 형성할 수 있는 효과가 있다.
Claims (11)
- 반도체 기판 상에 차례로 적층된 게이트 전극 및 게이트 캡핑 절연막을 포함하는 다수 개의 게이트 구조물을 형성하는 단계;상기 게이트 구조물이 형성된 반도체 기판 전면에 실리콘 산화막을 형성하는 단계;상기 반도체 기판 상의 로직 또는 주변 회로 영역에서, 제1 도전형 트랜지스터의 활성 영역 및 게이트 영역과 제2 도전형 트랜지스터의 게이트 영역을 노출시키도록 제1 마스크 층을 형성하는 단계;상기 제1 도전형 트랜지스터의 활성 영역에 제1 도전형 불순물을 이온 주입하는 단계;상기 제1 마스크 층에 의해 노출된 실리콘 산화막을 제거하는 단계;상기 제1 마스크 층을 제거하는 단계;상기 반도체 기판 상의 로직 또는 주변 회로 영역에서, 상기 제1 도전형 트랜지스터의 게이트 영역과 상기 제2 도전형 트랜지스터의 활성 영역 및 게이트 영역을 노출시키도록 제2 마스크 층을 형성하는 단계;상기 제2 도전형 트랜지스터의 활성 영역에 제2 도전형 불순물을 이온 주입하는 단계;상기 제2 마스크 층에 의해 노출된 게이트 캡핑 절연막을 제거하여 상기 게이트 전극을 노출시키는 단계;상기 제2 마스크 층을 제거하는 단계;상기 반도체 기판의 전면에 하부절연막을 형성하는 단계;상기 반도체 기판의 셀 영역에서, 상기 하부절연막을 관통하여 상기 게이트 구조물 사이의 활성영역과 접속하는 콘택 패드를 형성하는 단계;상기 콘택 패드가 형성된 반도체 기판의 전면에 층간절연막을 형성하는 단계;및상기 층간 절연막을 패터닝하여 상기 콘택 패드 및 상기 주변 또는 로직 회로 영역의 게이트 또는 활성영역을 노출시키는 콘택홀을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 다수 개의 게이트 구조물을 형성하는 단계는,상기 기판 상에 게이트 산화막을 형성하는 단계;상기 게이트 산화막 상부에 도우핑된 폴리실리콘 막을 형성하는 단계;상기 도우핑된 폴리실리콘 막 상부에 실리사이드 층을 형성하는 단계;상기 실리사이드 층 상부에 실리콘 질화막을 형성하는 단계;상기 실리콘 질화막 상부에 실리콘 산화막을 형성하는 단계;상기 실리콘 산화막, 상기 실리콘 질화막, 상기 실리사이드 층 및 상기 폴리실리콘 막을 차례로 패터닝하여 게이트 구조물을 형성하는 단계;상기 게이트 구조물이 형성된 결과물 전면에 게이트 스페이서용 실리콘 질화막을 형성하는 단계;상기 게이트 스페이서용 실리콘 질화막을 비등방성 식각하여 게이트 스페이서를 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
- 제2항에 있어서, 상기 실리콘 질화막 상부에 실리콘 산화막을 형성하는 단계는 HTO 산화막을 300 ∼ 800Å 증착하는 단계를 포함하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 실리콘 산화막을 형성하는 단계는 MTO 산화막을 50 ∼ 200Å의 두께로 증착하는 단계를 포함하는 반도체 장치의 제조 방법.
- 반도체 기판 상에 제1 영역과 제2 영역을 구비한 반도체 집적 회로에 있어서,상기 제1 및 제2 영역에 차례로 적층된 게이트 전극 및 게이트 캡핑 절연막을 포함하는 다수의 게이트 구조물을 형성하는 단계;상기 반도체 기판 전면에 실리콘 산화막을 형성하는 단계;상기 반도체 기판 전면에 제1 마스크 층을 도포하는 단계;상기 제1 영역의 제1 도전형 트랜지스터의 게이트 구조물 및 활성 영역과 상기 제1 영역의 제2 도전형 트랜지스터의 게이트 구조물을 노출시키기 위하여 상기 제1 마스크 층을 식각 패턴 형성하는 단계;상기 제1 도전형 트랜지스터의 활성영역에 제1 도전형 불순물을 이온 주입하는 단계;상기 식각 패턴된 제1 마스크층에 의해 노출된 실리콘 산화막을 식각 제거하는 단계;상기 제1 마스크 층을 제거하고 상기 반도체 기판 전면에 제2 마스크 층을 도포하는 단계;상기 제1 영역의 제1 도전형 트랜지스터의 게이트 구조물과 상기 제1 영역의 제2 도전형 트랜지스터의 활성 영역 및 게이트 구조물을 노출시키기 위하여 상기 제2 마스크 층을 식각 패턴 형성하는 단계;상기 제2 도전형 트랜지스터의 활성영역에 제2 도전형 불순물을 이온 주입하는 단계;상기 식각 패턴된 제2 마스크 층에 의해 노출된 상기 게이트 캡핑 절연막을 제거하여 상기 게이트 전극을 노출시키는 단계;상기 제2 마스크 층을 제거하는 단계;상기 반도체 기판의 전면에 하부절연막을 형성하는 단계;상기 제2 영역에서, 상기 하부절연막을 관통하여 상기 게이트 구조물 사이의 활성영역과 접속하는 콘택 패드를 형성하는 단계;상기 반도체 기판 전면에 층간 절연막을 형성하는 단계;및상기 층간절연막을 패터닝하여 상기 제1 영역의 활성 영역 및 게이트 전극과 상기 제2 영역의 상기 콘택 패드를 노출시키는 콘택 홀을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
- 제9항에 있어서, 상기 제1 영역은 반도체 메모리 집적 회로에 있어서 주변 회로 또는 로직 회로 영역을 포함하는 반도체 장치의 제조 방법.
- 제9항에 있어서, 상기 제2 영역은 반도체 메모리 집적 회로에 있어서 메모리 셀 회로 영역을 포함하는 반도체 장치의 제조 방법.
- 제9항에 있어서, 상기 게이트 캡핑 절연막은 실리콘 질화막(Si3N4) 또는 실리콘 질화막과 실리콘 산화막의 적층(Si3N4/SiO2)을 포함하는 반도체 장치의 제조 방법.
- 제9항에 있어서, 상기 게이트 구조물의 측벽에 실리콘 질화막 게이트 스페이서를 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
- 제9항에 있어서, 상기 게이트 캡핑 절연막을 지닌 다수의 게이트 구조물을 형성하는 단계는상기 반도체 기판 상에 게이트 산화막을 형성하는 단계;상기 게이트 산화막에 게이트 폴리실리콘 막을 형성하는 단계;상기 게이트 폴리실리콘 막 상부에 실리사이드 층을 형성하는 단계;상기 실리사이드 층 상부에 실리콘 질화막을 형성하는 단계;상기 실리콘 질화막 상부에 실리콘 산화막을 형성하는 단계;상기 실리콘 산화막, 상기 실리콘 질화막, 상기 실리사이드 층 및 상기 게이트 폴리실리콘 막을 차례로 패터닝하여 게이트 구조물을 형성하는 단계;상기 게이트 구조물이 형성된 반도체 기판의 전면에 게이트 스페이서용 실리콘 질화막을 도포하는 단계;상기 게이트 스페이서용 실리콘 질화막을 비등방성 식각하여 게이트 구조물 상부에 상기 실리콘 산화막이 드러나도록 게이트 스페이서를 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
- 반도체 기판 상에 셀 영역과 로직 또는 주변 회로 영역을 포함하는 반도체 장치에 있어서,상기 셀 영역에 차례로 적층된 게이트 전극 및 캡핑절연막으로 구성된 게이트 구조물을 포함하는 트랜지스터;상기 로직 또는 주변 회로 영역에 게이트 전극을 가지는 제1 도전형 트랜지스터 및 제2 도전형 트랜지스터;상기 셀 영역의 트랜지스터 및 상기 로직 또는 주변회로 영역의 제1 및 제2 도전형 트랜지스터를 덮는 하부절연막;상기 셀 영역에서 상기 하부절연막을 관통하여 상기 게이트 구조물들 사이의 활성영역과 접속하는 콘택 패드;상기 하부절연막 및 상기 콘택 패드를 덮는 층간절연막;상기 층간절연막을 관통하여 상기 셀 영역에서 콘택 패드를 노출시키고, 상기 로직 또는 주변 회로 영역에서 활성영역 및 게이트 전극을 노출시키는 콘택 홀을 포함하되, 상기 제1 도전형 트랜지스터 또는 상기 제2 도전형 트랜지스터의 활성영역에 실리콘 산화막이 형성되어 있는 것을 특징으로 하는 반도체 장치.
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