DE102004020935B3

DE102004020935B3 - Verfahren zum Herstellen einer ersten Kontaktlochebene in einem Speicherbaustein

Info

Publication number: DE102004020935B3
Application number: DE102004020935A
Authority: DE
Inventors: Werner Graf; Matthias Krönke
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2004-04-28
Filing date: 2004-04-28
Publication date: 2005-09-01
Anticipated expiration: 2024-04-29

Abstract

Zum Herstellen einer ersten Kontaktlochebene eines Speicherbausteins auf einem Halbleitersubstrat mit einem Zellenfeldbereich und einem Logikbereich, die jeweils eine Anordnung von nebeneinander liegenden Gate-Elektrodenbahnen auf der Halbleiteroberfläche aufweisen, wobei die Gate-Elektrodenbahnen mit einer Deckschicht versehen sind, wird eine erste Oxidschicht aufgebracht und dann eine Blockmaske im Zellenfeldbereich, die die Gate-Elektrodenbahnen überdeckt, ausgebildet. Anschließend wird die erste Oxidschicht anisotrop geätzt, um im Logikbereich die Halbleiteroberfläche und die Deckschicht auf den Gate-Elektrodenbahnen freizulegen. Dann wird die Deckschicht auf den Gate-Elektrodenbahnen im Logikbereich entfernt und anschließend die Blockmaske abgeätzt. In einer weiteren Prozessfolge sind Opferschichtblöcke über den Kontaktöffnungen auszubilden, die mit einer Füllschicht eingefasst werden. Durch Entfernen der Opferschichtblöcke und anisotropes Freiätzen der Gate-Elektrodenbahnen und der Halbleiteroberflächen werden dann die Kontaktöffnungen für die Bitleitungskontakte und die Kontaktöffnungen für die Substratkontakte und die Gate-Kontakte geöffnet. In einem abschließenden Prozessschritt werden dann die Kontaktöffnungen mit leitendem Material aufgefüllt.

Description

Die Erfindung betrifft ein Verfahren zum Herstellen einer ersten Kontaktlochebene eines Speicherbausteins, der einen Zellenfeldbereich und einen Logikbereich, die jeweils eine Anordnung von nebeneinander liegenden Gate-Elektrodenbahnen auf einer Halbleiteroberfläche aufweisen, umfasst, wobei die Gate-Elektrodenbahnen mit einer Deckschicht versehen sind. Die Erfindung betrifft dabei insbesondere einen dynamischen Schreib-Lesespeicher mit wahlfreiem Zugriff (DRAM).
DRAMs setzen sich aus einer Vielzahl von Speicherzellen zusammen, die regelmäßig in Form einer Matrix auf einer Halbleiterscheibe ausgebildet sind. Diese Speicherzellen bestehen im Allgemeinen aus einem Speicherkondensator und einem Auswahltransistor. Bei einem Schreib- bzw. Lesevorgang einer Speicherzelle wird der zugehörige Speicherkondensator mit einer elektrischen Ladung, die der jeweiligen Dateneinheit (Bit) entspricht, über den Auswahltransistor ge- bzw. entladen. Hierzu wird der Auswahltransistor mit Hilfe von Bit- und Wortleitungen auf dem Speicherbaustein adressiert.
DRAMs werden in der Regel mit Hilfe der Planartechnik realisiert. Diese beinhalten eine Abfolge von jeweils ganzflächig an der Halbleiteroberfläche der Halbleiterscheibe wirkenden Einzelprozessen, die über geeignete Maskierungsschichten gezielt zur lokalen Veränderung des Halbleitermaterials führen. Der Auswahltransistor der Speicherzelle wird dabei in der Regel als Feldeffekttransistor mit zwei hoch dotierten Diffusionsbereichen im Halbleitersubstrat ausgeführt, welche die Source/Drain-Elektroden bilden. Zwischen diesen beiden Diffusionsbereichen wird ein Kanal erzeugt, über den eine elektrisch leitende Verbindung mit Hilfe einer über dem Kanal ausgebildeten Gate-Elektrode hergestellt werden kann. Die Gate- Elektroden der Feldeffekttransistoren werden bei DRAMs als parallel verlaufende Gate-Elektrodenbahnen realisiert, die die Wortleitungen des DRAMs bilden. Quer über diese Wortleitungsbahnen verlaufen die Bitleitungen, wobei im Zwischenraum zwischen zwei Gate-Elektrodenbahnen eine leitende Verbindung zwischen einer Bitleitung und einer Source-Drain-Elektrode des Auswahltransistors einer entsprechenden Speicherzelle hergestellt wird.
Solche Bitleitungskontakte werden in der DRAM-Prozessfolge üblicherweise als so genannte Self-aligned-Kontakte hergestellt. Bei diesem Standardprozess werden an den Seitenwänden der Gate-Elektrodenbahnen, die im Allgemeinen aus leitenden Schichtstapeln bestehen, die von einer Siliziumnitridkappe abgedeckt sind, isolierte Abstandshalter, so genannte Spacer, vorzugsweise aus Siliziumnitrid ausgebildet. Dann werden die Gate-Elektrodenbahnen mit einer Maskenschicht vollständig abgedeckt, auf der anschließend mit Hilfe eines Lithografieschrittes die Bereiche festgelegt werden, an denen später die Bitleitungskontakte der Auswahltransistoren erzeugt werden sollen. Diese Bereiche der Maskenschicht werden dann mit Hilfe einer selektiven Ätzung geöffnet und in einem abschließenden Prozessschritt wird die Kontaktöffnungen mit leitendem Material aufgefüllt.
Nachteilig an dieser Standardprozessfolge ist, dass der Abstand zwischen den zwei nebeneinander liegenden Gate-Elektrodenbahnen, zwischen denen der Bitleitungskontakt ausgeführt werden sollen, durch den notwendigen Siliziumnitrid-Spacer eingeengt ist, was die in der Kontaktöffnung durchzuführenden Prozesse schwieriger gestaltet. Dieses Problem verstärkt sich von DRAM-Generation zu DRAM-Generation aufgrund der immer kleiner werdenden lateralen Abmessungen. Der Siliziumnitrid-Spacer im Kontaktloch führt darüber hinaus wegen seiner hohen Dielektrizitätskonstante zu einer starken Kopplung zwischen dem leitenden Material im Bitleitungskontakt und den Gate-Elektrodenbahnen, wodurch die elektrischen Ei genschaften der Speicherzelle beeinträchtigt werden. Der Einsatz von Siliziumnitrid als Spacer-Material hat außerdem den Nachteil, dass aufgrund der geforderten gerichteten Ätzung zum Öffnen der Maskenschicht ein Ätzprozess mit einem hohen Sputteranteil erforderlich ist, wobei die Gate-Elektrodenbahnen insbesondere im oberen Kantenbereich angegriffen und beschädigt werden können, was dann zu Kurzschlüssen zwischen dem Bitleitungskontakt und den Gate-Elektrodenbahnen führen kann.

Eine verbesserte Prozessführung bei der Bitleitungskontakt-Herstellung, bei der auf den Einsatz eines Siliziumnitrid-Spacers zum Ausbilden der Bitleitungskontakte zwischen den parallel verlaufenden Gate-Elektrodenbahnen verzichtet werden kann, ist aus der US 6 287 905 B2 und der US 5 723 381 bekannt. Diese Druckschriften beschreiben ein Verfahren zum Herstellen einer Kontaktlochebene in einem Speicherbaustein, bei dem die Bitleitungskontakte mit Hilfe einer Opferschicht erzeugt werden. Hierzu werden auf dem Halbleitersubstrat mit den nebeneinander liegenden Gate-Elektrodenbahnen zuerst eine Isolatorschicht und dann eine Opferschicht abgeschieden, auf der dann wiederum mit Hilfe eines Lithografieschrittes Materialstöpsel auf der Opferschicht zum Festlegen von Kontaktöffnungen zwischen den nebeneinander liegenden Gate-Elektrodenbahnen ausgebildet werden. Anschließend wird die Opferschicht anisotrop geätzt, wobei die Materialstöpsel mit den darunter liegenden Opferschichtblöcken stehen bleiben. Dann wird eine Füllschicht unter Freilegen der Opferschichtblöcke erzeugt und anschließend die Opferschichtblöcke aus der Füllschicht entfernt. Nach dem Freiätzen der Halbleiteroberfläche im Bereich der Kontaktöffnungen werden die Kontaktöffnungsbereiche mit leitendem Material aufgefüllt.

Diese Prozessführung hat den Vorteil, dass auf den Einsatz von Siliziumnitrid-Spacer zum Ausbilden der Bitleitungskontakte zwischen den parallel verlaufenden Gate-Elektrodenbahnen verzichtet werden kann. Weiterhin kann die Entfernung der Opferschichtblöcke zum Öffnen der Kontaktlöcher in der Füllschicht mit Hilfe eines isotropen Ätzprozesses durchgeführt werden, da keine Strukturierung erforderlich ist. Dies gewährleistet, dass die Gate-Elektrodenbahnen bei der Kontaktlochöffnung kaum beschädigt werden.

Der Betrieb der Speicherzellen der DRAMs, insbesondere die Durchführung der Schreib- und Lesevorgänge erfordert neben den Speicherzellen selbst zusätzliche Schaltelemente auf dem Halbleitersubstrat. Diese Steuerschaltungen dienen vor allem zur Adressierung der zu lesenden oder zu beschreibenden Speicherzelle und zum Steuern der erforderlichen Auffrischvorgänge, um einen Datenverlust in den Speicherzellen zu vermeiden. Die Steuerschaltungen sind in der Regel um die Speicherzellenmatrix herum in einem Logikbereich angeordnet und umfassen ähnliche den Auswahltransistoren der Speicherzellen Feldeffekttransistoren, die über Gate-Elektrodenbahnen angesteuert werden. Weiterhin ist es zum Betrieb der DRAMs auch erforderlich, das Halbleitersubstrat selbst anzukontaktieren.

Das Ausbilden der Gate-Kontakte zu den Gate-Elektrodenbahnen der Feldeffekttransistoren und das Ankontaktieren des Halbleitersubstrats im Logikbereich erfolgt zusammen mit dem Ausbilden der Bitleitungskontakte im Rahmen der ersten Metallisierungsebene. Bei der Standardprozessfolge, wie sie aus der WO 01/09946 A1 bekannt ist, werden die Substrat- und Gate-Kontakte im Logikbereich dabei mit einer eigenständigen Prozessfolge nach den Bitleitungskontakten erzeugt, wobei mit Hilfe eines Maskenprozesses die Bereiche für die Source- und Gate-Kontakte festgelegt und dann mit einer selektiven Ätzung geöffnet werden, um dann anschließend die Kontaktöffnungen mit leitendem Material auszufüllen. Die getrennte Prozessfolge zum Ausbilden der Bitleitungskontakte im Zellenfeldbereich und der Source- und Gate-Kontakte im Logikbereich ist insbesondere wegen der Siliziumnitrid-Kappen auf den Gate-Elektrodenbahnen notwendig. Um im Logikbereich die Siliziumnitrid-Kappe zu öffnen und die Gate-Elektrodenbahnen anzu schließen, ist eine zusätzliche Ätzung erforderlich, die dann, wenn gleichzeitig die Kontaktöffnungen zwischen benachbarten Gate-Elektrodenbahnen im Zellenfeldbereich zum Herstellen der Bitleitungskontakte geöffnet sind, diese Gate-Elektrodenbahnen im oberen Kantenbereich beschädigen und damit dann zu Kurzschlüssen zwischen den Bitleitungskontakten und den Gate-Elektroden führen kann. Auch bei einer invertierten Prozessfolge mit Opferschichtblöcken, wie sie aus der US 6 287 905 B2 bekannt ist, ist es erforderlich, um eine Beschädigung der die Bitleitungskontakte einfassenden Gate-Elektrodenbahnen bei der Öffnung der Siliziumnitridkappen auf den Gateelektroden-Bahnen im Logikbereich zu vermeiden, die Bitleitungskontakte im Zellenfeldbereich getrennt von den Source- und Gate-Kontakten im Logikbereich auszuführen.

Aus der US 2003/8453 A1 ist ein Verfahren zum Herstellen einer ersten Kontaktlochebene, bei dem im Zellenfeldbereich und im Logikbereich eines DRAMs mit Gatebahnen eine Opferschicht ausgebildet wird, die derart strukturiert wird, dass an jenen Stellen, an denen in späteren Schritten ein Kontaktfenster entstehen soll, ein Opferschichtblock verbleibt. Dabei bedeckt eine Füllschicht diese Opferschichtblöcke, welche nach ihrem Freiliegen entfernt werden, um die gewünschten Kontaktfenster zu bilden, welche dann mit leitfähigem Material gefüllt werden.

Aus der DE 101 20 929 A1 ist ein Verfahren bekannt, bei dem zum simultanen Ätzen von Kontaktlöchern im Zellenfeldbereich und im Logikbereich eines DRAMs an den Gatebahnen im Logikbereich die Deckschicht aus Siliziumnitrid mittels heißer Phosphorsäure entfernt wird, wozu eine Maske dient.

Aus der US 2002/42194 A1 ist ein Verfahren bekannt, bei dem zum simultanen Ätzen von Kontaktlöchern im Zellenfeldbereich und im Logikbereich das Entfernen der Schutzschicht an Gatebahnen an jenen Stellen, an denen später ein Kontaktloch gebildet werden soll, erfolgt.

Die US 6 503 789 B1 zeigt das Entfernen von Deckschichten an Gatebahnen im Logikbereich mittels einer Maske, um nachfolgend die Kontaktlöcher gleichzeitig zu ätzen, wobei im Zellenfeldbereich ein Kontakt nach dem Entfernen der Deckschicht an den Gatebahnen gebildet wird.

Aus der WO 2004/10507 A1 ist bekannt, dass Opferschichten. auch zur Herstellung von Gatestrukturen z. B. zu Dummy-Gates genutzt werden können, wobei eine Opferschicht aus Polysilizium mit einer Abdeckschicht zunächst gebildet und die Opferschicht später durch leitfähige Materialien zur Ausbildung der Gate-Elektrode ersetzt wird.

Ausgehend von diesem Stand der Technik ist es die Aufgabe der Erfindung, eine optimierte Prozessführung zur Herstellung einer ersten Kontaktlochebene eines Speicherbausteins bereitzustellen, mit dem sich die Prozesskomplexität insbesondere im Hinblick auf die herkömmlicherweise erforderliche getrennte Ausbildung von Bitleitungskontakten im Zellenfeldbereich und Substrat- und Gate-Kontakten im Logikbereich vermeiden lässt.

Diese Aufgabe wird durch ein Verfahren gemäß Anspruch 1 gelöst. Bevorzugte Weiterbildungen sind in den abhängigen Ansprüchen angegeben.

Erfindungsgemäß wird zum Herstellen einer ersten Kontaktlochebene eines Speicherbausteins auf einem Halbleitersubstrat mit einem Zellenfeldbereich und einem Logikbereich, die jeweils eine Anordnung von nebeneinander liegenden Gate-Elektrodenbahnen auf der Halbleiteroberfläche aufweisen, wobei die Gate-Elektrodenbahnen mit einer Deckschicht versehen sind, eine erste Oxidschicht aufgebracht und dann eine Blockmaske im Zellenfeldbereich, die die Gate-Elektrodenbahnen überdeckt, ausgebildet. Anschließend wird die erste Oxidschicht anisotrop geätzt, um im Logikbereich die Halbleiter oberfläche und die Deckschicht auf den Gate-Elektrodenbahnen freizulegen. Dann wird die Deckschicht auf den Gate-Elektrodenbahnen im Logikbereich entfernt und anschließend die Blockmaske abgeätzt. In einer weiteren Prozessfolge wird dann eine zweite Oxidschicht und anschließend eine Opferschicht aufgebracht, auf der wiederum eine Maskenschicht abgeschieden wird. Diese Maskenschicht wird strukturiert, um die Kontaktöffnungen für die Bitleitungskontakte zwischen den nebeneinander liegenden Gate-Elektrodenbahnen im Zellenfeldbereich und die Kontaktöffnungen für die Substratkontakte zur Halbleiteroberfläche und für die Gate-Kontakte auf die Gate-Elektrodenbahnen im Logikbereich festzulegen. Mit einem anisotropen Ätzen wird dann die Opferschicht geätzt, um Opferschichtblöcke über den Kontaktöffnungen auszubilden. Anschließend wird die Maskenschicht entfernt und anisotrop die Gate-Elektrodenbahnen und die Halbleiteroberfläche im Bereich um die Opferschichtblöcke freigeätzt, wobei seitlich an den Gate-Elektrodenbahnen Bedeckungen bestehend aus der ersten und zweiten Oxidschicht verbleiben. Dann werden die Opferschichtblöcke mit einer Füllschicht eingefüllt und anschließend die Opferschichtblöcke aus der Füllschicht entfernt. Durch anisotropes Freiätzen der Gate-Elektrodenbahnen und der Halbleiteroberflächen werden dann die Kontaktöffnungen für die Bitleitungskontakte im Zellenfeldbereich und die Kontaktöffnungen für die Substratkontakte und die Gate-Kontakte im Logikbereich geöffnet, wobei in den Kontaktöffnungen für die Bitleitungskontakte an den Gate-Elektrodenbahnen seitliche Bedeckungen bestehend aus der ersten und zweiten Oxidschicht verbleiben. In einem letzten Prozessschritt werden dann die Kontaktöffnungen mit leitendem Material aufgefüllt.

Durch das Einbringen einer Oxidschicht unter einer Blockmaske vor dem Entfernen der Deckschicht auf den Gate-Elektrodenbahnen und deren Öffnen mit einer anisotropen Abätzung nur an den horizontalen, nicht jedoch an den vertikalen Bereichen, so dass an den Seitenwänden der Gate-Elektrodenbahnen im Logikbereich eine Oxidschicht verbleibt, wird dafür gesorgt, dass die Deckschicht der Gate-Elektrodenbahnen mit der anschließenden Ätzung zuverlässig entfernt werden kann, ohne dabei die darunter liegenden leitenden Schichten der Gate-Elektrodenbahnen zu beschädigen. Die zweite Oxidschicht, die nach der Deckschichtentfernung von den Gate-Elektrodenbahnen im Logikbereich erzeugt wird, sorgt dafür, dass die Opferschichtätzung zur Ausbildung der Opferschichtblöcke zuverlässig vor der Beschädigung des Halbleitersubstrats gestoppt wird. Hierbei ist es bevorzugt, die Opferschicht zum Überdecken der Gate-Elektrodenbahnen als Polysiliziumschicht auszubilden.

Durch die erfindungsgemäße Prozessfolge besteht weiter die Möglichkeit, die Bitleitungskontakte im Zellenfeldbereich und die Substrat- und Gate-Kontakte im Logikbereich gemeinsam in einem einzigen Ätzprozess zu öffnen und anschließend zu verfüllen, wodurch die Prozesskomplexität wesentlich vermindert wird. Dies wird durch den vorgeschalteten einfachen Blockmaskenprozess, bei dem die Gate-Elektroden im Zellenfeldbereich abgedeckt sind, wenn die Deckschicht der Gate-Elektrodenbahnen im Logikbereich geöffnet wird, erreicht. Die Kontaktöffnungen von Bitleitungskontakten im Zellenfeldbereich und Substrat- und Gate-Kontakten im Logikbereich können dann in einem einzigen Ätzprozess ausgeführt werden, ohne dabei die Gate-Elektrodenbahnen um die Bitleitungskontaktöffnungen herum zu beschädigen. Dies gilt umso mehr als erfindungsgemäß gegenüber der Standardprozessfolge zum Ausbilden von Bitleitungskontakten auf Silizium-Spacer durch das Vorsehen von Opferschichtblöcken über den Kontaktöffnungen verzichtet werden kann, die dann wiederum von einer Füllschicht eingefasst werden. Beim Herausätzen der Opferschichtblöcke aus der Füllschicht kann dann ein anisotroper Ätzprozess eingesetzt werden, der die Gate-Elektrodenbahnen um Bitleitungskontaktöffnungen herum nicht beschädigt.

Gemäß einer bevorzugten Ausführungsform weist die Gate-Elektrodenbahn eine stickstoffhaltige Deckschicht, vorzugs weise Siliziumnitrid oder Siliziumoxynitrid auf, unter der sich wiederum eine Kontaktschicht, die vorzugsweise aus Wolframsilizid oder aus Wolfram besteht, befindet. Beim Ätzen der Gate-Elektrodenbahnen im Logikbereich wird dann die Deckschicht und optional die darunter liegende Kontaktschicht entfernt, wobei eine Phosphorlösung zur Entfernung des Siliziumnitrids oder Siliziumoxynitrid wird. Diese Vorgehensweise ermöglicht es, die gekapselte Gate-Elektroden-Struktur selektiv zur die Gate-Elektroden-Bahnen einfassenden Oxidschicht zu öffnen und optional die Entfernung der Metallschicht zu erreichen.

Gemäß einer weiteren bevorzugten Ausführungsform wird eine Maskenschicht auf der Opferschicht zum Ausbilden der Opferschichtblöcke, die die Bereiche der Kontaktöffnungen im Zellenfeldbereich und im Logikbereich festlegen, mit zwei getrennten Lithografieschritten strukturiert, wobei der eine Lithografieschritt mit einer ersten Belichtungsmaske die Kontaktöffnungen für die Bitleitungskontakte zwischen den nebeneinander liegenden Gate-Elektrodenbahnen im Zellenfeldbereich und der andere Lithografieschritt mit einer zweiten Belichtungsmaske die Kontaktöffnungen für die Substratkontakte zur Halbleiteroberfläche und für die Gate-Kontakte auf die Gate-Elektrodenbahnen im Logikbereich festlegt. Mit den getrennten Lithografieschritten besteht die Möglichkeit, die Größe der Kontaktöffnungen individuell und separat für die Bitleitungskontakte und die Source- und Gate-Kontakte auszubilden.

Gemäß einer weiteren bevorzugten Ausführungsform wird die Maskenschicht auf der Opferschicht zum Festlegen der Kontaktöffnungen mit einem einzigen Lithografieschritt ausgeführt, bei dem die Kontaktöffnungen für die Bitleitungskontakte und die Kontaktöffnungen für die Substrat- und Gate-Kontakte mit zwei Belichtungsmasken oder auch nur mit einer einzigen Belichtungsmaske geöffnet werden. Diese Vorgehensweise sorgt für eine hochgenaue Überlagerung der Bitleitungskontaktebene mit der Substrat- und Gate-Kontaktebene. Dies trifft vor al lem dann zu, wenn eine einzige Belichtungsmaske für alle Kontaktöffnungen verwendet wird. Durch die lagerichtige Ausbildung aller Kontaktöffnungen wird insbesondere auch die Justierung der ersten Metallisierungsebene wesentlich erleichtert.

Gemäß einer weiteren bevorzugten Ausführungsform wird der Substratkontakt als freistehender Kontakt ausgebildet, der an eine Gate-Elektrodenbahn angrenzt und von der Gate-Elektrodenbahn durch die erste und zweite Oxidschicht getrennt ist. Durch das einseitig begrenzte Anlehnen des Substratkontaktes an eine Gate-Elektrodenbahn besteht die Möglichkeit, den Flächenbedarf des Substratkontaktes zu reduzieren und damit eine Strukturverkleinerung zu erreichen.

Die Erfindung wird anhand der beigefügten Zeichnungen näher erläutert. Es zeigen
1 bis 18 eine mögliche Ausführungsform einer erfindungsgemäßen Prozessfolge zum Herstellen einer ersten Kontaktlochebene in einem Speicherbaustein, wobei jeweils schematisch Querschnitte durch eine Halbleiterscheibe in verschiedenen Prozessstadien der Prozessabfolge gezeigt sind;
19 bis 21 eine alternative Ausführungsform der erfindungsgemäßen Prozessfolge bezüglich des Schrittes zur Strukturierung einer Maskenschicht zur Ausbildung von Opferschichtblöcken, die die Kontaktöffnungen festlegen; und
22 eine weitere Ausführungsform eines Substratkontaktes, der mit der erfindungsgemäßen Prozessfolge hergestellt wird.
Die Erfindung wird beispielhaft an einer Prozessfolge zum Herstellen einer ersten Kontaktlochebene in einem DRAM-Baustein mit einem Zellenfeldbereich und einem Logikbereich auf einer Siliziumscheibe erläutert. Die Erfindung lässt sich jedoch auch zum Herstellen anderer integrierter Halbleiter bauelemente, z.B. SRAM-Bausteinen einsetzen, bei denen verschiedene Kontaktöffnungen zur Halbleiteroberfläche vorgesehen sind.
Die 1 bis 18 zeigen eine erste erfindungsgemäße Ausführungsform zum Herstellen der ersten Kontaktlochebene im Rahmen einer Prozessfolge zum Ausbilden eines DRAMs. 1 zeigt als Ausgangspunkt für die erfindungsgemäße Prozessfolge eine vorstrukturierte Siliziumscheibe 10, auf der ein Zellenfeldbereich 101 und ein peripherer Logikbereich 102 vorgesehen sind. Der Zellenfeldbereich 101 der DRAMs setzt sich aus einer Matrix von Speicherzellen zusammen, die jeweils einen Auswahltransistor (nicht gezeigt) und einen Speicherkondensator (nicht gezeigt) aufweisen. Der periphere Logikbereich, der vom Speicherzellenbereich durch Grabenisolationen (nicht gezeigt) getrennt ist, umfasst verschiedene Bauelemente, unter anderem Schalttransistoren zum Ansteuern der Speicherzellen.
1 zeigt als Ausgangspunkt auf dem Zellenfeldbereich 101 vier äquidistante beabstandete Gate-Elektrodenbahnen 11, die als Wortleitungen zum Ansteuern der einzelnen Auswahltransistoren der Speicherzellen dienen. Im Logikbereich 102 ist eine weitere Gate-Elektrodenbahn 12 dargestellt, die einem Schalttransistor zugeordnet ist. Die Gate-Elektrodenbahnen 11, 12 weisen in der Regel einen Schichtenstapel bestehend aus einer ersten leitenden Schicht 111, 121, vorzugsweise einer dotieren Polysiliziumschicht, einer zweiten, vorzugsweise ebenfalls leitenden Kontaktschicht 112, 122, im Allgemeinen bestehend aus Wolfram bzw. Wolframsilizid, und einer abschließenden isolierenden Deckschicht 113, 123, in der Regel Siliziumnitrid oder Oxynitrid auf. Die Dicke der Deckschicht 113, 123 beträgt dabei ca. 50 nm und wird im Weiteren auch als Cap-Nitrid bezeichnet.
Auf der so vorstrukturierten Siliziumscheibe 1 mit den Gate-Elektrodenbahnen 11, 12, wird eine Siliziumdioxidschicht 13 aufgebracht. Die Siliziumdioxidschicht 13 wird dabei vorzugsweise mit Hilfe eines LPCVD-Verfahrens erzeugt, das eine hohe Schichtenkonformität gewährleistet. Die Siliziumdioxidschicht 13 dient als isolierende Abstandsschicht zwischen den Gate-Elektrodenbahnen und schützt diese vor Beschädigung im Rahmen der weiteren Prozessschritte.
Ausgehend von dem in 1 gezeigten Prozessstadium wird gemäß der Erfindung in einem ersten Prozessschritt eine Blockmaske 14 im Zellenfeldbereich 101 ausgebildet. Diese Blockmaske 14 wird vorzugsweise so erzeugt, dass eine dicke Fotolackschicht, die die Gate-Elektrodenbahnen 12, 13 komplett abdeckt, großflächig auf die Siliziumscheibe 10 aufgebracht wird. Die Fotolackschicht wird dann über eine erste Maske (nicht gezeigt), die den Zellenfeldbereich 101 verdeckt, belichtet und dann entwickelt, wobei der belichtete Fotolackbereich im Logikbereich 102 abgelöst wird. Zum Härten der Maske wird dann der verbleibende Fotolack ausgebacken. 2 zeigt einen Querschnitt durch die Siliziumscheibe 10 mit der Blockmaske 14, die den Zellenfeldbereich 101 abdeckt, den Logikbereich 102 jedoch freigibt.
In einer nächsten Prozessfolge wird dann mittels anisotropen Ätzens die Oxidschicht 13 im Logikbereich 102 von der Siliziumoberfläche 10 und der Deckschicht 123 der Gate-Elektrodenbahn 12 entfernt. Anschließend wird dann die Blockmaske 14 durch eine weitere Ätzung vollständig abgelöst. 3 zeigt einen Querschnitt durch die Siliziumscheibe nach diesem Prozessschritt, bei dem im Logikbereich 102 die Oxidschicht 13 nur als seitliche Schutzschicht in Form eines Spacers an der Gate-Elektrodenbahn 12 verbleibt.
In einer weiteren Prozessfolge wird dann die Gate-Elektrodenbahn 12 im Logikbereich 102 geöffnet. Hierzu wird zunächst, wie in 4 gezeigt, die Siliziumnitrid- bzw. Siliziumoxynitrid-Deckschicht 123 selektiv zu den seitlichen Oxid-Spacern 13 abgeätzt. Dies erfolgt vorzugsweise nassche misch mit heißer konzentrierter Phosphorsäure, wodurch eine hohe Selektivität gegenüber den Oxid-Spacern 13 erreicht wird. Die Konzentration der Phosphorsäure beträgt dabei vorzugsweise 80 bis 85 Gewichtsprozent, die Temperatur zwischen 140 bis 160°C. Das Cap-Nitrid kann mit einer solchen Lösung innerhalb von ca. 30 Minuten vollständig abgetragen werden.
In einem zweiten Ätzschritt wird dann, wie in 5 gezeigt, die Kontaktschicht 122, die eine Wolframsilizid- oder Wolframschicht ist, mit heißer Lösung am NH₄OH-H₂O₂-H₂O, die auch als SC1-Lösung bekannt ist, aus der Gate-Elektrodenbahn 12 im Logikbereich 102 herausgeätzt. Die Temperatur der Ätzlösung beträgt dabei vorzugsweise 60 bis 70°C, wodurch sich hohe Ätzraten erreichen lassen und zudem eine gute Selektivität gegenüber den Silizium-Spacern 13 gewährleistet ist. Die Wolframsilizidschicht 122 kann so z.B. innerhalb ca. 5 Minuten vollständig abgetragen werden, ohne die darunter liegende dotierte Polysiliziumschicht 121 bzw. die Oxid-Spacer 13 anzugreifen. Die NH₄OH-H₂O₂-H₂O-Lösung wird dabei vorzugsweise in einer Konzentration von ca. 50:2:1 Volumenanteilen verwendet. 5 zeigt einen Querschnitt durch die Siliziumscheibe nach dem vollständigen Entfernen der Deckschicht 123 und der darunter liegenden Kontaktschicht 122 von den Gate-Elektrodenbahnen 12 im Logikbereich 102. Die zweistufige Ätzung ist dabei so ausgelegt, dass der Oxid-Spacer 13 an den Seitenwänden der Gate-Elektrodenbahnen 12 im Logikbereich 102 vollständig erhalten bleibt. Alternativ zu der erläuterten Nitrid-Cap-Ätzung, bei der die Kontaktschicht 122 der Gate-Elektrodenbahnen 12 mitentfernt wird, besteht die Möglichkeit, auch nur die Silizium- bzw. Siliziumnitrid-Deckschicht 123 zu entfernen und die Ankontaktierung der Gate-Elektrodenbahnen 12 im Logikbereich dann über die leitenden Kontaktschicht 122 vorzunehmen.
In einer weiteren Prozessfolge werden nach der Cap-Nitrid-Entfernung von den Gate-Elektrodenbahnen 12 im Logikbereich 102 die Kontaktöffnungsbereiche für die Bitleitungskontakte zwischen den Gate-Elektrodenbahnen 11 im Zellenfeldbereich 101 sowie die Kontaktöffnungen für die Substratkontakte zur Siliziumoberfläche 10 und für die Gate-Kontakte zu den Gate-Elektrodenbahnen 12 im Logikbereich 102 festgelegt. Hierzu wird in einem ersten Prozessschritt, wie in 6 gezeigt, großflächig eine Siliziumdioxidschicht 15 auf dem Siliziumsubstrat 10 abgeschieden. Anschließend wird dann wiederum großflächig eine plane Opferschicht 16 auf der Oxidschicht 15 erzeugt, die die Gate-Elektrodenbahnen 11, 12 im Zellenfeldbereich 101 und im Logikbereich 102 vollständig überdeckt. Die Erzeugung der planen Opferschicht 16 erfolgt dabei in der Regel so, dass zuerst eine dicke Opferschicht abgeschieden und diese mittels chemisch-mechanischem Polieren im so genannten Blind-Polishing Process, bei dem der Poliervorgang nach einer vorbestimmten Zeit stoppt, eingeebnet wird. Mit dieser Vorgehensweise lässt sich eine hochebene Opferschichtoberfläche zum Ausbilden auch kleinster Lackstrukturen, wie sie zum Definieren der Kontaktöffnungen notwendig sind, erreichen.
Alternativ besteht auch die Möglichkeit, die Opferschicht zweistufig zu erzeugen mit einer ersten Opferschichtabscheidung, bei der die Opferschicht unter Freilegen der Gate-Elektrodenbahnen 11 plan poliert wird, um dann eine zweite Opferschicht aufzubringen, die die Gate-Elektrodenbahnen vollständig überdeckt. Auf der planen als Opferschicht eingesetzten Polysiliziumschicht 16 wird anschließend eine dünne Hartmaskenschicht 17, vorzugsweise eine Siliziumoxid-, Siliziumnitrid- oder Siliziumoxynitridschicht erzeugt. Diese Hartmaskenschicht 17 wird dann in einer weiteren Prozessfolge strukturiert, um die Kontaktöffnungsbereiche für die Bitleitungskontakte zwischen den nebeneinander liegenden Gate-Elektrodenbahnen 11 im Zellenfeldbereich 102 und die Kontaktöffnungen für die Substratkontakte zur Siliziumoberfläche 10 und für die Gate-Kontakte auf den Gate-Elektrodenbahnen 12 im Logikbereich 102 festzulegen.
7 bis 11 zeigt eine mögliche Vorgehensweise, bei der die Kontaktöffnungen für die Bitleitungskontakte im Zellenfeldbereich 101 und die Kontaktöffnungen für die Substrat- bzw. Gate-Kontakte im Logikbereich 102 mit zwei getrennten Lithografieprozessen, die jeweils eine eigenständige Belichtungsmaske nutzen, erzeugt werden. Die Verwendung zweier eigenständiger Belichtungsmasken hat den Vorteil, dass die Belichtungsmasken, die die Kontaktöffnungen in der Entwurfebene enthalten, einfach hergestellt werden können, da die unterschiedlichen Muster für die Bitleitungskontakte und für die Substrat- und Gate-Kontakte, jeweils getrennt ausgebildet werden können. Zur Festlegung der Bitleitungskontakte in der Hartmaskenschicht 17 wird in einem ersten Lithografieprozess, wie in 7 gezeigt, eine Haftvermittlerschicht 18, vorzugsweise eine Antireflexionsschicht 18 auf der Hartmaske 17 aufgebracht und anschließend belackt. Die Lackschicht 19 wird dann mit einer Maske 20, die die Bitleitungskontaktöffnungen im Zellenfeldbereich in der Entwurfsebene enthalten, belichtet.
Anschließend wird, wie in 8 gezeigt, die Lackschicht 19 entwickelt, wobei die belichteten Bereich von Haftvermittler 18 und Lackschicht 19 abgelöst werden und sich eine strukturierte Lackmaske ergibt, die den Logikbereich 102, sowie die Kontaktöffnungen für die Bitleitungskontakte im Zellenfeldbereich 101 abdeckt. Mit Hilfe der strukturierten Lackmaske wird dann die Hartmaskenschicht 17 anisotrop geätzt, um die Lackmaskenstruktur zu übertragen. 9 zeigt die mit dem ersten Lithografieprozess strukturierte Hartmaske 17, bei der die Hartmaske den Logikbereich 102 vollständig abdeckt, im Zellenfeldbereich dagegen nur die Kontaktöffnungsbereiche.
In einem zweiten Lithografieprozess werden dann in gleicher Weise die Kontaktöffnungsbereiche für den Substratkontakt und die Gate-Kontakte im Logikbereich 102 festgelegt. Hierzu wird, wie in 10 gezeigt ist, wiederum eine Haftvermittlerschicht 21 und anschließend eine Lackschicht 22 auf der bereits vorstrukturierten Hartmaske 17 aufgebracht und mit einer Maske 23, die die Kontaktöffnungen für die Substratkontakte und die Gate-Kontakte enthält, belichtet. Anschließend wird, wie in 11 gezeigt ist, der belichtete Fotolack entwickelt, wobei eine Lackstruktur ausbildet wird, die den Zellenfeldbereich 101, sowie die Kontaktöffnungen für die Substratkontakte und die Gate-Kontakte im Logikbereich 102 abdeckt. Die strukturierte Lackmaske wird dann mit Hilfe einer anisotropen Ätzung in die darunter liegende Hartmaske 17 übertragen. Abschließend wird dann die Lackmaske mit dem darunter liegenden Haftvermittler wieder entfernt, so dass sich eine strukturierte Hartmaske 17 ergibt, wie sie in 12 gezeigt ist, die alle Kontaktöffnungsbereiche der ersten Kontaktlochebene auf dem DRAM festlegt.
Alternativ zu der dargestellten Vorgehensweise zur Strukturierung der Hartmaske mit zwei getrennten Lithografieprozessen und eigenständigen Belichtungsmasken besteht die Möglichkeit, wie in 21 bis 23 gezeigt ist, die Hartmaskenschicht 17 mit Hilfe eines einzelnen Lithografieprozesses und gegebenenfalls auch einer einzigen Belichtungsmaske auszubilden. Hierzu wird wiederum eine Haftvermittlerschicht 24 und eine Lackschicht 25 auf der Hartmaskenschicht 17 aufgebracht und vorzugsweise mit einer einzigen Belichtungsmaske 24, die die Kontaktöffnungen für die Bitleitungskontakte im Zellenfeldbereich 101 und die Kontaktöffnungen für die Substratkontakte und die Gate-Kontakte im Logikbereich 102 als Entwurfsebene enthält, belichtet. Der belichtete Fotolack wird anschließend, wie in 22 gezeigt ist, entwickelt, so dass nur Blöcke aus Haftvermittler und Lack über den gewünschten Kontaktöffnungen zurückbleiben. Diese Lackmaskenstruktur wird dann mit einer anisotropen Ätzung in die darunter liegende Hartmaske 17, wie in 23 gezeigt ist, übertragen. Durch den Einsatz nur einer Belichtungsmaske lässt sich ein aufwändiger und teurer zweiter Lithografieprozess einsparen. Darüber hinaus wird durch die Strukturierung der Fotolackschicht mit einer einzelnen Maske eine hohe Lagegenauigkeit der Kontaktöffnungen im Zellenfeldbereich 101 und im Logikbereich 102 zueinander gewährleistet. Durch die Verwendung nur einer Belichtungsmaske wird aber die Maskenherstellung aufwändig. Es besteht deshalb die Möglichkeit, alternativ zum Strukturieren der Hartmaskenschicht 17 einen einzelnen Lithografieprozess mit nur einer Lackmaske durchzuführen, die jedoch mit zwei Masken, die eine enthält die Bitleitungskontakte in der Entwurfsebene, die andere die Source- und Gate-Kontakte, belichtet wird.
Unter Verwendung der strukturierten Hartmaske 17 werden dann in einer weiteren Prozessfolge Materialstöpsel aus der Opferschicht 16, die die Kontaktöffnungen definieren, erzeugt.
Hierzu wird, wie in 13 dargestellt, unter Verwendung der strukturierten Hartmaske 17 eine anisotrope Ätzung der Opferschicht 16, in der gezeigten Ausführungsform eine anisotrope Polysiliziumätzung durchgeführt, bei der die Opferschicht 16 außerhalb der durch die Hartmaskenschicht 17 verdeckten Bereiche komplett entfernt wird. Die Opferschichtätzung zum Erzeugen der Blöcke im Bereich der vorgesehenen Kontaktöffnung ist dabei hoch selektiv zur Oxidschicht 15 auf der Siliziumscheibenoberfläche, so dass die Oxidschicht 15 nicht angegriffen wird. Anschließend wird mithilfe einer weiteren Ätzung die verbleibende Hartmaskenschicht 17, wie in 14 gezeigt ist, entfernt. Dann wird anisotrop die freigelegte Siliziumdioxidschicht 15 auf der Siliziumscheibe 10 abgeätzt, wodurch die horizontale Oberflächen von Siliziumscheibe 10 bzw. der Gate-Elektrodenbahnen 11, 12 freigelegt werden. Der Schichtenstapel aus Siliziumdioxidschicht 13, 15 im Bereich der Seitenwände der Gate-Elektrodenbahnen 11, 12 bleibt jedoch stehen. Ein Querschnitt durch die Siliziumscheibe nach dem zuletzt erläuterten Prozessschritt ist in 15 dargestellt.
Durch die freigelegten Oberflächen der Siliziumscheibe besteht nun die Möglichkeit, mit Hilfe von Standardprozessen die gewünschten Dotierungen in der Siliziumoberfläche, insbesondere zum Ausbilden von den Source- und Drain-Bereiche der Transistoren, vorzunehmen. Nach dem Ausbilden der dotierten Gebiete in der Siliziumoberfläche werden in einem nächsten Prozessschritt dann eine Liner-Schicht 27 als Diffusionsbarriere, vorzugsweise eine Siliziumnitridschicht, aufgebracht. Auf die Siliziumnitridschicht 27 wird dann eine glasartige Schicht 28, vorzugsweise eine BPSG-Schicht, abgeschieden, die zur Verdichtung und Planarisierung einem Heizschritt ausgesetzt wird. Ein Querschnitt durch die Siliziumscheibe nach dem Temperatur-Reflow der BPSG-Schicht 28 ist in 16 dargestellt.
Anschließend wird dann die BPSG-Schicht 28 mit Hilfe eines chemisch-mechanischen Poliervorgangs planarisiert, wobei der Poliervorgang gestoppt wird, sobald der Siliziumnitrid-Liner 27 auf den Opferschichtblöcken 17 abpoliert ist. Ein Querschnitt durch die Siliziumscheibe nach diesem Prozessschritt ist in 17 gezeigt. Die BPSG-Schicht 28 bildet dann eine hoch planare Oberfläche, wobei die Opferschichtblöcke 18, die Kontaktöffnungen für die Bitleitungskontakte im Zellenfeldbereich 101 und die Substrat- und Gate-Kontakte im Logikbereich 102 festlegen, frei liegen.
In einer weiteren Prozessfolge wird dann die Oberfläche der Siliziumscheibe 10 im Bereich der Kontaktöffnungen für die Bitleitungskontakte und die Substratkontakte und die Oberflächen der Gate-Elektrodenschicht 121 zum Ausbilden der Gate-Kontakte geöffnet. Dazu wird mit einem ersten Schritt, wie in 18 gezeigt ist, das Opferschichtmaterial 17 aus den Kontaktöffnungen in der BPSG-Schicht 28 komplett entfernt. Diese Opferschichtätzung kann hoch selektiv durchgeführt werden, da es nicht erforderlich ist, eine Strukturierung des Opferschichtmaterials vorzunehmen. Der Ätzprozess muss deshalb auch keinen Sputteranteil enthalten. Wenn, wie in der gezeigten Ausführungsform Polysilizium als Opferschichtmaterial eingesetzt wird, wird die Ätzung vorzugsweise als Trockenätzung durchgeführt. Ein Querschnitt durch die Siliziumscheibe nach dem Entfernen der Opferschichtblöcke aus den Kontaktöffnungen ist in 18 im Querschnitt dargestellt.
Anschließend wird mit Hilfe einer anisotropen Ätzung der Oxidstapel aus den Siliziumoxidschichten 13, 15 am Boden der freigelegten Kontaktöffnungen entfernt, wie in 19 dargestellt ist. Für das Freiätzen der Oberfläche wird vorzugsweise ein hoch selektiver Siliziumdioxid-Ätzprozess, der sich durch ein besonders gutes Ätzverhalten im Bereich tiefer Kontaktöffnungen auszeichnet, eingesetzt. Ein solcher Ätzprozess gewährleistet, dass die Oxid-Spacer 13, 15 an den Seitenwänden der Gate-Elektrodenbahnen 11, 12 im Bereich der Kontaktöffnungen stehen bleiben.
Abschließend wird zum Ausbilden der Kontakte eine Verfüllung aller Kontaktöffnungen mit leitendem Material 29, vorzugsweise einem Metall wie Wolfram, vorgenommen. Hierbei können alle bekannten Metallabscheideverfahren eingesetzt werden. Bei einer Wolframverfüllung wird vorzugsweise zuerst ein Wolfram-Liner eingesetzt und dann eine großflächige Wolframauffüllung vorgenommen, wobei die Wolframschicht dann wieder bis zur Oberfläche der Füllschicht 28 abgetragen wird, so dass sich ein Querschnitt durch die Siliziumscheibe 10 ergibt, wie er in 20 gezeigt ist. Anschließend wird dann in einer weiteren Prozessfolge, die nicht gezeigt ist, die erste Metallisierungsebene zum Anschluss der Kontaktöffnungen erzeugt.
Die erfindungsgemäße Prozessfolge zum Ausbilden der Kontaktöffnungen ermöglicht es gegenüber herkömmlichen Verfahren, alle Kontaktöffnungen sowohl im Zellenfeldbereich als auch im Logikbereich, d. h. die Bitleitungskontakte für die Speicherzellen und die Substrat- und Gate-Kontakte für die Logikbauelemente im Rahmen einer einzigen Lithographie-Prozessfolge auszubilden wobei gegenüber den herkömmlichen Verfahren ein zusätzlicher, aufwändiger und teurer Lithografieschritt eingespart wird. Entscheidend ist dabei, dass erfindungsgemäß mit einer kostengünstigen Blockmaske vor dem Festlegen der Kon taktöffnungen mittels Opferschichtblöcken, die Deckschicht der Gate-Elektrodenbahnen im Logikbereich, dort wo Gate-Kontakte erzeugt werden sollen, abgeätzt wird, um dann vor dem Verfüllungsprozess der Kontaktöffnungen aller Kontakte in einem gemeinsamen Ätzprozess, der insbesondere unkritisch für die Gate-Elektrodenbahnen im Zellenfeldbereich ist, ausführen zu können.
Mit der erfindungsgemäßen Prozessfolge besteht auch die Möglichkeit, eine Flächeneinsparung, insbesondere hinsichtlich der Ausbildung der Substratkontakte im Logikbereich 102 zu erreichen. Dabei kann ein Substratkontakt mithilfe der Hartmaskenstrukturierung, wie er in der 12 bzw. 23 gezeigt ist, so festgelegt werden, dass der Substratkontakt statt vollständig frei zu stehen, auch an eine Gate-Elektrodenbahn angelehnt werden. Eine entsprechende Ausgestaltung des Opferschichtblockes 16 zum Ausbilden des Substratkontaktes, der eine Gate-Elektrodenbahn überlappt, ist in 24 gezeigt. Durch die teilweise Überlagerung des Substratkontaktes mit der Gate-Elektrodenbahn kann der Flächenbedarf für den Substratkontakt wesentlich vermindert werden.

Claims

Verfahren zum Herstellen einer ersten Kontaktlochebene eines Speicherbausteins umfassend die Verfahrensschritten: A) Bereitstellen eines Halbleitersubstrats (10) mit einem Zellenfeldbereich (101) und einem Logikbereich (102), die jeweils eine Anordnung von nebeneinander liegenden Gateelektrodenbahnen (11, 12) auf der Halbleiteroberfläche aufweisen, wobei die Gateelektrodenbahnen mit einer Deckschicht (113, 123) versehen sind; B) Aufbringen einer ersten Oxidschicht (13); C) Ausbilden einer Blockmaske (14) im Zellenfeldbereich, die die Gateelektrodenbahnen (11) im Zellenfeldbereich überdeckt; D) anisotropes Ätzen der ersten Oxidschicht (13), um im Logikbereich (101) die Halbleiteroberfläche und die Deckschicht (123) auf den Gateelektrodenbahnen (12) freizulegen; E) Entfernen der Deckschicht (123) auf den Gateelektrodenbahnen (12) im Logikbereich (102); F) Entfernen der Blockmaske (14); G) Aufbringen einer zweiten Oxidschicht (15); H) Ausbilden einer Opferschicht (16), wobei die Gateelektrodenbahnen (11, 18) überdeckt sind; I) Abscheiden einer Maskenschicht (17); J) Strukturieren der Maskenschicht (17), um Kontaktöffnungen für die Bitleitungskontakte zwischen den nebeneinander liegenden Gateelektrodenbahnen im Zellenfeldbereich (101) und Kontaktöffnungen für die Substratkontakte zur Halbleiteroberfläche und für die Gatekontakte auf die Gateelektrodenbahnen im Logikfeldbereich (101) festzulegen; K) anisotropes Ätzen der Opferschicht (16), um Opferschichtblöcke über den Kontaktöffnungen für die Bitleitungskontakte zwischen den nebeneinander liegenden Gateelektrodenbahnen im Zellenfeldbereich und über den Kontaktöffnungen für die Substratkontakte zur Halbleiteroberfläche und die Gatekontakte auf die Gateelektrodenbahnen im Logikbereich auszubilden; L) Entfernen der Maskenschicht (17); M) anisotropes Freiätzen der Gateelektrodenbahnen und der Halbleiteroberfläche im Bereich um die Opferschichtblöcke herum, wobei an den Gateelektrodenbahnen (11, 12) seitliche Bedeckungen bestehend aus der ersten und zweiten Oxidschicht (13, 15) verbleiben; N) Ausbilden einer Füllschicht (28) zwischen den Opferschichtblöcken; O) Entfernen der Opferschichtblöcke (16) in der Füllschicht (28); P) anisotropes Freiätzen der Gateelektrodenbahnen und der Halbleiteroberfläche im Bereich der freigelegten Kontaktöffnungen, wobei in den Kontaktöffnungen für die Bitleitungskontakte an den Gateelektrodenbahnen seitliche Bedeckungen bestehend aus der ersten und zweiten Oxidschicht (13, 15) verbleiben; und Q) Auffüllen der Kontaktöffnungsbereiche mit einem leitfähigen Material (29).
Verfahren nach Anspruch 1, wobei die Deckschicht (113, 123) auf den Gateelektrodenbahnen eine stickstoffhaltige Schicht, vorzugsweise Siliciumnitrid-Schicht oder eine Siliciumoxyidnitrid-Schicht ist.
Verfahren nach Anspruch 1 oder 2, wobei die Gateelektrodenbahnen (12) unterhalb der Deckschicht eine Kontaktschicht (122) aufweisen, die im Schritt E) beim Entfernen der Deckschicht auf den Gateelektrodenbahnen im Logikbereich (102) mit entfernt wird.
Verfahren nach Anspruch 3, wobei die Kontaktschicht (122) der Gateelektrodenbahnen (12) unterhalb der Deckschicht (123) eine Wolfram oder eine Wolframsili zid-Schicht ist und im Schritt E) die Deckschicht und die Metallschicht mit einem zweistufigen Ätzprozess entfernt wird, bei dem in einem ersten Ätzschritt eine Phosphorlösung und in einem zweiten Schritt eine NH₄OH/H₂O₂/H₂O-Lösung verwendet wird.
Verfahren nach einem der Ansprüche 1 bis 4, wobei die Opferschicht (16) zum Überdecken der Gateelektrodenbahnen eine planarisierte Polysiliziumschicht ist.
Verfahren nach einem der Ansprüche 1 bis 5, wobei im Schritt J) zum Strukturieren der Maskenschicht (17) in einem Lithographieschritt mit einer Belichtungsmaske die Kontaktöffnungen für die Bitleitungskontakte zwischen den nebeneinander liegenden Gateelektrodenbahnen im Zellenfeldbereich und die Kontaktöffnungen für die Substratkontakte zur Halbleiteroberfläche und für die Gatekontakte auf die Gateelektrodenbahnen im Logikfeldbereich festgelegt werden.
Verfahren nach einem der Ansprüche 1 bis 5, wobei im Schritt J) zum Strukturieren der Maskenschicht (17) in einem ersten Lithographieschritt mit einer ersten Belichtungsmaske die Kontaktöffnungen für die Bitleitungskontakte zwischen den nebeneinander liegenden Gateelektrodenbahnen im Zellenfeldbereich festgelegt werden und in einem zweiten Lithographieschritt mit einer zweiten Belichtungsmaske die Kontaktöffnungen für die Substratkontakte zur Halbleiteroberfläche und für die Gatekontakte auf die Gateelektrodenbahnen im Logikbereich festgelegt werden.
Verfahren nach einem der Ansprüche 1 bis 7, wobei die Maskenschicht eine Hartmaskenschicht (17) ist.
Verfahren nach Anspruch 7 oder 8, wobei die Maskenschicht (17) jeweils nach dem ersten und dem zweiten Belichtungsvorgang strukturiert wird, um die mit den Belichtungsvorgängen festgelegten Kontaktöffnungen getrennt in die Maskenschicht zu übertragen.
Verfahren nach einem der Ansprüche 1 bis 9, wobei im Schritt N) unter der Füllschicht (28) zusätzlich eine Linerschicht (27) vorgesehen ist.
Verfahren nach Anspruch 9, wobei die Linerschicht (27) eine Siliziumdioxid- und eine Siliziumnitridschicht umfasst.
Verfahren nach einem der Ansprüche 1 bis 11, wobei die im Schritt N) ausgebildete Füllschicht (28) eine in Reflow-Technik erzeugte dotierte Glasschicht ist, die durch einen chemisch-mechanischen Polierschritt planarisiert wird, bei dem die Oberfläche der Opferschichtblöcke (17) freigelegt wird.
Verfahren nach einem der Ansprüche 1 bis 12, wobei der Substratkontakt als freistehender Kontakt ausgebildet wird, der an eine Gateelektrodenbahn angrenzt und von der Gateelektrodenbahn durch die erste und zweite Oxidschicht getrennt ist.