WO2004010507A1 - Verfahren zur herstellung einer t-gate-struktur sowie eines zugehörigen feldeffekttransistors - Google Patents

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WO2004010507A1
WO2004010507A1 PCT/DE2003/002350 DE0302350W WO2004010507A1 WO 2004010507 A1 WO2004010507 A1 WO 2004010507A1 DE 0302350 W DE0302350 W DE 0302350W WO 2004010507 A1 WO2004010507 A1 WO 2004010507A1
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spacer
sacrificial
highly conductive
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Hans-Joachim Barth
Helmut Tews
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Infineon Technologies Ag
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Definitions

  • the present invention relates to a method for producing a T-gate structure and an associated field-effect transistor, and in particular to a method for producing a self-adjusting T-gate structure and an associated field-effect transistor in a sub-100 nanometer range.
  • a type of transistor that is widely used in such semiconductor circuits is the so-called field-effect transistor, in which a current between a source region and a drain region is driven via a so-called control electrode or gate.
  • this type of transistor is, however, largely determined by its size, with significant problems occurring in particular for structure sizes below 100 nanometers.
  • the electrical resistance of the control layer or of the gate and a gate capacitance are to be mentioned for field effect transistors.
  • the structure sizes that shrink as miniaturization progresses lead to increased gate capacitances and increased gate resistances, which reduce the electrical properties such as e.g. affect speed and power consumption of the circuit.
  • the gate resistance becomes larger due to the shortening gate lengths or channel lengths, which in particular limits the clock rates.
  • a so-called T-gate structure was therefore introduced, in which the control layer or the gate has a T-shape. With this T-shape, the desired short channel lengths can still be achieved in the lower area, while the widening in the upper area enables sufficiently small gate resistances.
  • a wide but shallow first trench is usually first formed in a dielectric material and then a narrow but deep second trench is then formed in the first trench and filled with a conductive semiconductor material, so that the desired T-gate Maintains structure.
  • a wide but shallow first trench is usually first formed in a dielectric material and then a narrow but deep second trench is then formed in the first trench and filled with a conductive semiconductor material, so that the desired T-gate Maintains structure.
  • such conventional methods for producing T-gate structures are difficult to produce, in particular for structure widths below 100 nanometers.
  • the required low gate resistances can no longer be realized with the polysilicon that is usually used as filler material.
  • the invention is therefore based on the object of creating a method for producing a T-gate structure and an associated field-effect transistor which is also suitable for sub-100 * nanometer structures.
  • T-gate structures can be produced in a self-adjusting manner and with a very low resistance in a simple manner even for very small dimensions.
  • a victim gate and a cover layer are preferably formed and structured as a victim gate stack, which is why adequate removal of the upper edge of the victim gate and thus of the later gate is obtained after removal of the cover layer.
  • the first spacer using the first etching stop layer and to widen the gate recess in the upper region of the remaining victim gate can be formed particularly easily.
  • the sacrificial gate can preferably be completely removed, a gate dielectric formed, a gate layer formed on the gate dielectric and the gate layer in the upper region subsequently removed again, thereby making it possible to produce very high quality and one each semiconductor material can produce adapted control layers.
  • the sacrificial gate may already have a gate dielectric on the surface of the semiconductor substrate and may otherwise consist of an electrically conductive gate material such as polysilicon, only an upper region of the sacrificial gate being removed.
  • a so-called damascene process can preferably be carried out for filling the widened gate cutout, a diffusion barrier layer and / or a seed or top layer to avoid undesired diffusion of dopants and to improve one
  • copper is preferably deposited and planarized as a highly conductive material, a further protective layer being formed to prevent undesired dopants from diffusing out.
  • so-called doped metal can also be deposited and planarized as a highly conductive material (e.g. Culn, CuAl, CuMg, CuSn, CuAg, CuZr), after which the diffusion barrier layer is formed on the surface in a self-adjusting manner by thermal treatment by outdiffusion of the dopants.
  • a highly conductive material e.g. Culn, CuAl, CuMg, CuSn, CuAg, CuZr
  • a further thermal treatment for generating grain growth in the highly conductive material can be carried out, whereby in particular conductivity can be further improved and the electromigration properties can be improved.
  • the sacrificial gate stack remaining in the lower part of the T-gate structure can also be completely removed and one before filling with the highly conductive material
  • Gate metal layer are formed, whereby the electrical properties of a field effect transistor to be formed can be further improved.
  • a necessary adaptation of a work function of the gate metal layer to a respective doping of the semiconductor substrate can be adapted by means of a nitrogen implantation.
  • one or more implantations for forming connection regions and / or source / drain regions can be carried out in the semiconductor substrate when the sidewall insulation structure is formed, as a result of which these regions can be produced particularly simply and in a self-adjusting manner.
  • highly conductive connection regions for the source / drain regions can in turn be formed in a self-adjusting manner by means of a silicide method, which is why this method is particularly suitable for field-effect transistors in the sub-100 nanometer range.
  • FIGS. 1A to 1H simplified sectional views to illustrate essential method steps according to a first exemplary embodiment
  • FIG. 2 shows a simplified sectional view to illustrate an essential method step according to a second exemplary embodiment
  • FIGS. 3A to 3C simplified sectional views to illustrate essential method steps according to a third embodiment.
  • FIGS 1A to 1H show simplified sectional views to illustrate essential manufacturing steps T-gate structure, as is preferably used in field-effect transistors in a sub-100 nanometer range.
  • the T-gate structure can also be used for other semiconductor components, such as, for example, non-volatile semiconductor memory elements.
  • a pad oxide and pad nitride for example, which are not shown, are first deposited in a standard process on a semiconductor substrate 1 (for example monocrystalline Si), and a flat trench isolation STI (shallow trench isolation) is formed in order to form active regions in the semiconductor substrate 1 , Trough implantations (not shown) can then also be carried out and a sacrificial oxide layer (sacrificial oxide) (not shown) can be formed on the surface of the semiconductor substrate 1.
  • a semiconductor substrate 1 for example monocrystalline Si
  • STI shallow trench isolation
  • a sacrificial gate layer 2 is deposited over the entire surface, preferably amorphous or polycrystalline semiconductor material such as e.g. Silicon is deposited.
  • a hard mask layer 3 is formed as a cover layer on the surface of the sacrificial gate layer 2, a TEOS hard mask being deposited, for example.
  • the cover layer 3 is structured using a conventional photolithographic method and the sacrificial gate layer 2 is structured using the structured cover layer 3, preferably selectively with respect to the oxide layer present on the semiconductor substrate surface.
  • the covering layer 3 should initially remain on the sacrificial gate layer 2 and should not be removed, as a result of which improved insulation properties result at a later point in time.
  • a side wall insulation layer 4 of, for example, 3 to 6 Nanometers of thermal oxide are obtained from the sacrificial gate stack shown in FIG. 1A.
  • Sidewall isolation structures are then formed on the sidewalls of the sacrificial gate stack.
  • a conventional spacer method e.g. a silicon nitride layer is deposited over the entire surface and then anisotropically etched, as a result of which the first spacers 5S and first residual layers 5 shown in FIG. 1a are obtained on the flanks of the trench insulation STI. Due to the remaining cover layer 3, the first spacer 5S extends to the upper edge of the hard mask or cover layer 3, which is why sufficient insulation to neighboring elements such as e.g. Receives contact connections.
  • Reactive ion etching (RIE) for example, is used as an anisotropic etching process.
  • a first implantation II can be carried out, as a result of which connection regions LDD for a respective channel region are formed in a self-adjusting manner in the semiconductor substrate.
  • an etching stop layer in the form of a thin oxide can optionally also be formed on the side flanks of the first spacer 5S.
  • an approximately 2 nanometer thick CVD silicon dioxide layer is deposited or this etch stop layer is thermally realized, for example, by converting part of the Si 3 N layer by means of an oxidation process.
  • the sacrificial gate stack is preferably formed sublithographically and can accordingly have a width of typically 30 to 50 nanometers.
  • the height of the sacrificial gate layer 2 is, for example, 100 to 200 nanometers and the thickness of the first spacers 5S is 10 to 20 nanometers. Of course, other dimensions can also be set depending on a particular application and the materials used.
  • a second spacer 6S is again formed analogously to the first spacer 5S by means of a conventional spacer method, a second silicon nitride layer being deposited and anisotropically etched, for example.
  • the thickness of this second spacer 6S is, for example, 50 to 70 nanometers, while its height in turn preferably extends to the upper edge of the hard mask or cover layer 3 and thereby improves insulation in this area.
  • a second implantation I 2 can be carried out using the first and second spacers 5S and 6S and the sacrificial gate stack, as a result of which the actual source / drain regions S, D are formed in the semiconductor substrate. Again, a self-adjusting process is obtained which is particularly suitable for very small structures.
  • highly conductive connection regions 7 for the source / drain regions S and D can already be formed at this point in time, for example by means of a self-adjusting silicide method (salicide process).
  • silicide process for example, siliconizable material or a siliconizable metal layer such as cobalt, nickel or platinum is first deposited over the entire surface. A conversion of the crystalline surface layer of the semiconductor substrate 1 is then carried out using the siliconizable material to form highly conductive connection regions 7, no silicon being present on the surfaces not in contact with semiconductor material (silicon).
  • connection regions 7 When using cobalt, nickel, titanium or platinum, 7 cobalt, nickel, titanium or platinum silicide layers are obtained as highly conductive connection regions, which can be designed to be self-adjusting.
  • the above-described formation of the connection regions 7 can, however, also be carried out at a later point in time, for example after the field effect transistor has been completed and contact openings have been formed.
  • Protective layer 8 formed and planarized together with the side wall insulation structure or the two spacers 5S and 6S up to the sacrificial gate layer 2. More specifically, for example, an HDP oxide layer (high density plasma), a BPSG layer (boron-phosphorus silicate glass) or a TEOS layer is deposited over the entire surface and planarized using a CMP process (Chemical Mechanical Polishing), the polysilicon being the stop layer Victim gate layer 2 is used.
  • CMP process Chemical Mechanical Polishing
  • a special gate replacement process can subsequently be carried out, at least an upper region I of the remaining sacrificial gate stack being removed in order to form a gate recess A.
  • the sacrificial gate layer 2 is first completely removed with a wet-chemical polysilicon etching and then with an oxide etching that is The sacrificial oxide layer formed on the conductor substrate surface and the side wall insulation layer 4 remaining on the side walls or the first spacer 5S are completely removed.
  • a gate dielectric 9 is then formed at least in the bottom region of the recess or on the exposed surface of the semiconductor substrate 1, silicon oxide, silicon nitride, oxynitride or a so-called high-k dielectric being deposited, for example.
  • Such gate dielectrics have a sufficiently high dielectric constant and can consequently implement a sufficiently high gate capacitance.
  • the gate recess A is then filled with the actual gate layer 10, it being possible, for example, to use undoped polysilicon.
  • a gate implantation (not shown) can be carried out for doping the gate layer 10 or for realizing sufficient conductivity of the gate layer 10.
  • in-situ doped materials such as e.g. Polysilicon or poly-SiGe can be used for NFET and PFET or gate metal layers with suitable work functions.
  • the insulation layer 8 is removed, e.g. by means of a wet chemical etching process. Then the desired metal layer, e.g. Co, Ni, Ti, or Pt deposited and silicided. Then the insulation layer 8 is applied again and planarized.
  • the introduced gate layer 10 in the upper region I is removed again, a so-called CDE process (Chemical Dry Etching) being carried out, for example, to a depth of 50 nanometers above the gate dielectric 9.
  • CDE process Chemical Dry Etching
  • the side wall insulation structure or the first spacer 5S which is exposed in the upper region I is now removed to form a widened gate recess AA.
  • This removal can take place either after a period of time or up to the optionally inserted etching stop layer.
  • the thin oxide layer formed between the first spacer 5S and the second spacer 6S serves as an etching stop layer.
  • a broadening of the gate stack in its upper region I is thus achieved by 20 nanometers, which represents a substantial broadening of the gate, particularly for structure sizes below 100 nanometers.
  • the gate in its upper region I is thus widened by 50% or more.
  • first spacer 5S and the second spacer 6S were formed at a time when the sacrificial gate stack with its sacrificial gate consisting of the side wall oxide layer 4 and the sacrificial gate layer 2 still had the covering layer 3, it is ensured that a sufficiently thick insulation layer or nitride layer extends from the second spacer 6S to the upper edge of the widened gate recess AA.
  • This insulation layer or the second spacer 6S thus prevents a possible short circuit in a later process step for realizing contact holes for gate and source / drain regions.
  • the desired material for the upper region I of the gate can be formed at this point in the further process control.
  • This can be polysilicon, for example, but an improved process control at this point uses highly conductive material 12 such as Cu.
  • a so-called Damascene process is referred to at this point, as it is used, for example, by T. Matsuki et. al. "Cu / Poly Si Damascene gate structured MOSFET with Ta and TaN stacked barrier", IEDM 1999, pages 261 to 264.
  • a layer 11 for example TiN, Ta, TaN, TaC, WN, WC, WCN
  • a layer 11 can first be formed in the widened gate recess AA, which on the one hand is an undesirable layer as a diffusion barrier layer and / or as a seed or growth layer Diffusion of disruptive impurities from the highly conductive material 12 is prevented and, on the other hand, improved growth in the very narrow trench is made possible.
  • Cu or Al, W, Ag, Au
  • a so-called cap layer 13 and a relatively thick insulation layer 14 are formed over the entire area in order to implement a further protective layer.
  • the cap layer 13 in turn serves as a diffusion barrier layer to prevent out-diffusion of, for example, Cu atoms and consists, for example, of silicon nitride, SiC or SiCN.
  • BPSG, TEOS or a low-k material with a low dielectric constant, for example, is used as the insulation layer 14 for the contact hole level.
  • contact holes V are formed at the locations of the source / drain regions and the gate.
  • FIG. 2 shows a simplified sectional view of a final manufacturing step according to a second exemplary embodiment, the same reference numerals representing the same or corresponding layers or elements and a repeated description being omitted below.
  • a selective deposition of a metal can also be carried out as a metallic diffusion barrier.
  • Such metals are essentially CoP, CoWP, (electrolessly deposited) CoWB, or (CVD-deposited) W or WN.
  • a further diffusion barrier layer 130 formed thereby is only on the highly conductive material 12 and not on the protective layer 8.
  • AA-doped metal layers and in particular doped Cu layers such as CuAl, CuMg, Culn, CuSn, CuZr etc. are used as the material for filling the widened gate recess, the deposition of such a cap layer is not necessary, since these layers after a Thermal treatment at a temperature less than 400 degrees Celsius diffuse the dopants to the surface and produce a self-passivating layer as a further diffusion barrier layer 130.
  • a further thermal annealing can also be carried out locally or globally in an oven process, grain growth in the highly conductive material 12 being optimized and a number of grain boundaries being minimized becomes. In addition to the improved conductivity, this also significantly improves the electromigration properties of the control layer.
  • a T-gate structure is thus produced using a special gate replacement process without performing an additional critical lithography step, both the gate resistance being reduced and gate capacitances being improved. Particularly when using highly conductive materials such as Cu, particularly low gate resistances are obtained.
  • the T-gate structure with improved conductivity can also be carried out without a complete replacement gate process, in which case the sacrificial gate is already a gate dielectric and an electrically conductive gate material and only an upper area of the victim gate is removed. In such an embodiment, the production can be significantly simplified at the expense of the electrical properties.
  • FIGS. 3A to 3C in turn show simplified sectional views to illustrate essential manufacturing steps in accordance with a third exemplary embodiment, the same reference symbols describing the same or corresponding layers as in exemplary embodiments 1 and 2, and a detailed description is therefore not given below.
  • the sacrificial gate stack or the sacrificial gate consisting of the gate layer 2 and the side wall insulation layer 4, is again completely removed, as a result of which improved electrical properties are obtained for a respective field effect transistor.
  • the manufacturing steps according to FIGS. 1A to 1D are first carried out in the same way as in the first exemplary embodiment, but now after the planarization according to FIG. 1D, the method step according to FIG. 3A is carried out.
  • the sacrificial gate layer 2 is not removed completely, ie as far as the semiconductor substrate 1, but rather only in the upper region I and then using this recess A to form the first spacers 5S in the same way as in the first exemplary embodiment according to FIG. 1F the widened gate Cutout AA removed.
  • the description in the first exemplary embodiment at this point is therefore made to the description in the first exemplary embodiment at this point.
  • the sacrificial gate for exposing the semiconductor substrate 1 is completely removed and the actual gate dielectric 9 is formed at least on the exposed semiconductor substrate 1.
  • thermal oxidation of the semiconductor substrate 1 is preferably carried out or a high-k material is deposited.
  • the materials here correspond to the materials for the gate dielectric 9 described above.
  • a so-called gate metal layer 100 is formed over the entire surface, for example Ta or TaN being deposited.
  • this gate metal layer 100 acts both as a diffusion barrier layer and as an adapted metal gate, as a result of which the electrical properties of a respective field effect transistor can be significantly improved.
  • the gate metal layer 100 is deposited, for example, using a CVD process (Chemical Vapor Deposition) or a PVD sputtering process (Physical Vapor Deposition), a so-called precursor for Ta being used in the case of the CVD process.
  • the growth or deposition takes place, for example, in an NH 3 atmosphere.
  • the PVD method either a TaN target is used, or Ta is sputtered, which then reacts to TaN.
  • a nitrogen implantation I N can optionally be carried out, for example.
  • the effects of such an The fit of the work functions of the gate metal layer 100 will be briefly explained later using the associated banding schemes.
  • the widened gate recess AA is again filled with highly conductive material 12 such as Cu and planarized by means of a CMP method.
  • a cap layer acting as a diffusion barrier layer 130 can be formed in the same way as in the exemplary embodiments described above.
  • a thick oxide layer can again be formed as an insulation layer for the contact hole level and the contact holes can be realized in the same way as in FIG. 1H.
  • the use of the gate metal layer 100 and the filling of the lower region II with highly conductive material also results in much faster cycle times with simultaneously reduced voltages and a reduced space requirement.
  • This exemplary embodiment is therefore particularly suitable for sub-100 nanometer field-effect transistors.
  • the invention has been described above using a silicon semiconductor substrate and correspondingly adapted materials. However, it is not limited to this and likewise includes alternative materials with corresponding effects. In the same way, the invention is not restricted to field-effect transistors with a T-gate structure, but rather also includes other semiconductor components with such T-gate structures.

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Abstract

Die Erfindung betrifft ein Verfahren zur Herstellung einer T-Gate-Struktur sowie eines zugehörigen Feldeffekttransistors, wobei an den Seitenwänden eines Opfer-Gatestapels(2, 3, 4) eine Seitenwand-Isolationsstruktur (5S, 6S) ausgebildet und zumindest ein oberer Bereich (I) des Opfer-Gatestapels zum Ausbilden einer Gate-Aussparung entfernt wird. Anschließend wird ein Teil (5S) der Seitenwand-Isolationsstruktur im oberen Bereich (I) entfernt und eine somit verbreiterte Gate-Aussparung mit einem hochleitfähigen Material (12) aufgefüllt.

Description

Beschreibung
Verfahren zur Herstellung einer T-Gate-Struktur sowie eines zugehörigen Feldeffekttransistors
Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Herstellung einer T-Gate-Struktur sowie eines zugehörigen Feldeffekttransistors und insbesondere auf ein Verfahren zur Herstellung einer selbstjustierenden T-Gate-Struktur sowie eines zugehörigen Feldeffekttransistors in einem Sub-100 Na- nometer-Bereich.
Mit der fortschreitenden Integrationsdichte von Halbleiterschaltungen verringern sich zunehmend auch die kritischen Ab- messungen bzw. kleinsten Strukturgrößen von Halbleiterbauelementen. Ein Transistortyp der in derartigen Halbleiterschaltungen weit verbreitet ist, ist der sogenannte Feldeffekttransistor, bei dem ein Strom zwischen einem Sourcegebiet und einem Draingebiet über eine sogenannte Steuer-Elektrode bzw. ein Gate angesteuert wird.
Die Leistungsfähigkeit und insbesondere die elektrischen Eigenschaften dieses Transistortyps sind jedoch wesentlich von seiner Größe bestimmt, wobei insbesondere für Strukturgrößen unterhalb von 100 Nanometer wesentliche Probleme auftreten. Insbesondere sind für Feldeffekttransistoren hierbei der elektrische Widerstand der Steuerschicht bzw. des Gates sowie eine Gate-Kapazität zu nennen. Die mit der fortschreitenden Miniaturisierung sich verkleinernden Strukturgrößen führen jedoch zu erhöhten Gate-Kapazitäten und erhöhten Gate- Widerständen, die die elektrischen Eigenschaften wie z.B. eine Geschwindigkeit und einen Leistungsverbrauch der Schaltung beeinflussen.
Genauer gesagt wird auf Grund der sich verkürzenden Gate- Längen bzw. Kanallängen der Gate-Widerstand größer,, wodurch insbesondere die Taktraten begrenzt werden. Zur Beseitigung derartiger negativer Effekte wurde daher eine sogenannte T-Gate-Struktur eingeführt, bei der die Steuerschicht bzw. das Gate eine T-Form aufweist. Durch diese T- Form können im unteren Bereich weiterhin die erwünschten geringen Kanallängen realisiert werden, während auf Grund der Verbreiterung im oberen Bereich ausreichend kleine Gate- Widerstände ermöglicht werden.
Zur Realisierung derartiger T-Gate-Strukturen werden üblicherweise in einem dielektrischen Material zunächst ein breiter aber flacher erster Graben und anschließend im ersten Graben ein schmaler aber tiefer zweiter Graben ausgebildet und mit einem leitenden Halbleitermaterial aufgefüllt, wo- durch man die gewünschte T-Gate-Struktur erhält. Derartige herkömmliche Verfahren zur Herstellung von T-Gate-Strukturen sind jedoch insbesondere für Strukturbreiten unterhalb von 100 Nanometer schwierig herzustellen. Ferner können bei derartigen geringen Strukturbreiten die benötigten geringen Ga- te-Widerstände nicht länger mit dem üblicherweise verwendeten Polysilizium als Füllmaterial realisiert werden.
Der Erfindung liegt daher die Aufgabe zu Grunde, ein Verfahren zur Herstellung einer T-Gate-Struktur sowie eines zugehö- rigen Feldeffekttransistors zu schaffen, das auch für sub-100* Nanometer-Strukturen geeignet ist.
Erfindungsgemäß wird diese Aufgabe hinsichtlich der T-Gate- Struktur durch die Maßnahmen des Patentanspruchs 1 und hin- sichtlich des Feldeffekttransistors durch die Maßnahmen des Patentanspruchs 15 gelöst.
Insbesondere durch das Ausbilden einer Seitenwand-Isolationsstruktur an den Seitenwänden eines Opfer-Gatestapels, dem nachfolgenden Entfernen von zumindest einem oberen Bereich des Opfer-Gatestapels zum Ausbilden einer Gate-Aussparung, dem Entfernen eines Teils der Seitenwand-Isolationsschicht im oberen Bereich zum Ausbilden einer verbreiterten Gate-Aussparung und dem Auffüllen der verbreiterten Gate-Aussparung mit einem hochleitfähigen Material können T-Gate-Strukturen selbstjustierend und mit einem sehr geringen Widerstand auf einfache Weise auch für sehr kleine Abmessungen hergestellt werden.
Vorzugsweise wird als Opfer-Gatestapel ein Opfer-Gate und eine Abdeckschicht ausgebildet und strukturiert weshalb man nach Entfernen der Abdeckschicht eine ausreichende Isolation der oberen Kante des Opfer-Gates und somit des späteren Gates erhält .
Bei Verwendung eines ersten Spacers und eines zweiten Spacers, die beispielsweise mit einer ersten Ätzstoppschicht voneinander getrennt sind, erhält man eine besonders einfach zu realisierende Seitenwand-Isolationsstruktur, wobei zur Verbreiterung der Gate-Aussparung im oberen Bereich der erste Spacer unter Verwendung der ersten Ätzstoppschicht und des verbliebenen Opfer-Gates besonders einfach ausgebildet werden kann.
Zum Realisieren der Gate-Aussparung kann vorzugsweise das Opfer-Gate vollständig entfernt, ein Gate-Dielektrikum ausge- bildet, auf dem Gate-Dielektrikum eine Gateschicht ausgebildet und anschließend die Gateschicht wieder im oberen Bereich entfernt werden, wodurch man qualitativ sehr hochwertige und an ein jeweiliges Halbleitermaterial angepasste Steuerschichten erzeugen kann.
Alternativ kann jedoch das Opfer-Gate bereits ein Gate- Dielektrikum an der Oberfläche des Halbleitersubstrats aufweisen und ansonsten aus einem elektrisch leitenden Gate- Material wie z.B. Polysilizium bestehen, wobei lediglich ein oberer Bereich des Opfer-Gates entfernt wird. Das Verfahren lässt sich dadurch vereinfachen. Vorzugsweise kann für das Auffüllen der verbreiterten Gate- Aussparung ein sogenanntes Damascene-Verfahren durchgeführt werden, wobei eine Diffusionsbarrierenschicht und/oder eine Keim- bzw. Auf achsschicht zur Vermeidung einer unerwünschten Eindiffusion von Dotierstoffen und zur Verbesserung eines
Aufwachsvorgangs in der verbreiterten Aussparung ausgebildet werden.
Vorzugsweise wird bei diesem Auffüllen der verbreiterten Ga- te-Aussparung Kupfer als hochleitfähiges Material abgeschieden und planarisiert, wobei eine weitere Schutzschicht zur Vermeidung einer Ausdiffusion von unerwünschten Dotierstoffen ausgebildet wird.
Alternativ kann als hochleitfähiges Material jedoch auch sogenanntes dotiertes Metall abgeschieden und planarisiert werden (z.B. Culn, CuAl, CuMg, CuSn, CuAg, CuZr) , wobei anschließend durch eine thermische Behandlung die Diffusionsbarrierenschicht selbstjustierend an der Oberfläche durch Ausdiffusion der Dotierstoffe ausgebildet wird.
Ferner kann eine weitere thermische Behandlung zum Erzeugen eines Körnerwachstums im hochleitfähigen Material durchgeführt werden, wodurch insbesondere eine Leitfähigkeit weiter verbessert werden kann und die Elektromigrationseigenschaften verbessert werden.
Alternativ kann der im unteren Teil der T-Gate-Struktur verbliebene Opfer-Gatestapel auch vollständig entfernt werden und vor dem Auffüllen mit dem hochleitfähigen Material eine
Gate-Metallschicht ausgebildet werden, wodurch sich die elektrischen Eigenschaften eines auszubildenden Feldeffekttransistors weiter verbessern lassen. Insbesondere bei Verwendung von Ta oder TaN als Gate-Metallschicht kann eine notwendige Anpassung einer Austrittsarbeit der Gate-Metallschicht an eine jeweilige Dotierung des Halbleitersubstrats durch eine Stickstoff-Implantation angepasst werden. Hinsichtlich des Verfahrens zur Herstellung eines Feldeffekttransistors können beim Ausbilden der Seitenwand-Isolationsstruktur eine oder mehrere Implantationen zum Ausbilden von Anschlussgebieten und/oder Source-/Draingebieten im Halbleitersubstrat durchgeführt werden, wodurch man besonders einfach und auf selbstjustierende Art und Weise diese Gebiete herstellen kann. Ferner können nach dem Ausbilden der Seitenwand-Isolationsstruktur hochleitfähige Anschlussbereiche für die Source-/Draingebiete mittels eines Silizid-Verfahrens wiederum selbstjustierend ausgebildet werden, weshalb dieses Verfahren insbesondere für Feldeffekttransistoren im Sub-100 Nanometer-Bereich geeignet ist.
In den weiteren Unteransprüchen sind weitere vorteilhafte Ausgestaltungen der Erfindung gekennzeichnet.
Die Erfindung wird nachstehend anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnung näher beschrieben.
Es zeigen:
Figuren 1A bis 1H vereinfachte Schnittansichten zur Veranschaulichung wesentlicher Verfahrensschritte gemäß einem ers- ten Ausführüngsbeispiel;
Figur 2 eine vereinfachte Schnittansicht zur Veranschaulichung eines wesentlichen Verfahrensschritts gemäß einem zweiten Ausführungsbeispiel; und
Figuren 3A bis 3C vereinfachte Schnittansichten zur Veranschaulichung wesentlicher Verfahrensschritte gemäß einem dritten Ausführungsbeispiel.
Die Figuren 1A bis 1H zeigen vereinfachte Schnittansichten zur Veranschaulichung wesentlicher Herstellungsschritte einer T-Gate-Struktur, wie sie vorzugsweise bei Feldeffekttransistoren in einem Sub-100 Nanometer-Bereich Verwendung findet. Grundsätzlich kann jedoch die T-Gate-Struktur auch für andere Halbleiter-Bauelemente wie z.B. nichtflüchtige Halbleiter- speicherelemente verwendet werden.
Gemäß Figur 1A wird zunächst in einem Standardprozess auf einem Halbleitersubstrat 1 (z.B. monokristalines Si) beispielsweise ein nicht dargestelltes Pad-Oxid und Pad-Nitrid abge- schieden und zum Ausbilden von aktiven Gebieten im Halbleitersubstrat 1 eine flache Grabenisolierungen STI (Shallow Trench Isolation) ausgebildet. Anschließend können ebenfalls nicht dargestellte Wannen-Implantationen durchgeführt werden und an der Oberfläche des Halbleitersubstrats 1 eine nicht dargestellte Opferoxidschicht (Sacrificial Oxide) ausgebildet werden.
Nachfolgend wird eine Opfer-Gateschicht 2 ganzflächig abgeschieden, wobei vorzugsweise amorphes oder polykristallines Halbleitermaterial wie z.B. Silizium abgeschieden wird. An der Oberfläche der Opfer-Gateschicht 2 wird eine Hartmaskenschicht 3 als Abdeckschicht ausgebildet, wobei beispielweise eine TEOS-Hartmaske abgeschieden wird. Anschließend erfolgt mit einem herkömmlichen fotolithographischen Verfahren eine Strukturierung der Abdeckschicht 3 und mittels der strukturierten Abdeckschicht 3 eine Strukturierung der Opfer- Gateschicht 2 vorzugsweise selektiv zu dem auf der Halbleitersubstrat-Oberfläche vorhandenen Oxidschicht.
Insbesondere bei der Realisierung von T-Gate-Strukturen für
Feldeffekttransistoren sollte die Abdeckschicht 3 auf der Opfer-Gateschicht 2 vorerst verbleiben und nicht entfernt werden, wodurch sich zu einem späteren Zeitpunkt verbesserte I- solationseigenschaften ergeben. Durch eine optionale zusätz- liehe Seitenwand-Oxidation der Opfer-Gateschicht 2 zur Ausbildung einer Seitenwand-Isolationsschicht 4 von z.B. 3 bis 6 Nanometer thermischen Oxids erhält man den in Figur 1A dargestellten Opfer-Gatestapel.
Nachfolgend werden an den Seitenwänden des Opfer-Gatestapels Seitenwand-Isolationsstrukturen ausgebildet. Beispielsweise wird mittels eines herkömmlichen Spacer-Verfahrens z.B. eine Siliziumnitridschicht ganzflächig abgeschieden und anschließend anisotrop geätzt, wodurch man die in Figur la dargestellten ersten Spacer 5S und ersten Restschichten 5 an den Flanken der Grabenisolierung STI erhält. Auf Grund der verbliebenen Abdeckschicht 3 reicht der erste Spacer 5S bis zur Oberkante der Hartmaske bzw. Abdeckschicht 3, weshalb man für den letztendlich zu realisierenden Gatestapel eine ausreichende Isolierung zu benachbarten Elementen wie z.B. Kontakt- anschlüssen erhält. Als anisotropes Ätzverfahren wird beispielsweise reaktives Ionenätzen (RIE) angewendet.
Optional kann nach Ausbildung des Opfer-Gatestapels und Spacers 5S eine erste Implantation Ii durchgeführt werden, wodurch im Halbleitersubstrat Anschlussgebiete LDD für ein jeweiliges Kanalgebiet selbstjustierend ausgebildet werden.
Nach diesem Herstellungsschritt zur Realisierung des ersten Spacers 5S kann optional ferner eine (nicht dargestellte) Ätzstoppschicht in Form eines dünnen Oxids an den Seitenflanken des ersten Spacers 5S ausgebildet werden. Beispielsweise wird hierbei eine ca. 2 Nanometer dicke CVD-Siliziumdioxid- schicht abgeschieden oder diese Ätzstoppschicht thermisch beispielsweise durch Umwandlung eines Teils der Si3N-Schicht mittels eines Oxidations-Verfahrens realisiert.
Zur Herstellung von T-Gate-Strukturen im Sub-100 Nanometer- Bereich wird der Opfer-Gatestapel vorzugsweise sublithographisch ausgebildet und kann demzufolge eine Breite von typi- sehen 30 bis 50 Nanometer aufweisen. Die Höhe der Opfer- Gateschicht 2 beträgt beispielsweise 100 bis 200 Nanometer und die Dicke der ersten Spacer 5S 10 bis 20 Nanometer. Selbstverständlich können auch andere Abmessungen in Abhängigkeit von einem jeweiligen Anwendungsfall und jeweils verwendeten Materialien eingestellt werden.
Gemäß Figur 1B wird in einem nachfolgenden Schritt zur Vervollständigung der Seitenwand-Isolationsstruktur ein zweiter Spacer 6S analog zum ersten Spacer 5S wiederum mittels eines herkömmlichen Spacer-Verfahrens ausgebildet, wobei beispielsweise eine zweite Siliziumnitridschicht abgeschieden und ani- sotrop geätzt wird. Die Dicke dieses zweiten Spacers 6S beträgt beispielsweise 50 bis 70 Nanometer, während sich seine Höhe vorzugsweise wiederum bis zur Oberkante der Hartmaske bzw. Abdeckschicht 3 erstreckt und dadurch eine Isolation in diesem Bereich verbessert.
Gemäß Figur 1B kann unter Verwendung des ersten und zweiten Spacers 5S und 6S sowie des Opfer-Gatestapels eine zweite Implantation I2 durchgeführt werden, wodurch im Halbleitersubstrat die eigentlichen Source-/Draingebiete S, D ausgebildet werden. Wiederum erhält man hierbei einen selbstjustierenden Prozess, der insbesondere für sehr kleine Strukturen geeignet ist.
Insbesondere bei der Herstellung eines Feldeffekttransistors mit T-Gate-Struktur können bereits zu diesem Zeitpunkt hoch- leitfähige Anschlussbereiche 7 für die Source-/Draingebiete S und D beispielsweise mittels eines selbstjustierenden Silizid-Verfahrens (Salicide Process) ausgebildet werden. Zur Realisierung derartiger hochleitfähiger Anschlussbereiche 7 wird gemäß Figur IC beispielsweise zunächst silizierfähiges Material bzw. eine silizierfähige Metallschicht wie z.B. Kobalt, Nickel oder Platin ganzflächig abgeschieden. Anschließend wird eine Umwandlung der kristallinen Oberflächenschicht des Halbleitersubstrats 1 unter Verwendung des silizierfähi- gen Materials zum Ausbilden von hochleitfähigen Anschlussbereichen 7 durchgeführt, wobei an den nicht mit Halbleitermaterial (Silizium) in Berührung stehenden Oberflächen kein Si- lizid ausgebildet wird, sondern das abgeschiedene Material (Metall) bestehen bleibt, weshalb wiederum mittels eines vorzugsweise nasschemischen Ätzverfahrens eine selektive Rückätzung der abgeschiedenen Metallschicht erfolgen kann. Auf diese Weise kann unter Verwendung von lediglich einer Ätzkammer eine Vielzahl von Strukturierungsschritten zum Ausbilden der Spacerstrukturen sowie der Anschlussbereiche selbstjustierend durchgeführt werden, weshalb sich die Herstellungskosten weiter verringern.
Bei der Verwendung von Kobalt, Nickel, Titan oder Platin ergeben sich als hochleitfähige Anschlussbereiche 7 Kobalt-, Nickel-, Titan oder Platin-Silizidschichten, die selbstjustierend ausgebildet werden können. Die vorstehend beschriebe- ne Ausbildung der Anschlussbereiche 7 kann jedoch auch zu einem späteren Zeitpunkt, beispielsweise nach Fertigstellung des Feldeffekttransistors und Ausbildung von Kontaktöffnungen, durchgeführt werden.
Gemäß Figur 1D wird in einem nachfolgenden Schritt eine
Schutzschicht 8 ausgebildet und gemeinsam mit der Seitenwand- Isolationsstruktur bzw. der beiden Spacer 5S und 6S bis zur Opfer-Gateschicht 2 planarisiert. Genauer gesagt wird beispielsweise eine HDP-Oxidschicht (High Density Plasma) eine BPSG-Schicht (Bor-Phosphor-Silikatglas) oder eine TEOS- Schicht ganzflächig abgeschieden und mittels eines CMP- Verfahrens (Chemical Mechanical Polishing) planarisiert, wobei als Stoppschicht das Polysilizium der Opfer-Gateschicht 2 dient.
Gemäß Figur 1E kann nachfolgend im Wesentlichen ein spezieller Gate-Replacement-Prozess durchgeführt werden, wobei zumindest ein oberer Bereich I des verbliebenen Opfer- Gatestapels zum Ausbilden einer Gate-Aussparung A entfernt wird. Beispielsweise wird zunächst die Opfer-Gateschicht 2 mit einer nasschemischen Polysilizium-Ätzung vollständig entfernt und anschließend mit einer Oxidätzung die an der Halb- leitersubstrat-Oberfläche ausgebildete Opfer-Oxidschicht sowie die an den Seitenwänden bzw. dem ersten Spacer 5S verbleibende Seitenwand-Isolationsschicht 4 vollständig entfernt. Anschließend wird zumindest im Bodenbereich der Aus- sparung bzw. an der freigelegten Oberfläche des Halbleitersubstrats 1 ein Gate-Dielektrikum 9 ausgebildet, wobei beispielsweise Siliziumoxid, Siliziumnitrid, Oxinitrid oder ein sogenanntes High-k-Dielektrikum abgeschieden wird. Derartige Gate-Dielektrika besitzen eine ausreichend hohe dielektrische Konstante und können demzufolge eine ausreichend hohe Gate- Kapazität realisieren. Anschließend wird die Gate-Aussparung A mit der eigentlichen Gateschicht 10 aufgefüllt, wobei beispielsweise undotiertes Polysilizium verwendet werden kann. Nach einer Poly-CMP-Planarisierung kann zur Dotierung der Ga- teschicht 10 bzw. zur Realisierung einer ausreichenden Leitfähigkeit der Gateschicht 10 eine nicht dargestellte Gate- Implantation durchgeführt werden.
Alternativ zu der vorstehend beschriebenen Prozessfolge kön- nen jedoch auch in-situ dotierte Materialien wie z.B. Polysilizium oder Poly-SiGe für NFET und PFET verwendet werden oder aber Gate-Metallschichten mit geeigneten Austrittsarbeiten.
Falls die hochleitenden Silizidschichten 7 noch nicht ausge- bildet worden sind, werden sie zu diesem Zeitpunkt hergestellt. Dazu wird die Isolationsschicht 8 entfernt, z.B. mittels eines naßchemischen Ätzverfahrens. Anschließend wird die gewünschte Metallschicht wie z.B. Co, Ni, Ti, oder Pt abgeschieden und silizidiert. Dann wird die Isolationsschicht 8 wieder aufgebracht und planarisiert.
Abschließend wird die eingebrachte Gateschicht 10 im oberen Bereich I wieder entfernt, wobei beispielsweise bis auf eine Tiefe von 50 Nanometer über dem Gate-Dielektrikum 9 ein soge- nanntes CDE-Verfahren (Chemical Dry Etching) durchgeführt wird. Gemäß Figur 1F wird zur Ausbildung einer verbreiterten Gate- Aussparung AA nunmehr die im oberen Bereich I freiliegende Seitenwand-Isolationsstruktur bzw. der erste Spacer 5S entfernt. Dieses Entfernen kann entweder nach einer Zeitdauer oder bis zu der optional eingefügten Ätzstoppschicht erfolgen. Hierbei dient die zwischen dem ersten Spacer 5S und zweiten Spacer 6S ausgebildete dünne Oxidschicht als Ätzstoppschicht .
Bei typischen Dicken des ersten Spacers 5S von 10 Nanometer erreicht man somit eine Verbreiterung des Gatestapels in seinem oberen Bereich I um 20 Nanometer, was insbesondere bei Strukturgrößen unterhalb von 100 Nanometer eine wesentliche Verbreiterung des Gates darstellt. Bei zukünftig zu realisie- renden Feldeffekttransistoren mit kleiner Gatelänge von z.B. kleiner 40 Nanometer erhält man somit eine Verbreiterung des Gates in seinem oberen Bereich I um 50% oder mehr.
Da ferner der erste Spacer 5S und der zweite Spacer 6S zu ei- nem Zeitpunkt ausgebildet wurden, als der Opfer-Gatestapel mit seinem aus der Seitenwand-Oxidschicht 4 und der Opfer- Gateschicht 2 bestehenden Opfergates noch die Abdeckschicht 3 hatte, ist sichergestellt, dass vom zweiten Spacer 6S eine ausreichend dicke Isolationsschicht bzw. Nitridschicht bis an die Oberkante der verbreiterten Gate-Aussparung AA reicht.
Diese Isolationsschicht bzw. der zweite Spacer 6S verhindert somit einen möglichen Kurzschluss bei einem späteren Prozessschritt zur Realisierung von Kontaktlöchern für Gate- und Source-/Draingebiete .
Gemäß Figur lg kann bei der weiteren Prozessführung an dieser Stelle das gewünschte Material für den oberen Bereich I des Gates ausgebildet werden. Dieses kann beispielsweise Polysi- lizium sein, wobei jedoch eine verbesserte Prozessführung an dieser Stelle hochleitfähiges Material 12 wie z.B. Cu verwendet. Insbesondere wird an dieser Stelle auf ein sogenanntes Damascene-Verfahren hingewiesen, wie es beispielsweise von T. Matsuki et. al. „Cu/Poly Si Damascene gate structured MOSFET with Ta and TaN stacked barrier", IEDM 1999, Seiten 261 bis 264 bekannt ist.
Gemäß Figur IG kann demzufolge in der verbreiterten Gate- Aussparung AA zunächst eine Schicht 11 (z.B. TiN, Ta, TaN, TaC, WN, WC, WCN) ausgebildet werden, die als Diffusionsbarrierenschicht und/oder als Keim- bzw. Aufwachsschicht einerseits ein unerwünschtes Eindiffundieren von störenden Verun- reinigungen aus dem hochleitfähigen Material 12 verhindert und andererseits ein verbessertes Wachstum in dem sehr schmalen Graben ermöglicht. Als hochleitfähiges Material 12 wird anschließend beispielsweise Cu (oder AI, W, Ag, Au) abgeschieden und mittels eines CMP-Verfahrens planarisiert.
Gemäß Figur 1H wird zur Realisierung einer weiteren Schutzschicht eine sogenannte Cap-Schicht 13 und eine relativ dicke Isolationsschicht 14 ganzflächig ausgebildet. Die Cap-Schicht 13 dient hierbei wiederum als Diffusionsbarrierenschicht zur Vermeidung einer Ausdiffusion von beispielsweise Cu-Atomen und besteht beispielsweise aus Siliziumnitrid, SiC oder SiCN. Als Isolationsschicht 14 für die Kontaktlochebene wird beispielsweise BPSG, TEOS oder ein Low-k-Material mit geringer dielektrischer Konstante verwendet. Abschließend werden Kon- taktlöcher V an den Stellen der Source-/Draingebiete und des Gates ausgebildet.
Auf diese Weise erhält man eine T-Gate-Struktur mit hervorragenden elektrischen Leitfähigkeiten, welche auch in einem Sub-100 Nanometer-Bereich einfach und hoch genau ausgebildet werden kann.
Figur 2 zeigt eine vereinfachte Schnittansicht eines abschließenden Herstellungsschritts gemäß einem zweiten Ausfüh- rungsbeispiel, wobei gleiche Bezugszeichen gleiche oder entsprechende Schichten bzw. Elemente darstellen und auf eine wiederholte Beschreibung nachfolgend verzichtet wird. Gemäß Figur 2 kann alternativ zur vorstehend beschriebenen Cap-Schicht 13 auch eine selektive Abscheidung eines Metalls als metallische Diffusionsbarriere durchgeführt werden. Als derartige Metalle kommen im Wesentlichen CoP, CoWP, (stromlos abgeschiedenes) CoWB, oder (CVD-abgeschiedenes) W oder WN in Frage. In diesem Fall befindet sich eine dadurch ausgebildete weitere Diffusionsbarrierenschicht 130 nur auf dem hochleitfähigen Material 12 und nicht auf der Schutzschicht 8.
Wenn als Material zur Füllung der verbreiterten Gate-Aussparung AA dotierte Metallschichten und insbesondere dotierte Cu-Schichten wie CuAl, CuMg, Culn, CuSn, CuZr usw. verwendet werden, ist die Abscheidung einer derartigen Cap-Schicht nicht erforderlich, da diese Schichten nach einer thermischen Behandlung bei einer Temperatur kleiner 400 Grad Celsius die Dotierstoffe an die Oberfläche diffundieren und eine selbst- passivierende Schicht als weitere Diffusionsbarrierenschicht 130 erzeugen.
Zur Reduzierung des Widerstands des hochleitfähigen Materials 12 in den geometrisch' sehr kleinen Aussparungen A und AA kann ferner ein weiteres thermisches Ausheilen lokal oder global in einem Ofenprozess durchgeführt werden, wobei ein Körner- Wachstum im hochleitfähigen Material 12 optimiert wird und eine Anzahl von Korngrenzen minimiert wird. Neben der verbesserten Leitfähigkeit lassen sich hierdurch auch die Elektromigrationseigenschaften der Steuerschicht wesentlich verbessern.
Erfindungsgemäß wird somit unter Verwendung eines speziellen Gate-Replacement-Prozesses ohne Durchführung eines zusätzlichen kritischen Lithographieschritts eine T-Gate-Struktur hergestellt, wobei sowohl der Gate-Widerstand verringert ist und Gate-Kapazitäten verbessert sind. Insbesondere bei Verwendung von hochleitfähigen Materialien wie Cu erhält man besonders geringe Gate-Widerstände. Alternativ zu den vorstehend beschriebenen Ausführungsbeispielen kann die T-Gate-Struktur mit verbesserter Leitfähigkeit auch ohne einen vollständigen Replacement-Gate-Prozess durchgeführt werden, wobei in diesem nicht dargestellten Fall das Opfer-Gate bereits ein Gate-Dielektrikum und ein elektrisch leitfähiges Gate-Material aufweist und nur ein oberer Bereich des Opfer-Gates entfernt wird. Bei einem derartigen Ausführungsbeispiel kann auf Kosten der elektrischen Eigen- schaffen die Herstellung wesentlich vereinfacht werden.
Figuren 3A bis 3C zeigen wiederum vereinfachte Schnittansichten zur Veranschaulichung wesentlicher Herstellungsschritte gemäß einem dritten Ausführungsbeispiel, wobei gleiche Be- zugszeichen gleiche oder entsprechende Schichten wie in den Ausführungsbeispielen 1 und 2 beschreiben und daher auf eine detaillierte Beschreibung nachfolgend verzichtet wird.
Bei dem dritten Ausführungsbeispiel wird wiederum der Opfer- Gatestapel, bzw. das aus der Gateschicht 2 und der Seiten- wand-Isolationsschicht 4 bestehende Opfer-Gate, vollständig entfernt, wodurch man verbesserte elektrische Eigenschaften für einen jeweiligen Feldeffekttransistor erhält.
Gemäß dem nachfolgend beschriebenen dritten Ausführungsbeispiel werden in gleicher Weise wie im ersten Ausführungsbeispiel zunächst die Herstellungsschritte gemäß Figuren 1A bis 1D durchgeführt, wobei jedoch nunmehr nach dem Planarisieren gemäß Figur 1D der Verfahrensschritt gemäß Figur 3A durchge- führt wird.
Genauer gesagt wird im dritten Ausführungsbeispiel die Opfer- Gateschicht 2 nicht vollständig, d.h. bis zum Halbleitersubstrat 1, sondern lediglich im oberen Bereich I entfernt und anschließend unter Verwendung dieser Aussparung A die ersten Spacer 5S in gleicher Weise wie beim ersten Ausführungsbeispiel gemäß Figur 1F zum Ausbilden der verbreiterten Gate- Aussparung AA entfernt. Zur Vermeidung von Wiederholungen wird daher an dieser Stelle auf die Beschreibung im ersten Ausführungsbeispiel verwiesen.
Somit erhält man die in Figur 3A dargestellte verbreiterte Gate-Aussparung AA, die zunächst in ihrem unteren Bereich II noch mit dem Opfer-Gate bzw. der Opfer-Gateschicht 2 und der Seitenwand-Isolationsschicht 4 ausgefüllt ist.
Gemäß Figur 3B wird in einem nachfolgenden Schritt das Opfer- Gate zum Freilegen des Halbleitersubstrats 1 vollständig entfernt und das eigentliche Gate-Dielektrikum 9 zumindest am freigelegten Halbleitersubstrat 1 ausgebildet. Vorzugsweise wird hierbei eine thermische Oxidation des Halbleitersub- strats 1 durchgeführt oder ein High-k-Material abgeschieden.
Die Materialien entsprechen hierbei den vorstehend beschriebenen Materialien für das Gate-Dielektrikum 9. Anschließend wird noch vor dem Auffüllen mit dem eigentlichen hochleitfä- higen Material 12 eine sogenannte Gate-Metallschicht 100 ganzflächig ausgebildet, wobei beispielsweise Ta oder TaN abgeschieden wird. Diese Gate-Metallschicht 100 wirkt hierbei sowohl als Diffusionsbarrierenschicht wie auch als angepass- tes Metallgate, wodurch die elektrischen Eigenschaften eines jeweiligen Feldeffekttransistors wesentlich verbessert werden können. Die Gate-Metallschicht 100 wird beispielsweise mit einem CVD-Verfahren (Chemical Vapour Deposition) oder einem PVD-Sputterverfahren (Physical Vapour Deposition) abgeschieden, wobei im Fall des CVD-Verfahrens ein sogenannter Precur- sor für Ta benutzt wird. Das Wachstum bzw. die Abscheidung findet beispielsweise unter NH3-Atmosphäre statt. Im Falle des PVD-Verfahrens wird entweder ein TaN-Target verwendet, oder Ta gesputtert, welches anschließend zu TaN reagiert.
Zur Optimierung der Austrittsarbeiten der Gate-Metallschicht 100 kann optional beispielsweise eine Stickstoff-Implantation IN durchgeführt werden. Die Auswirkungen einer derartigen An- passung der Austrittsarbeiten der Gate-Metallschicht 100 wird später anhand der zugehörigen Bänder-Schemata kurz erläutert.
Gemäß Figur 3C wird wiederum die verbreiterte Gate-Aussparung AA mit hochleitfähigem Material 12 wie beispielweise Cu aufgefüllt und mittels eines CMP-Verfahrens planarisiert. Eine als Diffusionsbarrierenschicht 130 wirkende Cap-Schicht kann hierbei in gleicher Weise ausgebildet werden wie in den vorherstehend beschriebenen Ausführungsbeispielen. Abschließend können wiederum eine dicke Oxidschicht als Isolationsschicht für die Kontaktlochebene ausgebildet und die Kontaktlöcher in gleicher Weise wie in Figur 1H realisiert werden.
Durch die Verwendung der Gate-Metallschicht 100 und das Auf- füllen auch des unteren Bereichs II mit hochleitfähigem Material erhält man wesentlich schnellere Taktzeiten bei sich gleichzeitig verringernden Spannungen und einem verringerten Platzbedarf. Dieses Ausführungsbeispiel ist daher für Sub-100 Nanometer-Feldeffekttransistoren besonders geeignet.
Die Erfindung wurde vorstehend anhand eines Silizium-Halbleitersubstrats und entsprechend angepasster Materialien beschrieben. Sie ist jedoch nicht darauf beschränkt und umfasst in gleicher Weise alternative Materialien mit entsprechenden Auswirkungen. In gleicher Weise ist die Erfindung nicht auf Feldeffekttransistoren mit T-Gate-Struktur beschränkt, sondern umfasst in gleicher Weise weitere Halbleiterbauelemente mit derartigen T-Gate-Strukturen.

Claims

Patentansprüche
1. Verfahren zur Herstellung einer T-Gate-Struktur mit den Schritten: a) Ausbilden eines Opfer-Gatestapels (2, 3) auf einem Halbleitersubstrat (1) ; b) Ausbilden einer Seitenwand-Isolationsstruktur (5S, 6S) an den Seitenwänden des Opfer-Gatestapels (2, 3, 4); c) Entfernen von zumindest einem oberen Bereich (I) des Op- fer-Gatestapels (2, 3, 4) zum Ausbilden einer Gate-Aussparung
(A); d) Entfernen eines Teils (5S) der Seitenwand-Isolationsstruktur (5S, 6S) im oberen Bereich (I) zum Ausbilden einer verbreiterten Gate-Aussparung (AA) ; und e) Auffüllen der verbreiterten Gate-Aussparung (AA) mit einem hochleitfähigen Material (12) .
2. Verfahren nach Patentanspruch 1, d a d u r c h g e k e n n z e i c h n e t, dass in Schritt a) als Opfer-Gatestapel ein Opfer-Gate (2, 4) und eine Abdeckschicht (3) zum Abdecken des Opfer-Gates (2, 4) ausgebildet und strukturiert wird.
3. Verfahren nach Patentanspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t, dass in Schritt b) als Seitenwand-Isolationsstruktur ein erster Spacer (5S) und ein zweiter Spacer (6S) ausgebildet wird.
4. Verfahren nach Patentanspruch 3, d a d u r c h g e k e n n z e i c h n e t, dass in Schritt d) zwischen dem ersten Spacer (5S) und dem zweiten Spacer (6S) eine erste Ätzstoppschicht ausgebildet wird.
5. Verfahren nach einem der Patentansprüche 2 bis 4, d a d u r c h g e k e n n z e i c h n e t, dass in Schritt b) eine Schutzschicht (8) ausgebildet und gemeinsam mit der Seitenwand-Isolationsstruktur (5S, 6S) bis zum Opfer-Gate (2, 4) zum Entfernen der Abdeckschicht (3) planarisiert wird.
6. Verfahren nach einem der Patentansprüche 2 bis 5, d a d u r c h g e k e n n z e i c h n e t, dass in Schritt c) das Opfer-Gate zum Freilegen des Halbleitersubstrats (1) vollständig entfernt wird; ein Gate-Dielektrikum (9) zumindest am freigelegten Halbleitersubstrat (1) ausgebildet wird; eine Gateschicht (10) auf dem Gate-Dielektrikum (9) ausgebildet wird; und die Gateschicht (10) im oberen Bereich (I) wieder entfernt wird.
7. Verfahren nach einem der Patentansprüche 2 bis 5, d a d u r c h g e k e n n z e i c h n e t, dass in Schritt c) das Opfer-Gate ein Gate-Dielektrikum sowie ein elektrisch leitendes Gate-Material aufweist; und nur das Opfer-Gate im oberen Bereich (I) entfernt wird.
8. Verfahren nach einem der Patentansprüche 3 bis 7, d a d u r c h g e k e n n z e i c h n e t, dass in Schritt d) der erste Spacer (5S) im oberen Bereich (I) vollständig entfernt wird.
9. Verfahren nach einem der Patentansprüche 1 bis 8, d a d u r c h g e k e n n z e i c h n e t, dass in Schritt e) eine Diffusionsbarrierenschicht (11) und/oder eine Keimschicht ausgebildet wird.
10. Verfahren nach einem der Patentansprüche 1 bis 9, d a d u r c h g e k e n n z e i c h n e t, dass in Schritt e) als hochleitfähiges Material (12) Cu abgeschieden sowie planarisiert wird und abschließend eine weitere Schutzschicht (13, 14) ausgebildet wird.
11. Verfahren nach einem der Patentansprüche 1 bis 9, d a d u r c h g e k e n n z e i c h n e t, dass in Schritt e) als hochleitfähiges Material (12) dotierte Metallschichten abgeschieden sowie planarisiert werden und anschließend eine thermische Behandlung zum Erzeugen einer weiteren Diffusions- barrierenschicht (130) durchgeführt wird.
12. Verfahren nach einem der Patentansprüche 1 bis 11, d a d u r c h g e k e n n z e i c h n e t, dass in Schritt e) eine thermische Behandlung zum Erzeugen eines Körnerwachs- tums im hochleitfähigen Material (12) durchgeführt wird.
13. Verfahren nach einem der Patentansprüche 1 bis 12, d a d u r c h g e k e n n z e i c h n e t, dass in Schritt d) ferner der verbliebene Teil des Opfer-Gatestapels (2, 4) entfernt wird; und in Schritt e) vor dem Auffüllen mit dem hochleitfähigen Material (12) eine Gate-Metallschicht (100) ausgebildet wird.
14. Verfahren nach Patentanspruch 13, d a d u r c h g e k e n n z e i c h n e t, dass die Gate- Metallschicht (100) Ta oder TaN aufweist und zur Anpassung einer Austrittsarbeit der Gate-Metallschicht (100) eine Stickstoff-Implantation (IN) durchgeführt wird.
15. Verfahren zur Herstellung eines Feldeffekttransistors mit T-Gate-Struktur gemäß den vorstehenden Patentansprüchen d a d u r c h g e k e n n z e i c h n e t, dass in Schritt b) zumindest eine Implantation (II, 12) zum Ausbilden von Anschlussgebieten (LDD) und/oder Source-/Draingebieten (S, D) im Halbleitersubstrat (1) durchgeführt wird.
16. Verfahren nach Patentanspruch 15, d a d u r c h g e k e n n z e i c h n e t, dass nach Schritt b) Anschlussbereiche (7) für die Source-/Draingebiete (S, D) mittels eines Silizid-Verfahrens ausgebildet werden.
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