DE102014109562B4 - Verfahren zum Ausbilden einer Halbleitervorrichtung und Verfahren zum Ausbilden einer Kontaktstruktur - Google Patents
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
- H01L21/76855—After-treatment introducing at least one additional element into the layer
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
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- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
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- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
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- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
- H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
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- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
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Abstract
Verfahren zum Ausbilden einer Halbleitervorrichtung, wobei das Verfahren Folgendes umfasst: Ausbilden eines Kontaktbereichs über einem Substrat; Ausbilden einer dielektrischen Schicht über dem Kontaktbereich und dem Substrat; Ausbilden einer Öffnung durch die dielektrische Schicht, um Abschnitte des Kontaktbereichs freizulegen; Ausbilden einer Metall-Silizid-Schicht auf den freigelegten Abschnitten des Kontaktbereichs und entlang Seitenwänden der Öffnung; wobei die Metall-Silizid-Schicht eine erste Dicke entlang des Kontaktbereichs und eine zweite Dicke entlang der Seitenwände der Öffnung aufweist, wobei die erste Dicke von etwa 3 Nanometer (nm) bis etwa 30 nm und die zweite Dicke von etwa 0,3 nm bis etwa 3 nm reicht, und Füllen der Öffnung mit einem leitenden Material, um einen leitenden Stöpsel in der dielektrischen Schicht auszubilden, wobei der leitende Stöpsel mit dem Kontaktbereich elektrisch verbunden ist.
Description
- HINTERGRUND
- Halbleitervorrichtungen werden in einer Vielzahl von elektronischen Anwendungen verwendet, beispielsweise PCs, Mobiltelefonen, Digitalkameras und anderer elektronischer Ausrüstung. Halbleitervorrichtungen werden üblicherweise hergestellt, indem isolierende oder dielektrische Schichten, leitende Schichten und Halbleiterschichten verschiedener Materialien nach einander über einem Halbleitersubstrat abgeschieden werden und die verschiedenen Materialschichten mittels Lithographie strukturiert werden, um Schaltungskomponenten und Elemente darauf auszubilden.
- Die Halbleiterbranche verbessert fortlaufend die Integrationsdichte von verschiedenen elektronischen Komponenten (z. B. Transistoren, Dioden, Widerständen, Kondensatoren etc.), indem die minimale Merkmalgröße fortlaufend verringert wird, was es ermöglicht, dass mehr Komponenten in eine vorgegebene Fläche integriert werden.
- Leitende Materialien, etwa Metalle oder Halbleiter werden in Halbleitervorrichtungen verwendet, um elektrische Verbindungen für die integrierten Schaltungen herzustellen. Während sich Vorrichtungen in der Größe verringert haben, haben sich die Anforderungen an die Leiter und Isolatoren verändert.
- Die
US 6376368 B1 beschreibt Kontaktstrukturen, wobei ein Kontaktbereich auf einem Substrat mit einer dielektrischen Schicht und einer Öffnung darin ausgebildet wird. Eine Halbleiterschicht wird auf dem Kontaktbereich, den Seitenwänden der Öffnung und über der dielektrischen Schicht gebildet. Darauf werden eine Metallschicht aus Titan und eine Barriereschicht aus TiN als Haftschicht gebildet. Silizid wird auf dem Kontaktbereich und an den Seitenwänden ausgebildet, wobei Reste der Metallschicht aus Titan und der dielektrischen Schicht verbleiben. Anschließend wird die Öffnung mit W gefüllt. - Die
US 5899741 A beschreibt Kontaktstrukturen zu einem Kontaktbereich einer dielektrischen Schicht und eine Öffnung, auf denen eine Siliziumschicht, eine Metallschicht aus Titan und eine Barriereschicht aus TiN als Haftschicht gebildet werden. Als Vorstufe wird Wolfram verwendet. Die Anordnung wird einer schnellen thermischen Aushärtung (RTA) unterzogen, wobei die Titanschicht mit der Siliziumschicht reagiert, um Titansilizid zu bilden. Die Dicke der Siliziumschicht wird so gewählt, dass das Titansilizid gleichzeitig in der Siliziumschicht und im Siliziumsubstrat gebildet wird. - Die Erfindung sieht ein Verfahren zum Ausbilden einer Halbleitervorrichtung gemäß Anspruch 1 und ein Verfahren zum Ausbilden einer Kontaktstruktur gemäß Anspruch 12 vor. Ausgestaltungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
- KURZE BESCHREIBUNG DER ZEICHNUNGEN
- Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Figuren gelesen wird. Man beachte, dass in Übereinstimmung mit dem üblichen Vorgehen in der Branche verschiedene Merkmale nicht im Maßstab gezeichnet sind. In Wirklichkeit können die Abmessungen der verschiedenen Merkmale zur Klarheit der Beschreibung beliebig vergrößert oder verkleinert werden.
-
1 zeigt eine Schnittansicht einer Halbleitervorrichtung, in Übereinstimmung mit manchen Ausführungsformen. -
2A bis2G sind Schnittansichten von Zwischenstufen bei der Herstellung von Halbleitervorrichtungen, in Übereinstimmung mit manchen Ausführungsformen. -
3 zeigt eine Schnittansicht einer anderen Halbleitervorrichtung, in Übereinstimmung mit manchen Ausführungsformen. -
4 zeigt ein Verfahrensfluss-Diagramm des Verfahrens, das in2A bis2G gezeigt ist, in Übereinstimmung mit manchen Ausführungsformen. - DETAILLIERTE BESCHREIBUNG
- Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele vor, um verschiedene Merkmale des angegebenen Gegenstands zu implementieren. Spezielle Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend wirken. Das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung kann beispielsweise Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmals ausgebildet sein können, so dass das erste und das zweite Merkmal nicht in direktem Kontakt sein müssen. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und erzwingt als solche keine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
- Weiter können räumlich relative Begriffe, wie „unten”, „unter”, „unterer”, „über”, „oberer” und Ähnliche, hier zur Einfachheit der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals mit einem oder mehreren anderen Elementen oder Merkmalen zu beschreiben, wie sie in den Figuren gezeigt sind. Die räumlich relativen Begriffe sollen verschiedene Orientierungen der Vorrichtung, die verwendet oder betrieben wird, zusätzlich zu der in den Figuren gezeigten Orientierung umfassen. Die Vorrichtung kann anders orientiert sein (um 90 Grad gedreht oder in einer anderen Orientierung) und die räumlich relativen Begriffe, die hier verwendet werden, können ebenfalls demgemäß interpretiert werden.
- Allgemein können, unter Verwendung von Ausführungsformen der vorliegenden Offenbarung, Halbleitervorrichtungen einen Silizid-Kontakt mit niedrigem Widerstand mit verbesserter Verfahrensstabilität einsetzen. Insbesondere bildet die vorliegende Offenbarung das Silizid in der Kontaktöffnung aus, nachdem die Kontaktöffnung ausgebildet wurde, anstatt das Silizid auszubilden, bevor der Kontakt ausgebildet wurde. Bei diesem Verfahren wird eine Deckschicht in der Kontaktöffnung ausgebildet und eine Metallschicht wird über der Deckschicht ausgebildet. Diese Schichten werden dann ausgeheilt, um die Silizid-Schicht auszubilden. Indem die Deckschicht ausgebildet wird, nachdem die Kontaktöffnung ausgebildet wurde, werden die Eigenschaften der Deckschicht nicht durch das Ätzverfahren der Kontaktöffnung, das Ausbilden der dielektrischen Schicht oder andere Verfahren, die ausgeführt werden, bevor die Deckschicht ausgebildet wurde, beeinflusst. Dies verbessert das Verfahrensfenster für die Ausbildung der Deckschicht und verbessert auch die Verfahrensstabilität für das Ausbilden des Kontakts. Zusätzlich kann die Deckschicht Schäden reparieren, die durch das Ätzen der Kontaktöffnung hervorgerufen wurden.
-
1 zeigt eine Schnittansicht einer Halbleitervorrichtung100 , in Übereinstimmung mit manchen Ausführungsformen. Die Halbleitervorrichtung100 umfasst ein Substrat20 , aktive oder passive Vorrichtungen22 , eine Kontaktschicht24 , eine dielektrische Schicht26 und eine Kontaktstruktur50 . Die Kontaktstruktur umfasst eine Metall-Silizid-Schicht40 , eine nicht umgesetzte Metallschicht32' , eine Haftschicht34 und einen leitenden Stöpsel42' . - Das Substrat
20 kann Teil eines Wafers sein und kann ein Halbleitermaterial umfassen, wie Silizium, Germanium, Diamant oder Ähnliches. Alternativ können Verbundmaterialien wie Silizium-Germanium, Siliziumkarbid, Galliumarsenid, Indiumarsenid, Indiumphosphid, Silizium-Germanium-Karbid, Galliumarsenidphosphid, Galliumindiumphosphid, Kombinationen daraus und Ähnliches auch verwendet werden. Zusätzlich kann das Substrat20 ein Silizium-auf-Isolator-(SOI)-Substrat umfassen. Im Allgemeinen umfasst ein SOI-Substrat eine Schicht eines Halbleitermaterials, etwa epitaktischem Silizium, Germanium, Silizium-Germanium, SOI, Silizium-Germanium-auf-Isolator (SGOI) oder Kombinationen daraus. Das Substrat20 kann mit einem p-Dotierungsmittel dotiert sein, etwa Bor, Aluminium, Gallium oder Ähnlichem, obwohl das Substrat alternativ mit einem n-Dotierungsmittel dotiert sein kann, wie in der Branche bekannt ist. - Das Substrat
20 kann aktive und passive Vorrichtungen22 umfassen. Wie ein Fachmann erkennen wird, können eine breite Vielfalt von Vorrichtungen, etwa Transistoren, Kondensatoren, Widerstände, Kombinationen daraus und Ähnliches, verwendet werden, um die strukturellen und funktionalen Anforderungen an das Design für die Halbleitervorrichtung100 zu erfüllen. Die aktiven und passiven Vorrichtungen22 können mittels jedes geeigneten Verfahrens ausgebildet werden. Nur ein Teil des Substrats20 ist in den Figuren gezeigt, da dies ausreicht, um die beispielhaften Ausführungsformen vollständig zu beschreiben. - Eine Kontaktschicht
24 ist über dem Substrat20 ausgebildet. Die Kontaktschicht24 kann einen dotierten Bereich über dem Substrat20 umfassen. In manchen Ausführungsformen ist die Kontaktschicht24 direkt auf oder in einer oberen Fläche des Substrats20 ausgebildet. Die dielektrische Schicht26 ist über der Kontaktschicht24 ausgebildet. Die dielektrische Schicht26 kann aus Oxiden, etwa Siliziumoxid, Low-k-Dielektrika, Polymeren, Ähnlichem oder einer Kombination daraus ausgebildet sein. - Die Kontaktstruktur
50 ist so ausgebildet, dass sie sich durch die dielektrische Schicht26 zu der Kontaktschicht24 erstreckt. Die Kontaktstruktur50 kann in einer Öffnung in der dielektrischen Schicht26 ausgebildet sein (siehe2A bis2F , die unten beschrieben sind). Die Kontaktstruktur50 umfasst die Metall-Silizid-Schicht40 , die direkt an die Kontaktschicht24 und die dielektrische Schicht26 angrenzt. Die Metall-Silizid-Schicht40 stellt einen Kontakt mit niedrigem Widerstand zu der Kontaktschicht24 und eine gute Haftung mit der Kontaktschicht24 bereit. In manchen Ausführungsformen erstreckt sich die Metall-Silizid-Schicht40 im Wesentlichen entlang der gesamten Seitenwand der Kontaktstruktur50 von der Kontaktschicht24 zu einer oberen Fläche26A der dielektrischen Schicht26 . Die Metall-Silizid-Schicht40 kann eine Oberfläche des Abschnitts40A aufweisen, die sich niedriger erstreckt als eine obere Fläche24A der Kontaktschicht24 , da ein Teil der Kontaktschicht24 während des Silizidierungsverfahrens verbraucht werden kann, um die Metall-Silizid-Schicht40 auszubilden. - Die nicht umgesetzte Metallschicht
32 liegt auf der Metall-Silizid-Schicht40 . Die nicht umgesetzte Metallschicht32' ist die Metallschicht, die nicht während der Ausbildung der Metall-Silizid-Schicht40 verbraucht wurde. In manchen Ausführungsformen existiert die nicht umgesetzte Metallschicht32' nicht, da im Wesentlichen die gesamte Metallschicht während der Ausbildung der Metall-Silizid-Schicht40 verbraucht wird. Die Haftschicht34 ist über der nicht umgesetzten Metallschicht32' ausgebildet. Die Haftschicht34 verbessert die Haftung zwischen dem nachfolgend ausgebildeten leitenden Stöpsel42' und verhindert auch Oxidierung der nicht umgesetzten Metallschicht32' (und der Metallschicht32 vor dem Silizidierungsverfahren, beispielsweise in2D ). - Der leitende Stöpsel
42' ist auf der Haftschicht34 ausgebildet und kann im Wesentlichen den verbleibenden Abschnitt der Öffnung in der dielektrischen Schicht26 füllen. In manchen Ausführungsformen hat der leitende Stöpsel42' eine obere Fläche42A , die im Wesentlichen koplanar mit der oberen Fläche26A der dielektrischen Schicht26 ist. -
2A bis2G sind Schnittansichten von Zwischenstufen bei der Herstellung der Halbleitervorrichtung100 , in Übereinstimmung mit manchen Ausführungsformen, und4 ist ein Verfahrensfluss-Diagramm des Verfahrens, das in2A bis2G gezeigt ist. Mit Bezug auf2A ist die Halbleitervorrichtung100 in einer Zwischenstufe der Verarbeitung gezeigt, einschließlich der Kontaktschicht24 , der dielektrischen Schicht26 und einer Öffnung28 . Obwohl nicht in2A gezeigt, kann die Kontaktschicht24 über oder auf dem Substrat20 ausgebildet sein (Schritt302 ). - Die Kontaktschicht
24 kann einen dotierten Bereich über dem Substrat20 umfassen. Die Kontaktschicht kann aus Silizium, Silizium-Germanium, Siliziumphosphid, Siliziumkarbid, Ähnlichem, oder einer Kombination daraus ausgebildet sein. Die Kontaktschicht24 kann von dem Substrat20 oder von einer anderen Zwischenstruktur epitaktisch aufgewachsen sein. In manchen Ausführungsformen ist die Kontaktschicht24 epitaktisch in einer Vertiefung aufgewachsen, die in dem Substrat20 ausgebildet ist. In anderen Ausführungsformen wird die Kontaktschicht24 ausgebildet, indem ein Abschnitt des Substrats20 mit einem Implantationsverfahren dotiert wird. Die Kontaktschicht24 kann beispielsweise ein Source-Bereich oder ein Drain-Bereich eines Transistors sein. - Die dielektrische Schicht
26 wird über der Kontaktschicht24 ausgebildet (Schritt304 ). Die dielektrische Schicht26 kann aus Oxiden ausgebildet sein, etwa Siliziumoxid, Borphosphorsilikatglas (BPSG), undotiertem Silikatglas (USG), fluoriertem Silikatglas (FSG), Low-k-Dielektrika wie mit Kohlenstoff dotierten Oxiden, Extremely-Low-k-Dielektrika wie mit porösem Kohlenstoff dotiertem Siliziumdioxid, einem Polymer wie Polyimid, Ähnlichem, oder einer Kombination daraus. Die Low-k-Dielektrika können k-Werte haben, die niedriger als 3,9 sind. Die dielektrische Schicht26 kann durch chemische Gasphasenabscheidung (CVD), physikalische Gasphasenabscheidung (PVD), Atomlagenabscheidung (ALD), einer Dielektrikum-Rotationsbeschichtung (SOD), Ähnlichem oder einer Kombination daraus abgeschieden werden. In manchen Ausführungsformen ist die dielektrische Schicht26 eine dielektrische Zwischenschicht (ILD). - Nachdem die dielektrische Schicht
26 ausgebildet wurde, kann eine Öffnung28 durch die dielektrische Schicht26 zu einer oberen Fläche24A der Kontaktschicht24 ausgebildet werden (Schritt306 ). Die Öffnung28 kann mittels geeigneter Photolithographie- und Ätztechniken ausgebildet werden, wie beispielsweise einer anisotropen Trockenätzung. - In manchen Ausführungsformen umfasst das Ausbilden der Öffnung ein Maskierungsmaterial, wie ein Photoresist. In diesen Ausführungsformen kann das Photoresist (nicht gezeigt) über der dielektrischen Schicht abgeschieden und strukturiert werden. Das Photoresist kann ein herkömmliches Photoresistmaterial umfassen, etwa ein UV-Laser-(DUV)-Photoresist, und kann auf der oberen Fläche der dielektrischen Schicht
26 abgeschieden werden, beispielsweise indem ein Rotationsbeschichtungsverfahren verwendet wird, um das Photoresist zu platzieren. Jedes andere geeignete Material oder Verfahren zur Ausbildung oder Platzierung des Photoresist kann jedoch alternativ verwendet werden. Nachdem das Photoresist ausgebildet wurde, kann das Photoresist Strahlung, z. B. Licht, durch ein strukturiertes Zwischennegativ ausgesetzt werden, um eine Reaktion in den Bereichen des Photoresist hervorzurufen, die der Strahlung ausgesetzt sind. Das Photoresist kann dann entwickelt werden und Teile des Photoresist können entfernt werden, was Öffnungen in dem Photoresist bildet, um Teile einer oberen Fläche der dielektrischen Schicht26 durch die Öffnungen freizulegen. Nachdem das Photoresist strukturiert wurde, kann die dielektrische Schicht26 strukturiert werden, um die Öffnung28 auszubilden. - Nachdem die Öffnung
28 ausgebildet wurde, kann ein optionales Reinigungsverfahren ausgeführt werden, um das Eigenoxid oder alle Rückstände von dem Ätzverfahren auf der Kontaktschicht24 zu entfernen (Schritt308 ). Das Reinigungsverfahren kann mittels einer HCl-Lösung ausgeführt werden und die Reinigungszeit kann beispielsweise etwa eine Minute betragen. In manchen Ausführungsformen kann das Eigenoxid vermieden werden, indem die freiliegende Kontaktschicht24 in einem Vakuum oder in einer sauerstoff- oder oxidationsmittelfreien Umgebung gehalten wird. -
2B zeigt das Ausbilden einer Deckschicht30 über der dielektrischen Schicht26 und der Kontaktschicht24 und in der Öffnung28 (Schritt310 ). In manchen Ausführungsformen wird die Deckschicht30 im Wesentlichen durch das nachfolgende Verfahren des Ausbildens der Metall-Silizid-Schicht40 verbraucht. Die Deckschicht30 kann alle Schäden an der Kontaktschicht24 und der dielektrischen Schicht26 reparieren, die durch das Ätzen der Öffnung28 hervorgerufen wurden. Zusätzlich kann die Deckschicht30 die Haftung zwischen der Kontaktstruktur50 (siehe2G ) und der dielektrischen Schicht26 erhöhen. - Die Deckschicht
30 kann aus Silizium, Germanium, Silizium-Germanium, Siliziumkarbid, Siliziumphosphid, Ähnlichem oder einer Kombination daraus ausgebildet sein. In manchen Ausführungsformen hat die Deckschicht30 im Wesentlichen die gleiche Materialzusammensetzung wie die Kontaktschicht. In einer Ausführungsform beispielsweise, in der die Kontaktschicht24 aus Silizium-Germanium ausgebildet ist, ist die Deckschicht30 auch aus Silizium-Germanium ausgebildet. - In einer Ausführungsform, in der die Kontaktschicht
24 Teil eines n-Metalloxid-Halbleiter-Feldeffekttransistors (NMOS) ist, ist die Deckschicht30 aus Silizium, Siliziumphosphid, Siliziumkarbid, Ähnlichem, oder einer Kombination daraus hergestellt. In einer Ausführungsform, in der die Kontaktschicht24 Teil eines p-Metalloxid-Halbleiter-Feldeffekttransistors (PMOS) ist, ist die Deckschicht30 aus Silizium, Germanium, Silizium-Germanium, Ähnlichem, oder einer Kombination daraus hergestellt. Wie in2B gezeigt ist, umfasst die Deckschicht30 einen Abschnitt30A , der an die Kontaktschicht24 angrenzt, Abschnitte30B , die sich entlang Seitenwänden der Öffnung28 erstrecken und an die dielektrische Schicht26 angrenzen, und Abschnitte30C , die sich über die dielektrische Schicht26 erstrecken und an diese angrenzen. In manchen Ausführungsformen wird die Deckschicht30 durch CVD, ALD, PVD, Ähnliches oder eine Kombination daraus mit einer Dicke von etwa 1 nm bis etwa 20 nm ausgebildet. Die Deckschicht30 kann gleichmäßig abgeschieden werden, so dass sie eine im Wesentlichen einheitliche Dicke entlang des Bodens und Seitenwänden der Öffnung28 und über der dielektrischen Schicht26 hat. - Nachdem die Deckschicht
30 ausgebildet wurde, wird die Metallschicht32 über der Deckschicht30 und in der Öffnung ausgebildet, wie in2C gezeigt ist (Schritt312 ). In manchen Ausführungsformen wird die Metallschicht32 im Wesentlichen durch das nachfolgende Verfahren des Ausbildens der Metall-Silizid-Schicht40 verbraucht. Die Metallschicht32 kann aus Nickel, Kobalt, Titan, Wolfram, Ähnlichem oder einer Kombination daraus ausgebildet sein. Wie in2C gezeigt ist, umfasst die Metallschicht32 einen Abschnitt32A an dem Boden der Öffnung, Abschnitte32B , die sich entlang Seitenwänden der Öffnung erstrecken, und Abschnitte32C , die sich über die dielektrische Schicht26 erstrecken. In manchen Ausführungsformen wird die Metallschicht32 durch PVD, ALD, Sputtern, Ähnlichem oder einer Kombination daraus mit einer Dicke von etwa 3 nm bis etwa 30 nm ausgebildet. Die Metallschicht32 kann gleichmäßig abgeschieden werden, so dass sie eine im Wesentlichen einheitliche Dicke entlang dem Boden und Seitenwänden der Öffnung und über der dielektrischen Schicht26 hat. - Nachdem die Metallschicht
32 ausgebildet wurde, wird die Haftschicht34 über der Metallschicht32 und in der Öffnung ausgebildet, wie in2D gezeigt ist (Schritt314 ). Die Haftschicht34 verbessert die Haftung zwischen dem nachfolgend ausgebildeten leitenden Stöpsel42' (siehe2G ) und verhindert auch die Oxidation der Metallschicht32 . Die Haftschicht34 kann aus Titannitrid, Tantalnitrid, Ähnlichem oder einer Kombination daraus ausgebildet sein. Wie in2D gezeigt ist, umfasst die Haftschicht34 einen Abschnitt34A an dem Boden der Öffnung, Abschnitte34B , die sich entlang Seitenwänden der Öffnung erstrecken, und Abschnitte34C , die sich über die dielektrische Schicht26 erstrecken. In manchen Ausführungsformen wird die Haftschicht34 durch CVD, PVD, ALD, Ähnlichem oder einer Kombination daraus mit einer Dicke von etwa 0,5 nm bis etwa 5 nm ausgebildet. Die Haftschicht34 kann gleichmäßig abgeschieden werden, so dass sie eine im Wesentlichen einheitliche Dicke entlang dem Boden und Seitenwänden der Öffnung und über der dielektrischen Schicht26 hat. -
2E zeigt das Silizidierungsverfahren, um die Metall-Silizid-Schicht40 aus der Deckschicht30 und der Metallschicht32 auszubilden (Schritt316 ). Das Ausbilden der Metall-Silizid-Schicht40 umfasst das Anwenden eines Ausheilverfahrens auf die Halbleitervorrichtung100 . Das Ausheilverfahren führt dazu, dass die Deckschicht30 mit der Metallschicht32 reagiert, um die Metall-Silizid-Schicht40 auszubilden. In manchen Ausführungsformen wird das Ausheilverfahren mittels thermischer Tränkung, Impulsausheilen (engl. „spike annealing”), Blitzausheilen („flash annealing”), Laser-Ausheilen, Ähnlichem oder einer Kombination daraus ausgeführt. In manchen Ausführungsformen wird das Ausheilverfahren bei eine Temperatur von etwa 100°C bis etwa 900°C in einer Atmosphäre, die Prozessgase umfasst, wie Ar, N2, Ähnliches oder eine Kombination daraus und bei einem Druck von 103 kPa bis etwa 133 kPa (770 Torr bis etwa 1000 Torr) ausgeführt. - Nachdem die Metall-Silizid-Schicht
40 ausgebildet wurde, verbleibt in manchen Ausführungsformen eine nicht umgesetzte Metallschicht32' , die nicht in die Metall-Silizid-Schicht40 umgewandelt wurde. Wie in2E gezeigt ist, umfasst die Metall-Silizid-Schicht40 einen Abschnitt40A am Boden der Öffnung und angrenzend an die Kontaktschicht24 , Abschnitte40B , die sich entlang Seitenwänden der Öffnung und angrenzend an die dielektrische Schicht26 erstrecken, und Abschnitte40C , die sich über die dielektrische Schicht26 erstrecken und an sie angrenzen. In manchen Ausführungsformen hat der untere Abschnitt40A der Metall-Silizid-Schicht40 eine Dicke von etwa 3 nm bis etwa 30 nm und die Seitenwand-Abschnitte40B der Metall-Silizid-Schicht40 haben eine Dicke von etwa 0,3 nm bis etwa 3 nm.. -
2F zeigt das Füllen der Öffnung in der dielektrischen Schicht26 mit dem leitenden Material42 (Schritt318 ). In manchen Ausführungsformen füllt das leitende Material42 die Öffnung und erstreckt sich auch über die dielektrische Schicht26 . Das leitende Material42 bildet den nachfolgend ausgebildeten leitenden Stöpsel42' (siehe2G ). In manchen Ausführungsformen ist das leitende Material42 aus Wolfram ausgebildet. In alternativen Ausführungsformen umfasst das leitende Material42 ein oder mehrere andere Metalle oder Metalllegierungen, etwa Aluminium, Kupfer, Titannitrid, Tantalnitrid, Ähnliches oder eine Kombination daraus. Das Ausbilden des leitenden Materials kann mittels CVD, ALD, PVD, Sputtern, Ähnlichem oder einer Kombination daraus ausgeführt werden. - In den Ausführungsformen, in denen sich das leitenden Material
42 über die dielektrische Schicht26 erstreckt, kann ein Planarisierungsverfahren auf das leitende Material42 angewendet werden, um den leitenden Stöpsel42' auszubilden, wie in2G gezeigt ist (Schritt320 ). In manchen Ausführungsformen ist das Planarisierungsverfahren ein chemisch-mechanisches Polier-(CMP)-Verfahren, ein Ätzverfahren, Ähnliches oder eine Kombination daraus. Nach dem Planarisierungsverfahren ist die obere Fläche42A des leitenden Stöpsels42' im Wesentlichen koplanar mit der oberen Fläche26A der dielektrischen Schicht26 . Wie in2G gezeigt ist, bilden die Metall-Silizid-Schicht40 , die nicht umgesetzte Metallschicht32' (wenn vorhanden), die Haftschicht34 und der leitende Stöpsel42' die Kontaktstruktur50 . -
3 zeigt eine Schnittansicht einer Halbleitervorrichtung200 , in Übereinstimmung mit manchen Ausführungsformen. Die Halbleitervorrichtung200 umfasst eine aktive Vorrichtung150 , die auf einem Substrat202 ausgebildet ist. In der gezeigten Ausführungsform ist die aktive Vorrichtung150 ein Transistor, obwohl andere Ausführungsformen verschiedene andere aktive und passive Vorrichtungen umfassen können, wie Widerstände, Kondensatoren, Induktionsspulen, Dioden, Varaktoren, Ähnliches oder eine Kombination daraus. In einer Ausführungsform ist die aktive Vorrichtung150 ein Fin-Feldeffekttransistor (FinFET). - Das Substrat
202 kann Teil eines Wafers sein und kann ein Halbleitermaterial umfassen, wie Silizium, Germanium, Diamant oder Ähnliches. Alternativ können Verbundmaterialien wie Silizium-Germanium, Siliziumkarbid, Galliumarsenid, Indiumarsenid, Indiumphosphid, Silizium-Germanium-Karbid, Galliumarsenphosphid, Galliumindiumphosphid, Kombinationen daraus und Ähnliches auch verwendet werden. Zusätzlich kann das Substrat202 ein SOI-Substrat umfassen. Im Allgemeinen umfasst ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, etwa epitaktischem Silizium, Germanium, Silizium-Germanium, SOI, SGOI oder Kombinationen daraus. Das Substrat202 kann mit einem p-Dotierungsmittel dotiert sein, etwa Bor, Aluminium, Gallium oder Ähnlichem, obwohl das Substrat alternativ mit einem n-Dotierungsmittel dotiert sein kann, wie in der Branche bekannt ist. Nur ein Teil des Substrats202 ist in den Figuren gezeigt, da dies ausreicht, um diese beispielhafte Ausführungsform vollständig zu beschreiben. In manchen Ausführungsformen ist das Substrat202 ein Halbleitergrat, der sich von einem Substrat erstreckt. - Die aktive Vorrichtung
150 umfasst Source/Drain-Bereiche210 , ein Gate-Dielektrikum204 , eine Gate-Elektrode206 , Gate-Abstandhalter208 , eine dielektrische Schicht212 und Kontaktstrukturen50 . Das Ausbilden der aktiven Vorrichtung150 kann mit dem Ausbilden einer dielektrischen Gate-Schicht (nicht gezeigt) und einer Gate-Elektrodenschicht (nicht gezeigt) beginnen. Die dielektrische Gate-Schicht kann durch thermische Oxidation, CVD, Sputtern oder alle anderen geeigneten Verfahren ausgebildet werden, um ein Gate-Dielektrikum auszubilden. In anderen Ausführungsformen umfasst die dielektrische Gate-Schicht Dielektrika mit hoher dielektrischer Konstante (k-Wert), beispielsweise größer als 3,9. Die Materialien können Siliziumnitride, Oxinitride, Metalloxide wie HfO2, HfZrOx, HfSiOx, HfTiOx, HfAlOx und Ähnliches und Kombinationen und Mehrschicht-Strukturen daraus umfassen. In einer anderen Ausführungsform kann die dielektrische Gate-Schicht eine Deckschicht aufweisen, die aus Metallnitrid-Materialien wie Titannitrid, Tantalnitrid oder Molybdännitrid ausgewählt ist. - Die Gate-Elektrodenschicht (nicht gezeigt) kann über der dielektrischen Gate-Schicht ausgebildet sein. Die Gate-Elektrodenschicht kann ein leitendes Material umfassen und kann aus einer Menge ausgewählt sein, die polykristallines Silizium (Poly-Si), polykristallines Silizium-Germanium (Poly-SiGe), Metallnitride, Metallsilizide, Metalloxide und Metalle umfasst. Beispiele von Metallnitriden umfassen Wolframnitrid, Molybdännitrid, Titannitrid und Tantalnitrid, Ähnliches oder eine Kombination daraus. Beispiele von Metallsiliziden umfassen Wolframsilizid, Titansilizid, Kobaltsilizid, Nickelsilizid, Platinsilizid, Erbiumsilizid, Ähnliches oder eine Kombination daraus. Beispiele von Metalloxiden umfassen Rutheniumoxid, Indiumzinnoxid, Ähnliches oder eine Kombination daraus. Beispiele von Metallen umfassen Wolfram, Titan, Aluminium, Kupfer, Molybdän, Nickel, Platin, Ähnliches oder eine Kombination daraus.
- Die Gate-Elektrodenschicht kann durch CVD, Sputtern oder andere geeignete Techniken, um leitenden Materialien abzuscheiden, abgeschieden werden. Die Dicke der Gate-Elektrodenschicht kann im Bereich von etwa 20 nm bis etwa 400 nm liegen. Die obere Fläche der Gate-Elektrodenschicht hat üblicherweise eine nichtplanare obere Fläche und kann vor dem Strukturieren der Gate-Elektrodenschicht oder dem Ätzen des Gates planarisiert werden, beispielsweise durch ein CMP-Verfahren. Ionen können in die Gate-Elektrodenschicht zu diesem Zeitpunkt eingeführt werden, beispielsweise durch Ionen-Implantationsverfahren, müssen aber nicht.
- Nachdem die Gate-Elektrodenschicht ausgebildet wurde, können die Gate-Elektrodenschicht und die dielektrische Gate-Schicht strukturiert werden, um die Gate-Elektrode
206 und das Gate-Dielektrikum204 auszubilden. Das Strukturierverfahren des Gates kann das Abscheiden und Strukturieren einer Gate-Maske (nicht gezeigt) auf der Gate-Elektrodenschicht mittels geeigneter Abscheidungs- und Photolithographietechniken umfassen. Die Gate-Maske kann üblicherweise verwendete Maskierungsmaterialien umfassen, etwa (nicht beschränkt auf) Photoresist-Material, Siliziumoxid, Siliziumoxinitrid und/oder Siliziumnitrid. Die Gate-Elektrodenschicht und die dielektrische Gate-Schicht können mittels Plasmaätzen geätzt werden, um die Gate-Elektrode206 und das Gate-Dielektrikum204 auszubilden, wie in3 gezeigt ist. - Nachdem die Gate-Elektrode
206 und das Gate-Dielektrikum204 ausgebildet wurden, können die Source/Drain-Bereiche210 ausgebildet werden. Die Source/Drain-Bereiche210 können ausgebildet werden, indem Abschnitte des Substrats202 durch ein Implantationsverfahren dotiert werden, um geeignete Dotierungsmittel zu implantieren, um die Dotierungsmittel in dem Substrat202 zu ergänzen. In einer Ausführungsform, in der das Substrat202 mit p-Dotierungsmitteln wie Bor, Gallium, Indium oder Ähnlichen implantiert wird, werden die Source/Drain-Bereiche210 mit n-Dotierungsmitteln implantiert, wie Phosphor, Arsen, Antimon oder Ähnlichem. Die Source/Drain-Bereiche210 können mittels der Gate-Elektrode206 als Maske implantiert werden. In manchen Ausführungsformen können die dotierten Source/Drain-Bereiche210 ausgeheilt werden, um Diffusion der Dotierungsmittel-Unreinheiten in das Substrat202 zu fördern. - In einer anderen Ausführungsform können die Source/Drain-Bereiche
210 ausgebildet werden, indem Vertiefungen (nicht gezeigt) in dem Substrat202 ausgebildet werden und Material in den Vertiefungen aufgewachsen wird. In einer Ausführungsform können die Vertiefungen durch ein anisotropes Ätzen ausgebildet werden. Alternativ können die Vertiefungen durch ein von isotroper Orientierung abhängiges Ätzverfahren ausgebildet werden, wobei Tetramethylammoniumhydroxid (TMAH) oder Ähnliches als Ätzmittel verwendet werden kann. Nachdem die Vertiefungen ausgebildet wurden, können die Source/Drain-Bereiche210 ausgebildet werden, indem Material in den Vertiefungen epitaktisch aufgewachsen wird. Während des Epitaxieverfahrens kann Ätzgas, etwa HCl-Gas, zu dem Prozessgas (als Ätzgas) hinzugefügt werden, so dass die Source/Drain-Bereiche210 selektiv in den Vertiefungen aufgewachsen werden, nicht jedoch auf der Gate-Elektrode206 . In alternativen Ausführungsformen wird kein Ätzgas hinzugefügt oder die Menge des Ätzgases ist gering, so dass eine dünne Schicht der Source/Drain-Bereiche210 auf dem Substrat202 und der Gate-Elektrode ausgebildet wird. In noch einer anderen Ausführungsform können die Gate-Elektrode206 und das Substrat202 mit einer Opferschicht (nicht gezeigt) bedeckt sein, um epitaktisches Wachstum darauf zu verhindern. Die Source/Drain-Bereiche210 können entweder durch ein Implantationsverfahren, wie oben beschrieben, oder sonst durch Dotierung vor Ort dotiert werden, während das Material aufgewachsen wird. - Die Ausbildungsverfahren der Source/Drain-Bereiche
210 können ALD, CVD, etwa CVD mit reduziertem Druck (RPCVD), metallorganische chemische Gasphasenabscheidung (MOCVD) oder andere anwendbare Verfahren umfassen. Abhängig von der angestrebten Zusammensetzung der Source/Drain-Bereiche210 können die Vorprodukte für das epitaktische Wachstum SiH4, GeH4, CH3, PH3 und/oder Ähnliches umfassen und der Partialdruck der Si-enthaltenden Gase, der Ge-enthaltenden Gase, der C-enthaltenden Gase und der P-enthaltenden Gase wird angepasst, um das atomare Verhältnis von Germanium/Kohlenstoff/Phosphor zu Silizium zu modifizieren. - In manchen Ausführungsformen werden die Source/Drain-Bereiche
210 so ausgebildet, dass sie eine Verspannung (engl. „strain”) auf den Kanalbereich unter der Gate-Elektrode206 übertragen. In einer Ausführungsform, in der das Substrat202 aus Silizium ausgebildet ist, können die Source/Drain-Bereiche210 dann durch ein selektives epitaktisches Wachstums-(SEG)-Verfahren mit einem Material ausgebildet werden, etwa Silizium-Germanium, Silizium-Kohlenstoff oder Ähnlichem, das eine andere Gitterkonstante als das Silizium hat. Die Diskrepanz der Gitterkonstante zwischen dem verspannenden Material in den Source/Drain-Bereichen210 und dem Kanalbereich, der unter der Gate-Elektrode206 ausgebildet ist, überträgt eine Verspannung in den Kanalbereich, die die Trägerbeweglichkeit und die Gesamtleistungsfähigkeit der Vorrichtung erhöht. Die Source/Drain-Bereiche210 können entweder durch ein Implantationsverfahren, wie oben beschrieben, oder sonst durch Dotierung vor Ort dotiert werden, während das Material aufgewachsen wird. - Die Gate-Abstandhalter
208 können durch gleichmäßiges Abscheiden einer Abstandhalter-Schicht (nicht gezeigt) über der Gate-Elektrode206 und dem Substrat202 ausgebildet werden. Die Abstandhalter-Schicht kann SiN, Oxinitride, SiC, SiON, Oxide und Ähnliches umfassen und kann durch Verfahren ausgebildet werden, die verwendet werden, um eine solche Schicht auszubilden, etwa CVD, CVD im Plasma, Sputtern, Ähnliches oder eine Kombination daraus. Die Gate-Abstandhalter208 werden dann strukturiert, vorzugsweise durch anisotropes Ätzen, um die Abstandhalter-Schicht von den horizontalen Oberflächen der Gate-Elektrode206 und des Substrats202 zu entfernen. - In manchen Ausführungsformen umfassen die Source/Drain-Bereiche
210 leicht dotierte Bereiche (nicht gezeigt) und stark dotierte Bereiche. In dieser Ausführungsform können, bevor die Gate-Abstandhalter208 ausgebildet werden, die Source/Drain-Bereiche210 leicht dotiert werden. Nachdem die Gate-Abstandhalter208 ausgebildet wurden, können die Source/Drain-Bereiche stark dotiert werden. Dies bildet leicht dotierte Bereiche und stark dotierte Bereiche aus. Die leicht dotierten Bereiche liegen vorzugsweise unter den Gate-Abstandhaltern208 während die stark dotierten Bereiche außerhalb der Gate-Abstandhalter208 entlang des Substrats202 liegen. - Nach dem Ausbilden der Gate-Elektrode
206 , der Source/des Drains210 und der Gate-Abstandhalter208 wird die dielektrische Schicht212 ausgebildet. Die dielektrische Schicht212 kann aus Oxiden, etwa Siliziumoxid, BPSG, USG, FSG, Low-k-Dielektrika wie kohlenstoffdotierten Oxiden, Extremely-Low-k-Dielektrika wie mit porösem Kohlenstoff dotiertem Siliziumdioxid, einem Polymer wie einem Polyimid, Ähnlichem oder einer Kombination daraus ausgebildet werden. Die Low-k-Dielektrika können k-Werte haben, die niedriger als 3,9 sind. Die dielektrische Schicht26 kann durch CVD, PVD, ALD, einem SOD-Verfahren, Ähnliches oder eine Kombination daraus abgeschieden werden. Die dielektrische Schicht212 kann auch als ILD212 bezeichnet werden. - Nachdem die dielektrische Schicht
212 ausgebildet wurde, werden Öffnungen (nicht gezeigt) durch die dielektrische Schicht212 ausgebildet, um einen Teil der Source/des Drains210 freizulegen. Die Öffnungen können mittels geeigneter Photolithographie- und Ätztechniken ausgebildet werden, beispielsweise einer anisotropen Trockenätzung. - Nachdem die Öffnungen in der dielektrischen Schicht
212 ausgebildet wurden, werden die Kontaktstrukturen50 in den Öffnungen ausgebildet. Die Kontaktstrukturen50 werden in einer ähnlichen Weise ausgebildet, wie sie oben in2A bis2G beschrieben ist, und die Beschreibung wird hier nicht wiederholt. Die Kontaktstrukturen50 verbinden die Source/Drain-Bereiche210 elektrisch mit darüber liegenden Strukturen (nicht gezeigt), etwa leitenden Verbindungen/Durchkontaktierungen und/oder anderen aktiven und passiven Vorrichtungen. Eine Verbindungsstruktur, die beispielsweise alternierende Schichten von Dielektrika und leitendem Material umfasst, kann über den Kontaktstrukturen50 und der dielektrischen Schicht212 ausgebildet werden. Die Kontaktstrukturen50 können die Source/Drain-Bereiche210 mit dieser Verbindungsstruktur elektrisch verbinden. - Gemäß den Ausführungsformen der vorliegenden Offenbarung umfassen Vorteile einen Silizid-Kontakt mit niedrigem Widerstand mit verbesserter Verfahrensstabilität. Insbesondere bildet die vorliegende Offenbarung das Silizid in der Kontaktöffnung aus, nachdem die Kontaktöffnung ausgebildet wurde, anstatt das Silizid auszubilden, bevor der Kontakt ausgebildet wurde. In diesem Verfahren wird eine Deckschicht in der Kontaktöffnung ausgebildet und eine Metallschicht wird über der Deckschicht ausgebildet. Diese Schichten werden dann ausgeheilt, um die Silizid-Schicht auszubilden. Indem die Deckschicht ausgebildet wird, nachdem die Kontaktöffnung ausgebildet wurde, werden die Eigenschaften der Deckschicht nicht durch das Ätzverfahren der Kontaktöffnung, das Ausbilden der dielektrischen Schicht oder irgendwelche anderen Verfahren, die vor dem Ausbilden der Deckschicht ausgeführt werden, beeinflusst. Dies verbessert das Verfahrensfenster für die Ausbildung der Deckschicht und verbessert auch die Verfahrensstabilität für das Ausbilden des Kontakts. Zusätzlich kann die Deckschicht Schäden reparieren, die durch das Ätzen der Kontaktöffnung hervorgerufen wurden.
- Eine Ausführungsform besteht aus einem Verfahren zum Ausbilden einer Halbleitervorrichtung, wobei das Verfahren das Ausbilden eines Kontaktbereichs über einem Substrat, das Ausbilden einer dielektrischen Schicht über dem Kontaktbereich und dem Substrat und das Ausbilden einer Öffnung durch die dielektrische Schicht umfasst, um einen Teil des Kontaktbereichs freizulegen. Das Verfahren umfasst weiter das Ausbilden einer Metall-Silizid-Schicht auf den freigelegten Abschnitten des Kontaktbereichs und entlang Seitenwänden der Öffnung und das Füllen der Öffnung mit einem leitenden Material, um einen leitenden Stöpsel in der dielektrischen Schicht auszubilden, wobei der leitende Stöpsel mit dem Kontaktbereich elektrisch verbunden ist.
- Eine andere Ausführungsform besteht aus einem Verfahren zum Ausbilden einer Kontaktstruktur, wobei das Verfahren das Ausbilden einer Kontaktschicht über einem Substrat, das Abscheiden einer dielektrischen Schicht über der Kontaktschicht und dem Substrat, das Strukturieren der dielektrischen Schicht, um eine Öffnung durch die dielektrische Schicht auszubilden, wobei zumindest ein Teil der Kontaktschicht in der Öffnung freigelegt wird, und das Abscheiden einer Deckschicht in der Öffnung entlang der freigelegten Kontaktschicht und Seitenwänden der dielektrischen Schicht und über der dielektrischen Schicht umfasst. Das Verfahren umfasst weiter das Abscheiden einer Metallschicht auf der Deckschicht in der Öffnung und über der dielektrischen Schicht, das Abscheiden einer Haftschicht auf der Metallschicht in der Öffnung und über der dielektrischen Schicht und nach dem Abscheiden der Haftschicht das Ausheilen der Deckschicht und der Metallschicht, um eine Metall-Silizid-Schicht in der Öffnung entlang der Kontaktschicht und den Seitenwänden der dielektrischen Schicht und über der dielektrischen Schicht auszubilden.
- Eine weitere Ausführungsform besteht aus einem Verfahren zum Ausbilden einer Kontaktstruktur, wobei das Verfahren das Ausbilden eines Kontaktbereichs in einem Substrat, das Ausbilden einer dielektrischen Schicht über dem Kontaktbereich, das Ausbilden einer Öffnung in der dielektrischen Schicht, um zumindest eine Oberfläche des Kontaktbereichs freizulegen, und das gleichmäßige Abscheiden einer Silizium enthaltenden Deckschicht entlang der freigelegten Oberfläche des Kontaktbereichs und Seitenwänden der Öffnung umfasst. Das Verfahren umfasst weiter das gleichmäßige Abscheiden einer Metallschicht auf der Silizium enthaltenden Deckschicht in der Öffnung, das gleichmäßige Abscheiden einer Haftschicht auf der Metallschicht in der Öffnung und das Ausheilen der Silizium enthaltenden Deckschicht und der Metallschicht, um eine Metall-Silizid-Schicht in der Öffnung entlang des Kontaktbereichs und der Seitenwände der dielektrischen Schicht auszubilden.
Claims (14)
- Verfahren zum Ausbilden einer Halbleitervorrichtung, wobei das Verfahren Folgendes umfasst: Ausbilden eines Kontaktbereichs über einem Substrat; Ausbilden einer dielektrischen Schicht über dem Kontaktbereich und dem Substrat; Ausbilden einer Öffnung durch die dielektrische Schicht, um Abschnitte des Kontaktbereichs freizulegen; Ausbilden einer Metall-Silizid-Schicht auf den freigelegten Abschnitten des Kontaktbereichs und entlang Seitenwänden der Öffnung; wobei die Metall-Silizid-Schicht eine erste Dicke entlang des Kontaktbereichs und eine zweite Dicke entlang der Seitenwände der Öffnung aufweist, wobei die erste Dicke von etwa 3 Nanometer (nm) bis etwa 30 nm und die zweite Dicke von etwa 0,3 nm bis etwa 3 nm reicht, und Füllen der Öffnung mit einem leitenden Material, um einen leitenden Stöpsel in der dielektrischen Schicht auszubilden, wobei der leitende Stöpsel mit dem Kontaktbereich elektrisch verbunden ist.
- Verfahren nach Anspruch 1, wobei das Ausbilden der Metall-Silizid-Schicht Folgendes umfasst: Ausbilden einer Silizium enthaltenden Deckschicht entlang der freigelegten Abschnitte des Kontaktbereichs, den Seitenwänden der Öffnung und über der dielektrischen Schicht; Ausbilden einer Metallschicht auf der Silizium enthaltenden Deckschicht in der Öffnung und über der dielektrischen Schicht; Ausbilden einer Haftschicht auf der Metallschicht in der Öffnung und über der dielektrischen Schicht; und Ausführen eines Silizidierungsverfahrens, um zumindest Teile der Silizium enthaltenden Deckschicht und der Metallschicht reagieren zu lassen, um die Metall-Silizid-Schicht auszubilden.
- Verfahren nach Anspruch 2, wobei das Ausbilden der Silizium enthaltenden Deckschicht Silizium, Germanium, Silizium-Germanium, Siliziumkarbid, Siliziumphosphid oder Kombinationen daraus umfasst.
- Verfahren nach Anspruch 2 oder 3, wobei die Metallschicht Nickel, Kobalt, Titan, Wolfram oder eine Kombination daraus umfasst.
- Verfahren nach einem der Ansprüche 2 bis 4, wobei die Haftschicht Titannitrid, Tantalnitrid oder eine Kombination daraus umfasst.
- Verfahren nach einem der Ansprüche 2 bis 5, wobei das Ausführen des Silizidierungsverfahrens Folgendes umfasst: Anwenden eines Ausheilverfahrens auf das Substrat bei einer Temperatur von etwa 100°C bis etwa 900°C mit Prozessgasen, die Ar, N2 oder eine Kombination daraus umfassen, und bei einem Druck von 103 kPa bis etwa 133 kPa.
- Verfahren nach einem der vorangegangenen Ansprüche, wobei das Ausbilden der Metall-Silizid-Schicht auf den freigelegten Abschnitten des Kontaktbereichs und entlang der Seitenwände der Öffnung zumindest einen Teil des Kontaktbereichs verbraucht.
- Verfahren nach einem der vorangegangenen Ansprüche, das weiter Folgendes umfasst: Planarisieren des leitenden Materials, um den leitenden Stöpsel auszubilden, wobei nach dem Planarisierungsschritt eine obere Fläche des leitenden Stöpsels im Wesentlichen koplanar mit einer oberen Fläche der dielektrischen Schicht ist.
- Verfahren nach einem der vorangegangenen Ansprüche, wobei das Substrat ein Halbleitergrat für einen Fin-Feldeffekttransistor (FinFET) und der Kontaktbereich ein Source/Drain-Bereich für den FinFET ist und wobei das Ausbilden des Kontaktbereichs Folgendes umfasst: Ätzen einer Vertiefung in einem Halbleitergrat; epitaktisches Aufwachsen eines Halbleitermaterials in der Vertiefung; und Dotieren des Halbleitermaterials mit mindestens einem Dotierungsmittel, um einen Source/Drain-Bereich auszubilden.
- Verfahren nach einem der vorangegangenen Ansprüche, wobei der Kontaktbereich Silizium, Silizium-Germanium, Siliziumphosphid, Siliziumkarbid oder eine Kombination daraus umfasst.
- Verfahren nach einem der vorangegangenen Ansprüche, wobei die Metall-Silizid-Schicht sich im Wesentlichen entlang der Seitenwände der Öffnung von einer oberen Fläche des Kontaktbereichs zu einer oberen Fläche der dielektrischen Schicht erstreckt.
- Verfahren zum Ausbilden einer Kontaktstruktur, wobei das Verfahren Folgendes umfasst: Ausbilden einer Kontaktschicht über einem Substrat; Abscheiden einer dielektrischen Schicht über der Kontaktschicht und dem Substrat; Strukturieren der dielektrischen Schicht, um eine Öffnung durch die dielektrische Schicht auszubilden, wobei zumindest Abschnitte der Kontaktschicht in der Öffnung freigelegt werden; Abscheiden einer Deckschicht in der Öffnung entlang der freigelegten Kontaktschicht und Seitenwänden der dielektrischen Schicht und über der dielektrischen Schicht; Abscheiden einer Metallschicht auf der Deckschicht in der Öffnung und über der dielektrischen Schicht; Abscheiden einer Haftschicht auf der Metallschicht in der Öffnung und über der dielektrischen Schicht; und nach dem Abscheiden der Haftschicht, Ausheilen der Deckschicht und der Metallschicht, um eine Metall-Silizid-Schicht in der Öffnung entlang der Kontaktschicht und der Seitenwände der dielektrischen Schicht und über der dielektrischen Schicht auszubilden, wobei nach dem Ausheilen der Deckschicht und der Metallschicht, um die Metall-Silizid-Schicht auszubilden, ein Teil der Metallschicht nicht umgesetzt bleibt und zwischen der Metall-Silizid-Schicht und der Haftschicht angeordnet ist, wobei der Teil der Metallschicht, der nicht umgesetzt bleibt, eine Dicke von etwa 0,3 Nanometer (nm) bis etwa 3 nm hat.
- Verfahren nach Anspruch 12, das weiter Folgendes umfasst: Füllen eines leitenden Materials auf die Haftschicht in der Öffnung und über die dielektrische Schicht; und Ausführen eines Planarisierungsverfahrens, um einen leitenden Stöpsel in der dielektrischen Schicht auszubilden, wobei das Planarisierungsverfahren das leitende Material, die Haftschicht und die Metall-Silizid-Schicht über der dielektrischen Schicht entfernt.
- Verfahren nach Anspruch 13, wobei die Deckschicht im Wesentlichen eine gleiche Materialzusammensetzung wie die Kontaktschicht aufweist.
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