DE102015116912A1 - Halbleiterstruktur und Verfahren zum Herstellen von dieser - Google Patents

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Chi-Cheng Hung
Yu-Sheng Wang
Kei-Wei Chen
Ming-Ching CHUNG
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
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    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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    • H—ELECTRICITY
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2

Abstract

Eine Halbleiterstruktur umfasst ein Halbleitersubstrat, mindestens eine dielektrische Schicht, eine dielektrische Spacer-Liner-Schicht (DSL-Schicht) und mindestens einen Leiter. Die dielektrische Schicht ist auf dem Halbleitersubstrat vorhanden. Die dielektrische Schicht weist mindestens ein Kontaktloch auf, das mindestens einen Abschnitt des Halbleitersubstrats freilegt. Das Halbleitersubstrat weist mindestens eine Aussparung auf, die mit dem Kontaktloch kommuniziert. Die Aussparung weist eine untere Fläche und mindestens eine Seitenwand auf. Die DSL-Schicht ist zumindest auf der Seitenwand der Aussparung vorhanden. Der Leiter ist zumindest teilweise in dem Kontaktloch vorhanden und ist elektrisch mit dem Halbleitersubstrat verbunden.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Anmeldung Serien-Nr. 62/162,388, die am 15. Mai 2015 eingereicht wurde und die hier durch Rückbezug aufgenommen ist.
  • ALLGEMEINER STAND DER TECHNIK
  • Die vorliegende Offenbarung betrifft Halbleitervorrichtungen.
  • Die Miniaturisierung von integrierten Schaltungen stellt eine fortwährende Bestrebung dar. Da Schaltungen kleiner und schneller werden, werden häufig Metallsilizid-Kontakte zur Erzielung einer höheren Schaltungsleistung verwendet. Da die Metallsilizid-Kontakte einen niedrigeren Kontaktwiderstand im Vergleich zu Nicht-Silizid-Gebieten aufweisen, können integrierte Schaltungen, die diese Technologie verwenden, kleinere Kontaktflächen aufweisen und weniger Energie verbrauchen, um einen elektrischen Strom hindurchzuleiten. Zusammen führen diese Effekte zu einer höheren Leistung von integrierten Schaltungen.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung werden am besten aus der nachstehenden ausführlichen Beschreibung verstanden, wenn sie zusammen mit den begleitenden Zeichnungen gelesen wird. Es ist zu beachten, dass gemäß dem Standardverfahren in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Vielmehr können die Abmessungen der verschiedenen Merkmale zur Klarheit der Erörterung beliebig vergrößert oder verkleinert sein.
  • 1 bis 15 sind Querschnittsansichten von Zwischenstufen beim Ausbilden einer Metall-Oxid-Halbleiter-Vorrichtung (MOS-Vorrichtung) gemäß einigen Ausführungsbeispielen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die nachstehende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale des vorliegenden Gegenstands bereit. Konkrete Beispiele von Komponenten und Anordnungen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich lediglich Beispiele und sind nicht im beschränkenden Sinne gedacht. Zum Beispiel kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachstehenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und kann ebenfalls Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung geschieht zum Zweck der Einfachheit und Klarheit und sie schreibt an sich keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Ausgestaltungen vor.
  • Außerdem können hierin Begriffe, die sich auf räumliche Relativität beziehen, wie z. B. „unterhalb”, „unter”, „unterer”, „oberhalb”, „oberer” und dergleichen, zur Erleichterung der Besprechung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal (zu anderen Elementen oder Merkmalen), wie in den Figuren dargestellt, zu beschreiben. Die Begriffe, die räumliche Relativität betreffen, sollen verschiedene Ausrichtungen des verwendeten oder betriebenen Bauelements zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Die Vorrichtung kann auf eine andere Weise ausgerichtet sein (um 90 Grad gedreht oder anders ausgerichtet) und die hier verwendeten Bezeichnungen, die räumliche Relativität betreffen, können gleichermaßen dementsprechend ausgelegt werden.
  • Eine Metall-Oxid-Halbleiter-Vorrichtung (MOS-Vorrichtung) und ein Verfahren zum Herstellen von dieser sind gemäß verschiedenen Ausführungsbeispielen bereitgestellt. Die Zwischenstufen des Ausbildens der MOS-Vorrichtung sind dargestellt. Die Abwandlungen der Ausführungsformen werden besprochen. In den verschiedenen Ansichten und Ausführungsbeispielen werden gleiche Bezugszeichen verwendet, um gleiche Elemente zu bezeichnen.
  • 1 bis 15 sind Querschnittsansichten von Zwischenstufen beim Ausbilden einer Metall-Oxid-Halbleiter-Vorrichtung (MOS-Vorrichtung) 100 gemäß einigen Ausführungsbeispielen. Nun wird Bezug auf 1 genommen. Ein Wafer, der ein Halbleitersubstrat 110 umfasst, wird bereitgestellt. Das Halbleitersubstrat 110 kann aus einem Halbleitermaterial, wie z. B. Silizium, Siliziumkarbid (SiC), Siliziumgermanium (SiGe), einem III-V-Verbindungshalbleiter oder Kombinationen davon gefertigt werden. Isolationsgebiete, wie z. B. STI-Gebiete (flache Grabenisolation) 200 werden in dem Halbleitersubstrat 110 ausgebildet und werden verwendet, um das aktive Gebiet der MOS-Vorrichtung 100 zu definieren.
  • Ein Gatestapel 120 wird über dem Halbleitersubstrat 110 ausgebildet. Der Gatestapel 120 umfasst ein Dummy-Gatedielektrikum 122 und eine Dummy-Gateelektrode 124. Das Dummy-Gatedielektrikum 122 umfasst in einigen Ausführungsbeispielen Siliziumoxid. In alternativen Ausführungsformen werden auch andere Materialien, wie z. B. Siliziumnitrid, Siliziumkarbid (SiC) und dergleichen, verwendet. Die Dummy-Gateelektrode 124 kann Polysilizium umfassen. In einigen Ausführungsformen umfasst der Gatestapel 120 ferner eine Hartmaske 126 über der Dummy-Gateelektrode 124. Die Hartmaske 126 kann zum Beispiel Siliziumnitrid umfassen, obwohl andere Materialien, wie z. B. Siliziumkarbid (SiC), Siliziumoxinitrid und dergleichen, ebenfalls verwendet werden können. In alternativen Ausführungsformen wird die Hartmaske 126 nicht ausgebildet.
  • Schwach dotierte Drain-/Sourcegebiete (LDD-Gebiete) 130 werden zum Beispiel ausgebildet, indem je nach dem Leitfähigkeitstyp der resultierenden Metall-Oxid-Halbleiter-Vorrichtung (MOS-Vorrichtung) 100 eine p-Typ-Verunreinigung (wie z. B. Bor und/oder Indium) oder eine n-Typ-Verunreinigung (wie z. B. Phosphor und/oder Arsen) in das Halbleitersubstrat 110 implantiert wird. Wenn zum Beispiel die MOS-Vorrichtung 100 eine pMOS-Vorrichtung ist, sind die LDD-Gebiete 130 p-Typ-Gebiete. Wenn zum Beispiel die MOS-Vorrichtung 100 eine nMOS-Vorrichtung ist, sind die LDD-Gebiete 130 n-Typ-Gebiete. Der Gatestapel 120 wirkt als eine Implantationsmaske, so dass die Ränder der LDD-Gebiete 130 im Wesentlichen auf die Ränder des Gatestapels 120 ausgerichtet sind.
  • Nun wird Bezug auf 2 genommen. Gatespacer 140 werden auf Seitenwänden der Gatestapels 120 ausgebildet. In einigen Ausführungsformen umfasst jeder der Gatespacer 140 eine Siliziumoxinitridschicht 142 und eine Siliziumoxidschicht 144. In alternativen Ausführungsformen umfassen die Gatespacer 140 eine oder mehrere Schichten, von denen jede Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid oder andere dielektrische Materialien umfasst. Die vorhandenen Ausbildungsverfahren umfassen eine plasmaunterstützte chemische Gasphasenabscheidung (PECVD), eine chemische Niederdruck-Gasphasenabscheidung (LPCVD), eine subatmosphärische chemische Gasphasenabscheidung (sub-atmospheric chemical vapor deposition, SACVD) und andere Abscheidungsverfahren.
  • Ein Source- und ein Draingebiet (nachstehend als Source-/Draingebiete bezeichnet) 135 werden in dem Halbleitersubstrat 110 ausgebildet. In den Ausführungsformen, in denen die Metall-Oxid-Halbleiter-Vorrichtung (MOS-Vorrichtung) 100 eine pMOS-Vorrichtung ist, sind die Source-/Draingebiete 135 vom p-Typ. In den Ausführungsformen, in denen die MOS-Vorrichtung 100 eine nMOS-Vorrichtung ist, sind die Source-/Draingebiete 135 vom n-Typ. In einigen Ausführungsformen werden Source-/Drainstressoren (ebenfalls mit 135 gekennzeichnet) in dem Halbleitersubstrat 110 ausgebildet. Die Source-/Drainstressoren bilden zumindest Abschnitte der Source-/Draingebiete 135. 2 zeigt die Ausführungsformen, in denen die Source-/Draingebiete 135 die entsprechenden Source-/Drainstressoren vollständig überlappen. In alternativen Ausführungsformen sind die Source-/Draingebiete 135 und die Source-/Drainstressoren teilweise überlappt.
  • Außerdem können in den Ausführungsformen, in denen die Metall-Oxid-Halbleiter-Vorrichtung (MOS-Vorrichtung) 100 eine nMOS-Vorrichtung ist, die Source-/Drainstressoren 135 Silizium-Phosphor (SiP), Siliziumkarbid (SiC) oder dergleichen umfassen. In den Ausführungsformen, in denen die MOS-Vorrichtung 100 eine pMOS-Vorrichtung ist, können die Source-/Drainstressoren 135 Siliziumgermanium (SiGe) umfassen. Die Ausbildung der Source-/Drainstressoren 135 kann durch Ätzen des Halbleitersubstrats 110, um Aussparungen darin auszubilden, und anschließendes Durchführen einer Epitaxie, um die Source-/Drainstressoren 135 in den Aussparungen aufzuwachsen, erzielt werden.
  • Nun wird Bezug auf 3 genommen. Eine Kontakt-Ätzstoppschicht (CESL) 150 wird über dem Gatestapel 120 und den Source-/Draingebieten 135 ausgebildet. In einigen Ausführungsformen umfasst die CESL 150 Siliziumnitrid, Siliziumkarbid (SiC) oder andere dielektrische Materialien. Eine dielektrische Zwischenschicht (ILD) 160 wird über der CESL 150 ausgebildet. Die ILD 160 wird flächendeckend bis zu einer Höhe ausgebildet, die höher ist als eine obere Fläche des Gatestapels 120. Die ILD 160 kann fließfähiges Oxid umfassen, das zum Beispiel unter Verwendung einer FCVD (flowable chemical vapor deposition) ausgebildet wird. Die ILD 160 kann außerdem ein unter Verwendung einer Rotationsbeschichtung ausgebildetes Spin-on-Glas sein. Zum Beispiel kann die ILD 160 Phosphorsilikatglas (PSG), Borphosphorsilikatglas (BSG), mit Bor dotiertes Phosphorsilikatglas (BPSG), Tetraethylorthosilicatoxid (TEOS-Oxid), TiN, SiOC oder andere nicht poröse Low-k-Dielektrikumsmaterialien umfassen.
  • 4 veranschaulicht einen Planarisierungsschritt, der zum Beispiel unter Verwendung eines chemisch-mechanischen Polierens (CMP) durchgeführt wird. Das CMP wird durchgeführt, um überschüssige Abschnitte der dielektrischen Zwischenschicht (ILD) 160 und der Kontakt-Ätzstoppschicht (CESL) 150 zu entfernen, wobei sich die überschüssigen Abschnitte über der oberen Fläche der Hartmaske 126 befinden. Demzufolge wird der Gatestapel 120 freigelegt. In alternativen Ausführungsformen wird die Hartmaske 126 während des CMP entfernt, wobei das CMP auf der oberen Fläche der Dummy-Gateelektrode 124 anhält.
  • Nun wird Bezug auf 5 genommen. Die Hartmaske 126, die Dummy-Gateelektrode 124 und das Dummy-Gatedielektrikum 122 werden entfernt. Eine Öffnung O wird als Folge des Entfernens der Hartmaske 126, der Dummy-Gateelektrode 124 und des Dummy-Gatedielektrikums 122 ausgebildet. In einigen Ausführungsformen ist die Breite W1 der Öffnung O kleiner als ungefähr 25 nm und kann in einem Bereich von ungefähr 18 nm bis ungefähr 22 nm liegen. Es versteht sich jedoch, dass die in der gesamten Beschreibung genannten Werte lediglich Beispiele sind und durch andere Werte ersetzt werden können. Außerdem kann die Tiefe D1 der Öffnung O größer sein als ungefähr 40 nm. Das Aspektverhältnis D1/W1 der Öffnung O kann höher als ungefähr 1,3, höher als ungefähr 7 oder höher als ungefähr 10 sein.
  • Nun wird Bezug auf 6 genommen. Eine dielektrische Schicht 121 wird ausgebildet. In einigen Ausführungsformen umfasst die Gatedielektrikumsschicht 121 eine Grenzflächenschicht (Interfacial Layer, IL, der untere Abschnitt der Gatedielektrikumsschicht 121), die eine dielektrische Schicht ist. In einigen Ausführungsformen umfasst die IL eine Oxidschicht, wie z. B. eine Siliziumoxidschicht, die mithilfe einer thermischen Oxidation des Halbleitersubstrats 110, einer chemischen Oxidation oder eines Abscheidungsschritts ausgebildet werden kann. Die Gatedielektrikumsschicht 121 kann außerdem eine High-k-Dielektrikumsschicht umfassen (der obere Abschnitt der Gatedielektrikumsschicht 121), die ein High-k-Dielektrikumsmaterial, wie z. B. Hafniumoxid, Lanthanoxid, Aluminiumoxid oder Kombinationen davon, umfasst. Die Dielektrizitätskonstante (k-Wert) des High-k-Dielektrikumsmaterials ist höher als ungefähr 3,9, und kann höher als ungefähr 7, und zuweilen so hoch wie ungefähr 21 oder höher sein. Die High-k-Dielektrikumsschicht liegt über der IL und kann mit ihr in Kontakt stehen.
  • Wie in 6 dargestellt, wird eine Diffusionsbarriereschicht 123 über der Gatedielektrikumsschicht 121 ausgebildet. In einigen Ausführungsformen umfasst die Diffusionsbarriereschicht 123 TiN, TaN oder Kombinationen davon. Zum Beispiel kann die Diffusionsbarriereschicht 123 eine TiN-Schicht (der untere Abschnitt der Diffusionsbarriereschicht 123) und eine TaN-Schicht (der obere Abschnitt der Diffusionsbarriereschicht 123) über der TiN-Schicht umfassen. Die TiN-Schicht kann eine Dicke aufweisen, die kleiner als ungefähr 65 Å ist, und die TaN-Schicht kann eine Dicke aufweisen, die kleiner als ungefähr 20 Å ist.
  • Eine Metallschicht 125 wird über der Diffusionsbarriereschicht 123 ausgebildet. In den Ausführungsformen, in denen die resultierende Metall-Oxid-Halbleiter-Vorrichtung (MOS-Vorrichtung) 100 eine nMOS-Vorrichtung ist, steht die Metallschicht 125 mit der Diffusionsbarriereschicht 123 in Kontakt. Zum Beispiel kann in den Ausführungsformen, in denen die Diffusionsbarriereschicht 123 eine TiN-Schicht und eine TaN-Schicht umfasst, die Metallschicht 125 in physischem Kontakt mit der TaN-Schicht stehen. In alternativen Ausführungsformen, in denen die resultierende MOS-Vorrichtung 100 eine pMOS-Vorrichtung ist, wird eine zusätzliche TiN-Schicht (nicht dargestellt) zwischen der TaN-Schicht (in der Diffusionsbarriereschicht 123) und der darüberliegenden Metallschicht 125 ausgebildet und steht mit ihnen in Kontakt. Die zusätzliche TiN-Schicht stellt die für die pMOS-Vorrichtung geeignete Austrittsarbeit bereit, die höher ist als die Midgap-Austrittsarbeit (ungefähr 4,5 eV), die in der Mitte zwischen dem Valenzband und dem Leitungsband von Silizium liegt. Die Austrittsarbeit, die höher als die Midgap-Austrittsarbeit ist, wird als eine p-Austrittsarbeit bezeichnet, und das jeweilige Metall, das die p-Austrittsarbeit aufweist, wird als p-Metall bezeichnet.
  • Die Metallschicht 125 stellt die für die nMOS-Vorrichtung geeignete Austrittsarbeit bereit, die kleiner ist als die Midgap-Austrittsarbeit. Die Austrittsarbeit, die kleiner ist als die Midgap-Austrittsarbeit, wird als eine n-Austrittsarbeit bezeichnet, und das jeweilige Metall, das die n-Austrittsarbeit aufweist, wird als n-Metall bezeichnet. In einigen Ausführungsformen ist die Metallschicht 125 ein n-Metall, das eine Austrittsarbeit aufweist, die niedriger als ungefähr 4,3 eV ist. Die Austrittsarbeit der Metallschicht 125 kann außerdem in einem Bereich von ungefähr 3,8 eV bis ungefähr 4,6 eV liegen. Die Metallschicht 125 kann gemäß einigen Ausführungsformen Titan-Aluminium (TiAl) umfassen (das andere Elemente umfassen kann, oder frei oder im Wesentlichen frei von anderen Elementen sein kann). Die Ausbildung der Metallschicht 125 kann mithilfe einer physikalischen Gasphasenabscheidung (PVD) erzielt werden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die Metallschicht 50 bei Raumtemperatur (zum Beispiel von ungefähr 20°C bis ungefähr 25°C) ausgebildet. In alternativen Ausführungsformen wird die Metallschicht 125 bei einer erhöhten Temperatur ausgebildet, die höher als die Raumtemperatur, zum Beispiel höher als 200°C ist.
  • Eine Sperrschicht 127 wird über der der Metallschicht 125 ausgebildet. Die Sperrschicht 127 kann in einigen Ausführungsformen TiN umfassen. Die Sperrschicht 127 kann unter Verwendung einer Atomlagenabscheidung (ALD) ausgebildet werden. In einigen Ausführungsformen weist die Sperrschicht 127 eine Dicke in einem Bereich von ungefähr 2 nm bis ungefähr 7 nm auf.
  • Eine Benetzungsschicht 128, die eine Fähigkeit aufweist, an dem anschließend ausgebildeten Füllmetall 129 während des Aufschmelzens des Füllmetalls 129 anzuhaften (und es zu benetzen), wird über der Sperrschicht 127 ausgebildet. In einigen Ausführungsformen ist die Benetzungsschicht 128 eine Kobaltschicht, die unter Verwendung einer Atomlagenabscheidung (ALD) oder einer chemischen Gasphasenabscheidung (CVD) ausgebildet werden kann. In einigen Ausführungsformen weist die Benetzungsschicht 128 eine Dicke in einem Bereich von ungefähr 1 nm bis ungefähr 3 nm auf.
  • Das Füllmetall 129 wird ausgebildet, um den verbleibenden Abschnitt der Öffnung O zu füllen (wie in 5 dargestellt). Das Füllmetall 129 kann Aluminium oder eine Aluminiumlegierung umfassen, das/die ebenfalls unter Verwendung einer physikalischen Gasphasenabscheidung (PVD), einer chemischen Gasphasenabscheidung (CVD) oder dergleichen ausgebildet werden kann. Das Füllmetall 129 kann aufgeschmolzen werden, um die verbleibende Öffnung O vollständig zu füllen, wie in 5 dargestellt. Das Ausbilden der Benetzungsschicht 128 verbessert das Benetzen des Füllmetalls 129 an den darunterliegenden Schichten.
  • 7 zeigt einen Planarisierungsschritt (zum Beispiel ein chemisch-mechanisches Polieren (CMP)) zum Entfernen von überschüssigen Abschnitten der Schichten 129, 128, 127, 125, 123 und 121, wobei sich die überschüssigen Abschnitte über der dielektrischen Zwischenschicht (ILD) 160 befinden. Die verbleibenden Abschnitte der Schichten 129, 128, 127, 125, 123 und 121 bilden einen metallhaltigen Ersatzgatestapel. Jeder der verbleibenden Abschnitte der Schichten 129, 128, 127, 125, 123 und 121 kann einen unteren Abschnitt und Seitenwandabschnitte über dem unteren Abschnitt und mit ihm verbunden umfassen.
  • Nun wird Bezug auf 8 genommen. Ein Oxidfilm 170 wird auf der dielektrischen Zwischenschicht (ILD) 160 und dem Gatestapel 120 gemäß einigen Ausführungsformen ausgebildet. Der Oxidfilm 170 ist ein durchgängiger Film. Der Oxidfilm 170 kann die ILD 160 und den Gatestapel 120 abdecken oder in direktem Kontakt mit ihnen stehen. Der Oxidfilm 170 wird zum Beispiel aus Siliziumoxid, Aluminiumoxid oder anderen oxidhaltigen Materialien, die für ein Anhaften an der ILD 160 und der nachfolgend ausgebildeten Schicht geeignet sind, gefertigt. Der Oxidfilm 170 kann eine Dicke in einem Bereich von ungefähr 10 Å. bis ungefähr 30 Å aufweisen. Der Oxidfilm 170 kann zum Beispiel unter Verwendung einer chemischen Gasphasenabscheidung (CVD) ausgebildet werden.
  • Eine Kontakt-Ätzstoppschicht (CESL) 175 wird gemäß einigen Ausführungsformen über der dielektrischen Zwischenschicht (ILD) 160 und dem Gatestapel 120 ausgebildet. Die CESL 175 kann auf dem Oxidfilm 170 ausgebildet werden. Die CESL 175 wird aus Siliziumnitrid oder anderen geeigneten Materialien gefertigt.
  • Ausführungsformen der Offenbarung weisen viele Abwandlungen auf. Zum Beispiel wird in alternativen Ausführungsformen der Oxidfilm 170 nicht ausgebildet. Der Gatestapel 120 steht in direktem Kontakt mit der Kontakt-Ätzstoppschicht (CESL) 175.
  • Eine Schutzschicht 180 wird auf der Kontakt-Ätzstoppschicht (CESL 175) ausgebildet. Die Schutzschicht 180 wird gemäß einigen Ausführungsformen derart ausgelegt, dass sie die CESL 175 vor Schäden während eines nachfolgendenden PAI-Prozesses (pre-amorphized implantation) schützt. Die Schutzschicht 180 umfasst zum Beispiel eine PEOX-Schicht (plasmaunterstütztes Oxid).
  • Nun wird Bezug auf 9 genommen. Die Schutzschicht 180, die Kontakt-Ätzstoppschicht (CESL) 175, der Oxidfilm 170, die dielektrische Zwischenschicht (ILD) 160 und die Kontakt-Ätzstoppschicht (CESL) 150 können strukturiert werden, um Kontaktlöcher C auszubilden, die jeweils die Source-/Draingebiete 135 freilegen. Ein fotolithografischer Prozess und ein Ätzprozess können zum Strukturieren verwendet werden. Zum Beispiel kann eine Fotolackätzmaske erzeugt werden, indem eine Fotolackschicht auf der oberen Fläche der Schutzschicht 180 aufgetragen wird, die Fotolackschicht mit einer Bestrahlungsstruktur belichtet wird und anschließend unter Verwendung eines Fotolackentwicklers die Struktur in der Fotolackätzmaske entwickelt wird. Die Fotolackätzmaske kann derart angeordnet werden, dass Abschnitte der Schutzschicht 180, der CESL 175, des Oxidfilms 170, der ILD 160 und der CESL 150 nicht durch die Fotolackätzmaske geschützt werden, um die Kontaktlöcher C bereitzustellen.
  • Die freigelegten Abschnitte der Schutzschicht 180, der Kontakt-Ätzstoppschicht (CESL) 175, des Oxidfilms 170, der dielektrischen Zwischenschicht (ILD) 160 und der Kontakt-Ätzstoppschicht (CESL) 150 werden dann entfernt, um die Kontaktlöcher C auszubilden. In einigen Ausführungsformen werden Abschnitte der Source-/Draingebiete 135 ebenfalls entfernt, um jeweils Aussparungen R in den Source-/Draingebieten 135 auszubilden. Die Aussparungen R kommunizieren jeweils mit den Kontaktlöchern C.
  • In einigen Ausführungsformen werden die Kontaktlöcher C und die Aussparungen R unter Verwendung einer Kombination aus Trockenätzen und Nassätzen ausgebildet. Insbesondere können die freigelegten Abschnitte der Schutzschicht 180, der Kontakt-Ätzstoppschicht (CESL) 175, des Oxidfilms 170, der dielektrischen Zwischenschicht (ILD) 160 und der Kontakt-Ätzstoppschicht (CESL) 150 entfernt werden, um unter Verwendung eines Trockenätzens, wie z. B. eines reaktiven Ionenätzens (RIE), die Kontaktlöcher C auszubilden. Dann können Abschnitte der Source-/Draingebiete 135 entfernt werden, um unter Verwendung eines Nassätzens die Aussparungen R auszubilden.
  • Nachdem die Aussparungen R ausgebildet wurden, kann ein Oxid auf Seitenwänden S und unteren Flächen B der Aussparungen R ausgebildet werden. Das Oxid stellt ein Nebenprodukt des Ätzens zum Ausbilden der Aussparungen R dar und weist eine Dicke auf, die kleiner als ungefähr 15 Å ist. Das Oxid auf zumindest den Seitenwänden S der Aussparungen R wird entfernt oder physisch gereinigt. In einigen Ausführungsformen wird das Oxid auf den Seitenwänden S der Aussparungen R unter Verwendung eines Spatterns mit einem Inertgas, wie z. B. eines Argon-Spatterns, entfernt. In einigen Ausführungsformen wird das Oxid auf den unteren Flächen B der Aussparungen R ebenfalls entfernt oder mithilfe des Spatterns gereinigt.
  • Nun wird Bezug auf 10 genommen. Eine dielektrische Spacer-Liner-Schicht (dielectric spacer liner, DSL) 190 wird gemäß einigen Ausführungsformen konform auf der Schutzschicht 180, Seitenwänden der Kontaktlöcher C und der Seitenwänden S und den unteren Flächen B der Aussparungen R ausgebildet. Die DSL-Schicht 190 wird derart ausgelegt, dass sie die Seitenwände der Kontaktlöcher C vor Schäden im nachfolgenden PAI-Prozess (Präamorphisierungsimplantation) schützt. Die DSL-Schicht 190 wird zum Beispiel aus Siliziumoxikarbid (SiOC), Siliziumoxinitrid (SiON), Siliziumdioxid (SiO2), Siliziumnitrid (SiN), anderen geeigneten Materialien oder Kombinationen davon gefertigt. Die DSL-Schicht 190 wird zum Beispiel mithilfe einer Atomlagenabscheidung (ALD) oder anderer geeigneter Prozesse ausgebildet.
  • In einigen Ausführungsformen ist die dielektrische Spacer-Liner-Schicht (DSL-Schicht) 190 eine konform abgeschiedene Schicht. Der Begriff „konform abgeschiedene Schicht” bezeichnet eine Schicht, die eine Dicke aufweist, die nicht mehr als 20% nach oben oder nach unter von einem Mittelwert der Dicke der Schicht abweicht.
  • Da das Oxid auf den Seitenwänden S der Aussparungen R entfernt oder physisch gereinigt wird, kann die dielektrische Spacer-Liner-Schicht (DSL-Schicht) 190 auf den Seitenwänden S der Aussparungen R ausgebildet werden. Die DSL-Schicht 190 auf den Seitenwänden S der Aussparungen R wird derart ausgelegt, dass sie verhindert, dass ein in dem nachfolgenden Prozess verwendetes Ätzmittel durch die DSL-Schicht 190, die Source-/Draingebiete 135, die Gatespacer 140 und/oder das Substrat 110 hindurchdringt und den Gatestapel 120 beschädigt.
  • Nun wird Bezug auf 11 genommen. Ein Ätzprozess wird durchgeführt, um die dielektrische Spacer-Liner-Schicht (DSL-Schicht) 190 auf den unteren Flächen B der Aussparungen R zu entfernen, so dass Abschnitte der Source-/Draingebiete 135 freigelegt werden. Der Ätzprozess umfasst zum Beispiel einen Argonplasma-Ätzprozess.
  • Danach kann ein Reinigungsprozess durchgeführt werden, um die von dem Ätzprozess verbliebenen Rückstände der dielektrischen Spacer-Liner-Schicht (DSL-Schicht) 190 auf den unteren Flächen B der Aussparungen R zu reinigen. Der Reinigungsprozess umfasst zum Beispiel einen Reinigungsprozess mit einer Ammoniumhydroxid-Wasserstoffperoxid-Wasser-Mischung (APM-Reinigungsprozess), der eine Reinigungslösung verwendet, die NH4OH, H2O2 und H2O enthält.
  • Ein PAI-Prozess (Präamorphisierungsimplantation) kann durchgeführt werden, um den Dotierstoff-Channeling-Effekt zu reduzieren und die Dotierstoffaktivierung zu verbessern. In einigen Ausführungsformen wird Silizium, Germanium oder Kohlenstoff verwendet. In alternativen Ausführungsformen werden Inertgase, wie z. B. Neon, Argon, Krypton, Xenon und/oder Radon, verwendet. Der PAI-Prozess verhindert, dass nachfolgend dotierten Verunreinigungen durch Räume innerhalb der Kristallgitterstruktur geleitet (channeling) werden und in größere als erwünscht Tiefen hineingelangen. Abschnitte der Source-/Draingebiete 135, die freigelegt und an den unteren Flächen B der Aussparungen R angeordnet sind, werden als Folge des PAI-Prozesses in einen amorphen Zustand versetzt.
  • Nun wird Bezug auf 12 genommen. Ein metallhaltiges Material 137 wird auf den Aussparungen R ausgebildet. Das metallhaltige Material 137 kann auf der dielektrischen Spacer-Liner-Schicht (DSL-Schicht) 190 und den unteren Flächen B der Aussparungen R abgeschieden werden. In einigen Ausführungsformen ist das metallhaltige Material 137 eine konform abgeschiedene Schicht. In alternativen Ausführungsformen füllt das metallhaltige Material 137 die Aussparungen R.
  • Das metallhaltige Material 137 kann unter Verwendung einer physikalischen Gasphasenabscheidung (PVD) oder einer chemischen Gasphasenabscheidung (CVD) abgeschieden werden. Zu Beispielen von PVD, die für das Ausbilden des metallhaltigen Materials 137 geeignet sind, gehören Sputtern und Plattieren. In einigen Ausführungsformen kann das metallhaltige Material 137 Nickel oder eine Nickel-Platin-Legierung umfassen. In alternativen Ausführungsformen kann das metallhaltige Material 137 Kobalt (Co), Wolfram (W), Titan (Ti), Tantal (Ta), Aluminium (Al), Platin (Pt), Ytterbium (Yb), Molybdän (Mo), Erbium (Er) oder Kombinationen davon umfassen. Das metallhaltige Material 137 kann eine Dicke in einem Bereich von ungefähr 5 nm bis ungefähr 20 nm aufweisen. In alternativen Ausführungsformen kann das metallhaltige Material 137 eine Dicke in einem Bereich von ungefähr 6 nm bis ungefähr 15 nm aufweisen.
  • Nun wird Bezug auf 13 genommen. Nach der Abscheidung des metallhaltigen Materials 137 wird die Struktur einem Ausheilungsschritt unterzogen, der eine schnelle thermische Ausheilung umfasst, aber nicht darauf beschränkt ist. Während des Ausheilungsschritts reagiert das abgeschiedene metallhaltige Material 137 mit Abschnitten der Source-/Draingebiete 135, die zu den Aussparungen R benachbart sind, wodurch Metall-Halbleiter-Legierungskontakte 139, wie z. B. Metallsilizid, ausgebildet werden. In einigen Ausführungsformen wird der Ausheilungsschritt bei einer Temperatur, die in einem Bereich von ungefähr 350°C bis ungefähr 600°C liegt, über eine Zeitdauer, die in einem Bereich von ungefähr 1 Sekunde bis ungefähr 90 Sekunden liegt, durchgeführt.
  • Nach dem Ausheilungsschritt wird das verbleibende metallhaltige Material, das nicht in die Metall-Halbleiter-Legierungskontakte 139 umgewandelt wurde (nachstehend als nicht umgesetztes metallhaltiges Material bezeichnet), entfernt. Das nicht umgesetzte metallhaltige Material kann mithilfe eines Ätzprozesses, der gegenüber den Metall-Halbleiter-Legierungskontakten 139 selektiv ist, entfernt werden. Der Ätzprozess kann ein Nassätzen, Trockenätzen oder Kombinationen davon umfassen. In einigen Ausführungsformen wird das nicht umgesetzte metallhaltige Material mithilfe eines Nassätzens entfernt. Ein Ätzmittel, wie z. B. heiße Phosphorsäure, wird gewählt, um das nicht umgesetzte metallhaltige Material zu entfernen.
  • Die dielektrische Spacer-Liner-Schicht (DSL-Schicht) 190 wird auf den Seitenwänden S der Aussparungen R ausgebildet, und die DSL-Schicht 190 wird aus einem Material gefertigt, das verhindern kann, dass das in dem Nassätzen des nicht umgesetzten metallhaltigen Materials verwendete Ätzmittel hindurchdringt. Daher wird blockiert, dass das Ätzmittel durch die DSL-Schicht 190, die Source-/Draingebiete 135, die Gatespacer 140 und/oder das Substrat 110 hindurchdringt und den Gatestapel 120 beschädigt.
  • Nun wird Bezug auf 14 genommen. Eine Barriereschicht 197 wird auf der dielektrischen Spacer-Liner-Schicht (DSL-Schicht) 190 und den Metall-Halbleiter-Legierungskontakten 139 ausgebildet. Die Barriereschicht 197 wird aus einem Material gefertigt, das einen Leiter in dem Kontaktloch C an der DSL-Schicht 190 anhaften und eine Diffusion des Leiters in die DSL-Schicht 190 stoppen kann. Wenn in einigen Ausführungsformen der Leiter in dem Kontaktloch C aus Wolfram (W) gefertigt wird, wird die Barriereschicht 197 zum Beispiel aus Titannitrid (TiN), Titan (Ti)/TiN, Ti oder anderen auf Übergangsmetallen basierenden Materialien oder Kombinationen davon gefertigt. Die Barriereschicht 197 wird zum Beispiel mithilfe einer physikalischen Gasphasenabscheidung (PVD), einer ionisierten physikalischen Gasphasenabscheidung (IPVD), einer Atomlagenabscheidung (ALD), einer chemischen Gasphasenabscheidung (CVD) oder Kombinationen davon ausgebildet.
  • Ein Leiter 199 überfüllt die Kontaktöffnungen C. Der Leiter 199 wird aus Metall, wie z. B. Wolfram (W), oder anderen geeigneten leitfähigen Materialien gefertigt. Der Leiter 199 wird zum Beispiel mithilfe einer elektrochemischen Abscheidung, einer physikalischen Gasphasenabscheidung (PVD), einer chemischen Gasphasenabscheidung (CVD) oder Kombinationen davon ausgebildet.
  • 15 veranschaulicht einen Planarisierungsschritt, der zum Beispiel unter Verwendung eines chemisch-mechanischen Polierens (CMP) durchgeführt wird. Das CMP wird durchgeführt, um den Leiter 199, die Barriereschicht 197 und die DSL-Schicht 195 außerhalb der Kontaktlöcher C und über der oberen Fläche der Schutzschicht 180 zu entfernen. Nach dem CMP bilden der Leiter 199 und die Barriereschicht 197, die in den Kontaktlöchern C verbleiben, Kontaktstöpsel, die elektrisch mit den Metall-Halbleiter-Legierungskontakten 139 und den Source-/Draingebieten 135 verbunden sind.
  • Es versteht sich, dass für die vorstehend dargestellten Ausführungsformen zusätzliche Prozesse durchgeführt werden können, um die Fertigung einer Halbleitervorrichtung zu vervollständigen. Zum Beispiel können diese zusätzlichen Prozesse umfassen: Ausbilden von Verbindungsstrukturen (z. B. Leitungen und Durchkontaktierungen, Metallschichten und dielektrischen Zwischenschichten, die eine elektrische Verbindung mit der Halbleitervorrichtung bereitstellen), Ausbilden von Passivierungsschichten, und Häusen der Halbleitervorrichtung.
  • Vorstehend beschriebene Ausführungsformen von Halbleitervorrichtungen entfernen das Oxid auf den Seitenwänden S der Aussparungen R vor dem Ausbilden der dielektrischen Spacer-Liner-Schicht (DSL-Schicht) 190. Daher kann die DSL-Schicht 190 auf den Seitenwänden S der Aussparungen R ausgebildet werden. Die DSL-Schicht 190 kann aus einem Material gefertigt werden, das verhindern kann, dass ein in dem nachfolgenden Nassätzen des nicht umgesetzten metallhaltigen Materials verwendetes Ätzmittel hindurchdringt. Daher wird während des Nassätzens des nicht umgesetzten metallhaltigen Materials blockiert, dass das Ätzmittel durch die DSL-Schicht 190, die Source-/Draingebiete 135, die Gatespacer 140 und/oder das Substrat 110 hindurchdringt und den Gatestapel 120 beschädigt.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst eine Halbleiterstruktur ein Halbleitersubstrat, mindestens eine dielektrische Schicht, eine dielektrische Spacer-Liner-Schicht (DSL-Schicht) und mindestens einen Leiter. Die dielektrische Schicht ist auf dem Halbleitersubstrat vorhanden. Die dielektrische Schicht weist mindestens ein Kontaktloch auf, das mindestens einen Abschnitt des Halbleitersubstrats freilegt. Das Halbleitersubstrat weist mindestens eine Aussparung auf, die mit dem Kontaktloch kommuniziert. Die Aussparung weist eine untere Fläche und mindestens eine Seitenwand auf. Die DSL-Schicht ist zumindest auf der Seitenwand der Aussparung vorhanden. Der Leiter ist zumindest teilweise in dem Kontaktloch vorhanden und ist elektrisch mit dem Halbleitersubstrat verbunden.
  • Gemäß einigen alternativen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren zum Herstellen einer Halbleiterstruktur ein Ausbilden von mindestens einer dielektrischen Schicht auf einem Halbleitersubstrat. Mindestens ein Kontaktloch wird in der dielektrischen Schicht ausgebildet, um mindestens einen Abschnitt des Halbleitersubstrats freizulegen. Mindestens eine Aussparung wird in dem Halbleitersubstrat ausgebildet, wobei die Aussparung mit dem Kontaktloch kommuniziert, und die Aussparung eine untere Fläche und mindestens eine Seitenwand aufweist. Mindestens eine dielektrische Spacer-Liner-Schicht (DSL-Schicht) wird zumindest auf der Seitenwand der Aussparung ausgebildet. Mindestens ein Leiter wird zumindest teilweise in dem Kontaktloch ausgebildet, wobei der Leiter elektrisch mit dem Halbleitersubstrat verbunden wird.
  • Gemäß weiteren alternativen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren zum Herstellen einer Halbleiterstruktur ein Ausbilden von mindestens einem Source-/Draingebiet in einem Halbleitersubstrat. Mindestens eine dielektrische Schicht wird zumindest auf dem Source-/Draingebiet ausgebildet. Mindestens ein Kontaktloch wird in der dielektrischen Schicht ausgebildet, um mindestens einen Abschnitt des Source-/Draingebiets freizulegen, wobei das Ausbilden des Kontaktlochs ferner mindestens eine Aussparung in dem Source-/Draingebiet umfasst, und die Aussparung eine untere Fläche und mindestens eine Seitenwand aufweist. Mindestens eine Seitenwand der Aussparung wird physisch gereinigt. Mindestens eine dielektrische Spacer-Liner-Schicht (DSL-Schicht) wird auf der dielektrischen Schicht, dem Kontaktloch und der Aussparung ausgebildet. Die DSL-Schicht auf der unteren Fläche der Aussparung wird entfernt. Mindestens ein Leiter wird in dem Kontaktloch ausgebildet, wobei der Leiter mit dem Source-/Draingebiet elektrisch verbunden wird.
  • Das Vorstehende skizziert Merkmale von mehreren Ausführungsformen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Ein Fachmann sollte erkennen, dass er die vorliegende Offenbarung als eine Grundlage für Entwerfen und Modifizieren anderer Prozesse und Strukturen leicht verwenden kann, um die gleichen Aufgaben durchzuführen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen zu erzielen. Ein Fachmann soll ebenfalls verstehen, dass derartige äquivalente Ausführungen nicht vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Modifizierungen hier vornehmen kann, ohne vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Halbleiterstruktur, umfassend: ein Halbleitersubstrat, mindestens eine dielektrische Schicht, die auf dem Halbleitersubstrat vorhanden ist, wobei die dielektrische Schicht mindestens ein Kontaktloch aufweist, das mindestens einen Abschnitt des Halbleitersubstrats freilegt, wobei das Halbleitersubstrat mindestens eine Aussparung aufweist, die mit dem Kontaktloch kommuniziert, und die Aussparung eine untere Fläche und mindestens eine Seitenwand aufweist, eine dielektrische Spacer-Liner-Schicht (DSL-Schicht), die zumindest auf der Seitenwand der Aussparung vorhanden ist, und mindestens einen Leiter, der zumindest teilweise in dem Kontaktloch vorhanden und elektrisch mit dem Halbleitersubstrat verbunden ist.
  2. Halbleiterstruktur nach Anspruch 1, ferner umfassend: mindestens einen Metall-Halbleiter-Legierungskontakt, der in der Aussparung vorhanden ist, wobei der Leiter elektrisch mit dem Halbleitersubstrat über den Metall-Halbleiter-Legierungskontakt verbunden ist.
  3. Halbleiterstruktur nach Anspruch 2, wobei die DSL-Schicht aus einem Material gefertigt ist, das verhindert, dass ein im Ausbilden des Metall-Halbleiter-Legierungskontakts verwendetes Ätzmittel hindurchdringt.
  4. Halbleiterstruktur nach einem der vorhergehenden Ansprüche, wobei die DSL-Schicht aus Siliziumoxikarbid (SiOC), Siliziumoxinitrid (SiON), Siliziumdioxid (SiO2), Siliziumnitrid (SiN) oder Kombinationen davon gefertigt ist.
  5. Halbleiterstruktur nach einem der vorhergehenden Ansprüche, wobei die DSL-Schicht ferner auf mindestens einer Seitenwand des Kontaktlochs vorhanden ist.
  6. Halbleiterstruktur nach einem der vorhergehenden Ansprüche, wobei das Halbleitersubstrat mindestens einen Stressor darin aufweist, das Kontaktloch mindestens einen Abschnitt des Stressors freilegt und die Aussparung in dem Stressor vorhanden ist.
  7. Verfahren zum Herstellen einer Halbleiterstruktur, wobei das Verfahren umfasst: Ausbilden von mindestens einer dielektrischen Schicht auf einem Halbleitersubstrat, Ausbilden von mindestens einem Kontaktloch in der dielektrischen Schicht, um mindestens einen Abschnitt des Halbleitersubstrats freizulegen, Ausbilden von mindestens einer Aussparung in dem Halbleitersubstrat, wobei die Aussparung mit dem Kontaktloch kommuniziert, und die Aussparung eine untere Fläche und mindestens eine Seitenwand aufweist, Ausbilden von mindestens einer dielektrischen Spacer-Liner-Schicht (DSL-Schicht) zumindest auf der Seitenwand der Aussparung, und Ausbilden von mindestens einem Leiter zumindest teilweise in dem Kontaktloch, wobei der Leiter elektrisch mit dem Halbleitersubstrat verbunden wird.
  8. Verfahren nach Anspruch 7, ferner umfassend: Entfernen eines Oxids auf zumindest der Seitenwand der Aussparung vor dem Ausbilden der DSL-Schicht.
  9. Verfahren nach Anspruch 8, wobei das Oxid physisch entfernt wird.
  10. Verfahren nach Anspruch 8, wobei das Oxid durch Spattern mit einem Inertgas entfernt wird.
  11. Verfahren nach Anspruch 8, wobei das Oxid durch Argon-Spattern entfernt wird.
  12. Verfahren nach einem der Ansprüche 7 bis 11, ferner umfassend: Ausbilden eines metallhaltigen Materials zumindest in der Aussparung, Umwandeln des metallhaltigen Materials und eines zu der Aussparung benachbarten Abschnitts des Halbleitersubstrats in einen Metall-Halbleiter-Legierungskontakt, und Entfernen des verbleibenden metallhaltigen Materials, das nicht in den Metall-Halbleiter-Legierungskontakt umgewandelt wurde.
  13. Verfahren nach Anspruch 12, wobei die DSL-Schicht aus einem Material gefertigt wird, das verhindert, dass ein beim Entfernen des verbleibenden metallhaltigen Materials verwendetes Ätzmittel hindurchdringt.
  14. Verfahren nach einem der Ansprüche 7 bis 13, wobei die DSL-Schicht aus Siliziumoxikarbid (SiOC), Siliziumoxinitrid (SiON), Siliziumdioxid (SiO2), Siliziumnitrid (SiN) oder Kombinationen davon gefertigt wird.
  15. Verfahren nach einem der Ansprüche 7 bis 14, wobei das Ausbilden der DSL-Schicht ferner die DSL-Schicht auf mindestens einer Seitenwand des Kontaktlochs ausbildet.
  16. Verfahren zum Herstellen einer Halbleiterstruktur, wobei das Verfahren umfasst: Ausbilden von mindestens einem Source-/Draingebiet in einem Halbleitersubstrat, Ausbilden von mindestens einer dielektrischen Schicht zumindest auf dem Source-/Draingebiet, Ausbilden von mindestens einem Kontaktloch in der dielektrischen Schicht, um mindestens einen Abschnitt des Source-/Draingebiets freizulegen, wobei das Ausbilden des Kontaktlochs ferner mindestens eine Aussparung in dem Source-/Draingebiet ausbildet, und die Aussparung eine untere Fläche und mindestens eine Seitenwand aufweist, physisches Reinigen von zumindest der Seitenwand der Aussparung, Ausbilden von mindestens einer dielektrischen Spacer-Liner-Schicht (DSL-Schicht) auf der dielektrischen Schicht, dem Kontaktloch und der Aussparung, Entfernen der DSL-Schicht auf der unteren Fläche der Aussparung, und Ausbilden von mindestens einem Leiter in dem Kontaktloch, wobei der Leiter elektrisch mit dem Source-/Draingebiet verbunden wird.
  17. Verfahren nach Anspruch 16, wobei das physische Reinigen ein Oxid zumindest auf der Seitenwand der Aussparung entfernt.
  18. Verfahren nach Anspruch 16 oder 17, ferner umfassend: Ausbilden von mindestens einem Gatestapel auf dem Halbleitersubstrat.
  19. Verfahren nach Anspruch 18, ferner umfassend: Ausbilden eines metallhaltigen Materials zumindest in der Aussparung, Umwandeln des metallhaltigen Materials und eines zu der Aussparung benachbarten Abschnitts des Source-/Draingebiets in einen Metall-Halbleiter-Legierungskontakt, Entfernen des verbleibenden metallhaltigen Materials, das nicht in den Metall-Halbleiter-Legierungskontakt umgewandelt wurde, mithilfe eines Ätzmittels, und Blockieren mithilfe der DSL-Schicht, dass das Ätzmittel in den Gatestapel gelangt.
  20. Verfahren nach Anspruch 18 oder 19, wobei der Gatestapel ein metallhaltiger Gatestapel ist.
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