DE102017112753A1 - Halbleitervorrichtung und Verfahren - Google Patents

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Chia-Sheng FAN
Bao-Ru Young
Tung-Heng Hsieh
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Eine Halbleitervorrichtung und ein Verfahren umfasst: Ausbilden einer ersten Finne und einer zweiten Finne auf einem Substrat; Ausbilden eines Dummy-Gate-Materials über der ersten Finne und der zweiten Finne; Ausbilden einer Aussparung in dem Dummy-Gate-Material zwischen der ersten Finne und der zweiten Finne; Ausbilden eines Opferoxids auf Seitenwänden des Dummy-Gate-Materials in der Aussparung; Einfüllen eines Isolationsmaterials zwischen dem Opferoxid auf den Seitenwänden des Dummy-Gate-Materials in der Aussparung; Entfernen des Dummy-Gate-Materials und des Opferoxids; und Ausbilden eines ersten Ersatzgates über der ersten Finne und eines zweiten Ersatzgates über der zweiten Finne.

Description

  • STAND DER TECHNIK
  • Halbleitervorrichtungen werden in einer Vielfalt von elektronischen Anwendungen, wie zum Beispiel Personalcomputern, Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten, verwendet. Halbleitervorrichtungen werden in der Regel gefertigt, indem sequenziell isolierende oder dielektrische Schichten, leitfähige Schichten und Halbleitermaterialschichten über einem Halbleitersubstrat abgeschieden werden, und die verschiedenen Materialschichten unter Verwendung von Lithografie und Ätzprozessen strukturiert werden, um Schaltungskomponenten und -elemente darauf auszubilden.
  • Die Halbleiterindustrie verbessert beständig die Integrationsdichte verschiedener elektronischer Komponenten (z.B. Transistoren, Dioden, Widerstände, Kondensatoren usw.), indem die minimale Merkmalgröße fortlaufend reduziert wird, was ermöglicht, dass mehr Komponenten in eine bestimmte Fläche integriert werden. Da jedoch die minimalen Merkmalgrößen reduziert werden, treten zusätzliche Probleme innerhalb jedes der verwendeten Prozesse auf, und diese zusätzlichen Probleme sollten angegangen werden.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten aus der nachstehenden ausführlichen Beschreibung verstanden, wenn sie zusammen mit den begleitenden Figuren gelesen wird. Es ist zu beachten, dass gemäß dem Standardverfahren in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Vielmehr können die Abmessungen der verschiedenen Merkmale zur Klarheit der Erörterung beliebig vergrößert oder verkleinert sein.
    • 1 zeigt ein Beispiel eines FinFET in einer dreidimensionalen Ansicht gemäß einigen Ausführungsformen.
    • 2A bis19C sind Querschnittsansichten und Draufsichten von Zwischenstufen im Herstellen von FinFETs gemäß einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die nachstehende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale der Erfindung bereit. Konkrete Beispiele von Komponenten und Anordnungen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich lediglich Beispiele und sind nicht im beschränkenden Sinne gedacht. Zum Beispiel kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachstehenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und kann ebenfalls Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung geschieht zum Zweck der Einfachheit und Klarheit und sie schreibt an sich keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Ausgestaltungen vor.
  • Außerdem können hierin Begriffe, die sich auf räumliche Relativität beziehen, wie z.B. „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, zur Erleichterung der Besprechung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal (zu anderen Elementen oder Merkmalen), wie in den Figuren dargestellt, zu beschreiben. Die Begriffe, die räumliche Relativität betreffen, sollen verschiedene Ausrichtungen der verwendeten oder betriebenen Vorrichtung zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Die Vorrichtung kann auf eine andere Weise ausgerichtet sein (um 90 Grad gedreht oder anders ausgerichtet) und die hier verwendeten Bezeichnungen, die räumliche Relativität betreffen, können gleichermaßen dementsprechend ausgelegt werden.
  • Eine Halbleitervorrichtung und ein Verfahren zum Ausbilden von dieser werden gemäß verschiedenen Ausführungsformen bereitgestellt. Insbesondere wird ein Isolationsgebiet zwischen benachbarten Gates von FinFET-Vorrichtungen ausgebildet. Die FinFET-Vorrichtungen werden in einem Gate-Zuletzt-Prozess ausgebildet, wobei Dummy-Gates aus Polysilizium in einem Zwischenschritt der Herstellung ausgebildet werden. Eine Aussparung wird in den Dummy-Gates zwischen benachbarten Finnen ausgebildet und freigelegte Seitenwände der Dummy-Gates werden oxidiert, um ein Opferoxid zu bilden. Die Aussparung wird mit einem isolierenden Material gefüllt, das das Isolationsgebiet bildet. Die Dummy-Gates und das Opferoxid werden entfernt und durch Metallgates ersetzt. Ein Ausbilden des Opferoxids nach dem Ausbilden des Isolationsgebiets aber vor dem Ausbilden der Metallgates erhöht einen Spaltfüllabstand zwischen dem Isolationsgebiet und den Metallgates. Daher kann das Ausbilden von Hohlräumen und Gruben zwischen dem Isolationsgebiet und den Metallgates reduziert werden, wenn die Metallgates ausgebildet werden.
  • 1 zeigt ein Beispiel eines FinFET in einer dreidimensionalen Ansicht. Der FinFET umfasst eine Finne 56 auf einem Substrat 50. Das Substrat 50 umfasst Isolationsgebiete 54 und die Finne 56 steht über diesen und aus dem Raum zwischen benachbarten Isolationsgebieten 54 hervor. Ein Gatedielektrikum 102 befindet sich entlang von Seitenwänden und über einer oberen Fläche der Finne 56 hervor, und eine Gateelektrode 104 befindet sich über dem Gatedielektrikum 102. Source-/Draingebiete 82 sind auf gegenüberliegenden Seiten der Finne 56 in Bezug auf das Gatedielektrikum 102 und die Gateelektrode 104 angeordnet. 1 zeigt ferner Referenzquerschnitte und Linien, die in späteren Figuren verwendet werden. Ein Querschnitt A-A verläuft über einem Kanal, dem Gatedielektrikum 102 und der Gateelektrode 104 des FinFET. Ein Querschnitt B-B ist senkrecht zum Querschnitt A-A und verläuft entlang einer Längsachse der Finne 56 und zum Beispiel in einer Richtung eines Stromflusses zwischen den Source-/Draingebieten 82. Nachfolgende Figuren beziehen sich zur Klarheit auf diese Referenzquerschnitte.
  • 2 bis 5 sind Querschnittsansichten von Zwischenstufen beim Herstellen von FinFETs gemäß einigen Ausführungsformen. 2 bis 5 sind entlang des Querschnitts A-A von 1 dargestellt, mit Ausnahme von mehrfachen FinFETs.
  • In 2 wird ein Substrat 50 bereitgestellt. Das Substrat 50 kann ein Halbleitersubstrat, wie z.B. ein Bulk-Halbleiter, ein SOI-Substrat (Halbleiter auf einem Isolator) oder dergleichen sein, das dotiert (z.B. mit einem p-Typ- oder einem n-Typ-Dotierstoff) oder undotiert sein kann. Das Substrat 50 kann ein Wafer, wie z.B. ein Silizium-Wafer, sein. Im Allgemeinen ist ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, die auf einer Isolationsschicht ausgebildet wird. Die Isolationsschicht kann zum Beispiel eine vergrabene Oxid-Schicht (BOX-Schicht), eine Siliziumoxidschicht oder dergleichen sein. Die Isolationsschicht wird auf einem Substrat, typischerweise Silizium- oder Glassubstrat, bereitgestellt. Andere Substrate, wie z.B. ein mehrschichtiges oder ein Gradientensubstrat, können ebenfalls verwendet werden. In einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Silizium, Germanium, einen Verbindungshalbleiter, der Siliziumkarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid umfasst, einen Legierungshalbleiter, der SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP umfasst, oder Kombinationen davon umfassen.
  • Das Substrat 50 weist ein erstes Gebiet 50B und ein zweites Gebiet 50C auf. Das erste Gebiet 50B kann zum Ausbilden von n-Kanal-Vorrichtungen, wie z.B. von n-Kanal-Metalloxid-Halbleiter-Feldeffekttransistoren (NMOS-Feldeffekttransistoren), z.B. n-Kanal-FinFETs, vorgesehen sein. Das zweite Gebiet 50C kann zum Ausbilden von p-Kanal-Vorrichtungen, wie z.B. von p-Kanal-Metalloxid-Halbleiter-Feldeffekttransistoren (PMOS-Feldeffekttransistoren), z.B. p-Kanal-FinFETs, vorgesehen sein. In einigen Ausführungsformen werden sowohl das erste Gebiet 50B als auch das zweite Gebiet 50C verwendet, um die gleiche Art von Vorrichtungen auszubilden, wobei z.B. beide Gebiete für n-Kanal-Vorrichtungen oder p-Kanal-Vorrichtungen vorgesehen sind.
  • In 3 werden Finnen 52 in dem Substrat 50 ausgebildet. Die Finnen 52 sind Halbleiterstege. In einigen Ausführungsformen können die Finnen 52 in dem Substrat 50 durch Ätzen von Gräben in dem Substrat 50 ausgebildet werden. Das Ätzen kann ein beliebiger geeigneter Ätzprozess sein, wie z.B. ein reaktives Ionenätzen (RIE), Neutralstrahlätzen (Neutral Beam Etch, NBE), dergleichen oder eine Kombination davon. Das Ätzen kann anisotrop sein. Die Finnen 52 können parallele Längsachsen aufweisen.
  • In 4 wird ein Isolationsmaterial 54 zwischen benachbarten Finnen 52 ausgebildet, um die Isolationsgebiete 54 auszubilden. Das Isolationsmaterial 54 kann ein Oxid, wie z.B. Siliziumoxid, ein Nitrid, dergleichen oder eine Kombination davon sein, und kann mithilfe einer chemischen Gasphasenabscheidung unter Verwendung von hochdichtem Plasma (HDP-CVD), einer FCVD (Flowable CVD) (z.B. einer CVD-basierten Materialabscheidung in einem Fernplasmasystem und einem anschließenden Härten, um es in ein anderes Material, wie z.B. ein Oxid, umzuwandeln), dergleichen oder einer Kombination davon ausgebildet werden. Andere Isolationsmaterialien, die mithilfe eines beliebigen geeigneten Prozesses ausgebildet werden, können verwendet werden. In der dargestellten Ausführungsform ist das Isolationsmaterial 54 Siliziumoxid, das mithilfe eines FCVD-Prozesses ausgebildet wird. Ein Ausheilungsprozess kann durchgeführt werden, nachdem das Isolationsmaterial ausgebildet wird. Das Isolationsmaterial 54 kann als Isolationsgebiete 54 bezeichnet werden. Außerdem kann in 4 ein Planarisierungsprozess, wie z.B. ein chemischmechanisches Polieren (CMP), jegliches überschüssiges Isolationsmaterial 54 entfernen und obere Flächen der Isolationsgebiete 54 und obere Flächen der Finnen 52, die auf gleicher Ebene liegen, ausbilden.
  • In 5 werden die Isolationsgebiete 54 ausgespart, um STI-Gebiete (Shallow Trench Isolation) 54 auszubilden. Die Isolationsgebiete 54 werden derart ausgespart, dass die Finnen 56 in dem ersten Gebiet 50B und in dem zweiten Gebiet 50C aus dem Raum zwischen benachbarten Isolationsgebieten 54 hervorstehen. Außerdem können die oberen Flächen der Isolationsgebiete 54 eine flache Fläche, wie dargestellt, eine konvexe Fläche, eine konkave Fläche (wie z.B. eine Wölbung) oder eine Kombination davon aufweisen. Die oberen Flächen der Isolationsgebiete 54 können mithilfe eines geeigneten Ätzens flach, konvex und/oder konkav ausgebildet werden. Die Isolationsgebiete 54 können unter Verwendung eines geeigneten Ätzprozesses, wie z.B. eines, der gegenüber dem Material der Isolationsgebiete 54 selektiv ist, ausgespart werden. Zum Beispiel kann eine chemische Oxidentfernung unter Verwendung eines CERTAS®-Ätzens oder eines Applied Materials SICONI-Werkzeugs oder einer verdünnten Flusssäure (dHF) eingesetzt werden.
  • Ein Durchschnittsfachmann wird leicht verstehen, dass der in Bezug auf 2 bis 5 beschriebene Prozess lediglich ein Beispiel dafür ist, wie die Finnen 56 ausgebildet werden können. In einigen Ausführungsformen kann eine dielektrische Schicht über einer oberen Fläche des Substrats 50 ausgebildet werden; Gräben können durch die dielektrische Schicht geätzt werden; Homoepitaxiestrukturen können in den Gräben epitaktisch aufgewachsen werden; und die dielektrische Schicht kann derart ausgespart werden, dass die Homoepitaxiestrukturen von der dielektrischen Schicht hervorstehen, um Finnen zu bilden. In einigen Ausführungsformen können Heteroepitaxiestrukturen für die Finnen 52 verwendet werden. Zum Beispiel können die Finnen 52 in 4 ausgespart werden und ein von den Finnen 52 verschiedenes Material kann stattdessen epitaktisch aufgewachsen werden. In einer noch weiteren Ausführungsform kann eine dielektrische Schicht über einer oberen Fläche des Substrats 50 ausgebildet werden; Gräben können durch die dielektrische Schicht geätzt werden; Heteroepitaxiestrukturen können in den Gräben unter Verwendung eines von dem Substrat 50 verschiedenen Materials epitaktisch aufgewachsen werden; und die dielektrische Schicht kann derart ausgespart werden, dass die Heteroepitaxiestrukturen von der dielektrischen Schicht hervorstehen, um die Finnen 56 zu bilden. In einigen Ausführungsformen, in denen Homoepitaxie- oder Heteroepitaxiestrukturen epitaktisch aufgewachsen werden, können die aufgewachsenen Materialien in-situ während des Aufwachsens dotiert werden, was vorherige und anschließende Implantationen vermeiden kann, obwohl eine In-situ- und Implantationsdotierung zusammen verwendet werden können. Noch weiter kann es vorteilhaft sein, ein Material in einem NMOS-Gebiet aufzuwachsen, das von dem Material in einem PMOS-Gebiet verschieden ist. In verschiedenen Ausführungsformen können die Finnen 56 aus Siliziumgermanium (SixGe1-x, wobei x zwischen ungefähr 0 und 1 liegen kann), Siliziumkarbid, reinem oder im Wesentlichen reinem Germanium, einem III-V-Verbindungshalbleiter, einem II-VI Verbindungshalbleiter oder dergleichen ausgebildet werden. Zum Beispiel umfassen die verfügbaren Materialien zum Ausbilden eines Verbindungshalbleiters InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP und dergleichen, sind aber nicht darauf beschränkt.
  • Außerdem können in 5 geeignete Wannen (nicht dargestellt) in den Finnen 56, den Finnen 52 und/oder dem Substrat 50 ausgebildet werden. In einigen Ausführungsformen kann eine p-Wanne in dem ersten Gebiet 50B ausgebildet werden, und eine n-Wanne kann in dem zweiten Gebiet 50C ausgebildet werden. In einigen Ausführungsformen wird eine p-Wanne oder eine n-Wanne sowohl in dem ersten Gebiet 50B als auch dem zweiten Gebiet 50C ausgebildet.
  • In den Ausführungsformen mit verschiedenen Wannentypen, können die verschiedenen Implantationsschritte für das erste Gebiet 50B und das zweite Gebiet 50C unter Verwendung eines Fotolacks oder anderer Masken (nicht dargestellt) erzielt werden. Zum Beispiel kann ein Fotolack über den Finnen 56 und den Isolationsgebieten 54 in dem ersten Gebiet 50B ausgebildet werden. Der Fotolack wird strukturiert, um das zweite Gebiet 50C des Substrats 50, wie z.B. ein PMOS-Gebiet, freizulegen. Der Fotolack kann unter Verwendung einer Rotationsbeschichtungstechnik ausgebildet werden und kann unter Verwendung geeigneter fotolithografischer Techniken strukturiert werden. Nachdem der Fotolack strukturiert wurde, wird eine n-Typ-Verunreinigungsimplantation in dem zweiten Gebiet 50C durchgeführt, und der Fotolack kann als eine Maske wirken, um im Wesentlichen zu verhindern, dass n-Typ-Verunreinigungen in das erste Gebiet 50B, wie z.B. ein NMOS-Gebiet, implantiert werden. Die n-Typ-Verunreinigungen können Phosphor, Arsen oder dergleichen sein, die in das erste Gebiet bis zu einer Konzentration von kleiner gleich 1018 cm-3, wie z.B. zwischen ungefähr 1017 cm-3 und ungefähr 1018 cm-3, implantiert werden. Nach der Implantation wird der Fotolack, z.B. mithilfe eines geeigneten Veraschungsprozesses, entfernt.
  • Nach der Implantation des zweiten Gebiets 50C wird ein Fotolack über den Finnen 56 und den Isolationsgebieten 54 in dem zweiten Gebiet 50C ausgebildet. Der Fotolack wird strukturiert, um das erste Gebiet 50B des Substrats 50, wie z.B. das NMOS-Gebiet, freizulegen. Der Fotolack kann unter Verwendung einer Rotationsbeschichtungstechnik ausgebildet werden und kann unter Verwendung geeigneter fotolithografischer Techniken strukturiert werden. Nachdem der Fotolack strukturiert wurde, kann eine p-Typ-Verunreinigungsimplantation in dem ersten Gebiet 50B durchgeführt werden, und der Fotolack kann als eine Maske verwendet werden, um im Wesentlichen zu verhindern, dass p-Typ-Verunreinigungen in das zweite Gebiet 50C, wie z.B. das PMOS-Gebiet, implantiert werden. Die p-Typ-Verunreinigungen können Bor, BF2 oder dergleichen sein, die in das erste Gebiet bis zu einer Konzentration von kleiner gleich 1018 cm-3, wie z.B. zwischen ungefähr 1017 cm-3 und ungefähr 1018 cm-3, implantiert werden. Nach der Implantation kann der Fotolack, z.B. mithilfe eines geeigneten Veraschungsprozesses, entfernt werden.
  • Nach den Implantationen des ersten Gebiets 50B und des zweiten Gebiets 50C kann eine Ausheilung durchgeführt werden, um die p-Typ- und/oder n-Typ-Verunreinigungen, die implantiert wurden, zu aktivieren. In einigen Ausführungsformen können die aufgewachsenen Materialien von epitaktischen Finnen in-situ während des Aufwachsens dotiert werden, wodurch die Implantationen vermieden werden können, obwohl eine In-situ- und Implantationsdotierung zusammen verwendet werden können.
  • 6A bis19C sind Querschnittsansichten und Draufsichten von weiteren Zwischenstufen im Herstellen von FinFETs gemäß einigen Ausführungsformen. In 6A bis 19C werden Figuren, die mit einer „A“-Bezeichnung enden, entlang des Querschnitts A-A von 1 dargestellt, mit Ausnahme von mehrfachen FinFETs. Figuren, die mit einer „B“-Bezeichnung enden, sind entlang des Querschnitts B-B von 1 dargestellt und können FinFETs entweder in dem ersten Gebiet 50B oder dem zweiten Gebiet 50C anzeigen. Figuren, die mit einer „C“-Bezeichnung enden, sind Draufsichten, die in Bezug auf entsprechende, in den Querschnittsansichten gezeigte C-C-Linien dargestellt sind.
  • In 6A und 6B wird eine dielektrische Dummy-Schicht 58 auf den Finnen 56 ausgebildet. Die dielektrische Dummy-Schicht 58 kann zum Beispiel Siliziumoxid, Siliziumnitrid, eine Kombination davon oder dergleichen sein und kann gemäß geeigneten Techniken abgeschieden oder thermisch aufgewachsen werden. In einigen Ausführungsformen wird die dielektrische Dummy-Schicht 58 konform über den Finnen 56 und den Isolationsgebieten 54 ausgebildet. In einigen Ausführungsformen (nicht dargestellt) wird die dielektrische Dummy-Schicht 58 lediglich auf der oberen Fläche und den Seitenwänden der Finnen 56 ausgebildet, und wird nicht über den Isolationsgebieten 54 ausgebildet.
  • Weiter wird in 6A und 6B eine Dummy-Gateschicht 60 über der dielektrischen Dummy-Schicht 58 ausgebildet. Die Dummy-Gateschicht 60 kann über der dielektrischen Dummy-Schicht 58 abgeschieden und dann z.B. mithilfe eines CMP planarisiert werden. Die Dummy-Gateschicht 60 kann ein leitfähiges Material sein und kann aus einer Gruppe ausgewählt werden, die polykristallines Silizium (Polysilizium), polykristallines Siliziumgermanium (Poly-SiGe) metallische Nitride, metallische Silizide, metallische Oxide und Metalle umfasst. In einer Ausführungsform wird amorphes Silizium abgeschieden und rekristallisiert, um Polysilizium zu erzeugen. Die Dummy-Gateschicht 60 kann mithilfe einer physikalischen Gasphasenabscheidung (PVD), einer CVD, einer Sputter-Abscheidung oder anderer im Stand der Technik bekannter und zum Abscheiden leitfähiger Materialien verwendeter Techniken abgeschieden werden. Die Dummy-Gateschicht 60 kann aus anderen Materialien gefertigt werden, die eine hohe Ätzselektivität bezüglich des Ätzens von Isolationsgebieten aufweisen.
  • Weiter wird in 6A und 6B eine Maskenschicht 62 über der Dummy-Gateschicht 60 ausgebildet. Die Maskenschicht 62 kann über der Dummy-Gateschicht 60 abgeschieden werden. Die Maskenschicht 62 kann aus einem Dielektrikum ausgebildet werden und kann zum Beispiel SiN, SiON oder dergleichen umfassen.
  • In diesem Beispiel werden eine einzelne Dummy-Gateschicht 60 und eine einzelne Maskenschicht 62 über dem ersten Gebiet 50B und dem zweiten Gebiet 50C ausgebildet. In einigen Ausführungsformen können getrennte Dummy-Gateschichten in dem ersten Gebiet 50B und dem zweiten Gebiet 50C ausgebildet werden und es können getrennte Maskenschichten in dem ersten Gebiet 50B und dem zweiten Gebiet 50C ausgebildet werden.
  • In 7A und 7B kann die Maskenschicht 62 unter Verwendung geeigneter fotolithografischer und Ätztechniken strukturiert werden, um Masken 72 auszubilden. Die Struktur der Masken 72 kann dann auf die Dummy-Gateschicht 60 und die dielektrische Dummy-Schicht 58 mithilfe einer geeigneten Ätztechnik übertragen werden, um Dummy-Gates 70 auszubilden. Die Dummy-Gates 70 decken jeweilige Kanalgebiete der Finnen 56 ab. Die Dummy-Gates 70 können auch eine Längsrichtung aufweisen, die zu der Längsrichtung entsprechender epitaktischer Finnen im Wesentlichen senkrecht ist.
  • Ferner können in 7A und 7B Gate-Dichtungsspacer 80 auf freigelegten Flächen der Dummy-Gates 70, der Masken 72 und/oder der Finnen 56 ausgebildet werden. Eine thermische Oxidation oder eine Abscheidung, auf die ein anisotropes Ätzen folgt, kann die Gate-Dichtungsspacer 80 ausbilden.
  • Nach dem Ausbilden der Gate-Dichtungsspacer 80, können Implantationen für schwach dotierte Source-/Draingebiete (LDD) (nicht dargestellt) durchgeführt werden. In den Ausführungsformen mit verschiedenen Vorrichtungstypen kann, ähnlich den vorstehend in 4A und 4B besprochenen Implantationen, eine Maske, wie z.B. ein Fotolack, über dem ersten Gebiet ausgebildet werden, während das zweite Gebiet 50C freigelegt wird, und Verunreinigungen geeigneten Typs (z.B. n-Typs oder p-Typs) können in die freigelegten Finnen 56 in dem zweiten Gebiet 50C implantiert werden. Die Maske kann dann entfernt werden. Anschließend kann eine Maske, wie z.B. ein Fotolack, über dem zweiten Gebiet 50C ausgebildet werden, während das erste Gebiet 50B freigelegt wird, und Verunreinigungen geeigneten Typs können in die freigelegten Finnen 56 in dem ersten Gebiet 50B implantiert werden. Die Maske kann dann entfernt werden. Die n-Typ-Verunreinigungen können beliebige von den vorstehend besprochenen n-Typ-Verunreinigungen sein, und die p-Typ-Verunreinigungen können beliebige von den vorstehend besprochenen p-Typ-Verunreinigungen sein. Die schwach dotierten Source-/Draingebiete können eine Konzentration von Verunreinigungen von ungefähr 1015 cm-3 bis ungefähr 1016 cm-3 aufweisen. Eine Ausheilung kann verwendet werden, um die implantierten Verunreinigungen zu aktivieren.
  • In 8A und 8B werden epitaktische Source-/Draingebiete 82 in den Finnen 56 ausgebildet. Die epitaktischen Source-/Draingebiete 82 werden in den Finnen 56 derart ausgebildet, dass jedes Dummy-Gate 70 zwischen jeweiligen benachbarten Paaren der epitaktischen Source-/Draingebiete 82 angeordnet wird. In einigen Ausführungsformen können sich jene epitaktischen Source-/Draingebiete 82 in die Finnen 52 erstrecken.
  • Die epitaktischen Source-/Draingebiete 82 in dem ersten Gebiet 50B, z.B. dem NMOS-Gebiet, können durch Maskieren des zweiten Gebiets 50C, z.B. des PMOS-Gebiets, und konformes Abscheiden einer Dummy-Spacerschicht in dem ersten Gebiet 50B, auf welches ein anisotropes Ätzen folgt, um Dummy-Gatespacer (nicht dargestellt) entlang von Seitenwänden der Dummy-Gates 70 und/oder Gate-Dichtungsspacer 80 in dem ersten Gebiet 50B auszubilden, ausgebildet werden. Dann werden Source-/Draingebiete der epitaktischen Finnen in dem ersten Gebiet 50B geätzt, um Aussparungen auszubilden. Die epitaktischen Source-/Draingebiete 82 in dem ersten Gebiet 50B werden in den Aussparungen epitaktisch aufgewachsen. Die epitaktischen Source-/Draingebiete 82 können ein beliebiges geeignetes Material umfassen, das z.B. für n-Kanal-FinFETs geeignet ist. Wenn zum Beispiel die Finne 56 Silizium ist, können die epitaktischen Source-/Draingebiete 82 Silizium, SiC, SiCP, SiP oder dergleichen umfassen. Die epitaktischen Source-/Draingebiete 82 können Flächen aufweisen, die von jeweiligen Flächen der Finnen 56 angehoben sind, und können Rautenflächen aufweisen. Anschließend werden die Dummy-Gatespacer in dem ersten Gebiet 50B zum Beispiel mithilfe eines Ätzens genauso wie die Maske auf dem zweiten Gebiet 50C entfernt.
  • Die epitaktischen Source-/Draingebiete 82 in dem zweiten Gebiet 50C, z.B. dem PMOS-Gebiet, können durch Maskieren des ersten Gebiets 50B, z.B. des NMOS-Gebiets, und konformes Abscheiden einer Dummy-Spacerschicht in dem zweiten Gebiet 50C, auf welches ein anisotropes Ätzen folgt, um Dummy-Gatespacer (nicht dargestellt) entlang von Seitenwänden der Dummy-Gates 70 und/oder Gate-Dichtungsspacer 80 in dem zweiten Gebiet 50C auszubilden, ausgebildet werden. Dann werden Source-/Draingebiete der epitaktischen Finnen in dem zweiten Gebiet 50C geätzt, um Aussparungen auszubilden. Die epitaktischen Source-/Draingebiete 82 in dem zweiten Gebiet 50C werden in den Aussparungen epitaktisch aufgewachsen. Die epitaktischen Source-/Draingebiete 82 können ein beliebiges geeignetes Material umfassen, das z.B. für p-Kanal-FinFETs geeignet ist. Wenn zum Beispiel die Finne 56 Silizium ist, können die epitaktischen Source-/Draingebiete 82 SiGe, SiGeB, Ge, GeSn oder dergleichen umfassen. Die epitaktischen Source-/Draingebiete 82 können Flächen aufweisen, die von jeweiligen Flächen der Finnen 56 angehoben sind, und können Rautenflächen aufweisen. Anschließend werden die Dummy-Gatespacer in dem zweiten Gebiet 50C zum Beispiel mithilfe eines Ätzens genauso wie die Maske auf dem ersten Gebiet 50B entfernt.
  • In 9A und 9B werden Gatespacer 86 auf den Gate-Dichtungsspacern 80 entlang von Seitenwänden der Dummy-Gates 70 und der Masken 72 ausgebildet. Die Gatespacer 86 können durch konformes Abscheiden eines Materials und anschließendes anisotropes Ätzen des Materials ausgebildet werden. Das Material der Gatespacer 86 kann ein dielektrisches Material, wie z.B. Siliziumnitrid, SiCN, eine Kombination davon oder dergleichen, sein.
  • In die epitaktischen Source-/Draingebiete 82 und/oder die epitaktischen Finnen können Dotierstoffe implantiert werden, um Source-/Draingebiete zu bilden, ähnlich dem vorstehend besprochenen Prozess zum Ausbilden von schwach dotierten Source-/Draingebieten, auf den eine Ausheilung folgt. Die Source-/Draingebiete können eine Verunreinigungskonzentration von zwischen ungefähr 1019 cm-3 und ungefähr 1021 cm-3 aufweisen. Die n-Typ- und die p-Typ-Verunreinigungen für Source-/Draingebiete können beliebige von den vorstehend besprochenen Verunreinigungen sein. In einigen Ausführungsformen können die epitaktischen Source-/Draingebiete 82 während des Aufwachsens in-situ dotiert werden.
  • In 10A und 10B wird eine ILD 88 über der in 9A und 9B dargestellten Struktur abgeschieden. Die ILD 88 kann aus einem dielektrischen Material oder einem Halbleitermaterial ausgebildet werden, und kann mithilfe eines beliebigen geeigneten Verfahrens, wie z.B. einer CVD, einer plasmaunterstützten CVD (PECVD), oder einer FCVD, abgeschieden werden. Dielektrische Materialien können Phosphorsilikatglas (PSG), Borsilikatglas (BSG), mit Bor dotiertes Phosphorsilikatglas (BPSG), undotiertes Silikatglas (USG) oder dergleichen umfassen. Halbleitermaterialien können ein amorphes Silizium, Siliziumgermanium (SixGe1-x, wobei x zwischen ungefähr 0 und ungefähr 1 liegen kann), reines Germanium oder dergleichen umfassen. Andere Isolations- und Halbleitermaterialien, die mithilfe eines beliebigen geeigneten Prozesses ausgebildet werden, können verwendet werden.
  • In 11A und 11B kann ein Planarisierungsprozess, wie z.B. ein CMP, durchgeführt werden, um die obere Fläche der ILD 88 mit den oberen Flächen der Dummy-Gates 70 zu ebnen. Der Planarisierungsprozess kann auch die Masken 72 auf den Dummy-Gates 70 und Abschnitte der Gate-Dichtungsspacer 80 und der Gatespacer 86 entfernen. Nach dem Planarisierungsprozess befinden sich obere Flächen der Dummy-Gates 70, der Gate-Dichtungsspacer 80, der Gatespacer 86 und der ILD 88 auf gleicher Ebene. Dementsprechend werden die oberen Flächen der Dummy-Gates 70 durch die ILD 88 freigelegt.
  • In 12A und 12B wird eine Maskenschicht 90, wie z.B. eine Hartmaske, über der in 11A und 11B dargestellten Struktur abgeschieden. Die Maskenschicht 90 kann aus SiN, SiON, SiO2, dergleichen oder einer Kombination davon gefertigt werden. Die Maskenschicht 90 kann mithilfe einer CVD, einer PVD, einer Atomlagenabscheidung (ALD), eines Spin-on-Dielektrikum-Prozesses, dergleichen oder einer Kombination davon ausgebildet werden.
  • In 13A und 13B wird ein Fotolack 92 über der Maskenschicht 90 ausgebildet und strukturiert. In einigen Ausführungsformen kann der Fotolack 92 unter Verwendung einer Rotationsbeschichtungstechnik ausgebildet werden und kann unter Verwendung geeigneter fotolithografischer Techniken strukturiert werden. Nachdem der Fotolack 92 strukturiert wurde, kann ein Trimmprozess an dem Fotolack 92 durchgeführt werden, um die Breite des strukturierten Fotolacks 92 zu reduzieren. In einer Ausführungsform ist der Trimmprozess ein anisotroper Plasmaätzprozess, wobei Prozessgase O2, CO2, N2/H2, H2, dergleichen, eine Kombination davon oder beliebige andere Gase, die zum Trimmen von Fotolack geeignet sind, umfassen.
  • In einigen Ausführungsformen ist der Fotolack 92 ein dreilagiger Fotolack. In diesen Ausführungsformen umfasst der dreilagige Fotolack 92 eine obere Fotolackschicht, eine mittlere Schicht und einer untere Schicht. Da die Grenzen von fotolithografischen Prozessen durch fortgeschrittene Halbleiterherstellungsprozesse erreicht sind, ist die Notwendigkeit für dünnere obere Fotolackschichten entstanden, um kleinere Prozessfenster zu erzielen. Jedoch sind dünne obere Fotolackschichten möglicherweise nicht hinreichend robust, um das Ätzen von Zielschichten (z.B. der Maskenschicht 90) zu unterstützen. Der dreilagige Fotolack stellt eine verhältnismäßig dünne obere Fotolackschicht bereit. Die mittlere Schicht kann Antireflexionsmaterialien (z.B. eine BARC-Schicht (Backside Anti-Reflective Coating)) umfassen, um die Belichtung und den Fokus der Verarbeitung der oberen Fotolackschicht zu unterstützen. Indem die mittlere Schicht vorhanden ist, wird die dünne obere Fotolackschicht lediglich zum Strukturieren der mittleren Schicht verwendet. Die untere Schicht kann ein Hartmaskenmaterial, wie z.B. ein Kohlenstoff-haltiges Material, umfassen, das leicht mithilfe von O2 oder einem N2/H2-Plasma entfernt wird. Die mittlere Schicht wird zum Strukturieren der unteren Schicht verwendet. In einigen Ausführungsformen weist die mittlere Schicht eine hohe Ätzselektivität gegenüber der unteren Schicht auf, und in einigen Ausführungsformen ist die untere Schicht mehr als zehnmal dicker als die mittlere Schicht. Daher ermöglicht der dreilagige Fotolack 92 die robuste Strukturierung von darunterliegenden Schichten (z.B. der Maskenschicht 90), während weiterhin eine vergleichsweise dünne obere Fotolackschicht bereitgestellt wird.
  • Die obere Fotolackschicht des dreilagigen Fotolacks 92 kann unter Verwendung einer beliebigen geeigneten fotolithografischen Technik strukturiert werden. Zum Beispiel kann eine Fotomaske (nicht dargestellt) über der oberen Fotolackschicht angeordnet werden, die dann einem Strahlungsstrahl, der Ultraviolet UV) umfasst, oder einem Excimer-Laser, wie z.B. einem 248-nm-Strahl von einem KrF-Excimer-Laser (Kryptonfluorid), einem 193-nm-Strahl von einem ArF-Excimer-Laser (Argonfluorid) oder einem 157-nm-Strahl von einem F2 -Excimer-Laser, ausgesetzt wird. Eine Belichtung der oberen Fotolackschicht kann unter Verwendung eines Immersionslithografiesystems durchgeführt werden, um eine Auflösung zu erhöhen und den minimalen erreichbaren Pitch zu reduzieren. Ein Back- oder Härtungsvorgang kann durchgeführt werden, um die obere Fotolackschicht zu härten, und ein Entwickler kann verwendet werden, um je nachdem, ob ein positiver oder ein negativer Fotolack verwendet wird, entweder die belichteten oder die nicht belichteten Abschnitte der oberen Fotolackschicht zu entfernen. Nach dem Strukturieren der oberen Fotolackschicht des dreilagigen Fotolacks 92 kann ein Trimmprozess durchgeführt werden, um die Breite der oberen Fotolackschicht des dreilagigen Fotolacks 92 zu reduzieren. In einer Ausführungsform ist der Trimmprozess eine anisotroper Plasmaätzprozess, wobei Prozessgase O2, CO2, N2/H2, H2, dergleichen, eine Kombination davon oder beliebige andere Gase, die zum Trimmen von Fotolack geeignet sind, umfassen. Nach dem Trimmprozess können die mittlere und die untere Schicht strukturiert werden, wodurch der in 13A und 13B dargestellte strukturierte dreilagige Fotolack 92 verbleibt.
  • In 14A, 14B und 14C werden die Maskenschicht 90 und die Dummy-Gates 70 unter Verwendung des Fotolacks 92 als einer Maske strukturiert. Das Strukturieren der Maskenschicht 90 kann unter Verwendung eines beliebigen geeigneten Ätzprozesses, wie z.B. eines anisotropen Trockenätzprozesses, durchgeführt werden. Der Ätzprozess kann fortgesetzt werden, um die Dummy-Gates 70 zu strukturieren. In einigen Ausführungsformen können Abschnitte der dielektrischen Dummy-Schicht 58 auch durch den Ätzprozess entfernt werden. Das Strukturieren bildet Öffnungen 94, die die Finnen 56 in dem ersten Gebiet 50B von den Finnen 56 in dem zweiten Gebiet 50C trennen. Obere Flächen der Isolationsgebiete 54 können durch die Öffnungen 94 freigelegt werden. Der Fotolack 92 wird dann entfernt.
  • Die Öffnungen 94 werden durch die freigelegten Flächen der Isolationsgebiete 54, Seitenwände 70S der verbleibenden Abschnitte der Dummy-Gates 70 und Innenflächen der Gatespacer 86 definiert. In einigen Ausführungsformen werden die Seitenwände 70S der verbleibenden Dummy-Gates 70 in Bezug auf eine Hauptfläche des Substrats 50 geneigt. Mit anderen Worten sind die Seitenwände 70S der verbleibenden Abschnitte der Dummy-Gates 70 nicht parallel und nicht senkrecht zu der Hauptfläche des Substrats 50. Mit anderen Worten bilden die Seitenwände 70S der verbleibenden Abschnitte der Dummy-Gates 70 einen Winkel θ1 mit einer Ebene, die zu der Hauptfläche des Substrats 50 parallel ist. In einer Ausführungsform ist der Winkel θ1 größer als ungefähr 90°, wie z.B. in einem Bereich von ungefähr 92° bis ungefähr 97°. Außerdem sind, wenn in einer zu den Längsachsen der Finnen 56 senkrechten Richtung gemessen, die Öffnungen 94 schmaler an ihren Grenzflächen mit den Isolationsgebieten 54 (z.B. Unterseite der Öffnungen 94) als an ihrer Oberseite, so dass sich die Öffnungen 94 von der Oberseite zur Unterseite hin verjüngen. Außerdem weisen die Öffnungen 94 in einer Draufsicht eine Hantelform auf. Folglich ist eine erste Breite W1 der Öffnungen 94 in einem mittleren Abschnitt, der den Gatespacern 86 fern liegt, kleiner als eine zweite Breite W2 der Öffnungen 94 in einem Randabschnitt, der in der Nähe der Gatespacer 86 liegt.
  • In 15A, 15B und 15C wird ein Opferoxid 96 auf freigelegten Seitenwänden der Dummy-Gates 70 in den Öffnungen 94 ausgebildet. Das Opferoxid 96 ist ein Oxid des Materials der Dummy-Gates 70 und kann z.B. ein natives Oxid, ein Plasmaoxid oder dergleichen sein. Das Opferoxid 96 kann der dielektrischen Dummy-Schicht 58 ähnlich sein oder es kann verschieden sein. Das Opferoxid 96 kann unter Verwendung eines Oxidationsprozesses, wie z.B. eines thermischen Oxidationsprozesses, eines RTO-Prozesses (schnelle thermische Oxidation), eines chemischen Oxidationsprozesses, eines ISSG-Prozesses (In-Situ Stream Generation) eines EISSG-Prozesses (Enhanced In-situ Stream Generation), ausgebildet werden. Zum Beispiel kann eine schnelle thermische Ausheilung (RTA) in einer sauerstoffhaltigen Umgebung durchgeführt werden. Die thermische Oxidation kann bei einer Temperatur von ungefähr 800 °C bis ungefähr 1100 °C, wie z.B. ungefähr 800 °C, durchgeführt werden. Die Temperatur kann zur Dicke des Opferoxids 96 beitragen; höhere Temperaturen können zu einem dickeren Opferoxid 96 führen. Die thermische Oxidation kann über eine Zeitspanne von ungefähr 10 Sekunden bis ungefähr 20 Sekunden, wie z.B. ungefähr 15 Sekunden, durchgeführt werden. Die Zeitspanne kann ebenfalls zur Dicke des Opferoxids 96 beitragen, längere Oxidationszeitspannen können zu einem dickeren Opferoxid 96 führen. Nach Beendigung kann die thermische Oxidation das Opferoxid 96 bis zu einer Dicke von ungefähr 28 Å bis ungefähr 56 Å, wie z.B. ungefähr 40 Å, bilden. In einigen Ausführungsformen können andere Oxidationsprozesse durchgeführt werden. Der Oxidationsprozess kann lediglich das Material der Dummy-Gates 70 oxidieren, so dass das Opferoxid 96 lediglich auf Seitenwänden der Dummy-Gates 70 ausgebildet wird und nicht auf der Maskenschicht 90 ausgebildet wird.
  • In 16A, 16B und 16C wird ein Isolationsmaterial in den Öffnungen 94 ausgebildet, um Isolationsgebiete 98 auszubilden. Die Isolationsgebiete 98 stellen eine Isolation zwischen den Dummy-Gates 70 in dem ersten Gebiet 50B und den Dummy-Gates 70 in dem zweiten Gebiet 50C bereit. Das Isolationsbereich kann ein Oxid, wie z.B. Siliziumoxid, ein Nitrid, dergleichen oder eine Kombination davon sein, und kann mithilfe einer HDP-CVD, einer FCVD (z.B. einer CVD-basierten Materialabscheidung in einem Fernplasmasystem und eines anschließenden Härtens, um es in ein anderes Material, wie z.B. ein Oxid, umzuwandeln), dergleichen oder einer Kombination davon ausgebildet werden. Andere Isolationsmaterialien, die mithilfe eines beliebigen geeigneten Prozesses ausgebildet werden, können verwendet werden. Das Isolationsmaterial der Isolationsgebiete 98 kann dem Isolationsmaterial 54 gleich sein, oder es kann verschieden sein. In der dargestellten Ausführungsform ist das Isolationsmaterial Siliziumnitrid. Nach dem Ausbilden sind die Isolationsgebiete 98 zwischen den Opferoxiden 96 angeordnet, die auf jeweiligen Seitenwänden der Öffnungen 94 ausgebildet sind. In Ausführungsformen, in denen die Isolationsgebiete 98 aus SiN ausgebildet werden, kann die in den Öffnungen 94 ausgebildete Struktur als eine Oxid-SiN-Oxid-Sandwich-Struktur bezeichnet werden, oder sie kann allgemeiner als eine Oxid-Nitrid-Oxid-Sandwich-Struktur bezeichnet werden.
  • Die Form der Isolationsgebiete 98 wird durch die Öffnungen 94, z.B. die freigelegten Flächen der Isolationsgebiete 54, die freigelegten Seitenwände der Dummy-Gates 70 und die freigelegten Seitenwände der Gatespacer 86, definiert. Mit anderen Worten können die Isolationsgebiete 98 eine Form aufweisen, die jener der Öffnungen 94 ähnlich ist. Daher kann die Breite an der Unterseite der Isolationsgebiete 98 schmaler sein als die Breite an der Oberseite der Isolationsgebiete 98 (z.B. 16A), und das Isolationsgebiet 98 kann in einer Draufsicht eine Hantelform aufweisen (z.B. 16C). Die Längsachse des Isolationsgebiets 98 ist zu den Längsachsen der Finnen 56 parallel. Seitenwände der Isolationsgebiete 98 zwischen den benachbarten Gatespacern 86 weisen den Winkel θ1 mit einer Ebene, die zu der Hauptfläche des Substrats 50 parallel ist, auf, ähnlich den entsprechenden Seitenwänden 70S der verbleibenden Dummy-Gates 70. Außerdem sind die Seitenwände 70S der verbleibenden Dummy-Gates 70 nicht plan, sondern sind vielmehr konvex in einer Draufsicht, wobei die Isolationsgebiete 98 breiter in der Draufsicht sind. In der Draufsicht weisen die Isolationsgebiete 98 die Hantelform auf. Die Isolationsgebiete umfassen einen mittleren Abschnitt 98S1, der eine erste Breite W1 aufweist, und Randabschnitte 98S2, die die zweite Breite W2 aufweisen. Die Randabschnitte 98S2 berühren Seitenwände benachabarter Gatespacer 86 und der mittlere Abschnitt 98S1 erstreckt sich zwischen den Randabschnitten 98S2.
  • In 17A, 17B und 17C werden das Opferoxid 96, die Gate-Dichtungsspacer 80, Abschnitte der dielektrischen Dummy-Schicht 58, die direkt unter den freigelegten Dummy-Gates 70 liegen, und die verbleibenden Abschnitte der Dummy-Gates 70 in einem Ätzschritt(en) entfernt, so dass Aussparungen 100 ausgebildet werden. In einigen Ausführungsformen werden die Dummy-Gates 70 durch einen anisotropen Trockenätzprozess entfernt. Zum Beispiel kann der Ätzprozess einen Trockenätzprozess umfassen, der ein Reaktionsgas(e) verwendet, das (die) die Dummy-Gates 70 selektiv ätzt (ätzen), ohne die Isolationsgebiete 98, die ILD 88 oder die Gatespacer 86 zu ätzen. Jede Aussparung 100 legt ein Kanalgebiet einer jeweiligen Finne 56 frei. Jedes Kanalgebiet ist zwischen benachbarten Paaren epitaktische Source-/Draingebiete 82 angeordnet. Während des Entfernens kann die dielektrische Dummy-Schicht 58 als eine Ätzstoppschicht verwendet werden, wenn die Dummy-Gates 70 geätzt werden. Die dielektrische Dummy-Schicht 58 und die Gate-Dichtungsspacer 80 können dann nach dem Entfernen der Dummy-Gates 70 entfernt werden.
  • Das Opferoxid 96 kann in demselben (denselben) Ätzschritt(en) entfernt werden, die zum Entfernen der dielektrischen Dummy-Schicht 58 verwendet werden. Der durchgeführte Ätzschritt (die durchgeführten Ätzschritte) kann (können) gegenüber dem Material des Opferoxids 96 und/oder der dielektrischen Dummy-Schicht 58 selektiv sein. Das Entfernen des Opferoxids 96 kann den Spaltfüllabstand Dg (zuweilen als das „Spaltfüllfenster“ bezeichnet) zwischen den Isolationsgebieten 98 und den Finnen 56 vergrößern. Während der Ausbildung von Metallgateelektroden 104 (nachstehend dargestellt) kann das Metall entlang von Seitenwänden der Isolationsgebiete 98 und der Finnen 56 ausgebildet werden. Ein Vergrößern des Spaltfüllfensters kann das Fenster für eine Metallfüllung verbessern, was die Wahrscheinlichkeit verringern kann, dass das Metall während der Bildung entlang jeder Seitenwand verschmilzt. Dies kann die Bildung von Gruben und Hohlräumen in der fertigen FinFET-Vorrichtung vermeiden. Zusätzlich zum Verbessern des Fensters für die Metallfüllung kann ein Vergrößern des Spaltfüllfensters auch das Fenster für ein Ätzen verbessern. Der Spaltfüllabstand Dg kann durch Anpassen von Parametern des Oxidationsprozesses, der zum Ausbilden des Opferoxids 96 verwendet wird, gesteuert werden, wodurch die Dicke des Opferoxids 96 gesteuert wird.
  • In 18A, 18B und 18C werden Gatedielektrikumsschichten 102 und Gateelektroden 104 für Ersatzgates ausgebildet. Die Gatedielektrikumsschichten 102 werden konform in den Aussparungen 100, wie z.B. auf den oberen Flächen und den Seitenwänden der Finnen 56 und auf Seitenwänden der Gatespacer 86 und auf einer oberen Fläche der ILD 88, abgeschieden. Die Gatedielektrikumsschichten 102 können auf Seitenwänden der Isolationsgebiete 98 abgeschieden werden (oder nicht). Gemäß einigen Ausführungsformen umfassen die Gatedielektrikumsschichten 102 Siliziumoxid, Siliziumnitrid oder Mehrfachschichten davon. In anderen Ausführungsformen umfassen die Gatedielektrikumsschichten 102 ein High-k-Dielektrikumsmaterial und in diesen Ausführungsformen können die Gatedielektrikumsschichten 102 einen k-Wert aufweisen, der größer als ungefähr 7.0 ist, und können ein Metalloxid oder ein Silikat von Hf, Al, Zr, La, Mg, Ba, Ti, Pb, und Kombinationen davon umfassen. Die Verfahren zum Ausbilden der Gatedielektrikumsschichten 102 können Molekularstrahlabscheidung (MBD), ALD, PECVD und dergleichen umfassen.
  • Als Nächstes werden die Gateelektroden 104 jeweils über den Gatedielektrikumsschichten 102 abgeschieden und sie füllen die verbleibenden Abschnitte der Aussparungen 100. Die Gateelektroden 104 können ein metallhaltiges Material, wie z.B. TiN, TaN, TaC, Co, Ru, Al, Kombinationen davon oder Mehrfachschichten davon umfassen. Nach dem Füllen der Gateelektroden 104 kann ein Planarisierungsprozess, wie z.B. ein CMP, durchgeführt werden, um die überschüssigen Abschnitte der Gatedielektrikumsschichten 102 und das Material der Gateelektroden 104 zu entfernen, wobei sich die überschüssigen Abschnitte über der oberen Fläche der ILD 88 und der Isolationsgebiete 98 befinden. Nach dem Planarisierungsprozess befinden sich obere Flächen der Isolationsgebiete 98, der Gatedielektrikumsschichten 102 und der Gateelektroden 104 auf gleicher Ebene. Die resultierenden verbleibenden Abschnitte von Material der Gateelektroden 104 und der Gatedielektrikumsschichten 102 bilden daher Ersatzgates der resultierenden FinFETs. Die Ersatzgates können gemeinsam als „Gatestapel“ oder einfach „Gates“ bezeichnet werden.
  • Das Ausbilden der Gatedielektrikumsschichten 102 kann gleichzeitig stattfinden, so dass die Gatedielektrikumsschichten 102 dieselben Materialien umfassen, und das Ausbilden der Gateelektroden 104 kann gleichzeitig stattfinden, so dass die Gateelektroden 104 dieselben Materialien umfassen. Jedoch können in anderen Ausführungsformen die Gatedielektrikumsschichten 102 mithilfe verschiedener Prozesse ausgebildet werden, so dass die Gatedielektrikumsschichten 102 verschiedene Materialien umfassen können, und die Gateelektroden 104 können mithilfe unterschiedlicher Prozesse ausgebildet werden, so dass die Gateelektroden 104 verschiedene Materialien umfassen können. Verschiedene Maskierungsschritte können verwendet werden, um geeignete Gebiete freizulegen, wenn verschiedene Prozesse verwendet werden.
  • Nach dem Ausbilden der Ersatzgates trennen die Isolationsgebiete 98 die Ersatzgates in dem ersten Gebiet 50B von den Ersatzgates in dem zweiten Gebiet 50C, die dieselbe Längsachse aufweisen. Die Isolationsgebiete 98 stellen eine Isolation zwischen den Ersatzgates in dem ersten Gebiet 50B und den Ersatzgates in dem zweiten Gebiet 50C bereit.
  • In 19A, 19B und 19C wird eine ILD 106 über der ILD 88 abgeschieden, und Kontakte 108 und 110 werden durch die ILD 106 und die ILD 88 ausgebildet. Die ILD 106 wird über der ILD 88, den Ersatzgates, den Gatespacern 86 und den Isolationsgebieten 98 ausgebildet. Die ILD 106 wird aus einem dielektrischen Material, wie z.B. PSG, BSG, BPSG, USG oder dergleichen ausgebildet, und kann mithilfe eines beliebigen geeigneten Verfahrens, wie z.B. einer CVD und PECVD, abgeschieden werden. Öffnungen und Kontakte 108 und 110 werden durch die ILDs 88 und 106 ausgebildet. Die Öffnungen können unter Verwendung geeigneter fotolithografischer und Ätztechniken ausgebildet werden. Ein Liner, wie z.B. eine Diffusionssperrschicht, eine Haftschicht oder dergleichen, und ein leitfähiges Material werden in den Öffnungen ausgebildet. Der Liner kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen umfassen. Das leitfähige Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Aluminium, Nickel oder dergleichen sein. Ein Planarisierungsprozess, wie z.B. ein CMP, kann durchgeführt werden, um ein überschüssiges Material von einer Fläche der ILD 106 zu entfernen. Der verbleibende Liner und das leitfähige Material bilden die Kontakte 108 und 110 in den Öffnungen. Ein Ausheilungsprozess kann durchgeführt werden, um ein Silizid jeweils an der Grenzfläche zwischen den epitaktischen Source-/Draingebieten 82 und den Kontakten 108 auszubilden. Die Kontakte 108 sind mit den epitaktischen Source-/Draingebieten 82 physisch und elektrisch gekoppelt. Die Kontakte 110 sind mit den Gateelektroden 104 physisch und elektrisch gekoppelt.
  • Obwohl nicht explizite dargestellt, wird ein Durchschnittsfachmann leicht verstehen, dass weitere Verarbeitungsschritte an der Struktur in 19A, 19B und 19C durchgeführt werden können. Zum Beispiel können verschiedene Zwischenmetalldielektrika (IMD) und ihre entsprechenden Metallisierungen über der ILD 106 ausgebildet werden.
  • Ausführungsformen können Vorteile erzielen. Ein Dünnen der Isolationsgebiete zwischen den Finnen kann die Spaltfüll- und Ätzfenster der Vorrichtung erhöhen, was ein Ausbilden von Hohlräumen und Gruben in der fertigen Vorrichtung vermeiden kann. Ein Vergrößern des Spaltfüllfensters kann es ermöglichen, dass Polysilizium für die Dummy-Gates statt anderer Materialien verwendet wird. Ein Ausbilden der Dummy-Gateschicht aus einem Polysilizium statt einem Metall kann die verlorene ILD-Menge um bis zu 30 nm reduzieren, wenn die Dummy-Gates ersetzt werden. Polysilizium-Dummy-Gates können leichter zu ersetzen sein, wenn Vorrichtungsgrößen und anschließend Gategrößen verringert werden.
  • Eine Ausführungsform umfasst ein Verfahren. Das Verfahren umfasst: Ausbilden einer ersten Finne und einer zweiten Finne auf einem Substrat; Ausbilden eines Dummy-Gate-Materials über der ersten Finne und der zweiten Finne; Ausbilden einer Aussparung in dem Dummy-Gate-Material zwischen der ersten Finne und der zweiten Finne; Ausbilden eines Opferoxids auf Seitenwänden des Dummy-Gate-Materials in der Aussparung; Einfüllen eines Isolationsmaterials zwischen das Opferoxid auf den Seitenwänden des Dummy-Gate-Materials in der Aussparung; Entfernen des Dummy-Gate-Materials und des Opferoxids; und Ausbilden eines ersten Ersatzgates über der ersten Finne und eines zweiten Ersatzgates über der zweiten Finne.
  • Eine Ausführungsform umfasst eine Vorrichtung. Die Vorrichtung umfasst: eine erste Finne auf einem Substrat; eine zweite Finne auf dem Substrat, wobei die zweite Finne und die erste Finne parallele Längsachsen aufweisen; ein erstes Isolationsgebiet, das die erste Finne und die zweite Finne umgibt; einen ersten Gatestapel über der ersten Finne; einen zweiten Gatestapel über der zweiten Finne; und ein zweites Isolationsgebiet, das über dem ersten Isolationsgebiet und zwischen dem ersten Gatestapel und dem zweiten Gatestapel angeordnet ist.
  • Eine Ausführungsform umfasst ein Verfahren. Das Verfahren umfasst: Ausbilden einer ersten Finne in einem ersten Gebiet eines Substrats und einer zweiten Finne in einem zweiten Gebiet des Substrats; Ausbilden eines ersten Isolationsgebiets auf dem Substrat, wobei das erste Isolationsgebiet die erste Finne und die zweite Finne umgibt; Ausbilden eines Dummy-Gate-Materials über der ersten Finne und der zweiten Finne; Ausbilden einer Aussparung in dem Dummy-Gate-Material; Ausbilden eines Opferoxids in der Aussparung auf Seitenwänden des Dummy-Gate-Materials; Einfüllen eines Isolationsmaterials in die Aussparung zwischen das Opferoxid auf den Seitenwänden des Dummy-Gate-Materials; Entfernen von verbleibenden Abschnitten des Dummy-Gate-Materials und des Opferoxids; und Ausbilden von Ersatzgates über der ersten Finne und der zweiten Finne.
  • Das Vorstehende skizziert Merkmale mehrerer Ausführungsformen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Ein Fachmann sollte erkennen, dass er die vorliegende Offenbarung als eine Grundlage zum Entwerfen oder Modifizieren anderer Prozesse und Strukturen leicht verwenden kann, um die gleichen Aufgaben durchzuführen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen zu erzielen. Ein Fachmann sollte ebenfalls verstehen, dass derartige äquivalente Ausführungen nicht vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Modifizierungen hier vornehmen kann, ohne vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Verfahren, umfassend: Ausbilden einer ersten Finne und einer zweiten Finne auf einem Substrat; Ausbilden eines Dummy-Gate-Materials über der ersten Finne und der zweiten Finne; Ausbilden einer Aussparung in dem Dummy-Gate-Material zwischen der ersten Finne und der zweiten Finne; Ausbilden eines Opferoxids auf Seitenwänden des Dummy-Gate-Materials in der Aussparung; Einfüllen eines Isolationsmaterials zwischen das Opferoxid auf den Seitenwänden des Dummy-Gate-Materials in der Aussparung; Entfernen des Dummy-Gate-Materials und des Opferoxids; und Ausbilden eines ersten Ersatzgates über der ersten Finne und eines zweiten Ersatzgates über der zweiten Finne.
  2. Verfahren nach Anspruch 1, wobei das Einfüllen des Isolationsmaterials zwischen das Opferoxid auf den Seitenwänden ein Ausbilden von Siliziumnitrid zwischen dem Opferoxid auf den Seitenwänden umfasst.
  3. Verfahren nach Anspruch 1 oder 2, wobei das Ausbilden des Opferoxids ein Oxidieren der Seitenwände des Dummy-Gate-Materials umfasst.
  4. Verfahren nach Anspruch 3, wobei das Oxidieren der Seitenwände des Dummy-Gate-Materials ein Oxidieren der Seitenwände bei einer Temperatur von 800 °C bis 1100 °C umfasst.
  5. Verfahren nach Anspruch 3 oder 4, wobei das Oxidieren der Seitenwände des Dummy-Gate-Materials ein Oxidieren der Seitenwände über eine Zeitspanne von 10 Sekunden bis 20 Sekunden umfasst.
  6. Verfahren nach einem der vorhergehenden Ansprüche 3 bis 5, wobei das Oxidieren der Seitenwände des Dummy-Gate-Materials ein Oxidieren der Seitenwände bis zu einer Dicke von 28 Å bis 56 Å umfasst.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Ausbilden der Aussparung in dem Dummy-Gate-Material umfasst: Ausbilden der Aussparung, die eine erste Breite in der Nähe des Substrats und eine zweite Breite fern vom Substrat aufweist, wobei die zweite Breite größer ist als die erste Breite.
  8. Verfahren nach Anspruch 7, wobei die Aussparung eine konvexe Form in einer Draufsicht aufweist.
  9. Verfahren nach einem der vorhergehenden Ansprüche, das ferner ein Ausbilden von Gatespacern angrenzend an das Dummy-Gate-Material über der ersten Finne und der zweiten Finne umfasst.
  10. Verfahren nach Anspruch 9, wobei das Ausbilden der Aussparung in dem Dummy-Gate-Material umfasst: Ausbilden der Aussparung, die eine erste Breite in der Nähe jedes der Gatespacer in einer Draufsicht und eine zweite Breite fern von den Gatespacern in der Draufsicht aufweist, wobei die erste Breite größer ist als die zweite Breite.
  11. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Ausbilden des ersten Ersatzgates über der ersten Finne und des zweiten Ersatzgates über der zweiten Finne umfasst: Ausbilden eines Metalls zwischen der ersten Finne und dem Isolationsmaterial und zwischen der zweiten Finne und dem Isolationsmaterial.
  12. Vorrichtung, umfassend: eine erste Finne auf einem Substrat; eine zweite Finne auf dem Substrat, wobei die zweite Finne und die erste Finne parallele Längsachsen aufweisen, ein erstes Isolationsgebiet, das die erste Finne und die zweite Finne umgibt, einen ersten Gatestapel über der ersten Finne, einen zweiten Gatestapel über der zweiten Finne; und ein zweites Isolationsgebiet, das über dem ersten Isolationsgebiet und zwischen dem ersten Gatestapel und dem zweiten Gatestapel angeordnet ist, wobei das zweite Isolationsgebiet eine Längsachse aufweist, die zu den Längsachsen der ersten Finne und der zweiten Finne parallel ist.
  13. Vorrichtung nach Anspruch 12, wobei das zweite Isolationsgebiet Siliziumnitrid umfasst.
  14. Vorrichtung nach Anspruch 12 oder 13, wobei das erste Isolationsgebiet und das zweite Isolationsgebiet verschiedene Materialien sind.
  15. Vorrichtung nach einem der vorhergehenden Ansprüche 12 bis 14, wobei der erste Gatestapel umfasst: ein erstes Gatedielektrikum über dem ersten Isolationsgebiet und auf Seitenwänden des zweiten Isolationsgebiets, und eine erste Gateelektrode über dem ersten Gatedielektrikum.
  16. Vorrichtung nach Anspruch 15, wobei die erste Gateelektrode zwischen der ersten Finne und dem zweiten Isolationsgebiet angeordnet ist.
  17. Vorrichtung nach einem der vorhergehenden Ansprüche 12 bis 16, die ferner Gatespacer angrenzend an den ersten Gatestapel und den zweiten Gatestapel umfasst.
  18. Vorrichtung nach Anspruch 17, wobei das zweite Isolationsgebiet ferner zwischen benachbarten der Gatespacer angeordnet ist.
  19. Vorrichtung nach Anspruch 17 oder 18, wobei das zweite Isolationsgebiet eine erste Breite in der Nähe der Gatespacer und eine zweite Breite fern von den Gatespacern aufweist.
  20. Verfahren, umfassend: Ausbilden einer ersten Finne in einem ersten Gebiet eines Substrats und einer zweiten Finne in einem zweiten Gebiet des Substrats; Ausbilden eines ersten Isolationsgebiets auf dem Substrat, wobei das erste Isolationsgebiet die erste Finne und die zweite Finne umgibt; Ausbilden eines Dummy-Gate-Materials über der ersten Finne und der zweiten Finne; Ausbilden einer Aussparung in dem Dummy-Gate-Material; Ausbilden eines Opferoxids in der Aussparung auf Seitenwänden des Dummy-Gate-Materials; Einfüllen eines Isolationsmaterials in die Aussparung zwischen das Opferoxid auf den Seitenwänden des Dummy-Gate-Materials; Entfernen von verbleibenden Abschnitten des Dummy-Gate-Materials und des Opferoxids; und Ausbilden von Ersatzgates über der ersten Finne und der zweiten Finne.
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