DE102020119320A1 - Halbleitervorrichtung und verfahren - Google Patents

Halbleitervorrichtung und verfahren Download PDF

Info

Publication number
DE102020119320A1
DE102020119320A1 DE102020119320.3A DE102020119320A DE102020119320A1 DE 102020119320 A1 DE102020119320 A1 DE 102020119320A1 DE 102020119320 A DE102020119320 A DE 102020119320A DE 102020119320 A1 DE102020119320 A1 DE 102020119320A1
Authority
DE
Germany
Prior art keywords
semiconductor
area
semiconductor fin
width
until
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102020119320.3A
Other languages
English (en)
Inventor
Ssu-Yu Liao
Tsu-Hui SU
Chun-Hsiang FAN
Yu-Wen Wang
Ming-Hsi Yeh
Kuo-Bin Huang
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102020119320A1 publication Critical patent/DE102020119320A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66818—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the channel being thinned after patterning, e.g. sacrificial oxidation on fin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02603—Nanowires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
    • H01L29/7854—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection with rounded corners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78684—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)
  • Semiconductor Memories (AREA)

Abstract

Es werden Verfahren zum Verbessern von Profilen von Kanalgebieten in Halbleitervorrichtungen sowie mit dessen Hilfe ausgebildete Halbleitervorrichtungen offenbart. In einer Ausführungsform umfasst ein Verfahren: Ausbilden einer Halbleiterfinne über einem Halbleitersubstrat, wobei die Halbleiterfinne Germanium aufweist, wobei eine Germaniumkonzentration eines ersten Abschnitts der Halbleiterfinne größer ist als eine Germaniumkonzentration eines zweiten Abschnitts der Halbleiterfinne, wobei eine erste Distanz zwischen dem ersten Abschnitt und einer Hauptfläche des Halbleitersubstrats kleiner ist als eine zweite Distanz zwischen dem zweiten Abschnitt und der Hauptfläche des Halbleitersubstrats; und Trimmen der Halbleiterfinne, wobei der erste Abschnitt der Halbleiterfinne mit einer größeren Rate getrimmt wird als der zweite Abschnitt der Halbleiterfinne.

Description

  • HINTERGRUND
  • Halbleitervorrichtungen werden in einer Vielfalt von elektronischen Anwendungen, wie zum Beispiel Personal Computern, Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten, verwendet. Halbleitervorrichtungen werden in der Regel hergestellt, indem isolierende oder dielektrische Schichten, leitfähige Schichten und Halbleitermaterialschichten über einem Halbleitersubstrat sequenziell abgeschieden werden, und die verschiedenen Materialschichten unter Verwendung von Lithografie strukturiert werden, um Schaltungskomponenten und -elemente darauf auszubilden.
  • Die Halbleiterindustrie verbessert beständig die Integrationsdichte verschiedener elektronischer Komponenten (z.B. Transistoren, Dioden, Widerstände, Kondensatoren usw.), indem die minimale Merkmalgröße fortlaufend reduziert wird, was ermöglicht, dass mehr Komponenten in eine bestimmte Fläche integriert werden.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten aus der nachstehenden ausführlichen Beschreibung verstanden, wenn sie zusammen mit den begleitenden Figuren gelesen wird. Es ist zu beachten, dass gemäß dem Standardverfahren in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Elemente zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein
    • 1 zeigt ein Beispiel einer Halbleitervorrichtung, die Fin-Feldeffekttransistoren (FinFETs) aufweist, in einer dreidimensionalen Ansicht gemäß einigen Ausführungsformen.
    • 2, 3A, 3B, 3C, 4A, 4B, 5, 6A, 6B, 7A, 7B, 8A, 8B, 9A, 9B, 10A, 10B, 10C, 11A, 11B, 12A, 12B, 13A, 13B, 13C, 13D, 13E, 14A, 14B, 14C, 15A, 15B, 16A, 16B, 16C, 16D und 16E sind Querschnittsansichten von Zwischenstufen beim Herstellen von Halbleitervorrichtungen gemäß einigen Ausführungsformen.
    • 17 zeigt ein Beispiel einer Halbleitervorrichtung, die Nanostruktur-Feldeffekttransistoren (NSFETs) aufweist, in einer dreidimensionalen Ansicht gemäß einigen Ausführungsformen.
    • 18, 19A, 198, 20A, 20B, 21, 22A, 22B, 23A, 238, 24A, 24B, 25A, 258, 26A, 26B, 26C, 27A, 27B, 27C, 28A, 28B, 28C, 28D, 29A, 29B, 29C, 30A, 30B, 30C, 3iA, 31B, 31C, 31D, 31E, 32A, 32B, 32C, 32D, 33A, 33B, 33C, 33D, 33E, 33F, 34A, 34B, 35A, 35B, 35C und 35D sind Querschnittsansichten von Zwischenstufen beim Herstellen von Halbleitervorrichtungen gemäß einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die nachstehende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale der Erfindung bereit. Konkrete Beispiele von Komponenten und Anordnungen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese stellen selbstverständlich lediglich Beispiele dar und sind nicht im beschränkenden Sinne gedacht. Zum Beispiel kann das Ausbilden eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Element in direktem Kontakt ausgebildet werden, und kann ebenfalls Ausführungsformen umfassen, in denen zusätzliche Element zwischen dem ersten und dem zweiten Element ausgebildet werden können, so dass das erste und das zweite Element möglicherweise nicht in direktem Kontakt stehen. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung geschieht zum Zweck der Einfachheit und Klarheit und sie schreibt an sich keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Ausgestaltungen vor.
  • Außerdem können hierin Begriffe, die sich auf räumliche Relativität beziehen, wie z.B. „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, zur Erleichterung der Besprechung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal (zu anderen Elementen oder Merkmalen), wie in den Figuren dargestellt, zu beschreiben. Die Begriffe, die räumliche Relativität betreffen, sollen verschiedene Ausrichtungen der verwendeten oder betriebenen Vorrichtung zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Die Vorrichtung kann auf eine andere Weise ausgerichtet sein (um 90 Grad gedreht oder anders ausgerichtet) und die hier verwendeten Bezeichnungen, die räumliche Relativität betreffen, können gleichermaßen dementsprechend ausgelegt werden.
  • Verschiedene Ausführungsformen stellten Verfahren zum Ausbilden von Kanalgebieten in Halbleitervorrichtungen, die verbesserte Profile aufweisen, sowie mithilfe der Verfahren ausgebildete Halbleitervorrichtungen bereit. Die Verfahren können ein Ausbilden von Kanalgebieten, die Gradienten-Konzentrationen von Halbleitermaterialien aufweisen, und ein Dünnen der Kanalgebiete umfassen. In einigen Ausführungsformen können die Kanalgebiete aus Siliziumgermanium ausgebildet werden, das höhere Germaniumkonzentrationen an der Unterseite der Kanalgebiete und niedrigere Germaniumkonzentrationen an der Oberseite der Kanalgebiete aufweist. Die Kanalgebiete können gedünnt werden, indem die Kanalgebiete alkalischen oder sauren Lösungen ausgesetzt werden, die mit Oxidationsmittellösungen kombiniert oder mit diesen zyklisiert werden können. Abschnitte der Kanalgebiete, die höhere Germaniumkonzentrationen aufweisen, können mit höheren Raten gedünnt werden als Abschnitte der Kanalgebiete, die niedrigere Germaniumkonzentrationen aufweisen, was zum Bereitstellen von Kanalgebieten, die rechteckige Profile aufweisen, verwendet werden kann. Ein Bereitstellen von Kanalgebieten, die rechteckigere Profile aufweisen, reduziert eine draininduzierte Barrierenerniedrigung (DIBL), wodurch die Leistungsfähigkeit gesteigert und Vorrichtungsdefekte der resultierenden Halbleitervorrichtungen reduziert werden.
  • 1 zeigt ein Beispiel für FinFETs gemäß einigen Ausführungsformen. Die FinFETs weisen Finnen 55 auf einem Substrat 50 (z.B. einem Halbleitersubstrat) auf. STI-Gebiete (flache Grabenisolation) 58 werden im Substrat 50 angeordnet, und die Finnen 55 stehen über benachbarten STI-Gebieten 58 und aus dem Raum zwischen ihnen hervor. Obwohl die STI-Gebiete 58 derart beschrieben/dargestellt sind, dass sie vom Substrat 50 separat sind, kann, wie hier verwendet, der Begriff „Substrat“ benutzt werden, um ausschließlich auf das Halbleitersubstrat oder ein Halbleitersubstrat samt STI-Gebieten zu verweisen. Obwohl die Finnen 55 als einzelne, mit dem Substrat 50 durchgehende Materialien dargestellt sind, können außerdem die Finnen 55 und/oder das Substrat 50 ein einzelnes Material oder mehrere Materialien aufweisen. In diesem Kontext beziehen sich die Finnen 55 auf die Abschnitte, die sich zwischen den benachbarten STI-Gebieten 58 erstrecken.
  • Gatedielektrikumsschichten 100 befinden sich entlang von Seitenwänden und über einer oberen Fläche der Finnen 55, und Gateelektroden 102 befinden sich über den Gatedielektrikumsschichten 100. Epitaktische Source-/Draingebiete 92 sind auf gegenüberliegenden Seiten der Finnen 55, der Gatedielektrikumsschichten 100 und der Gateelektroden 102 angeordnet. 1 zeigt ferner Referenzquerschnitte, die in späteren Figuren verwendet werden. Der Querschnitt A-A' verläuft entlang einer Längsachse einer Gateelektrode 102 und zum Beispiel in einer Richtung senkrecht zur Richtung eines Stromflusses zwischen den epitaktischen Source-/Draingebieten 92 der FinFETs. Der Querschnitt B-B' ist senkrecht zum Querschnitt A-A' und verläuft entlang einer Längsachse einer Finne 55 und zum Beispiel in einer Richtung des Stromflusses zwischen den epitaktischen Source-/Draingebieten 92 der FinFETs. Der Querschnitt C-C' ist zum Querschnitt A-A' parallel und erstreckt sich durch die epitaktischen Source-/Draingebiete 92 der FinFETs. Nachfolgende Figuren beziehen sich zur Klarheit auf diese Referenzquerschnitte.
  • Einige hier besprochene Ausführungsformen werden im Kontext von Fin-Feldeffekttransistoren (FinFETs) und Nanostruktur-Feldeffekttransistoren (NSFETs) (z.B. Nanofolie, Nanodraht, Gate-All-Around oder dergleichen), die unter Verwendung von Gate-Zuletzt-Prozessen ausgebildet werden, diskutiert. In einigen Ausführungsformen kann ein Gate-Zuerst-Prozess verwendet werden. Außerdem ziehen einige Ausführungsformen Aspekte in Betracht, die in planaren Vorrichtungen oder dergleichen verwendet werden.
  • 2 bis 16B sind Querschnittsansichten von Zwischenstufen beim Herstellen von FinFETs gemäß einigen Ausführungsformen. 2, 3A, 3B, 3C, 4A, 4B, 5, 13C, 16C, 16D und 16E zeigen den in 1 gezeigten Referenzquerschnitt A-A`, der ein Gebiet 5oN und ein Gebiet 50P aufweist. 6A, 11A, 12A, 13A, 14A, 15A und 16A sind entlang des in 1 gezeigten Referenzquerschnitts A-A' im Gebiet 5oN oder dem Gebiet 50P dargestellt. 6B, 7B, 8B, 9B, 10B, 11B, 12B, 13B, 13D, 13E, 14B, 14C, 15B und 16B sind entlang eines in 1 gezeigten ähnlichen Querschnitts B-B' dargestellt. 7A, 8A, 9A, 10A und 10C sind entlang des in 1 gezeigten Referenzquerschnitts C-C' dargestellt.
  • In 2 wird ein Substrat 50 bereitgestellt. Das Substrat 50 kann ein Halbleitersubstrat, wie z.B. ein Bulk-Halbleiter, ein SOI-Substrat (Halbleiter auf einem Isolator) oder dergleichen, sein, das dotiert (z.B. mit einem p- oder einem n-Dotierstoff) oder undotiert sein kann. Das Substrat 50 kann ein Wafer, wie z.B. ein Silizium-Wafer, sein. Im Allgemeinen ist ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, die auf einer Isolationsschicht ausgebildet wird. Die Isolationsschicht kann zum Beispiel eine vergrabene Oxidschicht (BOX-Schicht), eine Siliziumoxidschicht oder dergleichen sein. Die Isolationsschicht wird auf einem Substrat, typischerweise einem Silizium- oder Glassubstrat, bereitgestellt. Andere Substrate, wie z.B. ein mehrschichtiges oder ein Gradientensubstrat, können ebenfalls verwendet werden. In einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Folgendes aufweisen: Silizium; Germanium; einen Verbindungshalbleiter, der Siliziumkarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid aufweist; einen Legierungshalbleiter, der Siliziumgermanium, Gallium-Arsenidphosphid, Aluminium-Indium-Arsenid, Aluminium-Gallium-Arsenid, Gallium-Indium-Arsenid, Gallium-Indium-Phosphid, und/oder Gallium-Indium-Arsenid-Phosphid aufweist, oder Kombinationen davon.
  • Das Substrat 50 weist ein Gebiet 5oN und ein Gebiet 50P auf. Das Gebiet 50N kann zum Ausbilden von n-Vorrichtungen, wie z.B. NMOS-Transistoren, z.B. n-FinFETs, vorgesehen sein. Das Gebiet 50P kann zum Ausbilden von p-Vorrichtungen, wie z.B. von PMOS-Transistoren, z.B. p-FinFETs, vorgesehen sein. Das Gebiet 50N kann vom Gebiet 50P physisch getrennt sein (wie durch eine Trennung 51 dargestellt), und eine beliebige Anzahl von Vorrichtungsmerkmalen (z.B. andere aktive Vorrichtungen, dotierte Gebiete, Isolationsstrukturen usw.) kann zwischen dem Gebiet 50N und dem Gebiet 50P angeordnet werden.
  • Außerdem kann in 2 ein Abschnitt des Substrats 50 im Gebiet 50P durch ein erstes epitaktisches Halbleitermaterial 52 ersetzt werden. Eine strukturierte Maske (nicht separat dargestellt), wie z.B. ein strukturierter Fotolack, kann über dem Gebiet 50N ausgebildet werden. Der strukturierte Fotolack kann ausgebildet werden, indem eine Fotolackschicht über dem Substrat 50 unter Verwendung einer Spin-on-Beschichtung oder dergleichen abgeschieden wird. Die Fotolackschicht kann dann strukturiert werden, indem die Fotolackschicht mit einer strukturierten Energiequelle (z.B. einer strukturierten Lichtquelle) belichtet wird und die Fotolackschicht entwickelt wird, um einen belichteten oder nicht belichteten Abschnitt der Fotolackschicht zu entfernen, wodurch die strukturierte Fotolackschicht ausgebildet wird. Das Substrat 50 im Gebiet 50P wird dann unter Verwendung eines geeigneten Ätzprozesses, wie z.B. eines anisotropen Ätzprozesses (z.B. eines Trockenätzprozesses) oder dergleichen, geätzt, um eine erste Öffnung auszubilden. Der strukturierte Fotolack kann dann entfernt werden.
  • Das erste epitaktische Halbleitermaterial 52 wird dann derart ausgebildet, dass es die erste Öffnung füllt. Das erste epitaktische Halbleitermaterial 52 kann mithilfe eines epitaktischen Aufwachsprozesses, wie z.B. einer chemischen Gasphasenabscheidung (CVD), einer Atomlagenabscheidung (ALD), einer Gasphasenepitaxie (VPE), einer Molekularstrahlepitaxie (MBE) oder dergleichen, abgeschieden werden. Das erste epitaktische Halbleitermaterial 52 kann ein Halbleitermaterial, wie z.B. Siliziumgermanium oder dergleichen, aufweisen.
  • Das erste epitaktische Halbleitermaterial 52 kann mit einer Gradienten-Germaniumkonzentration ausgebildet werden. Zum Beispiel kann in einigen Ausführungsformen eine Germaniumkonzentration des ersten epitaktischen Halbleitermaterials 52 von einer oberen Fläche des ersten epitaktischen Halbleitermaterials 52 zu einer unteren Fläche des ersten epitaktischen Halbleitermaterials 52 allmählich und kontinuierlich erhöht werden. In einigen Ausführungsformen kann ein Atomprozentsatz von Germanium im ersten epitaktischen Halbleitermaterial 52 im Bereich von ungefähr 0 Prozent an einer oberen Fläche des ersten epitaktischen Halbleitermaterials 52 bis ungefähr 90 Prozent an einer unteren Fläche des ersten epitaktischen Halbleitermaterials 52 liegen. In einigen Ausführungsformen kann der Atomprozentsatz von Germanium im ersten epitaktischen Halbleitermaterial 52 im Bereich von ungefähr 8 Prozent an der oberen Fläche des ersten epitaktischen Halbleitermaterials 52 bis ungefähr 32 Prozent an der unteren Fläche des ersten epitaktischen Halbleitermaterials 52 liegen. In einigen Ausführungsformen kann ein Verhältnis des Atomprozentsatzes von Germanium an der oberen Fläche des ersten epitaktischen Halbleitermaterials 52 zum Atomprozentsatz von Germanium an der unteren Fläche des ersten epitaktischen Halbleitermaterials 52 im Bereich von ungefähr 1:2 bis ungefähr 1:8 oder von ungefähr 1:3 bis ungefähr 1:5 liegen. Wie nachstehend ausführlicher besprochen sein wird, führt das Aufnehmen des ersten epitaktischen Halbleitermaterials 52 mit den vorgeschriebenen Verhältnissen von Atomprozentsätzen von Germanium dazu, dass Finnen (wie z.B. den Finnen 55, die nachstehend unter Bezugnahme auf 3A bis 4B besprochen werden) verbesserte rechteckige Profile aufweisen, was zu einer besseren Gatesteuerung, einer reduzierten Finnenbreitenschwankung und einer reduzierten draininduzierten Barrierebelastung führt.
  • In Ausführungsformen, in denen die ersten epitaktischen Halbleitermaterialien 52 mithilfe einer CVD abgeschieden werden, kann die Gradienten-Germaniumkonzentration im ersten epitaktischen Halbleitermaterial 52 erzielt werden, indem eine Durchflussrate einer germaniumhaltigen Vorstufe (z.B. Monogerman (GeH4) oder dergleichen) im Verhältnis zu einer Durchflussrate einer siliziumhaltigen Vorstufe (z.B. Dichlorsilan (H2Cl2Si), Silan (SiH4) oder dergleichen) während der Abscheidung des ersten epitaktischen Halbleitermaterials 52 allmählich verringert wird. Zum Beispiel kann ein Verhältnis einer Durchflussrate einer Germaniumvorstufe zu einer Durchflussrate einer Siliziumvorstufe von ungefähr 1 bis ungefähr 9 oder von ungefähr 1 bis ungefähr 3 am Anfang des Abscheidungsprozesses, der zum Abscheiden der ersten epitaktischen Halbleitermaterialien 52 verwendet wird, betragen, und ein Verhältnis der Durchflussrate der Germaniumvorstufe zur Durchflussrate der Siliziumvorstufe kann am Ende des Abscheidungsprozesses, der zum Abscheiden des ersten epitaktischen Halbleitermaterials 52 verwendet wird, von ungefähr 0 bis ungefähr 1 oder von ungefähr 0 bis ungefähr 0,5 betragen. Nachdem das erste epitaktische Halbleitermaterial 52 abgeschieden wurde, können obere Flächen des Substrats 50 im Gebiet 50N und das erste epitaktische Halbleitermaterial 52 im Gebiet 50P mithilfe eines Prozesses, wie z.B. eines chemischmechanischen Polierens (CMP), planarisiert werden. Eine Dicke T1 des ersten epitaktischen Halbleitermaterials 52 kann von ungefähr 10 nm bis ungefähr 200 nm oder von ungefähr 40 nm bis ungefähr 60 nm betragen.
  • In 3A werden Finnen 55 im Substrat 50 und dem ersten epitaktischen Halbleitermaterial 52 ausgebildet. Die Finnen 55 sind Halbleiterstege. In einigen Ausführungsformen können die Finnen 55 im Substrat 50 und dem ersten epitaktischen Halbleitermaterial 52 durch Ätzen von Gräben im Substrat 50 und dem ersten epitaktischen Halbleitermaterial 52 ausgebildet werden. Das Ätzen kann ein beliebiger geeigneter Ätzprozess sein, wie z.B. ein reaktives Ionenätzen (RIE), Neutralstrahlätzen (Neutral Beam Etch, NBE), dergleichen oder eine Kombination davon. Das Ätzen kann anisotrop sein.
  • Die Finnen 55 können mithilfe eines beliebigen geeigneten Verfahrens strukturiert werden. Zum Beispiel können die Finnen 55 unter Verwendung eines oder mehrerer fotolithografischer Prozesse, die Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse umfassen, strukturiert werden. In einigen Ausführungsformen kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse fotolithografische und selbstjustierende Prozesse, wodurch ermöglicht wird, dass Strukturen erzeugt werden, die zum Beispiel kleinere Pitches aufweisen als dies ansonsten unter Verwendung eines einzelnen direkten fotolithografischen Prozesses erzielbar ist. Zum Beispiel wird in einigen Ausführungsformen eine Opferschicht über einem Substrat ausgebildet und unter Verwendung eines fotolithografischen Prozesses strukturiert. Spacer werden entlang der strukturierten Opferschicht unter Verwendung eines Selbstjustierungsprozesses ausgebildet. Die Opferschicht wird dann entfernt und die verbleibenden Spacer können dann zum Strukturieren der Finnen 55 verwendet werden. In einigen Ausführungsformen kann die Maske (oder eine andere Schicht) auf den Finnen 55 verbleiben. Wie in 3A dargestellt, können die Finnen 55 sowohl im Gebiet 50N als auch dem Gebiet 50P verjüngte Profile aufweisen, in denen Breiten an den Unterseiten der Finnen 55 größer sind als Breiten an der Oberseite der Finnen 55.
  • Im Gebiet 50N können die Finnen 55 (die finnenförmige Abschnitte des Substrats 50 aufweisen, welche sich von einer flachen oberen Fläche des Substrats 50 erstrecken) eine untere Breite W1 von ungefähr 2,2 nm bis ungefähr 100 nm, von ungefähr 25 nm bis ungefähr 35 nm, oder von ungefähr von ungefähr 28 bis ungefähr 32 nm; eine obere Breite W2 von ungefähr 2 nm bis ungefähr 50 nm, von ungefähr 20 bis 30 nm oder von ungefähr 23 nm bis ungefähr 27 nm; ein Verhältnis der oberen Breite W2 zur unteren Breite W1 von ungefähr 0,5 bis ungefähr 2 oder von ungefähr 0,7 bis ungefähr 0,9; und eine Höhe H1 von ungefähr 10 nm bis ungefähr 200 nm oder von ungefähr 70 nm bis ungefähr 90 nm aufweisen. Die Finnen 55 im Gebiet 50N können mit einem Pitch P1 von ungefähr 2 nm bis ungefähr 100 nm oder von ungefähr 25 nm bis ungefähr 35 nm beabstandet sein. Ein Winkel 81 zwischen Seitenwänden der Finnen 55 im Gebiet 50N und einer oberen Fläche des Substrats 50 kann von ungefähr 70° bis ungefähr 85°, von ungefähr 78° bis ungefähr 82°, von ungefähr 95° bis ungefähr 120°, oder von ungefähr 98° bis ungefähr 102° betragen. Im Gebiet 50P können die Finnen 55 (die finnenförmige Abschnitte des ersten epitaktischen Halbleitermaterials 52 und des Substrats 50 aufweisen, welche sich von einer flachen oberen Fläche des Substrats 50 erstrecken) eine untere Breite W3 von ungefähr 2,2 nm bis ungefähr 100 nm, von ungefähr 25 nm bis ungefähr 35 nm, oder von ungefähr von ungefähr 28 bis ungefähr 32 nm; eine mittlere Breite W4 an einer Grenzfläche zwischen dem Substrat 50 und dem ersten epitaktischen Halbleitermaterial 52 von ungefähr 2,2 bis ungefähr 80, von ungefähr 23 nm bis ungefähr 33 nm, oder von ungefähr 26 bis ungefähr 30 nm; eine obere Breite W5 von ungefähr 2 nm bis ungefähr 50 nm, von ungefähr 20 bis 30 nm oder von ungefähr 23 nm bis ungefähr 27 nm; und eine Höhe H2 von ungefähr 10 nm bis ungefähr 200 nm oder von ungefähr 70 nm bis ungefähr 90 nm aufweisen. Ein Verhältnis der oberen Breite W5 zur mittleren Breite W4 kann von ungefähr 2 bis ungefähr 0,5 oder von ungefähr 0,8 bis ungefähr 1,0 betragen, und ein Verhältnis der mittleren Breite W4 zur unteren Breite W3 kann von ungefähr 2 bis ungefähr 0,5 oder von ungefähr 0,8 bis ungefähr 1,0 betragen. Die Finnen 55 im Gebiet 50P können mit einem Pitch P2 von ungefähr 2 nm bis ungefähr 100 nm oder von ungefähr 25 nm bis ungefähr 35 nm beabstandet sein. Ein Winkel 82 zwischen Seitenwänden der Finnen 55 im Gebiet 50P und einer oberen Fläche des Substrats 50 kann von ungefähr 70° bis ungefähr 85°, von ungefähr 78° bis ungefähr 82°, von ungefähr 95° bis ungefähr 120°, oder von ungefähr 98° bis ungefähr 102° betragen.
  • 3B zeigt eine Ausführungsform, in der ein Dünnungsprozess zum Dünnen der Finnen 55 nach dem Ausbilden der Finnen 55 und vor den STI-Gebieten (wie z.B. den STI-Gebieten 58, die nachstehend unter Bezugnahme auf 4A besprochen werden) durchgeführt wird. In der in 3B dargestellten Ausführungsform können die Finnen 55 im Gebiet 50N Ätzmitteln ausgesetzt werden, die zum Dünnen der Finnen 55 im Gebiet 50P verwendet werden, und die Finnen 55 im Gebiet 50P können Ätzmitteln ausgesetzt werden, die zum Dünnen der Finnen im Gebiet 50N verwendet werden.
  • In 3B können freigelegte Abschnitte der Finnen 55 im Gebiet 50N und freigelegte Abschnitte der Finnen 55 im Gebiet 50P, die im Substrat 50 ausgebildet sind, unter Verwendung erster Ätzchemikalien in einem ersten Ätzprozess geätzt werden. Während des ersten Ätzprozesses können die Finnen sowohl im Gebiet 50N als auch im Gebiet 50P den ersten Ätzchemikalien ausgesetzt werden. Es kann gewünscht sein, dass eine erste Ätzselektivität, die das Verhältnis der Ätzrate (die zuweilen als die Trimmrate bezeichnet wird) der Finnen 55 im Gebiet 50N und Abschnitte der Finnen 55 im Gebiet 50P, die im Substrat 50 ausgebildet sind (z.B. Abschnitte der Finnen 55, die aus Silizium ausgebildet sind), zur Ätzrate von Abschnitten der Finnen 55 im Gebiet 50P, die aus dem ersten epitaktischen Halbleitermaterial 52 ausgebildet sind (z.B. Abschnitten der Finnen 55, die aus Siliziumgermanium ausgebildet sind), darstellt, hoch ist, um das Ätzen der Abschnitte der Finnen 55 im Gebiet 50P, die aus dem ersten epitaktischen Halbleitermaterial 52 ausgebildet sind, zu minimieren. Zum Beispiel kann die erste Ätzselektivität höher sein als ungefähr 5 und kann im Bereich von ungefähr 5 bis ungefähr 20 liegen, oder höher sein. Der erste Ätzprozess kann bei einer Temperatur durchgeführt werden, die im Bereich von ungefähr 5 °C bis ungefähr 100 °C liegt, wie z.B. ungefähr bei Raumtemperatur (z.B. ungefähr 23 °C). Die Finnen 55 können den ersten Ätzchemikalien für eine Dauer ausgesetzt werden, die im Bereich von ungefähr 10 Sekunden bis ungefähr 5 Minuten oder von ungefähr 45 Sekunden bis ungefähr 75 Sekunden liegt.
  • In einigen Ausführungsformen können die ersten Ätzchemikalien ein erstes Ätzmittel aufweisen, das in einem ersten Lösungsmittel gelöst ist. Die ersten Ätzchemikalien können frei von Oxidationsmitteln sein. Das erste Ätzmittel kann eine Base oder eine Säure aufweisen. In Ausführungsformen, in denen das erste Ätzmittel eine Base aufweist, kann das erste Ätzmittel ein Metallhydroxid (Mn+(OH-)n), Aminderivate, Ammoniumderivate, Kombinationen davon oder dergleichen aufweisen. Das Metallhydroxid kann Natriumhydroxid (NaOH), Kaliumhydroxid (KOH), Lithiumhydroxid (LiOH), Rubidiumhydroxid (RbOH), Cäsiumhydroxid (CsOH), Kombinationen davon oder dergleichen aufweisen. Die Aminderivate können Ammoniak (NH3), Ammoniumhydroxid (NH4OH), Tetramethylammoniumhydroxid (TMAH, (CH3)4N(OH)), Tetraethylammoniumhydroxid (TEAH, (C2H5)4N(OH)), Trimethyltetradecylammoniumhydroxid (TTAH, (CH3)3(C14H29)N(OH)), Tetrabutylammoniumhydroxid (TBAH, (C4H9)4N(OH)), Kombinationen davon oder dergleichen aufweisen. In Ausführungsformen, in denen das erste Ätzmittel eine Base ist, kann ein pH der ersten Ätzchemikalien von ungefähr 7 bis ungefähr 13 oder von ungefähr 8 bis ungefähr 10 betragen. Das erste Ätzmittel kann in den ersten Ätzchemikalien in einer Konzentration vorhanden sein, die im Bereich von ungefähr 0,01 M bis ungefähr 20 M oder von ungefähr 0,5 M bis ungefähr 1,5 M liegt.
  • In Ausführungsformen, in denen das erste Ätzmittel eine Säure aufweist, kann das erste Ätzmittel Salzsäure (HCl), Flusssäure (HF), Schwefelsäure (H2SO4), Phosphorsäure (H3PO4), Salpetersäure (HNO3), Carbonsäurederivate (CnH2n+1COOH), Kombinationen davon oder dergleichen aufweisen. In Ausführungsformen, in denen das erste Ätzmittel eine Säure ist, kann ein pH der ersten Ätzchemikalien von ungefähr 0 bis ungefähr 7 oder von ungefähr 1 bis ungefähr 3 betragen. Das erste Ätzmittel kann in den ersten Ätzchemikalien in einer Konzentration vorhanden sein, die im Bereich von ungefähr 0,01 M bis ungefähr 20 M oder von ungefähr 0,5 M bis ungefähr 1,5 M liegt.
  • Das erste Lösungsmittel kann verwendet werden, um dabei zu helfen, das erste Ätzmittel zu mischen und abzugeben. Das erste Lösungsmittel ist möglicherweise nicht an der Ätzreaktion beteiligt. In einer bestimmten Ausführungsform kann das erste Ätzlösungsmittel ein Lösungsmittel, wie z.B. deionisiertes Wasser oder dergleichen, sein. Jedoch kann ein beliebiges geeignetes Lösungsmittel verwendet werden.
  • Die ersten Ätzchemikalien können außerdem ionische oder nichtionische Tenside, wie z.B. quaternäres Ammonium (NR4 +), Sulfat (SO42-), Sulfonat (R-SO3 -), Phosphat (-PO4 3-), Carboxylate (R-COO-), Alkoholethoxylate, Alkylphenolethoxylate, Fettsäureethoxylate, Fettaminethoxylate, Glykolester, Glycerinester, Kombinationen davon oder dergleichen aufweisen, die hinzugefügt werden können, um die Oberflächenspannung der ersten Ätzchemikalien zu reduzieren. Die Tenside können in den ersten Ätzchemikalien in einer Konzentration vorhanden sein, die im Bereich von ungefähr 0,0001 M bis ungefähr 1 M oder von ungefähr 0,005 M bis ungefähr 0,02 M liegt.
  • Vor dem Ätzen der Finnen 55 mit dem ersten Ätzprozess weisen die Finnen 55 verjüngte Profile auf, bei denen Breiten an der Unterseite der Finnen 55 größer sind als Breiten an der Oberseite der Finnen 55 (wie vorstehend in der Diskussion unter Bezugnahme von 3A besprochen). Der erste Ätzprozess kann die gleichen Ätzraten an der Oberseite der Finnen 55 und der Unterseite der Finnen 55 aufweisen, so dass die Finnen 55 im Gebiet 50N und Abschnitte der Finnen 55 im Gebiet 50P, die im Substrat 50 ausgebildet sind, nach dem Ätzen der Finnen 55 mit dem ersten Ätzprozess weiterhin ein verjüngtes Profil aufweisen.
  • Nachdem die Finnen 55 im Gebiet 50N und dem Gebiet 50P mit dem ersten Ätzprozess geätzt wurden, können die Finnen 55 im Gebiet 50N eine Höhe H5 von ungefähr 10 nm bis ungefähr 200 nm oder von ungefähr 60 nm bis ungefähr 80 nm; eine untere Breite W10 von ungefähr 2,2 nm bis ungefähr 100 nm, von ungefähr 15 nm bis ungefähr 25 nm, oder von ungefähr 18 nm bis ungefähr 22 nm; eine obere Breite W11 von ungefähr 2 nm bis ungefähr 50 nm, von ungefähr 10 nm bis ungefähr 20 nm, oder von ungefähr 13 nm bis ungefähr 17 nm; und ein Verhältnis der oberen Breite W11 zur unteren Breite W10 von ungefähr 0,5 bis ungefähr 2 oder von ungefähr 0,65 bis ungefähr 0,85 aufweisen. Ein Winkel θ5 zwischen Seitenwänden der Finnen 55 im Gebiet 50N und einer oberen Fläche des Substrats 50 kann von ungefähr 70° bis ungefähr 85°, von ungefähr 78° bis ungefähr 82°, von ungefähr 95° bis ungefähr 120°, oder von ungefähr 98° bis ungefähr 102° betragen. Abschnitte der Finnen 55 im Gebiet 50P, die im Substrat 50 ausgebildet sind, können eine untere Breite W12 von ungefähr 2,2 nm bis ungefähr 100 nm, von ungefähr 15 nm bis ungefähr 25 nm, oder von ungefähr 18 nm bis ungefähr 22nm; eine obere Breite W13 von ungefähr 2 nm bis ungefähr 80 nm, von ungefähr 13 bis 23 nm oder von ungefähr 16 nm bis ungefähr 20 nm; und ein Verhältnis der oberen Breite W13 zur unteren Breite Wi2 von ungefähr 0,5 bis ungefähr 2 oder von ungefähr 0,8 bis ungefähr 1,0 aufweisen. Ein Winkel 06 zwischen Seitenwänden der Abschnitte der Finnen 55, die im Substrat 50 im Gebiet 50P ausgebildet sind, und einer oberen Fläche des Substrats 50 kann von ungefähr 70° bis ungefähr 85°, von ungefähr 78° bis ungefähr 82°, von ungefähr 95° bis ungefähr 120°, oder von ungefähr 98° bis ungefähr 102° betragen.
  • Außerdem können in 3B freigelegte Abschnitte der Finnen 55 im Gebiet 50P, die aus dem ersten epitaktischen Halbleitermaterial 52 ausgebildet sind, in einem zweiten Ätzprozess, der vom ersten Ätzprozess getrennt ist, unter Verwendung zweiter Ätzchemikalien geätzt werden. Während des zweiten Ätzprozesses können die Finnen sowohl im Gebiet 50P als auch dem Gebiet 50N den zweiten Ätzchemikalien ausgesetzt werden. Es ist erwünscht, dass eine zweite Ätzselektivität, die das Verhältnis der Ätzrate der Abschnitte der Finnen 55 im Gebiet 50P, die aus dem ersten epitaktischen Halbleitermaterial 52 ausgebildet wird, zur Ätzrate der Finnen 55 im Gebiet 50N und der Abschnitte der Finnen 55 im Gebiet 50P, die im Substrat 50 ausgebildet sind, darstellt, hoch ist, um das Ätzen der Finnen 55 im Gebiet 50N und der Abschnitte der Finnen im Gebiet 50P, die im Substrat 50 ausgebildet sind, zu minimieren. Zum Beispiel kann die zweite Ätzselektivität höher sein als ungefähr 5 und kann im Bereich von ungefähr 5 bis ungefähr 20 liegen, oder höher sein. Der zweite Ätzprozess kann bei einer Temperatur durchgeführt werden, die im Bereich von ungefähr 5 °C bis ungefähr 100 °C liegt, wie z.B. ungefähr bei Raumtemperatur (z.B. ungefähr 23 °C).
  • In einigen Ausführungsformen können die zweiten Ätzchemikalien ein Oxidationsmittel und ein zweites Ätzmittel aufweisen, die in einem zweiten Lösungsmittel gelöst sind. Die Finnen 55 können gleichzeitig dem Oxidationsmittel und dem zweiten Ätzmittel ausgesetzt werden. In den Ausführungsformen, in denen die Finnen 55 gleichzeitig dem Oxidationsmittel und dem zweiten Ätzmittel ausgesetzt werden, können die Finnen 55 den zweiten Ätzchemikalien für eine Dauer von ungefähr 30 Sekunden bis ungefähr 2 Minuten oder von ungefähr 45 Sekunden bis ungefähr 75 Sekunden ausgesetzt werden. In einigen Ausführungsformen kann das zweite Ätzmittel das gleiche sein wie das erste Ätzmittel. Zum Beispiel kann in einigen Ausführungsformen das zweite Ätzmittel eine Base oder eine Säure sein.
  • In Ausführungsformen, in denen das zweite Ätzmittel eine Base aufweist, kann das zweite Ätzmittel ein Metallhydroxid (Mn+(OH-)n), Aminderivate, Ammoniumderivate, Kombinationen davon oder dergleichen aufweisen. Das Metallhydroxid kann Natriumhydroxid (NaOH), Kaliumhydroxid (KOH), Lithiumhydroxid (LiOH), Rubidiumhydroxid (RbOH), Cäsiumhydroxid (CsOH), Kombinationen davon oder dergleichen aufweisen. Die Aminderivate können Ammoniak (NH3), Ammoniumhydroxid (NH4OH), Tetramethylammoniumhydroxid (TMAH, (CH3)4N(OH)), Tetraethylammoniumhydroxid (TEAH, (C2H5)4N(OH)), Trimethyltetradecylammoniumhydroxid (TTAH, (CH3)3(C14H29)N(OH)), Tetrabutylammoniumhydroxid (TBAH, (C4Hg)4N(OH)), Kombinationen davon oder dergleichen aufweisen. In Ausführungsformen, in denen das zweite Ätzmittel eine Base ist, kann ein pH der ersten Ätzchemikalien von ungefähr 7 bis ungefähr 13 oder von ungefähr 8 bis ungefähr 10 betragen. Das zweite Ätzmittel kann in den zweiten Ätzchemikalien in einer Konzentration vorhanden sein, die im Bereich von ungefähr 0,01 M bis ungefähr 20 M oder von ungefähr 0,5 M bis ungefähr 1,5 M liegt.
  • In Ausführungsformen, in denen das zweite Ätzmittel eine Säure aufweist, kann das zweite Ätzmittel Salzsäure (HCl), Flusssäure (HF), Schwefelsäure (H2SO4), Phosphorsäure (H3PO4), Salpetersäure (HNO3), Carbonsäurederivate (CnH2n+1COOH), Kombinationen davon oder dergleichen aufweisen. In Ausführungsformen, in denen das erste Ätzmittel eine Säure ist, kann ein pH der ersten Ätzchemikalien von ungefähr 0 bis ungefähr 7 oder von ungefähr 1 bis ungefähr 3 betragen. Das zweite Ätzmittel kann in den zweiten Ätzchemikalien in einer Konzentration vorhanden sein, die im Bereich von ungefähr 0,01 M bis ungefähr 20 M oder von ungefähr 0,5 M bis ungefähr 1,5 M liegt.
  • Das Oxidationsmittel kann ozonisiertes deionisiertes Wasser (DIO3), Wasserstoffperoxid (H2O2), andere nichtmetallische Oxidationsmittel, Kombinationen davon oder dergleichen aufweisen. Ein Oxidationsmittel kann in den zweiten Ätzchemikalien in einer Konzentration vorhanden sein, die im Bereich von ungefähr 0,0001 M bis ungefähr 1 M oder von ungefähr 0,0005 m bis ungefähr 0,002 M liegt. Ein Aufnehmen des Oxidationsmittels zusätzlich zum zweiten Ätzmittel ermöglicht es, dass das erste epitaktische Halbleitermaterial 52 selektiv in Bezug auf die Finnen 55 im Gebiet 50N und Abschnitten der Finnen 55 im Gebiet 50P, die im Substrat 50 ausgebildet sind, geätzt werden. Das Oxidationsmittel kann verwendet werden, um die Finnen 55 im Gebiet 50P zu oxidieren, wodurch Siliziumgermaniumoxid in den Finnen 55 ausgebildet wird, und das zweite Ätzmittel kann dann verwendet werden, um das Siliziumgermaniumoxidmaterial zu ätzen, wodurch die Finnen 55 im Gebiet 50P gedünnt werden. Andererseits kann im Gebiet 50N das Oxidationsmittel verwendet werden, um die Finnen 55 zu oxidieren, wodurch Siliziumoxid in den Finnen 55 ausgebildet wird, das mit einer langsameren Rate durch das zweite Ätzmittel geätzt wird. Silizium kann außerdem mit einer langsameren Rate als Siliziumgermanium oxidiert werden, so dass eine Siliziumoxidschicht, die in den Finnen 55 im Gebiet 50N und Abschnitten der Finnen 55 im Gebiet 50P, die im Substrat 50 ausgebildet sind, dünner ist als eine Oxidschicht, die in den Finnen 55 im Gebiet 50P ausgebildet ist. Dementsprechend sind die Finnen 55 im Gebiet 50N und Abschnitte der Finnen 55 im Gebiet 50P, die im Substrat 50 ausgebildet sind, sind im Wesentlichen nicht gedünnt, während die Finnen 55 im Gebiet 50P gedünnt sind.
  • Das zweite Lösungsmittel kann verwendet werden, um dabei zu helfen, das Oxidationsmittel und das zweite Ätzmittel zu mischen und abzugeben. Das zweite Lösungsmittel selbst ist möglicherweise nicht an der Ätzreaktion beteiligt. In einer bestimmten Ausführungsform kann das zweite Ätzlösungsmittel ein Lösungsmittel, wie z.B. deionisiertes Wasser, Essigsäure (CH3COOH) oder dergleichen, sein. In Ausführungsformen, in denen das Oxidationsmittel ozonisiertes deionisiertes Wasser aufweist, kann das deionisierte Wasser auch als ein Lösungsmittel wirken. Beliebige geeignete Lösungsmittel können verwendet werden.
  • Die zweiten Ätzchemikalien können außerdem ionische oder nichtionische Tenside, wie z.B. quaternäres Ammonium (NR4 +), Sulfat (SO4 2-), Sulfonat (R-SO3 -), Phosphat (-PO4 3-), Carboxylate (R-COO-), Alkoholethoxylate, Alkylphenolethoxylate, Fettsäureethoxylate, Fettaminethoxylate, Glykolester, Glycerinester, Kombinationen davon oder dergleichen aufweisen, die hinzugefügt werden können, um die Oberflächenspannung der ersten Ätzchemikalien zu reduzieren. Die Tenside können in den zweiten Ätzchemikalien in einer Konzentration vorhanden sein, die im Bereich von ungefähr 0,0001 M bis ungefähr 1 M oder von ungefähr 0,005 M bis ungefähr 0,02 M liegt.
  • In einer konkreten Ausführungsform können die zweiten Ätzchemikalien Flusssäure (HF), Wasserstoffperoxid (H2O2) und Essigsäure (CH3COOH) aufweisen. Die Essigsäure kann ein Lösungsmittel sein, in dem sich die Flusssäure und das Wasserstoffperoxid lösen. Das Wasserstoffperoxid kann ein Oxidationsmittel sein, das zum Oxidieren der Finnen 55 im Gebiet 50P verwendet wird. Die Flusssäure kann ein zweites Ätzmittel sein, das verwendet wird, um die Finnen 55 im Gebiet 50P zu dünnen. Ein Volumenverhältnis von Flusssäure:Wasserstoffperoxid:Essigsäure kann ungefähr 1:2:3 betragen.
  • In weiteren Ausführungsformen können die Finnen 55 einem Oxidationsmittel ausgesetzt werden, dann kann das Oxidationsmittel entfernt werden und die Finnen 55 können einem zweiten Ätzmittel in einem zyklischen Prozess ausgesetzt werden, um die Finnen 55 zu dünnen. Ein Aussetzen der Finnen 55 dem Oxidationsmittel kann die Finnen 55 im Gebiet 50N und dem Gebiet 50P oxidieren. Ein Aussetzen der Finnen 55 den Ätzmitteln kann das im ersten epitaktischen Halbleitermaterial 52 ausgebildete Oxid in Bezug auf das Oxid, das in den Finnen 55 im Gebiet 50N und Abschnitten der Finnen 55 im Gebiet 50P, die im Substrat 50 ausgebildet sind, ausgebildet ist, selektiv ätzen.
  • Das im zyklischen Prozess verwendete Oxidationsmittel kann das gleiche sein wie jene, die vorstehend derart beschrieben wurden, dass sie im Prozess verwendet werden, in dem die Finnen 55 gleichzeitig dem Oxidationsmittel und dem zweiten Ätzmittel ausgesetzt werden. Das Oxidationsmittel kann zum Beispiel ozonisiertes deionisiertes Wasser (DIO3), Wasserstoffperoxid (H2O2), andere nichtmetallische Oxidationsmittel, Kombinationen davon oder dergleichen aufweisen. Ein Oxidationsmittel kann im Oxidans mit einer Konzentration vorhanden sein, die im Bereich von ungefähr 0,0001 M bis ungefähr 1 M oder von ungefähr 0,0005 M bis ungefähr 0,002 M liegt. Wie vorstehend besprochen, kann ein Aussetzen der Finnen 55 die Finnen 55 im Gebiet 50P oxidieren. Die Finnen 55 im Gebiet 50N können auch oxidiert werden, aber sie können mit einer langsameren Rate oxidiert werden als die Finnen 55 im Gebiet 50P.
  • Das im zyklischen Prozess verwendete zweite Ätzmittel kann dem ersten Ätzmittel gleich oder ähnlich sein. Das zweite Ätzmittel kann in einer Konzentration vorhanden sein, die im Bereich von ungefähr 0,01 M bis ungefähr 20 M oder von ungefähr 0,5 M bis ungefähr 1,5 M liegt. Ein Aussetzen der Finnen 55 dem zweiten Ätzmittel dünnt die Finnen 55. Wie vorstehend besprochen, können die Finnen 55 im Gebiet 50N mit einer langsameren Rate gedünnt werden als die Finnen 55 im Gebiet 50P.
  • Für jeden Zyklus können die Finnen 55 dem Oxidationsmittel für eine Dauer ausgesetzt werden, die im Bereich von ungefähr 10 Sekunden bis ungefähr 2 Minuten oder von ungefähr 45 Sekunden bis ungefähr 75 Sekunden liegt, und die Finnen 55 können dem zweiten Ätzmittel für eine Dauer ausgesetzt werden, die im Bereich von ungefähr 10 Sekunden bis ungefähr 5 Minuten oder von ungefähr 45 Sekunden bis ungefähr 75 Sekunden liegt. Der zyklische Ätzprozess kann bis zu 20 Zyklen, bis zu 10 Zyklen, 4 bis 6 Zyklen oder dergleichen wiederholt werden. Ein Aussetzen der Finnen 55 dem Oxidationsmittel, dann dem zweiten Ätzmittel in einem zyklischen Prozess kann eine bessere Steuerung des Ätzens des ersten epitaktischen Halbleitermaterials 52 bereitstellen. Dies führt zu einer verbesserten Gatesteuerung von resultierenden FinFETs, reduziert die Finnenbreitenschwankung und führt zu einer verringerten DIBL.
  • Der zweite Ätzprozess kann Ätzraten aufweisen, die von der Germaniumkonzentration im ersten epitaktischen Halbleitermaterial 52 abhängig sind. Zum Beispiel kann der zweite Ätzprozess höhere Ätzraten bei steigender Germaniumkonzentration im ersten epitaktischen Halbleitermaterial 52 aufweisen. Wie vorstehend in der Diskussion in Bezug auf 2 besprochen, kann das erste epitaktische Halbleitermaterial 52 eine Gradienten-Germaniumkonzentration aufweisen, in der die Germaniumkonzentration höher an der unteren Fläche des ersten epitaktischen Halbleitermaterials 52 ist und allmählich und kontinuierlich zur oberen Fläche des ersten epitaktischen Halbleitermaterials 52 abnimmt. Daher können untere Abschnitte des ersten epitaktischen Halbleitermaterials 52 durch den zweiten Ätzprozess mit höheren Ätzraten geätzt werden als obere Abschnitte des ersten epitaktischen Halbleitermaterials 52. Ein Verhältnis der Ätzrate an der unteren Fläche des ersten epitaktischen Halbleitermaterials 52 (z.B. eine maximale Ätzrate) zur Ätzrate an der oberen Fläche des ersten epitaktischen Halbleitermaterials 52 (z.B. einer minimalen Ätzrate) kann von ungefähr 1 bis ungefähr 3 oder von ungefähr 1,25 bis ungefähr 1,75 betragen.
  • Vor dem Ätzen der Finnen 55 im Gebiet 5P mit dem zweiten Ätzprozess weisen die Finnen 55 ein verjüngtes Profil auf, bei dem Breiten an der Unterseite der Finnen 55 größer sind als Breiten an der Oberseite der Finnen 55 (wie vorstehend in der Diskussion unter Bezugnahme von 3A besprochen). Ein Ätzen des ersten epitaktischen Halbleitermaterials 52 mit dem zweiten Ätzprozess, der eine höhere Ätzrate an der Unterseite des ersten epitaktischen Halbleitermaterials 52 als der Oberseite des ersten epitaktischen Halbleitermaterials 52 aufweist, führt dazu, dass das erste epitaktische Halbleitermaterial 52 ein rechteckigeres Profil nach dem Ätzen des ersten epitaktischen Halbleitermaterials 52 mit dem zweiten Ätzprozess aufweist.
  • Nachdem das erste epitaktische Halbleitermaterial 52 mit dem zweiten Ätzprozess geätzt wurde, können Abschnitte der Finnen 55 im Gebiet 50P, die aus dem ersten epitaktischen Halbleitermaterial 52 ausgebildet sind, eine Höhe H6 von ungefähr 5 nm bis ungefähr 100 nm oder von ungefähr 60 nm bis ungefähr 80 nm; eine untere Breite W14 von ungefähr 2,2 nm bis ungefähr 100 nm, von ungefähr 10 nm bis ungefähr 20 nm, oder von ungefähr 13 nm bis ungefähr 17 nm; eine obere Breite W15 von ungefähr 2 nm bis ungefähr 50 nm, von ungefähr 10 nm bis ungefähr 20 nm, oder von ungefähr 13 nm bis ungefähr 17 nm; und ein Verhältnis der oberen Breite Wi5 zur unteren Breite W14 von ungefähr 0,8 bis ungefähr 1,2 oder von ungefähr 0,9 bis ungefähr 1,1 aufweisen. Ein Winkel 87 zwischen Seitenwänden der Abschnitte der Finnen 55, die aus dem ersten epitaktischen Halbleitermaterial 52 im Gebiet 50P ausgebildet sind, und einer oberen Fläche des Substrats 50 kann von ungefähr 80° bis ungefähr 100°, von ungefähr 85° bis ungefähr 95° oder von ungefähr 88° bis ungefähr 92° betragen. Die Finnen 55 im Gebiet 50P können eine Höhe H7 von ungefähr 10 nm bis ungefähr 200 nm oder von ungefähr 70 nm bis ungefähr 90 nm aufweisen.
  • Ein Ausbilden der Finnen 55 im Gebiet 50P, die eine Gradienten-Germaniumkonzentration aufweisen, und ein Dünnen der Finnen 55 im Gebiet 50P unter Verwendung eines Ätzprozesses, der eine höhere Ätzrate mit steigender Germaniumkonzentration aufweist, führt dazu, dass die Finnen 55 im Gebiet 50P rechteckigere Profile aufweisen, und verbessert eine Steuerung des Prozesses, der zum Ätzen der Finnen 55 im Gebiet 50P verwendet wird. Ein Aufnehmen der Finnen 55 in FinFETs führt zu einer besseren Gatesteuerung, einer reduzierten Finnenbreitenschwankung und einer verringerten DIBL.
  • 3C zeigt eine andere Ausführungsform, in der ein Dünnungsprozess zum Dünnen der Finnen 55 nach dem Ausbilden der Finnen 55 und vor den STI-Gebieten (wie z.B. den STI-Gebieten 58, die nachstehend unter Bezugnahme auf 4A besprochen werden) durchgeführt wird. In der in 3C dargestellten Ausführungsform können die Finnen 55 im Gebiet 50N maskiert sein, während die Finnen 55 im Gebiet 50P gedünnt werden, und die Finnen 55 im Gebiet 50P können maskiert sein, während die Finnen 55 im Gebiet 50N gedünnt werden.
  • In 3C werden die Finnen 55 im Gebiet 50N den ersten Ätzchemikalien ausgesetzt, während die Finnen 55 im Gebiet 50P geschützt sind. Die Finnen 55 im Gebiet 50P können geschützt werden, indem eine strukturierte Maske (nicht separat dargestellt), wie z.B. ein strukturierter Fotolack, über dem Gebiet 50P ausgebildet wird. Der strukturierte Fotolack kann ausgebildet werden, indem eine Fotolackschicht über dem Substrat 50 unter Verwendung einer Spin-on-Beschichtung oder dergleichen abgeschieden wird. Die Fotolackschicht kann dann strukturiert werden, indem die Fotolackschicht mit einer strukturierten Energiequelle (z.B. einer strukturierten Lichtquelle) belichtet wird und die Fotolackschicht entwickelt wird, um einen belichteten oder nicht belichteten Abschnitt der Fotolackschicht zu entfernen, wodurch die strukturierte Fotolackschicht ausgebildet wird. Die Finnen 55 im Gebiet 50N werden dann gedünnt, indem die Finnen 55 den ersten Ätzchemikalien ausgesetzt werden. Der strukturierte Fotolack kann dann entfernt werden. In einigen Ausführungsformen können die Finnen 55 im Gebiet 50N auch geschützt sein, während die Finnen 55 im Gebiet 50P den zweiten Ätzchemikalien unter Verwendung eines Prozesses, der dem zum Schützen der Finnen 55 im Gebiet 50P verwendeten Prozess gleich oder ähnlich ist, ausgesetzt werden. Die ersten Ätzchemikalien und Prozesse, die zum Ätzen der Finnen 55 im Gebiet 50N verwendet werden, und die zweiten Ätzchemikalien und Prozesse, die zum Ätzen der Finnen 55 im Gebiet 50P verwendet werden, können jenen, die vorstehend unter Bezugnahme auf 3B beschrieben wurden, gleich oder ähnlich sein.
  • Nachdem die Finnen 55 im Gebiet 50N und dem Gebiet 50P geätzt wurden, können die Finnen 55 im Gebiet 50N die gleichen Abmessungen aufweisen wie die Finnen 55 im Gebiet 50N, die vorstehend unter Bezugnahme auf 3B besprochen wurden. Abschnitte der Finnen 55 im Gebiet 50P, die im Substrat 50 ausgebildet sind, können gleiche oder ähnliche Abmessungen aufweisen wie die Abschnitte der Finnen 55 im Gebiet 50P, die im Substrat 50 ausgebildet sind, wie vorstehend unter Bezugnahme auf 3A besprochen. Zum Beispiel können Breiten der Finnen 55 im Gebiet 50P, die im Substrat 50P ausgebildet sind, innerhalb von ungefähr 10 nm der Breiten liegen, die vorstehend unter Bezugnahme auf 3A besprochen wurden. Abschnitte der Finnen 55 im Gebiet 50P, die aus dem ersten epitaktischen Halbleitermaterial 52 ausgebildet sind, können eine Höhe H5 von ungefähr 5 nm bis ungefähr 100 nm oder von ungefähr 60 nm bis ungefähr 80 nm; eine untere Breite W16 von ungefähr 2,2 nm bis ungefähr 100 nm, von ungefähr 10 nm bis ungefähr 20 nm, oder von ungefähr 13 nm bis ungefähr 17 nm; eine obere Breite W17 von ungefähr 2 nm bis ungefähr 50 nm, von ungefähr 10 nm bis ungefähr 20 nm, oder von ungefähr 13 nm bis ungefähr 17 nm; und ein Verhältnis der oberen Breite W17 zur unteren Breite W16 von ungefähr 0,8 bis ungefähr 1,2 oder von ungefähr 0,9 bis ungefähr 1,1 aufweisen. Ein Winkel θ8 zwischen Seitenwänden der Abschnitte der Finnen 55, die aus dem ersten epitaktischen Halbleitermaterial 52 im Gebiet 50P ausgebildet sind, und einer oberen Fläche des Substrats 50 kann von ungefähr 80° bis ungefähr 100°, von ungefähr 85° bis ungefähr 95° oder von ungefähr 88° bis ungefähr 92° betragen. Die Finnen 55 im Gebiet 50P können eine Höhe H5 von ungefähr 10 nm bis ungefähr 200 nm oder von ungefähr 70 nm bis ungefähr 90 nm aufweisen.
  • Ein Ausbilden der Finnen 55 im Gebiet 50P, die eine Gradienten-Germaniumkonzentration aufweisen, und ein Dünnen der Finnen 55 im Gebiet 50P unter Verwendung eines Ätzprozesses, der eine höhere Ätzrate mit steigender Germaniumkonzentration aufweist, führt dazu, dass die Finnen 55 im Gebiet 50P rechteckigere Profile aufweisen, und verbessert eine Steuerung des Prozesses, der zum Ätzen der Finnen 55 im Gebiet 50P verwendet wird. Ein Aufnehmen der Finnen 55 in FinFETs führt zu einer besseren Gatesteuerung, einer reduzierten Finnenbreitenschwankung und einer verringerten DIBL. Ein Verwenden verschiedener Masken, um die Finnen 55 im Gebiet 50N zu schützen, während die Finnen 55 im Gebiet 50P geätzt werden, und um die Finnen im Gebiet 50P während des Ätzens der Finnen 55 im Gebiet 50N zu schützen, ermöglicht eine zusätzliche Steuerung von Finnenprofilen im Gebiet 50N und dem Gebiet 50P.
  • 4A zeigt eine Ausführungsform, in der die Finnen 55 nicht gedünnt werden, bis STI-Gebiete (flache Grabenisolation) 58 ausgebildet wurden. Zum Beispiel kann der Dünnungsprozess nach dem Ausbilden der STI-Gebiete 58 durchgeführt werden, wie nachstehend unter Bezugnahme auf 4B besprochen sein wird, oder nach dem Entfernen von Dummy-Gatestapeln (wie z.B. Dummy-Gatestapeln, die Dummy-Gates 72 und die Dummy-Dielektrikumsschichten 60 aufweisen, die nachstehend unter Bezugnahme auf 6A und 6B besprochen sind), wie nachstehend unter Bezugnahme auf 13C bis 13E besprochen sein wird. Es versteht sich jedoch, dass die in 4A und anschließenden Figuren durchgeführten Schritte, an Finnen 55 durchgeführt werden können, die gedünnt worden sind, wie vorstehend unter Bezugnahme auf 3B und 3C beschrieben.
  • In 4A werden STI-Gebiete (flache Grabenisolation) 58 benachbart zu den Finnen 55 ausgebildet. Die STI-Gebiete 58 können ausgebildet werden, indem ein Isolationsmaterial (nicht separat dargestellt) über dem Substrat 50 und zwischen benachbarten Finnen 55 ausgebildet wird. Das Isolationsmaterial kann ein Oxid, wie z.B. Siliziumoxid, ein Nitrid, dergleichen oder eine Kombination davon sein, und kann mithilfe einer chemischen Gasphasenabscheidung unter Verwendung von hochdichtem Plasma (HDP-CVD), einer FCVD (Flowable CVD) (z.B. einer CVD-basierten Materialabscheidung in einem Fernplasmasystem mit einem anschließenden Härten, um das abgeschiedene Material in ein anderes Material, wie z.B. ein Oxid, umzuwandeln), dergleichen oder einer Kombination davon ausgebildet werden. Andere Isolationsmaterialien, die mithilfe eines beliebigen geeigneten Prozesses ausgebildet werden, können verwendet werden. In der dargestellten Ausführungsform ist das Isolationsmaterial Siliziumoxid, das mithilfe eines FCVD-Prozesses ausgebildet wird. Ein Temperprozess kann durchgeführt werden, nachdem das Isolationsmaterial ausgebildet wurde. In einigen Ausführungsformen wird das Isolationsmaterial derart ausgebildet, dass überschüssiges Isolationsmaterial die Finnen 55 abdeckt. Das Isolationsmaterial kann eine einzelne Schicht aufweisen oder es kann mehrere Schichten verwenden. Zum Beispiel kann in einigen Ausführungsformen ein Liner (nicht separat dargestellt) zuerst entlang von Flächen des Substrats 50 und der Finnen 55 ausgebildet werden. Danach kann ein Füllmaterial, wie z.B. jene, die vorstehend besprochen wurden, über dem Liner ausgebildet werden.
  • Ein Entfernungsprozess wird dann auf das Isolationsmaterial angewendet, um überschüssiges Isolationsmaterial über den Finnen 55 zu entfernen. In einigen Ausführungsformen kann ein Planarisierungsprozess, wie z.B. ein chemisch-mechanisches Polieren (CMP), ein Rückätzprozess, Kombinationen davon oder dergleichen, verwendet werden. Der Planarisierungsprozess kann das Isolationsmaterial und die Finnen 55 planarisieren. Der Planarisierungsprozess legt die Finnen 55 frei, so dass sich obere Flächen der Finnen 55 und des Isolationsmaterials auf gleicher Höhe befinden, nachdem der Planarisierungsprozess abgeschlossen wurde.
  • Das Isolationsmaterial wird dann ausgespart, um die STI-Gebiete 58 auszubilden, wie in 4A dargestellt. Das Isolationsmaterial wird derart ausgespart, dass obere Abschnitte der Finnen 55 und des Substrats 50 aus dem Raum zwischen benachbarten STI-Gebieten 58 hervorstehen. Außerdem können die oberen Flächen der STI-Gebiete 58 flache Flächen, wie dargestellt, konvexe Flächen, konkave Flächen (wie z.B. eine Wölbung) oder eine Kombination davon aufweisen. Die oberen Flächen der STI-Gebiete 58 können mithilfe eines geeigneten Ätzens flach, konvex und/oder konkav ausgebildet werden. Die STI-Gebiete 58 können unter Verwendung eines geeigneten Ätzprozesses, wie z.B. eines, der gegenüber dem Material des Isolationsmaterials selektiv ist (der z.B. das Material des Isolationsmaterials mit einer schnelleren Rate ätzt als das Material der Finnen 55 und des Substrats 50), ausgespart werden. Zum Beispiel kann ein Oxidentfernen, das zum Beispiel verdünnte Flusssäure (dHF) benutzt, verwendet werden. Eine Höhe H11 der STI-Gebiete 58 kann von ungefähr 30 nm bis ungefähr 100 nm oder von ungefähr 55 nm bis ungefähr 75 nm betragen.
  • Außerdem können in 4A geeignete Wannen (nicht separat dargestellt) in den Finnen 55 und/oder dem Substrat 50 ausgebildet werden. In einigen Ausführungsformen kann eine P-Wanne im Gebiet 50N ausgebildet werden, und eine N-Wanne kann im Gebiet 50P ausgebildet werden. In einigen Ausführungsformen wird eine P-Wanne oder eine N-Wanne sowohl im Gebiet 50N als auch im Gebiet 50P ausgebildet.
  • In den Ausführungsformen mit verschiedenen Wannentypen, können die verschiedenen Implantationsschritte für das Gebiet 50N und das Gebiet 50P unter Verwendung eines Fotolacks oder anderer Masken (nicht separat dargestellt) erzielt werden. Zum Beispiel kann ein Fotolack über den Finnen 55 und den STI-Gebieten 58 im Gebiet 50N ausgebildet werden. Der Fotolack wird strukturiert, um das Gebiet 50P des Substrats 50, wie z.B. ein PMOS-Gebiet, freizulegen. Der Fotolack kann durch Verwenden einer Rotationsbeschichtungstechnik ausgebildet werden und kann unter Verwendung geeigneter fotolithografischer Techniken strukturiert werden. Nachdem der Fotolack strukturiert wurde, wird eine n-Verunreinigungsimplantation im Gebiet 50P durchgeführt, und der Fotolack kann als eine Maske wirken, um im Wesentlichen zu verhindern, dass n-Verunreinigungen in das Gebiet 50N, wie z.B. ein NMOS-Gebiet, implantiert werden. Die n-Verunreinigungen können Phosphor, Arsen, Antimon oder dergleichen sein, die in das Gebiet bis zu einer Konzentration, die kleiner gleich 1×1018 Atome/cm3 ist, wie z.B. zwischen ungefähr 1×1016 Atome/cm3 und ungefähr 1×1018 Atome/cm3, implantiert werden. Nach der Implantation wird der Fotolack, z.B. mithilfe eines geeigneten Veraschungsprozesses, entfernt.
  • Nach der Implantation im Gebiet 50P wird ein Fotolack über den Finnen 55 und den STI-Gebieten 58 im Gebiet 50P ausgebildet. Der Fotolack wird strukturiert, um das Gebiet 50N des Substrats 50, wie z.B. das NMOS-Gebiet, freizulegen. Der Fotolack kann durch Verwenden einer Rotationsbeschichtungstechnik ausgebildet werden und kann unter Verwendung geeigneter fotolithografischer Techniken strukturiert werden. Nachdem der Fotolack strukturiert wurde, kann eine p-Verunreinigungsimplantation im Gebiet 50N durchgeführt werden, und der Fotolack kann als eine Maske wirken, um im Wesentlichen zu verhindern, dass p-Verunreinigungen in das Gebiet 50P, wie z.B. das PMOS-Gebiet, implantiert werden. Die n-Verunreinigungen können Bor, Borfluorid, Indium oder dergleichen sein, die in das Gebiet bis zu einer Konzentration, die kleiner gleich 1×1018 Atome/cm3 ist, wie z.B. zwischen ungefähr 1×1016 Atome/cm3 und ungefähr 1×1018 Atome/cm3, implantiert werden. Nach der Implantation kann der Fotolack, z.B. mithilfe eines geeigneten Veraschungsprozesses, entfernt werden.
  • Nach den Implantationen des Gebiets 50N und des Gebiets 50P kann ein Tempern durchgeführt werden, um Implantationsschäden zu beheben und die p- und/oder n-Verunreinigungen, die implantiert wurden, zu aktivieren. In einigen Ausführungsformen können die aufgewachsenen Materialien von epitaktischen Finnen während des Aufwachsens in-situ dotiert werden, was die Implantationen vermeiden kann, obwohl eine In-situ- und Implantationsdotierung zusammen verwendet werden können.
  • 4B zeigt eine Ausführungsform, in der der Dünnungsprozess durchgeführt wird, um die Finnen 55 zu dünnen, nachdem die STI-Gebiete 58 ausgebildet wurden, und nicht nach dem Ausbilden der Finnen 55 und vor dem Ausbilden der STI-Gebiete 58 durchgeführt wird, wie vorstehend unter Bezugnahme auf 3B und 3C besprochen. In der in 4B dargestellten Ausführungsform können die Finnen 55 im Gebiet 50N Ätzmitteln ausgesetzt werden, die zum Dünnen der Finnen 55 im Gebiet 50P verwendet werden, und die Finnen 55 im Gebiet 50P können Ätzmitteln ausgesetzt werden, die zum Dünnen der Finnen 55 im Gebiet 50N verwendet werden.
  • In der in 4B dargestellten Ausführungsform werden die Finnen 55 sowohl im Gebiet 50N als auch dem Gebiet 50P den ersten Ätzchemikalien und den zweiten Ätzchemikalien in Prozessen ausgesetzt, die jenen, die vorstehend unter Bezugnahme auf 3B beschrieben wurden, gleich oder ähnlich sind. Nach dem ersten Ätzprozess können die Finnen 55 (die finnenförmige Abschnitte des Substrats 50 aufweisen, die sich von einer flachen oberen Fläche des Substrats 50 erstrecken) im Gebiet 50N eine Höhe H3 von ungefähr 5 nm bis ungefähr 100 nm oder von ungefähr 60 nm bis ungefähr 80 nm; eine untere Breite W6 von ungefähr 2,2 nm bis ungefähr 80 nm, von ungefähr 17 nm bis ungefähr 27 nm, oder von ungefähr 20 nm bis ungefähr 24 nm; eine obere Breite W7 von ungefähr 2 nm bis ungefähr 50 nm, von ungefähr 10 nm bis ungefähr 20 nm, oder von ungefähr 13 nm bis ungefähr 17 nm; und ein Verhältnis der oberen Breite W7 zur unteren Breite W6 von ungefähr 0,5 bis ungefähr 2 oder von ungefähr 0,6 bis ungefähr 0,8 aufweisen. Ein Winkel θ3 zwischen Seitenwänden der Finnen 55 im Gebiet 50N und einer oberen Fläche des Substrats 50 kann von ungefähr 70° bis ungefähr 85°, von ungefähr 78° bis ungefähr 82°, von ungefähr 95° bis ungefähr 120°, oder von ungefähr 98° bis ungefähr 102° betragen. Nach dem zweiten Ätzprozess können die Finnen 55 (die finnenförmige Abschnitte des ersten epitaktischen Halbleitermaterials 52 und des Substrats aufweisen, die sich von einer flachen oberen Fläche des Substrats 50 erstrecken) im Gebiet 50N eine Höhe H4 von ungefähr 5 nm bis ungefähr 100 nm oder von ungefähr 60 nm bis ungefähr 80 nm; eine untere Breite W8 von ungefähr 2,2 nm bis ungefähr 80 nm, von ungefähr 10 nm bis ungefähr 20 nm, oder von ungefähr 13 nm bis ungefähr 17 nm; eine obere Breite W9 von ungefähr 2 nm bis ungefähr 50 nm, von ungefähr 10 nm bis ungefähr 20 nm, oder von ungefähr 13 nm bis ungefähr 17 nm; und ein Verhältnis der oberen Breite W9 zur unteren Breite W8 von ungefähr 0,8 bis ungefähr 1,2 oder von ungefähr 0,9 bis ungefähr 1,1 aufweisen. In einigen Ausführungsformen kann die untere Breite W8 der Finnen 55 im Gebiet 50P innerhalb 10 nm, innerhalb 5 nm oder innerhalb 1 nm der oberen Breite W9 der Finnen 55 im Gebiet 50P liegen. Ein Winkel θ4 zwischen Seitenwänden der Finnen 55 im Gebiet 50P und einer oberen Fläche des Substrats 50 kann von ungefähr 80° bis ungefähr 100°, von ungefähr 85° bis ungefähr 95° oder von ungefähr 88° bis ungefähr 92° betragen.
  • Abschnitte der Finnen 55 im Gebiet 50N und dem Gebiet 50P, die durch die STI-Gebiete 58 umgeben sind, können unverändert verbleiben, nachdem der Dünnungsprozess durchgeführt wurde. Zum Beispiel können Abschnitte der Finnen 55, die unterhalb oberer Flächen der STI-Gebiete 58 angeordnet sind, Breiten aufweisen, die jenen, die vorstehend unter Bezugnahme auf 3A besprochen wurden, ähnlich oder gleich sein. Wie in 4B dargestellt, kann aufgrund des Dünnungsprozesses eine Stufenänderung der Breiten der Finnen 55, die mit den oberen Flächen der STI-Gebiete 58 auf gleicher Höhe liegen, vorhanden sein.
  • Ein Ausbilden der Finnen 55 im Gebiet 50P, die eine Gradienten-Germaniumkonzentration aufweisen, und ein Dünnen der Finnen 55 im Gebiet 50P unter Verwendung eines Ätzprozesses, der eine höhere Ätzrate mit steigender Germaniumkonzentration aufweist, führt dazu, dass die Finnen 55 im Gebiet 50P rechteckigere Profile aufweisen, und verbessert eine Steuerung des Prozesses, der zum Ätzen der Finnen 55 im Gebiet 50P verwendet wird. Ein Aufnehmen der Finnen 55 in FinFETs führt zu einer besseren Gatesteuerung, einer reduzierten Finnenbreitenschwankung und einer verringerten DIBL.
  • 5 zeigt eine Ausführungsform, in der die Finnen 55 erst gedünnt werden, nachdem Dummy-Gatestapel (wie z.B. Dummy-Gatestapel, die die Dummy-Gates 72 und die Dummy-Gatedielektrikumsschichten 60 aufweisen, die nachstehend unter Bezugnahme auf 6A und 6B besprochen werden) ausgebildet wurden. Zum Beispiel kann der Dünnungsprozess nach dem Entfernen der Dummy-Gatestapel durchgeführt werden, wie nachstehend unter Bezugnahme auf 13C bis 13E besprochen sein wird. Es versteht sich jedoch, dass die in 5 und anschließenden Figuren durchgeführten Schritte an Finnen 55 durchgeführt werden können, die gedünnt worden sind, wie vorstehend unter Bezugnahme auf 3B, 3C und 4B beschrieben.
  • In 5 werden Dummy-Dielektrikumsschichten 60 auf den Finnen 55 und dem Substrat 50 ausgebildet. Die Dummy-Dielektrikumsschichten 60 können zum Beispiel Siliziumoxid, Siliziumnitrid, eine Kombination davon oder dergleichen sein und können gemäß geeigneten Techniken abgeschieden oder thermisch aufgewachsen werden. Eine Dummy-Gateschicht 62 wird über den Dummy-Dielektrikumsschichten 60 ausgebildet und eine Maskenschicht 64 wird über der Dummy-Gateschicht 62 ausgebildet. Die Dummy-Gateschicht 62 kann über den Dummy-Dielektrikumsschichten 60 abgeschieden und dann mithilfe eines Prozesses, wie z.B. eines CMP, planarisiert werden. Die Maskenschicht 64 kann über der Dummy-Gateschicht 62 abgeschieden werden. Die Dummy-Gateschicht 62 kann leitfähige oder nicht leitfähige Materialien sein und kann aus einer Gruppe ausgewählt werden, die amorphes Silizium, polykristallines Silizium (Polysilizium), polykristallines Siliziumgermanium (Poly-SiGe), metallische Nitride, metallische Silizide, metallische Oxide und Metalle aufweist. Die Dummy-Gateschicht 62 kann mithilfe einer physikalischen Gasphasenabscheidung (PVD), einer CVD, einer Sputter-Abscheidung oder anderer im Stand der Technik bekannter und zum Abscheiden des ausgewählten Materials verwendeter Techniken abgeschieden werden. Die Dummy-Gateschicht 62 kann aus anderen Materialien hergestellt werden, die eine hohe Ätzselektivität gegenüber dem Material der STI-Gebiete 58 aufweisen. Die Maskenschicht 64 kann zum Beispiel Siliziumnitrid, Siliziumoxinitrid oder dergleichen aufweisen. In diesem Beispiel werden eine einzelne Dummy-Gateschicht 62 und eine einzelne Maskenschicht 64 über dem Gebiet 50N und dem Gebiet 50P ausgebildet. Es ist zu beachten, dass die Dummy-Dielektrikumsschichten 60 nur zu Veranschaulichungszwecken derart gezeigt sind, dass sie lediglich die Finnen 55 und das Substrat 50 abdecken. In einigen Ausführungsformen können die Dummy-Dielektrikumsschichten 60 derart abgeschieden werden, dass die Dummy-Dielektrikumsschichten 60 die STI-Gebiete 58 abdecken, indem sie sich zwischen der Dummy-Gateschicht 62 und den STI-Gebieten 58 erstrecken.
  • 6A bis 16E zeigen verschiedene zusätzliche Schritte beim Herstellen von Vorrichtungen der Ausführungsformen. 6A bis 13B und 14A bis 16B zeigen Merkmale entweder im Gebiet 50N oder dem Gebiet 50P. Zum Beispiel können die in 6A bis 13B und 14A bis 16B dargestellten Strukturen sowohl auf das Gebiet 50N als auch das Gebiet 50P anwendbar sein. Unterschiede (falls vorhanden) in den Strukturen des Gebiets 50N und des Gebiets 50P werden im Text beschrieben, der jede Figur begleitet. Zum Beispiel können die in 13C bis 13E und 16C bis 16E dargestellten Strukturen Unterschiede zwischen dem Gebiet 50N und dem Gebiet 50P beschreiben.
  • In 6A und 6B kann die Maskenschicht 64 (siehe 5) unter Verwendung geeigneter fotolithografischer und Ätztechniken strukturiert werden, um Masken 74 auszubilden. Eine geeignete Ätztechnik kann verwendet werden, um die Struktur der Masken 74 auf die Dummy-Gateschicht 62 zu übertragen, um Dummy-Gates 72 auszubilden. In einigen Ausführungsformen kann die Struktur der Masken 74 auch auf die Dummy-Dielektrikumsschichten 60 übertragen werden. Die Dummy-Gates 72 decken jeweilige Kanalgebiete 68 der Finnen 55 ab. Die Struktur der Masken 74 kann verwendet werden, um jedes der Dummy-Gates 72 von benachbarten Dummy-Gates physisch zu trennen. Die Dummy-Gates 72 können auch eine Längsrichtung aufweisen, die zur Längsrichtung jeweiliger Finnen 55 im Wesentlichen senkrecht ist. Die Dummy-Dielektrikumsschichten 60, die Dummy-Gates 72 und die Masken 74 können gemeinsam als „Dummy-Gatestapel“ bezeichnet werden.
  • In 7A und 7B werden eine erste Spacerschicht 80 und eine zweite Spacerschicht 82 über den in 6A und 6B dargestellten Strukturen ausgebildet. In 7A und 7B wird die erste Spacerschicht 80 auf oberen Flächen der STI-Gebiete 58, oberen Flächen und Seitenwänden der Finnen 55 und der Masken 74, und Seitenwänden der Dummy-Gates 72 und der Dummy-Dielektrikumsschichten 60 ausgebildet. Die zweite Spacerschicht 82 wird über der ersten Spacerschicht 80 abgeschieden. Die erste Spacerschicht 80 kann durch thermische Oxidation ausgebildet werden oder mithilfe einer CVD, einer ALD oder dergleichen abgeschieden werden. Die erste Spacerschicht 80 kann aus Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid oder dergleichen ausgebildet werden. Die zweite Spacerschicht 82 kann mithilfe einer CVD, einer ALD oder dergleichen abgeschieden werden. Die zweite Spacerschicht 80 kann aus Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid oder dergleichen ausgebildet werden.
  • In 8A und 8B werden die erste Spacerschicht 80 und eine zweite Spacerschicht 82 geätzt, um erste Spacer 81 und zweite Spacer 83 auszubilden. Die erste Spacerschicht 80 und die zweite Spacerschicht 82 können unter Verwendung eines geeigneten Ätzprozesses, wie z.B. eines anisotropen Ätzprozesses (z.B. eines Trockenätzprozesses) oder dergleichen, geätzt werden. Die ersten Spacer 81 und die zweiten Spacer 83 können auf Seitenwänden der Finnen 55, der Dummy-Dielektrikumsschichten 60, der Dummy-Gates 72 und der Masken 74 angeordnet werden. Die ersten Spacer 81 und die zweiten Spacer 83 können verschiedene Höhen benachbart zu den Finnen 55 und den Dummy-Gatestapeln aufweisen, was auf die zum Ätzen der ersten Spacerschicht 80 und der zweiten Spacerschicht 82 verwendeten Ätzprozesse zurückzuführen ist, sowie verschiedene Höhen zwischen den Finnen 55 und den Dummy-Gatestapeln aufweisen. Insbesondere können sich in einigen Ausführungsformen, wie in 8A und 8B dargestellt, die ersten Spacer 81 und die zweiten Spacer 83 teilweise nach oben entlang von Seitenwänden der Finnen 55 und der Dummy-Gatestapel erstrecken. In einigen Ausführungsformen können sich die ersten Spacer 81 und die zweiten Spacer 83 zu oberen Flächen der Dummy-Gatestapel erstrecken.
  • Nachdem die ersten Spacer 81 und die zweiten Spacer 83 ausgebildet wurden, können Implantationen für schwach dotierte Source-/Draingebiete (LDD-Gebiete) (nicht separat dargestellt) durchgeführt werden. In Ausführungsformen mit verschiedenen Vorrichtungstypen kann ähnlich den vorstehend in 4 besprochenen Implantationen eine Maske, wie z.B. ein Fotolack, über dem Gebiet 50N ausgebildet werden, während das Gebiet 50P freigelegt ist, und Verunreinigungen geeigneten Typs (z.B. p-Typs) können in die freigelegten Finnen 55 und das Substrat 50 im Gebiet 50P implantiert werden. Die Maske kann dann entfernt werden. Anschließend kann eine Maske, wie z.B. ein Fotolack, über dem Gebiet 50P ausgebildet werden, während das Gebiet 50N freigelegt ist, und Verunreinigungen geeigneten Typs (z.B. n-Typs) können in die freigelegten Finnen 55 und das Substrat 50 im Gebiet 50N implantiert werden. Die Maske kann dann entfernt werden. Die n-Verunreinigungen können beliebige von den vorstehend besprochenen n-Verunreinigungen sein, und die p-Verunreinigungen können beliebige von den vorstehend besprochenen p-Verunreinigungen sein. Die schwach dotierten Source-/Draingebiete können eine Konzentration von Verunreinigungen von ungefähr 1×1015 Atome/cm3 bis ungefähr 1×1019 Atome/cm3 aufweisen. Ein Tempern kann verwendet werden, um Implantationsschäden zu reparieren, und um die implantierten Verunreinigungen zu aktivieren.
  • Es ist zu beachten, dass die vorstehende Offenbarung im Allgemeinen einen Prozess zum Ausbilden von Spacern und LDD-Gebieten beschreibt. Andere Prozesse und Sequenzen können verwendet werden. Zum Beispiel können weniger oder zusätzliche Spacer verwendet werden, eine andere Sequenz von Schritten kann verwendet werden (z.B. können die ersten Spacer 81 vor dem Ausbilden der zweiten Spacer 83 ausgebildet werden, zusätzliche Spacer können ausgebildet und entfernt werden und/oder dergleichen). Außerdem können n- und p-Vorrichtungen unter Verwendung verschiedener Strukturen und Schritte ausgebildet werden.
  • In 9A und 9B werden erste Aussparungen 86 in den Finnen 55 und dem Substrat 50 ausgebildet. Wie in 9A dargestellt, können obere Flächen der STI-Gebiete 58 auf gleicher Höhe mit oberen Flächen des Substrats 50 liegen. Das Substrat 50 kann geätzt werden, so dass untere Flächen der ersten Aussparungen 86 über und unter den oberen Flächen der STI-Gebiete 58 angeordnet sind. Die ersten Aussparungen 86 können durch Ätzen der Finnen 55 und des Substrats 60 unter Verwendung anisotroper Ätzprozesse, wie z.B. RIE, NBE oder dergleichen, ausgebildet werden. Die ersten Spacer 81, die zweiten Spacer 83 und die Masken 74 maskieren Abschnitte der Finnen 55 und des Substrats 50 während der Ätzprozesse, die zum Ausbilden der ersten Aussparungen 86 verwendet werden. Ein einzelner Ätzprozess oder mehrere Ätzprozesse können zum Ausbilden der ersten Aussparungen 86 verwendet werden. Zeitgesteuerte Ätzprozesse können verwendet werden, um das Ätzen der ersten Aussparungen 86 anzuhalten, nachdem die ersten Aussparungen 86 eine gewünschte Tiefe erreicht haben.
  • In 10A bis 10C werden epitaktische Source-/Draingebiete 92 in den ersten Aussparungen 86 ausgebildet, um Verspannung auf die Kanalgebiete 68 der Finnen 55 auszuüben, wodurch die Leistungsfähigkeit verbessert wird. Wie in 10B dargestellt, werden die epitaktischen Source-/Draingebiete 92 in den ersten Aussparungen 86 derart ausgebildet, dass jedes Dummy-Gate 72 zwischen jeweiligen benachbarten Paaren der epitaktischen Source-/Draingebiete 92 angeordnet wird. In einigen Ausführungsformen werden die ersten Spacer 81 verwendet, um die epitaktischen Source-/Draingebiete 92 von den Dummy-Gates 72 durch eine geeignete seitliche Distanz zu trennen, so dass die epitaktischen Source-/Draingebiete 92 anschließend ausgebildete Gates der resultierenden FinFETs nicht kurzschließen.
  • Die epitaktischen Source-/Draingebiete 92 im Gebiet 50N, z.B. dem NMOS-Gebiet, können durch Maskieren des Gebiets 50P, z.B. des PMOS-Gebiets, ausgebildet werden. Dann werden die epitaktischen Source-/Draingebiete 92 in den ersten Aussparungen 86 epitaktisch aufgewachsen. Die epitaktischen Source-/Draingebiete 92 können ein beliebiges geeignetes Material, das z.B. für n-FinFETs geeignet ist, aufweisen. Wenn zum Beispiel die Finnen 55 Silizium sind, können die epitaktischen Source-/Draingebiete 92 Materialien aufweisen, die eine Zugspannung auf die Finnen 55 ausüben, wie z.B. Silizium, Siliziumkarbid, mit Phosphor dotiertes Siliziumkarbid, Siliziumphosphid oder dergleichen. Die epitaktischen Source-/Draingebiete 92 können Flächen aufweisen, die von jeweiligen Flächen der Finnen 55 angehoben sind, und können Rautenflächen aufweisen.
  • Die epitaktischen Source-/Draingebiete 92 im Gebiet 50P, z.B. dem PMOS-Gebiet, können durch Maskieren des Gebiets 50N, z.B. des NMOS-Gebiets, ausgebildet werden. Dann werden die epitaktischen Source-/Draingebiete 92 in den ersten Aussparungen 86 epitaktisch aufgewachsen. Die epitaktischen Source-/Draingebiete 92 können ein beliebiges geeignetes Material, das z.B. für p-NSFETs geeignet ist, aufweisen. Wenn zum Beispiel die Finnen 55 Silizium sind, können die epitaktischen Source-/Draingebiete 92 Materialien aufweisen, die eine Druckspannung auf die Finnen 55 ausüben, wie z.B. Siliziumgermanium, mit Bor dotiertes Siliziumgermanium, Germanium, Germanium-Zinn oder dergleichen. Die epitaktischen Source-/Draingebiete 92 können auch Flächen aufweisen, die von jeweiligen Flächen der Finnen 55 angehoben sind, und können Rautenflächen aufweisen.
  • In die epitaktischen Source-/Draingebiete 92, die Finnen 55 und/oder das Substrat 50 können Dotierstoffe implantiert werden, um Source-/Draingebiete zu bilden, ähnlich dem vorstehend besprochenen Prozess zum Ausbilden von schwach dotierten Source-/Draingebieten, auf den ein Tempern folgt. Die Source-/Draingebiete können eine Konzentration von Verunreinigungen zwischen ungefähr 1×1019 Atome/cm3 und ungefähr 1×1021 Atome/cm3 aufweisen. Die n- und die p-Verunreinigungen für Source-/Draingebiete können beliebige von den vorstehend besprochenen Verunreinigungen sein. In einigen Ausführungsformen können die epitaktischen Source-/Draingebiete 92 während des Aufwachsens in-situ dotiert werden.
  • Als Folge der epitaktischen Prozesse, die zum Ausbilden der epitaktischen Source-/Draingebiete 92 im Gebiet 50N und dem Gebiet 50P verwendet werden, weisen obere Flächen der epitaktischen Source-/Draingebiete 92 Rautenflächen auf, die sich seitlich nach außen über Seitenwände der Finnen 55 hinaus erstrecken. In einigen Ausführungsformen verursachen diese Rautenflächen, dass sich benachbarte epitaktische Source-/Draingebiete 92 eines selben FinFET vereinigen, wie durch 10A dargestellt. In einigen Ausführungsformen verbleiben benachbarte epitaktische Source-/Draingebiete 92 getrennt, nachdem der epitaktische Prozess abgeschlossen wurde, wie durch 10C dargestellt. In den in 10A und 10C dargestellten Ausführungsformen können die ersten Spacer 81d derart ausgebildet werden, dass sie Abschnitte der Seitenwände der Finnen 55 abdecken, die sich über den STI-Gebieten 58 erstrecken, wodurch das epitaktische Wachstum gehemmt wird. In einigen Ausführungsformen können die zum Ausbilden der ersten Spacer 81 verwendeten Spacer eingestellt werden, um das Spacermaterial zu entfernen, um zu ermöglichen, dass sich das epitaktisch aufgewachsene Gebiet zur Fläche des STI-Gebiets 58 erstreckt.
  • In 11A und 11B wird ein erstes Zwischenschichtdielektrikum (ILD) 96 jeweils über der in 6A bzw. 10B dargestellten Struktur abgeschieden (die Prozesse von 7A bis 10C ändern nicht den in 6A gezeigten Querschnitt, der die Dummy-Gates 72 und den durch die Dummy-Gates 72 geschützten mehrschichtigen Stapel 56 darstellt). Die erste ILD 96 kann aus einem dielektrischen Material ausgebildet werden, und kann mithilfe eines beliebigen geeigneten Verfahrens, wie z.B. einer CVD, einer plasmaunterstützten CVD (PECVD), oder einer FCVD, abgeschieden werden. Dielektrische Materialien können Phosphorsilikatglas (PSG), Borsilikatglas (BSG), mit Bor dotiertes Phosphorsilikatglas (BPSG), undotiertes Silikatglas (USG) oder dergleichen aufweisen. Andere Isolationsmaterialien, die mithilfe eines beliebigen geeigneten Prozesses ausgebildet werden, können verwendet werden. In einigen Ausführungsformen wird eine Kontaktätzstoppschicht (CESL) 94 zwischen der ersten ILD 96 und den epitaktischen Source-/Draingebieten 92, den Masken 74 und den ersten Spacern 81 angeordnet. Die CESL 94 kann ein dielektrisches Material, wie z.B. Siliziumnitrid, Siliziumoxid, Siliziumoxinitrid, oder dergleichen, aufweisen, das eine andere Ätzrate aufweist als das Material der darüberliegenden ersten ILD 96.
  • In 12A und 12B kann ein Planarisierungsprozess, wie z.B. ein CMP, durchgeführt werden, um die obere Fläche der ersten ILD 96 mit den oberen Flächen der Dummy-Gates 72 oder der Masken 74 zu ebnen. Der Planarisierungsprozess kann auch die Masken 74 auf den Dummy-Gates 72 und Abschnitte der ersten Spacer 81 entlang von Seitenwänden der Masken 74 entfernen. Nach dem Planarisierungsprozess befinden sich obere Flächen der Dummy-Gates 72, der ersten Spacer 81 und der ersten ILD 96 auf gleicher Ebene. Dementsprechend sind die oberen Flächen der Dummy-Gates 72 durch die erste ILD 96 freigelegt. In einigen Ausführungsformen können die Masken 74 verbleiben, wobei in diesem Fall der Planarisierungsprozess die obere Fläche der ersten ILD 96 mit einer oberen Fläche der Masken 74 und der ersten Spacer 81 ebnet.
  • In 13A und 13B werden die Dummy-Gates 72 und die Masken 74, falls vorhanden, in einem Ätzschritt(en) entfernt, so dass zweite Aussparungen 98 ausgebildet werden. Abschnitte der Dummy-Dielektrikumsschichten 60 in den zweiten Aussparungen 98 können ebenfalls entfernt werden. In einigen Ausführungsformen werden lediglich die Dummy-Gates 72 entfernt und die Dummy-Dielektrikumsschichten 60 verbleiben und werden durch die zweiten Aussparungen 98 freigelegt. In einigen Ausführungsformen werden die Dummy-Dielektrikumsschichten 60 von den zweiten Aussparungen 98 in einem ersten Gebiet eines Die (z.B. einem Kernlogikgebiet) entfernt, und verbleiben in den zweiten Aussparungen 98 in einem zweiten Gebiet des Die (z.B. einem Eingabe-/Ausgabegebiet). In einigen Ausführungsformen werden die Dummy-Gates 72 durch einen anisotropen Trockenätzprozess entfernt. Zum Beispiel kann der Ätzprozess einen Trockenätzprozess umfassen, der ein Reaktionsgas(e) verwendet, das (die) die Dummy-Gates 72 mit einer schnelleren Rate selektiv ätzt (ätzen) als die erste ILD 96 oder die ersten Spacer 81. Jede zweite Aussparung 98 legt ein Kanalgebiet 68 einer jeweiligen Finne 55 frei und/oder liegt über diesem. Jedes Kanalgebiet 68 ist zwischen benachbarten Paaren der epitaktischen Source-/Draingebiete 92 angeordnet. Während des Entfernens kann die Dummy-Dielektrikumsschicht 60 als eine Ätzstoppschicht verwendet werden, wenn die Dummy-Gates 72 geätzt werden. Die Dummy-Dielektrikumsschicht 60 kann dann fakultativ nach dem Entfernen der Dummy-Gates 72 entfernt werden.
  • 13C bis 13E zeigen eine Ausführungsform, in der der Dünnungsprozess durchgeführt wird, um die Finnen 55 zu dünnen, nachdem die Dummy-Gatestapel entfernt wurden, und nicht nach dem Ausbilden der Finnen 55 und vor dem Ausbilden der STI-Gebiete 58, wie vorstehend unter Bezugnahme auf 3B und 3C besprochen, oder nach dem Ausbilden der STI-Gebiete 58, wie vorstehend unter Bezugnahme auf 4B besprochen, durchgeführt wird. In der in 13C bis 13E dargestellten Ausführungsform können die Finnen 55 im Gebiet 50N Ätzmitteln ausgesetzt werden, die zum Dünnen der Finnen 55 im Gebiet 50P verwendet werden, und die Finnen 55 im Gebiet 50P können Ätzmitteln ausgesetzt werden, die zum Dünnen der Finnen 55 im Gebiet 50N verwendet werden.
  • In der in 13C bis 13E dargestellten Ausführungsform werden die Finnen 55 sowohl im Gebiet 50N als auch dem Gebiet 50P den ersten Ätzchemikalien und den zweiten Ätzchemikalien in Prozessen ausgesetzt, die jenen, die vorstehend unter Bezugnahme auf 3B beschrieben wurden, gleich oder ähnlich sind. Nach dem ersten Ätzprozess können die Finnen 55 im Gebiet 50N die gleichen Abmessungen aufweisen wie die Finnen 55 im Gebiet 50N, die vorstehend unter Bezugnahme auf 4B besprochen wurden. Nach dem zweiten Ätzprozess können Abschnitte der Finnen 55 im Gebiet 50P, die aus dem ersten epitaktischen Halbleitermaterial 52 ausgebildet sind, die gleichen Abmessungen aufweisen wie die Abschnitte der Finnen 55 im Gebiet 50P, die aus dem ersten epitaktischen Halbleitermaterial 52 ausgebildet sind, wie vorstehend unter Bezugnahme auf 4B besprochen.
  • Wie in 13D und 13E dargestellt, kann das Dünnen der Finnen 55 freigelegte Abschnitte oberer Flächen der Finnen 55 zwischen den zweiten Spacern 83 aussparen. In 13D wird eine Aussparung in einem oberen Abschnitt der Finnen 55, die aus dem Substrat 50 im Gebiet 50N ausgebildet sind, ausgebildet. In 13E wird eine Aussparung in einem oberen Abschnitt der Finne 55, die aus dem ersten epitaktischen Halbleitermaterial im Gebiet 50P ausgebildet ist, ausgebildet. Tiefen der Aussparungen können an Punkten zwischen den zweiten Spacern 83 am größten sein. Die Tiefen der Aussparungen können in der Nähe des zweiten Spacers 83 flacher werden. Die Finnen 55 im Gebiet 50N können zu einer Tiefe D2 von ungefähr 2 nm bis ungefähr 50 nm, von ungefähr 5 nm bis ungefähr 15 nm oder von ungefähr 8 nm bis ungefähr 12 nm unterhalb oberster Flächen der Finnen 55 im Gebiet 50N ausgespart werden. Die Finnen 55 im Gebiet 50P können zu einer Tiefe D3 von ungefähr 2 nm bis ungefähr 50 nm, von ungefähr 5 nm bis ungefähr 15 nm oder von ungefähr 8 nm bis ungefähr 12 nm unterhalb oberster Flächen der Finnen 55 im Gebiet 50P ausgespart werden.
  • Ein Ausbilden der Finnen 55 im Gebiet 50P, die eine Gradienten-Germaniumkonzentration aufweisen, und ein Dünnen der Finnen 55 im Gebiet 50P unter Verwendung eines Ätzprozesses, der eine höhere Ätzrate mit steigender Germaniumkonzentration aufweist, führt dazu, dass die Finnen 55 im Gebiet 50P rechteckigere Profile aufweisen, und verbessert eine Steuerung des Prozesses, der zum Ätzen der Finnen 55 im Gebiet 50P verwendet wird. Ein Aufnehmen der Finnen 55 in FinFETs führt zu einer besseren Gatesteuerung, einer reduzierten Finnenbreitenschwankung und einer verringerten DIBL.
  • 14A bis 14C zeigen eine Ausführungsform, in der die Finnen 55 nach dem Entfernen der Dummy-Gatestapel nicht gedünnt werden. In 14A und 14B werden Gatedielektrikumsschichten 100 und Gateelektroden 102 für Ersatzgates ausgebildet. 14C zeigt eine detaillierte Ansicht des Gebiets 101 von 14B. Die Gate-Dielektrikumsschichten 100 werden konform in den zweiten Aussparungen 98 abgeschieden, wie z.B. auf oberen Flächen und Seitenwänden der Finnen 55 und der ersten Spacer 81, und auf oberen Flächen der STI-Gebiete 58, der ersten ILD 96, der zweiten Spacer 83 und der CESL 94. Gemäß einigen Ausführungsformen weisen die Gatedielektrikumsschichten 100 Siliziumoxid, Siliziumnitrid oder Mehrfachschichten davon auf. In einigen Ausführungsformen weisen die Gatedielektrikumsschichten 100 ein High-k-Dielektrikumsmaterial auf und in diesen Ausführungsformen können die Gatedielektrikumsschichten 100 einen k-Wert aufweisen, der größer ist als ungefähr 7,0, und können ein Metalloxid oder ein Silikat von Hafnium, Aluminium, Zirkonium, Lanthan, Mangan, Barium, Titan, Blei und Kombinationen davon aufweisen. Die Verfahren zum Ausbilden der Gatedielektrikumsschichten 100 können eine Molekularstrahlabscheidung (MBD), eine ALD, eine PECVD oder dergleichen umfassen. In Ausführungsformen, in denen Abschnitte der Dummy-Dielektrikumsschichten 60 in den zweiten Aussparungen 98 verbleiben, weisen die Gatedielektrikumsschichten 100 ein Material der Dummy-Dielektrikumsschichten 60 (z.B. SiO2) auf.
  • Die Gateelektroden 102 werden jeweils über den Gatedielektrikumsschichten 100 abgeschieden und sie füllen die verbleibenden Abschnitte der zweiten Aussparungen 98. Die Gateelektroden 102 können ein metallhaltiges Material, wie z.B. Titannitrid, Titanoxid, Tantalnitrid, Tantalkarbid, Kobalt, Ruthenium, Aluminium, Wolfram, Kombinationen davon oder Mehrfachschichten davon aufweisen. Obwohl eine Einfachschicht-Gateelektrode 102 in 14B dargestellt ist, kann die Gateelektrode 102 zum Beispiel eine beliebige Anzahl von Liner-Schichten 102A, eine beliebige Anzahl von Austrittsarbeits-Einstellschichten 102B und ein Füllmaterial 102C aufweisen, wie durch 14C dargestellt. Nach dem Füllen der zweiten Aussparungen 98 kann ein Planarisierungsprozess, wie z.B. ein CMP, durchgeführt werden, um die überschüssigen Abschnitte der Gatedielektrikumsschichten 100 und das Material der Gateelektroden 102 zu entfernen, wobei sich die überschüssigen Abschnitte über der oberen Fläche der ersten ILD 96 befinden. Die verbleibenden Abschnitte von Material der Gateelektroden 102 und der Gatedielektrikumsschichten 100 bilden daher Ersatzgates der resultierenden FinFETs. Die Gateelektroden 102 und die Gatedielektrikumsschichten 100 können gemeinsam als „Gatestapel“ bezeichnet werden. Das Gate und die Gatestapel können sich entlang von Seitenwänden der Kanalgebiete 68 der Finnen 55 erstrecken.
  • Das Ausbilden der Gatedielektrikumsschichten 100 im Gebiet 50N und dem Gebiet 50P kann gleichzeitig stattfinden, so dass die Gatedielektrikumsschichten 100 in jedem Gebiet aus denselben Materialien ausgebildet werden, und das Ausbilden der Gateelektroden 102 kann gleichzeitig stattfinden, so dass die Gateelektroden 102 in jedem Gebiet aus denselben Materialien ausgebildet werden. In einigen Ausführungsformen können die Gatedielektrikumsschichten 100 in jedem Gebiet mithilfe verschiedener Prozesse ausgebildet werden, so dass die Gatedielektrikumsschichten 100 verschiedene Materialien sein können, und/oder die Gateelektroden 102 in jedem Gebiet können mithilfe verschiedener Prozesse ausgebildet werden, so dass die Gateelektroden 102 verschiedene Materialien sein können. Verschiedene Maskierungsschritte können verwendet werden, um geeignete Gebiete zu maskieren und freizulegen, wenn verschiedene Prozesse verwendet werden.
  • In 15A und 15N wird eine zweite ILD 106 über der ersten ILD 96 abgeschieden. In einigen Ausführungsformen ist die zweite ILD 106 ein fließfähiger Film, der mithilfe einer FCVD ausgebildet wird. In einigen Ausführungsformen wird die zweite ILD 106 aus einem dielektrischen Material, wie z.B. PSG, BSG, BPSG, USG oder dergleichen, ausgebildet und kann mithilfe eines beliebigen geeigneten Verfahrens, wie z.B. einer CVD, einer PECVD oder dergleichen, abgeschieden werden. In einigen Ausführungsformen wird vor dem Ausbilden der zweiten ILD 106 der Gatestapel (der die Gatedielektrikumsschichten 100 und die entsprechenden darüberliegenden Gateelektroden 102 aufweist) ausgespart, so dass eine Aussparung direkt über dem Gatestapel und zwischen gegenüberliegenden Abschnitten der ersten Spacer 81 ausgebildet wird. Eine Gatemaske 104, die eine oder mehrere Schichten eines dielektrischen Materials, wie z.B. Siliziumnitrid, Siliziumoxinitrid oder dergleichen, aufweist, wird in die Aussparung eingefüllt, worauf ein Planarisierungsprozess folgt, um überschüssige Abschnitte des dielektrischen Materials zu entfernen, die sich über die erste ILD 96 erstrecken. Anschließend ausgebildete Gatekontakte 110 (wie z.B. die Gatekontakte 112, die nachstehend unter Bezugnahme auf 16A und 16B besprochen werden) dringen durch die Gatemaske 104, um die obere Fläche der ausgesparten Gateelektroden 102 zu kontaktieren.
  • In 16A und 16B werden Gatekontakte 112 und Source-/Drainkontakte 114 durch die zweite ILD 106 und die erste ILD 96 ausgebildet. Öffnungen für die Source-/Drainkontakte 114 werden durch die erste ILD 96 und die zweite ILD 106 ausgebildet, und Öffnungen für die Gatekontakte 112 werden durch die zweite ILD 106 und die Gatemaske 104 ausgebildet. Die Öffnungen können unter Verwendung geeigneter fotolithografischer und Ätztechniken ausgebildet werden. Ein Liner, wie z.B. eine Diffusionssperrschicht, eine Haftschicht oder dergleichen, und ein leitfähiges Material werden in den Öffnungen ausgebildet. Der Liner kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen aufweisen. Das leitfähige Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Kobalt, Aluminium, Nickel oder dergleichen sein. Ein Planarisierungsprozess, wie z.B. ein CMP, kann durchgeführt werden, um ein überschüssiges Material von einer Fläche der ersten ILD 106 zu entfernen. Der verbleibende Liner und das leitfähige Material bilden die Source-/Drainkontakte 114 und die Gatekontakte 112 in den Öffnungen. Ein Temperprozess kann durchgeführt werden, um ein Silizid an der Grenzfläche zwischen den epitaktischen Source-/Draingebieten 92 und den Source-/Drainkontakten 114 auszubilden. Die Source-/Drainkontakte 114 werden mit den epitaktischen Source-/Draingebieten 92 physisch und elektrisch gekoppelt, und die Gatekontakte 112 werden mit den Gateelektroden 102 physisch und elektrisch gekoppelt. Die Source-/Drainkontakte 114 und die Gatekontakte 112 können in verschiedenen Prozessen ausgebildet werden oder sie können im gleichen Prozess ausgebildet werden. Obwohl derart dargestellt, dass sie in denselben Querschnitten ausgebildet werden, versteht es sich, dass jeder der Source-/Drainkontakte 114 und der Gatekontakte 112 in verschiedenen Querschnitten ausgebildet werden kann, was ein Kurzschließen der Kontakte vermeiden kann.
  • 16C bis 16E zeigen die Strukturen von 16A und 16B in Ausführungsformen, in denen die Finnen 55 bei verschiedenen Stufen gedünnt werden. 16C zeigt die Ausführungsform von 3B, wobei die Finnen 55 gleichzeitig vor dem Ausbilden der STI-Gebiete 58 gedünnt werden. Abschnitte der Finnen 55 im Gebiet 50N, die oberhalb und unterhalb oberer Flächen der STI-Gebiete 58 ausgebildet sind, können kontinuierliche Seitenwände aufweisen, die in den gleichen Winkeln in Bezug auf eine Hauptfläche des Substrats 50 geneigt sind. Abschnitte der Finnen 55 im Gebiet 50P, die oberhalb und unterhalb oberer Flächen der STI-Gebiete 58 ausgebildet sind, können Seitenwände aufweisen, die in verschiedenen Winkeln in Bezug auf eine Hauptfläche des Substrats 50 geneigt sind. Zum Beispiel können, wie in 16C dargestellt, Seitenwände des Abschnitts der Finnen 55 im Gebiet 50P oberhalb der oberen Flächen der STI-Gebiete 58, die aus dem ersten epitaktischen Halbleitermaterial 52 ausgebildet sind, vertikaler sein als Seitenwände des Abschnitts der Finnen 55 im Gebiet 50P unterhalb der oberen Flächen der STI-Gebiete 58, die im Substrat 50 ausgebildet sind.
  • 16D zeigt die Ausführungsform von 3C, wobei die Finnen 55 im Gebiet 50P während des Dünnens der Finnen 55 im Gebiet 50N maskiert sind, und die Finnen 55 im Gebiet 50N während des Dünnens der Finnen 55 im Gebiet 50P maskiert sind. Abschnitte der Finnen 55 im Gebiet 50N, die oberhalb und unterhalb oberer Flächen der STI-Gebiete 58 ausgebildet sind, können kontinuierliche Seitenwände aufweisen, die in einem gleichen Winkel in Bezug auf eine Hauptfläche des Substrats 50 geneigt sind. Abschnitte der Finnen 55 im Gebiet 50P, die aus dem ersten epitaktischen Halbleitermaterial 52 ausgebildet und im Substrat 50 ausgebildet sind, können Seitenwände aufweisen, die in verschiedenen Winkeln in Bezug auf eine Hauptfläche des Substrats 50 geneigt sind und die einen Stufenunterschied der Breiten aufweisen. Zum Beispiel können, wie in 16D dargestellt, Seitenwände der Abschnitte der Finnen 55 im Gebiet 50P, die im ersten epitaktischen Halbleitermaterial 52 ausgebildet sind, vertikaler sein als Seitenwände der Abschnitte der Finnen 55 im Gebiet 50P, die im Substrat 50 ausgebildet sind. Des Weiteren kann ein Stufenunterschied zwischen Breiten der Abschnitte der Finnen 55, die im ersten epitaktischen Halbleitermaterial 52 ausgebildet sind, und der Abschnitte der Finnen 55, die im Substrat 50 ausgebildet sind, vorliegen, wobei die Abschnitte der Finnen 55, die im ersten epitaktischen Halbleitermaterial 52 ausgebildet sind, kleinere Breiten aufweisen als Breiten der Abschnitte der Finnen 55, die im Substrat 50 ausgebildet sind.
  • 16E zeigt die Ausführungsform von 4B oder 13C bis 13E, wobei die Finnen 55 nach dem Ausbilden der STI-Gebiete 58 oder nach dem Entfernen der Dummy-Gatestapel gedünnt werden. Abschnitte der Finnen 55 im Gebiet 50N, die oberhalb und unterhalb oberer Flächen der STI-Gebiete 58 ausgebildet sind, können Seitenwände aufweisen, die in verschiedenen Winkeln in Bezug auf eine Hauptfläche des Substrats 50 geneigt sind, und die einen Stufenunterschied der Breiten aufweisen. Zum Beispiel können, wie in 16E dargestellt, Seitenwände der Abschnitte der Finnen 55 im Gebiet 50N, die unterhalb der oberen Flächen der STI-Gebiete 58 ausgebildet sind, vertikaler sein als Seitenwände der Abschnitte der Finnen 55 im Gebiet 50N, die oberhalb der oberen Fläche der STI-Gebiete 58 ausgebildet sind. Des Weiteren kann ein Stufenunterschied zwischen Breiten der Abschnitte der Finnen 55, die unterhalb der oberen Flächen der STI-Gebiete 58 ausgebildet sind, und der Abschnitte der Finnen 55, die oberhalb der oberen Flächen der STI-Gebiete 58 ausgebildet sind, vorliegen, wobei die Abschnitte der Finnen 55, die unterhalb der oberen Flächen der STI-Gebiete 58 ausgebildet sind, größere Breiten aufweisen als Breiten der Abschnitte der Finnen 55, die oberhalb der oberen Flächen der STI-Gebiete 58 ausgebildet sind.
  • Abschnitte der Finnen 55 im Gebiet 50P, die oberhalb und unterhalb der oberen Flächen der STI-Gebiete 58 ausgebildet sind, können Seitenwände aufweisen, die in verschiedenen Winkeln in Bezug auf eine Hauptfläche des Substrats 50 geneigt sind und die einen Stufenunterschied der Breiten aufweisen. Zum Beispiel können, wie in 16E dargestellt, Seitenwände der Abschnitte der Finnen 55 im Gebiet 50P, die oberhalb der oberen Flächen der STI-Gebiete 58 ausgebildet sind (z.B. Abschnitte der Finnen 55, die im ersten epitaktischen Halbleitermaterial 52 ausgebildet sind), vertikaler sein als Seitenwände der Abschnitte der Finnen 55 im Gebiet 50P, die unterhalb der oberen Flächen der STI-Gebiete 58 ausgebildet sind (z.B. Abschnitte der Finnen 55, die im Substrat 50 ausgebildet sind). Des Weiteren kann ein Stufenunterschied zwischen Breiten der Abschnitte der Finnen 55, die unterhalb der oberen Flächen der STI-Gebiete 58 ausgebildet sind, und der Abschnitte der Finnen 55, die oberhalb der oberen Flächen der STI-Gebiete 58 ausgebildet sind, vorliegen, wobei die Abschnitte der Finnen 55, die unterhalb der oberen Flächen der STI-Gebiete 58 ausgebildet sind, größere Breiten aufweisen als Breiten der Abschnitte der Finnen 55, die oberhalb der oberen Flächen der STI-Gebiete 58 ausgebildet sind.
  • Wie vorstehend besprochen, führt ein Ausbilden der Finnen 55 im Gebiet 50P, die eine Gradienten-Germaniumkonzentration aufweisen, und ein Dünnen der Finnen 55 im Gebiet 50P unter Verwendung eines Ätzprozesses, der eine höhere Ätzrate mit steigender Germaniumkonzentration aufweist, dazu, dass die Finnen 55 im Gebiet 50P rechteckigere Profile aufweisen, und verbessert eine Steuerung des Prozesses, der zum Ätzen der Finnen 55 im Gebiet 50P verwendet wird. Ein Aufnehmen der Finnen 55 in FinFETs führt zu einer besseren Gatesteuerung, einer reduzierten Finnenbreitenschwankung und einer verringerten DIBL.
  • 17 zeigt ein Beispiel für Nanostruktur-Feldeffekttransistoren (z.B. Nanofolie-, Nanodraht-, Gate-all-Around-Feldeffekttransistoren oder dergleichen) (NSFETs) gemäß einigen Ausführungsformen. Die NSFETs weisen Nanostrukturen 255 über einem Substrat 250 (z.B. einem Halbleitersubstrat) auf. Die Nanostrukturen 255 weisen zweite Halbleiterschichten 254A bis 254C auf, die als Kanalgebiete der Nanostrukturen 255 wirken. STI-Gebiete (flache Grabenisolation) 258 werden im Substrat 250 angeordnet, und die Nanostrukturen 255 werden über und zwischen benachbarten STI-Gebieten 258 angeordnet. Obwohl die STI-Gebiete 258 derart beschrieben/dargestellt sind, dass sie vom Substrat 250 separat sind, kann, wie hier verwendet, der Begriff „Substrat“ ausschließlich auf das Halbleitersubstrat oder auf eine Kombination aus dem Halbleitersubstrat und den STI-Gebieten verweisen.
  • Gatedielektrikumsschichten 300 befinden sich entlang von oberen Flächen, Seitenwänden und unteren Flächen der Nanostrukturen 255, wie z.B. auf oberen Flächen, Seitenwänden und unteren Flächen jeder der zweiten Halbleiterschichten 254A bis 254C, und entlang von oberen Flächen und Seitenwänden von Abschnitten des Substrats 250. Gateelektroden 302 liegen über den Gatedielektrikumsschichten 300. Epitaktische Source-/Draingebiete 292 sind auf gegenüberliegenden Seiten der Nanostrukturen 255, der Gatedielektrikumsschichten 300 und der Gateelektroden 302 angeordnet. 17 zeigt ferner Referenzquerschnitte, die in späteren Figuren verwendet werden. Der Querschnitt A-A' verläuft entlang einer Längsachse einer Gateelektrode 302 und zum Beispiel in einer Richtung, die senkrecht zur Richtung eines Stromflusses zwischen den epitaktischen Source-/Draingebieten 292 der NSFETs ist. Der Querschnitt B-B' ist senkrecht zum Querschnitt A-A' und verläuft entlang einer Längsachse einer Nanostruktur 255 und zum Beispiel in einer Richtung des Stromflusses zwischen den epitaktischen Source-/Draingebieten 292 der NSFETs. Der Querschnitt C-C' ist zum Querschnitt A-A' parallel und erstreckt sich durch die epitaktischen Source-/Draingebiete 292 der NSFETs. Nachfolgende Figuren beziehen sich zur Klarheit auf diese Referenzquerschnitte.
  • 18 bis 35D sind Querschnittsansichten von Zwischenstufen beim Herstellen von NSFETs gemäß einigen Ausführungsformen. 18, 19A, 19B, 20A, 20B, 21, 31D, 35C und 35D zeigen den in 17 gezeigten Referenzquerschnitt A-A', der ein Gebiet 250N und ein Gebiet 250P aufweist. 22A, 29A, 30A, 31A, 32A, 32C, 33A, 33C, 33E, 34A und 35A sind entlang des in 17 gezeigten Referenzquerschnitts A-A' im Gebiet 250N oder dem Gebiet 250P dargestellt. 22B, 23B, 24B, 25B, 26B, 26C, 27B, 27C, 28B, 28C, 29B, 29C, 30B, 30C, 31B, 31C, 31E, 32B, 32D, 33B, 33D, 33F, 34B und 35B sind entlang eines in 17 gezeigten ähnlichen Querschnitts B-B' dargestellt. 23A, 24A, 25A, 26A, 27A, 28A und 28D sind entlang des in 17 gezeigten Referenzquerschnitts C-C' dargestellt.
  • In 18 wird ein Substrat 250 zum Ausbilden von NSFETs bereitgestellt. Das Substrat 250 kann ein Halbleitersubstrat, wie z.B. ein Bulk-Halbleiter, ein SOI-Substrat (Halbleiter auf einem Isolator) oder dergleichen sein, das dotiert (z.B. mit einem p- oder einem n-Dotierstoff) oder undotiert sein kann. Das Substrat 250 kann ein Wafer, wie z.B. ein Silizium-Wafer, sein. Im Allgemeinen ist ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, die auf einer Isolationsschicht ausgebildet wird. Die Isolationsschicht kann zum Beispiel eine vergrabene Oxidschicht (BOX-Schicht), eine Siliziumoxidschicht oder dergleichen sein. Die Isolationsschicht wird auf einem Substrat, typischerweise einem Silizium- oder Glassubstrat, bereitgestellt. Andere Substrate, wie z.B. ein mehrschichtiges oder ein Gradientensubstrat, können ebenfalls verwendet werden. In einigen Ausführungsformen kann das Halbleitermaterial des Substrats 250 Folgendes aufweisen: Silizium; Germanium; einen Verbindungshalbleiter, der Siliziumkarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid aufweist; einen Legierungshalbleiter, der Siliziumgermanium, Gallium-Arsenidphosphid, Aluminium-Indium-Arsenid, Aluminium-Gallium-Arsenid, Gallium-Indium-Arsenid, Gallium-Indium-Phosphid, und/oder Gallium-Indium-Arsenid-Phosphid aufweist, oder Kombinationen davon.
  • Das Substrat 250 weist ein Gebiet 250N und ein Gebiet 250P auf. Das Gebiet 250N kann zum Ausbilden von n-Vorrichtungen, wie z.B. NMOS-Transistoren, z.B. n-NSFETs, vorgesehen sein. Das Gebiet 250P kann zum Ausbilden von p-Vorrichtungen, wie z.B. von PMOS-Transistoren, z.B. p-NSFETs, vorgesehen sein. Das Gebiet 250N kann vom Gebiet 250P physisch getrennt sein (wie durch eine Trennung 251 dargestellt), und eine beliebige Anzahl von Vorrichtungsmerkmalen (z.B. andere aktive Vorrichtungen, dotierte Gebiete, Isolationsstrukturen usw.) kann zwischen dem Gebiet 250N und dem Gebiet 250P angeordnet werden.
  • Das Substrat 250 kann mit einer p- oder einer n-Verunreinigung schwach dotiert werden. Eine Anti-Punch-Through-Implantation (APT-Implantation) kann an einem oberen Abschnitt des Substrats 250 durchgeführt werden, um ein APT-Gebiet 253 auszubilden. Während der APT-Implantation können Dotierstoffe in das Gebiet 250N und das Gebiet 250P implantiert werden. Die Dotierstoffe können einen Leitfähigkeitstyp aufweisen, der einem Leitfähigkeitstyp der Source-/Draingebiete (wie z.B. der epitaktischen Source-/Draingebiete 292, die nachstehend unter Bezugnahme auf 28A bis 28D besprochen werden), die in jedem von dem Gebiet 250N und dem Gebiet 250P ausgebildet werden sollen, entgegengesetzt ist. Das APT-Gebiet 253 kann sich unter den anschließend ausgebildeten Source-/Draingebieten in den resultierenden NSFETs erstrecken, die in anschließenden Prozessen ausgebildet werden. Das APT-Gebiet 243 kann verwendet werden, um den Leckstrom von den Source-/Draingebieten zum Substrat 250 zu reduzieren. In einigen Ausführungsformen kann die Dotierungskonzentration im APT-Gebiet 253 von ungefähr 1×1018 Atome/cm3 bis ungefähr 1×1019 Atome/cm3 betragen. Der Einfachheit und Lesbarkeit halber ist das APT-Gebiet 253 in den anschließenden Zeichnungen nicht dargestellt.
  • Außerdem wird in 18 ein mehrschichtiger Stapel 256 über dem Substrat 250 ausgebildet. Der mehrschichtige Stapel 256 weist abwechselnde erste Halbleiterschichten 252 und zweite Halbleiterschichten 254 aus verschiedenen Halbleitermaterialien auf. Die ersten Halbleiterschichten 252 können aus ersten Halbleitermaterialien ausgebildet werden, die zum Beispiel Siliziumgermanium (SiGe) oder dergleichen aufweisen können. Die zweiten Halbleiterschichten 254 können aus zweiten Halbleitermaterialien ausgebildet werden, die zum Beispiel Silizium (Si), Siliziumkohlenstoff (SiC) oder dergleichen aufweisen können. In einigen Ausführungsformen können die ersten Halbleiterschichten 252 aus den zweiten Halbleitermaterialien ausgebildet werden, und die zweiten Halbleiterschichten 254 können aus den ersten Halbleitermaterialien ausgebildet werden. Zu Veranschaulichungszwecken weist der mehrschichtige Stapel 256 drei von den ersten Halbleiterschichten 252 (z.B. erste Halbleiterschichten 252A bis 252C) und drei von den zweiten Halbleiterschichten 254 (z.B. zweite Halbleiterschichten 254A bis 254C) auf. In einigen Ausführungsformen kann der mehrschichtige Stapel 256 eine beliebige Anzahl von den ersten Halbleiterschichten 252 und den zweiten Halbleiterschichten 254 aufweisen. Jede der Schichten des mehrschichtigen Stapels 256 kann unter Verwendung eines Prozesses, wie z.B. einer chemischen Gasphasenabscheidung (CVD), einer Atomlagenabscheidung (ALD), einer Gasphasenepitaxie (VPE), einer Molekularstrahlepitaxie (MBE) oder dergleichen, epitaktisch aufgewachsen werden. Jede der ersten Halbleiterschichten 252A bis 252C kann eine Dicke von ungefähr 2 nm bis ungefähr 50 nm, von ungefähr 15 nm bis ungefähr 25 nm oder von ungefähr 18 nm bis ungefähr 22 nm aufweisen. Jede der zweiten Halbleiterschichten 254A bis 254C kann eine Dicke von ungefähr 2 nm bis ungefähr 50 nm, von ungefähr 15 nm bis ungefähr 25 nm oder von ungefähr 18 nm bis ungefähr 22 nm aufweisen.
  • Die ersten Halbleiterschichten 252A bis 252C können mit Gradienten-Germaniumkonzentrationen ausgebildet werden. Zum Beispiel kann in einigen Ausführungsformen eine Germaniumkonzentration jeder der ersten Halbleiterschichten 252A bis 252C von einer unteren Fläche der Schicht zu einer oberen Fläche der Schicht allmählich und kontinuierlich verringert werden. Ein Atomprozentsatz von Germanium in der ersten Halbleiterschicht 252A kann im Bereich von ungefähr 90 Prozent an einer unteren Fläche der ersten Halbleiterschicht 252A bis ungefähr 40 Prozent an einer oberen Fläche der ersten Halbleiterschicht 252A, von ungefähr 32 Prozent an der unteren Fläche der ersten Halbleiterschicht 252A bis ungefähr 15 Prozent an der oberen Fläche der ersten Halbleiterschicht 252A oder dergleichen liegen. Ein Atomprozentsatz von Germanium in der ersten Halbleiterschicht 252B kann im Bereich von ungefähr 60 Prozent an einer unteren Fläche der ersten Halbleiterschicht 252B bis ungefähr 20 Prozent an einer oberen Fläche der ersten Halbleiterschicht 252B, von ungefähr 25 Prozent an der unteren Fläche der ersten Halbleiterschicht 252B bis ungefähr 8 Prozent an der oberen Fläche der ersten Halbleiterschicht 252B oder dergleichen liegen. Ein Atomprozentsatz von Germanium in der ersten Halbleiterschicht 252C kann im Bereich von ungefähr 50 Prozent an einer unteren Fläche der ersten Halbleiterschicht 252C bis ungefähr 0 Prozent an einer oberen Fläche der ersten Halbleiterschicht 252C, von ungefähr 20 Prozent an der unteren Fläche der ersten Halbleiterschicht 252C bis ungefähr 8 Prozent an der oberen Fläche der ersten Halbleiterschicht 252C oder dergleichen liegen.
  • In einigen Ausführungsformen kann ein Verhältnis des Atomprozentsatzes von Germanium an der oberen Fläche jeder der ersten Halbleiterschichten 252A bis 252C zum Atomprozentsatz von Germanium an der unteren Fläche jeder der ersten Halbleiterschichten 252A bis 252C im Bereich von ungefähr 1: 1 bis ungefähr 1:4 oder von ungefähr 1:2 bis ungefähr 1:3 liegen. Ein Verhältnis des Atomprozentsatzes von Germanium an der oberen Fläche der ersten Halbleiterschicht 252C zum Atomprozentsatz von Germanium an der unteren Fläche der ersten Halbleiterschicht 252A kann im Bereich von ungefähr 1:2 bis ungefähr 1:8 oder von ungefähr 1:3 bis ungefähr 1:5 liegen. Wie nachstehend ausführlicher besprochen sein wird, führt ein Aufnehmen der ersten Halbleiterschichten 252A bis 252C mit den vorgeschriebenen Verhältnissen von Atomprozentsätzen von Germanium dazu, dass Nanostrukturen (wie z.B. den Nanostrukturen 255, die nachstehend unter Bezugnahme auf 19A bis 20B besprochen werden) verbesserte rechteckige Profile aufweisen, was zu einer besseren Gatesteuerung, einer reduzierten Nanostrukturbreitenschwankung und einer reduzierten draininduzierten Barrierebelastung führt.
  • In Ausführungsformen, in denen die ersten Halbleiterschichten 252A bis 252C mithilfe einer CVD abgeschieden werden, können die Gradienten-Germaniumkonzentrationen in den ersten Halbleiterschichten 252A bis 252C erzielt werden, indem eine Durchflussrate einer germaniumhaltigen Vorstufe (z.B. Monogerman (GeH4) oder dergleichen) im Verhältnis zu einer Durchflussrate einer siliziumhaltigen Vorstufe (z.B. Dichlorsilan (H2Cl2Si), Silan (SiH4) oder dergleichen) während der Abscheidung jeder der ersten Halbleiterschichten 252A-252C allmählich verringert wird. Zum Beispiel kann ein Verhältnis einer Durchflussrate einer Germaniumvorstufe zu einer Durchflussrate einer Siliziumvorstufe von ungefähr 1 bis ungefähr 9 oder von ungefähr 1 bis ungefähr 3 am Anfang des Abscheidungsprozesses, der zum Abscheiden der ersten Halbleiterschicht 252A verwendet wird, betragen, und ein Verhältnis der Durchflussrate der Germaniumvorstufe zur Durchflussrate der Siliziumvorstufe kann von ungefähr 0 bis ungefähr 1 oder von ungefähr 0 bis ungefähr 0,5 am Ende des Abscheidungsprozesses, der zum Abscheiden der ersten Halbleiterschicht 252C verwendet wird, betragen.
  • Zu Veranschaulichungszwecken werden die zweiten Halbleiterschichten 254 derart beschrieben, dass sie Kanalgebiete im Gebiet 250N ausbilden, und die ersten Halbleiterschichten 252 werden derart beschrieben, dass sie Kanalgebiete im Gebiet 250P in fertigen NSFET-Vorrichtungen ausbilden. Die ersten Halbleiterschichten 252 können Opferschichten im Gebiet 250N sein und die zweiten Halbleiterschichten 254 können Opferschichten im Gebiet 250P sein, die anschließend entfernt werden können. In einigen Ausführungsformen können die ersten Halbleiterschichten 252 Kanalgebiete im Gebiet 250N und dem Gebiet 250P ausbilden und die zweiten Halbleiterschichten 254 können Opferschichten sein. In einigen Ausführungsformen können die zweiten Halbleiterschichten 254 Kanalgebiete im Gebiet 250N und dem Gebiet 250P ausbilden und die ersten Halbleiterschichten 252 können Opferschichten sein.
  • In 19A werden Nanostrukturen 255 im mehrschichtigen Stapel 256 ausgebildet, und das Substrat 250 wird geätzt. In einigen Ausführungsformen können die Nanostrukturen 255 durch Ätzen von Gräben im mehrschichtigen Stapel 256 und dem Substrat 250 ausgebildet werden. Das Ätzen kann ein beliebiger geeigneter Ätzprozess sein, wie z.B. ein reaktives Ionenätzen (RIE), Neutralstrahlätzen (Neutral Beam Etch, NBE), dergleichen oder eine Kombination davon. Das Ätzen kann anisotrop sein.
  • Die Nanostrukturen 255 und das Substrat 250 können mithilfe eines beliebigen geeigneten Verfahrens strukturiert werden. Zum Beispiel können die Nanostrukturen 255 und das Substrat 250 unter Verwendung eines oder mehrerer fotolithografischer Prozesse, die Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse aufweisen, strukturiert werden. Im Allgemeinen kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse fotolithografische und selbstjustierende Prozesse, wodurch ermöglicht wird, dass Strukturen erzeugt werden, die zum Beispiel kleinere Pitches aufweisen als dies ansonsten unter Verwendung eines einzelnen direkten fotolithografischen Prozesses erzielbar ist. Zum Beispiel wird in einigen Ausführungsformen eine Opferschicht über einem Substrat ausgebildet und unter Verwendung eines fotolithografischen Prozesses strukturiert. Spacer werden entlang der strukturierten Opferschicht unter Verwendung eines Selbstjustierungsprozesses ausgebildet. Die Opferschicht wird dann entfernt und die verbleibenden Spacer können dann zum Strukturieren der Nanostrukturen 255 und des Substrats 250 verwendet werden. In einigen Ausführungsformen kann nach dem Strukturieren der Nanostrukturen 255 und des Substrats 250 eine Maske (oder eine andere Schicht) auf den Nanostrukturen 255 verbleiben. Wie in 19A dargestellt, können die Nanostrukturen 255 sowohl im Gebiet 250N als auch dem Gebiet 250P verjüngte Profile aufweisen, in denen Breiten an den Unterseiten der Nanostrukturen 255 größer sind als Breiten der Oberseite der Nanostrukturen 255.
  • Im Gebiet 250N können die Nanostrukturen 255 eine untere Breite W18 von ungefähr 2,2 nm bis ungefähr 100 nm, von ungefähr 25 nm bis ungefähr 35 nm, oder von ungefähr 28 nm bis ungefähr 32 nm; eine obere Breite W19 von ungefähr 2 nm bis ungefähr 50 nm, von ungefähr 20 bis ungefähr 30 nm oder von ungefähr 23 nm bis ungefähr 27 nm; und ein Verhältnis der oberen Breite W19 zur unteren Breite W18 von ungefähr 0,5 bis ungefähr 2 oder von ungefähr 0,7 bis ungefähr 0,9 aufweisen. Die Nanostrukturen 255 im Gebiet 250N können mit einem Pitch P3 von ungefähr 2 nm bis ungefähr 50 nm oder von ungefähr 15 nm bis ungefähr 25 nm beabstandet sein. Ein Winkel θ9 zwischen Seitenwänden der Nanostrukturen 255 im Gebiet 250N und einer oberen Fläche des Substrats 250 kann von ungefähr 70° bis ungefähr 85°, von ungefähr 78° bis ungefähr 82°, von ungefähr 95° bis ungefähr 120°, oder von ungefähr 98° bis ungefähr 102° betragen. Im Gebiet 250P können die Nanostrukturen 255 eine untere Breite W20 von ungefähr 2,2 nm bis ungefähr 100 nm, von ungefähr 25 nm bis ungefähr 35 nm, oder von ungefähr 28 nm bis ungefähr 32 nm; eine obere Breite W21 von ungefähr 2 nm bis ungefähr 50 nm, von ungefähr 20 bis ungefähr 30 nm oder von ungefähr 23 nm bis ungefähr 27 nm; und ein Verhältnis der oberen Breite W21 zur unteren Breite W20 von ungefähr 0,5 bis ungefähr 2 oder von ungefähr 0,7 bis ungefähr 0,9 aufweisen. Die Nanostrukturen 255 im Gebiet 250P können mit einem Pitch P4 von ungefähr 2 nm bis ungefähr 50 nm oder von ungefähr 15 nm bis ungefähr 25 nm beabstandet sein. Ein Winkel θ10 zwischen Seitenwänden der Nanostrukturen 255 im Gebiet 250P und einer oberen Fläche des Substrats 250 kann von ungefähr 70° bis ungefähr 85°, von ungefähr 78° bis ungefähr 82°, von ungefähr 95° bis ungefähr 120°, oder von ungefähr 98° bis ungefähr 102° betragen. Die Nanostrukturen 255 im Gebiet 250N und dem Gebiet 250P können Höhen H10 von ungefähr 10 nm bis ungefähr 200 nm oder von ungefähr 70 nm bis ungefähr 90 nm aufweisen. Das Substrat 250 kann bis zu einer Tiefe D1 von ungefähr 30 nm bis ungefähr 100 nm oder von ungefähr 60 nm bis ungefähr 70 nm unterhalb einer oberen Fläche des Substrats 250 geätzt werden.
  • 19B zeigt eine Ausführungsform, in der ein Dünnungsprozess zum Dünnen der Nanostrukturen 255 nach dem Ausbilden der Nanostrukturen 255 und vor den STI-Gebieten (wie z.B. den STI-Gebieten 258, die nachstehend unter Bezugnahme auf 20A besprochen werden) durchgeführt wird. In der in 19B dargestellten Ausführungsform können die Nanostrukturen 255 im Gebiet 250N Ätzmitteln ausgesetzt werden, die zum Dünnen der Nanostrukturen 255 im Gebiet 250P verwendet werden, und die Nanostrukturen 255 im Gebiet 250P können Ätzmitteln ausgesetzt werden, die zum Dünnen der Finnen im Gebiet 250N verwendet werden.
  • In 19B können freigelegte Abschnitte der zweiten Halbleiterschichten 254A bis 254C im Gebiet 250N und dem Gebiet 250P unter Verwendung erster Ätzchemikalien in einem ersten Ätzprozess geätzt werden. Während des ersten Ätzprozesses können die ersten Halbleiterschichten 252A bis 252C und die zweiten Halbleiterschichten 254A bis 254C sowohl im Gebiet 250N als auch im Gebiet 250P den ersten Ätzchemikalien ausgesetzt werden. Es ist gewünscht, dass eine erste Ätzselektivität, die das Verhältnis der Ätzrate (die zuweilen als die Trimmrate bezeichnet wird) der zweiten Halbleiterschichten 254A bis 254C (die z.B. aus Silizium ausgebildet sind) zur Ätzrate der ersten Halbleiterschichten 252A bis 252C (die z.B. aus Siliziumgermanium ausgebildet sind) darstellt, hoch ist, um das Ätzen der ersten Halbleiterschichten 252A bis 252C zu minimieren. Zum Beispiel kann die erste Ätzselektivität höher sein als ungefähr 5 und kann im Bereich von ungefähr 5 bis ungefähr 20 liegen, oder höher sein. Der erste Ätzprozess kann bei einer Temperatur durchgeführt werden, die im Bereich von ungefähr 5 °C bis ungefähr 100 °C liegt, wie z.B. ungefähr bei Raumtemperatur (z.B. ungefähr 23 °C). Die Nanostrukturen 255 können den ersten Ätzchemikalien für eine Dauer ausgesetzt werden, die im Bereich von ungefähr 10 Sekunden bis ungefähr 5 Minuten oder von ungefähr 45 Sekunden bis ungefähr 75 Sekunden liegt.
  • In einigen Ausführungsformen können die ersten Ätzchemikalien ein erstes Ätzmittel aufweisen, das in einem ersten Lösungsmittel gelöst ist. Die ersten Ätzchemikalien können frei von Oxidationsmitteln sein. Das erste Ätzmittel kann eine Base oder eine Säure aufweisen. In Ausführungsformen, in denen das erste Ätzmittel eine Base aufweist, kann das erste Ätzmittel ein Metallhydroxid (Mn+(OH-)n), Aminderivate, Ammoniumderivate, Kombinationen davon oder dergleichen aufweisen. Das Metallhydroxid kann Natriumhydroxid (NaOH), Kaliumhydroxid (KOH), Lithiumhydroxid (LiOH), Rubidiumhydroxid (RbOH), Cäsiumhydroxid (CsOH), Kombinationen davon oder dergleichen aufweisen. Die Aminderivate können Ammoniak (NH3), Ammoniumhydroxid (NH4OH), Tetramethylammoniumhydroxid (TMAH, (CH3)4N(OH)), Tetraethylammoniumhydroxid (TEAH, (C2H5)4N(OH)), Trimethyltetradecylammoniumhydroxid (TTAH, (CH3)3(C14H29)N(OH)), Tetrabutylammoniumhydroxid (TBAH, (C4H9)4N(OH)), Kombinationen davon oder dergleichen aufweisen. In Ausführungsformen, in denen das erste Ätzmittel eine Base ist, kann ein pH der ersten Ätzchemikalien von ungefähr 7 bis ungefähr 13 oder von ungefähr 8 bis ungefähr 10 betragen. Das erste Ätzmittel kann in den ersten Ätzchemikalien in einer Konzentration vorhanden sein, die im Bereich von ungefähr 0,01 M bis ungefähr 20 M oder von ungefähr 0,5 M bis ungefähr 1,5 M liegt.
  • In Ausführungsformen, in denen das erste Ätzmittel eine Säure aufweist, kann das erste Ätzmittel Salzsäure (HCl), Flusssäure (HF), Schwefelsäure (H2SO4), Phosphorsäure (H3PO4), Salpetersäure (HNO3), Carbonsäurederivate (CnH2n+1COOH), Kombinationen davon oder dergleichen aufweisen. In Ausführungsformen, in denen das erste Ätzmittel eine Säure ist, kann ein pH der ersten Ätzchemikalien von ungefähr 0 bis ungefähr 7 oder von ungefähr 1 bis ungefähr 3 betragen. Das erste Ätzmittel kann in den ersten Ätzchemikalien in einer Konzentration vorhanden sein, die im Bereich von ungefähr 0,01 M bis ungefähr 20 M oder von ungefähr 0,5 M bis ungefähr 1,5 M liegt.
  • Das erste Lösungsmittel kann verwendet werden, um dabei zu helfen, das erste Ätzmittel zu mischen und abzugeben. Das erste Lösungsmittel ist möglicherweise nicht an der Ätzreaktion beteiligt. In einer bestimmten Ausführungsform kann das erste Ätzlösungsmittel ein Lösungsmittel, wie z.B. deionisiertes Wasser oder dergleichen, sein. Jedoch kann ein beliebiges geeignetes Lösungsmittel verwendet werden.
  • Die ersten Ätzchemikalien können außerdem ionische oder nichtionische Tenside, wie z.B. quaternäres Ammonium (NR4 +), Sulfat (SO4 2-), Sulfonat (R-SO3 -), Phosphat (-PO4 3-), Carboxylate (R-COO-), Alkoholethoxylate, Alkylphenolethoxylate, Fettsäureethoxylate, Fettaminethoxylate, Glykolester, Glycerinester, Kombinationen davon oder dergleichen aufweisen, die hinzugefügt werden können, um die Oberflächenspannung der ersten Ätzchemikalien zu reduzieren. Die Tenside können in den ersten Ätzchemikalien in einer Konzentration vorhanden sein, die im Bereich von ungefähr 0,0001 M bis ungefähr 1M oder von ungefähr 0,0005 M bis ungefähr 0,002 M liegt.
  • Vor dem Ätzen der zweiten Halbleiterschichten 254A bis 254C mit dem ersten Ätzprozess weisen alle der zweiten Halbleiterschichten 254A bis 254C verjüngte Profile auf, in denen Breiten an der Unterseite der zweiten Halbleiterschichten 254A bis 254C größer sind als Breiten an der Oberseite der zweiten Halbleiterschichten 254A bis 254C (wie vorstehend in Bezug auf 19A besprochen). Der erste Ätzprozess kann die gleichen Ätzraten an der Oberseite der zweiten Halbleiterschichten 254A bis 254C und der Unterseite der zweiten Halbleiterschichten 254A bis 254C aufweisen, so dass die zweiten Halbleiterschichten 254A bis 254C nach dem Ätzen der Nanostrukturen 255 mit dem ersten Ätzprozess weiterhin verjüngte Profile aufweisen. Der erste Ätzprozess kann obere Flächen sowie Seitenwände der zweiten Halbleiterschichten 254C ätzen, so dass die zweiten Halbleiterschichten 254C kleinere Höhen aufweisen als die zweiten Halbleiterschichten 254A bis 254B.
  • Nachdem die Nanostrukturen 255 im Gebiet 250N und dem Gebiet 250P mit dem ersten Ätzprozess geätzt wurden, können die zweiten Halbleiterschichten 254A bis 254B eine Höhe H13 von ungefähr 2 nm bis ungefähr 50 nm, von ungefähr 15 nm bis ungefähr 25 nm, oder von ungefähr 18 nm bis ungefähr 22 nm aufweisen, und die zweiten Halbleiterschichten 254C können eine Höhe H14 von ungefähr 2 nm bis ungefähr 30 nm, von ungefähr 10 nm bis ungefähr 20 nm oder von ungefähr 13 nm bis ungefähr 17 nm aufweisen. In einigen Ausführungsformen können die Breiten der Nanostrukturen 255 im Gebiet 250N und im Gebiet 250P verschieden sein. Zum Beispiel kann im Gebiet 250N eine durchschnittliche Breite W22 der zweiten Halbleiterschichten 254A von ungefähr 2,2 nm bis ungefähr 80 nm, von ungefähr 12 nm bis ungefähr 22 nm oder von ungefähr 15 nm bis ungefähr 19 nm sein; eine durchschnittliche Breite W23 der zweiten Halbleiterschichten 254B kann von ungefähr 2,2 nm bis ungefähr 80 nm, von ungefähr 11 nm bis ungefähr 21 nm oder von ungefähr 14 nm bis ungefähr 18 nm sein; und eine durchschnittliche Breite W24 der zweiten Halbleiterschichten 254C kann von ungefähr 2,2, nm bis ungefähr 50 nm, von ungefähr 10 nm bis ungefähr 20 nm oder von ungefähr 13 nm bis ungefähr 17 nm sein. Ein Verhältnis der Breite W24 zur Breite W23 kann von ungefähr 0,5 bis ungefähr 2 oder von ungefähr 0,8 bis ungefähr 1,0 betragen, ein Verhältnis der Breite W23 zur Breite W22 kann von ungefähr 0,5 bis ungefähr 2 oder von ungefähr 0,8 bis ungefähr 1,0 betragen, und ein Verhältnis der Breite W24 zur Breite W22 kann von ungefähr 0,25 bis ungefähr 4 oder von ungefähr 0,64 bis ungefähr 1,0 betragen. Im Gebiet 250P kann eine durchschnittliche Breite W25 der zweiten Halbleiterschichten 254A von ungefähr 2,2 nm bis ungefähr 80 nm, von ungefähr 12 nm bis ungefähr 22 nm oder von ungefähr 15 nm bis ungefähr 19 nm sein; eine durchschnittliche Breite W26 der zweiten Halbleiterschichten 254B kann von ungefähr 2,2 nm bis ungefähr 80 nm, von ungefähr 11 nm bis ungefähr 21 nm oder von ungefähr 14 nm bis ungefähr 18 nm sein; und eine durchschnittliche Breite W27 der zweiten Halbleiterschichten 254C kann von ungefähr 2,2, nm bis ungefähr 80 nm, von ungefähr 10 nm bis ungefähr 20 nm oder von ungefähr 13 nm bis ungefähr 17 nm sein. Ein Verhältnis der Breite W27 zur Breite W26 kann von ungefähr 0,5 bis ungefähr 2 oder von ungefähr 0,8 bis ungefähr 1,0 betragen, und ein Verhältnis der Breite W26 zur Breite W25 kann von ungefähr 0,5 bis ungefähr 2 oder von ungefähr 0,8 bis ungefähr 1,0 betragen.
  • Abschnitte der Nanostrukturen 255, die im Substrat 250 im Gebiet 250N ausgebildet sind, können eine untere Breite W30 von ungefähr 2,2 nm bis ungefähr 100 nm, von ungefähr 15 nm bis ungefähr 25 nm, oder von ungefähr 18 nm bis ungefähr 22 nm, und eine obere Breite W31 von ungefähr 2,2 nm bis ungefähr 80 nm, von ungefähr 13 bis ungefähr 23 nm oder von ungefähr 16 nm bis ungefähr 20 nm aufweisen. Ein Verhältnis der oberen Breite W31 zur unteren Breite W30 kann von ungefähr 0,5 bis ungefähr 2 oder von ungefähr 0,8 bis ungefähr 1,0 betragen. Ein Winkel θ11 zwischen Seitenwänden der Abschnitte der Nanostrukturen 255, die im Substrat 250 im Gebiet 250N ausgebildet sind, und einer oberen Fläche des Substrats 250 kann von ungefähr 70° bis ungefähr 85°, von ungefähr 78° bis ungefähr 82°, von ungefähr 95° bis ungefähr 120°, oder von ungefähr 98° bis ungefähr 102° betragen. Abschnitte der Nanostrukturen 255, die im Substrat 250 im Gebiet 250P ausgebildet sind, können eine untere Breite W32 von ungefähr 2,2 nm bis ungefähr 100 nm, von ungefähr 15 nm bis ungefähr 25 nm, oder von ungefähr 18 nm bis ungefähr 22 nm, und eine obere Breite W33 von ungefähr 2,2 nm bis ungefähr 80 nm, von ungefähr 13 bis ungefähr 23 nm oder von ungefähr 15 nm bis ungefähr 20 nm aufweisen. Ein Winkel θ12 zwischen Seitenwänden der Abschnitte der Nanostrukturen 255, die im Substrat 250 im Gebiet 250P ausgebildet sind, und einer oberen Fläche des Substrats 250 kann von ungefähr 70° bis ungefähr 85°, von ungefähr 78° bis ungefähr 82°, von ungefähr 95° bis ungefähr 120°, oder von ungefähr 98° bis ungefähr 102° betragen. Ein Verhältnis der oberen Breite W33 zur unteren Breite W32 kann von ungefähr 0,5 bis ungefähr 2 oder von ungefähr 0,8 bis ungefähr 1,0 betragen.
  • Außerdem können in 19B freigelegte Abschnitte der ersten Halbleiterschichten 252A bis 252C im Gebiet 250N und dem Gebiet 250P unter Verwendung zweiter Ätzchemikalien in einem zweiten Ätzprozess geätzt werden, der vom ersten Ätzprozess separat ist. Während des zweiten Ätzprozesses können die ersten Halbleiterschichten 252A bis 252C und die zweiten Halbleiterschichten 254A bis 254C sowohl im Gebiet 250N als auch im Gebiet 250P den zweiten Ätzchemikalien ausgesetzt werden. Es ist gewünscht, dass eine zweite Ätzselektivität, die das Verhältnis der Ätzrate (die zuweilen als die Trimmrate bezeichnet wird) der ersten Halbleiterschichten 252A bis 252C (die z.B. aus Siliziumgermanium ausgebildet sind) zur Ätzrate der zweiten Halbleiterschichten 254A bis 254C (die z.B. aus Silizium ausgebildet sind) darstellt, hoch ist, um das Ätzen der zweiten Halbleiterschichten 254A bis 254C zu minimieren. Zum Beispiel kann die zweite Ätzselektivität höher sein als ungefähr 5 und kann im Bereich von ungefähr 5 bis ungefähr 20 liegen, oder höher sein. Der zweite Ätzprozess kann bei einer Temperatur durchgeführt werden, die im Bereich von ungefähr 5 °C bis ungefähr 100 °C liegt, wie z.B. ungefähr bei Raumtemperatur (z.B. ungefähr 23 °C).
  • In einigen Ausführungsformen können die zweiten Ätzchemikalien ein Oxidationsmittel und ein zweites Ätzmittel aufweisen, die in einem zweiten Lösungsmittel gelöst sind. Die Finnen 55 können gleichzeitig dem Oxidationsmittel und dem zweiten Ätzmittel ausgesetzt werden. In den Ausführungsformen, in denen die Nanostrukturen 255 gleichzeitig den Oxidationsmitteln und den zweiten Ätzmitteln ausgesetzt werden, können die Nanostrukturen 255 den zweiten Ätzchemikalien für eine Dauer von ungefähr 30 Sekunden bis ungefähr 2 Minuten oder von ungefähr 45 Sekunden bis ungefähr 75 Sekunden ausgesetzt werden. In einigen Ausführungsformen kann das zweite Ätzmittel das gleiche sein wie das erste Ätzmittel. Das zweite Ätzmittel kann eine Base oder eine Säure sein.
  • In Ausführungsformen, in denen das zweite Ätzmittel eine Base aufweist, kann das zweite Ätzmittel ein Metallhydroxid (Mn+(OH-)n), Aminderivate, Ammoniumderivate, Kombinationen davon oder dergleichen aufweisen. Das Metallhydroxid kann Natriumhydroxid (NaOH), Kaliumhydroxid (KOH), Lithiumhydroxid (LiOH), Rubidiumhydroxid (RbOH), Cäsiumhydroxid (CsOH), Kombinationen davon oder dergleichen aufweisen. Die Aminderivate können Ammoniak (NH3), Ammoniumhydroxid (NH4OH), Tetramethylammoniumhydroxid (TMAH, (CH3)4N(OH)), Tetraethylammoniumhydroxid (TEAH, (C2H5)4N(OH)), Trimethyltetradecylammoniumhydroxid (TTAH, (CH3)3(C14H29)N(OH)), Tetrabutylammoniumhydroxid (TBAH, (C4H9)4N(OH)), Kombinationen davon oder dergleichen aufweisen. In Ausführungsformen, in denen das zweite Ätzmittel eine Base ist, kann ein pH der ersten Ätzchemikalien von ungefähr 7 bis ungefähr 13 oder von ungefähr 8 bis ungefähr 10 betragen. Das zweite Ätzmittel kann in den zweiten Ätzchemikalien in einer Konzentration vorhanden sein, die im Bereich von ungefähr 0,01 M bis ungefähr 20 M oder von ungefähr 0,5 M bis ungefähr 1,5 M liegt.
  • In Ausführungsformen, in denen das zweite Ätzmittel eine Säure umfasst, kann das zweite Ätzmittel Salzsäure (HCl), Flusssäure (HF), Schwefelsäure (H2SO4), Phosphorsäure (H3PO4), Salpetersäure (HNO3), Carbonsäurederivate (CnH2n+1COOH), Kombinationen davon oder dergleichen aufweisen. In Ausführungsformen, in denen das erste Ätzmittel eine Säure ist, kann ein pH der ersten Ätzchemikalien von ungefähr 0 bis ungefähr 7 oder von ungefähr 1 bis ungefähr 3 betragen. Das zweite Ätzmittel kann in den zweiten Ätzchemikalien in einer Konzentration vorhanden sein, die im Bereich von ungefähr 0,01 M bis ungefähr 20 M oder von ungefähr 0,5 M bis ungefähr 1,5 M liegt.
  • Das Oxidationsmittel kann ozonisiertes deionisiertes Wasser (DIO3), Wasserstoffperoxid (H2O2), andere nichtmetallische Oxidationsmittel, Kombinationen davon oder dergleichen aufweisen. Ein Oxidationsmittel kann in den zweiten Ätzchemikalien in einer Konzentration vorhanden sein, die im Bereich von ungefähr 0,0001 M bis ungefähr 1 M oder von ungefähr 0,0005 m bis ungefähr 0,002 M liegt. Ein Aufnehmen des Oxidationsmittels zusätzlich zum zweiten Ätzmittel ermöglicht es, dass die ersten Halbleiterschichten 252A bis 252C selektiv in Bezug auf die zweiten Halbleiterschichten 254A bis 254C geätzt werden. Das Oxidationsmittel kann verwendet werden, um die ersten Halbleiterschichten 252A bis 252C zu oxidieren, wodurch Siliziumgermaniumoxid in den ersten Halbleiterschichten 252A bis 252C ausgebildet wird, und das zweite Ätzmittel kann dann verwendet werden, um das Siliziumgermaniumoxidmaterial zu ätzen, wodurch die ersten Halbleiterschichten 252A bis 252C gedünnt werden. Andererseits kann im Gebiet 250N das Oxidationsmittel verwendet werden, um die zweiten Halbleiterschichten 254A bis 254C zu oxidieren, wodurch Siliziumoxid in den zweiten Halbleiterschichten 254A bis 254C ausgebildet wird, das mit einer langsameren Rate durch das zweite Ätzmittel geätzt wird. Silizium kann ebenfalls mit einer langsameren Rate als Siliziumgermanium oxidiert werden, so dass eine in den zweiten Halbleiterschichten 254A bis 254C ausgebildete Siliziumoxidschicht dünner ist als ein in den ersten Halbleiterschichten 252A bis 25C ausgebildetes Oxid. Dementsprechend sind die zweiten Halbleiterschichten 254A bis 254C im Wesentlichen ungedünnt, während die ersten Halbleiterschichten 252A bis 252C gedünnt werden.
  • Das zweite Lösungsmittel kann verwendet werden, um dabei zu helfen, das Oxidationsmittel und das zweite Ätzmittel zu mischen und abzugeben. Das zweite Lösungsmittel ist möglicherweise nicht an der Ätzreaktion beteiligt. In einer bestimmten Ausführungsform kann das zweite Ätzlösungsmittel ein Lösungsmittel, wie z.B. deionisiertes Wasser, Essigsäure (CH3COOH) oder dergleichen, sein. In Ausführungsformen, in denen das Oxidationsmittel ozonisiertes deionisiertes Wasser aufweist, kann das deionisierte Wasser auch als ein Lösungsmittel wirken. Beliebige geeignete Lösungsmittel können verwendet werden.
  • Die zweiten Ätzchemikalien können außerdem ionische oder nichtionische Tenside, wie z.B. quaternäres Ammonium (NR4 +), Sulfat (SO4 2-), Sulfonat (R-SO3 -), Phosphat (-PO4 3-), Carboxylate (R-COO-), Alkoholethoxylate, Alkylphenolethoxylate, Fettsäureethoxylate, Fettaminethoxylate, Glykolester, Glycerinester, Kombinationen davon oder dergleichen aufweisen, die hinzugefügt werden können, um die Oberflächenspannung der ersten Ätzchemikalien zu reduzieren. Die Tenside können in den zweiten Ätzchemikalien in einer Konzentration vorhanden sein, die im Bereich von ungefähr 0,01 M bis ungefähr 20 M oder von ungefähr 0,5 M bis ungefähr 1,5 M liegt.
  • In einer konkreten Ausführungsform können die zweiten Ätzchemikalien Flusssäure (HF), Wasserstoffperoxid (H2O2) und Essigsäure (CH3COOH) aufweisen. Die Essigsäure kann ein Lösungsmittel sein, in dem die Flusssäure und das Wasserstoffperoxid gelöst sind. Das Wasserstoffperoxid kann ein Oxidationsmittel sein, das zum Oxidieren der ersten Halbleiterschichten 252A bis 252C verwendet wird. Die Flusssäure kann ein zweites Ätzmittel sein, das verwendet wird, um die ersten Halbleiterschichten 252A bis 252C zu dünnen. Ein Volumenverhältnis von Flusssäure:Wasserstoffperoxid:Essigsäure kann ungefähr 1:2:3 betragen.
  • In weiteren Ausführungsformen können die Nanostrukturen 255 dem Oxidationsmittel ausgesetzt werden, dann kann das Oxidationsmittel entfernt werden, und die Nanostrukturen 255 können dem zweiten Ätzmittel in einem zyklischen Prozess ausgesetzt werden, um die zweiten Halbleiterschichten 254A bis 254C der Nanostrukturen 255 zu dünnen. Ein Aussetzen der Nanostrukturen 255 dem Oxidationsmittel kann die Nanostrukturen 255 im Gebiet 250N und dem Gebiet 250P oxidieren. Ein Aussetzen der Nanostrukturen 255 dem zweiten Ätzmittel kann das in den ersten Halbleiterschichten 252A bis 252 ausgebildete Oxid in Bezug auf das in den zweiten Halbleiterschichten 254A bis 254C ausgebildete Oxid selektiv ätzen.
  • Das im zyklischen Prozess verwendete Oxidationsmittel kann das gleiche sein wie jene, die vorstehend derart beschrieben wurden, dass sie im Prozess verwendet werden, in dem die Nanostrukturen 255 gleichzeitig dem Oxidationsmittel und dem zweiten Ätzmittel ausgesetzt werden. Das Oxidationsmittel kann zum Beispiel ozonisiertes deionisiertes Wasser (DIO3), Wasserstoffperoxid (H2O2), andere nichtmetallische Oxidationsmittel, Kombinationen davon oder dergleichen aufweisen. Ein Oxidans kann in dem Oxidationsmittel in einer Konzentration vorhanden sein, die im Bereich von ungefähr 0,0001 M bis ungefähr 1 M oder von ungefähr 0,0005 M bis ungefähr 0,002 M liegt. Wie vorstehend besprochen, kann ein Aussetzen der Nanostrukturen 255 die ersten Halbleiterschichten 252A-252C oxidieren. Die zweiten Halbleiterschichten 254A bis 254C können ebenfalls oxidiert werden, aber sie können mit einer langsameren Rate oxidiert werden als die ersten Halbleiterschichten 252A bis 252C.
  • Das im zyklischen Prozess verwendete zweite Ätzmittel kann dem ersten Ätzmittel gleich oder ähnlich sein. Das zweite Ätzmittel kann in einer Konzentration vorhanden sein, die im Bereich von ungefähr 0,01 M bis ungefähr 20 M oder von ungefähr 0,5 M bis ungefähr 1,5 M liegt. Ein Aussetzen der Nanostrukturen 255 dem zweiten Ätzmittel dünnt die zweiten Halbleiterschichten 254A bis 254C. Wie vorstehend besprochen, können die ersten Halbleiterschichten 252A bis 252C mit einer langsameren Rate gedünnt werden als die zweiten Halbleiterschichten 254A bis 254C.
  • Für jeden Zyklus können die Nanostrukturen 255 dem Oxidationsmittel für eine Dauer ausgesetzt werden, die im Bereich von ungefähr 10 Sekunden bis ungefähr 5 Minuten oder von ungefähr 45 Sekunden bis ungefähr 75 Sekunden liegt, und die Nanostrukturen 255 können dem zweiten Ätzmittel für eine Dauer ausgesetzt werden, die im Bereich von ungefähr 10 Sekunden bis ungefähr 5 Minuten oder von ungefähr 45 Sekunden bis ungefähr 75 Sekunden liegt. Der zyklische Ätzprozess kann bis zu 20 Zyklen, bis zu 10 Zyklen, 4 bis 6 Zyklen oder dergleichen wiederholt werden. Ein Aussetzen der Nanostrukturen 255 dem Oxidationsmittel, dann dem zweiten Ätzmittel in einem zyklischen Prozess kann eine bessere Steuerung des Ätzens der ersten Halbleiterschichten 252A bis 252C bereitstellen. Dies führt zu einer verbesserten Gatesteuerung von resultierenden NSFETs, reduziert die Nanostrukturbreitenschwankung und führt zu einer verringerten DIBL.
  • Der zweite Ätzprozess kann Ätzraten aufweisen, die von der Germaniumkonzentration in den ersten Halbleiterschichten 252A bis 252C abhängig sind. Zum Beispiel kann der zweite Ätzprozess höhere Ätzraten bei steigender Germaniumkonzentration in den ersten Halbleiterschichten 252A bis 252C aufweisen. Wie vorstehend in der Diskussion in Bezug auf 18 besprochen, kann jede der ersten Halbleiterschichten 252A bis 252C eine Gradienten-Germaniumkonzentration aufweisen, in der die Germaniumkonzentration an der unteren Fläche der jeweiligen ersten Halbleiterschicht 252A bis 252C höher ist und allmählich und kontinuierlich zur oberen Fläche der jeweiligen Halbleiterschicht 252A bis 252C abnimmt. Daher können untere Abschnitte der ersten Halbleiterschichten 252A bis 252C durch den zweiten Ätzprozess mit höheren Ätzraten geätzt werden als obere Abschnitte der ersten Halbleiterschichten 252A bis 252C. Ein Verhältnis der Ätzrate an der unteren Fläche der ersten Halbleiterschicht 252A (z.B. eine maximale Ätzrate) zur Ätzrate an der oberen Fläche der ersten Halbleiterschicht 252C (z.B. einer minimalen Ätzrate) kann von ungefähr 0,5 bis ungefähr 2 oder von ungefähr 0,75 bis ungefähr 1,25 betragen.
  • Vor dem Ätzen der ersten Halbleiterschichten 252A bis 252C mit dem zweiten Ätzprozess weisen alle der ersten Halbleiterschichten 252A bis 252C verjüngte Profile auf, in denen Breiten an der Unterseite jeder der ersten Halbleiterschichten 252A bis 252C größer sind als Breiten an der Oberseite jeder der ersten Halbleiterschichten 252A bis 252C (wie vorstehend in der Diskussion unter Bezug auf 19A besprochen). Ein Ätzen der ersten Halbleiterschichten 252A bis 252C mit dem zweiten Ätzprozess, der eine höhere Ätzrate an der Unterseite jeder der ersten Halbleiterschichten 252A bis 252C als der Oberseite jeder der ersten Halbleiterschichten 252A bis 252C aufweist, führt dazu, dass die ersten Halbleiterschichten 252A bis 252C rechteckigere Profile nach dem Ätzen der ersten Halbleiterschichten 252A bis 252C mit dem zweiten Ätzprozess aufweisen.
  • Nachdem die ersten Halbleiterschichten 252A bis 252C mit dem zweiten Ätzprozess geätzt wurden, kann jede der ersten Halbleiterschichten 252A bis 252C im Gebiet 250N eine durchschnittliche Breite W28 von ungefähr 2,2 nm bis ungefähr 80 nm, von ungefähr 23 nm bis ungefähr 33 nm oder von ungefähr 26 nm bis ungefähr 30 nm aufweisen. Ein Verhältnis der Breite W28 der oberen ersten Halbleiterschichten 252C zu den unteren Halbleiterschichten 252A kann von ungefähr 0,8 bis ungefähr 1,2 oder von ungefähr 0,9 bis ungefähr 1 betragen. Jede der ersten Halbleiterschichten 252A bis 252C im Gebiet 250P kann eine durchschnittliche Breite W29 von ungefähr 2,2 nm bis ungefähr 80 nm, von ungefähr 23 nm bis ungefähr 33 nm oder von ungefähr 26 nm bis ungefähr 30 nm aufweisen. Ein Verhältnis der Breite W29 der ersten Halbleiterschichten 252C zu den unteren Halbleiterschichten 252A kann von ungefähr 0,8 bis ungefähr 1,2 oder von ungefähr 0,9 bis ungefähr 1 betragen. Jede der ersten Halbleiterschichten 252A bis 252C im Gebiet 250N und im Gebiet 250P kann eine Höhe H15 von ungefähr 2 nm bis ungefähr 50 nm, von ungefähr 15 nm bis ungefähr 25 nm oder von ungefähr 18 nm bis ungefähr 22 nm aufweisen.
  • Ein Ausbilden der ersten Halbleiterschichten 252A bis 252C, die eine Gradienten-Germaniumkonzentration aufwiesen, und ein Dünnen der ersten Halbleiterschichten 252A bis 252C unter Verwendung eines Ätzprozesses, der eine höhere Ätzrate mit steigender Germaniumkonzentration aufweist, führt dazu, dass die ersten Halbleiterschichten 252A bis 252C rechteckigere Profile aufweisen, und verbessert die Steuerung des Prozesses, der zum Ätzen der ersten Halbleiterschichten 252A bis 252C verwendet wird. Ein Aufnehmen der ersten Halbleiterschichten 252A bis 252C in NSFETs führt zu einer besseren Gatesteuerung, einer reduzierten Nanostrukturbreitenschwankung, und einer verringerten DIBL.
  • 20A zeigt eine Ausführungsform, in der die Nanostrukturen 255 erst gedünnt werden, nachdem STI-Gebiete (flache Grabenisolation) 258 ausgebildet wurden. Zum Beispiel kann der Dünnungsprozess nach dem Ausbilden der STI-Gebiete 258, wie nachstehend unter Bezugnahme auf 20B besprochen sein wird, oder nach dem Entfernen von Dummy-Gatestapeln (wie z.B. Dummy-Gatestapeln, die Dummy-Gates 272 und die Dummy-Dielektrikumsschichten 260 aufweisen, die nachstehend unter Bezugnahme auf 22A und 22B besprochen werden), wie nachstehend unter Bezugnahme auf 31D und 31E besprochen sein wird, durchgeführt werden. Es versteht sich jedoch, dass die in 20A und anschließenden Figuren durchgeführten Schritte an Nanostrukturen 255 durchgeführt werden können, die gedünnt worden sind, wie vorstehend unter Bezugnahme auf 19B beschrieben.
  • In 20A werden STI-Gebiete (flache Grabenisolation) 258 benachbart zu den Nanostrukturen 255 und den strukturierten Abschnitten des Substrats 250 ausgebildet. Die STI-Gebiete 258 können ausgebildet werden, indem ein Isolationsmaterial (nicht separat dargestellt) über dem Substrat 250 und zwischen benachbarten Nanostrukturen 255/strukturierten Abschnitten des Substrats 250 ausgebildet wird. Das Isolationsmaterial kann ein Oxid, wie z.B. Siliziumoxid, ein Nitrid, dergleichen oder eine Kombination davon sein, und kann mithilfe einer chemischen Gasphasenabscheidung unter Verwendung von hochdichtem Plasma (HDP-CVD), einer FCVD (Flowable CVD) (z.B. einer CVD-basierten Materialabscheidung in einem Fernplasmasystem mit einem anschließenden Härten, um das abgeschiedene Material in ein anderes Material, wie z.B. ein Oxid, umzuwandeln), dergleichen oder einer Kombination davon ausgebildet werden. Andere Isolationsmaterialien, die mithilfe eines beliebigen geeigneten Prozesses ausgebildet werden, können verwendet werden. In einigen Ausführungsformen ist das Isolationsmaterial Siliziumoxid, das mithilfe eines FCVD-Prozesses ausgebildet wird. Ein Temperprozess kann durchgeführt werden, nachdem das Isolationsmaterial ausgebildet wurde. In einigen Ausführungsformen wird das Isolationsmaterial derart ausgebildet, dass überschüssiges Isolationsmaterial die Nanostrukturen 255 abdeckt. Das Isolationsmaterial kann eine einzelne Schicht aufweisen oder es kann mehrere Schichten verwenden. Zum Beispiel kann in einigen Ausführungsformen ein Liner (nicht separat dargestellt) zuerst entlang von Flächen des Substrats 250 und der Nanostrukturen 255 ausgebildet werden. Danach kann ein Füllmaterial, wie z.B. jene, die vorstehend besprochen wurden, über dem Liner ausgebildet werden.
  • Ein Entfernungsprozess wird dann auf das Isolationsmaterial angewendet, um überschüssiges Isolationsmaterial über den Nanostrukturen 255 zu entfernen. In einigen Ausführungsformen kann ein Planarisierungsprozess, wie z.B. ein chemisch-mechanisches Polieren (CMP), ein Rückätzprozess, Kombinationen davon oder dergleichen, verwendet werden. Der Planarisierungsprozess kann das Isolationsmaterial und die Nanostrukturen 255 planarisieren. Der Planarisierungsprozess legt die Nanostrukturen 255 frei, so dass sich obere Flächen der Nanostrukturen 255 und des Isolationsmaterials auf gleicher Höhe befinden, nachdem der Planarisierungsprozess abgeschlossen wurde.
  • Das Isolationsmaterial wird dann ausgespart, um die STI-Gebiete 258 auszubilden, wie in 20A dargestellt. Das Isolationsmaterial wird derart ausgespart, dass obere Abschnitte der Nanostrukturen 255 und des Substrats 250 aus dem Raum zwischen benachbarten STI-Gebieten 258 hervorstehen. Außerdem können die oberen Flächen der STI-Gebiete 258 flache Flächen, wie dargestellt, konvexe Flächen, konkave Flächen (wie z.B. eine Wölbung) oder eine Kombination davon aufweisen. Die oberen Flächen der STI-Gebiete 258 können mithilfe eines geeigneten Ätzens flach, konvex und/oder konkav ausgebildet werden. Die STI-Gebiete 258 können unter Verwendung eines geeigneten Ätzprozesses, wie z.B. eines, der gegenüber dem Material des Isolationsmaterials selektiv ist (der z.B. das Material des Isolationsmaterials mit einer schnelleren Rate ätzt als das Material der Nanostrukturen 255 und des Substrats 250), ausgespart werden. Zum Beispiel kann ein Oxidentfernen, das zum Beispiel verdünnte Flusssäure (dHF) benutzt, verwendet werden. Eine Höhe H12 der STI-Gebiete 258 kann von ungefähr 30 nm bis ungefähr 100 nm oder von ungefähr 55 nm bis ungefähr 75 nm betragen.
  • 20B zeigt eine Ausführungsform, in der der Dünnungsprozess durchgeführt wird, um die Nanostrukturen 255 zu dünnen, nachdem die STI-Gebiete 258 ausgebildet wurden, und nicht nach dem Ausbilden der Nanostrukturen 255 und vor dem Ausbilden der STI-Gebiete 258 durchgeführt wird, wie vorstehend unter Bezugnahme auf 19B besprochen. In der in 20B dargestellten Ausführungsform können die Nanostrukturen 255 im Gebiet 250N Ätzmitteln ausgesetzt werden, die zum Dünnen der Nanostrukturen 255 im Gebiet 250P verwendet werden, und die Nanostrukturen 255 im Gebiet 250P können Ätzmitteln ausgesetzt werden, die zum Dünnen der Nanostrukturen 255 im Gebiet 250N verwendet werden.
  • In der in 20B dargestellten Ausführungsform werden die Nanostrukturen 255 sowohl im Gebiet 250N als auch dem Gebiet 250P den ersten Ätzchemikalien und den zweiten Ätzchemikalien in Prozessen ausgesetzt, die jenen, die vorstehend unter Bezugnahme auf 19B beschrieben wurden, gleich oder ähnlich sind. Nach dem ersten Ätzprozess können die zweiten Halbleiterschichten 254A bis 254C im Gebiet 250N und dem Gebiet 250P die gleichen oder ähnliche Abmessungen aufweisen wie die zweiten Halbleiterschichten 254A bis 254C, die vorstehend unter Bezugnahme auf 19B besprochen wurden. Nach dem zweiten Ätzprozess können die ersten Halbleiterschichten 252A bis 252C im Gebiet 250N und dem Gebiet 250P die gleichen oder ähnliche Abmessungen aufweisen wie die ersten Halbleiterschichten 252A bis 252C, wie vorstehend unter Bezugnahme auf 19B besprochen. Zum Beispiel können die Abmessungen der ersten Halbleiterschichten 252A bis 252C und die Abmessungen der zweiten Halbleiterschichten 254A bis 254C innerhalb von 10 nm der vorstehend unter Bezugnahme auf 19B besprochenen Abmessungen liegen.
  • Ein Ausbilden der ersten Halbleiterschichten 252A bis 252C, die eine Gradienten-Germaniumkonzentration aufwiesen, und ein Dünnen der ersten Halbleiterschichten 252A bis 252C unter Verwendung eines Ätzprozesses, der eine höhere Ätzrate mit steigender Germaniumkonzentration aufweist, führt dazu, dass die ersten Halbleiterschichten 252A bis 252C rechteckigere Profile aufweisen, und verbessert die Steuerung des Prozesses, der zum Ätzen der ersten Halbleiterschichten 252A bis 252C verwendet wird. Ein Aufnehmen der ersten Halbleiterschichten 252A bis 252C in NSFETs führt zu einer besseren Gatesteuerung, einer reduzierten Nanostrukturbreitenschwankung, und einer verringerten DIBL.
  • Abschnitte der Nanostrukturen 255 im Gebiet 50N und dem Gebiet 50P, die durch die STI-Gebiete 258 umgeben sind, können unverändert verbleiben, nachdem der Dünnungsprozess durchgeführt wurde. Zum Beispiel können Abschnitte der Nanostrukturen 255, die unter oberen Flächen der STI-Gebiete 258 angeordnet sind, Breiten aufweisen, die jenen, die vorstehend unter Bezugnahme auf 19A besprochen wurden, ähnlich oder gleich sein. Wie in 20B dargestellt, kann aufgrund des Dünnungsprozesses eine Stufenänderung der Breiten der Nanostrukturen 255, die mit den oberen Flächen der STI-Gebiete 258 auf gleicher Höhe liegen, vorhanden sein.
  • 21 zeigt eine Ausführungsform, in der die Nanostrukturen 255 erst gedünnt werden, nachdem Dummy-Gatestapel (wie z.B. Dummy-Gatestapel, die die Dummy-Gates 272 und die Dummy-Gatedielektrikumsschichten 260 aufweisen, die nachstehend unter Bezugnahme auf 22A und 22B besprochen werden) ausgebildet wurden. Zum Beispiel kann der Dünnungsprozess nach dem Entfernen der Dummy-Gatestapel durchgeführt werden, wie nachstehend unter Bezugnahme auf 31D und 31E besprochen sein wird. Es versteht sich jedoch, dass die in 21 und anschließenden Figuren durchgeführten Schritte, an Nanostrukturen 255 durchgeführt werden können, die gedünnt worden sind, wie vorstehend unter Bezugnahme auf 19B oder 20B beschrieben.
  • In 21 werden Dummy-Dielektrikumsschichten 260 auf den Nanostrukturen 255 und dem Substrat 250 ausgebildet. Die Dummy-Dielektrikumsschichten 260 können zum Beispiel Siliziumoxid, Siliziumnitrid, eine Kombination davon oder dergleichen sein und können gemäß geeigneten Techniken abgeschieden oder thermisch aufgewachsen werden. Eine Dummy-Gateschicht 262 wird über den Dummy-Dielektrikumsschichten 260 ausgebildet und eine Maskenschicht 264 wird über der Dummy-Gateschicht 262 ausgebildet. Die Dummy-Gateschicht 262 kann über den Dummy-Dielektrikumsschichten 260 abgeschieden und dann mithilfe eines Prozesses, wie z.B. eines CMP, planarisiert werden. Die Maskenschicht 264 kann über der Dummy-Gateschicht 262 abgeschieden werden. Die Dummy-Gateschicht 262 kann leitfähige oder nicht leitfähige Materialien sein und kann aus einer Gruppe ausgewählt werden, die amorphes Silizium, polykristallines Silizium (Polysilizium), polykristallines Siliziumgermanium (Poly-SiGe), metallische Nitride, metallische Silizide, metallische Oxide und Metalle aufweist. Die Dummy-Gateschicht 262 kann mithilfe einer physikalischen Gasphasenabscheidung (PVD), einer CVD, einer Sputter-Abscheidung oder anderer im Stand der Technik bekannter und zum Abscheiden des ausgewählten Materials verwendeter Techniken abgeschieden werden. Die Dummy-Gateschicht 262 kann aus anderen Materialien hergestellt werden, die eine hohe Ätzselektivität gegenüber dem Material der STI-Gebiete 258 aufweisen. Die Maskenschicht 264 kann zum Beispiel Siliziumnitrid, Siliziumoxinitrid oder dergleichen aufweisen. In diesem Beispiel werden eine einzelne Dummy-Gateschicht 262 und eine einzelne Maskenschicht 264 über dem Gebiet 250N und dem Gebiet 250P ausgebildet. Es ist zu beachten, dass die Dummy-Dielektrikumsschichten 260 nur zu Veranschaulichungszwecken derart gezeigt sind, dass sie lediglich die Nanostrukturen 255 und das Substrat 250 abdecken. In einigen Ausführungsformen können die Dummy-Dielektrikumsschichten 260 derart abgeschieden werden, dass die DummyDielektrikumsschichten 260 die STI-Gebiete 258 abdecken, indem sie sich zwischen der Dummy-Gateschicht 262 und den STI-Gebieten 258 erstrecken.
  • 22A bis 35D zeigen verschiedene zusätzliche Schritte beim Herstellen von Vorrichtungen der Ausführungsformen. 22A bis 25B, 26A, 27A, 28A, 28D, 29A, 30A, 31A, 31E, 34A und 35A zeigen Merkmale entweder im Gebiet 250N oder dem Gebiet 250P. Zum Beispiel können die in 22A bis 25B, 26A, 27A, 28A, 28D, 29A, 30A, 31A, 31E, 34A und 35A dargestellten Strukturen sowohl auf das Gebiet 250N als auch das Gebiet 250P anwendbar sein. Unterschiede (falls vorhanden) in den Strukturen des Gebiets 250N und des Gebiets 250P werden im Text beschrieben, der jede Figur begleitet. Zum Beispiel zeigen 26B, 27B, 28B, 29B, 30B, 31B, 32A, 32B, 33A, 33B, 33E, 33F, 34B und 35B Strukturen im Gebiet 250N, 26C, 27C, 28C, 29C, 30C, 31C, 32C, 32D, 33C und 33D zeigen Strukturen im Gebiet 250P, und 31D, 35C und 35D zeigen Strukturen im Gebiet 250N und dem Gebiet 250P.
  • In 22A und 22B kann die Maskenschicht 264 (siehe 21) unter Verwendung geeigneter fotolithografischer und Ätztechniken strukturiert werden, um Masken 274 auszubilden. Eine geeignete Ätztechnik kann verwendet werden, um die Struktur der Masken 274 auf die Dummy-Gateschicht 262 zu übertragen, um Dummy-Gates 272 auszubilden. In einigen Ausführungsformen kann die Struktur der Masken 274 auch auf die Dummy-Dielektrikumsschichten 260 übertragen werden. Die Dummy-Gates 272 decken jeweilige Kanalgebiete der Nanostrukturen 255 ab. In einigen Ausführungsformen können die Kanalgebiete in den zweiten Halbleiterschichten 254A bis 254C, die die zweiten Halbleitermaterialien aufweisen, im Gebiet 250N ausgebildet werden und die Kanalgebiete können in den ersten Halbleiterschichten 252A bis 252C, die die ersten Halbleitermaterialien aufweisen, im Gebiet 250P ausgebildet werden. Die Struktur der Masken 274 kann verwendet werden, um jedes der Dummy-Gates 272 von benachbarten Dummy-Gates 272 physisch zu trennen. Die Dummy-Gates 272 können eine Längsrichtung aufweisen, die im Wesentlichen senkrecht zu Längsrichtungen jeweiliger Nanostrukturen 255 ist. Die Dummy-Dielektrikumsschichten 260, die Dummy-Gates 272 und die Masken 274 können gemeinsam als „Dummy-Gatestapel“ bezeichnet werden.
  • In 23A und 23B werden eine erste Spacerschicht 280 und eine zweite Spacerschicht 282 über den in 25A und 25B dargestellten Strukturen ausgebildet. In 26A und 26B wird die erste Spacerschicht 280 auf oberen Flächen der STI-Gebiete 258, oberen Flächen und Seitenwänden der Nanostrukturen 255 und der Masken 274 und Seitenwänden des Substrats 250, der Dummy-Gates 272 und der Dummy-Dielektrikumsschichten 260 ausgebildet. Die zweite Spacerschicht 282 wird über der ersten Spacerschicht 280 abgeschieden. Die erste Spacerschicht 280 kann durch thermische Oxidation ausgebildet werden oder mithilfe einer CVD, einer ALD oder dergleichen abgeschieden werden. Die erste Spacerschicht 280 kann aus Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid oder dergleichen ausgebildet werden. Die zweite Spacerschicht 282 kann mithilfe einer CVD, einer ALD oder dergleichen abgeschieden werden. Die zweite Spacerschicht 282 kann aus Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid oder dergleichen ausgebildet werden.
  • In 24A und 24B werden die erste Spacerschicht 280 und eine zweite Spacerschicht 282 geätzt, um erste Spacer 281 und zweite Spacer 283 auszubilden. Die erste Spacerschicht 280 und die zweite Spacerschicht 282 können unter Verwendung eines geeigneten Ätzprozesses, wie z.B. eines anisotropen Ätzprozesses (z.B. eines Trockenätzprozesses) oder dergleichen, geätzt werden. Die ersten Spacer 281 und die zweiten Spacer 283 können auf Seitenwänden der Nanostrukturen 255, der Dummy-Dielektrikumsschichten 260, der Dummy-Gates 272 und der Masken 274 angeordnet werden. Die ersten Spacer 281 und die zweiten Spacer 283 können verschiedene Höhen benachbart zu den Nanostrukturen 255 und den Dummy-Gatestapeln, was auf die zum Ätzen der ersten Spacerschicht 280 und der zweiten Spacerschicht 282 verwendeten Ätzprozesse zurückgeht, sowie verschiedene Höhen zwischen den Nanostrukturen 255 und den Dummy-Gatestapel aufweisen. Insbesondere können sich in einigen Ausführungsformen, wie in 24A und 24B dargestellt, die ersten Spacer 281 und die zweiten Spacer 283 teilweise nach oben entlang von Seitenwänden der Nanostrukturen 255 erstrecken, und können sich zu oberen Flächen der Dummy-Gatestapel erstrecken. In einigen Ausführungsformen können sich die ersten Spacer 281 und die zweiten Spacer 283 teilweise nach oben entlang von Seitenwänden der Dummy-Gatestapel erstrecken. Zum Beispiel können obere Flächen der ersten Spacer 281 und der zweiten Spacer 283 oberhalb oberer Flächen der Dummy-Gates 272 und unterhalb oberer Flächen der Masken 274 angeordnet werden.
  • In 25A und 25B werden erste Aussparungen 286 in den Nanostrukturen 255 und dem Substrat 250 ausgebildet. Die ersten Aussparungen 285 können sich durch die ersten Halbleiterschichten 252A bis 252C und die zweiten Halbleiterschichten 254A bis 254C erstrecken. In einigen Ausführungsformen können sich die ersten Aussparungen 286 auch in das Substrat 250 erstrecken. Wie in 28A dargestellt, können obere Flächen der STI-Gebiete 258 auf gleicher Höhe mit oberen Flächen des Substrats 250 liegen. In einigen Ausführungsformen kann das Substrat 250 geätzt werden, so dass untere Flächen der ersten Aussparungen 286 unterhalb der oberen Flächen der STI-Gebiete 258 oder dergleichen angeordnet sind. Die ersten Aussparungen 286 können durch Ätzen der Nanostrukturen 255 und/oder des Substrats 250 unter Verwendung eines oder mehrerer anisotroper Ätzprozesse, wie z.B. RIE, NBE oder dergleichen, ausgebildet werden. Die ersten Spacer 281, die zweiten Spacer 283 und die Masken 274 maskieren Abschnitte der Nanostrukturen 255 und des Substrats 250 während der Ätzprozesse, die zum Ausbilden der ersten Aussparungen 286 verwendet werden. Ein einzelner Ätzprozess kann verwendet werden, um jede Schicht des mehrschichtigen Stapels 256 zu ätzen. In einigen Ausführungsformen können mehrere Ätzprozesse verwendet werden, um die Schichten des mehrschichtigen Stapels zu ätzen. Zeitgesteuerte Ätzprozesse können verwendet werden, um das Ätzen der ersten Aussparungen 286 anzuhalten, nachdem die ersten Aussparungen 286 eine gewünschte Tiefe erreicht haben.
  • In 26A bis 26C werden Abschnitte von Seitenwänden der ersten Halbleiterschichten 252A bis 252C und der zweiten Halbleiterschichten 254A bis 254C des mehrschichtigen Stapels 256 geätzt, um Seitenwandaussparungen 288 auszubilden. Zum Beispiel werden, wie jeweils in 26B bzw. 26C dargestellt, Seitenwände der ersten Halbleiterschichten 252A bis 252C im Gebiet 250N, die aus den ersten Halbleitermaterialien ausgebildet sind, und Seitenwände der zweiten Halbleiterschichten 254A bis 254C im Gebiet 250P, die aus den zweiten Halbleitermaterialien ausgebildet sind, geätzt, um die Seitenwandaussparungen 288 auszubilden. Eine Maske, wie z.B. ein Fotolack, kann über dem Gebiet 250P ausgebildet sein, während Seitenwandaussparungen 288 in den ersten Halbleiterschichten 252A bis 252C im Gebiet 250N ausgebildet werden. Die Maske kann dann entfernt werden. Anschließend kann eine Maske, wie z.B. ein Fotolack, über dem Gebiet 250N ausgebildet werden, während Seitenwandaussparungen 288 in den zweiten Halbleiterschichten 254A bis 254C im Gebiet 250P ausgebildet werden. Die Maske kann dann entfernt werden.
  • Obwohl Seitenwände der ersten Halbleiterschichten 252A bis 252C und der zweiten Halbleiterschichten 254A bis 254C benachbart zu den Seitenwandaussparungen 288 derart in 26B uns 26C dargestellt sind, dass sie gerade sind, können die Seitenwände konkav oder konvex sein. Die Seitenwände können unter Verwendung isotroper Ätzprozesse, wie z.B. eines Nassätzens, eines Trockenätzens oder dergleichen, geätzt werden. Die zum Ätzen der ersten Halbleiterschichten 252A bis 252C verwendeten Ätzmittel können gegenüber den ersten Halbleitermaterialien selektiv sein, so dass die zweiten Halbleiterschichten 254A bis 254C und das Substrat 250 im Vergleich mit den ersten Halbleiterschichten 252A bis 252C verhältnismäßig ungeätzt bleiben. Gleichermaßen können die zum Ätzen der zweiten Halbleiterschichten 254A bis 254C verwendeten Ätzmittel gegenüber den zweiten Halbleitermaterialien selektiv sein, so dass die ersten Halbleiterschichten 252A bis 252C und das Substrat 250 im Vergleich mit den zweiten Halbleiterschichten 254A bis 254C verhältnismäßig ungeätzt bleiben.
  • In 27A bis 27C werden erste Innenspacer 290 in den Seitenwandaussparungen 288 ausgebildet. Die ersten Innenspacer 290 können durch Abscheiden einer Innenspacerschicht (nicht separat dargestellt) über den in 26A bis 26C dargestellten Strukturen ausgebildet werden. Die Innenspacerschicht kann mithilfe eines konformen Abscheidungsprozesses, wie z.B. einer CVD, einer ALD oder dergleichen, abgeschieden werden. Die Innenspacerschicht kann ein Material, wie z.B. Siliziumnitrid oder Siliziumoxinitrid, aufweisen, obwohl ein beliebiges geeignetes Material, wie z.B. Materialien mit einer niedrigen Dielektrizitätskonstante (Low-k-Materialien), die einen k-Wert von weniger als ungefähr 3,5 aufweisen, verwendet werden können. Die Innenspacerschicht kann dann geätzt werden, um die ersten Innenspacer 290 auszubilden. Obwohl Außenseiten der ersten Innenspacer 290 derart in 27B bzw. 27C dargestellt sind, dass sie mit Seitenwänden der zweiten Halbleiterschichten 254A bis 254C bzw. der ersten Halbleiterschichten 252A bis 252C bündig sind, können sich die Außenwände der ersten Innenspacer 290 über Seitenwände der zweiten Halbleiterschichten 254A bis 254C und der ersten Halbleiterschichten 252A bis 252C hinaus erstrecken oder von ihnen ausgespart sein. Obwohl die Außenseitenwände der ersten Innenspacer 290 derart in 27B und 27C dargestellt sind, dass sie gerade sind, können die Außenweitenwände der ersten Innenspacer 290 konkav oder konvex sein. Die Innenspacerschicht kann mithilfe eines anisotropen Ätzprozesses, wie z.B. RIE, NBE oder dergleichen, geätzt werden.
  • Die ersten Innenspacer 290 können verwendet werden, um Schäden an anschließend ausgebildeten Source-/Draingebieten (wie z.B. den epitaktischen Source-/Draingebieten 292, die nachstehend unter Bezugnahme auf 28Abis 28D besprochen werden, durch anschließende Ätzprozesse zu verhindern. Die ersten Innenspacer 290 können außerdem anschließend ausgebildete Gateelektroden (wie z.B. die Gateelektroden 302), die nachstehend unter Bezugnahme auf 33A bis 33F besprochen werden) von den anschließend ausgebildeten epitaktischen Source-/Draingebieten 292 isolieren, was Kurzschlüsse in den resultierenden NSFETs verhindern kann.
  • In 28A bis 28D werden epitaktische Source-/Draingebiete 292 in den ersten Aussparungen 286 ausgebildet, um Verspannung auf die zweiten Halbleiterschichten 254A bis 254C und die ersten Halbleiterschichten 252A bis 252C der Nanostrukturen 255 auszubilden, wodurch die Leistungsfähigkeit verbessert wird. Wie in 28B und 28C dargestellt, werden die epitaktischen Source-/Draingebiete 292 in den ersten Aussparungen 286 derart ausgebildet, dass jedes Dummy-Gate 272 zwischen jeweiligen benachbarten Paaren der epitaktischen Source-/Draingebiete 292 angeordnet wird. In einigen Ausführungsformen werden die ersten Spacer 281 verwendet, um die epitaktischen Source-/Draingebiete 292 von den Dummy-Gates 272 durch eine geeignete seitliche Distanz zu trennen, so dass die epitaktischen Source-/Draingebiete 292 anschließend ausgebildete Gates der resultierenden NSFETs nicht kurzschließen.
  • Die epitaktischen Source-/Draingebiete 292 im Gebiet 250N, z.B. dem NMOS-Gebiet, können durch Maskieren des Gebiets 250P, z.B. des PMOS-Gebiets, ausgebildet werden. Dann werden die epitaktischen Source-/Draingebiete 292 in den ersten Aussparungen 286 epitaktisch aufgewachsen. Die epitaktischen Source-/Draingebiete 292 können ein beliebiges geeignetes Material, das z.B. für n-NSFETs geeignet ist, aufweisen. Wenn zum Beispiel die zweiten Halbleiterschichten 254A bis 254C Silizium sind, können die epitaktischen Source-/Draingebiete 292 Materialien aufweisen, die eine Zugspannung auf die zweiten Halbleiterschichten 254A bis 254C ausüben, wie z.B. Silizium, Siliziumkarbid, mit Phosphor dotiertes Siliziumkarbid, Siliziumphosphid oder dergleichen. Die epitaktischen Source-/Draingebiete 292 können Flächen aufweisen, die von jeweiligen Flächen des mehrschichtigen Stapels 256 angehoben sind, und können Rautenflächen aufweisen.
  • Die epitaktischen Source-/Draingebiete 292 im Gebiet 250P, z.B. dem PMOS-Gebiet, können durch Maskieren des Gebiets 250N, z.B. des NMOS-Gebiets, ausgebildet werden. Dann werden die epitaktischen Source-/Draingebiete 292 in den ersten Aussparungen 286 epitaktisch aufgewachsen. Die epitaktischen Source-/Draingebiete 292 können ein beliebiges geeignetes Material, das z.B. für p-NSFETs geeignet ist, aufweisen. Wenn zum Beispiel die zweiten Halbleiterschichten 254A bis 254C Siliziumgermanium sind, können die epitaktischen Source-/Draingebiete 292 Materialien aufweisen, die eine Druckspannung auf die zweiten Halbeliterschichten 254A bis 254C ausüben, wie z.B. Siliziumgermanium, mit Bor dotiertes Siliziumgermanium, Germanium, Germanium-Zinn oder dergleichen. Die epitaktischen Source-/Draingebiete 292 können auch Flächen aufweisen, die von jeweiligen Flächen des mehrschichtigen Stapels 256 angehoben sind, und können Rautenflächen aufweisen.
  • In die epitaktischen Source-/Draingebiete 292 können Dotierstoffe implantiert werden, um Source-/Draingebiete zu bilden, ähnlich dem vorstehend besprochenen Prozess zum Ausbilden von schwach dotierten Source-/Draingebieten, auf den ein Tempern folgt. Die Source-/Draingebiete können eine Konzentration von Verunreinigungen zwischen ungefähr 1x1019 Atome/cm3 und ungefähr 1×1021 Atome/cm3 aufweisen. Die n- und die p-Verunreinigungen für Source-/Draingebiete können beliebige von den vorstehend besprochenen Verunreinigungen sein. In einigen Ausführungsformen können die epitaktischen Source-/Draingebiete 292 während des Aufwachsens in-situ dotiert werden.
  • Als Folge der epitaktischen Prozesse, die zum Ausbilden der epitaktischen Source-/Draingebiete 292 im Gebiet 250N und dem Gebiet 250P verwendet werden, weisen obere Flächen der epitaktischen Source-/Draingebiete 292 Rautenflächen auf, die sich seitlich nach außen über Seitenwände der Nanostrukturen 255 hinaus erstrecken. In einigen Ausführungsformen verursachen diese Rautenflächen, dass sich benachbarte epitaktische Source-/Draingebiete 292 eines selben NSFET vereinigen, wie durch 28A dargestellt. In einigen Ausführungsformen verbleiben benachbarte epitaktische Source-/Draingebiete 292 getrennt, nachdem der epitaktische Prozess abgeschlossen wurde, wie durch 28D dargestellt. In den in 28A und 28D dargestellten Ausführungsformen können die ersten Spacer 281 derart ausgebildet werden, dass sie Abschnitte der Seitenwände der Nanostrukturen 255 und des Substrats 250 abdecken, die sich über den STI-Gebieten 258 erstrecken, wodurch das epitaktische Wachstum gehemmt wird. In einigen Ausführungsformen können die zum Ausbilden der ersten Spacer 281 verwendeten Spacer eingestellt werden, um das Spacermaterial zu entfernen, um zu ermöglichen, dass sich das epitaktisch aufgewachsene Gebiet zur Fläche des STI-Gebiets 258 erstreckt.
  • In 29A bis 29C wird ein erstes Zwischenschichtdielektrikum (ILD) 296 jeweils über der in 22A, 28B bzw. 28C dargestellten Struktur abgeschieden (die Prozesse von 23A bis 28D ändern nicht den in 22A gezeigten Querschnitt, der die Dummy-Gates 272 und den durch die Dummy-Gates 272 geschützten mehrschichtigen Stapel 256 darstellt). Die erste ILD 296 kann aus einem dielektrischen Material ausgebildet werden, und kann mithilfe eines beliebigen geeigneten Verfahrens, wie z.B. einer CVD, einer plasmaunterstützten CVD (PECVD), oder einer FCVD, abgeschieden werden. Dielektrische Materialien können Phosphorsilikatglas (PSG), Borsilikatglas (BSG), mit Bor dotiertes Phosphorsilikatglas (BPSG), undotiertes Silikatglas (USG) oder dergleichen aufweisen. Andere Isolationsmaterialien, die mithilfe eines beliebigen geeigneten Prozesses ausgebildet werden, können verwendet werden. In einigen Ausführungsformen wird eine Kontaktätzstoppschicht (CESL) 294 zwischen der ersten ILD 296 und den epitaktischen Source-/Draingebieten 292, den Masken 274 und den ersten Spacern 281 angeordnet. Die CESL 294 kann ein dielektrisches Material, wie z.B. Siliziumnitrid, Siliziumoxid, Siliziumoxinitrid, oder dergleichen, aufweisen, das eine andere Ätzrate aufweist als das Material der darüberliegenden ersten ILD 296.
  • In 30A bis 30C kann ein Planarisierungsprozess, wie z.B. ein CMP, durchgeführt werden, um die obere Fläche der ersten ILD 296 mit den oberen Flächen der Dummy-Gates 272 oder der Masken 274 zu ebnen. Der Planarisierungsprozess kann auch die Masken 274 auf den Dummy-Gates 272 und Abschnitte der ersten Spacer 281 entlang von Seitenwänden der Masken 274 entfernen. Nach dem Planarisierungsprozess befinden sich obere Flächen der Dummy-Gates 272, der ersten Spacer 281 und der ersten ILD 296 auf gleicher Höhe. Dementsprechend sind die oberen Flächen der Dummy-Gates 272 durch die erste ILD 296 freigelegt. In einigen Ausführungsformen können die Masken 274 verbleiben, wobei in diesem Fall der Planarisierungsprozess die obere Fläche der ersten ILD 296 mit einer oberen Fläche der Masken 274 und der ersten Spacer 281 ebnet.
  • In 31A bis 31C werden die Dummy-Gates 272 und die Masken 274, falls vorhanden, in einem Ätzschritt(en) entfernt, so dass zweite Aussparungen 298 ausgebildet werden. Abschnitte der Dummy-Dielektrikumsschichten 260 in den zweiten Aussparungen 298 können ebenfalls entfernt werden. In einigen Ausführungsformen werden die Dummy-Gates 272 durch einen anisotropen Trockenätzprozess entfernt. Zum Beispiel kann der Ätzprozess einen Trockenätzprozess umfassen, der ein Reaktionsgas(e) verwendet, das (die) die Dummy-Gates 272 mit einer schnelleren Rate als die erste ILD 296 oder die ersten Spacer 281 selektiv ätzt (ätzen). Jede zweite Aussparung 298 legt Abschnitte des mehrschichtigen Stapels 256 frei und/oder liegt über ihnen, die als Kanalgebiete in anschließend fertiggestellten NSFETs wirken. Abschnitte des mehrschichtigen Stapels 256, die als die Kanalgebiete wirken, sind zwischen benachbarten Paaren der epitaktischen Source-/Draingebiete 292 angeordnet. Während des Entfernens können die Dummy-Dielektrikumsschichten 260 als Ätzstoppschichten verwendet werden, wenn die Dummy-Gates 272 geätzt werden. Die Dummy-Dielektrikumsschichten 260 können dann nach dem Entfernen der Dummy-Gates 272 entfernt werden.
  • 31D und 31E zeigen eine Ausführungsform, in der der Dünnungsprozess durchgeführt wird, um die Nanostrukturen 255 zu dünnen, nachdem die Dummy-Gatestapel entfernt wurden, und nicht nach dem Ausbilden der Nanostrukturen 255 und vor dem Ausbilden der STI-Gebiete 258, wie vorstehend unter Bezugnahme auf 19B besprochen, oder nach dem Ausbilden der STI-Gebiete 258, wie vorstehend unter Bezugnahme auf 20B besprochen, durchgeführt wird. In der in 31D und 31E dargestellten Ausführungsform können die Nanostrukturen 255 im Gebiet 250N Ätzmitteln ausgesetzt werden, die zum Dünnen der Nanostrukturen 255 im Gebiet 250P verwendet werden, und die Nanostrukturen 255 im Gebiet 250P können Ätzmitteln ausgesetzt werden, die zum Dünnen der Nanostrukturen 255 im Gebiet 250N verwendet werden.
  • In der in 31D und 31E dargestellten Ausführungsform werden die Nanostrukturen 255 sowohl im Gebiet 250N als auch dem Gebiet 250P den ersten Ätzchemikalien und den zweiten Ätzchemikalien in Prozessen ausgesetzt, die jenen, die vorstehend unter Bezugnahme auf 19B beschrieben wurden, gleich oder ähnlich sind. Nach dem ersten Ätzprozess können die zweiten Halbleiterschichten 254A bis 254C im Gebiet 250N und dem Gebiet 250P die gleichen Abmessungen aufweisen wie die zweiten Halbleiterschichten 254A bis 254C, die vorstehend unter Bezugnahme auf 19B besprochen wurden. Nach dem zweiten Ätzprozess können die ersten Halbleiterschichten 252A bis 252C im Gebiet 250N und im Gebiet 250P die gleichen Abmessungen aufweisen wie die ersten Halbleiterschichten 252A bis 252C, die vorstehend unter Bezugnahme auf 19B besprochen wurden.
  • Wie in 31E dargestellt, kann das Dünnen der Nanostrukturen 255 freigelegte Abschnitte oberer Flächen der zweiten Halbleiterschichten 254C zwischen den zweiten Spacern 283 aussparen. In 31E werden Aussparungen in oberen Abschnitten der zweiten Halbleiterschicht 254C ausgebildet. Tiefen der Aussparungen können an Punkten zwischen den zweiten Spacern 283 am größten sein. Die Tiefen der Aussparungen können in der Nähe des zweiten Spacers 283 flacher werden. Die zweiten Halbleiterschichten 254C können zu einer Tiefe D4 von ungefähr 5 nm bis ungefähr 40 nm, von ungefähr 5 nm bis ungefähr 15 nm oder von ungefähr 8 nm bis ungefähr 12 nm unterhalb oberster Flächen der zweiten Halbleiterschichten 254C sowohl im Gebiet 250N als auch dem Gebiet 250P ausgespart werden.
  • Ein Ausbilden der ersten Halbleiterschichten 252A bis 252C, die eine Gradienten-Germaniumkonzentration aufwiesen, und ein Dünnen der ersten Halbleiterschichten 252A bis 252C unter Verwendung eines Ätzprozesses, der eine höhere Ätzrate mit steigender Germaniumkonzentration aufweist, führt dazu, dass die ersten Halbleiterschichten 252A bis 252C rechteckigere Profile aufweisen, und verbessert die Steuerung des Prozesses, der zum Ätzen der ersten Halbleiterschichten 252A bis 252C verwendet wird. Ein Aufnehmen der ersten Halbleiterschichten 252A bis 252C in NSFETs führt zu einer besseren Gatesteuerung, einer reduzierten Nanostrukturbreitenschwankung, und einer verringerten DIBL.
  • 32A bis 32D zeigen eine Ausführungsform, in der die Finnen 55 nach dem Entfernen der Dummy-Gatestapel nicht gedünnt werden. In 32A bis 32D werden die ersten Halbleiterschichten 252A bis 252C vom Gebiet 250N entfernt, und die zweiten Halbleiterschichten 254A bis 254C werden vom Gebiet 250P entfernt, wodurch die zweiten Aussparungen 98 verlängert werden. Eine Maske, wie z.B. ein Fotolack, kann über dem Gebiet 250P ausgebildet sein, während die ersten Halbleiterschichten 252A bis 252C vom Gebiet 250N entfernt werden. Die Maske kann dann entfernt werden. Anschließend kann eine Maske, wie z.B. ein Fotolack, über dem Gebiet 250N ausgebildet werden, während die zweiten Halbleiterschichten 254Abis 254C vom Gebiet 250P entfernt werden. Die Maske kann dann entfernt werden.
  • Die Schichten des mehrschichtigen Stapels 256 können mithilfe isotroper Ätzprozesse, wie z.B. eines Nassätzens oder dergleichen, entfernt werden. Die zum Entfernen der ersten Halbleiterschichten 252A bis 252C verwendeten Ätzmittel können gegenüber Materialien der zweiten Halbleiterschichten 254A bis 254C selektiv sein, während die zum Ätzen der zweiten Halbleiterschichten 254A bis 524C verwendeten Ätzmittel gegenüber Materialien der zweiten Halbleiterschichten 252A bis 252C selektiv sein können. In einer Ausführungsform, in der die ersten Halbleiterschichten 252A bis 252C das erste Halbleitermaterial (z.B. SiGe oder dergleichen) aufweisen und die zweiten Halbleiterschichten 254A bis 254C das zweite Halbleitermaterial (z.B. Si, SiC oder dergleichen) aufweisen, kann Tetramethylammoniumhydroxid (TMAH), Ammoniakwasser (NH4OH) oder dergleichen verwendet werden, um Schichten des mehrschichtigen Stapels 256 in den Gebieten 250N zu entfernen, und eine verdünnte Ammoniakwasser-Wasserstoffperoxid-Mischung (APM), Schwefelsäure-Wasserstoffperoxid-Mischung (SPM) oder dergleichen kann verwendet werden, um Schichten des mehrschichtigen Stapels 256 im Gebiet 250P zu entfernen. Ein Plasma, wie z.B. ein aus Wasserstoffgas (H2) oder dergleichen gebildetes Plasma, kann verwendet werden, um die ersten Halbleiterschichten 252A bis 252C zu entfernen. Eine Lösung, die Flusssäure (HF) und Wasserstoffperoxid (H2O2) aufweist, eine Lösung, die Flusssäure, Salpetersäure (HNO3) und Wasser (H2O) aufweist oder dergleichen kann verwendet werden, um die zweiten Halbleiterschichten 254A bis 254C zu entfernen.
  • In 33A bis 33D werden Gatedielektrikumsschichten 300 und Gateelektroden 302 für Ersatzgates ausgebildet. 33E zeigt eine detaillierte Ansicht des Gebiets 303 von 33A und 33F zeigt eine detaillierte Ansicht des Gebiets 303 von 33B. Im Gebiet 250N, das in 33A und 33B dargestellt ist, werden die Gatedielektrikumsschichten 300 konform in den zweiten Aussparungen 298, wie z.B. auf oberen Flächen der STI-Gebiete 258, auf oberen Flächen des Substrats 250 und auf oberen Flächen, Seitenwänden und unteren Flächen der zweiten Halbleiterschichten 254A bis 254C abgeschieden. Im Gebiet 250P, das in 33C und 33D dargestellt ist, werden die Gatedielektrikumsschichten 300 konform in den zweiten Aussparungen 298, wie z.B. auf oberen Flächen der STI-Gebiete 258 und auf oberen Flächen, Seitenwänden und unteren Flächen der ersten Halbleiterschichten 252A bis 252C abgeschieden.
  • Gemäß einigen Ausführungsformen weisen die Gatedielektrikumsschichten 300 Siliziumoxid, Siliziumnitrid oder Mehrfachschichten davon auf. In einigen Ausführungsformen weisen die Gatedielektrikumsschichten 300 ein High-k-Dielektrikumsmaterial auf und in diesen Ausführungsformen können die Gatedielektrikumsschichten 300 einen k-Wert aufweisen, der größer ist als ungefähr 7,0, und können ein Metalloxid oder ein Silikat von Hafnium, Aluminium, Zirkonium, Lanthan, Mangan, Barium, Titan, Blei und Kombinationen davon aufweisen. Die Verfahren zum Ausbilden der Gatedielektrikumsschichten 300 können eine Molekularstrahlabscheidung (MBD), eine ALD, eine PECVD oder dergleichen umfassen. In Ausführungsformen, in denen Abschnitte der Dummy-Dielektrikumsschichten 260 in den zweiten Aussparungen 298 verbleiben, weisen die Gatedielektrikumsschichten 300 ein Material der Dummy-Dielektrikumsschichten 260 (z.B. SiO2) auf.
  • Die Gateelektroden 302 werden jeweils über den Gatedielektrikumsschichten 300 abgeschieden und sie füllen die verbleibenden Abschnitte der zweiten Aussparungen 298. Die Gateelektroden 302 können ein metallhaltiges Material, wie z.B. Titannitrid, Titanoxid, Tantalnitrid, Tantalkarbid, Kobalt, Ruthenium, Aluminium, Wolfram, Kombinationen davon oder Mehrfachschichten davon aufweisen. Obwohl eine Einfachschicht-Gateelektrode 302 in 33A bis 33D dargestellt ist, kann die Gateelektrode 302 zum Beispiel eine beliebige Anzahl von Liner-Schichten 302A, eine beliebige Anzahl von Austrittsarbeits-Einstellschichten 302B und ein Füllmaterial 302C aufweisen, wie durch 33E und 33F dargestellt. Nach dem Füllen der zweiten Aussparungen 298 kann ein Planarisierungsprozess, wie z.B. ein CMP, durchgeführt werden, um die überschüssigen Abschnitte der Gatedielektrikumsschichten 300 und das Material der Gateelektroden 302 zu entfernen, wobei sich die überschüssigen Abschnitte über der oberen Fläche der ersten ILD 296 befinden. Die verbleibenden Abschnitte von Material der Gateelektroden 302 und der Gatedielektrikumsschichten 300 bilden daher Ersatzgates der resultierenden NSFETs. Die Gateelektroden 302 und die Gatedielektrikumsschichten 300 können gemeinsam als „Gatestapel“ bezeichnet werden. Das Gate und die Gatestapel können sich entlang von Seitenwänden der Kanalgebiete 268 der Nanostrukturen 255 erstrecken.
  • Das Ausbilden der Gatedielektrikumsschichten 300 im Gebiet 250N und dem Gebiet 250P kann gleichzeitig stattfinden, so dass die Gatedielektrikumsschichten 300 in jedem Gebiet aus denselben Materialien ausgebildet werden, und das Ausbilden der Gateelektroden 302 kann gleichzeitig stattfinden, so dass die Gateelektroden 302 in jedem Gebiet aus denselben Materialien ausgebildet werden. In einigen Ausführungsformen können die Gatedielektrikumsschichten 300 in jedem Gebiet mithilfe verschiedener Prozesse ausgebildet werden, so dass die Gatedielektrikumsschichten 300 verschiedene Materialien sein können, und/oder die Gateelektroden 302 können in jedem Gebiet mithilfe verschiedener Prozesse ausgebildet werden, so dass die Gateelektroden 302 verschiedene Materialien sein können. Verschiedene Maskierungsschritte können verwendet werden, um geeignete Gebiete zu maskieren und freizulegen, wenn verschiedene Prozesse verwendet werden.
  • In 34A und 34B wird eine zweite ILD 306 über der ersten ILD 296 abgeschieden. In einigen Ausführungsformen ist die zweite ILD 306 ein fließfähiger Film, der mithilfe einer FCVD ausgebildet wird. In einigen Ausführungsformen wird die zweite ILD 306 aus einem dielektrischen Material, wie z.B. PSG, BSG, BPSG, USG oder dergleichen ausgebildet, und kann mithilfe eines beliebigen geeigneten Verfahrens, wie z.B. einer CVD, einer PECVD oder dergleichen, abgeschieden werden. In einigen Ausführungsformen wird vor dem Ausbilden der zweiten ILD 306 der Gatestapel (der die Gatedielektrikumsschichten 300 und die entsprechenden darüberliegenden Gateelektroden 302 aufweist) ausgespart, so dass eine Aussparung direkt über dem Gatestapel und zwischen gegenüberliegenden Abschnitten der ersten Spacer 281 ausgebildet wird. Eine Gatemaske 304, die eine oder mehrere Schichten eines dielektrischen Materials, wie z.B. Siliziumnitrid, Siliziumoxinitrid oder dergleichen, aufweist, wird in die Aussparung eingefüllt, worauf ein Planarisierungsprozess folgt, um überschüssige Abschnitte des dielektrischen Materials zu entfernen, die sich über die erste ILD 296 erstrecken. Anschließend ausgebildete Gatekontakte 110 (wie z.B. die Gatekontakte 312, die nachstehend unter Bezugnahme auf 35A und 35B besprochen werden) dringen durch die Gatemaske 304, um die obere Fläche der ausgesparten Gateelektroden 302 zu kontaktieren.
  • In 35A und 35B werden Gatekontakte 312 und Source-/Drainkontakte 314 durch die zweite ILD 306 und die erste ILD 296 ausgebildet. Öffnungen für die Source-/Drainkontakte 314 werden durch die erste ILD 296 und die zweite ILD 306 ausgebildet, und Öffnungen für die Gatekontakte 312 werden durch die zweite ILD 306 und die Gatemaske 304 ausgebildet. Die Öffnungen können unter Verwendung geeigneter fotolithografischer und Ätztechniken ausgebildet werden. Ein Liner, wie z.B. eine Diffusionssperrschicht, eine Haftschicht oder dergleichen, und ein leitfähiges Material werden in den Öffnungen ausgebildet. Der Liner kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen aufweisen. Das leitfähige Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Kobalt, Aluminium, Nickel oder dergleichen sein. Ein Planarisierungsprozess, wie z.B. ein CMP, kann durchgeführt werden, um ein überschüssiges Material von einer Fläche der ersten ILD 306 zu entfernen. Der verbleibende Liner und das leitfähige Material bilden die Source-/Drainkontakte 314 und die Gatekontakte 312 in den Öffnungen. Ein Temperprozess kann durchgeführt werden, um ein Silizid an der Grenzfläche zwischen den epitaktischen Source-/Draingebieten 292 und den Source-/Drainkontakten 314 auszubilden. Die Source-/Drainkontakte 314 werden mit den epitaktischen Source-/Draingebieten 292 physisch und elektrisch gekoppelt, und die Gatekontakte 312 werden mit den Gateelektroden 302 physisch und elektrisch gekoppelt. Die Source-/Drainkontakte 314 und die Gatekontakte 312 können in verschiedenen Prozessen ausgebildet werden oder sie können im gleichen Prozess ausgebildet werden. Obwohl derart dargestellt, dass sie in denselben Querschnitten ausgebildet werden, versteht es sich, dass jeder der Source-/Drainkontakte 314 und der Gatekontakte 312 in verschiedenen Querschnitten ausgebildet werden kann, was ein Kurzschließen der Kontakte vermeiden kann.
  • 35C und 35D zeigen die Strukturen von 35A und 35B in Ausführungsformen, in denen die Nanostrukturen 255 bei verschiedenen Stufen gedünnt werden. 35C zeigt die Ausführungsform von 19B, wobei die Nanostrukturen 255 vor dem Ausbilden der STI-Gebiete 258 gedünnt werden. Abschnitte der Nanostrukturen 255 im Gebiet 250N, die über oberen Flächen der STI-Gebiete 258 ausgebildet sind (z.B. Abschnitte der Nanostrukturen 255, die in den zweiten Halbleiterschichten 254A bis 254C ausgebildet sind), und Abschnitte der Nanostrukturen 255, die unter den oberen Flächen der STI-Gebiete 258 ausgebildet sind (z.B. Abschnitte der Nanostrukturen 255, die im Substrat 250 ausgebildet sind) können Seitenwände aufweisen, die in den gleichen Winkeln in Bezug auf eine Hauptfläche des Substrats 250 geneigt sind. Abschnitte der Nanostrukturen 255 im Gebiet 250P, die oberhalb und unterhalb oberer Flächen der STI-Gebiete 258 ausgebildet sind, können Seitenwände aufweisen, die in verschiedenen Winkeln in Bezug auf eine Hauptfläche des Substrats 250 geneigt sind. Zum Beispiel können, wie in 35C dargestellt, Seitenwände des aus den ersten Halbleiterschichten 252A-252C ausgebildeten Abschnitts der Nanostrukturen 255 im Gebiet 250P oberhalb der oberen Flächen der STI-Gebiete 258 vertikaler sein als Seitenwände des im Substrat 250 ausgebildeten Abschnitts der Nanostrukturen 255 im Gebiet 250P unterhalb der oberen Flächen der STI-Gebiete 258.
  • 35D zeigt die Ausführungsform von 20B oder 31D und 31E, wobei die Nanostrukturen 255 nach dem Ausbilden der STI-Gebiete 258 oder nach dem Entfernen der Dummy-Gatestapel gedünnt werden. Abschnitte der Nanostrukturen 255 im Gebiet 50N, die oberhalb und unterhalb oberer Flächen der STI-Gebiete 258 ausgebildet sind, können Seitenwände aufweisen, die in verschiedenen Winkeln in Bezug auf eine Hauptfläche des Substrats 250 geneigt sind. Zum Beispiel können Seitenwände der Abschnitte der Nanostrukturen 255 im Gebiet 50N, die unterhalb der oberen Flächen der STI-Gebiete 258 ausgebildet sind und im Substrat 250 ausgebildet sind, vertikaler sein als Seitenwände der Abschnitte der Nanostrukturen 255 im Gebiet 50N, die oberhalb der oberen Flächen der STI-Gebiete 258 ausgebildet sind und in den zweiten Halbleiterschichten 254A bis 254C ausgebildet sind.
  • Abschnitte der Nanostrukturen 255 im Gebiet 250P, die oberhalb und unterhalb der oberen Flächen der STI-Gebiete 258 ausgebildet sind, können Seitenwände aufweisen, die in verschiedenen Winkeln in Bezug auf eine Hauptfläche des Substrats 250 geneigt sind, und die einen Stufenunterschied der Breiten aufweisen. Zum Beispiel können, wie in 35D dargestellt, Seitenwände der Abschnitte der Nanostrukturen 255 im Gebiet 250P, die oberhalb der oberen Flächen der STI-Gebiete 258 ausgebildet sind (z.B. Abschnitte der Nanostrukturen 255, die in den ersten Halbleiterschichten 252A-252C ausgebildet sind), vertikaler sein als Seitenwände der Abschnitte der Nanostrukturen 255 im Gebiet 50P, die unterhalb der oberen Flächen der STI-Gebiete 258 ausgebildet sind (z.B. Abschnitte der Nanostrukturen 255, die im Substrat 250 ausgebildet sind). Des Weiteren kann ein Stufenunterschied zwischen Breiten der Abschnitte der Nanostrukturen 255, die unterhalb der oberen Flächen der STI-Gebiete 258 ausgebildet sind, und der Abschnitte der Nanostrukturen 255, die oberhalb der oberen Flächen der STI-Gebiete 258 ausgebildet sind, vorliegen, wobei die Abschnitte der Nanostrukturen 255, die unterhalb der oberen Flächen der STI-Gebiete 258 ausgebildet sind, größere Breiten aufweisen als Breiten der Abschnitte der Nanostrukturen 255, die oberhalb der oberen Flächen der STI-Gebiete 258 ausgebildet sind.
  • Ein Ausbilden der ersten Halbleiterschichten 252A bis 252C, die eine Gradienten-Germaniumkonzentration aufwiesen, und ein Dünnen der ersten Halbleiterschichten 252A bis 252C unter Verwendung eines Ätzprozesses, der eine höhere Ätzrate mit steigender Germaniumkonzentration aufweist, führt, wie vorstehend besprochen, dazu, dass die ersten Halbleiterschichten 252A bis 252C rechteckigere Profile aufweisen, und verbessert die Steuerung des Prozesses, der zum Ätzen der Nanostrukturen 255 im Gebiet 250N und dem Gebiet 250P verwendet wird. Die ersten Halbleiterschichten 252A bis 252C werden dann als Kanalgebiete im Gebiet 250P verwendet. Ein Aufnehmen von Kanalgebieten, die aus den ersten Halbleiterschichten 252A bis 252C ausgebildet sind, in NSFETs führt zu einer besseren Gatesteuerung, einer reduzierten Nanostrukturbreitenschwankung, und einer verringerten DIBL.
  • Gemäß einer Ausführungsform umfasst ein Verfahren ein Ausbilden einer Halbleiterfinne über einem Halbleitersubstrat, wobei die Halbleiterfinne Germanium aufweist, wobei eine Germaniumkonzentration eines ersten Abschnitts der Halbleiterfinne größer ist als eine Germaniumkonzentration eines zweiten Abschnitts der Halbleiterfinne, wobei eine erste Distanz zwischen dem ersten Abschnitt und einer Hauptfläche des Halbleitersubstrats kleiner ist als eine zweite Distanz zwischen dem zweiten Abschnitt und der Hauptfläche des Halbleitersubstrats; und Trimmen der Halbleiterfinne, wobei der erste Abschnitt der Halbleiterfinne mit einer größeren Rate getrimmt wird als der zweite Abschnitt der Halbleiterfinne. In einer Ausführungsform ist ein erster Winkel zwischen einer Seitenwand der Halbleiterfinne und der Hauptfläche des Halbleitersubstrats vor dem Trimmen der Halbleiterfinne von einem zweiten Winkel zwischen der Seitenwand der Halbleiterfinne und der Hauptfläche des Halbleitersubstrats nach dem Trimmen der Halbleiterfinne verschieden. In einer Ausführungsform beträgt ein Verhältnis einer Trimmrate des ersten Abschnitts der Halbleiterfinne zu einer Trimmrate des zweiten Abschnitts der Halbleiterfinne von 1 bis 3. In einer Ausführungsform umfasst das Trimmen der Halbleiterfinne ein Aussetzen der Halbleiterfinne einem Oxidationsmittel. In einer Ausführungsform umfasst das Trimmen der Halbleiterfinne ein Aussetzen der Halbleiterfinne einem Oxidationsmittel, und anschließendes Aussetzen der Halbleiterfinne einer Base oder einer Säure in einem zyklischen Prozess. In einer Ausführungsform umfasst das Verfahren außerdem ein Ausbilden eines flachen Grabenisolationsgebiets, das mindestens einen Abschnitt der Halbleiterfinne umgibt, wobei die Halbleiterfinne nach dem Ausbilden des flachen Grabenisolationsgebiets getrimmt wird. In einer Ausführungsform umfasst das Verfahren ferner ein Ausbilden eines flachen Grabenisolationsgebiets, das mindestens einen Abschnitt der Halbleiterfinne umgibt, wobei die Halbleiterfinne vor dem Ausbilden des flachen Grabenisolationsgebiets getrimmt wird. In einer Ausführungsform umfasst das Verfahren ferner ein Ausbilden eines Dummy-Gates über der Halbleiterfinne; und ein Entfernen des Dummy-Gates, um die Halbleiterfinne freizulegen, wobei die Halbleiterfinne nach dem Entfernen des Dummy-Gates getrimmt wird.
  • Gemäß einer anderen Ausführungsform weist eine Halbleitervorrichtung auf: ein Halbleitersubstrat; eine erste Halbleiterfinne über dem Halbleitersubstrat, wobei die erste Halbleiterfinne Siliziumgermanium aufweist, wobei eine Germaniumkonzentration der ersten Halbleiterfinne mit steigender Distanz vom Halbleitersubstrat abnimmt; eine zweite Halbleiterfinne über dem Halbleitersubstrat, wobei die zweite Halbleiterfinne Silizium aufweist, wobei ein erster Winkel zwischen einer Seitenwand der ersten Halbleiterfinne und einer Hauptfläche des Halbleitersubstrats näher an der Senkrechten ist als ein zweiter Winkel zwischen einer Seitenwand der zweiten Halbleiterfinne und der Hauptfläche des Halbleitersubstrats; einen Gatestapel über der ersten Halbleiterfinne; und ein Source-/Draingebiet zumindest teilweise in der ersten Halbleiterfinne benachbart zum Gatestapel. In einer Ausführungsform beträgt der erste Winkel von 85° bis 95°. In einer Ausführungsform beträgt der zweite Winkel von 70° bis 85° oder von 95° bis 120°. In einer Ausführungsform beträgt ein Verhältnis eines Atomprozentsatzes von Germanium in einem ersten Abschnitt der ersten Halbleiterfinne zu einem Atomprozentsatz von Germanium in einem zweiten Abschnitt der Halbleiterfinne von 1:2 bis 1:8. In einer Ausführungsform weist der erste Abschnitt eine erste Breite auf, der zweite Abschnitt weist eine zweite Breite auf, und die zweite Breite ist um weniger als 1 nm größer als die erste Breite. In einer Ausführungsform weist die Halbleitervorrichtung ferner ein flaches Grabenisolationsgebiet auf, das einen Abschnitt der ersten Halbleiterfinne umgibt, wobei ein Verhältnis einer obersten Breite eines Abschnitts der ersten Halbleiterfinne, der sich über dem flachen Grabenisolationsgebiet erstreckt, zu einer untersten Breite des Abschnitts der ersten Halbleiterfinne, der sich über dem flachen Grabenisolationsgebiet erstreckt, 0,8 bis 1,2 beträgt. In einer Ausführungsform weist die Halbleitervorrichtung ferner ein flaches Grabenisolationsgebiet auf, das einen Abschnitt der ersten Halbleiterfinne umgibt, wobei die erste Halbleiterfinne eine Stufenänderung der Breite an einer oberen Fläche des flachen Grabenisolationsgebiets aufweist. In einer Ausführungsform weist die erste Halbleiterfinne erste gerade Seitenwände über der oberen Fläche des flachen Grabenisolationsgebiets und zweite gerade Seitenwände unter der oberen Fläche des flachen Grabenisolationsgebiets auf, wobei ein dritter Winkel zwischen den ersten geraden Seitenwänden und der Hauptfläche des Halbleitersubstrats näher an der Senkrechten liegt als ein vierter Winkel zwischen den zweiten geraden Seitenwänden und der Hauptfläche des Halbleitersubstrats.
  • Gemäß einer noch anderen Ausführungsform weist eine Halbleitervorrichtung auf: ein erstes Kanalgebiet über einem Halbleitersubstrat, wobei das erste Kanalgebiet Siliziumgermanium aufweist, wobei das erste Kanalgebiet eine erste Breite aufweist; ein zweites Kanalgebiet über dem ersten Kanalgebiet, wobei das zweite Kanalgebiet Siliziumgermanium aufweist, wobei das zweite Kanalgebiet eine niedrigere Germaniumkonzentration aufweist als das erste Kanalgebiet, wobei das zweite Kanalgebiet eine zweite Breite aufweist; ein drittes Kanalgebiet über dem Halbleitersubstrat, wobei das dritte Kanalgebiet Silizium aufweist, wobei das dritte Kanalgebiet eine dritte Breite aufweist; ein viertes Kanalgebiet über dem dritten Kanalgebiet, wobei das vierte Kanalgebiet Silizium aufweist, wobei das vierte Kanalgebiet eine vierte Breite aufweist, wobei ein Unterschied zwischen der ersten Breite und der zweiten Breite kleiner ist als ein Unterschied zwischen der dritten Breite und der vierten Breite; und einen Gatestapel, der das erste Kanalgebiet und das zweite Kanalgebiet umgibt. In einer Ausführungsform weist das erste Kanalgebiet eine Gradienten-Germaniumkonzentration auf, die mit steigender Distanz vom Halbleitersubstrat abnimmt, und das zweite Kanalgebiet weist eine Gradienten-Germaniumkonzentration auf, die mit steigender Distanz vom Halbleitersubstrat abnimmt. In einer Ausführungsform beträgt ein Verhältnis der zweiten Breite zur ersten Breite von 0,9 bis 1,1. In einer Ausführungsform beträgt ein Verhältnis der vierten Breite zur dritten Breite von 0,64 bis 1,0.
  • Das Vorstehende skizziert Merkmale mehrerer Ausführungsformen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Ein Fachmann sollte erkennen, dass er die vorliegende Offenbarung als eine Grundlage zum Entwerfen oder Modifizieren anderer Prozesse und Strukturen leicht verwenden kann, um die gleichen Aufgaben durchzuführen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen zu erzielen. Ein Fachmann sollte ebenfalls verstehen, dass derartige äquivalente Ausführungen nicht vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Modifizierungen hier vornehmen kann, ohne vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Verfahren, umfassend: Ausbilden einer Halbleiterfinne über einem Halbleitersubstrat, wobei die Halbleiterfinne Germanium aufweist, wobei eine Germaniumkonzentration eines ersten Abschnitts der Halbleiterfinne größer ist als eine Germaniumkonzentration eines zweiten Abschnitts der Halbleiterfinne, wobei eine erste Distanz zwischen dem ersten Abschnitt und einer Hauptfläche des Halbleitersubstrats kleiner ist als eine zweite Distanz zwischen dem zweiten Abschnitt und der Hauptfläche des Halbleitersubstrats; und Trimmen der Halbleiterfinne, wobei der erste Abschnitt der Halbleiterfinne mit einer größeren Rate getrimmt wird als der zweite Abschnitt der Halbleiterfinne.
  2. Verfahren nach Anspruch 1, wobei ein erster Winkel zwischen einer Seitenwand der Halbleiterfinne und der Hauptfläche des Halbleitersubstrats vor dem Trimmen der Halbleiterfinne verschieden von einem zweiten Winkel zwischen der Seitenwand der Halbleiterfinne und der Hauptfläche des Halbleitersubstrats nach dem Trimmen der Halbleiterfinne ist.
  3. Verfahren nach Anspruch 1 oder 2, wobei ein Verhältnis einer Trimmrate des ersten Abschnitts der Halbleiterfinne zu einer Trimmrate des zweiten Abschnitts der Halbleiterfinne von 1 bis 3 beträgt.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Trimmen der Halbleiterfinne ein Aussetzen der Halbleiterfinne gegenüber einem Oxidationsmittel umfasst.
  5. Verfahren nach einem der Ansprüche 1 bis 3, wobei das Trimmen der Halbleiterfinne ein Aussetzen der Halbleiterfinne gegenüber einem Oxidationsmittel und ein anschließendes Aussetzen der Halbleiterfinne gegenüber einer Base oder einer Säure in einem zyklischen Prozess umfasst.
  6. Verfahren nach einem der vorhergehenden Ansprüche, das ferner ein Ausbilden eines flachen Grabenisolationsgebiets umfasst, das mindestens einen Abschnitt der Halbleiterfinne umgibt, wobei die Halbleiterfinne nach dem Ausbilden des flachen Grabenisolationsgebiets getrimmt wird.
  7. Verfahren nach einem der Ansprüche 1 bis 5, das ferner ein Ausbilden eines flachen Grabenisolationsgebiets umfasst, das mindestens einen Abschnitt der Halbleiterfinne umgibt, wobei die Halbleiterfinne vor dem Ausbilden des flachen Grabenisolationsgebiets getrimmt wird.
  8. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend: Ausbilden eines Dummy-Gates über der Halbleiterfinne; und Entfernen des Dummy-Gates, um die Halbleiterfinne freizulegen, wobei die Halbleiterfinne nach dem Entfernen des Dummy-Gates getrimmt wird.
  9. Halbleitervorrichtung, aufweisend: ein Halbleitersubstrat; eine erste Halbleiterfinne über dem Halbleitersubstrat, wobei die erste Halbleiterfinne Siliziumgermanium aufweist, wobei eine Germaniumkonzentration der ersten Halbleiterfinne mit steigender Distanz vom Halbleitersubstrat abnimmt; eine zweite Halbleiterfinne über dem Halbleitersubstrat, wobei die zweite Halbleiterfinne Silizium aufweist, wobei ein erster Winkel zwischen einer Seitenwand der ersten Halbleiterfinne und einer Hauptfläche des Halbleitersubstrats näher an der Senkrechten liegt als ein zweiter Winkel zwischen einer Seitenwand der zweiten Halbleiterfinne und der Hauptfläche des Halbleitersubstrats; einen Gatestapel über der ersten Halbleiterfinne; und ein Source-/Draingebiet zumindest teilweise in der ersten Halbleiterfinne benachbart zum Gatestapel.
  10. Halbleitervorrichtung nach Anspruch 9, wobei der erste Winkel von 85° bis 95° beträgt.
  11. Halbleitervorrichtung nach Anspruch 9 oder 10, wobei der zweite Winkel von 70° bis 85° oder von 95° bis 120° beträgt.
  12. Halbleitervorrichtung nach einem der Ansprüche 9 bis 11, wobei ein Verhältnis eines Atomprozentsatzes von Germanium in einem ersten Abschnitt der ersten Halbleiterfinne zu einem Atomprozentsatz von Germanium in einem zweiten Abschnitt der Halbleiterfinne von 1:2 bis 1:8 beträgt.
  13. Halbleitervorrichtung nach einem der Ansprüche 9 bis 12, wobei der erste Abschnitt eine erste Breite aufweist, wobei der zweite Abschnitt eine zweite Breite aufweist und wobei die zweite Breite um weniger als 1 nm größer als die erste Breite ist.
  14. Halbleitervorrichtung nach einem der Ansprüche 9 bis 13, die ferner ein flaches Grabenisolationsgebiet aufweist, das einen Abschnitt der ersten Halbleiterfinne umgibt, wobei ein Verhältnis einer obersten Breite eines Abschnitts der ersten Halbleiterfinne, der sich über dem flachen Grabenisolationsgebiet erstreckt, zu einer untersten Breite des Abschnitts der ersten Halbleiterfinne, der sich über dem flachen Grabenisolationsgebiet erstreckt, von 0,8 bis 1,2 beträgt.
  15. Halbleitervorrichtung nach einem der Ansprüche 9 bis 13, die ferner ein flaches Grabenisolationsgebiet aufweist, das einen Abschnitt der ersten Halbleiterfinne umgibt, wobei die erste Halbleiterfinne eine Stufenänderung der Breite an einer oberen Fläche des flachen Grabenisolationsgebiets aufweist.
  16. Halbleitervorrichtung nach Anspruch 14 oder 15, wobei die erste Halbleiterfinne erste gerade Seitenwände über der oberen Fläche des flachen Grabenisolationsgebiets und zweite gerade Seitenwände unter der oberen Fläche des flachen Grabenisolationsgebiets aufweist, wobei ein dritter Winkel zwischen den ersten geraden Seitenwänden und der Hauptfläche des Halbleitersubstrats näher an der Senkrechten liegt als ein vierter Winkel zwischen den zweiten geraden Seitenwänden und der Hauptfläche des Halbleitersubstrats.
  17. Halbleitervorrichtung, aufweisend: ein erstes Kanalgebiet über einem Halbleitersubstrat, wobei das erste Kanalgebiet Siliziumgermanium aufweist, wobei das erste Kanalgebiet eine erste Breite aufweist; ein zweites Kanalgebiet über dem ersten Kanalgebiet, wobei das zweite Kanalgebiet Siliziumgermanium aufweist, wobei das zweite Kanalgebiet eine niedrigere Germaniumkonzentration aufweist als das erste Kanalgebiet, wobei das zweite Kanalgebiet eine zweite Breite aufweist; ein drittes Kanalgebiet über dem Halbleitersubstrat, wobei das dritte Kanalgebiet Silizium aufweist, wobei das dritte Kanalgebiet eine dritte Breite aufweist; ein viertes Kanalgebiet über dem dritten Kanalgebiet, wobei das vierte Kanalgebiet Silizium aufweist, wobei das vierte Kanalgebiet eine vierte Breite aufweist, wobei ein Unterschied zwischen der ersten Breite und der zweiten Breite kleiner ist als ein Unterschied zwischen der dritten Breite und der vierten Breite; und einen Gatestapel, der das erste Kanalgebiet und das zweite Kanalgebiet umgibt.
  18. Halbleitervorrichtung nach Anspruch 17, wobei das erste Kanalgebiet eine Gradienten-Germaniumkonzentration aufweist, die mit steigender Distanz vom Halbleitersubstrat abnimmt, und wobei das zweite Kanalgebiet eine Gradienten-Germaniumkonzentration aufweist, die mit steigender Distanz vom Halbleitersubstrat abnimmt.
  19. Halbleitervorrichtung nach Anspruch 17 oder 18 wobei ein Verhältnis der zweiten Breite zur ersten Breite von 0,9 bis 1,1 beträgt.
  20. Halbleitervorrichtung nach einem der Ansprüche 17 bis 19, wobei ein Verhältnis der vierten Breite zur dritten Breite von 0,64 bis 1,0 beträgt.
DE102020119320.3A 2020-06-11 2020-07-22 Halbleitervorrichtung und verfahren Pending DE102020119320A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/899,119 US11424347B2 (en) 2020-06-11 2020-06-11 Semiconductor device and method
US16/899,119 2020-06-11

Publications (1)

Publication Number Publication Date
DE102020119320A1 true DE102020119320A1 (de) 2021-12-16

Family

ID=77370549

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102020119320.3A Pending DE102020119320A1 (de) 2020-06-11 2020-07-22 Halbleitervorrichtung und verfahren

Country Status (5)

Country Link
US (2) US11424347B2 (de)
KR (1) KR102430200B1 (de)
CN (1) CN113314466A (de)
DE (1) DE102020119320A1 (de)
TW (1) TWI792341B (de)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11211381B2 (en) 2019-01-29 2021-12-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US10825918B2 (en) * 2019-01-29 2020-11-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US11563110B2 (en) * 2020-01-30 2023-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method for forming the same
US11776816B2 (en) * 2020-12-02 2023-10-03 Synopsys, Inc. Fin patterning to reduce fin collapse and transistor leakage
US20240145468A1 (en) * 2022-10-27 2024-05-02 Applied Materials, Inc. Substrate isolated strained gate-all-around field effect transistor
CN116994955A (zh) * 2023-07-27 2023-11-03 北京知识产权运营管理有限公司 半导体结构及其形成方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180247938A1 (en) 2017-02-27 2018-08-30 International Business Machines Corporation Fabrication of fin field effect transistors utilizing different fin channel materials while maintaining consistent fin widths
US20200058773A1 (en) 2018-08-14 2020-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method of fabricating trimmed fin and fin structure
US20200135584A1 (en) 2018-10-28 2020-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Finfet devices and methods of forming the same

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7880232B2 (en) * 2006-11-01 2011-02-01 Micron Technology, Inc. Processes and apparatus having a semiconductor fin
US8211772B2 (en) * 2009-12-23 2012-07-03 Intel Corporation Two-dimensional condensation for uniaxially strained semiconductor fins
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9171929B2 (en) 2012-04-25 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Strained structure of semiconductor device and method of making the strained structure
US8603893B1 (en) * 2012-05-17 2013-12-10 GlobalFoundries, Inc. Methods for fabricating FinFET integrated circuits on bulk semiconductor substrates
US9006829B2 (en) 2012-08-24 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Aligned gate-all-around structure
CN103811346B (zh) * 2012-11-09 2017-03-01 中国科学院微电子研究所 半导体器件及其制造方法
US9093530B2 (en) 2012-12-28 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of FinFET
US9159824B2 (en) 2013-02-27 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with strained well regions
US9214555B2 (en) 2013-03-12 2015-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Barrier layer for FinFET channels
US9209247B2 (en) 2013-05-10 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned wrapped-around structure
US9136332B2 (en) 2013-12-10 2015-09-15 Taiwan Semiconductor Manufacturing Company Limited Method for forming a nanowire field effect transistor device having a replacement gate
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9548303B2 (en) 2014-03-13 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET devices with unique fin shape and the fabrication thereof
MY186544A (en) * 2014-03-24 2021-07-26 Intel Corp Fin sculpting and cladding during replacement gate process for transistor channel applications
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9276117B1 (en) * 2014-08-19 2016-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method and FinFET device
US9583625B2 (en) * 2014-10-24 2017-02-28 Globalfoundries Inc. Fin structures and multi-Vt scheme based on tapered fin and method to form
US9412817B2 (en) 2014-12-19 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide regions in vertical gate all around (VGAA) devices and methods of forming same
US9536738B2 (en) 2015-02-13 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) devices and methods of manufacturing the same
KR102372167B1 (ko) * 2015-04-24 2022-03-07 삼성전자주식회사 반도체 장치
US9564489B2 (en) 2015-06-29 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple gate field-effect transistors having oxygen-scavenged gate stack
US9666581B2 (en) * 2015-08-21 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with source/drain structure and method of fabrication thereof
US9502265B1 (en) 2015-11-04 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) transistors and methods of forming the same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9653288B1 (en) * 2015-11-16 2017-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming ultra-thin nanowires
US10032869B2 (en) 2016-08-17 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistor (FinFET) device having position-dependent heat generation and method of making the same
WO2019005111A1 (en) 2017-06-30 2019-01-03 Intel Corporation VARIOUS TRANSISTOR CHANNEL MATERIALS ACTIVATED BY A REVERSE GRADIENT GERMANIUM THIN LAYER
US10236217B1 (en) * 2017-11-02 2019-03-19 International Business Machines Corporation Stacked field-effect transistors (FETs) with shared and non-shared gates
US10510889B2 (en) * 2017-11-29 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. P-type strained channel in a fin field effect transistor (FinFET) device
US10475791B1 (en) * 2018-05-31 2019-11-12 Globalfoundries Inc. Transistor fins with different thickness gate dielectric
US11437497B2 (en) 2018-06-29 2022-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
DE102019121270B4 (de) * 2018-09-28 2024-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. Bildungsverfahren einer Halbleitervorrichtung mit Finnenstrukturen
US10868183B2 (en) 2018-10-31 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and methods of forming the same
US11362199B2 (en) 2018-11-30 2022-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US12094972B2 (en) * 2019-05-08 2024-09-17 Globalfoundries U.S. Inc. Gate-all-around field effect transistors having end portions of nanosheet channel layers adjacent to source/drain regions being wider than the center portions

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180247938A1 (en) 2017-02-27 2018-08-30 International Business Machines Corporation Fabrication of fin field effect transistors utilizing different fin channel materials while maintaining consistent fin widths
US20200058773A1 (en) 2018-08-14 2020-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method of fabricating trimmed fin and fin structure
US20200135584A1 (en) 2018-10-28 2020-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Finfet devices and methods of forming the same

Also Published As

Publication number Publication date
US11424347B2 (en) 2022-08-23
TWI792341B (zh) 2023-02-11
US20210391449A1 (en) 2021-12-16
KR102430200B1 (ko) 2022-08-05
US20220359734A1 (en) 2022-11-10
KR20210154688A (ko) 2021-12-21
CN113314466A (zh) 2021-08-27
TW202147520A (zh) 2021-12-16

Similar Documents

Publication Publication Date Title
DE102017103419B4 (de) Halbleitervorrichtung mit getrennter source-drain-struktur und zugehöriges herstellungsverfahren
DE102020107101B3 (de) Verfahren zur Herstellung einer Halbleitervorrichtung
DE102020119320A1 (de) Halbleitervorrichtung und verfahren
DE102017112753A1 (de) Halbleitervorrichtung und Verfahren
DE102020115611A1 (de) Halbleitervorrichtung und verfahren
DE102020119976B4 (de) Verfahren zum herstellen einer halbleitervorrichtung
DE102020114875B4 (de) Finfet-vorrichtung und verfahren
DE102019116036A1 (de) Halbleitervorrichtung und verfahren
DE102020104621A1 (de) Halbleitervorrichtung mit einem cut-metallgate und ein herstellungsverfahren
DE102021109107A1 (de) Gatestrukturen und verfahren zu deren ausbildung
DE102020115554A1 (de) Doppeldotiermittel-source/drain-regionen und deren herstellungsverfahren
DE102019113052A1 (de) Halbleiterbauelement und verfahren
DE102020120658A1 (de) Transistorgates und Verfahren zu deren Herstellung
DE102020129544A1 (de) Gatestrukturen in transistoren und verfahren zu deren ausbildung
DE102021116181A1 (de) Transistor-gatestrukturen und verfahren zum bilden derselben
DE102018108007B4 (de) Spacerstruktur mit einer hohen plasmabeständigkeit für halbleitervorrichtungen und verfahren zu deren herstellung
DE102020114996A1 (de) Halbleitervorrichtung und verfahren zum ausbilden von dieser
DE102020133689A1 (de) Ionenimplantation für nano-fet
DE102021113549B3 (de) Halbleitervorrichtung und verfahren
DE102017127154A1 (de) Finnenstrukturierung für halbleitervorrichtungen
DE102021103538A1 (de) Halbleitervorrichtung und verfahren
DE102020115408A1 (de) Halbleitervorrichtung und verfahren
DE102020115362A1 (de) Halbleitervorrichtung und verfahren
DE102020105435A1 (de) Halbleitervorrichtung und Verfahren
DE102021116786B4 (de) Verfahren zur herstellung einer halbleitervorrichtung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication