DE102020105435A1 - Halbleitervorrichtung und Verfahren - Google Patents

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Abstract

Offenbart werden eine Halbleitervorrichtung, die in einer ersten Region Nanosheet-Feldeffekttransistoren (NSFETs) und in einer zweiten Region Finnen-Feldeffekttransistoren (FinFETs) aufweist, sowie Verfahren zum Bilden derselben. In einer Ausführungsform weist eine Vorrichtung eine erste Speicherzelle auf, wobei die erste Speicherzelle einen ersten Transistor, der eine erste Kanalregion aufweist, wobei die erste Kanalregion eine erste Vielzahl von Halbleiter-Nanostrukturen aufweist; und einen zweiten Transistor aufweist, der eine zweite Kanalregion aufweist, wobei die zweite Kanalregion eine Halbleiterfinne aufweist.

Description

  • HINTERGRUND
  • Halbleiterbauteile werden in einer Vielzahl elektronischer Anwendungen verwendet, beispielsweise in Personal Computern, Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten. Halbleiterbauteile werden typischerweise gefertigt, in dem nacheinander isolierende oder dielektrische, leitfähige und Halbleitermaterialschichten über einem Halbleitersubstrat abgeschieden werden und die verschiedenen Materialschichten mittels Lithografie srukturiert werden, um darauf Schaltungskomponenten und -elemente zu bilden.
  • Die Halbleiterindustrie verbessert weiterhin die Integrationsdichte verschiedener elektronischer Komponenten (z.B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) durch stetige Verringerungen der Mindestgröße von Strukturmerkmalen, wodurch es möglich wird, mehr Komponenten in eine gegebene Fläche zu integrieren. Mit der Verringerung der Mindestgrößen von Strukturmerkmalen treten jedoch neue Probleme auf, die einer Lösung bedürfen.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden ausführlichen Beschreibung in Verbindung mit den beiliegenden Figuren verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1 veranschaulicht eine dreidimensionale Ansicht eines Beispiels eines Halbleiterbauelements, das Nanosheet-Feldeffekttransistoren (NSFETs) und Finnen-Feldeffekttransistoren (FinFETs) aufweist, gemäß einigen Ausführungsformen.
    • Die 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15A, 15B, 15C, 16A, 16B, 17A, 17B, 18A, 18B, 19A, 19B, 20A, 20B, 21A, 21B, 21C, 22A, 22B, 22C, 23A, 23B, 23C, 24A, 24B, 24C, 25A, 25B, 25C, 26A, 26B, 26C, 27A, 27B und 27C sind Querschnittsansichten von Zwischenstufen in der Herstellung von Halbleiterbauelementen gemäß einigen Ausführungsformen.
    • Die 28A bis 30B veranschaulichen Schaltpläne und Layouts von Zellen eines statischen Direktzugriffsspeichers (SRAM) gemäß einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die nachfolgende Offenbarung stellt viele verschiedene Ausführungsformen bzw. Beispiele zum Umsetzen verschiedener Merkmale der Erfindung bereit. Konkrete Beispiele von Komponenten und Anordnungen werden nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Hierbei handelt es sich natürlich lediglich um Beispiele, die als nicht einschränkend zu verstehen sind. Beispielsweise kann in der nachfolgenden Beschreibung die Bildung eines ersten Strukturmerkmals über oder auf einem zweiten Strukturmerkmal Ausführungsformen einschließen, in welchen das erste und das zweite Strukturmerkmal in unmittelbarem Kontakt gebildet sind, und kann ebenfalls Ausführungsformen einschließen, in denen zusätzliche Strukturmerkmale gebildet sein können, welche zwischen dem ersten und zweiten Strukturmerkmal liegen, derart, dass das erste und das zweite Strukturmerkmal gegebenenfalls nicht in unmittelbarem Kontakt stehen. Zudem können in der vorliegenden Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und gibt an sich keine Beziehung zwischen den verschiedenen behandelten Ausführungsformen und/oder Konfigurationen vor.
  • Ferner werden Bezeichnungen von Raumbeziehungen wie beispielsweise „unter“, „unter(halb)“, „untere/r/s“, „über/oberhalb“, „obere/r/s“ und dergleichen hierin gegebenenfalls aus Gründen einer vereinfachten Beschreibung verwendet, um eine Beziehung eines Elements oder Strukturmerkmals gegenüber einem oder mehreren anderen Elementen oder Strukturmerkmalen wie in den Figuren veranschaulicht zu beschreiben. Die Bezeichnungen der Raumbeziehungen sollen zusätzlich zu der in den Figuren abgebildeten Ausrichtung auch andere Ausrichtungen des Bauelements in der Anwendung oder im Betrieb umfassen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die hierin verwendeten Raumbeziehungsbeschreibungen können entsprechend analog interpretiert werden.
  • Verschiedene Ausführungsformen stellen Halbleiterbauelemente bereit, die sowohl Nanostruktur- (z.B. Nanosheet-, Nanodraht- oder dergleichen) Feldeffekttransistoren (NSFETs) als auch Finnen-Feldeffekttransistoren (FinFETs) aufweisen. NSFETs können verwendet werden, um Transistoren mit relativ hohem Ansteuerstrom bereitzustellen, was Leistungsfähigkeit und Geschwindigkeit der Halbleiterbauelemente erhöht. FinFETs können Finnen mit Breiten aufweisen, die geringer sind als Breiten von Nanostrukturen in den NSFETs, und können verwendet werden, um die Zellengröße zu verringern und Transistoren mit relativ niedrigem Ansteuerstrom bereitzustellen. Die FinFETs können zudem bessere N-Wannen-/P-Wannen-Grenzen aufweisen und können Leckverlust- und Latch-up-Probleme verringern. In einigen Ausführungsformen kann es sich bei den Halbleiterbauelementen um Zellen eines statischen Direktzugriffsspeichers (SRAM) oder dergleichen handeln. Für SRAM-Zellen kann es wünschenswert sein, in NMOS-Regionen, die Pull-down-Transistoren und Pass-Gate-Transistoren aufweisen können, starke Transistoren zu verwenden und in PMOS-Regionen, die Pull-up-Transistoren aufweisen können, schwache Transistoren zu verwenden. In verschiedenen Ausführungsformen können die NSFETs in den NMOS-Regionen der SRAM-Zellen und die FinFETs in den PMOS-Regionen der SRAM-Zellen gebildet werden. Ein Einbeziehen sowohl der NSFETs als auch der FinFETs resultiert in schnellerem SRAM-Betrieb, verringerter Zellengröße (im Vergleich zu den SRAM-Zellen, die nur NSFETs aufweisen), besserem Zellenstrom, geringerer Fehlanpassung der Schwellenspannung (Vt) und niedrigerer Mindestversorgungsspannung (Vccmin).
  • 1 veranschaulicht eine dreidimensionale Ansicht eines Beispiels eines Halbleiterbauelements, das sowohl NSFETs als auch FinFETs aufweist, gemäß einigen Ausführungsformen. Die NSFETs weisen Nanostrukturen 110 auf einem Substrat 50 (z.B. einem Halbleitersubstrat) auf. Die Nanostrukturen 110 weisen erste Halbleiterschichten 52A bis 52D auf, die als Kanalregionen der Nanostrukturen 110 wirken. Die FinFETs weisen Finnen 112 auf dem Substrat 50 auf. Die Finnen 112 weisen ein erstes epitaxiales Halbleitermaterial 84 auf, das als Kanalregion der Finnen 112 wirkt. Im Substrat 50 sind Isolationsregionen 114 angeordnet, und die Nanostrukturen 110 und die Finnen 112 stehen über und zwischen benachbarten Isolationsregionen 114 hervor. Auch wenn die Isolationsregionen 114 als vom Substrat 50 getrennt beschrieben/veranschaulicht sind, kann sich die Bezeichnung „Substrat“ wie vorliegend verwendet auf das Halbleitersubstrat allein oder eine Kombination aus dem Halbleitersubstrat und den Isolationsregionen beziehen. Auch wenn zudem die Nanostrukturen 110 und die Finnen 112 als einzelne, zusammenhängende Materialien mit dem Substrat 50 veranschaulicht sind, können die Nanostrukturen 110, die Finnen 112 und/oder das Substrat 50 ein einziges Material oder eine Vielzahl von Materialien aufweisen. In diesem Kontext beziehen sich die Nanostrukturen 110 und die Finnen 112 auf die sich zwischen den benachbarten Isolationsregionen 114 erstreckenden Abschnitte.
  • Gate-Dielektrikumschichten 150 verlaufen entlang Oberseiten und Seitenwänden der ersten Halbleiterschicht 52A und des ersten epitaxialen Halbleitermaterials 84 und entlang Oberseiten, Seitenwänden und Unterseiten der ersten Halbleiterschichten 52B bis 52D. Über den Gate-Dielektrikumschichten 150 befinden sich Gate-Elektroden 152. Epitaxiale Source-/Drain-Regionen 136 sind in Bezug auf die Gate-Dielektrikumschichten 150 und die Gate-Elektroden 152 auf entgegengesetzten Seiten der Nanostrukturen 110 und der Finnen 112 angeordnet. 1 veranschaulicht ferner Referenzquerschnitte, die in späteren Figuren verwendet werden. Der Querschnitt A-A' verläuft entlang einer Längsachse einer Gate-Elektrode 152 und in einer Richtung, die beispielsweise senkrecht zur Richtung des Stromflusses zwischen den epitaxialen Source-/Drain-Regionen 136 der NSFETs/FinFETs verläuft. Der Querschnitt B-B' verläuft senkrecht zum Querschnitt A-A' und entlang einer Längsachse einer Nanostruktur 110 in einer NMOS-Region eines NSFETs und beispielsweise in einer Richtung eines Stromflusses zwischen den epitaxialen Source-/Drain-Regionen 136 des NSFETs. Der Querschnitt C-C' verläuft parallel zum Querschnitt B-B' und erstreckt sich durch eine Finne 112 in einer PMOS-Region eines FinFETs und beispielsweise in einer Richtung eines Stromflusses zwischen den epitaxialen Source-/Drain-Regionen 136 des FinFETs. Nachfolgende Figuren nehmen auf diese Referenzquerschnitte der Klarheit halber Bezug.
  • Einige vorliegend behandelte Ausführungsformen werden im Kontext von NSFETs/FinFETs behandelt, die mittels eines Gate-Last-Prozesses gebildet werden. In anderen Ausführungsformen kann ein Gate-First-Prozess verwendet werden. Zudem ziehen einige Ausführungsformen Aspekte in Erwägung, die in planaren Bauelementen wie beispielsweise planaren FETs verwendet werden.
  • Die 2 bis 27C sind Querschnittsansichten von Zwischenstufen in der Herstellung von NSFETs und FinFETs aufweisenden Halbleiterbauelementen gemäß einigen Ausführungsformen. Die 2 bis 14, 15A, 21A, 22A, 23A, 24A, 25A, 26A und 27A veranschaulichen den in 1 veranschaulichten Referenzquerschnitt A-A'. Die 15B, 16A, 17A, 18A, 19A, 20A, 21B, 22B, 23B, 24B, 25B, 26B und 27B veranschaulichen den in 1 veranschaulichten Referenzquerschnitt B-B' Die 15.C, 16B, 17B, 18B, 19B, 20B, 21C, 22C, 23C, 24C, 25C, 26C und 27C veranschaulichen den in 1 veranschaulichten Referenzquerschnitt C-C'.
  • In 2 wird ein Substrat 50 bereitgestellt. Beim Substrat 50 kann es sich um ein Halbleitersubstrat wie beispielsweise einen Volumenhalbleiter, ein Halbleiter-auf-Isolator-Substrat (SOI-Substrat) oder dergleichen handeln, das dotiert (z.B. mit einem p- oder einem n-Dotierstoff) oder undotiert sein kann. Beim Substrat 50 kann es sich um einen Wafer wie beispielsweise einen Siliziumwafer handeln. Grundsätzlich handelt es sich bei einem SOI-Substrat um eine Schicht eines Halbleitermaterials, die auf einer Isolatorschicht gebildet ist. Bei der Isolatorschicht kann es sich beispielsweise um eine vergrabene Oxidschicht (BOX-Schicht), eine Siliziumoxidschicht oder dergleichen handeln. Die Isolatorschicht wird auf einem Substrat bereitgestellt, typischerweise einem Silizium- oder Glassubstrat. Es können auch andere Substrate wie beispielsweise ein Mehrschicht- oder Gradientensubstrat verwendet werden. In einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Silizium; Germanium; einen Verbindungshalbleiter, der Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid enthält; einen Legierungshalbleiter, der Silizium-Germanium, Galliumarsenidphosphid, Aluminiumindiumarsenid, Aluminiumgalliumarsenid, Galliumindiumarsenid, Galliumindiumphosphid und/oder Galliumindiumarsenidphosphid enthält; oder Kombinationen aus diesen enthalten.
  • Das Substrat 50 weist Regionen 50N und eine Region 50P auf. Die Regionen 50N können zum Bilden von n-Bauelementen wie beispielsweise NMOS-Transistoren bestimmt sein, z.B. n-NSFETs. Die Region 50P kann zum Bilden von p-Bauelementen wie beispielsweise PMOS-Transistoren bestimmt sein, z.B. p-FinFETs. Die Region 50N kann von der Region 50P physisch getrennt sein (nicht separat veranschaulicht), und zwischen den Regionen 50N und der Region 50P kann eine beliebige Anzahl an Bauelement-Strukturmerkmalen (z.B. weitere aktive Bauelemente, dotierte Regionen, Isolationsstrukturen usw.) angeordnet sein. Auch wenn zwei Regionen 50N und eine Region 50P veranschaulicht sind, kann eine beliebige Anzahl an Regionen 50N und Regionen 50P vorhanden sein.
  • Das Substrat 50 kann leicht mit einem p- oder n-Fremdstoff dotiert sein. An einem oberen Abschnitt des Substrats 50 kann eine Anti-Punch-through-Implantation (APT-Implantation) durchgeführt werden, um eine ATP-Region 51 zu bilden. Während der APT-Implantation können Dotierstoffe in die Regionen 50N und die Region 50P implantiert werden. Die Dotierstoffe können einen Leitfähigkeitstyp aufweisen, der einem Leitfähigkeitstyp von Source-/Drain-Regionen (wie beispielsweise den nachfolgend in Bezug auf die 20A und 20B) behandelten epitaxialen Source-/Drain-Regionen 136), die jeweils in den Regionen 50N und der Region 50P gebildet werden sollen, entgegengesetzt ist. In den resultierenden NSFETs/FinFETs, die in nachfolgenden Prozessen gebildet werden, kann sich die APT-Region 51 unter den anschließend gebildeten Source-/Drain-Regionen erstrecken. Die APT-Region 51 kann verwendet werden, um den Leckverlust aus den Source-/Drain-Regionen in das Substrat 50 zu verringern. In einigen Ausführungsformen kann die Dotierungskonzentration in der APT-Region 51 von etwa 1×1013 Atome/cm3 bis etwa 1×1014 Atome/cm3 betragen Aus Gründen der Einfachheit und Lesbarkeit ist die APT-Region 51 in nachfolgenden Zeichnungen nicht veranschaulicht.
  • Ferner wird in 2 über dem Substrat 50 ein Mehrschichtstapel 70 gebildet. Der Mehrschichtstapel 70 weist abwechselnd erste Halbleiterschichten 52 und zweite Halbleiterschichten 54 aus unterschiedlichen Halbleitermaterialien auf. Die ersten Halbleiterschichten 52 können aus ersten Halbleitermaterialien gebildet werden, die beispielsweise Silizium (Si), Siliziumkohlenstoff (SiC) oder dergleichen enthalten können. Die zweiten Halbleiterschichten 54 können aus zweiten Halbleitermaterialien gebildet werden, die beispielsweise Siliziumgermanium (SiGe), ein Halbleitermaterial aus Verbindungen der Gruppen III bis V (z.B. Galliumarsenid (GaAs), Indiumphosphid (InP), Galliumphosphid (GaP), Galliumnitrid (GaN) oder dergleichen) oder dergleichen enthalten können. In anderen Ausführungsformen können die ersten Halbleiterschichten 52 aus den zweiten Halbleitermaterialien und die zweiten Halbleiterschichten 54 aus den ersten Halbleitermaterialien gebildet werden. Zu Veranschaulichungszwecken weist der Mehrschichtstapel 70 fünf der ersten Halbleiterschichten 52 (z.B. erste Halbleiterschichten 52A bis 52E) und vier der zweiten Halbleiterschichten 54 (z.B. zweite Halbleiterschichten 54A bis 54D) auf. In anderen Ausführungsformen kann der Mehrschichtstapel 70 eine beliebige Anzahl der ersten Halbleiterschichten 52 und der zweiten Halbleiterschichten 54 aufweisen. Jede der Schichten des Mehrschichtstapels 70 kann mittels eines Prozesses wie chemischer Dampfabscheidung (CVD, Chemical Vapor Deposition), Atomlagenabscheidung (ALD, Atomic Layer Deposition), Dampfphasenepitaxie (VPE, Vapor Phase Epitaxy), Molekularstrahlepitaxie (MBE, Molecular Beam Epitaxy) oder dergleichen epitaxial aufgewachsen werden.
  • Zu Veranschaulichungszwecken werden die ersten Halbleiterschichten 52 als Kanalregionen in fertiggestellten NSFET-Bauelementen bildend beschrieben. Bei den zweiten Halbleiterschichten 54 kann es sich um Opferschichten handeln, die später entfernt werden können. Jede der ersten Halbleiterschichten 52A bis 52D kann eine Dicke von etwa 8 nm bis etwa 10 nm aufweisen, beispielsweise etwa 9 nm, und jede der zweiten Halbleiterschichten 54A bis 54C kann eine Dicke von etwa 6 nm bis etwa 8 nm aufweisen, beispielsweise etwa 7 nm. Die zweite Halbleiterschicht 52E und die erste Halbleiterschicht 54D können Ätzstoppschichten oder dergleichen bilden. Die zweite Halbleiterschicht 54D kann eine Dicke von etwa 6 nm bis etwa 7 nm aufweisen, beispielsweise etwa 6,5 nm, und die erste Halbleiterschicht 52E kann eine Dicke von etwa 6 nm bis etwa 7 nm aufweisen, beispielsweise etwa 6,5 nm. Gleichwohl können in einigen Ausführungsformen die zweiten Halbleiterschichten 54A bis 54C in fertiggestellten NSFET-Bauelementen Kanalregionen bilden, während die ersten Halbleiterschichten 52A bis 52D Opferschichten sein können.
  • In 3 wird über dem Mehrschichtstapel 70 eine strukturierte Maske wie beispielsweise ein erster strukturierter Fotolack 80 gebildet. Der erste strukturierte Fotolack 80 kann durch Abscheiden einer Fotolackschicht über dem Mehrschichtstapel 70 mittels Aufschleuderns oder dergleichen gebildet werden. Die Fotolackschicht kann dann strukturiert werden, indem die Fotolackschicht mit einer strukturierten Energiequelle (z.B. einer strukturierten Lichtquelle) belichtet wird und die Fotolackschicht entwickelt wird, um einen belichteten oder unbelichteten Abschnitt der Fotolackschicht abzutragen, wodurch der erste belichtete Fotolack 80 gebildet wird. Wie in 3 veranschaulicht wird, kann der erste strukturierte Fotolack 80 die Regionen 50N bedecken und eine Öffnung im ersten strukturierten Fotolack 80 die Region 50P freilegen.
  • In 4 wird der Mehrschichtstapel 70 in der Region 50P geätzt, um unter Verwendung des ersten strukturierten Fotolacks 80 als Maske eine erste Öffnung 82 im Mehrschichtstapel 70 zu bilden. Der Mehrschichtstapel 70 kann durch einen geeigneten Ätzprozess wie beispielsweise reaktives Ionenätzen (RIE, Reactive Ion Etching), Ätzen mit neutralem Strahl (NBE, Neutral Beam Etching), dergleichen oder einer Kombination aus diesen geätzt werden. Der Ätzprozess kann anisotrop sein. Wie in 4 veranschaulicht wird, wird in der Region 50P jede der ersten Halbleiterschichten 52A bis 52E und jede der zweiten Halbleiterschichten 54A bis 54D geätzt, um das Substrat 50 freizulegen.
  • In 5 wird der erste strukturierte Fotolack 80 abgetragen und ein die erste Öffnung 82 füllendes erstes epitaxiales Halbleitermaterial 84 gebildet. Der erste strukturierte Fotolack 80 kann durch jedweden akzeptablen Prozess abgetragen werden, beispielsweise einen Veraschungsprozess, einen Abziehprozess, dergleichen oder eine Kombination aus diesen. Das erste epitaxiale Halbleitermaterial 84 kann durch einen epitaxialen Aufwachsprozess wie beispielsweise CVD, ALD, VPE, MBE oder dergleichen abgeschieden werden. Das erste epitaxiale Halbleitermaterial 84 kann ein Halbleitermaterial wie beispielsweise Silizium, Siliziumcarbid, Siliziumgermanium, Siliziumphosphid oder dergleichen enthalten und kann das gleiche Material wie oder ein anderes Material als die zum Bilden des Mehrschichtstapels 70 verwendeten Halbleitermaterialien enthalten.
  • In verschiedenen Ausführungsformen kann das erste epitaxiale Halbleitermaterial 84 mit n-Fremdstoffen wie beispielsweise Phosphor, Arsen, Antimon oder dergleichen oder mit p-Fremdstoffen wie beispielsweise Bor, Borfluorid, Indium oder dergleichen dotiert werden. Das erste epitaxiale Halbleitermaterial 84 kann während des Aufwachsens in situ dotiert werden oder es können nachträgliche Implantationen verwendet werden, um das erste epitaxiale Halbleitermaterial 84 zu dotieren.
  • Das erste epitaxiale Halbleitermaterial 84 kann derart aufgewachsen werden, dass sich das erste epitaxiale Halbleitermaterial 84 über Oberseiten des Mehrschichtstapels 70 erstreckt. Nachdem das erste epitaxiale Halbleitermaterial 84 aufgewachsen wurde, können das erste epitaxiale Halbleitermaterial 84 und der Mehrschichtstapel 70 mittels eines akzeptablen Planarisierungsprozesses planarisiert werden, beispielsweise mittels chemisch-mechanischen Polierens (CMP), eines Rückätzprozesses, dergleichen oder einer Kombination aus diesen. Der Planarisierungsprozess kann die erste Halbleiterschicht 52E abtragen und fortschreiten, bis die zweite Halbleiterschicht 54D freigelegt wird. Somit können nach dem Planarisierungsprozess Oberseiten der zweiten Halbleiterschicht 54D mit einer Oberseite des ersten epitaxialen Halbleitermaterials 84 auf gleicher Höhe liegen, wie in 5 veranschaulicht wird.
  • Beim in Bezug auf die 2 bis 5 beschriebenen Prozess handelt es sich um nur ein Beispiel dafür, wie der Mehrschichtstapel 70 und das erste epitaxiale Halbleitermaterial 84 gebildet werden können. In einigen Ausführungsformen kann über einer Oberseite des Substrats 50 eine Dielektrikumschicht gebildet werden und es können Gräben durch die Dielektrikumschicht geätzt werden, um das darunterliegende Substrat 50 freizulegen. Es können epitaxiale Aufwachsprozesse verwendet werden, um den Mehrschichtstapel 70 in den Gräben epitaxial aufzuwachsen, und die Dielektrikumschicht kann derart abgetragen werden, dass der Mehrschichtstapel 70 über dem Substrat 50 gebildet wird. Das erste epitaxiale Halbleitermaterial 84 kann dann in einer durch Abtragen der Dielektrikumschicht gebildeten Ausnehmung gebildet werden. Es können auch beliebige andere Prozesse verwendet werden, um den Mehrschichtstapel 70 und das erste epitaxiale Halbleitermaterial 84 zu bilden.
  • In den 6 bis 12 werden der Mehrschichtstapel 70 und das erste epitaxiale Halbleitermaterial 84 strukturiert, um Nanostrukturen (wie beispielsweise die nachfolgend in Bezug auf 12 behandelten Nanostrukturen 110) bzw. Finnen (wie beispielsweise die nachfolgend in Bezug auf 12 behandelten Finnen 112) zu bilden. In 6 werden über dem Mehrschichtstapel 70 und dem ersten epitaxialen Halbleitermaterial 84 eine oder mehrere Maskenschichten gebildet. Beispielsweise werden in einigen Ausführungsformen über dem Mehrschichtstapel 70 und dem ersten epitaxialen Halbleitermaterial 84 eine erste Maskenschicht 90., eine zweite Maskenschicht 92 und eine strukturierte Maske wie beispielsweise eine strukturierte Maske 94 gebildet. Die erste Maskenschicht 90 kann ein Nitrid wie beispielsweise Siliziumnitrid (SiN); ein High-k-Dielektrikum wie beispielsweise Hafniumdioxid (HfO2), Zirconiumdioxid (ZrO2), Tantaloxid (Ta2O5), Titandioxid (TiO2) oder dergleichen; oder dergleichen enthalten. Die erste Maskenschicht 90 kann eine Dicke von etwa 20 nm bis etwa 25 nm aufweisen, beispielsweise etwa 22,5 nm. Die erste Maskenschicht 90 kann durch einen Prozess wie beispielsweise CVD, physikalische Gasphasenabscheidung (PVD, Physical Vapor Deposition), ALD oder dergleichen abgeschieden werden. Die zweite Maskenschicht 92 kann ein Oxid wie beispielsweise Siliziumoxid oder dergleichen umfassen. Die zweite Maskenschicht 92 kann eine Dicke von etwa 50 nm bis etwa 60 nm aufweisen, beispielsweise etwa 55 nm. Die zweite Maskenschicht 92 kann durch einen Prozess wie beispielsweise CVD, PVD, ALD oder dergleichen abgeschieden werden. Die strukturierte Maske 94 kann Silizium wie beispielsweise amorphes Silizium (a-Si); ein High-k-Dielektrikum wie beispielsweise Hafniumdioxid (HfO2), Zirconiumdioxid (ZrO2), Tantaloxid (Ta2O5), Titandioxid (TiO2) oder dergleichen; oder dergleichen enthalten. Die strukturierte Maske 94 kann mittels CVD, PVD, ALD oder dergleichen gebildet werden. Die strukturierte Maske 94 kann eine Dicke von etwa 60 nm bis etwa 80 nm aufweisen, beispielsweise etwa 70 nm. In einigen Ausführungsformen kann die strukturierte Maske 94 aus einem Material gebildet werden, das Ätzselektivität gegenüber der zweiten Maskenschicht 92 derart aufweist, dass die strukturierte Maske 94 abgetragen werden kann, ohne die zweite Maskenschicht 92 zu ätzen oder abzutragen.
  • Die strukturierte Maske 94 kann unter Verwendung von Fotolithografie und Ätzen strukturiert werden. Beispielsweise kann über der zweiten Maskenschicht 92 eine Maskenschicht (nicht separat veranschaulicht) abgeschieden werden. Über der Maskenschicht kann mittels Aufschleuderns oder dergleichen ein Fotolack (nicht separat veranschaulicht) abgeschieden werden. Die Fotolackschicht kann dann strukturiert werden, indem die Fotolackschicht mit einer strukturierten Energiequelle (z.B. einer strukturierten Lichtquelle) belichtet wird und die Fotolackschicht entwickelt wird, um einen belichteten oder unbelichteten Abschnitt der Fotolackschicht abzutragen, wodurch ein strukturierter Fotolack gebildet wird. Die Struktur des strukturierten Fotolacks kann dann mittels eines geeigneten Ätzprozesses wie beispielsweise RIE, NBE, dergleichen oder einer Kombination aus diesen auf die Maskenschicht übertragen werden, um die strukturierte Maske 94 zu bilden. Der Ätzprozess kann anisotrop sein. Der strukturierte Fotolack kann durch jedweden akzeptablen Prozess abgetragen werden, beispielsweise einen Veraschungsprozess, einen Abziehprozess, dergleichen oder eine Kombination aus diesen.
  • In 7 werden entlang Seitenwänden der strukturierten Maske 94 erste Spacer 96 gebildet. Die ersten Spacer 96 können eine Dicke von etwa 8 nm bis etwa 10 nm aufweisen, beispielsweise etwa 9 nm. Die ersten Spacer 96 können ein Nitrid (wie beispielsweise Siliziumnitrid (SiN)), ein Oxid (wie beispielsweise Siliziumoxid), dergleichen oder eine Kombination aus diesen enthalten. Die ersten Spacer 96 können durch einen Prozess wie beispielsweise CVD, PVD, ALD oder dergleichen abgeschieden werden. Die ersten Spacer 96 können mittels eines Prozesses wie beispielsweise RIE, NBE oder dergleichen nachträglich anisotrop derart geätzt werden, dass nur Abschnitte auf Seitenwänden der strukturierten Maske 94 verbleiben. In verschiedenen Ausführungsformen können die ersten Spacer 96 aus einem Material gebildet werden, das Ätzselektivität gegenüber der zweiten Maskenschicht 92 und der strukturierten Maske 94 derart aufweist, dass die ersten Spacer 96 abgetragen werden können, ohne die zweite Maskenschicht 92 oder die strukturierte Maske 94 zu ätzen oder abzutragen.
  • In 8 wird über der Region 50P eine strukturierte Maske wie beispielsweise ein zweiter strukturierter Fotolack 98 gebildet, und die ersten Spacer 96 werden von den Regionen 50N abgetragen. Der zweite strukturierte Fotolack 98 kann durch Abscheiden einer Fotolackschicht über der in 7 veranschaulichten Struktur mittels Aufschleuderns oder dergleichen gebildet werden. Die Fotolackschicht kann dann strukturiert werden, indem die Fotolackschicht mit einer strukturierten Energiequelle (z.B. einer strukturierten Lichtquelle) belichtet wird und die Fotolackschicht entwickelt wird, um einen belichteten oder unbelichteten Abschnitt der Fotolackschicht abzutragen, wodurch der zweite belichtete Fotolack 98 gebildet wird. Die ersten Spacer 96 können dann mittels eines geeigneten Ätzprozesses wie beispielsweise isotropen Ätzens (z.B. eines Nassätzprozesses), anisotropen Ätzens (z.B. eines Trockenätzprozesses) oder dergleichen von den Regionen 50N abgetragen werden. Der zweite strukturierte Fotolack 98 kann durch jedweden akzeptablen Prozess abgetragen werden, beispielsweise einen Veraschungsprozess, einen Abziehprozess, dergleichen oder eine Kombination aus diesen. In einigen Ausführungsformen können zusätzliche Maskierschichten mit dem zweiten strukturierten Fotolack 98 verwendet werden, um während des Ätzprozesses zum Abtragen der ersten Spacer 96 von den Regionen 50N zusätzlichen Schutz bereitzustellen.
  • In 9 wird über den Regionen 50N eine strukturierte Maske wie beispielsweise ein dritter strukturierter Fotolack 100 gebildet, und die strukturierte Maske 94 wird von der Region 50P abgetragen. Der dritte strukturierte Fotolack 100 kann durch Abscheiden einer Fotolackschicht über der in 8 veranschaulichten Struktur (nach Abtragen des zweiten strukturierten Fotolacks) mittels Aufschleuderns oder dergleichen gebildet werden. Die Fotolackschicht kann dann strukturiert werden, indem die Fotolackschicht mit einer strukturierten Energiequelle (z.B. einer strukturierten Lichtquelle) belichtet wird und die Fotolackschicht entwickelt wird, um einen belichteten oder unbelichteten Abschnitt der Fotolackschicht abzutragen, wodurch der dritte belichtete Fotolack 100 gebildet wird. Die strukturierte Maske 94 kann dann mittels eines geeigneten Ätzprozesses wie beispielsweise isotropen Ätzens (z.B. eines Nassätzprozesses), anisotropen Ätzens (z.B. eines Trockenätzprozesses) oder dergleichen von der Region 50P abgetragen werden. Der dritte strukturierte Fotolack 100 kann durch jedweden akzeptablen Prozess abgetragen werden, beispielsweise einen Veraschungsprozess, einen Abziehprozess, dergleichen oder eine Kombination aus diesen. In einigen Ausführungsformen können zusätzliche Maskierschichten mit dem dritten strukturierten Fotolack 100 verwendet werden, um während des Ätzprozesses zum Abtragen der strukturierten Maske 94 von der Region 50P zusätzlichen Schutz bereitzustellen.
  • In 10 werden angrenzend an die strukturierte Maske 94 und die ersten Spacer 96 zweite Spacer 102 gebildet. Die zweiten Spacer 102 können eine Dicke von etwa 2 nm bis etwa 4 nm aufweisen, beispielsweise etwa 3 nm. Die zweiten Spacer 102 können ein Nitrid (wie beispielsweise Siliziumnitrid (SiN)), ein Oxid (wie beispielsweise Siliziumoxid), dergleichen oder eine Kombination aus diesen enthalten. Die zweiten Spacer 102 können durch einen Prozess wie beispielsweise CVD, PVD, ALD oder dergleichen abgeschieden werden. Die zweiten Spacer 102 können mittels eines Prozesses wie beispielsweise RIE, NBE oder dergleichen nachträglich anisotrop derart geätzt werden, dass nur Abschnitte auf Seitenwänden der strukturierten Maske 94 und der ersten Spacer 96 verbleiben. Die zweiten Spacer 102 können verwendet werden, um die strukturierte Maske 94 und/oder die ersten Spacer 96 zu vergrößern, falls gewünscht.
  • In 11 werden die zweite Maskenschicht 92 und die erste Maskenschicht 90 unter Verwendung der strukturierten Maske 94, der ersten Spacer 96 und der zweiten Spacer 102 als Masken geätzt. Die zweite Maskenschicht 92 und die erste Maskenschicht 90 können mittels anisotroper Ätzprozesse wie beispielsweise RIE, NBE oder dergleichen geätzt werden. Die zweite Maskenschicht 92 und die erste Maskenschicht 90 können durch einen einzigen Prozess oder mehrere Prozesse geätzt werden. Wie in 11 veranschaulicht, können die ersten Spacer 96 und die zweiten Spacer 102 durch die zum Ätzen der zweiten Maskenschicht 92 und der ersten Maskenschicht 90 verwendeten Prozesse abgebaut werden.
  • In 12 werden die strukturierte Maske 94, die zweite Maskenschicht 92 und die erste Maskenschicht 90 als Masken verwendet, um den Mehrschichtstapel 70, das erste epitaxiale Halbleitermaterial 84 und das Substrat 50 zu ätzen, wodurch in den Regionen 50N Nanostrukturen 110 und in der Region 50P Finnen 112 gebildet werden. Der Mehrschichtstapel 70, das erste epitaxiale Halbleitermaterial 84 und das Substrat 50 können mittels anisotroper Ätzprozesse wie beispielsweise RIE, NBE oder dergleichen geätzt werden. Wie in 12 veranschaulicht wird, können die strukturierte Maske 94 und die zweite Maskenschicht 92 durch die zum Ätzen des Mehrschichtstapels 70, des ersten epitaxialen Halbleitermaterials 84 und des Substrats 50 verwendeten Prozesse abgebaut werden.
  • Die Nanostrukturen 110 können Breiten von etwa 10 nm bis etwa 40 nm aufweisen, beispielsweise etwa 30 nm. Die Finnen 112 können Breiten von etwa 6 nm bis etwa 8 nm aufweisen, beispielsweise etwa 7 nm. Ein Verhältnis der Breiten der Nanostrukturen 110 zu den Breiten der Finnen 112 kann von etwa 3 bis etwa 8 betragen. Angrenzende Nanostrukturen 110 in den Regionen 50N können von Finne zu Finne eine Beabstandung von etwa 40 nm bis etwa 50 nm aufweisen, beispielsweise etwa 45 nm. Angrenzende Finnen 112 in der Region 50P können von Finne zu Finne eine Beabstandung von etwa 35 nm bis etwa 45 nm aufweisen, beispielsweise etwa 40 nm. Nanostrukturen 110 in den Regionen 50N können zu angrenzenden Finnen 112 in der Region 50P von Finne zu Finne eine Beabstandung von etwa 40 nm bis etwa 55 nm aufweisen, beispielsweise etwa 47,5 nm. Ein Verhältnis der Beabstandung von Finne zu Finne in den Regionen 50N zur Region 50P kann von etwa 1 bis etwa 1,5 betragen, beispielsweise etwa 1,2. Da die Finnen 112 Breiten aufweisen, die geringer sind als Breiten der Nanostrukturen 110, und die Beabstandung von Finne zu Finne in der die Finnen 112 aufweisenden Region 50P geringer ist als die Beabstandung von Finne zu Finne in den die Nanostrukturen 110 aufweisenden Regionen 50N, verringert das Einbeziehen sowohl der Nanostrukturen 110 als auch der Finnen 112 die Fläche, die für Bauelemente erforderlich ist, welche die Nanostrukturen 110 und die Finnen 112 aufweisen.
  • Zudem können NSFET-Bauelemente eine höhere Leistungsfähigkeit, höhere Geschwindigkeiten, eine geringere Fehlanpassung der Schwellenspannung (VT) und eine niedrigere Mindestversorgungsspannung (Vccmin) aufweisen. FinFET-Bauelemente können bessere N-/P-Wannen-Grenzen, verringerten Leckverlust und verringerte Latch-up-Probleme aufweisen. Das Einbeziehen der Nanostrukturen 110 in den Regionen 50N und der Finnen 112 in der Region 50P ermöglicht es Halbleiterbauelementen, die sowohl NSFETs als auch FinFETs aufweisen, die Vorteile der NSFETs als auch der FinFETs zu optimieren, um die Leistungsfähigkeit der Bauelemente zu verbessern, die Zellenfläche zu optimieren und Bauelementdefekte zu verringern.
  • In 13 werden angrenzend an die Nanostrukturen 110 und die Finnen 112 Flachgraben-Isolationsregionen 114 gebildet und die erste Maskenschicht 90 entfernt. Die STI-Regionen 114 können durch Bilden eines Isoliermaterials (nicht separat veranschaulicht) über dem Substrat 50 und zwischen benachbarten Nanostrukturen 110 und Finnen 112 gebildet werden. Das Isoliermaterial kann ein Oxid wie beispielsweise Siliziumoxid, ein Nitrid, dergleichen oder eine Kombination aus diesen sein und durch chemische Dampfabscheidung in hochdichtem Plasma (HDP-CVD), fließfähige CVD (FCVD) (z.B. eine auf CVD beruhende Materialabscheidung in einem entfernten Plasmasystem mit Nachhärten, um das abgeschiedene Material in ein anderes Material wie beispielsweise ein Oxid umzuwandeln), dergleichen oder eine Kombination aus diesen gebildet werden. Es können auch andere, durch einen beliebigen akzeptablen Prozess gebildete Isoliermaterialien verwendet werden. In der veranschaulichten Ausführungsform handelt es sich bei dem Isoliermaterial um durch einen FCVD-Prozess gebildetes Siliziumoxid. Sobald das Isoliermaterial gebildet ist, kann ein Temperprozess erfolgen. In einer Ausführungsform wird das Isoliermaterial derart gebildet, dass überschüssiges Isoliermaterial die Nanostrukturen 110 und die Finnen 112 bedeckt. Das Isoliermaterial kann eine einzige Schicht aufweisen oder mehrere Schichten nutzen. Beispielsweise kann in einigen Ausführungsformen zunächst ein Mantel (nicht separat veranschaulicht) entlang Oberflächen des Substrats 50, der Nanostrukturen 110 und der Finnen 112 gebildet werden. Hiernach kann über dem Mantel ein Füllmaterial wie die vorstehend Behandelten gebildet werden.
  • Anschließend wird auf das Isoliermaterial ein Abtragprozess angewendet, um überschüssiges Isoliermaterial über den Nanostrukturen 110 und den Finnen 112 abzutragen. In einigen Ausführungsformen kann ein Planarisierungsprozess wie beispielsweise chemischmechanisches Polieren (CMP), ein Rückätzprozess, Kombinationen aus diesen oder dergleichen genutzt werden. Der Planarisierungsprozess kann die erste Maskenschicht 90 abtragen und die Nanostrukturen 110 und die Finnen 112 planarisieren. Der Planarisierungsprozess legt die Nanostrukturen 110 und die Finnen 112 derart frei, dass Oberseiten der Nanostrukturen 110 und der Finnen 112 und des Isoliermaterials nach Abschluss des Planarisierungsprozesses auf gleicher Höhe liegen.
  • Das Isoliermaterial wird dann vertieft, um die STI-Regionen 114 wie in 13 veranschaulicht zu bilden. Das Isoliermaterial wird derart vertieft, dass obere Abschnitte der Nanostrukturen 110 in den Regionen 50N und die Finnen 112 in der Region 50P zwischen benachbarten STI-Regionen 114 hervorstehen. Ferner können die Oberseiten der STI-Regionen 114 flache Oberseiten wie gezeigt, konvexe Oberflächen, konkave Oberflächen (in Schüsselform) oder eine Kombination aus diesen aufweisen. Die Oberseiten der STI-Regionen 114 können durch einen geeigneten Ätzvorgang flach, konvex und/oder konkav gebildet werden. Die STI-Regionen 114 können mittels eines akzeptablen Ätzprozesses vertieft werden, beispielsweise eines solchen, der selektiv gegenüber dem Material des Isoliermaterials ist (z.B. das Material des Isoliermaterials mit einer schnelleren Rate ätzt als das Material der Nanostrukturen 110 und der Finnen 112). Beispielsweise kann ein Oxidabtrag mittels beispielsweise verdünnter Fluorwasserstoffsäure (dHF, dilute Hydrofluoric Acid) verwendet werden.
  • Ferner können in 13 in den Nanostrukturen 110, den Finnen 112 und/oder dem Substrat 50 geeignete Wannen (nicht separat veranschaulicht) gebildet werden. In einigen Ausführungsformen können in den Regionen 50N P-Wannen und in der Region 50P eine N-Wanne gebildet werden. In weiteren Ausführungsformen können in jeder der Regionen 50N und der Region 50P P-Wannen und N-Wannen gebildet werden.
  • In Ausführungsformen, die verschiedene Wannentypen aufweisen, können verschiedene Implantationsschritte für die Regionen 50N und die Region 50P mittels eines Fotolacks oder anderer Masken (nicht separat veranschaulicht) erreicht werden. Beispielsweise kann über den Nanostrukturen 110 und den STI-Regionen 114 in den Regionen 50N ein Fotolack gebildet werden. Der Fotolack wird so strukturiert, dass er die Region 50P des Substrats 50 freilegt. Der Fotolack kann mittels einer Aufschleudertechnik gebildet und mittels akzeptabler Fotolithografietechniken strukturiert werden. Sobald der Fotolack strukturiert ist, erfolgt in der Region 50P eine Implantation eines n-Fremdstoffs, wobei der Fotolack als Maske wirken kann, um eine Implantation von n-Fremdstoffen in die Regionen 50N im Wesentlichen zu verhindern. Bei den n-Fremdstoffen kann es sich um Phosphor, Arsen, Antimon oder dergleichen handeln, die in der Region bis zu einer Konzentration von gleich oder kleiner als 1×1014 Atome/cm3, beispielsweise von etwa 1×1013 Atome/cm3 bis etwa 1×1014 Atome/cm3, implantiert werden. Nach der Implantation wird der Fotolack abgetragen, beispielsweise durch einen akzeptablen Veraschungsprozess.
  • Nach der Implantation der Region 50P wird über den Finnen 112 und den STI-Regionen 114 in der Region 50P ein Fotolack gebildet. Der Fotolack wird so strukturiert, dass er die Regionen 50N des Substrats 50 freilegt. Der Fotolack kann mittels einer Aufschleudertechnik gebildet und mittels akzeptabler Fotolithografietechniken strukturiert werden. Sobald der Fotolack strukturiert ist, kann in den Regionen 50N eine Implantation eines p-Fremdstoffs erfolgen, wobei der Fotolack als Maske wirken kann, um eine Implantation von p-Fremdstoffen in die Region 50P im Wesentlichen zu verhindern. Bei den n-Fremdstoffen kann es sich um Bor, Borfluorid, Indium oder dergleichen handeln, die in der Region bis zu einer Konzentration von gleich oder kleiner als 1×1014 Atome/cm3, beispielsweise von etwa 1×1013 Atome/cm3 bis etwa 1×1014 Atome/cm3, implantiert werden. Nach der Implantation kann der Fotolack abgetragen werden, beispielsweise durch einen akzeptablen Veraschungsprozess.
  • Nach den Implantationen der Regionen 50N und der Region 50P kann ein Tempern erfolgen, um Implantationsschäden zu reparieren und die implantierten p- und/oder n-Fremdstoffe zu aktivieren. In einigen Ausführungsformen können die aufgewachsenen Materialien der epitaxialen Finnen während des Aufwachsens in situ dotiert werden, wodurch sich die Implantationen erübrigen können, wobei jedoch auch in situ und durch Implantation erfolgende Dotierung zusammen verwendet werden kann.
  • In 14 wird auf den Nanostrukturen 110 und den Finnen 112 eine Dummy-Dielektrikumschicht 116 gebildet. Bei der Dummy-Dielektrikumschicht 116 kann es sich beispielsweise um Siliziumoxid, Siliziumnitrid, eine Kombination aus diesen oder dergleichen handeln, und diese kann gemäß akzeptablen Techniken abgeschieden oder thermisch aufgewachsen werden. Über der Dummy-Dielektrikumschicht 116 wird eine Dummy-Gate-Schicht 118 und über der Dummy-Gate-Schicht 118 eine Maskenschicht 120 gebildet. Die Dummy-Gate-Schicht 118 kann über der Dummy-Dielektrikumschicht 116 abgeschieden und dann planarisiert werden, beispielsweise durch einen CMP-Vorgang. Die Maskenschicht 120 kann über der Dummy-Gate-Schicht 118 abgeschieden werden. Bei der Dummy-Gate-Schicht 118 kann es sich um ein leitfähiges Material oder ein nicht leitfähiges Material handeln, und sie kann aus einer Gruppe ausgewählt sein, die amorphes Silizium, polykristallines Silizium (Polysilizium), polykristallines Silizium-Germanium (Poly-SiGe), metallische Nitride, metallische Silicide, metallische Oxide und Metalle umfasst. Die Dummy-Gate-Schicht 118 kann durch PVD, CVD, Sputterabscheidung oder andere im Fachgebiet zum Abscheiden des ausgewählten Materials bekannte und verwendete Techniken abgeschieden werden. Die Dummy-Gate-Schicht 118 kann aus anderen Materialien gefertigt werden, die eine hohe Ätzselektivität gegenüber dem Ätzen von Isolationsregionen (z.B. der STI-Regionen 114) aufweisen. Die Maskenschicht 120 kann beispielsweise Siliziumnitrid, Siliziumoxynitrid oder dergleichen enthalten. In diesem Beispiel werden über die Regionen 50N und die Region 50P eine einzelne Dummy-Gate-Schicht 118 und eine einzelne Maskenschicht 120 gebildet. Es wird angemerkt, dass nur zu Veranschaulichungszwecken gezeigt ist, dass die Dummy-Dielektrikumschicht 116 nur die Nanostrukturen 110 und die Finnen 112 bedeckt. In einigen Ausführungsformen kann die Dummy-Dielektrikumschicht 116 derart abgeschieden werden, dass die Dummy-Dielektrikumschicht 116 die STI-Regionen 114 bedeckt und sich zwischen der Dummy-Gate-Schicht 118 und den STI-Regionen 114 erstreckt.
  • In den 15A bis 15C kann die Maskenschicht 120 (siehe 14) mittels akzeptabler Fotolithografie- und Ätztechniken strukturiert werden, um Masken 124 zu bilden. Die Struktur der Masken 124 kann dann auf die Dummy-Gate-Schicht 118 übertragen werden. In einigen Ausführungsformen (nicht separat veranschaulicht) kann die Struktur 124 durch eine akzeptable Ätztechnik auch auf die Dummy-Dielektrikumschicht 116 übertragen werden, um Dummy-Gates 122 zu bilden. Die Dummy-Gates 1.22 bedecken jeweilige Kanalregionen der Nanostrukturen 110 und der Finnen 112. Die Struktur der Masken 124 kann verwendet werden, um die Dummy-Gate-Schicht 118 physisch in verschiedene Dummy-Gates 122 zu strukturieren. Die Dummy-Gates 122 können zudem eine Längsrichtung aufweisen, die innerhalb von Prozessabweichungen im Wesentlichen senkrecht zur Längsrichtung jeweiliger Nanostrukturen 110 und der Finnen 112 verläuft.
  • In den 16A und 16B werden auf freiliegenden Oberflächen der Dummy-Gates 122, der Masken 124, der Dummy-Dielektrikumschicht 116 und/oder der Nanostrukturen 110 und der Finnen 112 Gate-Abdichtspacer 126 gebildet. Die Gate-Abdichtspacer 126 können durch thermische Oxidation oder Abscheidung mit anschließendem anisotropem Ätzen gebildet werden. Die Gate-Abdichtspacer 126 können aus Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder dergleichen gebildet werden.
  • Nach der Bildung der Gate-Abdichtspacer 3126 können Implantationen für leicht dotierte Source-/Drain-Regionen (LDD-Regionen) (nicht separat veranschaulicht) erfolgen. In den Ausführungsformen mit verschiedenen Bauelementtypen kann ähnlich den vorstehend in 13 behandelten Implantationen über den Regionen 50N eine Maske wie beispielsweise ein Fotolack unter Freilassung der Region 50P gebildet werden, und in die freiliegenden Finnen 112 in der Region 50P können Fremdstoffe eines geeigneten Typs (z.B. p-Fremdstoffe) implantiert werden. Die Maske kann dann abgetragen werden. Anschließend kann über der Region 50P eine Maske wie beispielsweise ein Fotolack unter Freilassung der Regionen 50N gebildet werden, und in die freiliegenden Nanostrukturen 110 in den Regionen 50N können Fremdstoffe eines geeigneten Typs (z.B. n-Fremdstoffe) implantiert werden. Die Maske kann dann abgetragen werden. Bei den n-Fremdstoffen kann es sich um beliebige der zuvor behandelten n-Fremdstoffe und bei den p-Fremdstoffen um beliebige der zuvor behandelten p-Fremdstoffe handeln. Die leicht dotierten Source-/Drain-Regionen können eine Fremdstoffkonzentration von etwa 1×1015 Atome/cm3 bis etwa 1×1019 Atome/cm3 aufweisen. Ein Tempervorgang kann verwendet werden, um Implantationsschäden zu reparieren und die implantierten Fremdstoffe zu aktivieren.
  • Ferner werden in den 16A und 16B auf den Gate-Abdichtspacern 126 entlang Seitenwänden der Dummy-Gates 122, der Masken 124 und der Dummy-Dielektrikumschicht 116 Gate-Spacer 128 gebildet. Die Gate-Spacer 128 können durch konformes Abscheiden eines Isoliermaterials und anschließendes anisotropes Ätzen des Isoliermaterials gebildet werden. Bei dem Isoliermaterial der Gate-Spacer 128 kann es sich um Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Siliziumcarbonitrid, eine Kombination aus diesen oder dergleichen handeln.
  • Es wird angemerkt, dass die vorstehende Offenbarung allgemein einen Prozess zum Bilden von Spacern und LDD-Regionen beschreibt. Es können auch andere Prozesse und Abfolgen verwendet werden. Beispielsweise können weniger oder zusätzliche Spacer genutzt werden, es kann eine andere Abfolge von Schritten genutzt werden (z.B. werden möglicherweise die Gate-Abdichtspacer 126 vor dem Bilden der Gate-Spacer 128 nicht geätzt, wodurch sich „L-förmige“ Gate-Abdichtspacer ergeben), Spacer können gebildet und abgetragen werden und/oder dergleichen. Des Weiteren können die n- und p-Bauelemente unter Verwendung verschiedener Strukturen und Schritte gebildet werden. Beispielsweise können LDD-Regionen für n-Bauelemente vor dem Bilden der Gate-Abdichtspacer 126 gebildet werden, während die LDD-Regionen für p-Bauelemente nach dem Bilden der Gate-Abdichtspacer 126 gebildet werden können.
  • In den 17A und 17B werden in den Nanostrukturen 110 und den Finnen 112 erste Vertiefungen 130 gebildet. Wie in 17A veranschaulicht wird, erstrecken sich die ersten Vertiefungen 130 in den Regionen 50N durch die ersten Halbleiterschichten 52A bis 52D und die zweiten Halbleiterschichten 54A bis 54C hindurch und in das Substrat 50 hinein. Wie in 17B veranschaulicht wird, erstrecken sich die ersten Vertiefungen 130 in der Region 50P durch das erste epitaxiale Halbleitermaterial 84 hindurch in das Substrat 50 hinein.
  • Die ersten Vertiefungen 130 können durch Ätzen der Nanostrukturen 110 und der Finnen 112 mittels anisotroper Ätzprozesse wie beispielsweise RIE, NBE oder dergleichen gebildet werden. Die Gate-Spacer 128, die Gate-Abdichtspacer 126 und die Masken 124 maskieren Abschnitte der Nanostrukturen 110 und der Finnen 112 während der zum Bilden der ersten Vertiefungen 130 verwendeten Ätzprozesse. Es kann ein einziger Ätzprozess verwendet werden, um jede Schicht des Mehrschichtstapels 70 und das erste epitaxiale Halbleitermaterial 84 zu ätzen. In anderen Ausführungsformen können mehrere Ätzprozesse verwendet werden, um die Schichten des Mehrschichtstapels 70 und das erste epitaxiale Halbleitermaterial 84 zu ätzen. Zeitgesteuerte Ätzprozesse können verwendet werden, um das Ätzen der ersten Vertiefungen 130 zu stoppen, nachdem die ersten Vertiefungen 130 eine gewünschte Tiefe erreicht haben.
  • In einigen Ausführungsformen können die ersten Vertiefungen 130 in den Regionen 50N separat zu den ersten Vertiefungen 130 in der Region 50P geätzt werden. Es kann ein Fotolack oder eine andere Maske (nicht separat veranschaulicht) verwendet werden, um die ersten Vertiefungen 130 in den Regionen 50N und der Region 50P separat zu ätzen. Beispielsweise kann über der in 16A veranschaulichten Struktur in den Regionen 50N ein Fotolack gebildet werden. Der Fotolack wird so strukturiert, dass er die Region 50P freilegt. Der Fotolack kann mittels einer Aufschleudertechnik gebildet und mittels akzeptabler Fotolithografietechniken strukturiert werden. Sobald der Fotolack strukturiert ist, können die ersten Vertiefungen 130 in der Region 50P durch Ätzen gebildet werden. Das Ätzen kann unter Verwendung eines Wasserstoffplasmas (H2-Plasma) oder dergleichen erfolgen. Nach dem Ätzen wird der Fotolack abgetragen, beispielsweise durch einen akzeptablen Veraschungsprozess. Anschließend kann über der in 16B veranschaulichten Struktur in der Region 50P ein Fotolack gebildet werden. Der Fotolack wird so strukturiert, dass er die Regionen 50N freilegt. Der Fotolack kann mittels einer Aufschleudertechnik gebildet und mittels akzeptabler Fotolithografietechniken strukturiert werden. Sobald der Fotolack strukturiert ist, können die ersten Vertiefungen 130 in den Regionen 50N durch Ätzen gebildet werden. Das Ätzen kann unter Verwendung eines Plasmas erfolgen, das aus einem Prozessgas wie beispielsweise Trifluormethan (CHF3), Tetrafluormethan (CF4), Bromwasserstoff (HBr) oder dergleichen gebildet wird. Nach dem Ätzen wird der Fotolack abgetragen, beispielsweise durch einen akzeptablen Veraschungsprozess.
  • In den 18A und 18B werden Abschnitte der Seitenwände der Schichten des Mehrschichtstapels 70, die aus dem durch die ersten Vertiefungen 130 freigelegten zweiten Halbleitermaterial gebildet sind (z.B. die zweiten Halbleiterschichten 54A bis 54C), geätzt, um Seitenwandvertiefungen 132 zu bilden. Die seitenwände können unter Verwendung isotroper Ätzprozesse wie beispielsweise Nassätzen oder dergleichen geätzt werden. Wie in 18A veranschaulicht wird, können Seitenwände der zweiten Halbleiterschichten 54A bis 54C in den Regionen 50N geätzt werden. Wahlweise kann ein Fotolack oder eine andere Maske (nicht separat veranschaulicht) verwendet werden, um die Region 50P während des isotropen Ätzens der Regionen 50N zu maskieren.
  • Die zum Ätzen der zweiten Halbleiterschichten 54A bis 54C verwendeten Ätzmittel können gegenüber den zweiten Halbleitermaterialien derart selektiv sein, dass die ersten Halbleiterschichten 52A bis 52D, das Substrat 50 und das erste epitaxiale Halbleitermaterial 84 im Vergleich zu den zweiten Halbleiterschichten 54A bis 54C relativ ungeätzt bleiben. In einer Ausführungsform, in der die zweiten Halbleiterschichten 54A bis 54C z.B. SiGe enthalten und die ersten Halbleiterschichten 52A bis 52D z.B. Si oder SiC enthalten, können Tetramethylammoniumhydroxid (TMAH), Ammoniumhydroxid (NH4OH) oder dergleichen verwendet werden, um Seitenwände des Mehrschichtstapels 70 in den Regionen 50N zu ätzen. In weiteren Ausführungsformen können die Schichten des Mehrschichtstapels 70 mittels eines Trockenätzprozesses geätzt werden. Es können Fluorwasserstoff, ein anderes Gas auf Fluorbasis oder dergleichen verwendet werden, um Seitenwände des Mehrschichtstapels 70 in den Regionen 50N zu ätzen.
  • In den 19A und 19B werden in den Seitenwandvertiefungen 132 Innenspacer 134 gebildet. Die Innenspacer 134 können durch Abscheiden einer Innenspacerschicht (nicht separat veranschaulicht) über den in den 18A und 18B veranschaulichten Strukturen gebildet werden. Die Innenspacerschicht kann durch einen konformen Abscheidungsprozess wie beispielsweise CVD, ALD oder dergleichen abgeschieden werden. Die Innenspacerschicht kann ein Material wie beispielsweise Siliziumnitrid oder Siliziumoxynitrid enthalten, wobei jedoch jedes geeignete Material wie beispielsweise Low-k-Materialien mit einem k-Wert von weniger als etwa 3,5 genutzt werden können.
  • Anschließend kann die Innenspacerschicht geätzt werden, um die Innenspacer 134 zu bilden. Die Innenspacerschicht kann durch einen anisotropen Ätzprozess wie beispielsweise RIE, NBE oder dergleichen geätzt werden. Die Innenspacer 134 können verwendet werden, um Beschädigung von später gebildeten Source-/Drain-Regionen (wie beispielsweise den epitaxialen Source-/Drain-Regionen 136, die nachfolgend in Bezug auf die 20A und 20B behandelt werden) durch spätere Ätzprozesse zu verhindern.
  • In den 20A und 20B werden in den ersten Vertiefungen 130 epitaxiale Source-/Drain-Regionen 136 gebildet, um auf die Kanalschichten des Mehrschichtstapels 70 und das erste epitaxiale Halbleitermaterial 84 Spannung auszuüben, wodurch die Leistungsfähigkeit verbessert wird. Die epitaxialen Source-/Drain-Regionen 136 werden in den ersten Vertiefungen 130 derart gebildet, dass jedes Dummy-Gate 122 zwischen jeweiligen benachbarten Paaren der epitaxialen Source-/Drain-Regionen 136 angeordnet ist. In einigen Ausführungsformen werden die Gate-Spacer 128 verwendet, um die epitaxialen Source-/Drain-Regionen 136 zu den Dummy-Gates 122 um einen geeigneten seitlichen Abstand zu versetzen, damit die epitaxialen Source-/Drain-Regionen 136 später gebildete Gates der resultierenden NSFETs und FinFETs nicht kurzschließen. Die Innenspacer 134 können ebenfalls verwendet werden, um die epitaxialen Source-/Drain-Regionen 136 von den Dummy-Gates 122 zu trennen und Kurzschlüsse zwischen den epitaxialen Source-/Drain-Regionen 136 und später gebildeten Gates der resultierenden NSFETs und FinFETs zu verhindern.
  • Die epitaxialen Source-/Drain-Regionen 136 in den Regionen 50N, z.B. den NMOS-Regionen, können durch Maskieren der Region 50P, z.B. der PMOS-Region, gebildet werden. Anschließend werden die epitaxialen Source-/Drain-Regionen 136 in den Regionen 50N in den ersten Vertiefungen 130 epitaxial aufgewachsen. Die epitaxialen Source-/Drain-Regionen 136 können ein beliebiges akzeptables Material enthalten, beispielsweise eines, das für n-NSFETs geeignet ist. Beispielsweise können in einer Ausführungsform, in der die ersten Halbleiterschichten 52A bis 52D aus dem ersten Halbleitermaterial (z.B. Si oder SiC) gebildet sind, die epitaxialen Source-/Drain-Regionen 136 in den Regionen 50N Materialien enthalten, die auf die ersten Halbleiterschichten 52A bis 52D eine Zugspannung ausüben, beispielsweise Silizium, Siliziumcarbid, mit Phosphor dotiertes Siliziumcarbid, Siliziumphosphid oder dergleichen. Die epitaxialen Source-/Drain-Regionen 136 in den Regionen 50N können Oberflächen aufweisen, die gegenüber jeweiligen Oberflächen des Mehrschichtstapels 70 erhaben sind, und können Facetten aufweisen.
  • Die epitaxialen Source-/Drain-Regionen 136 in der Region 50P, z.B. der PMOS-Region, können durch Maskieren der Regionen 50N, z.B. der NMOS-Regionen, gebildet werden. Anschließend werden die epitaxialen Source-/Drain-Regionen 136 in der Region 50P in den ersten Vertiefungen 130 epitaxial aufgewachsen. Die epitaxialen Source-/Drain-Regionen 136 können ein beliebiges akzeptables Material enthalten, beispielsweise eines, das für p-NSFETs geeignet ist. Beispielsweise können in einer Ausführungsform, in der das erste epitaxiale Halbleitermaterial 84 aus einem Material wie beispielsweise Silizium gebildet ist, die epitaxialen Source-/Drain-Regionen 136 in der Region 50P Materialien enthalten, die auf das erste epitaxiale Halbleitermaterial 84 eine Druckspannung ausüben, beispielsweise Silizium-Germanium, mit Bor dotiertes Silizium-Germanium, Germanium, Germaniumzinn oder dergleichen. Die epitaxialen Source-/Drain-Regionen 136 in der Region 50P können ebenfalls Oberflächen aufweisen, die gegenüber jeweiligen Oberflächen des ersten epitaxialen Halbleitermaterials 84 erhaben sind, und können Facetten aufweisen.
  • Ähnlich dem zuvor zur Bildung leicht dotierter Source-/Drain-Regionen behandelten Prozess können in die epitaxialen Source-/Drain-Regionen 136, den Mehrschichtstapel 70 und/oder das erste epitaxiale Halbleitermaterial 84 Dotierstoffe implantiert werden, um Source-/Drain-Regionen zu bilden, gefolgt von einem Tempervorgang. Die Source-/Drain-Regionen können eine Fremdstoffkonzentration von etwa 1×1019 Atome/cm3 bis etwa 1×1021 Atome/cm3 aufweisen. Bei den n- und/oder p-Fremdstoffen für Source-/Drain-Regionen kann es sich um beliebige der zuvor behandelten Fremdstoffe handeln. In einigen Ausführungsformen können die epitaxialen Source-/Drain-Regionen 136 während des Aufwachsens in situ dotiert werden.
  • In den 21A bis 21C wird über der in den 15A, 20A und 20B veranschaulichten Struktur (die Prozesse der 16A bis 20B ändern den in 15A veranschaulichten Querschnitt nicht) eine erste dielektrische Zwischenschicht (ILD) 142 abgeschieden. Die erste ILD 142 kann aus einem Dielektrikum gebildet werden und kann durch jedes geeignete Verfahren wie beispielsweise CVD, plasmaunterstütze CVD, (PECVD, Plasma-Enhanced CVD) oder FCVD abgeschieden werden. Dielektrika können Phosphorsilikatglas (PSG), Borsilikatglas (BSG), mit Bor dotiertes Phosphorsilikatglas (BPSG), undotiertes Silikatglas (USG) oder dergleichen enthalten. Es können auch andere, durch einen beliebigen akzeptablen Prozess gebildete Isoliermaterialien verwendet werden. In einigen Ausführungsformen wird zwischen der ersten ILD 142 und den epitaxialen Source-/Drain-Regionen 136, den Masken 124, den Gate-Spacern 128 und den Gate-Abdichtspacern 126 eine Kontaktätzstoppschicht (CESL, Contact Etch Stop Layer) 140 angeordnet. Die CESL 140 kann ein Dielektrikum wie beispielsweise Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid oder dergleichen mit einer anderen Ätzrate als das Material der darüberliegenden ersten ILD 142 enthalten.
  • In den 22A bis 22C kann ein Planarisierungsprozess wie beispielsweise ein CMP-Vorgang erfolgen, um die Oberseite der ersten ILD 142 mit den Oberseiten der Dummy-Gates 122 oder der Masken 124 auf eine gleiche Höhe zu bringen. Der Planarisierungsprozess kann zudem die Masken 124 auf den Dummy-Gates 122 und Abschnitte der Gate-Abdichtspacer 126 und der Gate-Spacer 128 entlang Seitenwänden der Masken 124 abtragen. Nach dem Planarisierungsprozess liegen Oberseiten der Dummy-Gates 122, der Gate-Abdichtspacer 126, er Gate-Spacer 128 und der ersten ILD 142 auf gleicher Höhe. Entsprechend sind die Oberseiten der Dummy-Gates 122 durch die erste ILD 142 hindurch freigelegt. In einigen Ausführungsformen können die Masken 124 verbleiben, wobei in diesem Fall der Planarisierungsprozess die Oberseite der ersten ILD 142 mit Oberseiten der Masken 124, der Gate-Abdichtspacer 126 und der Gate-Spacer 128 auf eine gleiche Höhe bringt.
  • In den 23A bis 23C werden die Dummy-Gates 122 und, soweit vorhanden, die Masken 124 in einem oder mehreren Ätzschritten abgetragen, so dass zweite Vertiefungen 144 gebildet werden. Abschnitte der Dummy-Dielektrikumschicht 116 in den zweiten Vertiefungen 144 können ebenfalls abgetragen werden. In einigen Ausführungsformen werden nur die Dummy-Gates 122 abgetragen, und die Dummy-Dielektrikumschicht 116 verbleibt und ist durch die zweiten Vertiefungen 144 freigelegt. In einigen Ausführungsformen wird die Dummy-Dielektrikumschicht 116 aus zweiten Vertiefungen 144 in einer ersten Region eines Dies (z.B. einer Kernlogikregion) abgetragen und verbleibt in zweiten Vertiefungen 144 in einer zweiten Region des Dies (z.B. einer Eingabe/Ausgabe-Region) In einigen Ausführungsformen werden die Dummy-Gates 122 durch einen anisotropen Trockenätzprozess abgetragen. Beispielsweise kann der Ätzprozess einen Trockenätzprozess umfassen, der ein oder mehrere Reaktionsgase verwendet, die selektiv die Dummy-Gates 122 mit einer schnelleren Rate als die erste ILD 142, die Gate-Abdichtspacer 126 oder die Gate-Spacer 128 ätzt. Jede zweite Vertiefung 144 legt die Mehrschichtstapel 70 oder das erste epitaxiale Halbleitermaterial 84, welche in später fertiggestellten NSFETs und FinFETs als Kanalregionen wirken, frei oder liegt über diesen. Abschnitte der Mehrschichtstapel 70 oder des ersten epitaxialen Halbleitermaterials 84, die als die Kanalregionen wirken, sind zwischen benachbarten Paaren der epitaxialen Source-/Drain-Regionen 136 angeordnet. Während des Abtragens kann die Dummy-Dielektrikumschicht 116 als Ätzstoppschicht verwendet werden, wenn die Dummy-Gates 122 geätzt werden. Nach dem Abtrag der Dummy-Gates 122 kann die Dummy-Dielektrikumschicht 116 dann wahlweise abgetragen werden.
  • In den 24A bis 24C werden die zweiten Halbleiterschichten 54A bis 54C aus den Regionen 50N abgetragen, wodurch die zweiten Vertiefungen 144 erweitert werden. Die zweiten Halbleiterschichten 54A bis 54C können durch einen isotropen Ätzprozess wie Nassätzen oder dergleichen abgetragen werden. Die zweiten Halbleiterschichten 54A bis 54C können mittels Ätzmitteln abgetragen werden, die selektiv gegenüber den Materialien der zweiten Halbleiterschichten 54A bis 54C sind, während die ersten Halbleiterschichten 52A bis 52D und das erste epitaxiale Halbleitermaterial 84 im Vergleich zu den zweiten Halbleiterschichten 54A bis 54C relativ ungeätzt bleiben. In einer Ausführungsform, in der die zweiten Halbleiterschichten 54A bis 54C z.B. SiGe enthalten und die ersten Halbleiterschichten 52A bis 52D z.B. Si oder SiC enthalten, kann eine Lösung, die Fluorwasserstoffsäure (HF) und Wasserstoffperoxid (H2O2) enthält, eine Lösung, die Fluorwasserstoffsäure, Salpetersäure (HNO3) und Wasser (H2O) enthält, oder dergleichen verwendet werden, um die zweiten Halbleiterschichten 54A bis 54C abzutragen. In weiteren Ausführungsformen können Tetramethylammoniumhydroxid (TMAH), Ammoniumhydroxid (NH4OH) oder dergleichen verwendet werden, um die zweiten Halbleiterschichten 54A bis 54C abzutragen.
  • In den 25A bis 25C werden Gate-Dielektrikumschichten 150 und Gate-Elektroden 152 für Ersatz-Gates gebildet. Die Gate-Dielektrikumschichten 150 werden konform in den zweiten Vertiefungen 144 gebildet, beispielsweise auf Oberseiten und Seitenwänden der ersten Halbleiterschicht 52A und des ersten epitaxialen Halbleitermaterials 84 und auf Oberseiten, Seitenwänden und Unterseiten der ersten Halbleiterschichten 52B bis 52D. Die Gate-Dielektrikumschichten 150 können zudem auf Oberseiten der ersten ILD 142 abgeschieden werden. Gemäß einigen Ausführungsformen enthalten die Gate-Dielektrikumschichten 150 Siliziumoxid, Siliziumnitrid oder Mehrfachschichten aus diesen. In einigen Ausführungsformen enthalten die Gate-Dielektrikumschichten 150 ein High-k-Dielektrikum, und in diesen Ausführungsformen können die Gate-Dielektrikumschichten 150 einen k-Wert von mehr als etwa 7,0. aufweisen und können ein Metalloxid oder ein Silikat von Hafnium, Aluminium, Zirconium, Lanthan, Mangan, Barium, Titan, Blei und Kombinationen aus diesen enthalten. Die Verfahren zur Bildung der Gate-Dielektrikumschichten 150 können Molekularstrahlabscheidung (MBD, Molecular-Beam Deposition), ALD, PECVD und dergleichen umfassen.
  • Die Gate-Elektroden 152 werden jeweils über den Gate-Dielektrikumschichten 150 abgeschieden und füllen die verbleibenden Abschnitte der zweiten Vertiefungen 144. Die Gate-Elektroden 152 können ein metallhaltiges Material wie beispielsweise Titannitrid, Titanoxid, Tantalnitrid, Tantalcarbid, Cobalt, Ruthenium, Aluminium, Wolfram, Kombinationen aus diesen oder Mehrfachschichten aus diesen enthalten. Beispielsweise können, auch wenn in den 25A bis 25C einschichtige Gate-Elektroden 152 veranschaulicht sind, die Gate-Elektroden 152 eine beliebige Anzahl an Mantelschichten, eine beliebige Anzahl an Austrittsarbeit-Abstimmschichten und einen Füllstoff aufweisen. Nach dem Füllen der zweiten Vertiefungen 144 kann ein Planarisierungsprozess wie beispielsweise ein CMP-Vorgang erfolgen, um die überschüssigen Abschnitte der Gate-Dielektrikumschichten 150 und das Material der Gate-Elektroden 152 abzutragen, wobei die überschüssigen Abschnitte über der Oberseite der ersten ILD 142 liegen. Die verbleibenden Materialabschnitte der Gate-Elektroden 152 und der Gate-Dielektrikumschichten 150 bilden somit Ersatz-Gates der resultierenden NSFETs und FinFETs. Die Gate-Elektroden 152 und die Gate-Dielektrikumschichten 150 können gemeinsam als „Gate-Stapel“ bezeichnet werden. Die Gate-Stapel können um jede der ersten Halbleiterschichten 52B bis 52D herum und entlang der Oberseiten und Seitenwände der ersten Halbleiterschicht 52A und des ersten epitaxialen Halbleitermaterials 84 verlaufen.
  • Die Bildung der Gate-Dielektrikumschichten 150 in den Regionen 50N und der Region 50P kann derart gleichzeitig erfolgen, dass die Gate-Dielektrikumschichten 150 in jeder Region aus den gleichen Materialien gebildet werden, und die Bildung der Gate-Elektroden 152 kann derart gleichzeitig erfolgen, dass die Gate-Elektroden 152 in jeder Region aus den gleichen Materialien gebildet werden. In einigen Ausführungsformen können die Gate-Dielektrikumschichten 150 in jeder Region durch verschiedene Prozesse derart gebildet werden, dass es sich bei den Gate-Dielektrikumschichten 150 um unterschiedliche Materialien handeln kann, und/oder können die Gate-Elektroden 152 in jeder Region durch verschiedene Prozesse derart gebildet werden, dass es sich bei den Gate-Elektroden 152 um unterschiedliche Materialien handeln kann. Wenn verschiedene Prozesse verwendet werden, können verschiedene Maskierschritte verwendet werden, um geeignete Regionen zu maskieren bzw. freizulegen.
  • In den 26A bis 26C wird über der ersten ILD 142 eine zweite ILD 154 abgeschieden. In einigen Ausführungsformen handelt es sich bei der zweiten ILD 154 um einen durch FCVD gebildeten fließfähigen Film. In einigen Ausführungsformen wird die zweite ILD 154 aus einem Dielektrikum wie beispielsweise PSG, BSG, BPSG, USG oder dergleichen gebildet und kann durch ein beliebiges geeignetes Verfahren wie beispielsweise CVD, PECVD oder dergleichen abgeschieden werden. Gemäß einigen Ausführungsformen wird vor der Bildung der zweiten ILD 154 der Gate-Stapel (einschließlich der Gate-Dielektrikumschichten 150 und der entsprechenden darüberliegenden Gate-Elektroden 152) vertieft, so dass direkt über dem Gate-Stapel und zwischen gegenüberliegenden Abschnitten von Gate-Abdichtspacern 126 eine Vertiefung gebildet wird. In die Vertiefung wird eine Gate-Maske 156 gefüllt, die eine oder mehrere Schichten aus Dielektrikum wie beispielsweise Siliziumnitrid, Siliziumoxynitrid oder dergleichen aufweist, gefolgt von einem Planarisierungsprozess, um überschüssige Abschnitte des Dielektrikums, die sich über die erste ILD 142 erstrecken, abzutragen. Anschließend gebildete Gate-Kontakte (wie beispielsweise die Gate-Kontakte 158, die nachstehend in Bezug auf die 27A bis 27C behandelt werden) durchdringen die Gate-Maske 156, um die Oberseite der vertieften Gate-Elektroden 152 zu kontaktieren.
  • In den 27A bis 27C werden Gate-Kontakte 158 und Source-/Drain-Kontakte 160 gebildet. Öffnungen für die Source-/Drain-Kontakte 160 werden durch die zweite ILD 154 und die erste ILD 142 hindurch gebildet, und Öffnungen für die Gate-Kontakte 158 werden durch die zweite ILD 154 und die Gate-Maske 156 hindurch gebildet. Die Öffnungen können unter Verwendung akzeptabler Fotolithografie- und Ätztechniken gebildet werden. In den Öffnungen werden ein Mantel wie beispielsweise eine Diffusionssperrschicht, eine Haftschicht oder dergleichen und ein leitfähiges Material gebildet. Der Mantel kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen enthalten. Bei dem leitfähigen Material kann es sich um Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Cobalt, Aluminium, Nickel oder dergleichen handeln. Ein Planarisierungsprozess wie beispielsweise ein CMP-Vorgang kann durchgeführt werden, um überschüssiges Material von einer Oberfläche der zweiten ILD 154 abzutragen. Der verbleibende Mantel und das verbleibende leitfähige Material bilden die Source-/Drain-Kontakte 160 und Gate-Kontakte 158 in den Öffnungen. Es kann ein Temperprozess durchgeführt werden, um an der Grenzfläche zwischen den epitaxialen Source-/Drain-Regionen 136 und den Source-/Drain-Kontakten 160 ein Silicid zu bilden. Die Source-/Drain-Kontakte 160 sind physisch und elektrisch an die epitaxialen Source-/Drain-Regionen 136 gekoppelt, und die Gate-Kontakte 158 sind physisch und elektrisch an die Gate-Elektroden 152 gekoppelt. Die Source-/Drain-Kontakte 160 und die Gate-Kontakte 158 können in verschiedenen Prozessen oder im gleichen Prozess gebildet werden. Auch wenn gezeigt ist, dass sie in den gleichen Querschnitten gebildet werden, sollte beachtet werden, dass jeder der Source-/Drain-Kontakte 160 und der Gate-Kontakte 158 in verschiedenen Querschnitten gebildet werden kann, wodurch Kurzschließen der Kontakte vermieden werden kann.
  • 28A und 28B veranschaulichen einen Schaltplan und ein Layout einer sechs Transistoren (6-T) aufweisenden SRAM-Zelle 200 mit einem Anschluss, die Pull-up-Transistoren 208, Pull-down-Transistoren 206 und Pass-Gate-Transistoren 204 aufweist. An die 6-T-SRAM-Zelle 200 sind Bitleitungen BL und BLB und eine Wortleitung WL angeschlossen. Der Betrieb der 6-T-SRAM-Zelle ist im Fachgebiet bekannt und wird somit vorliegend nicht behandelt.
  • Wie in 28B veranschaulicht, handelt es sich bei den epitaxialen Source-/Drain-Regionen 136 um aktive Regionen der Pull-up-Transistoren 208, der Pull-down-Transistoren 206 und der Pass-Gate-Transistoren 204, die verwendet werden, um Source- und Drain-Regionen der jeweiligen Transistoren zu bilden. Die Nanostrukturen 110 können Kanäle der Pass-Gate-Transistoren 204 bilden, während die Finnen 112 Kanäle der Pull-up-Transistoren 208 bilden, so dass die Pass-Gate-Transistoren 204 eine höhere Ansteuerstärke als die Pull-up-Transistoren 208 aufweisen, wodurch das Alpha-Verhältnis erhöht, die Zellstabilität erhöht und Schreibzeiten verringert werden. Die Nanostrukturen 110 können zudem Kanäle der Pull-down-Transistoren 206 bilden, so dass die Pull-down-Transistoren 206 eine relativ hohe Ansteuerstärke aufweisen, wodurch Lesezugriffszeiten verringert werden. Das Verwenden der Nanostrukturen 110 für Kanäle der Pass-Gate-Transistoren 204 und der Pull-down-Transistoren 206 und Verwenden der Finnen 112 für Kanäle der Pull-down-Transistoren 208 verbessert somit Lesezugriffszeiten und Schreibzugriffszeiten. Die Pull-down-Transistoren 206 und die Pass-Gate-Transistoren 204 sind in den Regionen 50N angeordnet, und die Pull-up-Transistoren 208 sind in der Region 50P angeordnet. Die Gate-Elektroden 152 können sich über jeden der Pull-up-Transistoren 208, der Pull-down-Transistoren 206 und der Pass-Gate-Transistoren 204 erstrecken.
  • 29A und 29B veranschaulichen einen Schaltplan und ein Layout einer acht Transistoren (8-T) aufweisenden SRAM-Zelle 201 mit zwei Anschlüssen, die neben Pull-up-Transistoren 208, Pull-down-Transistoren 206 und Pass-Gate-Transistoren 204 zudem einen Lese-Pass-Gate-Transistor 210 und einen Lese-Pull-down-Transistor 212 aufweist. An die 8-T-SRAM-Zelle 201 mit zwei Anschlüssen sind eine Lese-Bitleitung RBL, Schreib-Bitleitungen WBL und WBLB, eine Lese-Wortleitung WWL und eine Schreib-Wortleitung RWL angeschlossen. Wie in 29B veranschaulicht, sind der Lese-Pass-Gate-Transistor 210 und der Lese-Pull-down-Transistor 212 in den Regionen 50N angeordnet. Die Nanostrukturen 110 bilden Kanäle des Lese-Pass-Gate-Transistors 210 und des Lese-Pull-down-Transistors 212, was schnellere Lesezugriffszeiten gewährleistet. Da darüber hinaus der Lese-Pass-Gate-Transistor 210 und der Lese-Pull-down-Transistor 212 zwischen die Lese-Bitleitung RBL und die Pull-up-Transistoren 208 und die Pull-down-Transistoren 206 geschaltet sind, werden die Pull-up-Transistoren 208 und die Pull-down-Transistoren 206 mit geringeren Lasten belegt, so dass eine niedrigere Mindestversorgungsspannung (Vccmin) verwendet werden kann. Aus den gleichen Gründen wie vorstehend in Bezug auf die 6-T-SRAM-Zelle 200 mit einem Anschluss angegeben können die Nanostrukturen 110 für Kanäle der Pass-Gate-Transistoren 204 und der Pull-down-Transistoren 206 und die Finnen 112 für Kanäle der Pull-down-Transistoren 208 verwendet werden.
  • Die 30A und 30B veranschaulichen einen Schaltplan und ein Layout einer zehn Transistoren (10-T) aufweisenden SRAM-Zelle 202 mit zwei Anschlüssen, die jeweils zwei Pull-up-Transistoren 208, Pull-down-Transistoren 206, Pass-Gate-Transistoren 204, Lese-Pass-Gate-Transistoren 210 und Lese-Pull-down-Transistoren 212 aufweist. An die 10-T-SRAM-Zelle 202 mit zwei Anschlüssen sind Lese-Bitleitungen RBL und RBLB, Schreib-Bitleitungen WBL und WBLB, eine Lese-Wortleitung WWL und eine Schreib-Wortleitung RWL angeschlossen. Wie in 30B veranschaulicht, sind die Lese-Pass-Gate-Transistoren 210 und die Lese-Pull-down-Transistoren 212 in den Regionen 50N angeordnet. Aus den gleichen Gründen wie vorstehend in Bezug auf die 8-T-SRAM-Zelle 201 mit zwei Anschlüssen angegeben können die Nanostrukturen 110 für Kanäle der Pass-Gate-Transistoren 204, der Pull-down-Transistoren 206, der Lese-Pass-Gate-Transistoren 210 und der Lese-Pull-down-Transistoren 212 und die Finnen 112 für Kanäle der Pull-down-Transistoren 208 verwendet werden.
  • Wie zuvor behandelt können Nanostrukturen 110 in den Regionen 50N bereitgestellt werden, um Transistoren mit relativ hohem Ansteuerstrom bereitzustellen, was Leistungsfähigkeit und Geschwindigkeit der Halbleiterbauelemente erhöht. Die in der Region 50P bereitgestellten Finnen 112 können geringere Breiten als die Nanostrukturen 110 aufweisen und können verwendet werden, um die Zellengröße zu verringern und Transistoren mit relativ niedrigem Ansteuerstrom bereitzustellen. Die Finnen 112 können zudem bessere N-Wannen-/P-Wannen-Grenzen aufweisen und können Leckverlust- und Latch-up-Probleme verringern. Das Einbeziehen sowohl der Nanostrukturen 110 als auch der Finnen 112 resultiert in schnellerem SRAM-Betrieb, verringerter Zellengröße (im Vergleich zu den SRAM-Zellen, die nur Nanostrukturen aufweisen), besserem Zellenstrom, geringerer Fehlanpassung der Schwellenspannung (Vt) und niedrigerer Mindestversorgungsspannung (Vccmin).
  • Gemäß einer Ausführungsform weist ein Halbleiterbauelement eine erste Speicherzelle auf, wobei die erste Speicherzelle einen ersten Transistor, der eine erste Kanalregion aufweist, wobei die erste Kanalregion eine erste Vielzahl von Halbleiter-Nanostrukturen aufweist; und einen zweiten Transistor aufweist, der eine zweite Kanalregion aufweist, wobei die zweite Kanalregion eine Halbleiterfinne aufweist. In einer Ausführungsform weist der erste Transistor einen Pull-down-Transistor und der zweite Transistor einen Pull-down-Transistor auf. In einer Ausführungsform weist die erste Speicherzelle ferner einen dritten Transistor auf, der eine dritte Kanalregion aufweist, wobei die dritte Kanalregion eine zweite Vielzahl von Halbleiter-Nanostrukturen aufweist, wobei der dritte Transistor einen Pass-Gate-Transistor aufweist. In einer Ausführungsform sind der erste Transistor und der dritte Transistor in einer NMOS-Region über einem Halbleitersubstrat angeordnet und ist der zweite Transistor in einer PMOS-Region über dem Halbleitersubstrat angeordnet. In einer Ausführungsform weist die erste Speicherzelle ferner einen vierten Transistor, der eine vierte Kanalregion aufweist, wobei die vierte Kanalregion eine dritte Vielzahl von Halbleiter-Nanostrukturen aufweist, wobei der vierte Transistor einen Lese-Pull-down-Transistor aufweist; und einen fünften Transistor auf, der eine fünfte Kanalregion aufweist, wobei die fünfte Kanalregion eine vierte Vielzahl von Halbleiter-Nanostrukturen aufweist, wobei der fünfte Transistor einen Lese-Pass-Gate-Transistor aufweist. In einer Ausführungsform beträgt ein Verhältnis einer Breite der ersten Kanalregion in einer Richtung eines Stromflusses über die erste Kanalregion zu einer Breite der zweiten Kanalregion in einer Richtung eines Stromflusses über die zweite Kanalregion von 3 bis 8.
  • Gemäß einer weiteren Ausführungsform umfasst ein Verfahren Bilden eines Mehrschicht-Halbleiterstapels über einem Halbleitersubstrat, wobei der Mehrschicht-Halbleiterstapel abwechselnde Schichten aus einem ersten Halbleitermaterial und einem von dem ersten Halbleitermaterial verschiedenen zweiten Halbleitermaterial aufweist; Ätzen des Mehrschicht-Halbleiterstapels, um eine das Halbleitersubstrat freilegende erste Öffnung zu bilden; Bilden eines die erste Öffnung füllenden dritten Halbleitermaterials; Ätzen des Mehrschicht-Halbleiterstapels und des Halbleitersubstrats, um eine sich von dem Halbleitersubstrat aus erstreckende erste Nanostruktur zu bilden; und Ätzen des dritten Halbleitermaterials und des Halbleitersubstrats, um eine sich von dem Halbleitersubstrat aus erstreckende erste Finne zu bilden. In einer Ausführungsform umfasst das Verfahren ferner Bilden einer oder mehrerer Vertiefungen durch Ätzen des Mehrschicht-Halbleiterstapels, um die abwechselnden Schichten des Mehrschicht-Halbleiterstapels abzutragen, die das zweite Halbleitermaterial aufweisen, wobei das erste Halbleitermaterial und das dritte Halbleitermaterial Silizium und das zweite Halbleitermaterial Siliziumgermanium enthält. In einer Ausführungsform umfasst das Verfahren ferner Bilden eines die ersten Vertiefungen füllenden und sich entlang Oberseiten und Seitenwänden der ersten Nanostrukturen und der ersten Finne erstreckenden Gate-Stapels. In einer Ausführungsform umfasst das Verfahren ferner Planarisieren des Mehrschicht-Halbleiterstapels und des dritten Halbleitermaterials, wobei eine Oberseite der ersten Nanostruktur mit einer Oberseite der ersten Finne auf gleicher Höhe liegt. In einer Ausführungsform erfolgen das Ätzen des Mehrschicht-Halbleiterstapels und des Halbleitersubstrats zum Bilden der ersten Nanostruktur und das Ätzen des dritten Halbleitermaterials und des Halbleitersubstrats zum Bilden der ersten Finne gleichzeitig. In einer Ausführungsform umfasst das Verfahren ferner Bilden eines Dummy-Gates über der ersten Nanostruktur und der ersten Finne; Ätzen der ersten Nanostruktur, um eine an das Dummy-Gate angrenzende erste Vertiefung zu bilden; Ätzen der ersten Finne, um eine an das Dummy-Gate angrenzende zweite Vertiefung zu bilden; epitaxiales Aufwachsen einer ersten Source-/Drain-Region in der ersten Vertiefung; und epitaxiales Aufwachsen einer zweiten Source-/Drain-Region in der zweiten Vertiefung. In einer Ausführungsform erfolgen das Ätzen der ersten Nanostruktur und das Ätzen der ersten Finne gleichzeitig und erfolgen das epitaxiale Aufwachsen der ersten Source-/Drain-Region und das epitaxiale Aufwachsen der zweiten Source-/Drain-Region gleichzeitig.
  • Gemäß einer weiteren Ausführungsform weist ein Halbleiterbauelement Folgendes auf: eine erste Nanostruktur, die sich von einem Halbleitersubstrat aus in einer ersten Region des Halbleitersubstrats erstreckt, wobei die erste Nanostruktur eine Vielzahl von Halbleiterschichten über dem Halbleitersubstrat aufweist; eine erste Finne, die sich von dem Halbleitersubstrat aus in einer zweiten Region des Halbleitersubstrats erstreckt, wobei die erste Finne ein Halbleitermaterial über dem Halbleitersubstrat aufweist, wobei das Halbleitermaterial eine konstante Zusammensetzung aufweist, wobei eine Oberseite des Halbleitermaterials mit einer Oberseite einer obersten Halbleiterschicht der Vielzahl von Halbleiterschichten auf gleicher Höhe liegt, wobei eine Unterseite des Halbleitermaterials mit einer Unterseite einer untersten Halbleiterschicht der Vielzahl von Halbleiterschichten auf gleicher Höhe liegt; und einen sich über die erste Nanostruktur und die erste Finne erstreckenden Gate-Stapel. In einer Ausführungsform erstreckt sich der Gate-Stapel entlang der Oberseite, Seitenwänden und einer Unterseite der obersten Halbleiterschicht, erstreckt sich der Gate-Stapel entlang einer Oberseite und Seitenwänden der untersten Halbleiterschicht und erstreckt sich der Gate-Stapel entlang der Oberseite und Seitenwänden des Halbleitermaterials. In einer Ausführungsform weist die erste Region eine NMOS-Region und die zweite Region eine PMOS-Region auf. In einer Ausführungsform beträgt ein Verhältnis einer ersten Breite der ersten Nanostruktur zu einer zweiten Breite der ersten Finne von 3 bis 8. In einer Ausführungsform enthalten das Halbleitermaterial und jede Halbleiterschicht der Vielzahl von Halbleiterschichten Silizium. In einer Ausführungsform weist das Halbleiterbauelement ferner eine an den Gate-Stapel angrenzende erste epitaxiale Source-/Drain-Region, wobei die erste epitaxiale Source-/Drain-Region die Halbleiterschichten der Vielzahl von Halbleiterschichten kontaktiert; und eine an den Gate-Stapel angrenzende zweite epitaxiale Source-/Drain-Region auf, wobei die zweite epitaxiale Source-/Drain-Region das Halbleitermaterial kontaktiert. In einer Ausführungsform weist das Halbleiterbauelement ferner Innenspacer auf, die sich zwischen angrenzenden Halbleiterschichten der Vielzahl von Halbleiterschichten erstrecken, wobei die Innenspacer die erste epitaxiale Source-/Drain-Region vom Gate-Stapel trennt.
  • Das Vorstehende umreißt Merkmale verschiedener Ausführungsformen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Für einen Fachmann versteht es sich, dass die vorliegende Offenbarung ohne Weiteres als Grundlage für das Entwerfen oder Modifizieren weiterer Prozesse und Strukturen verwendet werden kann, um die gleichen Zwecke zu verfolgen und/oder die gleichen Vorteile zu erreichen wie die hierin vorgestellten Ausführungsformen. Der Fachmann sollte ferner erkennen, dass solche gleichwertigen Konstrukte nicht vom Grundgedanken und Umfang der vorliegenden Offenbarung abweichen und dass verschiedene Änderungen, Ersetzungen und Abwandlungen am hierin Beschriebenen vorgenommen werden können, ohne vom Grundgedanken und Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Halbleitervorrichtung, die Folgendes aufweist: eine erste Speicherzelle, wobei die erste Speicherzelle Folgendes aufweist: einen ersten Transistor, der eine erste Kanalregion aufweist, wobei die erste Kanalregion eine erste Vielzahl von Halbleiter-Nanostrukturen aufweist; und einen zweiten Transistor, der eine zweite Kanalregion aufweist, wobei die zweite Kanalregion eine Halbleiterfinne aufweist.
  2. Halbleitervorrichtung nach Anspruch 1, wobei der erste Transistor einen Pull-down-Transistor und der zweite Transistor einen Pull-down-Transistor aufweist.
  3. Halbleitervorrichtung nach Anspruch 2, wobei die erste Speicherzelle ferner einen dritten Transistor aufweist, der eine dritte Kanalregion aufweist, wobei die dritte Kanalregion eine zweite Vielzahl von Halbleiter-Nanostrukturen aufweist, wobei der dritte Transistor einen Pass-Gate-Transistor aufweist.
  4. Halbleitervorrichtung nach Anspruch 3, wobei der erste Transistor und der dritte Transistor in einer NMOS-Region über einem Halbleitersubstrat angeordnet sind und wobei der zweite Transistor in einer PMOS-Region über dem Halbleitersubstrat angeordnet ist.
  5. Halbleitervorrichtung nach Anspruch 3 oder 4, wobei die erste Speicherzelle ferner Folgendes aufweist: einen vierten Transistor, der eine vierte Kanalregion aufweist, wobei die vierte Kanalregion eine dritte Vielzahl von Halbleiter-Nanostrukturen aufweist, wobei der vierte Transistor einen Lese-Pull-down-Transistor aufweist; und einen fünften Transistor, der eine fünfte Kanalregion aufweist, wobei die fünfte Kanalregion eine vierte Vielzahl von Halbleiter-Nanostrukturen aufweist, wobei der fünfte Transistor einen Lese-Pass-Gate-Transistor aufweist.
  6. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei ein Verhältnis einer Breite der ersten Kanalregion in einer Richtung eines Stromflusses über die erste Kanalregion zu einer Breite der zweiten Kanalregion in einer Richtung eines Stromflusses über die zweite Kanalregion von 3 bis 8 beträgt.
  7. Verfahren, umfassend: Bilden eines Mehrschicht-Halbleiterstapels über einem Halbleitersubstrat, wobei der Mehrschicht-Halbleiterstapel abwechselnde Schichten aus einem ersten Halbleitermaterial und einem von dem ersten Halbleitermaterial verschiedenen zweiten Halbleitermaterial aufweist; Ätzen des Mehrschicht-Halbleiterstapels, um eine das Halbleitersubstrat freilegende erste Öffnung zu bilden; Bilden eines die erste Öffnung füllenden dritten Halbleitermaterials; Ätzen des Mehrschicht-Halbleiterstapels und des Halbleitersubstrats, um eine sich von dem Halbleitersubstrat aus erstreckende erste Nanostruktur zu bilden; und Ätzen des dritten Halbleitermaterials und des Halbleitersubstrats, um eine sich von dem Halbleitersubstrat aus erstreckende erste Finne zu bilden.
  8. Verfahren nach Anspruch 7, ferner umfassend Bilden einer oder mehrerer Vertiefungen durch Ätzen des Mehrschicht-Halbleiterstapels, um die abwechselnden Schichten des Mehrschicht-Halbleiterstapels abzutragen, die das zweite Halbleitermaterial aufweisen, wobei das erste Halbleitermaterial und das dritte Halbleitermaterial Silizium und das zweite Halbleitermaterial Siliziumgermanium enthält.
  9. Verfahren nach Anspruch 8, ferner umfassend Bilden eines die ersten Vertiefungen füllenden und sich entlang Oberseiten und Seitenwänden der ersten Nanostrukturen und der ersten Finne erstreckenden Gate-Stapels.
  10. Verfahren nach einem der vorhergehenden Ansprüche 7 bis 9, ferner umfassend Planarisieren des Mehrschicht-Halbleiterstapels und des dritten Halbleitermaterials, wobei eine Oberseite der ersten Nanostruktur mit einer Oberseite der ersten Finne auf gleicher Höhe liegt.
  11. Verfahren nach einem der vorhergehenden Ansprüche 7 bis 10, wobei das Ätzen des Mehrschicht-Halbleiterstapels und des Halbleitersubstrats zum Bilden der ersten Nanostruktur und das Ätzen des dritten Halbleitermaterials und des Halbleitersubstrats zum Bilden der ersten Finne gleichzeitig erfolgen.
  12. Verfahren nach einem der vorhergehenden Ansprüche 7 bis 11, das ferner Folgendes umfasst: Bilden eines Dummy-Gates über der ersten Nanostruktur und der ersten Finne; Ätzen der ersten Nanostruktur, um eine an das Dummy-Gate angrenzende erste Vertiefung zu bilden; Ätzen der ersten Finne, um eine an das Dummy-Gate angrenzende zweite Vertiefung zu bilden; epitaxiales Aufwachsen einer ersten Source-/Drain-Region in der ersten Vertiefung; und epitaxiales Aufwachsen einer zweiten Source-/Drain-Region in der zweiten Vertiefung.
  13. Verfahren nach Anspruch 12, wobei das Ätzen der ersten Nanostruktur und das Ätzen der ersten Finne gleichzeitig erfolgen und das epitaxiale Aufwachsen der ersten Source-/Drain-Region und das epitaxiale Aufwachsen der zweiten Source-/Drain-Region gleichzeitig erfolgen.
  14. Halbleitervorrichtung, die Folgendes aufweist: eine erste Nanostruktur, die sich von einem Halbleitersubstrat aus in einer ersten Region des Halbleitersubstrats erstreckt, wobei die erste Nanostruktur eine Vielzahl von Halbleiterschichten über dem Halbleitersubstrat aufweist; eine erste Finne, die sich von dem Halbleitersubstrat aus in einer zweiten Region des Halbleitersubstrats erstreckt, wobei die erste Finne ein Halbleitermaterial über dem Halbleitersubstrat aufweist, wobei das Halbleitermaterial eine konstante Zusammensetzung aufweist, wobei eine Oberseite des Halbleitermaterials mit einer Oberseite einer obersten Halbleiterschicht der Vielzahl von Halbleiterschichten auf gleicher Höhe liegt, wobei eine Unterseite des Halbleitermaterials mit einer Unterseite einer untersten Halbleiterschicht der Vielzahl von Halbleiterschichten auf gleicher Höhe liegt; und einen sich über die erste Nanostruktur und die erste Finne erstreckenden Gate-Stapel.
  15. Halbleitervorrichtung nach Anspruch 14, wobei sich der Gate-Stapel entlang der Oberseite, Seitenwänden und einer Unterseite der obersten Halbleiterschicht erstreckt, sich der Gate-Stapel entlang einer Oberseite und Seitenwänden der untersten Halbleiterschicht erstreckt und sich der Gate-Stapel entlang der Oberseite und Seitenwänden des Halbleitermaterials erstreckt.
  16. Halbleitervorrichtung nach Anspruch 14 oder 15, wobei die erste Region eine NMOS-Region und die zweite Region eine PMOS-Region aufweist.
  17. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche 14 bis 16, wobei ein Verhältnis einer ersten Breite der ersten Nanostruktur zu einer zweiten Breite der ersten Finne von 3 bis 8 beträgt.
  18. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche 14 bis 17, wobei das Halbleitermaterial und jede Halbleiterschicht der Vielzahl von Halbleiterschichten Silizium enthalten.
  19. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche 14 bis 18, die ferner Folgendes aufweist: eine an den Gate-Stapel angrenzende erste epitaxiale Source-/Drain-Region, wobei die erste epitaxiale Source-/Drain-Region die Halbleiterschichten der Vielzahl von Halbleiterschichten kontaktiert; und eine an den Gate-Stapel angrenzende zweite epitaxiale Source-/Drain-Region, wobei die zweite epitaxiale Source-/Drain-Region das Halbleitermaterial kontaktiert.
  20. Halbleitervorrichtung nach Anspruch 19, die ferner Innenspacer aufweist, die sich zwischen angrenzenden Halbleiterschichten der Vielzahl von Halbleiterschichten erstrecken, wobei die Innenspacer die erste epitaxiale Source-/Drain-Region vom Gate-Stapel trennt.
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