DE102020114996A1 - Halbleitervorrichtung und verfahren zum ausbilden von dieser - Google Patents

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Yu Wang
Kuo-Bin Huang
Ming-Hsi Yeh
Po-Nan Yeh
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Ein Verfahren zur Herstellung einer Halbleitervorrichtung umfasst: Bilden eines Metallkontakts auf einem Substrat, Bilden eines ersten Dielektrikums auf dem Metallkontakt, Bilden einer ersten Öffnung im ersten Dielektrikum, und Durchführen eines Nassätzens an einer unteren Fläche der ersten Öffnung durch die erste Ätzstoppschicht (ESL) über dem Metallkontakt. Das Nassätzen bildet eine erste Aussparung in einer oberen Oberfläche des Metallkontakts aus. Eine obere Breite der ersten Aussparung ist kleiner als eine untere Breite der ersten Aussparung. Ein erstes leitfähiges Merkmal wird in der ersten Aussparung und der ersten Öffnung gebildet.

Description

  • STAND DER TECHNIK
  • Halbleitervorrichtungen werden in einer Vielfalt von elektronischen Anwendungen, wie zum Beispiel Personalcomputern, Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten, verwendet. Halbleitervorrichtungen werden in der Regel hergestellt, indem sequenziell isolierende oder dielektrische Schichten, leitfähige Schichten und Halbleitermaterialschichten über einem Halbleitersubstrat abgeschieden werden, und die verschiedenen Materialschichten unter Verwendung von Lithografie strukturiert werden, um Schaltungskomponenten und -elemente darauf zu bilden.
  • Die Halbleiterindustrie verbessert beständig die Integrationsdichte verschiedener elektronischer Komponenten (z.B. Transistoren, Dioden, Widerstände, Kondensatoren usw.), indem die minimale Merkmalgröße fortlaufend reduziert wird, was ermöglicht, dass mehr Komponenten in eine bestimmte Fläche integriert werden. Mit der Reduzierung der kleinsten Merkmalgrößen treten jedoch zusätzliche Probleme zutage, die angegangen werden müssen.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der nachstehenden ausführlichen Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein
    • 1 zeigt ein Beispiel eines FinFET in einer dreidimensionalen Ansicht gemäß einigen Ausführungsformen.
    • 2, 3, 4, 5, 6, 7, 8A, 8B, 9A, 9B, 10A, 10B, 10C, 10D, 11A, 11B, 12A, 12B, 13A, 13B, 14A, 14B, 14C, 15A, 15B, 16A, 16B, 17A, 17B, 18, 19A, 19B, 20, 21, 22, 23, 24, 25 und 26 Querschnittsansichten von Zwischenstufen beim Herstellen von FinFETs gemäß einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die nachstehende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale der Erfindung bereit. Konkrete Beispiele von Komponenten und Anordnungen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese stellen selbstverständlich lediglich Beispiele dar und sind nicht im beschränkenden Sinne gedacht. Zum Beispiel kann das Bilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachstehenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt gebildet werden, und kann ebenfalls Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal gebildet werden können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung geschieht zum Zweck der Einfachheit und Klarheit und sie schreibt an sich keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Ausgestaltungen vor.
  • Außerdem können hierin Begriffe, die sich auf räumliche Relativität beziehen, wie z.B. „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, zur Erleichterung der Besprechung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal (zu anderen Elementen oder Merkmalen), wie in den Zeichnungen dargestellt, zu beschreiben. Die Begriffe, die räumliche Relativität betreffen, sollen verschiedene Ausrichtungen der verwendeten oder betriebenen Vorrichtung zusätzlich zu der in den Zeichnungen dargestellten Ausrichtung umfassen. Die Vorrichtung kann auf eine andere Weise ausgerichtet sein (um 90 Grad gedreht oder anders ausgerichtet) und die hier verwendeten Bezeichnungen, die räumliche Relativität betreffen, können gleichermaßen dementsprechend ausgelegt werden.
  • Es werden Metallstopfen, die auch als leitfähige Durchkontaktierungen bezeichnet werden und die unter Verwendung von Nassätzprozessen gebildet werden, und die Verfahren zu deren Ausbildung gemäß einigen Ausführungsformen bereitgestellt. Die Zwischenstufen des Bildens der Metallstopfen sind gemäß einigen Ausführungsformen dargestellt. Einige Abwandlungen einiger Ausführungsformen werden besprochen. In den verschiedenen Ansichten und Ausführungsbeispielen werden gleiche Bezugszeichen verwendet, um auf gleiche Elemente zu verweisen. In einigen dargestellten Ausführungsformen wird das Bilden von Fin-Feldeffekttransistoren (FinFETs) als ein Beispiel verwendet, um das Konzept der vorliegenden Offenbarung zu erläutern. Andere Typen von Transistoren, wie z.B. planare Transistoren, Gate-all-Around-Transistoren (GAA-Transistoren) oder dergleichen, können ebenfalls die Ausführungsformen der vorliegenden Offenbarung anwenden. Ausführungsformen, die hier besprochen werden, sollen Beispiele bereitstellen, um ein Herstellen oder Verwenden des Gegenstands dieser Offenbarung zu ermöglichen, und ein Durchschnittsfachmann wird Modifikationen leicht verstehen, die vorgenommen werden können, während der betrachtete Umfang verschiedener Ausführungsformen erhalten bleibt. Gleiche Bezugsnummern- und - zeichen in den nachstehenden Zeichnungen beziehen sich auf gleiche Komponenten. Obwohl Ausführungsformen von Verfahren derart besprochen werden können, dass sie in einer bestimmten Reihenfolge durchgeführt werden, können andere Ausführungsformen von Verfahren in einer beliebigen logischen Reihenfolge durchgeführt werden.
  • In hier offenbarten Ausführungsformen können Verfahren für einen Nassätzprozess, der für nasse Durchbrüche von Kontaktätzstoppschichten (CESLs) angewendet wird, spezifische CESL-Profile erzeugen, die anschließend gebildete Metallkontaktstopfen verstärken können. Vorteilhafte Merkmale einer oder mehrerer hier offenbarter Ausführungsformen können größere Kontaktflächen aufweisen, was zu einem niedrigeren Kontaktwiderstand für Metallkontaktstopfen führt und kritische Abmessungen von CESLs einstellt, ohne dass Materialabmessungen von dielektrischen Zwischenschichten (ILD) beeinflusst werden. Laterale Steuerung des CESL-Ätzens kann durch den Charakter des Nassätzprozesses ausgeübt werden, was ein Kurzschließen von Metallgates mit Source/Draingebieten verhindern kann. Neben den hier offenbarten Ausführungsformen können Ausführungsformen weitgehend in Halbleiter-Middle-End-of-Line-Prozessen (MEoL-Prozessen) und -Back-End-of-Line-Prozessen (BEoL-Prozessen) verwendet werden, welche Prozesse zum Bilden leitfähiger Durchkontaktierungen oder zum Durchführen einer Reinigung nach einem Ätzen von Durchkontaktierungen umfassen, jedoch nicht darauf beschränkt sind.
  • 1 zeigt ein Beispiel eines FinFET in einer dreidimensionalen Ansicht gemäß einigen Ausführungsformen. Der FinFET weist eine Finne 52 auf einem Substrat 50 (z.B. einem Halbleitersubstrat) auf. Isolationsgebiete 56 werden im Substrat 50 angeordnet, und die Finne 52 steht über benachbarten Isolationsgebieten 34 und aus dem Raum zwischen ihnen hervor. Obwohl die Isolationsgebiete 56 derart beschrieben/dargestellt sind, dass sie vom Substrat 50 separat sind, kann, wie hier verwendet, der Begriff „Substrat“ verwendet werden, um ausschließlich auf das Halbleitersubstrat oder ein Halbleitersubstrat samt Isolationsgebieten zu verweisen. Obwohl die Finne 52 als ein einzelnes durchgehendes Material wie das Substrat 50 dargestellt ist, können außerdem die Finne 52 und/oder das Substrat 50 ein einzelnes Material oder mehrere Materialien aufweisen. In diesem Kontext bezieht sich die Finne 52 auf den Abschnitt, der sich zwischen den benachbarten Isolationsgebieten 56 erstreckt.
  • Eine Gatedielektrikumsschicht 92 befindet sich entlang von Seitenwänden und über einer oberen Oberfläche der Finne 52, und eine Gateelektrode 94 befindet sich über der Gatedielektrikumsschicht 92. Source/Draingebiete 82 sind auf gegenüberliegenden Seiten der Finne 52 in Bezug auf die Gatedielektrikumsschicht 92 und die Gateelektrode 94 angeordnet. 1 zeigt ferner Referenzquerschnitte, die in späteren Zeichnungen verwendet werden. Ein Querschnitt A-A verläuft entlang einer Längsachse der Gateelektrode 94 und zum Beispiel in einer Richtung senkrecht zur Richtung eines Stromflusses zwischen den Source/Draingebieten 82 des FinFET. Ein Querschnitt B-B ist senkrecht zum Querschnitt A-A und verläuft entlang einer Längsachse der Finne 52 und zum Beispiel in einer Richtung eines Stromflusses zwischen den Source/Draingebieten 82 des FinFET. Der Querschnitt C-C ist zum Querschnitt A-A parallel und erstreckt sich durch ein Source/Draingebiet des FinFET. Nachfolgende Zeichnungen beziehen sich zur Klarheit auf diese Referenzquerschnitte.
  • Einige hier besprochene Ausführungsformen werden im Kontext von FinFETs diskutiert, die unter Verwendung eines Gate-Zuletzt-Prozesses gebildet werden. In anderen Ausführungsformen kann ein Gate-Zuerst-Prozess verwendet werden. Außerdem ziehen einige Ausführungsformen Aspekte in Betracht, die in planaren Vorrichtungen, wie z.B. planaren FETs, verwendet werden.
  • 2 bis 26 sind Querschnittsansichten von Zwischenstufen beim Herstellen von FinFETs gemäß einigen Ausführungsformen. 2 bis 7 zeigen einen in 1 dargestellten Referenziuerschnitt A-A, mit der Ausnahme von mehrfachen Finnen/FinFETs. 8A, 9A, 10A, 11A, 12A, 13A, 14A, 15A und 16A sind entlang des in 1 dargestellten Referenzquerschnitts A-A gezeigt, und 8B, 9B, 10B, 11B, 12B, 13B, 14B, 14C, 15B, 16B, 17A, 17B, 18, 19A, 19B, 20, 21, 22, 23, 24, 25 und 26 sind entlang eines in 1 dargestellten ähnlichen Querschnitts B-B dargestellt, mit der Ausnahme von mehreren Finnen/FinFETs. 10C und 10D sind entlang eines in 1 dargestellten Referenzquerschnitts C-C dargestellt, mit der Ausnahme von mehrfachen Finnen/FinFETs.
  • In 2 wird ein Substrat 50 bereitgestellt. Das Substrat 50 kann ein Halbleitersubstrat, wie z.B. ein Bulk-Halbleiter, ein SOI-Substrat (Halbleiter auf einem Isolator) oder dergleichen sein, das dotiert (z.B. mit einem p- oder einem n-Dotierstoff) oder undotiert sein kann. Das Substrat 50 kann ein Wafer, wie z.B. ein Silizium-Wafer, sein. Im Allgemeinen ist ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, die auf einer Isolationsschicht gebildet wird. Die Isolationsschicht kann zum Beispiel eine vergrabene Oxid-Schicht (BOX-Schicht), eine Siliziumoxidschicht oder dergleichen sein. Die Isolationsschicht wird auf einem Substrat, typischerweise einem Silizium- oder Glassubstrat, bereitgestellt. Andere Substrate, wie z.B. ein mehrschichtiges oder ein Gradientensubstrat, können ebenfalls verwendet werden. In einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 aufweisen: Silizium; Germanium; einen Verbindungshalbleiter, der Siliziumkarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid aufweist; einen Legierungshalbleiter, der Siliziumgermanium, Gallium-Arsenidphosphid, Aluminium-Indium-Arsenid, Aluminium-Gallium-Arsenid, Gallium-Indium-Arsenid, Gallium-IndiumPhosphid, und/oder Gallium-Indium-Arsenid-Phosphid aufweist, oder Kombinationen davon.
  • Das Substrat 50 weist ein Gebiet 50N und ein Gebiet 50P auf. Das Gebiet 50N kann zum Bilden von n-Vorrichtungen, wie z.B. NMOS-Transistoren, z.B. n-FinFETs, vorgesehen sein. Das Gebiet 50P kann zum Bilden von p-Vorrichtungen, wie z.B. von PMOS-Transistoren, z.B. p-FinFETs, vorgesehen sein. Das Gebiet 50N kann vom Gebiet 50P physisch getrennt sein (wie durch eine Trennung 51 dargestellt), und eine beliebige Anzahl von Vorrichtungsmerkmalen (z.B. andere aktive Vorrichtungen, dotierte Gebiete, Isolationsstrukturen usw.) kann zwischen dem Gebiet 50N und dem Gebiet 50P angeordnet werden.
  • In 3 werden Finnen 52 im Substrat 50 gebildet. Die Finnen 52 sind Halbleiterstege. In einigen Ausführungsformen können die Finnen 52 im Substrat 50 durch Ätzen von Gräben im Substrat 50 gebildet werden. Das Ätzen kann ein beliebiger geeigneter Ätzprozess sein, wie z.B. ein reaktives Ionenätzen (RIE), Neutralstrahlätzen (Neutral Beam Etch, NBE), dergleichen oder eine Kombination davon. Das Ätzen kann anisotrop sein.
  • Die Finnen können mithilfe eines beliebigen geeigneten Verfahrens strukturiert werden. Zum Beispiel können die Finnen unter Verwendung eines oder mehrerer fotolithografischer Prozesse, die Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse umfassen, strukturiert werden. Im Allgemeinen kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse fotolithografische und selbstjustierende Prozesse, wodurch ermöglicht wird, dass Strukturen erzeugt werden, die zum Beispiel kleinere Pitches aufweisen als dies ansonsten unter Verwendung eines einzelnen direkten fotolithografischen Prozesses erzielbar ist. Zum Beispiel wird in einer Ausführungsform eine Opferschicht über einem Substrat gebildet und unter Verwendung eines fotolithografischen Prozesses strukturiert. Spacer werden entlang der strukturierten Opferschicht unter Verwendung eines Selbstjustierungsprozesses gebildet. Die Opferschicht wird dann entfernt und die verbleibenden Spacer können dann zum Strukturieren der Finnen verwendet werden. In einigen Ausführungsformen kann die Maske (oder eine andere Schicht) auf den Finnen 52 verbleiben.
  • In 4 wird ein Isolationsmaterial 54 über dem Substrat 50 und zwischen benachbarten Finnen 50 gebildet. Das Isolationsmaterial 54 kann ein Oxid, wie z.B. Siliziumoxid, ein Nitrid, dergleichen oder eine Kombination davon sein, und kann mithilfe einer chemischen Gasphasenabscheidung unter Verwendung von hochdichtem Plasma (HDP-CVD), einer FCVD (Flowable CVD) (z.B. einer CVD-basierten Materialabscheidung in einem Fernplasmasystem und einem anschließenden Härten, um es in ein anderes Material, wie z.B. ein Oxid, umzuwandeln), dergleichen oder einer Kombination davon gebildet werden. Andere Isolationsmaterialien, die mithilfe eines beliebigen geeigneten Prozesses gebildet werden, können verwendet werden. In der dargestellten Ausführungsform ist das Isolationsmaterial 54 Siliziumoxid, das mithilfe eines FCVD-Prozesses gebildet wird. Ein Temperierungsprozess kann durchgeführt werden, nachdem das Isolationsmaterial gebildet wurde. In einer Ausführungsform wird das Isolationsmaterial 54 derart gebildet, dass überschüssiges Isolationsmaterial 54 die Finnen 52 abdeckt. Obwohl das Isolationsmaterial 54 als eine Einzelschicht dargestellt ist, können einige Ausführungsformen mehrere Schichten verwenden. Zum Beispiel kann in einigen Ausführungsformen ein Liner (nicht dargestellt) zuerst entlang einer Fläche des Substrats 50 und der Finnen 52 gebildet werden. Danach kann ein Füllmaterial, wie z.B. jene, die vorstehend besprochen wurden, über dem Liner gebildet werden.
  • In 5 wird ein Entfernungsprozess auf das Isolationsmaterial 54 angewendet, um überschüssiges Isolationsmaterial 54 über den Finnen 52 zu entfernen. In einigen Ausführungsformen kann ein Planarisierungsprozess, wie z.B. ein chemisch-mechanisches Polieren (CMP), ein Rückätzprozess, Kombinationen davon oder dergleichen, verwendet werden. Der Planarisierungsprozess legt die Finnen 52 frei, so dass sich obere Oberflächen der Finnen 52 und das Isolationsmaterial 54 auf gleicher Höhe befinden, nachdem der Planarisierungsprozess abgeschlossen wurde. In Ausführungsformen, in denen eine Maske auf den Finnen 52 verbleibt, kann der Planarisierungsprozess die Maske freilegen oder die Maske entfernen, so dass sich jeweils obere Oberflächen von der Maske bzw. der Finnen 52 und das Isolationsmaterial 54 auf gleicher Höhe befinden, nachdem der Planarisierungsprozess abgeschlossen wurde.
  • In 6 wird das Isolationsmaterial 54 ausgespart, um STI-Gebiete (Shallow Trench Isolation) 56 zu bilden. Das Isolationsmaterial 54 wird derart ausgespart, dass obere Abschnitte der Finnen 52 im Gebiet 50N und im Gebiet 50P aus dem Raum zwischen benachbarten STI-Gebieten 56 hervorstehen. Außerdem können die oberen Oberflächen der STI-Gebiete 56 eine flache Fläche, wie dargestellt, eine konvexe Fläche, eine konkave Fläche (wie z.B. eine Wölbung) oder eine Kombination davon aufweisen. Die oberen Oberflächen der STI-Gebiete 56 können flach, konvex und/oder konkav mithilfe eines geeigneten Ätzens gebildet werden. Die STI-Gebiete 56 können unter Verwendung eines geeigneten Ätzprozesses, wie z.B. eines, der gegenüber dem Material des Isolationsmaterials 54 selektiv ist (der z.B. das Material des Isolationsmaterials 54 mit einer schnelleren Rate ätzt als das Material der Finnen 52), ausgespart werden. Zum Beispiel kann ein Oxidentfernen, das zum Beispiel verdünnte Flusssäure (dHF) benutzt, verwendet werden.
  • Der in Bezug auf 2 bis 6 beschriebene Prozess ist lediglich ein Beispiel dessen, wie die Finnen 52 gebildet werden können. In einigen Ausführungsformen können die Finnen mithilfe eines epitaktischen Aufwachsprozesses gebildet werden. Zum Beispiel kann eine dielektrische Schicht über einer oberen Oberfläche des Substrats 50 gebildet werden, und Gräben können durch die dielektrische Schicht geätzt werden, um das darunterliegende Substrat 50 freizulegen. Homoepitaktische Strukturen können in den Gräben epitaktisch aufgewachsen werden, und die dielektrische Schicht kann derart ausgespart werden, dass die homoepitaktischen Strukturen von der dielektrischen Schicht hervorstehen, um Finnen zu bilden. Außerdem können in einigen Ausführungsformen Heteroepitaxiestrukturen für die Finnen 52 verwendet werden. Zum Beispiel können die Finnen 52 in 5 ausgespart werden, und ein von den Finnen 52 verschiedenes Material kann epitaktisch über den ausgesparten Finnen 52 aufgewachsen werden. In solchen Ausführungsformen weisen die Finnen 52 das ausgesparte Material sowie das über dem ausgesparten Material epitaktisch aufgewachsene Material auf. In einer noch weiteren Ausführungsform kann eine dielektrische Schicht über einer oberen Oberfläche des Substrats 50 gebildet werden, und Gräben können durch die dielektrische Schicht geätzt werden. Heteroepitaktische Strukturen können dann in den Gräben unter Verwendung eines vom Substrat 50 verschiedenen Materials epitaktisch aufgewachsen werden, und die dielektrische Schicht kann derart ausgespart werden, dass die heteroepitaktischen Strukturen von der dielektrischen Schicht hervorstehen, um die Finnen 52 zu bilden. In einigen Ausführungsformen, in denen Homoepitaxie- oder Heteroepitaxiestrukturen epitaktisch aufgewachsen werden, können die epitaktisch aufgewachsenen Materialien während des Aufwachsens in-situ dotiert werden, was vorherige und anschließende Implantationen vermeiden kann, obwohl eine In-situ- und Implantationsdotierung zusammen verwendet werden können.
  • Noch weiter kann es vorteilhaft sein, ein Material im Gebiet 50N (z.B. einem NMOS-Gebiet) aufzuwachsen, das vom Material im Gebiet 50P (z.B. einem PMOS-Gebiet) verschieden ist. In verschiedenen Ausführungsformen können obere Abschnitte der Finnen 52 aus Siliziumgermanium (SixGe1-x, wobei x im Bereich von 0 bis 1 liegen kann), Siliziumkarbid, reinem oder im Wesentlichen reinem Germanium, einem III-V-Verbindungshalbleiter, einem II-VI Verbindungshalbleiter oder dergleichen gebildet werden. Zum Beispiel weisen die verfügbaren Materialien zum Bilden eines III-V-Verbindungshalbleiters: Indiumarsenid, Aluminiumarsenid, Galliumarsenid, Indiumphosphid, Galliumnitrid, Indium-Galliumarsenid, Indium-Aluminiumarsenid, Galliumantimonid, Aluminiumantimonid, Aluminiumphosphid, Galliumphosphid und dergleichen, sind aber nicht darauf beschränkt.
  • Außerdem können in 6 geeignete Wannen (nicht dargestellt) in den Finnen 52 und/oder dem Substrat 50 gebildet werden. In einigen Ausführungsformen kann eine P-Wanne im Gebiet 50N gebildet werden, und eine N-Wanne kann im Gebiet 50P gebildet werden. In einigen Ausführungsformen wird eine P-Wanne oder eine N-Wanne sowohl im Gebiet 50N als auch im Gebiet 50P gebildet.
  • In den Ausführungsformen mit verschiedenen Wannentypen, können die verschiedenen Implantationsschritte für das Gebiet 50N und das Gebiet 50P unter Verwendung eines Fotolacks oder anderer Masken (nicht dargestellt) erzielt werden. Zum Beispiel kann ein Fotolack über den Finnen 52 und den STI-Gebieten 56 im Gebiet 50N gebildet werden. Der Fotolack wird strukturiert, um das Gebiet 50P des Substrats 50, wie z.B. ein PMOS-Gebiet, freizulegen. Der Fotolack kann unter Verwendung einer Rotationsbeschichtungstechnik gebildet werden und kann unter Verwendung geeigneter fotolithografischer Techniken strukturiert werden. Nachdem der Fotolack strukturiert wurde, wird eine n-Verunreinigungsimplantation im Gebiet 50P durchgeführt, und der Fotolack kann als eine Maske wirken, um im Wesentlichen zu verhindern, dass n-Verunreinigungen in das Gebiet 50N, wie z.B. ein NMOS-Gebiet, implantiert werden. Die n-Verunreinigungen können Phosphor, Arsen, Antimon oder dergleichen sein, die in das Gebiet bis zu einer Konzentration von kleiner gleich 1018 cm-3, wie z.B. in einem Bereich von etwa 1016 cm-3 und etwa 1018 cm-3, implantiert werden. Nach der Implantation wird der Fotolack, z.B. mithilfe eines geeigneten Veraschungsprozesses, entfernt.
  • Nach der Implantation im Gebiet 50P wird ein Fotolack über den Finnen 52 und den STI-Gebieten 56 im Gebiet 50P gebildet. Der Fotolack wird strukturiert, um das Gebiet 50N des Substrats 50, wie z.B. das NMOS-Gebiet, freizulegen. Der Fotolack kann durch Verwenden einer Rotationsbeschichtungstechnik gebildet werden und kann unter Verwendung geeigneter fotolithografischer Techniken strukturiert werden. Nachdem der Fotolack strukturiert wurde, kann eine p-Verunreinigungsimplantation im Gebiet 50N durchgeführt werden, und der Fotolack kann als eine Maske wirken, um im Wesentlichen zu verhindern, dass p-Verunreinigungen in das Gebiet 50P, wie z.B. das PMOS-Gebiet, implantiert werden. Die p-Verunreinigungen können Bor, Borfluorid, Indium oder dergleichen sein, die in das Gebiet bis zu einer Konzentration von kleiner gleich 1018 cm-3, wie z.B. in einem Bereich von etwa 1016 cm-3 bis etwa 1018 cm-3, implantiert werden. Nach der Implantation kann der Fotolack, z.B. mithilfe eines geeigneten Veraschungsprozesses, entfernt werden.
  • Nach den Implantationen des Gebiets 50N und des Gebiets 50P kann ein Tempern durchgeführt werden, um Implantationsschäden zu beheben und die p- und/oder n-Verunreinigungen, die implantiert wurden, zu aktivieren. In einigen Ausführungsformen können die aufgewachsenen Materialien epitaktischer Finnen während des Aufwachsens in-situ dotiert werden, was die Implantationen vermeiden kann, obwohl eine In-situ- und Implantationsdotierung zusammen verwendet werden können.
  • In 7 wird eine Dummy-Dielektrikumsschicht 60 auf den Finnen 52 gebildet. Die Dummy-Dielektrikumsschicht 60 kann zum Beispiel Siliziumoxid, Siliziumnitrid, eine Kombination davon oder dergleichen sein und kann gemäß geeigneten Techniken abgeschieden oder thermisch aufgewachsen werden. Eine Dummy-Gateschicht 62 wird über der Dummy-Dielektrikumsschicht 60 gebildet und eine Maskenschicht 64 wird über der Dummy-Gateschicht 62 gebildet. Die Dummy-Gateschicht 62 kann über der Dummy-Dielektrikumsschicht 60 abgeschieden und dann z.B. mithilfe eines CMP, planarisiert werden. Die Maskenschicht 64 kann über der Dummy-Gateschicht 62 abgeschieden werden. Die Dummy-Gateschicht 62 kann ein leitfähiges oder nicht leitfähiges Material sein und kann aus einer Gruppe ausgewählt werden, die amorphes Silizium, polykristallines Silizium (Polysilizium), polykristallines Siliziumgermanium (Poly-SiGe) metallische Nitride, metallische Silizide, metallische Oxide und Metalle aufweist. Die Dummy-Gateschicht 62 kann mithilfe einer physikalischen Gasphasenabscheidung (PVD), einer CVD, einer Sputter-Abscheidung oder anderer im Stand der Technik bekannter und zum Abscheiden des ausgewählten Materials verwendeter Techniken abgeschieden werden. Die Dummy-Gateschicht 62 kann aus anderen Materialien hergestellt werden, die eine hohe Ätzselektivität vom Ätzen von Isolationsgebieten aufweisen. Die Maskenschicht 64 kann zum Beispiel Siliziumnitrid, Siliziumoxinitrid oder dergleichen aufweisen. In diesem Beispiel werden eine einzelne Dummy-Gateschicht 62 und eine einzelne Maskenschicht 64 über dem Gebiet 50N und dem Gebiet 50P gebildet. Es ist zu beachten, dass die Dummy-Dielektrikumsschicht 60 nur zu Veranschaulichungszwecken derart gezeigt ist, dass sie lediglich die Finnen 52 abdeckt. In einigen Ausführungsformen kann die Dummy-Dielektrikumsschicht 60 derart abgeschieden werden, dass die Dummy-Dielektrikumsschicht 60 die STI-Gebiete 56 abdeckt, indem sie sich zwischen der Dummy-Gateschicht 62 und den STI-Gebieten 56 erstreckt.
  • 8A bis 16B zeigen verschiedene zusätzliche Schritte beim Herstellen von Vorrichtungen der Ausführungsformen. 8A bis 16B zeigen Merkmale entweder im Gebiet 50N oder dem Gebiet 50P. Zum Beispiel können die in 8A bis 16B dargestellten Strukturen sowohl auf das Gebiet 50N als auch das Gebiet 50P anwendbar sein. Unterschiede (falls vorhanden) in den Strukturen des Gebiets 50N und des Gebiets 50P werden im Text beschrieben, der jede Figur begleitet.
  • In 8A und 8B kann die Maskenschicht 64 (siehe 7) unter Verwendung geeigneter fotolithografischer und Ätztechniken strukturiert werden, um Masken 74 zu bilden. Die Struktur der Masken 74 kann dann auf die Dummy-Gateschicht 62 übertragen werden. In einigen Ausführungsformen (nicht dargestellt) kann die Struktur der Masken 74 auch auf die Dummy-Dielektrikumsschicht 60 mithilfe einer geeigneten Ätztechnik übertragen werden, um Dummy-Gates 72 zu bilden. Die Dummy-Gates 72 decken jeweilige Kanalgebiete 58 der Finnen 52 ab. Die Struktur der Masken 74 kann verwendet werden, um jedes von den Dummy-Gates 72 von benachbarten Dummy-Gates physisch zu trennen. Die Dummy-Gates 72 können auch eine Längsrichtung aufweisen, die zur Längsrichtung jeweiliger epitaktischen Finnen 52 im Wesentlichen senkrecht ist.
  • Ferner können in 8A und 8B Gateversiegelungsspacer 80 auf freigelegten Flächen der Dummy-Gates 72, der Masken 74 und/oder der Finnen 52 gebildet werden. Eine thermische Oxidation oder eine Abscheidung, auf die ein anisotropes Ätzen folgt, kann die Gateversiegelungsspacer 80 bilden. Die Gateversiegelungsspacer 80 können aus Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid oder dergleichen gebildet werden.
  • Nach dem Bilden der Gateversiegelungsspacer 80, können Implantationen für schwach dotierte Source/Draingebiete (LDD) (nicht explizite dargestellt) durchgeführt werden. In den Ausführungsformen mit verschiedenen Vorrichtungstypen kann ähnlich den vorstehend in 6 besprochenen Implantationen eine Maske, wie z.B. ein Fotolack, über dem Gebiet 50N gebildet werden, während das Gebiet 50P freigelegt ist, und Verunreinigungen geeigneten Typs (z.B. p-Typs) können in die freigelegten Finnen 52 im Gebiet 50P implantiert werden. Die Maske kann dann entfernt werden. Anschließend kann eine Maske, wie z.B. ein Fotolack, über dem Gebiet 50N gebildet werden, während das Gebiet 50N freigelegt ist, und Verunreinigungen geeigneten Typs (z.B. n-Typs) können in die freigelegten Finnen 52 im Gebiet 50N implantiert werden. Die Maske kann dann entfernt werden. Die n-Verunreinigungen können beliebige von den vorstehend besprochenen n-Verunreinigungen sein, und die p-Verunreinigungen können beliebige von den vorstehend besprochenen p-Verunreinigungen sein. Die schwach dotierten Source/Draingebiete können eine Konzentration von Verunreinigungen von etwa 1015 cm-3 bis etwa 1019 cm-3 aufweisen. Ein Tempern kann verwendet werden, um Implantationsschäden zu reparieren, und um die implantierten Verunreinigungen zu aktivieren.
  • In 9A und 9B werden Gatespacer 86 auf den Gateversiegelungsspacern 80 entlang von Seitenwänden der Dummy-Gates 72 und der Masken 74 gebildet. Die Gatespacer 86 können durch konformes Abscheiden eines Isolationsmaterials und anschließendes anisotropes Ätzen des Isolationsmaterials gebildet werden. Das Isolationsmaterial der Gatespacer 86 kann Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, Siliziumkohlenstoffnitrid, eine Kombination davon oder dergleichen sein.
  • Es ist zu beachten, dass die vorstehende Offenbarung im Allgemeinen einen Prozess zum Bilden von Spacern und LDD-Gebieten beschreibt. Andere Prozesse und Sequenzen können verwendet werden. Zum Beispiel können weniger oder zusätzliche Spacer verwendet werden, eine andere Sequenz von Schritten kann verwendet werden (z.B. werden die Gateversiegelungsspacer 80 möglicherweise vor dem Bilden der Gatespacer 86 nicht geätzt, wodurch „L-förmige“ Gateversiegelungsspacer entstehen, Spacer können gebildet und entfernt werden, und/oder dergleichen). Außerdem können n- und p-Vorrichtungen unter Verwendung verschiedener Strukturen und Schritte gebildet werden. Zum Beispiel können LDD-Gebiete für n-Vorrichtungen vor dem Bilden der Gateversiegelungsspacer 80 gebildet werden, während die LDD-Gebiete für p-Vorrichtungen nach dem Bilden der Gateversiegelungsspacer 80 gebildet werden können.
  • In 10A und 10B werden epitaktische Source/Draingebiete 82 in den Finnen 52 gebildet, um in den jeweiligen Kanalgebieten 58 Verspannungen auszuüben, wodurch eine Leistungsfähigkeit verbessert wird. Die epitaktischen Source/Draingebiete 82 werden in den Finnen 52 derart gebildet, dass jedes Dummy-Gate 72 zwischen jeweiligen benachbarten Paaren der epitaktischen Source/Draingebiete 82 angeordnet wird. In einigen Ausführungsformen können sich die epitaktischen Source/Draingebiete 82 in die Finnen 52 erstrecken, und können auch durch diese dringen. In einigen Ausführungsformen werden die Gatespacer 86 verwendet, um die epitaktischen Source/Draingebiete 82 von den Dummy-Gates 72 durch eine geeignete seitliche Distanz zu trennen, so dass die epitaktischen Source/Draingebiete 82 anschließend gebildete Gates der resultierenden FinFETs nicht kurzschließen.
  • Die epitaktischen Source/Draingebiete 82 im Gebiet 50N, z.B. dem NMOS-Gebiet, können durch Maskieren des Gebiets 50P, z.B. des PMOS-Gebiets, und Ätzen von Source/Draingebieten der Finnen 52 im Gebiet 50N, um Aussparungen in den Finnen 52 zu bilden, gebildet werden. Dann werden die epitaktischen Source/Draingebiete 82 im Gebiet 50N in den Aussparungen epitaktisch aufgewachsen. Die epitaktischen Source/Draingebiete 82 können ein beliebiges geeignetes Material, das z.B. für n-FinFETs geeignet ist, aufweisen. Wenn zum Beispiel die Finne 52 Silizium ist, können die epitaktischen Source/Draingebiete 82 im Gebiet 50N Materialien aufweisen, die eine Zugspannung im Kanalgebiet 58 ausüben, wie z.B. Silizium, Siliziumkarbid, mit Phosphor dotiertes Siliziumkarbid, Siliziumphosphid oder dergleichen. Die epitaktischen Source/Draingebiete 82 im Gebiet 50N können Flächen aufweisen, die von jeweiligen Flächen der Finnen 52 angehoben sind, und können Rautenflächen aufweisen.
  • Die epitaktischen Source/Draingebiete 82 im Gebiet 50P, z.B. dem PMOS-Gebiet, können durch Maskieren des Gebiets 50N, z.B. des NMOS-Gebiets, und Ätzen von Source/Draingebieten der Finnen 52 im Gebiet 50P, um Aussparungen in den Finnen 52 zu bilden, gebildet werden. Dann werden die epitaktischen Source/Draingebiete 82 im Gebiet 50P in den Aussparungen epitaktisch aufgewachsen. Die epitaktischen Source/Draingebiete 82 können ein beliebiges geeignetes Material, das z.B. für p-FinFETs geeignet ist, aufweisen. Wenn zum Beispiel die Finne 52 Silizium ist, können die epitaktischen Source/Draingebiete 82 im Gebiet 50P Materialien aufweisen, die eine Druckspannung im Kanalgebiet 58 ausüben, wie z.B. Siliziumgermanium, mit Bor dotiertes Siliziumgermanium, Germanium, Germanium-Zinn oder dergleichen. Die epitaktischen Source/Draingebiete 82 im Gebiet 50P können außerdem Flächen aufweisen, die von jeweiligen Flächen der Finnen 52 angehoben sind, und können Rautenflächen aufweisen.
  • In die epitaktischen Source/Draingebiete 82 und/oder die Finnen 52 können Dotierstoffe implantiert werden, um Source/Draingebiete zu bilden, ähnlich dem vorstehend besprochenen Prozess zum Bilden von schwach dotierten Source/Draingebieten, worauf ein Tempern folgt. Die Source/Draingebiete können eine Verunreinigungskonzentration in einem Bereich von etwa 1019 cm-3 bis etwa 1021 cm-3 aufweisen. Die n- und die p-Verunreinigungen für Source/Draingebiete können beliebige von den vorstehend besprochenen Verunreinigungen sein. In einigen Ausführungsformen können die epitaktischen Source/Draingebiete 82 während des Aufwachsens in-situ dotiert werden.
  • Als Folge der epitaktischen Prozesse, die zum Bilden der epitaktischen Source/Draingebiete 82 im Gebiet 50N und dem Gebiet 50P verwendet werden, weisen obere Oberflächen der epitaktischen Source/Draingebiete Rautenflächen auf, die sich seitlich nach außen über Seitenwände der Finnen 52 hinaus erstrecken. In einigen Ausführungsformen verursachen diese Rautenflächen, dass sich benachbarte Source/Draingebiete 82 eines selben FinFET vereinigen, wie durch 10C dargestellt. In anderen Ausführungsformen verbleiben benachbarte Source/Draingebiete 82 getrennt, nachdem der epitaktische Prozess abgeschlossen wurde, wie durch 10D dargestellt. In den in 10C und 10D dargestellten Ausführungsformen werden Gatespacer 86 gebildet, die einen Abschnitt der Seitenwände der Finnen 52 abdecken, die sich über den STI-Gebieten 56 erstrecken, wodurch das epitaktische Wachstum gehemmt wird. In einigen anderen Ausführungsformen können die zum Bilden der Gatespacer 86 verwendeten Spacer eingestellt werden, um das Spacermaterial zu entfernen, um zu ermöglichen, dass sich das epitaktisch aufgewachsene Gebiet zur Fläche des STI-Gebiets 56 erstreckt.
  • In 11A und 11B wird eine erste dielektrische Zwischenschicht (ILD) 88 über der in 10A und 10B dargestellten Struktur abgeschieden. Die erste ILD 88 kann aus einem dielektrischen Material gebildet werden, und kann mithilfe eines beliebigen geeigneten Verfahrens, wie z.B. einer CVD, einer plasmaunterstützten CVD (PECVD), oder einer FCVD, abgeschieden werden. Dielektrische Materialien können Phosphorsilikatglas (PSG), Borsilikatglas (BSG), mit Bor dotiertes Phosphorsilikatglas (BPSG), undotiertes Silikatglas (USG) oder dergleichen aufweisen. Andere Isolationsmaterialien, die mithilfe eines beliebigen geeigneten Prozesses gebildet werden, können verwendet werden. In einigen Ausführungsformen wird eine erste Kontaktätzstoppschicht (CESL) 87 zwischen der ersten ILD 8 und den epitaktischen Source/Draingebieten 82, den Masken 74 und den Gatespacern 86 angeordnet. Die erste CESL 87 kann ein dielektrisches Material, wie z.B. Siliziumnitrid, Siliziumoxid, Siliziumoxinitrid, oder dergleichen, aufweisen, das eine andere Ätzrate aufweist als das Material der darüberliegenden ersten ILD 88.
  • In 12A und 12B kann ein Planarisierungsprozess, wie z.B. ein CMP, durchgeführt werden, um die obere Oberfläche der ersten ILD 88 mit den oberen Oberflächen der Dummy-Gates 72 oder der Masken 74 zu ebnen. Der Planarisierungsprozess kann auch die Masken 74 auf den Dummy-Gates 72 und Abschnitte der Gateversiegelungsspacer 80 und der Gatespacer 86 entlang der Seitenwände der Masken 74 entfernen. Nach dem Planarisierungsprozess befinden sich obere Oberflächen der Dummy-Gates 72, der Gateversiegelungsspacer 80, der Gatespacer 86 und der ersten ILD 88 auf gleicher Ebene. Dementsprechend werden die oberen Oberflächen der Dummy-Gates 72 durch die erste ILD 88 freigelegt. In einigen Ausführungsformen können die Masken 74 verbleiben, wobei in diesem Fall der Planarisierungsprozess die obere Oberfläche der ersten ILD 88 mit den oberen Oberflächen der oberen Oberfläche der Masken 74 ebnet.
  • In 13A und 13B werden die Dummy-Gates 72 und die Masken 74, falls vorhanden, in einem Ätzschritt(en) entfernt, so dass Aussparungen 90 gebildet werden. Abschnitte der Dummy-Dielektrikumsschicht 60 in den Aussparungen 90 können ebenfalls entfernt werden. In einigen Ausführungsformen werden lediglich die Dummy-Gates 72 entfernt und die Dummy-Gatedielektrikumsschicht 60 verbleibt und wird durch die Aussparungen 90 freigelegt. In einigen Ausführungsformen wird die Dummy-Dielektrikumsschicht 60 von den Aussparungen 90 in einem ersten Gebiet eines Die (z.B. einem Kernlogikgebiet) entfernt, und verbleibt in den Aussparungen 90 in einem zweiten Gebiet des Die (z.B. einem Eingabe-/Ausgabegebiet). In einigen Ausführungsformen werden die Dummy-Gates 72 durch einen anisotropen Trockenätzprozess entfernt. Zum Beispiel kann der Ätzprozess einen Trockenätzprozess umfassen, der ein Reaktionsgas(e) verwendet, das (die) die Dummy-Gates 72 selektiv ätzt (ätzen), ohne die ILD 88 oder die Gatespacer 86 zu ätzen. Jede Aussparung 90 legt ein Kanalgebiet einer jeweiligen Finne 52 frei und liegt über diesem. Jedes Kanalgebiet 58 ist zwischen benachbarten Paaren der epitaktischen Source/Draingebiete 82 angeordnet. Während des Entfernens kann die Dummy-Dielektrikumsschicht 60 als eine Ätzstoppschicht verwendet werden, wenn die Dummy-Gates 72 geätzt werden. Die Dummy-Dielektrikumsschicht 60 kann dann fakultativ nach dem Entfernen der Dummy-Gates 72 entfernt werden.
  • In 14A und 14B werden Gatedielektrikumsschichten 92 und Gateelektroden 94 für Ersatzgates gebildet. 14C zeigt eine detaillierte Ansicht des Gebiets 89 von 14B. Die Gatedielektrikumsschichten 92 werden konform in den Aussparungen 90, wie z.B. auf den oberen Oberflächen und den Seitenwänden der Finnen 52 und auf Seitenwänden der Gateversiegelungsspacer 80/Gatespacer 86, abgeschieden. Die Gatedielektrikumsschichten 92 können auch auf der oberen Oberfläche der ersten ILD 88 gebildet werden. Gemäß einigen Ausführungsformen weisen die Gatedielektrikumsschichten 92 Siliziumoxid, Siliziumnitrid oder Mehrfachschichten davon auf. In einigen Ausführungsformen weisen die Gatedielektrikumsschichten 92 ein High-k-Dielektrikumsmaterial auf und in diesen Ausführungsformen können die Gatedielektrikumsschichten 92 einen k-Wert aufweisen, der größer als etwa 7,0 ist, und können ein Metalloxid oder ein Silikat von Hafnium, Aluminium, Zirkonium, Lanthan, Magnesium, Barium, Titan, Blei, und Kombinationen davon aufweisen. Die Verfahren zum Bilden der Gatedielektrikumsschichten 92 können Molekularstrahlabscheidung (MBD), ALD, PECVD und dergleichen umfassen. In Ausführungsformen, in denen Abschnitte des Dummy-Gatedielektrikums 60 in den Aussparungen 90 verbleiben, weisen die Gatedielektrikumsschichten 92 ein Material des Dummy-Gatedielektrikums 60 (z.B. SiO2) auf.
  • Die Gateelektroden 94 werden jeweils über den Gatedielektrikumsschichten 92 abgeschieden und sie füllen die verbleibenden Abschnitte der Aussparungen 90. Die Gateelektroden 94 können ein metallhaltiges Material, wie z.B. Titannitrid, Titanoxid, Tantalnitrid, Tantalkarbid, Kobalt, Ruthenium, Aluminium, Wolfram, Kombinationen davon oder Mehrfachschichten davon aufweisen. Obwohl eine Einfachschicht-Gateelektrode 94 in 14B dargestellt ist, kann die Gateelektrode 94 zum Beispiel eine beliebige Anzahl von Liner-Schichten 94A, eine beliebige Anzahl von Austrittsarbeits-Einstellschichten 94B und ein Füllmaterial 94C aufweisen, wie durch 14C dargestellt. Nach dem Füllen der Aussparungen 90 kann ein Planarisierungsprozess, wie z.B. ein CMP, durchgeführt werden, um die überschüssigen Abschnitte der Gatedielektrikumsschichten 92 und das Material der Gateelektroden 98 zu entfernen, wobei sich die überschüssigen Abschnitte über der oberen Oberfläche der ersten ILD 88 befinden. Die verbleibenden Abschnitte von Material der Gateelektroden 94 und der Gatedielektrikumsschichten 92 bilden daher Ersatzgates der resultierenden FinFETs. Die Gateelektroden 94 und die Gatedielektrikumsschichten 92 können gemeinsam als ein „Gatestapel“ bezeichnet werden. Das Gate und die Gatestapel können sich entlang von Seitenwänden eines Kanalgebiets 58 der Finnen 52 erstrecken.
  • Das Bilden der Gatedielektrikumsschichten 92 im Gebiet 50N und dem Gebiet 50P kann gleichzeitig stattfinden, so dass die Gatedielektrikumsschichten 92 in jedem Gebiet aus denselben Materialien gebildet werden, und das Bilden der Gateelektroden 94 kann gleichzeitig stattfinden, so dass die Gateelektroden 94 in jedem Gebiet aus denselben Materialien gebildet werden. In einigen Ausführungsformen können die Gatedielektrikumsschichten 92 in jedem Gebiet mithilfe verschiedener Prozesse gebildet werden, so dass die Gatedielektrikumsschichten 92 verschiedene Materialien sein können, und/oder die Gateelektroden 94 in jedem Gebiet können mithilfe unterschiedlichen Prozesse gebildet werden, so dass die Gateelektroden 94 verschiedene Materialien sein können. Verschiedene Maskierungsschritte können verwendet werden, um geeignete Gebiete freizulegen, wenn verschiedene Prozesse verwendet werden.
  • In 15A und 15N wird eine zweite ILD 108 über der ersten ILD 88 abgeschieden. In einigen Ausführungsformen ist die zweite ILD 108 ein fließfähiger Film, der mithilfe eines fließfähigen CVD-Verfahrens gebildet wird. In einigen Ausführungsformen wird die zweite ILD 108 aus einem dielektrischen Material, wie z.B. PSG, BSG, BPSG, USG oder dergleichen, gebildet, und kann mithilfe eines beliebigen geeigneten Verfahrens, wie z.B. einer CVD und PECVD, abgeschieden werden. Gemäß einigen Ausführungsformen wird vor dem Bilden der zweiten ILD 108 der Gatestapel (der eine Gatedielektrikumsschicht 92 und eine entsprechende darüberliegende Gateelektrode 94 aufweist) ausgespart, so dass eine Aussparung direkt über dem Gatestapel und zwischen gegenüberliegenden Abschnitten der Gatespacer 86 gebildet wird, wie in 15A und 15B dargestellt. Eine Gatemaske 96, die eine oder mehrere Schichten eines dielektrischen Materials, wie z.B. Siliziumnitrid, Siliziumoxinitrid oder dergleichen, aufweist, wird in die Aussparung eingefüllt, worauf ein Planarisierungsprozess folgt, um überschüssige Abschnitte des dielektrischen Materials zu entfernen, die sich über die erste ILD 88 erstrecken. Die anschließend gebildeten Gatekontakte 110 (16A und 16B) dringen durch die Gatemaske 96, um die obere Oberfläche der ausgesparten Gateelektrode 94 zu kontaktieren.
  • In 16A und 16B werden gemäß einigen Ausführungsformen Gatekontakte 110 und Source/Drain-Kontakte 112 durch die zweite ILD 108 und die erste ILD 88 gebildet. Die Gatekontakte 110 und die Source/Drain-Kontakte 112 können als Metallkontakte, Metallmerkmale oder leitfähige Merkmale bezeichnet werden. Öffnungen für die Source/Drain-Kontakte 112 werden durch die erste ILD 88 und die zweite ILD 108 gebildet, und Öffnungen für die Gatekontakte 110 werden durch die zweite ILD 108 und die Gatemaske 96 gebildet. Die Öffnungen können unter Verwendung geeigneter fotolithografischer und Ätztechniken gebildet werden. Ein Liner, wie z.B. eine Diffusionssperrschicht, eine Haftschicht oder dergleichen, und ein leitfähiges Material werden in den Öffnungen gebildet. Der Liner kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen aufweisen. Das leitfähige Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Kobalt, Aluminium, Nickel oder dergleichen sein. Ein Planarisierungsprozess, wie z.B. ein CMP, kann durchgeführt werden, um ein überschüssiges Material von einer Fläche der ersten ILD 108 zu entfernen. Der verbleibende Liner und das leitfähige Material bilden die Source/Drain-Kontakte 112 und die Gatekontakte 110 in den Öffnungen. Ein Temperierungsprozess kann durchgeführt werden, um ein Silizid an der Grenzfläche zwischen den epitaktischen Source/Draingebieten 82 und den Source/Drain-Kontakten 108 zu bilden. Die Source/Drain-Kontakte 112 werden mit den epitaktischen Source/Draingebieten 82 physisch und elektrisch gekoppelt, und die Gatekontakte 110 werden mit den Gateelektroden 106 physisch und elektrisch gekoppelt. Die Source/Drain-Kontakte 112 und die Gatekontakte 110 können in verschiedenen Prozessen gebildet werden oder sie können im gleichen Prozess gebildet werden. Obwohl derart dargestellt, dass sie in denselben Querschnitten gebildet werden, versteht es sich, dass jeder der Source/Drain-Kontakte 112 und der Gatekontakte 110 in verschiedenen Querschnitten gebildet werden kann, was ein Kurzschließen der Kontakte vermeiden kann.
  • In 17A, die aus 16B folgt und entlang eines Querschnitts B-B, wie in 1 dargestellt, gezeigt ist, werden eine zweite Kontaktätzstoppschicht (CESL) 114 und eine dritte ILD 116 gebildet. 17B zeigt eine detaillierte Ansicht des Gebiets 118 von 17A. Die zweite CESL 114 wird auf oberen Oberflächen der zweiten ILD 108, der Gatekontakte 110 und der Source/Drain-Kontakte 112 gebildet. Die zweite CESL 114 kann Siliziumnitrid, Siliziumkohlenstoffnitrid, Siliziumkohlenstoffoxid, Kohlenstoffnitrid, Aluminiumoxid, dergleichen oder eine Kombination davon aufweisen oder sein, und kann mithilfe einer CVD, einer plasmaunterstützten CVD (PECVD), einer ALD oder einer anderen Abscheidungstechnik abgeschieden werden. Die zweite CESL 114 kann eine Dicke T1 in einem Bereich von etwa 1 nm bis etwa 5 nm aufweisen. Wenn die zweite CESL 114 eine Dicke T1 in einem Bereich von etwa 1 nm bis etwa 5 nm aufweist, kann dies einen effizienten Ätzstopp bereitstellen, um Schäden an den Merkmalen unter der zweiten CESL 114 zu vermeiden. Ausführungsformen, die eine Dicke T1 von weniger als etwa 1 nm aufweisen, sind möglicherweise nicht hinreichend dick, um als eine effiziente CESL-Schicht zu wirken. Ausführungsformen, die eine Di-cke T1 von mehr als etwa 5 nm aufweisen, können eine gute Profilsteuerung eines anschließenden Nassätzprozesses behindern. Die dritte ILD 116 wird auf der zweiten CESL 114 gebildet und kann Siliziumdioxid, ein Low-k-Dielektrikumsmaterial, Siliziumoxinitrid, PSG, BSG, BPSG, USG, FSG, OSG, SiOxCy, Spin-On-Glass, Spin-On-Polymers, Siliziumkohlenstoffmaterial, TEOS, eine Verbindung davon, eine Zusammensetzung davon, dergleichen oder ein Kombination davon sein oder diese aufweisen. Die dritte ILD 116 kann durch eine Rotationsbeschichtung, eine CVD, eine fließfähige CVD (FCVD), eine PECVD, eine PVD oder eine andere Abscheidungstechnik abgeschieden werden. In einigen Ausführungsformen kann eine Dicke der dritten ILD 116 in einem Bereich von etwa 20 nm bis etwa 70 nm liegen. Wenn die ILD 116 eine Dicke in einem Bereich von etwa 20 nm bis etwa 70 nm aufweist, kann dies eine verbesserte Durchkontaktierungsätzprofilsteuerung und ILD-CMP-Topografiesteuerung bieten. Ausführungsformen, in denen die ILD 116 eine Dicke von weniger als etwa 20 nm aufweist, können für eine CMP-Topografiesteuerung nachteilig sein. Ausführungsformen, in denen die ILD 116 eine Dicke von mehr als etwa 70 nm aufweist, können für ein Ätzprofil und Metallstopfenprozesse nachteilig sein.
  • In 18, die aus 17B folgt, wird eine Öffnung 124 durch die dritte ILD 116 zur zweiten CESL 114 gebildet. Die Öffnung 124 wird direkt über dem Source/Drain-Kontakt 112 gebildet. Die Öffnung kann mithilfe geeigneter fotolithografischer und Trockenätzprozesse gebildet werden. Zum Beispiel kann der Trockenätzprozess einen anisotropen Trockenätzprozess umfassen, der ein Reaktionsgas(e), wie z.B. CF4, CH3F, C4F6, dergleichen oder Kombinationen davon, verwendet, um die dritte ILD 116 durchzuätzen.
  • In 19A wird eine Aussparung 126 durch einen nassen Durchbruch gebildet, der die zweite CESL 114 in die obere Oberfläche des Source/Drain-Kontakts 112 durchätzt. Die Aussparung 126 kann aufgrund des nassen Durchbruchs gebildet werden, der durch die zweite CESL 114 dringt und einen oberen Abschnitt des Source/Drain-Kontakts 112 ätzt. Der nasse Durchbruch wird mit einem Nassätzprozess durchgeführt, der entionisiertes Wasser (DI-Wasser), mit CO2 vermengtes DI-Wasser, mit O3 vermengtes DI-Wasser, mit H2O2 vermengtes DI-Wasser, eine NH4OH-Lösung, SC-1, SC-2 oder dergleichen, oder eine Kombination davon umfasst.
  • Das mit H2O2 vermengtes DI-Wasser kann eine Konzentration von H2O2 zu DI-Wasser in einem Bereich von etwa 1:5 bis etwa 1:30 aufweisen. Eine Konzentration von H2O2 zu DI-Wasser in einem Bereich von etwa 1:5 bis etwa 1:30 kann eine verbesserte Selektivität des Nassätzens durch die zweite CESL 114 und eine bessere Verträglichkeit mit dem Metall des Source/Drain-Kontakts 112 bereitstellen. Eine Konzentration von H2O2 zu DI-Wasser von mehr als 1:5 kann Schäden am Metall des Source/Drain-Kontakts 112 oder anderen Materialien, die unter der zweiten CESL 114 liegen, verursachen. Eine Konzentration von H2O2 zu DI-Wasser von weniger als 1:30 kann eine niedrige CESL-Ätzrate erzeugen, die zu niedrig ist, um für das Durchätzen der zweiten CESL 114 praktikabel zu sein.
  • Die NH4OH-Lösung kann eine Konzentration von NH4OH zu DI-Wasser in einem Bereich von etwa 1:5 bis etwa 1:2000 aufweisen. Eine Konzentration von NH4OH zu DI-Wasser in einem Bereich von etwa 1:5 bis etwa 1:2000 kann eine verbesserte Selektivität des Nassätzens durch die zweite CESL 114 und eine bessere Verträglichkeit mit dem Metall des Source/Drain-Kontakts 112 bereitstellen. Eine Konzentration von NH4OH zu DI-Wasser von mehr als 1:5 kann Schäden am Metall des Source/Drain-Kontakts 112 oder anderen Materialien, die unter der zweiten CESL 114 liegen, verursachen. Eine Konzentration von NH4OH zu DI-Wasser von weniger als 1:2000 kann eine niedrige CESL-Ätzrate erzeugen, die zu niedrig ist, um für das Durchätzen der zweiten CESL 114 praktikabel zu sein.
  • Die SC-1, oder Ammoniakwasser-Wasserstoffperoxid-Wassermischung (APM), stellt eine Lösung aus NH3, H2O2 und DI-Wasser mit Konzentrationen in einem Bereich von etwa 1:1:5 bis etwa 1:1:400 dar. Ein Verhältnis von Konzentrationen von NH3, H2O2 und DI-Wasser in einem Bereich von etwa 1:1:5 bis etwa 1:1:400 kann eine verbesserte Selektivität des Nassätzens durch die zweite CESL 114 und eine bessere Verträglichkeit mit dem Metall des Source/Drain-Kontakts 112 bereitstellen. Ein Verhältnis von Konzentrationen von NH3, H2O2 und DI-Wasser von mehr als 1:1:5 kann Schäden am Metall des Source/Drain-Kontakts 112 oder anderen Materialien, die unter der zweiten CESL 114 liegen, verursachen. Ein Verhältnis von Konzentrationen von NH3, H2O2 und DI-Wasser von weniger als 1:1:400 kann eine niedrige CESL-Ätzrate erzeugen, die zu niedrig ist, um für das Durchätzen der zweiten CESL 114 praktikabel zu sein.
  • Die SC-2 stellt eine Lösung aus NCl, H2O2 und DI-Wasser mit Konzentrationen in einem Bereich von etwa 1:1:5 bis etwa 1:1:400 dar. Ein Verhältnis von Konzentrationen von HCl, H2O2 und DI-Wasser in einem Bereich von etwa 1:1:5 bis etwa 1:1:400 kann eine verbesserte Selektivität des Nassätzens durch die zweite CESL 114 und eine bessere Verträglichkeit mit dem Metall des Source/Drain-Kontakts 112 bereitstellen. Verhältnis von Konzentrationen von HCl, H2O2 und DI-Wasser von mehr als 1:1:5 kann Schäden am Metall des Source/Drain-Kontakts 112 oder anderen Materialien, die unter der zweiten CESL 114 liegen, verursachen. Ein Verhältnis von Konzentrationen von HCl, H2O2 und DI-Wasser von weniger als 1:1:400 kann eine niedrige CESL-Ätzrate erzeugen, die zu niedrig ist, um für das Durchätzen der zweiten CESL 114 praktikabel zu sein.
  • Unter weiterer Bezugnahme auf 19A wird der Nassätzprozess für ein Zeitintervall in einem Bereich von etwa 30 Sekunden bis etwa 300 Sekunden durchgeführt. Ein Durchführen des Nassätzprozesses in einem Bereich von etwa 30 Sekunden bis etwa 300 Sekunden kann einen Durchbruch oder Durchätzen der zweiten CESL 114 bereitstellen und ein Ätzen des darunterliegenden leitfähigen Merkmals, wie z.B. des Source/Drain-Kontakts 112 bis einer Tiefe bis zu 10 nm bereitstellen. Ein Durchführen des Nassätzprozesses für weniger als etwa 30 Sekunden kann einen unzureichenden CESL-Durchbruch verursachen, der die zweite CESL 114 nicht durchätzt. Ein Durchführen des Nassätzprozesse für mehr als etwa 300 Sekunden kann Schäden am Metall des Source/Drain-Kontakts 112 oder anderen Materialien, die unter der zweiten CESL 114 liegen, verursachen. Die Prozesszeit kann gesteuert werden, um die Größe und Form der Aussparung 126 anzupassen. Zum Beispiel erzeugt eine Prozesszeit von 30 Sekunden eine Aussparung 126 mit einer Tiefe D1, die zwischen einer oberen Oberfläche des Source/Drain-Kontakts 112 und einem niedrigsten Punkt der Aussparung 126 gemessen wird, von 3 nm, und eine Prozesszeit von 100 Sekunden erzeugt eine Aussparung 126 mit einer Tiefe D1 von 10 nm. Der Nassätzprozess wird bei einer Temperatur in einem Bereich von Raumtemperatur (RT), z.B. etwa 20°C bis etwa 25°C, bis etwa 65°C durchgeführt. Ein Durchführen des Nassätzprozesses bei einer Temperatur in einem Bereich von RT bis etwa 65°C kann eine verbesserte Selektivität des Nassätzens durch die zweite CESL 114 und Verträglichkeit mit dem Metall des Source/Drain-Kontakts 112 bereitstellen. Ein Durchführen des Nassätzprozesses bei einer Temperatur, die niedriger ist als RT, kann eine unzureichend niedrige CESL-Ätzrate verursachen. Ein Durchführen des Nassätzprozesse bei einer Temperatur, die höher ist als etwa 65°C, kann Schäden am Metall des Source/Drain-Kontakts 112 oder anderen Materialien, die unter der zweiten CESL 114 liegen, verursachen.
  • In einigen Ausführungsformen weist die Aussparung 126 Seitenwände und eine konkave untere Fläche auf, wie in 19A dargestellt. Die Seitenwände der Aussparung 126 können im Wesentlichen gerade sein, was durch Durchführen des Nassätzprozesses für etwa 30 Sekunden erzeugt werden kann. Die Seitenwände der Aussparung 126 können eine Höhe H1, die von der unteren Fläche der zweiten CESL 114 zur unteren Fläche der Aussparung 126 gemessen wird, in einem Bereich von etwa 3 nm bis etwa 15 nm aufweisen, was geeignete Bedingungen für einen Metallstopfen, wie z.B. eine Grenzfläche mit niedrigem Widerstand, bereitstellt. Wenn die Höhe H1 kleiner ist als etwa 3 nm, kann dies für Metallabscheidungen unvorteilhaft sein, was zu Defekten führen könnte, wie z.B. einem abgeschiedenen Metallstopfen, der vom Source/Drain-Kontakt 112 abbricht, oder zur Aussparung anderer leitfähiger Merkmale. Wenn die Höhe H1 größer ist als etwa 15 nm, kann dies Schäden am Metall des Source/Drain-Kontakts 112 oder anderen Materialien, die unter der zweiten CESL 114 liegen, verursachen.
  • Eine untere kritische Abmessung (BCD) der Grenze zwischen der unteren Fläche der zweiten CESL 114 und der oberen Oberfläche des Source/Drain-Kontakts 112 kann eine Breite aufweisen, die kleiner ist als etwa 10 nm. Wenn die BCD zwischen der zweiten CESL 114 und dem Source/Drain-Kontakt 112 kleiner als etwa 10 nm ist, kann dies eine größere Grenzfläche für einen Metallstopfen bereitstellen, der später über dem Source/Drain-Kontakt 112 gebildet wird, was zu einem niedrigen Grenzflächenwiderstand zwischen dem Source/Drain-Kontakt 112 und dem Metallstopfen führen könnte. Wenn die BCD zwischen der zweiten CESL 114 und dem Source/Drain-Kontakt 112 größer ist als etwa 10 nm, kann dies eine kleinere Grenzfläche für einen Metallstopfen verursachen, was zu einem unerwünscht hohen Grenzflächenwiderstand führen könnte.
  • Die Aussparung 126 kann eine Breite W2, oder untere Breite W2, die zwischen gegenüberliegenden Seitenwänden gemessenen wird, in einem Bereich von etwa 8 nm bis etwa 52 nm aufweisen. Wenn die untere Breite W2 im Bereich von etwa 8 nm bis etwa 52 nm liegt, kann dies einen vorteilhaften Grenzflächenbereich für einen Metallstopfen bereitstellen. Wenn die untere Breite W2 kleiner ist als etwa 8 nm, kann dies zu einem unzureichend großen Grenzflächenbereich für einen Metallstopfen führen. Wenn die untere Breite W2 größer ist als etwa 52 nm, kann dies zu Schäden des Source/Drain-Kontakts 112 führen. Die Aussparung 126 kann eine Breite W3, oder obere Breite W3, die zwischen oberen Punkten auf gegenüberliegenden Seitenwänden der zweiten CESL 114 gemessenen wird, in einem Bereich von etwa 8 nm bis etwa 40 nm aufweisen. Die obere Breite W3 ist kleiner als die untere Breite W2, mit einem Unterschied zwischen W2 und W3 in einem Bereich von weniger als etwa 12 nm. Wenn die obere Breite W3 im Bereich von etwa 8 nm bis etwa 40 nm liegt, kann dies einen vorteilhaften Grenzflächenbereich für einen Metallstopfen bereitstellen. Wenn die obere Breite W3 kleiner ist als etwa 8 nm, kann dies das Bilden eines Metallstopfens in der Aussparung und über ihr behindern. Wenn die obere Breite W3 größer ist als etwa 40 nm, kann dies zu elektrischen Kurzschlüssen zwischen später gebildeten Metallstopfen führen.
  • In einigen Ausführungsformen kann das Bilden der Aussparung 126 einen CESL-Winkel α1 in einem Bereich von etwa o Grad bis etwa 45 Grad zwischen einer Seitenwand der zweiten CESL 114 und einer oberen Oberfläche der Aussparung 126 erzeugen. Wenn der Winkel α1 im Bereich von etwa o Grad bis etwa 45 Grad liegt, kann dies einen vorteilhaft großen Bereich für einen zu bildenden Metallstopfen bereitstellen. In einigen Ausführungsformen kann das Bilden der Aussparung 126 einen CESL-Winkel α1 in einem Bereich von etwa o Grad bis etwa 90 Grad, wie z.B. 90 Grad, zwischen einer Seitenwand der zweiten CESL 114 und einer oberen Oberfläche der Aussparung 126 erzeugen. Laterale Steuerung der kritischen CESL-Abmessungen, wie z.B. W1, kann durch den Charakter des Nassätzprozesses ausgeübt werden, was ein Kurzschließen von Metallgates mit Source/Draingebieten vermeiden kann.
  • Unter weiterer Bezugnahme auf 19A kann die Aussparung 126 mit einer Chemikalie, wie z.B. Isopropylalkohol (IPA) oder Aceton, gespült und getrocknet werden. Die chemische Spülung kann für ein Zeitintervall in einem Bereich von etwa 5 Sekunden bis etwa 60 Sekunden angewendet werden. Die chemische Spülung kann bei einer Temperatur zwischen Raumtemperatur (20°C bis 25°C) und etwa 65°C angewendet werden. Die Aussparung kann nach der Spülung für ein Zeitintervall in einem Bereich von etwa 5 Sekunden bis etwa 60 Sekunden trocknen.
  • 19B zeigt eine andere Ausführungsform, in der eine Aussparung 126' mit einer konkaven Unterseite bis zu einer Fläche, die mit der unteren Fläche der zweiten CESL 114 auf gleicher Höhe liegt, gebildet wird. Diese Form der Aussparung 126' kann erzeugt werden, indem eine kleinere obere Breite W3 mit einem lithografischen Prozess definiert und ein längerer Nassätzprozess durchgeführt wird. Die Aussparung 126' kann derart gebildet werden, dass sie eine Tiefe D2, die zwischen einer oberen Oberfläche des Source/Drain-Kontakts 112 und einem niedrigsten Punkt der Aussparung 126' gemessen wird, in einem Bereich von etwa 2 nm bis etwa 15 nm aufweist, was geeignete Bedingungen zum Bilden eines Metallstopfens bereitstellt, wie z.B. eine Grenzfläche mit einem niedrigen Widerstand. Wenn die Tiefe D2 kleiner ist als etwa 3 nm, kann dies für Metallabscheidungen unvorteilhaft sein, was zu Defekten führen könnte, wie z.B. einem abgeschiedenen Metallstopfen, der vom Source/Drain-Kontakt 112 abbricht, oder zur Aussparung anderer leitfähiger Merkmale. Wenn die Tiefe D2 größer ist als etwa 15 nm, kann dies Schäden am Metall des Source/Drain-Kontakts 112 oder anderen Materialien, die unter der zweiten CESL 114 liegen, verursachen.
  • Die BCD zwischen der zweiten CESL 114 und dem Source/Drain-Kontakt 112 kann eine Breite W4 in einem Bereich von weniger als etwa 10 nm aufweisen. Wenn die Breite W4 im Bereich von weniger als etwa 10 nm liegt, kann dies eine größere Grenzfläche für einen Metallstopfen bereitstellen, der später über dem Source/Drain-Kontakt 112 gebildet wird, was zu einem niedrigen Grenzflächenwiderstand zwischen dem Source/Drain-Kontakt 112 und dem Metallstopfen führen könnte. Wenn die Breite W4 größer ist als etwa 10 nm, kann dies eine kleinere Grenzfläche für einen Metallstopfen verursachen, was zu einem unerwünscht hohen Grenzflächenwiderstand führen könnte.
  • Die Aussparung 126' kann eine Breite W5, oder untere Breite W5, die zwischen unteren Punkten auf gegenüberliegenden Seitenwänden der zweiten CESL 114 gemessenen wird, in einem Bereich von etwa 8 nm bis etwa 32 nm aufweisen. Wenn die untere Breite W5 im Bereich von etwa 8 nm bis etwa 32 nm liegt, kann dies einen vorteilhaften Grenzflächenbereich für einen Metallstopfen bereitstellen. Wenn die untere Breite W5 kleiner ist als etwa 8 nm, kann dies zu einem unzureichend großen Grenzflächenbereich für einen Metallstopfen führen. Wenn die untere Breite W5 größer ist als etwa 32 nm, kann dies zu Schäden des Source/Drain-Kontakts 112 führen. Die Aussparung 126' kann eine Breite W6, oder obere Breite W6, die zwischen oberen Punkten auf gegenüberliegenden Seitenwänden der zweiten CESL 114 gemessenen wird, in einem Bereich von etwa 8 nm bis etwa 20 nm aufweisen. Die obere Breite W6 ist kleiner als die untere Breite W5, mit einem Unterschied zwischen W5 und W6 von weniger als etwa 12 nm. Wenn die obere Breite W6 im Bereich von weniger als etwa 12 nm liegt, kann dies einen vorteilhaften Grenzflächenbereich für einen Metallstopfen bereitstellen. Wenn die obere Breite W6 kleiner ist als etwa 8 nm, kann dies das Bilden eines Metallstopfens in der Aussparung und über ihr behindern. Wenn die obere Breite W6 größer ist als etwa 20 nm, kann dies zu elektrischen Kurzschlüssen zwischen später gebildeten Metallstopfen führen.
  • Das Bilden der Aussparung 126' kann einen CESL-Winkel α2 von etwa 10 Grad bis etwa 45 Grad zwischen einer Seitenwand der zweiten CESL 114 und einer oberen Oberfläche der Aussparung 126 erzeugen. Wenn der Winkel α2 im Bereich von etwa 10 Grad bis etwa 45 Grad liegt, kann dies einen vorteilhaft großen Bereich für einen zu bildenden Metallstopfen bereitstellen. Wenn der Winkel a2 kleiner ist als etwa 10 Grad, kann dies zu einer schlechteren Spaltfüllung des Metallstopfens führen. Wenn der Winkel a2 größer ist als etwa 45 Grad, kann dies einen unzureichend kleinen Bereich für einen Metallstopfen erzeugen, was zu einem hohen Grenzflächenwiderstand führen könnte.
  • In 20, die aus 19A folgt, wird ein leitfähiges Merkmal 134 in der Aussparung 126 und der Öffnung 124 in Verbindung mit dem Source/Drain-Kontakt 112 gebildet. In anderen Ausführungsformen kann das leitfähige Merkmal 134 in der Aussparung 126' und der Öffnung 124 gebildet werden, wie 19B zu entnehmen ist. Das leitfähige Merkmal 134 kann in der Aussparung 126 und der Öffnung 124 mithilfe einer CVD, einer ALD, einer stromlosen Abscheidung (ELD), einer PVD, eines Elektroplattierens oder einer anderen Abscheidungstechnik abgeschieden werden. Das leitfähige Merkmal 134 kann Wolfram, Kobalt, Kupfer, Ruthenium, Aluminium, Gold, Silber, Legierungen davon, dergleichen oder eine Kombination davon sein oder diese aufweisen. Wenn das leitfähige Merkmal 134 die Aussparung 126 und die Öffnung 124 wesentlich füllt, wird der Abscheidungsprozess dann beendet. Der Überschuss des leitfähigen Merkmals 134, der von den Öffnungen 120 und 122 herausgewachsen ist, kann mithilfe eines Planarisierungsprozesses, wie zum Beispiel eines CMP, entfernt werden. Der Planarisierungsprozess kann das überschüssige leitfähige Merkmal 134 von oberhalb einer oberen Oberfläche der dritten ILD 116 entfernen. Daher können obere Oberflächen des leitfähigen Merkmals 134 und der dritten ILD 116 komplanar sein. Das leitfähige Merkmal 134 kann ein Kontakt, ein Stopfen, ein Metallstopfen, eine leitfähige Leitung, ein leitfähiges Pad, eine Durchkontaktierung, eine Via-to-Interconnect-Schicht (Vo) usw. sein oder als diese bezeichnet werden. Ein größerer Kontaktbereich auf der unteren Fläche des leitfähigen Merkmals 134 kann zu einem niedrigerem Kontaktwiderstand führen, wodurch die Funktionsweise der Vorrichtung verbessert wird.
  • 21 zeigt eine andere Ausführungsform, die aus 20 folgt. In dieser Ausführungsform werden eine dritte CESL 144 und eine vierte ILD 146 über dem leitfähigen Merkmal 134 und der dritten ILD 116 gebildet. Ein leitfähiges Merkmal 154 wird durch die vierte ILD 146 und die dritte CESL 144 in Verbindung mit dem leitfähigen Merkmal 134 mithilfe eines im Wesentlichen ähnlichen Prozesses gebildet, wie vorstehend unter Bezugnahme auf 18, 19A und 20 beschrieben. Das leitfähige Merkmal 154 kann ein Kontakt, ein Stopfen, ein Metallstopfen, eine leitfähige Leitung, ein leitfähiges Pad, eine Durchkontaktierung, eine Via-to-Interconnect-Schicht (V1) usw. sein oder als diese bezeichnet werden. In anderen Ausführungsformen kann der Prozess für zusätzliche Zyklen wiederholt werden, um zusätzliche CESLs, ILDs und leitfähige Merkmale über dem in 21 dargestellten Stapel zu bilden. Auf diese Weise können zusätzliche Via-to-Interconnect-Schichten V2, V3 usw. von einer Form, die im Wesentlichen den leitfähigen Merkmalen 134 und 154 ähnlich ist, bis zu einer gewünschten VN über den leitfähigen Merkmalen 134 und 154 gebildet und mit diesen physisch verbunden werden.
  • 22 zeigt eine detaillierte Ansicht eines Gebiets 119 von 17A gemäß einer anderen Ausführungsform. 23 folgt aus 22 und zeigt eine Öffnung 120, die durch die dritte ILD 116 zur zweiten CESL 114 direkt über dem Gatekontakt 110 zusätzlich zur Öffnung 124 gebildet ist, welche direkt über dem Source/Drain-Kontakt 112 gebildet ist. Die Öffnung 120 kann mithilfe von im Wesentlichen ähnlichen Verfahren wie die Öffnung 124 gebildet werden, wie vorstehend unter Bezugnahme auf 19A offenbart. In 24 werden Aussparungen 122 und 126 in der zweiten CESL 114 mithilfe von im Wesentlichen ähnlichen Prozessen gebildet, wie vorstehend unter Bezugnahme auf 19A beschrieben. In 25 wird zusätzlich zum leitfähigen Merkmal 134, das in der Aussparung 126 und der Öffnung 124 in Verbindung mit dem Source/Drain-Kontakt 112 gebildet ist, ein leitfähiges Merkmal 130 in der Aussparung 122 und der Öffnung 120 in Verbindung mit dem Gatekontakt 110 gebildet. Das leitfähige Merkmal 130 kann mithilfe von im Wesentlichen ähnlichen Prozessen gebildet werden wie das leitfähige Merkmal 134, wie vorstehend unter Bezugnahme auf 20 beschrieben. Das leitfähige Merkmal 130 kann ein Kontakt, ein Stopfen, ein Metallstopfen, eine leitfähige Leitung, ein leitfähiges Pad, eine Durchkontaktierung, eine Via-to-Interconnect-Schicht (Vo) sein oder als diese bezeichnet werden.
  • 26 zeigt eine andere Ausführungsform, die aus 25 folgt. In dieser Ausführungsform werden leitfähige Merkmale 150 und 154 durch die vierte ILD 146 und die dritte CESL 144 jeweils in Verbindung mit den leitfähigen Merkmalen 130 bzw. 134 mithilfe eines im Wesentlichen ähnlichen Prozesses gebildet, wie vorstehend unter Bezugnahme auf 18, 19A, 20 und 21 beschrieben. Das leitfähige Merkmal 150 kann ein Kontakt, ein Stopfen, ein Metallstopfen, eine leitfähige Leitung, ein leitfähiges Pad, eine Durchkontaktierung, eine Via-to-Interconnect-Schicht (V1) usw. sein oder als diese bezeichnet werden. In anderen Ausführungsformen kann der Prozess für zusätzliche Zyklen wiederholt werden, um zusätzliche CESLs, ILDs und leitfähige Merkmale über dem in 26 dargestellten Stapel zu bilden. Auf diese Weise können zusätzliche Via-to-Interconnect-Schichten V2, V3 usw. von einer Form, die im Wesentlichen den leitfähigen Merkmalen 130, 134, 150 und 154 ähnlich ist, bis zu einer gewünschten VN über den leitfähigen Merkmalen 130, 134, 150 und 154 gebildet und mit diesen physisch verbunden werden.
  • Die vorstehend beschriebenen Ausführungsformen können Vorteile erzielen. Der für den nassen Durchbruch einer CESL-Schicht verwendete Nassätzprozess kann charakteristische Profile für Metallstopfen erzeugen und ein Einstellen von kritischen CESL-Abmessungen ermöglichen, ohne dass Abmessungen des ILD-Materials beeinflusst werden. Metallstopfen, die mit größeren Kontaktbereichen gebildet werden, können einen niedrigeren Kontaktwiderstand erzielen, wodurch die Funktionsweise der Vorrichtung verbessert wird. Ein Kurzschließen von Metallgates mit Source/Draingebieten kann durch eine seitliche Steuerung des CESL-Ätzens verhindert werden. Ausführungsformen können auf ein Bilden von Metallstopfen in Halbleiter-Middle-End-of-Line-Prozessen (MEoL-Prozessen) und - Back-End-of-Line-Prozessen (BEoL-Prozessen) angewendet werden, die Prozesse zum Bilden leitfähiger Durchkontaktierungen oder zum Durchführen einer Reinigung nach dem Ätzen von Durchkontaktierungen umfassen, jedoch nicht darauf beschränkt sind.
  • Gemäß einer Ausführungsform umfasst ein Verfahren zum Bilden einer Halbleitervorrichtung: Bilden eines Metallkontakts über einem Substrat, Bilden einer ersten Ätzstoppschicht (ESL) auf dem Metallkontakt, Bilden eines ersten Dielektrikums auf der ersten ESL, Bilden einer ersten Öffnung im ersten Dielektrikum, Durchführen eines Nassätzens an einer unteren Fläche der ersten Öffnung durch die erste ESL, so dass das Nassätzen eine erste Aussparung in einer oberen Oberfläche des Metallkontakts bildet, so dass die erste Aussparung eine obere Breite, die auf einer Ebene, die mit einer oberen Oberfläche der ersten ESL auf gleicher Höhe liegt, gemessen wird, aufweist, so dass die erste Aussparung eine untere Breite aufweist, die auf einer Ebene, die mit einer unteren Fläche der ersten ESL auf gleicher Höhe liegt, gemessen wird, und so dass die obere Breite kleiner ist als die untere Breite, und Bilden eines ersten leitfähigen Merkmals in der ersten Aussparung und der ersten Öffnung. In einer Ausführungsform weist die erste Aussparung eine Tiefe in einem Bereich von weniger als etwa 10 nm auf. In einer Ausführungsform weist die erste Aussparung Seitenwände mit einer Höhe von weniger als etwa 10 nm auf. In einer Ausführungsform weist die erste Aussparung eine konkave untere Fläche auf. In einer Ausführungsform kontaktiert die untere Fläche der ersten Aussparung eine untere Fläche der ersten ESL. In einer Ausführungsform bildet das Durchführen des Nassätzens durch die erste ESL einen Winkel in einem Bereich von etwa o Grad bis etwa 45 Grad zwischen einer Fläche, die mit einer unteren Fläche der ersten ESL auf gleicher Höhe liegt, und einer oberen Oberfläche der ersten Aussparung. In einer Ausführungsform umfasst das Verfahren ferner: Bilden einer zweiten ESL und eines zweiten Dielektrikums über dem ersten Dielektrikum und dem ersten leitfähigen Merkmal, Bilden einer zweiten Öffnung durch das zweite Dielektrikum direkt über dem ersten leitfähigen Merkmal, und Durchführen eines Nassätzens durch die zweite ESL über dem ersten leitfähigen Merkmal, so dass das Nassätzen eine zweite Aussparung in einer oberen Oberfläche des ersten leitfähigen Merkmals bildet. In einer Ausführungsform umfasst das Verfahren ferner ein Bilden eines zweiten leitfähigen Merkmals in der zweiten Aussparung und der zweiten Öffnung.
  • Gemäß einer anderen Ausführungsform umfasst ein Verfahren zum Bilden einer Halbleitervorrichtung: Bilden einer Kontaktätzstoppschicht (CESL) über einem ersten leitfähigen Merkmal, Bilden eines Zwischenschichtdielektrikums (ILD) über der CESL, Bilden einer Öffnung durch die ILD zu einer oberen Oberfläche der CESL, Durchführen eines nassen Durchbruchs an der CESL, so dass der nasse Durchbruch einen Nassätzprozess umfasst, so dass der nasse Durchbruch eine Aussparung in einer oberen Oberfläche des ersten leitfähigen Merkmals bildet, und so dass die Aussparung einen Winkel in einem Bereich von etwa o Grad bis etwa 45 Grad zwischen einer Fläche, die mit einer unteren Fläche der CESL auf gleicher Höhe liegt, und einer oberen Oberfläche der Aussparung aufweist, Abscheiden eines leitfähigen Materials in der Aussparung und der Öffnung, und Planarisieren eines Abschnitts des leitfähigen Materials über der Öffnung, wobei der verbleibende Abschnitt des leitfähigen Materials ein zweites leitfähiges Merkmal bildet. In einer Ausführungsform umfasst der Nassätzprozess entionisiertes Wasser (DI-Wasser), mit CO2 vermengtes DI-Wasser, mit O3 vermengtes DI-Wasser, mit H2O2 vermengtes DI-Wasser, eine NH4OH-Lösung oder APM. In einer Ausführungsform weist das mit H2O2 vermengte DI-Wasser eine Konzentration von H2O2 zu DI-Wasser in einem Bereich von etwa 1:5 bis etwa 1:30 auf. In einer Ausführungsform weist die NH4OH-Lösung eine Konzentration von NH4OH zu DI-Wasser in einem Bereich von etwa 1:5 bis etwa 1:2000 auf. In einer Ausführungsform weist die APM Konzentrationen von NH3, H2O2 und DI-Wasser in einem Bereich von etwa 1:1:5 bis etwa 1:1:400 auf. In einer Ausführungsform wird der Nassätzprozess für ein Zeitintervall in einem Bereich von etwa 30 Sekunden bis etwa 300 Sekunden durchgeführt. In einer Ausführungsform wird der Nassätzprozess bei einer Temperatur in einem Bereich von Raumtemperatur bis etwa 65°C durchgeführt.
  • Gemäß einer noch anderen Ausführungsform weist eine Halbleiterstruktur einen Metallkontakt über einem Substrat, eine erste Ätzstoppschicht (ESL) über dem Metallkontakt und einen Metallstopfen auf. Der Metallstopfen weist einen ersten Abschnitt unter einer oberen Oberfläche des Metallkontakts, so dass eine untere Fläche des ersten Abschnitts konvex ist, einen zweiten Abschnitt, der zwischen einer ersten Fläche, die mit einer oberen Oberfläche der ersten ESL auf gleicher Höhe liegt, und einer zweiten Fläche, die mit einer unteren Fläche der ersten ESL auf gleicher Höhe liegt, angeordnet ist, wobei eine Seitenwand des zweiten Abschnitts einen Winkel in einem Bereich von etwa 10 Grad bis etwa 45 Grad mit der zweiten Fläche bildet, und einen dritten Abschnitt, der über der ersten Fläche angeordnet ist, auf. In einer Ausführungsform weist der erste Abschnitt eine Höhe in einem Bereich von weniger als etwa 10 nm auf. In einer Ausführungsform weist der erste Abschnitt eine Breite, die an der zweiten Fläche gemessen wird, in einem Bereich von weniger als etwa 10 nm auf. In einer Ausführungsform weist die erste ESL eine Dicke in einem Bereich von etwa 1 nm bis etwa 5 nm auf. In einer Ausführungsform kann eine Grenze zwischen der unteren Fläche der ersten ESL und der oberen Oberfläche des Metallkontakts eine Breite aufweisen, die kleiner ist als etwa 10 nm.
  • Das Vorstehende skizziert Merkmale mehrerer Ausführungsformen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Ein Fachmann sollte erkennen, dass er die vorliegende Offenbarung als eine Grundlage zum Entwerfen oder Modifizieren anderer Prozesse und Strukturen leicht verwenden kann, um die gleichen Aufgaben durchzuführen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen zu erzielen. Ein Fachmann sollte ebenfalls verstehen, dass derartige äquivalente Ausführungen nicht vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Modifizierungen hier vornehmen kann, ohne vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Verfahren zur Herstellung einer Halbleitervorrichtung, umfassend: Bilden eines Metallkontakts über einem Substrat; Bilden einer ersten Ätzstoppschicht, ESL, auf dem Metallkontakt; Bilden eines ersten Dielektrikums über der ersten ESL; Bilden einer ersten Öffnung in dem ersten Dielektrikum; Durchführen eines Nassätzens an einer unteren Fläche der ersten Öffnung durch die erste Ätzstoppschicht, ESL, wobei das Nassätzen eine erste Aussparung in einer oberen Oberfläche des Metallkontakts bildet, wobei die erste Aussparung eine obere Breite aufweist, die auf einer Ebene gemessen wird, welche auf gleicher Höhe mit einer oberen Oberfläche der ersten ESL liegt, wobei die erste Aussparung eine untere Breite aufweist, die auf einer Ebene gemessen wird, welche mit einer unteren Fläche der ersten ESL auf gleicher Höhe liegt, und wobei die obere Breite kleiner als die untere Breite ist, und Bilden eines ersten leitfähigen Merkmals in der ersten Aussparung und der ersten Öffnung.
  2. Verfahren nach Anspruch 1, wobei die erste Aussparung eine Tiefe in einem Bereich von weniger als etwa 10 nm aufweist.
  3. Verfahren nach einem der vorhergehenden Ansprüche, wobei die erste Aussparung Seitenwände mit einer Höhe von weniger als etwa 10 nm aufweist.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei die erste Aussparung eine konkave untere Fläche aufweist.
  5. Verfahren nach Anspruch 4, wobei die untere Fläche der ersten Aussparung eine untere Fläche der ersten ESL kontaktiert.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Durchführen des Nassätzens durch die erste ESL einen Winkel in einem Bereich von etwa o Grad bis etwa 45 Grad zwischen einer Oberfläche, die auf gleicher Höhe mit einer unteren Fläche der ersten ESL liegt, und einer oberen Oberfläche der ersten Aussparung bildet.
  7. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend: Bilden einer zweiten ESL und eines zweiten Dielektrikums über dem ersten Dielektrikum und dem ersten leitfähigen Merkmal, Bilden einer zweiten Öffnung durch das zweite Dielektrikum direkt über dem ersten leitfähigen Merkmal, und Durchführen eines Nassätzens durch die zweite ESL über dem ersten leitfähigen Merkmal, wobei das Nassätzen eine zweite Aussparung in einer oberen Oberfläche des ersten leitfähigen Merkmals bildet.
  8. Verfahren nach Anspruch 7, ferner umfassend: Bilden eines zweiten leitfähigen Merkmals in der zweiten Aussparung und der zweiten Öffnung.
  9. Verfahren zur Herstellung einer Halbleitervorrichtung, umfassend: Bilden einer Kontaktätzstoppschicht, CESL, über einem ersten leitfähigen Merkmal, Bilden eines Zwischenschichtdielektrikums, ILD, über der CESL, Bilden einer Öffnung durch das ILD zu einer oberen Oberfläche der CESL, Durchführen eines nassen Durchbruchs an der CESL, wobei der nasse Durchbruch einen Nassätzprozess umfasst, so dass der nasse Durchbruch eine Aussparung in einer oberen Oberfläche des ersten leitfähigen Merkmals bildet, wobei die Aussparung einen Winkel in einem Bereich von etwa o Grad bis etwa 45 Grad zwischen einer Oberfläche, die auf gleicher Höhe mit einer unteren Fläche der CESL liegt, und einer oberen Oberfläche der Aussparung aufweist, Abscheiden eines leitfähigen Materials in der Aussparung und der Öffnung, und Planarisieren eines Abschnitts des leitfähigen Materials über der Öffnung, wobei der verbleibende Abschnitt des leitfähigen Materials ein zweites leitfähiges Merkmal bildet.
  10. Verfahren nach Anspruch 9, wobei der Nassätzprozess entionisiertes Wasser, DI-Wasser, mit CO2 vermengtes DI-Wasser, mit O3 vermengtes DI-Wasser, mit H2O2 vermengtes DI-Wasser, eine NH4OH-Lösung oder APM umfasst.
  11. Verfahren nach Anspruch 10, wobei das mit H2O2 vermengte DI-Wasser eine Konzentration von H2O2 zu DI-Wasser in einem Bereich von etwa 1:5 bis etwa 1:30 aufweist.
  12. Verfahren nach Anspruch 10 oder 11, wobei die NH4OH-Lösung eine Konzentration von NH4OH zu DI-Wasser in einem Bereich von etwa 1:5 bis etwa 1:2000 aufweist.
  13. Verfahren nach einem der Ansprüche 10 bis 12, wobei die APM Konzentrationen von NH3, H2O2 und DI-Wasser in einem Bereich von etwa 1:1:5 und etwa 1:1:400 aufweist.
  14. Verfahren nach Ansprüchen 9 bis 13, wobei der Nassätzprozess für ein Zeitintervall in einem Bereich von etwa 30 Sekunden bis etwa 300 Sekunden durchgeführt wird.
  15. Verfahren nach einem der Ansprüche 9 bis 14, wobei der Nassätzprozess bei einer Temperatur in einem Bereich von Raumtemperatur bis etwa 65°C durchgeführt wird.
  16. Halbleiterstruktur aufweisend: einen Metallkontakt über einem Substrat; eine erste Ätzstoppschicht, ESL, über dem Metallkontakt; und einen Metallstopfen, aufweisend: - einen ersten Abschnitt unter einer oberen Oberfläche des Metallkontakts, wobei eine untere Fläche des ersten Abschnitts konvex ist; - einen zweiten Abschnitt, der zwischen einer ersten Oberfläche, welche auf gleicher Höhe mit einer oberen Oberfläche der ersten ESL liegt, und einer zweiten Oberfläche angeordnet ist, welche auf gleicher Höhe mit einer unteren Fläche der ersten ESL liegt, wobei eine Seitenwand des zweiten Abschnitts einen Winkel in einem Bereich von etwa 10 Grad bis etwa 45 Grad mit der zweiten Oberfläche bildet; und - einen dritten Abschnitt, der über der ersten Oberfläche angeordnet ist.
  17. Struktur nach Anspruch 16, wobei der erste Abschnitt eine Höhe in einem Bereich von weniger als etwa 10 nm aufweist.
  18. Struktur nach Anspruch 16 oder 17, wobei der erste Abschnitt eine Breite, die an der zweiten Oberfläche gemessen wird, in einem Bereich von weniger als etwa 10 nm aufweist.
  19. Struktur nach Anspruch 16 bis 18, wobei die erste ESL eine Dicke in einem Bereich von etwa 1 nm bis etwa 5 nm aufweist.
  20. Struktur nach einem der Ansprüche 16 bis 19, wobei eine Grenze zwischen der unteren Fläche der ersten ESL und der oberen Oberfläche des Metallkontakts eine Breite von kleiner als etwa 10 nm aufweisen kann.
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