DE102019121278A1 - Halbleitervorrichtung und Verfahren zur Herstellung - Google Patents

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Abstract

Es wird eine Halbleitervorrichtung mit mehreren Silizidregionen bereitgestellt. In Ausführungsformen werden ein erster Silizidvorläufer und ein zweiter Silizidvorläufer auf einer Source-/Drain-Region abgeschieden. Es wird ein erstes Silizid mit einer ersten Phase gebildet, und der zweite Silizidvorläufer ist nicht innerhalb der ersten Phase des ersten Silizids löslich. Die erste Phase des ersten Silizids wird in eine zweite Phase des ersten Silizids abgeändert, und der zweite Silizidvorläufer ist innerhalb der zweiten Phase des ersten Silizids löslich. Es wird ein zweites Silizid mit dem zweiten Silizidvorläufer und der zweiten Phase des ersten Silizids gebildet.

Description

  • ALLGEMEINER STAND DER TECHNIK
  • Halbleitervorrichtungen werden in einer Vielfalt an elektronischen Anwendungen, wie zum Beispiel Personal Computern, Mobiltelefonen, Digitalkameras und sonstigen elektronischen Geräten, verwendet. Halbleitervorrichtungen werden typischerweise durch sequentielles Abscheiden von Isolier- oder Dielektrikumschichten, leitfähigen Schichten und Halbleiterschichten aus Material über einem Halbleitersubstrat und Strukturieren der verschiedenen Materialschichten unter Verwendung von Lithographie zum Bilden von Schaltungskomponenten und Elementen darauf hergestellt.
  • Die Halbleiterindustrie verbessert weiterhin die Integrationsdichte verschiedener elektronischer Komponenten (z. B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) durch kontinuierliche Verringerungen der Mindestmerkmalsgröße, was ermöglicht, dass mehr Komponenten in einem gegebenen Bereich integriert werden. Mit der Verringerung der Mindestmerkmalsgrößen entstehen jedoch zusätzliche Probleme, die angegangen werden sollten.
  • Figurenliste
  • Die Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden ausführlichen Beschreibung verstanden, wenn diese mit den beigefügten Figuren gelesen wird. Es sei darauf hingewiesen, dass gemäß der Standardpraxis in der Industrie verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale der klaren Erörterung wegen willkürlich vergrößert oder verkleinert sein.
    • 1 veranschaulicht ein Beispiel eines FinFET in einer dreidimensionalen Ansicht gemäß einigen Ausführungsformen.
    • 2, 3, 4, 5, 6, 7, 8A, 8B, 9A, 9B, 10A, 10B, 10C, 11A, 11B, 11C, 12A, 12B, 13A, 13B, 14A, 14B, 14C, 15A, 15B, 16A und 16B sind Querschnittsansichten von Zwischenstufen bei der Herstellung von FinFETs gemäß einigen Ausführungsformen.
    • 17A-17C veranschaulichen die Abscheidung einer ersten Dualmaterialsilizidvorläuferschicht gemäß einigen Ausführungsformen.
    • 18 veranschaulicht ein teilweises Entfernen der ersten Dualmaterialsilizidvorläuferschicht gemäß einigen Ausführungsformen.
    • 19 veranschaulicht einen Temperprozess gemäß einigen Ausführungsformen.
    • 20 veranschaulicht eine Abscheidung einer Klebstoffschicht gemäß einigen Ausführungsformen.
    • 21 veranschaulicht ein Bilden eines Kontakts gemäß einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereit. Es werden nachfolgend spezifische Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend sein. Zum Beispiel kann das Bilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in welchen das erste und zweite Merkmal in direktem Kontakt gebildet sind, und auch Ausführungsformen umfassen, in welchen zusätzliche Merkmale zwischen dem ersten und zweiten Merkmal gebildet sein können, so dass das erste und zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und gibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Ferner können räumlich bezogene Begriffe, wie etwa „darunterliegend“, „unterhalb“, „unterer“, „oberhalb“, „oberer“ und dergleichen hierin für eine bequemere Beschreibung zum Beschreiben der Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en), wie in den Figuren veranschaulicht, verwendet werden. Die räumlich bezogenen Begriffe sollen verschiedene Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Die Vorrichtung kann anders (um 90 Grad gedreht oder mit anderen Ausrichtungen) ausgerichtet sein und die räumlich bezogenen Deskriptoren, die hierin verwendet werden, können dementsprechend gleichermaßen interpretiert werden.
  • Es werden nun Ausführungsformen in Bezug auf spezifische Ausführungsformen beschrieben, in welchen abgesonderte Silizidregionen unter Verwendung eines einzelnen Prozesses gebildet werden. Die hierin beschriebenen Ausführungsformen sollen jedoch vollständig veranschaulichend sein und nicht bezüglich der hierin vorzufindenden Beschreibungen beschränkend sein.
  • 1 veranschaulicht ein Beispiel eines FinFET in einer dreidimensionalen Ansicht gemäß einigen Ausführungsformen. Der FinFET umfasst eine Finne 52 auf einem Substrat 50 (z. B. ein Halbleitersubstrat). Isolationsregionen 56 sind in dem Substrat 50 angeordnet, und die Finne 52 steht oberhalb von und zwischen benachbarten Isolationsregionen 56 vor. Wenngleich die Isolationsregionen 56 als separat von dem Substrat 50 beschrieben/veranschaulicht sind, kann der Begriff „Substrat“, wie er hierin verwendet wird, verwendet werden, um sich nur auf das Halbleitersubstrat oder ein Halbleitersubstrat einschließlich Isolationsregionen zu beziehen. Zusätzlich können die Finne 52 und/oder das Substrat 50 ein einzelnes Material oder mehrere Materialien umfassen, wenngleich die Finne 52 als ein einzelnes kontinuierliches Material veranschaulicht ist, wie das Substrat 50. In diesem Zusammenhang bezieht sich die Finne 52 auf den Abschnitt, der sich zwischen den benachbarten Isolationsregionen 56 erstreckt.
  • Eine Gate-Dielektrikumschicht 92 befindet sich entlang von Seitenwänden und über einer oberen Fläche der Finne 52, und eine Gate-Elektrode 94 befindet sich über der Gate-Dielektrikumschicht 92. Source-/Drain-Regionen 82 sind auf gegenüberliegenden Seiten der Finne 52 bezüglich der Gate-Dielektrikumschicht 92 und der Gate-Elektrode 94 angeordnet. 1 veranschaulicht ferner Referenzquerschnitte, die in späteren Figuren verwendet werden. Der Querschnitt A-A befindet sich entlang einer Längsachse der Gate-Elektrode 94 und in einer Richtung, zum Beispiel senkrecht zu der Richtung des Stromflusses zwischen den Source-/Drain-Regionen 82 des FinFET. Der Querschnitt B-B ist senkrecht zu dem Querschnitt A-A und befindet sich entlang einer Längsachse der Finne 52 und in einer Richtung von zum Beispiel einem Stromfluss zwischen den Source-/Drain-Regionen 82 des FinFET. Der Querschnitt C-C ist parallel zu dem Querschnitt A-A und erstreckt sich durch eine Source-/Drain-Region des FinFET. Die darauffolgenden Figuren beziehen sich der Klarheit wegen auf diese Referenzquerschnitte.
  • Einige hierin erörterte Ausführungsformen werden im Kontext von FinFETs erörtert, die unter Verwendung eines Gate-Last-Prozesses gebildet werden. In anderen Ausführungsformen kann ein Gate-First-Prozess verwendet werden. Ebenfalls ziehen einige Ausführungsformen Aspekte in Betracht, die bei planaren Vorrichtungen, wie etwa planaren FETs, verwendet werden.
  • 2 bis 16B sind Querschnittsansichten von Zwischenstufen bei der Herstellung von FinFETs gemäß einigen Ausführungsformen. 2 bis 7 veranschaulichen den Referenzquerschnitt A-A, der in 1 veranschaulicht ist, mit Ausnahme von mehreren Finnen/FinFETs. 8A, 9A, 10A, 11A, 12A, 13A, 14A, 15A, 16A und 17A sind entlang des Referenzquerschnitts A-A veranschaulicht, der in 1 veranschaulicht ist, und 8B, 9B, 10B, 11B, 12B, 13B, 14B, 14C, 15B, 16B und 17B sind entlang eines ähnlichen Querschnitts B-B veranschaulicht, der in 1 veranschaulicht ist, mit Ausnahme von mehreren Finnen/FinFETs. 10C ist entlang des Referenzquerschnitts C-C veranschaulicht, der in 1 veranschaulicht ist, mit Ausnahme von mehreren Finnen/FETs.
  • In 2 ist ein Substrat 50 bereitgestellt. Das Substrat 50 kann ein Halbleitersubstrat, wie etwa ein Bulk-Halbleitersubstrat, ein Halbleiter-auf-Isolator(SOI, Semiconductor-On-Insulator)-Substrat oder dergleichen, sein, welches dotiert (z. B. mit einem p- oder einem n-Dotiermittel) oder undotiert sein kann. Das Substrat 50 kann ein Wafer 10, wie etwa ein Siliziumwafer, sein. Allgemein ist ein SOI-Substrat eine Schicht eines Halbleitermaterials, die auf einer Isolatorschicht gebildet ist. Der Isolator kann zum Beispiel eine vergrabene Oxid(BOX, Buried Oxide)-schicht, eine Siliziumoxidschicht oder dergleichen sein. Die Isolatorschicht wird auf einem Substrat bereitgestellt, das typischerweise ein Silizium- oder Glassubstrat ist. Es können auch andere Substrate, wie etwa ein mehrschichtiges Substrat oder ein Gradientsubstrat, verwendet werden. In einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Silizium; Germanium; einen Verbundhalbleiter einschließlich Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter einschließlich Siliziumgermanium, Galliumarsenidphosphid, Aluminiumindiumarsenid, Aluminiumgalliumarsenid, Galliumindiumarsenid, Galliumindiumphosphid und/oder Galliumindiumarsenidphosphid; oder Kombinationen davon umfassen.
  • Das Substrat 50 weist eine Region 50N und eine Region 50P auf. Die Region 50N kann zum Bilden von n-Vorrichtungen, wie etwa NMOS-Transistoren, z. B. n-FinFETs, dienen. Die Region 50P kann zum Bilden von p-Vorrichtungen, wie etwa PMOS-Transistoren, z. B. p-FinFETs, dienen. Die Region 50N kann physisch von der Region 50P getrennt sein (wie durch den Teiler 51 veranschaulicht), und es kann eine beliebige Anzahl an Vorrichtungsmerkmalen (z. B. andere aktive Vorrichtungen, dotierte Regionen, Isolationsstrukturen usw.) zwischen der Region 50N und der Region 50P angeordnet sein.
  • In 3 sind Finnen 52 in dem Substrat 50 gebildet. Die Finnen 52 sind Halbleiterstreifen. In einigen Ausführungsformen können die Finnen 52 in dem Substrat 50 durch Ätzen von Gräben in dem Substrat 50 gebildet werden. Das Ätzen kann ein beliebiger akzeptabler Ätzprozess, wie etwa ein reaktives Ionenätzen (RIE, Reactive Ion Etch), ein neutrales Strahlätzen (NBE, Neutral Beam Etch), dergleichen oder eine Kombination davon sein. Das Ätzen kann anisotrop sein.
  • Die Finnen können durch ein beliebiges geeignetes Verfahren strukturiert werden. Zum Beispiel können die Finnen unter Verwendung eines oder mehrerer Photolithographieprozesse einschließlich Doppelstrukturierungs- oder Mehrfachstrukturierungsprozessen strukturiert werden. Allgemein kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Photolithographie- und selbstausgerichtete Prozesse, was das Erzeugen von Mustern ermöglicht, die zum Beispiel Abstände aufweisen, die kleiner als das sind, was ansonsten unter Verwendung eines einzelnen direkten Photolithographieprozesses erhalten werden kann. Zum Beispiel wird in einer Ausführungsform eine Opferschicht über einem Substrat gebildet und unter Verwendung eines Photolithographieprozesses strukturiert. Abstandshalter werden entlang der strukturierten Opferschicht unter Verwendung eines selbstausgerichteten Prozesses gebildet. Die Opferschicht wird dann entfernt und die verbleibenden Abstandshalter können dann verwendet werden, um die Finnen zu strukturieren. In einigen Ausführungsformen kann die Maske (oder eine andere Schicht) auf den Finnen 52 verbleiben.
  • In 4 ist ein Isolationsmaterial 54 über dem Substrat 50 und zwischen benachbarten Finnen 52 gebildet. Das Isolationsmaterial 54 kann ein Oxid, wie etwa Siliziumoxid, ein Nitrid, dergleichen oder eine Kombination davon sein und kann durch eine chemische Dampfabscheidung mit hoher Plasmadichte (HDP-CVD, High-Density Plasma Chemical Vapor Deposition), eine fließfähige CVD (FCVD) (z. B. eine CVD-basierte Materialabscheidung in einem Remoteplasmasystem und eine Nachhärtung, um es in ein anderes Material, wie etwa ein Oxid, umzuwandeln), dergleichen oder eine Kombination davon gebildet werden. Es können andere Isolationsmaterialien verwendet werden, die durch einen beliebigen akzeptablen Prozess gebildet werden. In der veranschaulichten Ausführungsform ist das Isolationsmaterial 54 Siliziumoxid, das durch einen FCVD-Prozess gebildet wird. Es kann ein Temperprozess durchgeführt werden, nachdem das Isolationsmaterial gebildet ist. In einer Ausführungsform ist das Isolationsmaterial 54 derart gebildet, dass überschüssiges Isolationsmaterial 54 die Finnen 52 bedeckt. Wenngleich das Isolationsmaterial 54 als eine einzelne Schicht veranschaulicht ist, können einige Ausführungsformen mehrere Schichten verwenden. Zum Beispiel kann in einigen Ausführungsformen zunächst ein Liner (nicht gezeigt) entlang einer Fläche des Substrats 50 und der Finnen 52 gebildet werden. Danach kann ein Füllmaterial, wie etwa die zuvor erörterten, über dem Liner gebildet werden.
  • In 5 wird ein Entfernungsprozess bei dem Isolationsmaterial 54 angewendet, um überschüssiges Isolationsmaterial 54 über den Finnen 52 zu entfernen. In einigen Ausführungsformen kann ein Planarisierungsprozess, wie etwa ein chemisch-mechanisches Polieren (CMP), ein Rückätzprozess, Kombinationen davon oder dergleichen, verwendet werden. Der Planarisierungsprozess legt die Finnen 52 frei, so dass die oberen Flächen der Finnen 52 und des Isolationsmaterials 54 auf einer Höhe liegen, nachdem der Planarisierungsprozess abgeschlossen ist. In Ausführungsformen, in welchen eine Maske auf den Finnen 52 verbleibt, kann der Planarisierungsprozess die Maske freilegen oder die Maske entfernen, so dass die oberen Flächen der Maske oder der Finnen 52 jeweils und das Isolationsmaterial 54 auf einer Höhe liegen, nachdem der Planarisierungsprozess abgeschlossen ist.
  • In 6 ist das Isolationsmaterial 54 ausgespart, um Flachgrabenisolations(STI, Shallow Trench Isolation)-regionen 56 zu bilden. Das Isolationsmaterial 54 ist derart ausgespart, dass die oberen Abschnitte der Finnen 52 in der Region 50N und in der Region 50P zwischen benachbarten STI-Regionen 56 vorstehen. Ferner können die oberen Flächen der STI-Regionen 56 eine flache Oberfläche, wie veranschaulicht, eine konvexe Oberfläche, eine konkave Oberfläche (wie etwa Kümpeln) oder eine Kombination davon aufweisen. Die oberen Flächen der STI-Regionen 56 können flach, konvex und/oder konkav durch ein geeignetes Ätzen gebildet werden. Die STI-Regionen 56 können unter Verwendung eines akzeptablen Ätzprozesses, wie etwa eines Ätzprozesses, der bezüglich des Materials des Isolationsmaterials 54 selektiv ist (z. B. das Material des Isolationsmaterials 54 mit einer schnelleren Rate als das Material der Finnen 52 ätzt), ausgespart werden. Zum Beispiel kann eine Oxidentfernung unter Verwendung zum Beispiel von verdünnter Flusssäure (dHF, dilute Hydrofluoric) verwendet werden.
  • Der bezüglich 2 bis 6 beschriebene Prozess ist nur ein Beispiel dafür, wie die Finnen 52 gebildet werden können. In einigen Ausführungsformen können die Finnen durch einen epitaxialen Züchtungsprozess gebildet werden. Zum Beispiel kann eine Dielektrikumschicht über einer oberen Fläche des Substrats 50 gebildet werden und können Gräben durch die Dielektrikumschicht geätzt werden, um das darunterliegende Substrat 50 freizulegen. Es können homoepitaxiale Strukturen epitaxial in den Gräben gezüchtet werden, und die Dielektrikumschicht kann derart ausgespart werden, dass die homoepitaxialen Strukturen von der Dielektrikumschicht vorstehen, um Finnen zu bilden. Zusätzlich können in einigen Ausführungsformen heteroepitaxiale Strukturen für die Finnen 52 verwendet werden. Zum Beispiel können die Finnen 52 in 5 ausgespart werden und kann ein Material, das sich von den Finnen 52 unterscheidet, epitaxial über den ausgesparten Finnen 52 gezüchtet werden. In solchen Ausführungsformen umfassen die Finnen 52 das ausgesparte Material sowie das epitaxial gezüchtete Material, das über dem ausgesparten Material angeordnet ist. In noch einer weiteren Ausführungsform kann eine Dielektrikumschicht über einer oberen Fläche des Substrats 50 gebildet werden und können Gräben durch die Dielektrikumschicht geätzt werden. Es können dann heteroepitaxiale Strukturen epitaxial in den Gräben unter Verwendung eines Materials, das sich von dem Substrat 50 unterscheidet, gezüchtet werden, und die Dielektrikumschicht kann derart ausgespart werden, dass die heteroepitaxialen Strukturen von der Dielektrikumschicht vorstehen, um die Finnen 52 zu bilden. In einigen Ausführungsformen, wo homoepitaxiale oder heteroepitaxiale Strukturen epitaxial gezüchtet werden, können die epitaxial gezüchteten Materialien vor Ort während dem Züchten dotiert werden, was vorherige und darauffolgende Implantierungen überflüssig machen kann, wenngleich Vorort- und Implantationsdotierung zusammen verwendet werden können.
  • Ferner kann es vorteilhaft sein, ein Material in der Region 50N (z. B. eine NMOS-Region), das sich von dem Material in der Region 50P (z. B. eine PMOS-Region) unterscheidet, epitaxial zu züchten. In verschiedenen Ausführungsformen können obere Abschnitte der Finnen 52 aus Siliziumgermanium (SixGe1-x, wobei x im Bereich von 0 bis 1 liegen kann), Siliziumcarbid, reinem oder im Wesentlichen reinem Germanium, einem III-V-Verbundhalbleiter, einem II-VI-Verbundhalbleiter oder dergleichen gebildet sein. Zum Beispiel umfassen die verfügbaren Materialien zum Bilden des III-V-Verbundhalbleiters Indiumarsenid, Aluminiumarsenid, Galliumarsenid, Indiumphosphid, Galliumnitrid, Indiumgalliumarsenid, Indiumaluminiumarsenid, Galliumantimonid, Aluminiumantimonid, Aluminiumphosphid, Galliumphosphid und dergleichen, ohne jedoch darauf beschränkt zu sein.
  • Ferner können in 6 geeignete Wannen (nicht gezeigt) in den Finnen 52 und/oder dem Substrat 50 gebildet sein. In einigen Ausführungsformen kann eine P-Wanne in der Region 50N gebildet sein und kann eine N-Wanne in der Region 50P gebildet sein. In einigen Ausführungsformen sind eine P-Wanne oder eine N-Wanne sowohl in der Region 50N als auch der Region 50P gebildet.
  • In den Ausführungsformen mit verschiedenen Wannentypen können die verschiedenen Implantierungsschritte für die Region 50N und die Region 50P unter Verwendung eines Photoresists oder anderer Masken (nicht gezeigt) erzielt werden. Zum Beispiel kann ein Photoresist über den Finnen 52 und den STI-Regionen 56 in der Region 50N gebildet sein. Das Photoresist wird strukturiert, um die Region 50P des Substrats 50, wie etwa eine PMOS-Region, freizulegen. Das Photoresist kann unter Verwendung einer Spin-on-Technik gebildet werden und kann unter Verwendung akzeptabler Photolithographietechniken strukturiert werden. Nachdem das Photoresist strukturiert ist, wird eine n-Verunreinigungsimplantierung in der Region 50P durchgeführt und kann das Photoresist als eine Maske wirken, um im Wesentlichen zu verhindern, dass n-Verunreinigungen in der Region 50N, wie etwa einer NMOS-Region, implantiert werden. Die n-Verunreinigungen können Phosphor, Arsen, Antimon oder dergleichen sein, die in der Region mit einer Konzentration von 1018 cm-3 oder weniger, wie etwa zwischen ungefähr 1016 cm-3 und ungefähr 1018 cm-3, implantiert sind. Nach der Implantierung wird das Photoresist entfernt, wie etwa durch einen akzeptablen Veraschungsprozess.
  • Auf die Implantierung der Region 50P folgend wird ein Photoresist über den Finnen 52 und den STI-Regionen 56 in der Region 50P gebildet. Das Photoresist wird strukturiert, um die Region 50N des Substrats 50, wie etwa die NMOS-Region, freizulegen. Das Photoresist kann unter Verwendung einer Spin-on-Technik gebildet werden und kann unter Verwendung akzeptabler Photolithographietechniken strukturiert werden. Nachdem das Photoresist strukturiert ist, kann eine p-Verunreinigungsimplantierung in der Region 50N durchgeführt werden und kann das Photoresist als eine Maske wirken, um im Wesentlichen zu verhindern, dass p-Verunreinigungen in der Region 50P, wie etwa der PMOS-Region, implantiert werden. Die p-Verunreinigungen können Bor, Borfluorid, Indium oder dergleichen sein, die in der Region mit einer Konzentration von 1018 cm-3 oder weniger, wie etwa zwischen ungefähr 1016 cm-3 und ungefähr 1018 cm-3, implantiert sind. Nach der Implantierung kann das Photoresist entfernt werden, wie etwa durch einen akzeptablen Veraschungsprozess.
  • Nach den Implantierungen der Region 50N und der Region 50P kann ein Tempern durchgeführt werden, um den Implantierungsschaden zu reparieren und die p- und/oder n-Verunreinigungen zu aktivieren, die implantiert wurden. In einigen Ausführungsformen können die gezüchteten Materialien der epitaxialen Finnen vor Ort während dem Züchten dotiert werden, was die Implantierungen überflüssig machen kann, wenngleich Vorort- und Implantationsdotierung zusammen verwendet werden können.
  • In 7 wird eine Dummy-Dielektrikumschicht 60 auf den Finnen 52 gebildet. Die Dummy-Dielektrikumschicht 60 kann zum Beispiel Siliziumoxid, Siliziumnitrid, eine Kombination davon, oder dergleichen sein und kann gemäß akzeptablen Techniken abgeschieden oder thermisch gezüchtet werden. Eine Dummy-Gate-Schicht 62 ist über der Dummy-Dielektrikumschicht 60 gebildet und eine Maskenschicht 64 ist über der Dummy-Gate-Schicht 62 gebildet. Die Dummy-Gate-Schicht 62 kann über der Dummy-Dielektrikumschicht 60 abgeschieden und dann planarisiert werden, wie etwa durch ein CMP. Die Maskenschicht 64 kann über der Dummy-Gate-Schicht 62 abgeschieden werden. Die Dummy-Gate-Schicht 62 kann ein leitfähiges oder nichtleitfähiges Material sein und kann aus einer Gruppe ausgewählt werden, die amorphes Silizium, polykristallines Silizium (Polysilizium), polykristallines Siliziumgermanium (Poly-SiGe), Metallnitride, Metallsilizide, Metalloxide und Metalle umfasst. Die Dummy-Gate-Schicht 62 kann durch physische Dampfabscheidung (PVD), CVD, Sputterabscheidung oder sonstige im Stand der Technik verwendete und bekannte Techniken zum Abscheiden des ausgewählten Materials abgeschieden werden. Die Dummy-Gate-Schicht 62 kann aus anderen Materialien mit einer hohen Ätzselektivität bezüglich des Ätzens von Isolationsregionen hergestellt sein. Die Maskenschicht 64 kann zum Beispiel Siliziumnitrid, Siliziumoxynitrid oder dergleichen umfassen. In diesem Beispiel werden eine einzelne Dummy-Gate-Schicht 62 und eine einzelne Maskenschicht 64 über der Region 50N und der Region 50P gebildet. Es sei darauf hingewiesen, dass die Dummy-Dielektrikumschicht 60 zu Veranschaulichungszwecken nur die Finnen 52 bedeckend gezeigt ist. In einigen Ausführungsformen kann die Dummy-Dielektrikumschicht 60 derart abgeschieden werden, dass die Dummy-Dielektrikumschicht 60 die STI-Regionen 56 bedeckt, die sich zwischen der Dummy-Gate-Schicht 62 und den STI-Regionen 56 erstreckt.
  • 8A bis 16B veranschaulichen verschiedene zusätzliche Schritte bei der Herstellung der Ausführungsformvorrichtungen. 8A bis 16B veranschaulichen Merkmale in jeder der Region 50N und der Region 50P. Zum Beispiel können die Strukturen, die in 8A bis 16B veranschaulicht sind, sowohl bei der Region 50N als auch der Region 50P angewendet werden. Unterschiede (falls vorhanden) bezüglich der Strukturen der Region 50N und der Region 50P sind in dem Text beschrieben, der jede Figur begleitet.
  • In 8A und 8B kann die Maskenschicht 64 (siehe 7) unter Verwendung akzeptabler Photolithographie- und Ätztechniken zum Bilden von Masken 74 strukturiert werden. Das Muster der Masken 74 kann dann auf die Dummy-Gate-Schicht 62 übertragen werden. In einigen Ausführungsformen (nicht veranschaulicht) kann das Muster der Masken 74 auch durch eine akzeptable Ätztechnik zum Bilden von Dummy-Gates 72 auf die Dummy-Dielektrikumschicht 60 übertragen werden. Die Dummy-Gates 72 bedecken jeweilige Kanalregionen 58 der Finnen 52. Das Muster der Masken 74 kann verwendet werden, um jedes der Dummy-Gates 72 physisch von benachbarten Dummy-Gates zu trennen. Die Dummy-Gates 72 können auch eine Längsrichtung aufweisen, die im Wesentlichen senkrecht zu der Längsrichtung der jeweiligen epitaxialen Finnen 52 ist.
  • Ferner können in 8A und 8B Gate-Dichtungsabstandshalter 80 auf freigelegten Flächen der Dummy-Gates 72, der Masken 74 und/oder der Finnen 52 gebildet sein. Eine thermische Oxidation oder ein Abscheiden, gefolgt von einem anisotropen Ätzen, können die Gate-Dichtungsabstandshalter 80 bilden. Die Gate-Dichtungsabstandshalter 80 können aus Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder dergleichen gebildet sein.
  • Nach dem Bilden der Gate-Dichtungsabstandshalter 80 können Implantierungen für leicht dotierte Source-/Drain(LDD)-Regionen (nicht explizit veranschaulicht) durchgeführt werden. In den Ausführungsformen mit verschiedenen Vorrichtungstypen, ähnlich wie bei den zuvor in 6 erörterten Implantierungen, kann eine Maske, wie etwa ein Photoresist, über der Region 50N gebildet werden, während die Region 50P freigelegt wird, und können Verunreinigungen eines geeigneten Typs (z. B. p-Typ) in den freigelegten Finnen 52 in der Region 50P implantiert werden. Die Maske kann dann entfernt werden. Darauffolgend kann eine Maske, wie etwa ein Photoresist, über der Region 50P gebildet werden, während die Region 50N freigelegt wird, und können Verunreinigungen eines geeigneten Typs (z. B. n-Typ) in den freigelegten Finnen 52 in der Region 50N implantiert werden. Die Maske kann dann entfernt werden. Die n-Verunreinigungen können die beliebigen der zuvor erörterten n-Verunreinigungen sein, und die p-Verunreinigungen können die beliebigen der zuvor erörterten p-Verunreinigungen sein. Die leicht dotierten Source-/Drain-Regionen können eine Verunreinigungskonzentration von ungefähr 1015 cm-3 bis ungefähr 1019 cm-3 aufweisen. Es kann ein Tempern verwendet werden, um den Implantierungsschaden zu reparieren und die implantierten Verunreinigungen zu aktivieren.
  • In 9A und 9B sind Gate-Abstandshalter 86 auf den Gate-Dichtungsabstandshaltern 80 entlang von Seitenwänden der Dummy-Gates 72 und der Masken 74 gebildet. Die Gate-Abstandshalter 86 können durch konformales Abscheiden eines Isoliermaterials und darauffolgendes anisotropes Ätzen des Isoliermaterials gebildet werden. Das Isoliermaterial der Gate-Abstandshalter 86 kann Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Siliziumcarbonitrid, eine Kombination davon oder dergleichen sein.
  • Es sei darauf hingewiesen, dass die vorherige Offenbarung allgemein einen Prozess zum Bilden von Abstandshaltern und LDD-Regionen beschreibt. Es können andere Prozesse und Sequenzen verwendet werden. Zum Beispiel können weniger oder zusätzliche Abstandshalter verwendet werden, kann eine andere Sequenz von Schritten verwendet werden (z. B. werden die Gate-Dichtungsabstandshalter 80 möglicherweise nicht vor dem Bilden der Gate-Abstandshalter 86 geätzt, was zu „L-förmigen“ Gate-Dichtungsabstandshaltern führt), können Abstandshalter gebildet und entfernt werden und/oder dergleichen. Ferner können die n- und p-Vorrichtungen unter Verwendung verschiedener Strukturen und Schritte gebildet werden. Zum Beispiel können LDD-Regionen für n-Vorrichtungen vor dem Bilden der Gate-Dichtungsabstandshalter 80 gebildet werden, während die LDD-Regionen für p-Vorrichtungen nach dem Bilden der Gate-Dichtungsabstandshalter 80 gebildet werden können.
  • In 10A, 10B und 10C sind epitaxiale Source-/Drain-Regionen 82 in den Finnen 52 gebildet, um eine Belastung in den jeweiligen Kanalregionen 58 auszuüben, wodurch die Leistung verbessert wird. Die epitaxialen Source-/Drain-Regionen 82 sind derart in den Finnen 52 gebildet, dass jedes Dummy-Gate 72 zwischen jeweiligen benachbarten Paaren der epitaxialen Source-/Drain-Regionen 82 angeordnet ist. In einigen Ausführungsformen können sich die epitaxialen Source-/Drain-Regionen 82 in die Finnen 52 hinein erstrecken und auch durch diese hindurch verlaufen. In einigen Ausführungsformen werden die Gate-Abstandshalter 86 verwendet, um die epitaxialen Source-/Drain-Regionen 82 von den Dummy-Gates 72 durch einen geeigneten seitlichen Abstand zu trennen, so dass die epitaxialen Source-/Drain-Regionen 82 nicht darauffolgend gebildete Gates der resultierenden FinFETs kurzschließen.
  • Die epitaxialen Source-/Drain-Regionen 82 in der Region 50N, z. B. die NMOS-Region, können durch Maskieren der Region 50P, z. B. der PMOS-Region, und Ätzen der Source-/Drain-Regionen der Finnen 52 in der Region 50N zum Bilden von Aussparungen in den Finnen 52 gebildet werden. Dann werden die epitaxialen Source-/Drain-Regionen 82 in der Region 50N epitaxial in den Aussparungen gezüchtet. Die epitaxialen Source-/Drain-Regionen 82 können ein beliebiges akzeptables Material, wie es etwa für n-FinFETs geeignet ist, umfassen. Zum Beispiel können die epitaxialen Source-/Drain-Regionen 82 in der Region 50N Materialien umfassen, die eine Zugspannung in der Kanalregion 58 ausüben, wie etwa Silizium, Siliziumcarbid, phosphordotiertes Siliziumcarbid, Siliziumphosphid oder dergleichen, wenn die Finne 52 Silizium ist. Die epitaxialen Source-/Drain-Regionen 82 in der Region 50N können Flächen aufweisen, die von jeweiligen Flächen der Finnen 52 angehoben sind, und können Facetten aufweisen.
  • Die epitaxialen Source-/Drain-Regionen 82 in der Region 50P, z. B. die PMOS-Region, können durch Maskieren der Region 50N, z. B. der NMOS-Region, und Ätzen der Source-/Drain-Regionen der Finnen 52 in der Region 50P zum Bilden von Aussparungen in den Finnen 52 gebildet werden. Dann werden die epitaxialen Source-/Drain-Regionen 82 in der Region 50P epitaxial in den Aussparungen gezüchtet. Die epitaxialen Source-/Drain-Regionen 82 können ein beliebiges akzeptables Material, wie es etwa für P-FinFETs geeignet ist, umfassen. Zum Beispiel können die epitaxialen Source-/Drain-Regionen 82 in der Region 50P Materialien, wie etwa Silizium, oder Materialien, die eine Druckverformung in der Kanalregion 58 ausüben, wie etwa Siliziumgermanium, bordotiertes Germanium, Germaniumzinn oder dergleichen, umfassen, wenn die Finne 52 Silizium ist. Die epitaxialen Source-/Drain-Regionen 82 in der Region 50P können auch Flächen aufweisen, die von jeweiligen Flächen der Finnen 52 angehoben sind, und können Facetten aufweisen.
  • Die epitaxialen Source-/Drain-Regionen 82 und/oder die Finnen 52 können mit Dotiermitteln implantiert werden, um Source-/Drain-Regionen zu bilden, ähnlich wie bei dem zuvor erörterten Prozess zum Bilden von leicht dotierten Source-/Drain-Regionen, gefolgt von einem Tempern. Die Source-/Drain-Regionen können eine Verunreinigungskonzentration von zwischen ungefähr 1019 cm-3 und ungefähr 1021 cm-3 aufweisen. Die n- und/oder p-Verunreinigungen für Source-/Drain-Regionen können beliebige der zuvor erörterten Verunreinigungen sein. In einigen Ausführungsformen können die epitaxialen Source-/Drain-Regionen 82 vor Ort während dem Züchten dotiert werden.
  • Infolge des Epitaxieprozesses, der verwendet wird, um die epitaxialen Source-/Drain-Regionen 82 in der Region 50N und der Region 50P zu bilden, weisen obere Flächen der epitaxialen Source-/Drain-Regionen Facetten auf, welche sich seitlich nach außen über Seitenwände der Finnen 52 hinaus ausdehnen. In einigen Ausführungsformen bewirken diese Facetten, dass sich benachbarte Source-/Drain-Regionen 82 eines selben FinFET zusammenfügen, wie innerhalb der Region 50N von 10C veranschaulicht ist. In anderen Ausführungsformen bleiben benachbarte Source-/Drain-Regionen 82 getrennt, nachdem der Epitaxieprozess abgeschlossen ist, wie innerhalb der Region 50P von 10C veranschaulicht ist. In den in 10C veranschaulichten Ausführungsformen sind Gate-Abstandshalter 86 gebildet, die einen Abschnitt der Seitenwände der Finnen 52 bedecken, die sich oberhalb der STI-Regionen 56 erstrecken, wodurch das epitaxiale Züchten blockiert wird. In einigen anderen Ausführungsformen kann die Abstandshalterätzung, die verwendet wird, um die Gate-Abstandshalter 86 zu bilden, angepasst werden, um das Abstandshaltermaterial zu entfernen, um zu ermöglichen, dass sich die epitaxial gezüchtete Region zu der Fläche der STI-Region 56 erstreckt.
  • In 11A, 11B und 11C wird ein erstes Zwischenschichtdielektrikum (ILD, Interlayer Dielectric) 88 über der Struktur, die in 10A, 10B und 10C veranschaulicht ist, abgeschieden. Das erste ILD 88 kann aus einem dielektrischen Material gebildet sein und kann durch ein beliebiges geeignetes Verfahren, wie etwa CVD, plasmaverstärktes CVD (PECVD, Plasma-Enhanced CVD) oder FCVD, abgeschieden werden. Dielektrische Materialien können Phosphosilikatglas (PSG), Borsilikatglas (BSG), bordotiertes Phosphosilikatglas (BPSG), undotiertes Silikatglas (USG) oder dergleichen umfassen. Es können andere Isolationsmaterialien verwendet werden, die durch einen beliebigen akzeptablen Prozess gebildet werden. In einigen Ausführungsformen ist eine Kontaktätzstoppschicht (CESL, Contact Etch Stop Layer) 87 zwischen dem ersten ILD 88 und den epitaxialen Source-/Drain-Regionen 82, den Masken 74 und den Gate-Abstandshaltern 86 angeordnet. Die CESL 87 kann ein dielektrisches Material, wie etwa Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid oder dergleichen, umfassen, das eine andere Ätzrate als das Material des darüberliegenden ersten ILD 88 aufweist.
  • In 12A und 12B kann ein Planarisierungsprozess, wie etwa ein CMP, durchgeführt werden, um die obere Fläche des ersten ILD 88 mit den oberen Flächen der Dummy-Gates 72 oder der Masken 74 auf eine Höhe zu bringen. Der Planarisierungsprozess kann auch die Masken 74 auf den Dummy-Gates 72 und Abschnitte der Gate-Dichtungsabstandshalter 80 und der Gate-Abstandshalter 86 entlang von Seitenwänden der Masken 74 entfernen. Nach dem Planarisierungsprozess liegen die oberen Flächen der Dummy-Gates 72, der Gate-Dichtungsabstandshalter 80, der Gate-Abstandshalter 86 und des ersten ILD 88 auf einer Höhe. Dementsprechend werden die oberen Flächen der Dummy-Gates 72 durch das erste ILD 88 freigelegt. In einigen Ausführungsformen können die Masken 74 verbleiben, wobei in diesem Fall der Planarisierungsprozess die obere Fläche des ersten ILD 88 mit den oberen Flächen der Masken 74 auf eine Höhe bringt.
  • In 13A und 13B werden die Dummy-Gates 72 und die Masken 74, falls vorhanden, in (einem) Ätzschritt(en) entfernt, so dass Aussparungen 90 gebildet werden. Abschnitte der Dummy-Dielektrikumschicht 60 in den Aussparungen 90 können auch entfernt werden. In einigen Ausführungsformen werden nur die Dummy-Gates 72 entfernt und verbleibt die Dummy-Dielektrikumschicht 60 und wird durch die Aussparungen 90 freigelegt. In einigen Ausführungsformen wird die Dummy-Dielektrikumschicht 60 von den Aussparungen 90 in einer ersten Region eines Dies (z. B. eine Kernlogikregion) entfernt und verbleibt in den Aussparungen 90 in einer zweiten Region des Dies (z. B. einer Eingangs-/Ausgangsregion). In einigen Ausführungsformen werden die Dummy-Gates 72 durch einen anisotropen Trockenätzprozess entfernt. Zum Beispiel kann der Ätzprozess einen Trockenätzprozess unter Verwendung von (einem) Reaktionsgas(en), das/die selektiv die Dummy-Gates 72 ätzen, ohne das erste ILD 88 oder die Gate-Abstandshalter 86 zu ätzen, umfassen. Jede Aussparung 90 legt eine Kanalregion 58 einer jeweiligen Finne 52 frei und/oder liegt über dieser. Jede Kanalregion 58 ist zwischen benachbarten Paaren der epitaxialen Source-/Drain-Regionen 82 angeordnet. Während dem Entfernen kann die Dummy-Dielektrikumschicht 60 als eine Ätzstoppschicht verwendet werden, wenn die Dummy-Gates 72 geätzt werden. Die Dummy-Dielektrikumschicht 60 kann dann wahlweise nach dem Entfernen der Dummy-Gates 72 entfernt werden.
  • In 14A und 14B sind Gate-Dielektrikumschichten 92 und Gate-Elektroden 94 für Ersatz-Gates gebildet. 14C veranschaulicht eine detaillierte Ansicht der Region 89 von 14B. Die Gate-Dielektrikumschichten 92 sind konformal in den Aussparungen 90, wie etwa auf den oberen Flächen und den Seitenwänden der Finnen 52 und auf Seitenwänden der Gate-Dichtungsabstandshalter 80/Gate-Abstandshalter 86, abgeschieden. Die Gate-Dielektrikumschichten 92 können auch auf der oberen Fläche des ersten ILD 88 gebildet sein. Gemäß einigen Ausführungsformen umfassen die Gate-Dielektrikumschichten 92 Siliziumoxid, Siliziumnitrid oder Mehrfachschichten davon. In einigen Ausführungsformen umfassen die Gate-Dielektrikumschichten 92 ein dielektrisches high-k-Material, und in diesen Ausführungsformen können die Gate-Dielektrikumschichten 92 einen k-Wert aufweisen, der größer als ungefähr 7,0 ist, und ein Metalloxid oder ein Silikat von Hafnium, Aluminium, Zirkonium, Lanthan, Mangan, Barium, Titan, Blei und Kombinationen davon umfassen. Die Bildungsverfahren der Gate-Dielektrikumschichten 92 können Molekularstrahlabscheidung (MBD, Molecular-Beam Deposition), ALD, PECVD und dergleichen umfassen. In einigen Ausführungsformen, wo Abschnitte der Dummy-Dielektrikumschicht 60 in den Aussparungen 90 verbleiben, umfassen die Gate-Dielektrikumschichten 92 ein Material der Dummy-Dielektrikumschicht 60 (z. B. SiO2).
  • Die Gate-Elektroden 94 werden jeweils über den Gate-Dielektrikumschichten 92 abgeschieden und füllen die verbleibenden Abschnitte der Aussparungen 90. Die Gate-Elektroden 94 können ein metallhaltiges Material, wie etwa Titannitrid, Titanoxid, Tantalnitrid, Tantalcarbid, Kobalt, Ruthenium, Aluminium, Wolfram, Kombinationen davon oder Mehrfachschichten davon, umfassen. Zum Beispiel kann die Gate-Elektrode 94 eine beliebige Anzahl an Linerschichten 94A, eine beliebige Anzahl an Arbeitsfunktionsabstimmungsschichten 94B und ein Füllmaterial 94C, wie durch 14C veranschaulicht, umfassen, wenngleich eine Einzelschicht-Gate-Elektrode 94 in 14B veranschaulicht ist. Nach dem Füllen der Aussparungen 90 kann ein Planarisierungsprozess, wie etwa ein CMP, durchgeführt werden, um die überschüssigen Abschnitte der Gate-Dielektrikumschichten 92 und das Material der Gate-Elektroden 94 zu entfernen, wobei sich die überschüssigen Abschnitte über der oberen Fläche des ILD 88 befinden. Die verbleibenden Abschnitte von Material der Gate-Elektroden 94 und die Gate-Dielektrikumschichten 92 bilden somit Ersatz-Gates der resultierenden FinFETs. Die Gate-Elektroden 94 und die Gate-Dielektrikumschichten 92 können gemeinsam als „Gate-Stapel“ bezeichnet werden. Das Gate und die Gate-Stapel können sich entlang von Seitenwänden einer Kanalregion 58 der Finnen 52 erstrecken.
  • Das Bilden der Gate-Dielektrikumschichten 92 in der Region 50N und der Region 50P kann gleichzeitig erfolgen, so dass die Gate-Dielektrikumschichten 92 in jeder Region aus denselben Materialien gebildet sind, und das Bilden der Gate-Elektroden 94 kann gleichzeitig erfolgen, so dass die Gate-Elektroden 94 in jeder Region aus denselben Materialien gebildet sind. In einigen Ausführungsformen können die Gate-Dielektrikumschichten 92 in jeder Region durch unterschiedliche Prozesse gebildet werden, so dass die Gate-Dielektrikumschichten 92 verschiedene Materialien sein können, und/oder können die Gate-Elektroden 94 in jeder Region durch unterschiedliche Prozesse gebildet werden, so dass die Gate-Elektroden 94 verschiedene Materialien sein können. Es können verschiedene Maskierungsschritte verwendet werden, um geeignete Regionen zu maskieren und freizulegen, wenn unterschiedliche Prozesse verwendet werden.
  • In 15A und 15B ist der Gate-Stapel (einschließlich einer Gate-Dielektrikumschicht 92 und einer entsprechenden darüberliegenden Gate-Elektrode 94) ausgespart, so dass eine Aussparung direkt über dem Gate-Stapel und zwischen gegenüberliegenden Abschnitten der Gate-Abstandshalter 86 gebildet ist, wie in 15A und 15B veranschaulicht ist. Eine Gate-Maske 96, die eine oder mehrere Schichten aus dielektrischem Material, wie etwa Siliziumnitrid, Siliziumoxynitrid oder dergleichen, umfasst, wird in die Aussparung gefüllt, gefolgt von einem Planarisierungsprozess zum Entfernen von überschüssigen Abschnitten des dielektrischen Materials, die sich über das erste ILD 88 erstrecken. Die darauffolgend gebildeten Gate-Kontakte 233 (21A und 21B) verlaufen durch die Gate-Maske 96, um die obere Fläche der ausgesparten Gate-Elektrode 94 zu kontaktieren.
  • In 16A-16C ist ein zweites ILD 108 über dem ersten ILD 88 mit einem Ätzstopp 150, der zwischen dem zweiten ILD 108 und dem ersten ILD 88 gebildet ist, abgeschieden. In einer Ausführungsform kann der Ätzstopp 150 aus einem dielektrischen Material, wie etwa Siliziumnitrid, das durch einen Prozess, wie etwa plasmaverstärkte chemische Dampfabscheidung (PECVD), physische Dampfabscheidung (PVD), Atomschichtabscheidung (ALD, Atomic Layer Deposition), chemische Dampfabscheidung mit niedrigem Druck (LPCVD, Low Pressure Chemical Vapor Deposition), Spin-on-Coating oder dergleichen, gebildet werden. Es kann jedoch ein beliebiges geeignetes Material und ein beliebiger geeigneter Prozess verwendet werden.
  • Zusätzlich kann das zweite ILD 108 ein fließfähiger Film sein, der durch ein fließfähiges CVD-Verfahren gebildet wird. In einigen Ausführungsformen ist das zweite ILD 108 aus einem dielektrischen Material, wie etwa PSG, BSG, BPSG, USG oder dergleichen, gebildet und kann durch ein beliebiges geeignetes Verfahren, wie etwa CVD und PECVD, abgeschieden werden. Es kann jedoch ein beliebiges geeignetes Material oder Verfahren zur Herstellung verwendet werden.
  • In 17A-17C sind Source-/Drain-Kontaktöffnungen 93 durch das zweite ILD 108, den Ätzstopp 150, das erste ILD 88 und die CESL 87 gebildet. In einer Ausführungsform können die Source-/Drain-Kontaktöffnungen 93 unter Verwendung eines oder mehrerer Ätzprozesse gebildet werden, um sequentiell durch jede(n/s) des zweiten ILD 108, des Ätzstopps 150, des ersten ILD 88 und der CESL 87 zu ätzen. Es können jedoch (ein) beliebige(r) geeignete(r) Prozess(e) verwendet werden, um die Source/Drain-Kontaktöffnungen 93 zu bilden und die Source-/Drain-Regionen 82 freizulegen.
  • Nachdem die Source-/Drain-Kontaktöffnungen 93 gebildet worden sind und die Source-/Drain-Regionen 82 freigelegt worden sind, kann eine optionale Vor-Silizid-Implantierung durchgeführt werden, um eine teilweise amorphe Region zu bilden und dabei zu helfen, einen beliebigen Oberflächenschaden zu reparieren, der möglicherweise entstanden ist. Zum Beispiel kann in einigen Ausführungsformen ein Ion, wie etwa Silizium oder Germanium, durch die Source-/Drain-Kontaktöffnungen 93 und in die Source-/Drain-Regionen 82 hinein implantiert werden. Es können jedoch beliebige geeignete Ionen verwendet werden.
  • 17A-17C veranschaulichen zusätzlich eine Abscheidung einer ersten Dualmaterialsilizidvorläuferschicht 201 und eine Abscheidung einer Oxidationsbarriereschicht 203. In einer Ausführungsform umfasst die erste Dualmaterialsilizidvorläuferschicht 201 mindestens ein erstes Silizidvorläufermaterial und ein zweites Silizidvorläufermaterial. Allerdings ist das zweite Silizidvorläufermaterial nicht in einer ersten Phase eines Silizids, die aus dem ersten Silizidvorläufermaterial gebildet ist, löslich (z. B. weniger als 5 %), während es auch in einer zweiten Phase von Silizid, die aus dem ersten Silizidvorläufermaterial gebildet ist, löslich ist (z. B. mehr als ungefähr 10 %).
  • Zum Beispiel kann das erste Silizidvorläufermaterial ein Material sein, das für die Source-/Drain-Region 82 abgestimmt wird, über welcher es liegt. Zum Beispiel weist in einer Ausführungsform das erste Silizidvorläufermaterial eine relativ hohe Schottky-Barriere zur Platzierung innerhalb der Region 50N, wie etwa Nickel, welches eine erste Phase eines Silizids als Ni2Si und eine zweite Phase eines Silizids als NiSi aufweist, auf. In solch einer Ausführungsform ist das zweite Silizidvorläufermaterial ein Material, welches eine geringe Schottky-Barriere zu Löchern/Elektronen aufweist, und welches nicht in der ersten Phase (z. B. Ni2Si) löslich ist, während es auch in der zweiten Phase (z. B. NiSi), wie etwa Platin, löslich ist. In solch einer Ausführungsform kann die erste Dualmaterialsilizidvorläuferschicht 201 eine Legierungsschicht aus Nickel und Platin sein oder ansonsten sich abwechselnde Schichten aus Nickel sein, die durch sich abwechselnde Schichten aus Platin getrennt sind. Es können jedoch beliebige geeignete Materialien verwendet werden.
  • In einer Ausführungsform kann die erste Dualmaterialsilizidvorläuferschicht 201 unter Verwendung eines Abscheidungsprozesses, wie etwa physische Dampfabscheidung, chemische Dampfabscheidung, Atomschichtabscheidung, Kombinationen von diesen oder dergleichen, abgeschieden werden. Zusätzlich kann die erste Dualmaterialsilizidvorläuferschicht 201 auf eine Dicke von zwischen ungefähr 0,5 nm und ungefähr 10 nm abgeschieden werden. Es kann jedoch eine beliebige geeignete Dicke verwendet werden.
  • In einigen Ausführungsformen kann der Abscheidungsprozess bei einer Temperatur von weniger als ungefähr 250 °C durchgeführt werden, während sie immer noch hoch genug ist, damit das Nickel, das abgeschieden wird, die erste Phase von Silizid (Ni2Si) während dem Abscheidungsprozess bildet. Von daher wird eine Erstphasenschicht von Silizid 205 über den Source-/Drain-Regionen 82 sowohl in der Region 50N als auch der Region 50P gebildet. Die Erstphasenschicht von Silizid 205 kann auf eine Dicke von zwischen ungefähr 1 nm und ungefähr 20 nm, wie etwa ungefähr 3 nm, gebildet werden.
  • Zusätzlich ist in einigen Ausführungsformen die erste Phase von Silizid (z. B. Ni2Si) metallreich. Zum Beispiel kann in einer Ausführungsform, in welcher die erste Phase von Silizid Ni2Si ist, das Nickel eine Konzentration von zwischen ungefähr 55 % und ungefähr 85 %, wie etwa ungefähr 65 %, aufweisen. Es kann jedoch eine beliebige geeignete metallreiche Zusammensetzung verwendet werden.
  • In anderen Ausführungsformen kann der Abscheidungsprozess zum Abscheiden der ersten Dualmaterialsilizidvorläuferschicht 201 bei einer Temperatur durchgeführt werden, die zu gering ist, um zu bewirken, dass das erste Silizidvorläufermaterial reagiert, wie etwa bei einer Temperatur von weniger als ungefähr 250 °C. In solch einer Ausführungsform kann ein optionaler Temperprozess nach dem Abscheiden durchgeführt werden, um das Bilden der Erstphasenschicht von Silizid 205 zu bewirken. In einer Ausführungsform kann der optionale Temperprozess bei einer Temperatur von zwischen ungefähr 150 °C und ungefähr 250°C, wie etwa ungefähr 200 °C, während einem Zeitraum von zwischen ungefähr 1 Sekunde und ungefähr 100 Sekunden, wie etwa ungefähr 30 Sekunden, durchgeführt werden. Es können jedoch eine beliebige geeignete Temperatur und Zeit verwendet werden.
  • Da das zweite Silizidvorläufermaterial jedoch in der ersten Phase von Silizid nicht löslich ist, die in der Erstphasenschicht von Silizid 205 vorhanden ist, wird sich das zweite Silizidvorläufermaterial (z. B. Platin) nicht in die Erstphasenschicht von Silizid 205 ausbreiten und wird nicht reagieren, um ein Silizid von allein zu bilden. Von daher ist das zweite Silizidvorläufermaterial effektiv darauf beschränkt, dass es nur innerhalb der ersten Dualmaterialsilizidvorläuferschicht 201 bei dieser Stufe der Herstellung vorhanden ist.
  • Nachdem die erste Dualmaterialsilizidvorläuferschicht 201 gebildet worden ist, kann die optionale Oxidationsbarriereschicht 203 über der ersten Dualmaterialsilizidvorläuferschicht 201 abgeschieden werden, um dabei zu helfen, die erste Dualmaterialsilizidvorläuferschicht 201 während der darauffolgenden Bearbeitung zu schützen. In einer Ausführungsform kann die Oxidationsbarriereschicht 203 ein Material, wie etwa Titan, Wolfram, Tantal oder Ruthenium, sein, welches auf eine Dicke von zwischen ungefähr 2 nm und ungefähr 10 nm, wie etwa ungefähr 4 nm, unter Verwendung solcher Abscheidungsprozesse wie physische Dampfabscheidung, chemische Dampfabscheidung, Atomschichtabscheidung, Kombinationen von diesen oder dergleichen, abgeschieden werden kann. Es können jedoch ein beliebiges geeignetes Material, eine beliebige geeignete Dicke oder beliebige geeignete Prozesse verwendet werden.
  • 18 (welche einen Schnitt entlang des Referenzquerschnitts C-C zeigt, der in 1 veranschaulicht ist) veranschaulicht eine Strukturierung der ersten Dualmaterialsilizidvorläuferschicht 201 zum Entfernen der ersten Dualmaterialsilizidvorläuferschicht 201 von der Region 50N, während die erste Dualmaterialsilizidvorläuferschicht 201 innerhalb der Region 50P zurückgehalten wird. In einer Ausführungsform kann die erste Dualmaterialsilizidvorläuferschicht 201 durch anfängliches Aufbringen einer Photoresistschicht 207 (z. B. ein Dreifachschichtphotoresist) über der ersten Dualmaterialsilizidvorläuferschicht 201, Aussetzen eines lichtempfindlichen Materials innerhalb der Photoresistschicht 207 gegenüber einer strukturierten Lichtquelle, Entwickeln des lichtempfindlichen Materials zum Entfernen eines Abschnitts des lichtempfindlichen Materials über der Region 50N und dann Verwenden des lichtempfindlichen Materials als eine Maske zum Entfernen der anderen Schichten der Photoresistschicht 207 und Freilegen des Materials der Oxidationsbarriereschicht 203 und der ersten Dualmaterialsilizidvorläuferschicht 201 in der Region 50N strukturiert werden.
  • Nachdem die Photoresistschicht 207 strukturiert worden ist, kann die Photoresistschicht 207 als eine Maske zum Schützen von Abschnitten der ersten Dualmaterialsilizidvorläuferschicht 201 in der Region 50P verwendet werden, während Abschnitte der Oxidationsbarriereschicht 203 und der ersten Dualmaterialsilizidvorläuferschicht 201 in der Region 50N entfernt werden. In einer Ausführungsform kann das Entfernen unter Verwendung von z. B. einem oder mehreren anisotropen Ätzprozessen, wie etwa einem reaktiven Ionenätzen, durchgeführt werden, um die freigelegten Abschnitte der Oxidationsbarriereschicht 203 und der ersten Dualmaterialsilizidvorläuferschicht 201 innerhalb der Region 50N zu entfernen. Es kann jedoch ein beliebiger geeigneter Prozess verwendet werden.
  • Jedoch wird die Erstphasenschicht von Silizid 205 innerhalb der Region 50N nicht entfernt, während die Oxidationsbarriereschicht 203 und die erste Dualmaterialsilizidvorläuferschicht 201 innerhalb der Region 50N entfernt werden. Zusätzlich verbleiben auch die Oxidationsbarriereschicht 203, die erste Dualmaterialsilizidvorläuferschicht 201 und die Erstphasenschicht von Silizid 205, die innerhalb der Region 50P liegen, auch nach dem Strukturierungsprozess.
  • 19A (welche einen Schnitt entlang des Referenzquerschnitts C-C zeigt, der in 1 veranschaulicht ist), veranschaulicht, dass, nachdem die erste Dualmaterialsilizidvorläuferschicht 201 von der Region 50N entfernt worden ist, ein Temperprozess (in 19A durch die welligen Linien dargestellt, die mit 209 gekennzeichnet sind) durchgeführt werden kann, um die Phase der Erstphasenschicht von Silizid 205 in eine andere Phase zu verschieben. In einer bestimmten Ausführungsform kann der Temperprozess 209 ein schnelles thermisches Tempern sein, das bei einer Temperatur durchgeführt wird, die höher als die Abscheidungstemperatur der ersten Dualmaterialsilizidvorläuferschicht 201 ist, wie etwa zwischen ungefähr 400 °C und ungefähr 450 °C während einer Zeit von zwischen ungefähr < 1 Sekunde und ungefähr 60 Sekunden, wie etwa ungefähr 30 Sekunden, wenngleich eine beliebige geeignete Temperatur und Zeit verwendet werden können. Es kann jedoch ein beliebiger geeigneter Temperprozess, wie etwa ein Millisekundenlasertempern, ein flüchtiges Tempern, ein Spitzentempern oder ein herkömmliches Durchtränkungstempern, verwendet werden.
  • Durch Verwenden solch einer Temperatur kann die Phase der Erstphasenschicht von Silizid 205, die innerhalb der Region 50N liegt, in eine zweite Phase desselben Materials verschoben werden. Zum Beispiel kann in einer Ausführungsform, in welcher die Erstphasenschicht von Silizid 205 ursprünglich als Ni2Si gebildet wird, der Temperprozess 209 die Phase dieses Materials zu NiSi verschieben. Von daher kann eine Zweitphasenschicht von Silizid 211 in der Region 50N gebildet werden.
  • Zusätzlich ist in einigen Ausführungsformen die Zweitphasenschicht von Silizid 211 halbleiterreich, wie etwa dadurch, dass sie siliziumreich, germaniumreich oder III-V-materialreich ist. Zum Beispiel kann in einer Ausführungsform, in welcher die erste Phase von Silizid NiSi ist, das Silizium eine Konzentration von zwischen ungefähr 35 % und ungefähr 65 %, wie etwa ungefähr 50 %, aufweisen. Es kann jedoch eine beliebige geeignete halbleiterreiche Zusammensetzung verwendet werden.
  • Zusätzlich erfolgt in der Region 50P eine ähnliche Phasenänderung mit der Erstphasenschicht von Silizid 205 aufgrund des Temperprozesses 209. Insbesondere wird in einer Ausführungsform, in welcher die Erstphasenschicht von Silizid 205 als Ni2Si abgeschieden wurde, das Ni2Si eine Phasenänderung zu NiSi unterlaufen. Jedoch wird mit der Änderung der Phase von der ersten Phase des Materials (z. B. Ni2Si) zu der zweiten Phase des Materials (NiSi) der zweite Silizidvorläufer (z. B. Platin) nicht mehr daran gehindert, sich auszubreiten und zu reagieren, da der zweite Silizidvorläufer nun in dem Material löslich ist. Insbesondere wird in einer Ausführungsform, in welcher der erste Silizidvorläufer Nickel ist und der zweite Silizidvorläufer Platin ist, der Temperprozess 209 die Phase des Ni2Si in der Erstphasenschicht von Silizid 205 (in welcher das Platin nicht löslich ist) zu einer zweiten Phase, wie etwa NiSi, in welcher das Platin löslich ist, ändern.
  • Aufgrund der Änderung der Löslichkeit wird der zweite Silizidvorläufer (z. B. Platin) beginnen, sich auszubreiten und zu reagieren, um eine Drittphasenschicht von Silizids 213 mit dem ersten Silizidvorläufer (z. B. Nickel) und dem Material der Source-/Drain-Region 82 zu bilden. Von daher wird die Drittphasenschicht von Silizid 213 nicht nur den ersten Silizidvorläufer und das Silizium von der Source-/Drain-Region 82, sondern auch das Material des zweiten Silizidvorläufers umfassen. In einer Ausführungsform, in welcher der erste Silizidvorläufer Nickel ist und der zweite Silizidvorläufer Platin ist, ist die Drittphasenschicht von Silizid 213 NiPtSi. Es können jedoch beliebige geeignete Materialien gebildet werden.
  • Zusätzlich kann sich in einigen Ausführungsformen der zweite Silizidvorläufer (z. B. Platin) durch die Drittphasenschicht von Silizid 213 bewegen, um mit zuvor unreagiertem Material der Source-/Drain-Region 82 zu reagieren. Von daher kann sich der zweite Silizidvorläufer tatsächlich von der Drittphasenschicht von Silizid 213 selbst absondern, um eine abgesonderte Silizidschicht 215 zwischen der Drittphasenschicht von Silizid 213 und dem Rest der Source-/Drain-Region 82 innerhalb der Region 50P zu bilden. In einer Ausführungsform kann die abgesonderte Silizidschicht 215 eine Dicke von zwischen ungefähr 0,5 nm und ungefähr 4 mm, wie etwa ungefähr 2 nm, aufweisen. Es kann jedoch eine beliebige geeignete Dicke verwendet werden.
  • 19B veranschaulicht eine relative Intensität von Elementen in einer Ausführungsform, in welcher das erste Vorläufermaterial Nickel ist, das zweite Vorläufermaterial Platin ist und die Source-/Drain-Region 82 Siliziumgermanium ist. Wie zu sehen ist, bilden das Nickel und das Platin die Drittphasenschicht von Silizid 213 zusammen mit dem Silizium, wobei sich das Platin über die gesamte Strecke durch die Drittphasenschicht von Silizid 213 erstreckt.
  • 19A veranschaulicht zusätzlich, dass die Oxidationsbarriereschicht 203 gezielt entfernt werden kann, nachdem die Drittphasenschicht von Silizid 213 gebildet worden ist. In einer Ausführungsform kann die Oxidationsbarriereschicht 203 unter Verwendung eines Ätzprozesses, wie etwa ein Nassätzprozess oder Trockenätzprozess, der Ätzmittel verwendet, die bezüglich des Materials der Oxidationsbarriereschicht 203 (z. B. Titan) selektiv sind, entfernt werden. Es kann jedoch ein beliebiger geeigneter Ätzprozess verwendet werden.
  • Nachdem die Oxidationsbarriereschicht 205 entfernt worden ist, wird beliebiges unreagiertes Material der ersten Dualmaterialsilizidvorläuferschicht 201 entfernt, das noch nicht entfernt worden ist oder reagiert hat. In einer Ausführungsform kann die erste Dualmaterialsilizidvorläuferschicht 201 unter Verwendung eines Ätzprozesses, wie etwa ein Nassätzprozess oder Trockenätzprozess, der Ätzmittel verwendet, die bezüglich der Materialien der ersten Dualmaterialsilizidvorläuferschicht 201 (z. B. Nickel und Platin) selektiv sind, entfernt werden. Es kann jedoch ein beliebiger geeigneter Ätzprozess verwendet werden.
  • 20 (welche einen Schnitt entlang des Referenzquerschnitts C-C zeigt, der in 1 veranschaulicht ist) veranschaulicht, dass eine Klebstoffschicht 217 bei der Vorbereitung zur Bildung eines Kontakts 233 abgeschieden werden kann, nachdem die Oxidationsbarriereschicht 203 und die unreagierten Abschnitte der ersten Dualmaterialsilizidvorläuferschicht 201 entfernt worden sind. In einer Ausführungsform kann ein optionaler Reinigungsprozess vor dem Bilden der Klebstoffschicht 217 durchgeführt werden, um beliebige Oxide zu entfernen, die vorhanden sein können, nachdem die verschiedenen Ätzprozesse abgeschlossen worden sind. Der Reinigungsprozess in einigen Ausführungsformen verwendet eine Wasserstoffvorreinigungsbehandlung (z. B. Wasserstoff(H2)-plasmabehandlung oder dergleichen), um Rückstände und beliebige Oxide von den Flächen zu entfernen. Es kann jedoch ein beliebiger geeigneter Reinigungsprozess verwendet werden.
  • Nachdem sie sauber ist, kann die Klebstoffschicht 217 abgeschieden werden, um dabei zu helfen, aufliegende Schichten an darunterliegenden Schichten anzuhaften. In einigen Ausführungsformen kann die Klebstoffschicht 217 ein Material, wie etwa Titan, Wolfram oder Tantal, sein, welches unter Verwendung eines Abscheidungsprozesses, wie etwa chemische Dampfabscheidung, physische Dampfabscheidung oder Atomschichtabscheidung, auf eine Dicke von zwischen ungefähr 1 nm und ungefähr 10 nm, wie etwa ungefähr 5 nm, abgeschieden wird. Es können jedoch ein beliebiges geeignetes Material, ein beliebiger geeigneter Abscheidungsprozess und eine beliebige geeignete Dicke verwendet werden.
  • Zusätzlich kann in einigen Ausführungsformen der Abscheidungsprozess der Klebstoffschicht bei einer Temperatur durchgeführt werden, bei welcher das Material der Klebstoffschicht 217 (z. B. Titan) während dem Abscheidungsprozess mit den darunterliegenden Materialien reagieren wird, um eine erste Klebstoffsilizidschicht 219 über der Zweitphasenschicht von Silizid 211 zu bilden. In einer Ausführungsform, in welcher die Klebstoffschicht 217 Titan ist, kann der Abscheidungsprozess bei einer Abscheidungstemperatur von zwischen ungefähr 400 °C und ungefähr 600 °C durchgeführt werden, wenngleich eine beliebige geeignete Temperatur verwendet werden kann.
  • Bei diesen Temperaturen kann das Material der Klebstoffschicht 217 mit freigelegten Materialien reagieren, um zusätzliche Silizide zu bilden. Zum Beispiel reagiert in der Region 50N das Material der Klebstoffschicht 217 mit der Zweitphasenschicht von Silizid 211, um eine erste Klebstoffsilizidschicht 219 über der Zweitphasenschicht von Silizid 211 zu bilden. In einer Ausführungsform, in welcher die Klebstoffschicht 217 Titan ist und die Zweitphasenschicht von Silizid 211 NiSi ist, kann die erste Klebstoffsilizidschicht 219 derart gebildet sein, dass sie eine TiNiSi-Legierung ist, die derart gebildet ist, dass sie eine Dicke von zwischen ungefähr 2 nm und ungefähr 20 nm, wie etwa ungefähr 8 nm, aufweist. Es kann jedoch eine beliebige geeignete Dicke verwendet werden.
  • Ähnlich wird in der Region 50P das Material der Klebstoffschicht 217 (z. B. Titan) mit Silizium von dem Material der Drittphasenschicht von Silizid 213 reagieren, um eine zweite Klebstoffsilizidschicht 221 zu bilden. In einer Ausführungsform, in welcher die Klebstoffschicht 217 Titan ist, wird die zweite Klebstoffsilizidschicht 221 reagieren, um ein Silizid, wie etwa Titansilizid, über der Drittphasenschicht von Silizid 213 zu bilden. In einer Ausführungsform kann die zweite Klebstoffsilizidschicht 221 derart gebildet sein, dass sie eine Dicke von zwischen ungefähr 1 nm und ungefähr 10 nm, wie etwa ungefähr 5 nm, aufweist. Es kann jedoch eine beliebige geeignete Dicke verwendet werden.
  • 20 veranschaulicht zusätzlich, dass eine Barriereschicht 223 über der Klebstoffschicht 217 abgeschieden werden kann, nachdem die Klebstoffschicht 217 gebildet worden ist. In einer Ausführungsform kann die Barriereschicht 223 aus einem metallischen Material, wie etwa TiN, Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TaN, Ru, Mo, WN, andere Metalloxide, Metallnitride, Metallsilikate, Übergangsmetalloxide, Übergangsmetallnitride, Übergangsmetallsilikate, Oxynitride von Metallen, Metallaluminate, Zirkoniumsilikat, Zirkoniumaluminat, Kombinationen von diesen oder dergleichen, gebildet sein. Zusätzlich kann die Barriereschicht 223 unter Verwendung eines Abscheidungsprozesses, wie etwa Atomschichtabscheidung, chemische Dampfabscheidung, Sputtern oder dergleichen, auf eine Dicke von zwischen ungefähr 5 Å und ungefähr 200 Å abgeschieden werden, wenngleich ein beliebiger geeigneter Abscheidungsprozess oder eine beliebige geeignete Dicke verwendet werden können.
  • Nachdem die Barriereschicht 223 gebildet worden ist, und in Ausführungsformen, in welchen der Abscheidungsprozess zum Abscheiden der Klebstoffschicht 217 bei einer Temperatur durchgeführt wird, die zu gering ist, um zu bewirken, dass die Klebstoffschicht 217 reagiert, kann ein optionaler Temperprozess durchgeführt werden, um da Bilden der ersten Klebstoffsilizidschicht 219 und der zweiten Klebstoffsilizidschicht 221 zu bewirken. In einer Ausführungsform kann der optionale Temperprozess bei einer Temperatur von zwischen ungefähr 350 °C und ungefähr 600 °C, wie etwa ungefähr 500 °C, während einem Zeitraum von zwischen ungefähr 1 Millisekunde und ungefähr 60 Sekunden, wie etwa ungefähr 30 Sekunden, durchgeführt werden. Es können jedoch eine beliebige geeignete Temperatur und Zeit verwendet werden.
  • 21 (welche einen Schnitt entlang des Referenzquerschnitts C-C zeigt, der in 1 veranschaulicht ist) veranschaulicht das Bilden eines ersten Kontakts 233. In einer Ausführungsform kann der erste Kontakt 233 ein leitfähiges Material, wie etwa W, Al, Cu, Co, Ti, Ta, Ru, TiN, TiAl, TiAlN, TaN, TaC, NiSi, CoSi, Kombinationen von diesen oder dergleichen, sein, wenngleich ein beliebiges geeignetes Material unter Verwendung eines Abscheidungsprozesses, wie etwa Sputtern, chemische Dampfabscheidung, Elektroplattierung, elektrolose Plattierung oder dergleichen, abgeschieden werden kann, um die Öffnung zu füllen und/oder überfüllen. Nachdem sie gefüllt oder überfüllt ist, kann beliebiges abgeschiedenes Material außerhalb der Öffnung unter Verwendung eines Planarisierungsprozesses, wie etwa chemisch-mechanisches Polieren (CMP), entfernt werden. Es kann jedoch ein beliebiges geeignetes Material und ein beliebiger geeigneter Prozess zur Bildung verwendet werden.
  • Durch Verwenden der hierin beschriebenen Ausführungsformen können die Materialien der Silizide auf die Vorrichtungen abgestimmt werden, in welche diese jeweils eingebracht werden, anstatt eine einzelne Schottky-Barriere zu verwenden, welche nicht separat für N+- und P+-Kontakte geliefert werden kann. Zum Beispiel werden die Silizidmaterialien für N-Vorrichtungen (z. B. innerhalb der Region 50N) für eine N-Vorrichtung abgestimmt, während die Silizidmaterialien für P-Vorrichtungen (z. B. innerhalb der Region 50P) für eine P-Vorrichtung abgestimmt werden. Von daher kann für Kontakte zu P+-Vorrichtungen eine Verringerung bezüglich der P+-Schottky-Barriere um mehr als ungefähr 25 % verringert werden. Zusätzlich ist auch eine Vergrößerung des effektiven Silizidbereichs aufgrund der Außendiffusionsmerkmalsmaterialien vorhanden, was zu einer Verringerung sowohl der N+- als auch P+-Kontaktwiderstände sowie verbesserten Dotiermittelkonzentrationen von Dotiermittelabsonderung bei schnelleren Diffusivitätsmetallen aufgrund des Snowplow und der geringen Festkörperlöslichkeit führt.
  • Gemäß einer Ausführungsform umfasst ein Verfahren zur Herstellung einer Halbleitervorrichtung Folgendes: Abscheiden eines ersten Silizidvorläufers und eines zweiten Silizidvorläufers in einer Source-/Drain-Region, wobei das Abscheiden auch ein erstes Silizid mit einer ersten Phase bildet, wobei der zweite Silizidvorläufer nicht innerhalb der ersten Phase des ersten Silizids löslich ist; Ändern der ersten Phase des ersten Silizids in eine zweite Phase des ersten Silizids, wobei der zweite Silizidvorläufer innerhalb der zweiten Phase des ersten Silizids löslich ist; und Bilden eines zweiten Silizids mit dem zweiten Silizidvorläufer und der zweiten Phase des ersten Silizids. In einer Ausführungsform bildet das Bilden des zweiten Silizids auch eine abgesonderte Region zwischen dem zweiten Silizid und einem verbleibenden Abschnitt der Source-/Drain-Region. In einer Ausführungsform umfasst der erste Silizidvorläufer Nickel. In einer Ausführungsform umfasst der zweite Silizidvorläufer Platin. In einer Ausführungsform umfasst das Verfahren ferner das Entfernen eines Abschnitts des ersten Silizidvorläufers und des zweiten Silizidvorläufers vor dem Ändern der ersten Phase des ersten Silizids in die zweite Phase des ersten Silizids. In einer Ausführungsform liegt der Abschnitt des ersten Silizidvorläufers und des zweiten Silizidvorläufers über einer N+-Source-/Drain-Region vor dem Entfernen des Abschnitts des ersten Silizidvorläufers und des zweiten Silizidvorläufers. In einer Ausführungsform liegt das zweite Silizid über einer P+-Source-/Drain-Region.
  • Gemäß einer anderen Ausführungsform umfasst ein Verfahren zur Herstellung einer Halbleitervorrichtung Folgendes: Bilden einer ersten Source-/Drain-Region benachbart zu einem ersten Gate-Stapel; Bilden einer zweiten Source-/Drain-Region benachbart zu einem zweiten Gate-Stapel; Abscheiden einer ersten Materialschicht sowohl auf die erste Source-/Drain-Region als auch die zweite Source-/Drain-Region, wobei die erste Materialschicht einen ersten Silizidvorläufer und einen zweiten Silizidvorläufer umfasst; Bilden eines ersten Silizids sowohl auf der ersten Source-/Drain-Region als auch der zweiten Source-/Drain-Region, wobei das Bilden des ersten Silizids das erste Silizid mit dem ersten Silizidvorläufer, jedoch nicht mit dem zweiten Silizidvorläufer bildet, wobei das erste Silizid eine erste Phase aufweist; Entfernen des ersten Silizidvorläufers und des zweiten Silizidvorläufers von der ersten Source-/Drain-Region, ohne den zweiten Silizidvorläufer von der zweiten Source-/Drain-Region zu entfernen; und Ändern der ersten Phase des ersten Silizids in eine zweite Phase des ersten Silizids. In einer Ausführungsform ist der zweite Silizidvorläufer nicht in der ersten Phase des ersten Silizids löslich. In einer Ausführungsform breitet sich der zweite Silizidvorläufer zum Bilden eines dritten Silizids während dem Ändern der ersten Phase des ersten Silizids in die zweite Phase aus. In einer Ausführungsform umfasst das Verfahren ferner das Bilden eines vierten Silizids über dem dritten Silizid. In einer Ausführungsform umfasst das Bilden des vierten Silizids das Abscheiden von Titan. In einer Ausführungsform umfasst das Bilden des vierten Silizids ferner das Durchführen eines Temperprozesses, der separat von dem Abscheiden des Titans ist. In einer Ausführungsform umfasst das Bilden des ersten Silizids das Durchführen eines Temperprozesses, der separat von dem Abscheiden der ersten Materialschicht ist.
  • Gemäß noch einer anderen Ausführungsform weist eine Halbleitervorrichtung Folgendes auf: eine erste Source-/Drain-Region, die von einer zweiten Source-/Drain-Region getrennt ist; ein erstes Silizid auf der ersten Source-/Drain-Region, wobei das erste Silizid eine erste Gruppe von Elementen umfasst; und ein zweites Silizid auf der zweiten Source-/Drain-Region, wobei das zweite Silizid die erste Gruppe von Elementen und ein erstes Element umfasst, wobei das erste Element in einer ersten Phase eines Silizids, die die erste Gruppe von Elementen umfasst, nicht löslich ist und in einer zweiten Phase von Silizid, die die erste Gruppe von Elementen umfasst, löslich ist. In einer Ausführungsform umfasst die erste Gruppe von Elementen Nickel und Silizium. In einer Ausführungsform ist das erste Element Platin. In einer Ausführungsform umfasst die Halbleitervorrichtung ferner ein abgesondertes Silizid zwischen dem zweiten Silizid und der zweiten Source-/Drain-Region, wobei das abgesonderte Silizid das erste Element aufweist. In einer Ausführungsform weist die Halbleitervorrichtung ferner ein drittes Silizid über dem zweiten Silizid auf, wobei das dritte Silizid ein anderes Material als das zweite Silizid umfasst. In einer Ausführungsform umfasst das dritte Silizid Titan.
  • Das Vorherige erläutert Merkmale verschiedener Ausführungsformen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Ein Fachmann sollte erkennen, dass er die vorliegende Offenbarung leicht als Grundlage zum Gestalten oder Abändern anderer Prozesse und Strukturen zum Erreichen derselben Zwecke und/oder Erzielen derselben Vorteile der hierin vorgestellten Ausführungsformen verwenden kann. Ein Fachmann sollte auch realisieren, dass sich solche äquivalenten Konstruktionen nicht von dem Wesen und Umfang der vorliegenden Offenbarung entfernen und er verschiedene Änderungen, Ersetzungen und Abänderungen hierin vornehmen kann, ohne sich von dem Wesen und Umfang der vorliegenden Offenbarung zu entfernen.

Claims (20)

  1. Verfahren zur Herstellung einer Halbleitervorrichtung, wobei das Verfahren Folgendes umfasst: Abscheiden eines ersten Silizidvorläufers und eines zweiten Silizidvorläufers auf einer Source-/Drain-Region, wobei das Abscheiden auch ein metallreiches Silizid mit einer metallreichen Phase bildet, wobei der zweite Silizidvorläufer innerhalb der metallreichen Phase des metallreichen Silizids nicht löslich ist; Ändern der metallreichen Phase des metallreichen Silizids in eine halbleiterreiche Phase durch thermisches Tempern, wobei der zweite Silizidvorläufer innerhalb der halbleiterreichen Phase aufgrund von Silizidbildung mit zusätzlichem Halbleitermaterial löslich ist; und Bilden eines zweiten Silizids mit dem zweiten Silizidvorläufer und der halbleiterreichen Phase.
  2. Verfahren nach Anspruch 1, wobei das Bilden des zweiten Silizids auch eine abgesonderte Region zwischen dem zweiten Silizid und einem verbleibenden Abschnitt der Source-/Drain-Region bildet.
  3. Verfahren nach Anspruch 1 oder 2, wobei der erste Silizidvorläufer Silizidmaterialien einschließlich Nickel, Titan, Ruthenium, Wolfram und Kobalt aufweist.
  4. Verfahren nach einem der vorherigen Ansprüche, wobei der zweite Silizidvorläufer entweder p-Metalle oder n-Metalle aufweist.
  5. Verfahren nach einem der vorherigen Ansprüche, ferner umfassend das Entfernen eines Abschnitts des ersten Silizidvorläufers und des zweiten Silizidvorläufers vor dem Ändern der metallreichen Phase des metallreichen Silizids.
  6. Verfahren nach Anspruch 5, wobei der Abschnitt des ersten Silizidvorläufers und des zweiten Silizidvorläufers vor dem Entfernen des Abschnitts des ersten Silizidvorläufers und des zweiten Silizidvorläufers über einer N+-Source-/Drain-Region liegt.
  7. Verfahren nach Anspruch 6, wobei das zweite Silizid über einer P+-Source-/Drain-Region liegt.
  8. Verfahren zur Herstellung einer Halbleitervorrichtung, wobei das Verfahren Folgendes umfasst: Bilden einer ersten Source-/Drain-Region benachbart zu einem ersten Gate-Stapel; Bilden einer zweiten Source-/Drain-Region benachbart zu einem zweiten Gate-Stapel; Abscheiden einer ersten Materialschicht sowohl auf die erste Source-/Drain-Region als auch die zweite Source-/Drain-Region, wobei die erste Materialschicht einen ersten Silizidvorläufer und einen zweiten Silizidvorläufer aufweist; Bilden eines ersten Silizids sowohl auf der ersten Source-/Drain-Region als auch der zweiten Source-/Drain-Region, wobei das erste Silizid metallreich ist und wobei das Bilden des ersten Silizids das erste Silizid mit dem ersten Silizidvorläufer, jedoch nicht mit dem zweiten Silizidvorläufer bildet, wobei das erste Silizid eine erste Phase aufweist; Entfernen des ersten Silizidvorläufers und des zweiten Silizidvorläufers von der ersten Source-/Drain-Region, ohne den zweiten Silizidvorläufer von der zweiten Source-/Drain-Region zu entfernen; und Ändern der ersten Phase des ersten Silizids in eine zweite Phase des ersten Silizids.
  9. Verfahren nach Anspruch 8, wobei der zweite Silizidvorläufer in der ersten Phase des ersten Silizids nicht löslich ist.
  10. Verfahren nach Anspruch 8 oder 9, wobei sich der zweite Silizidvorläufer zum Bilden eines dritten Silizids während dem Ändern der ersten Phase des ersten Silizids in die zweite Phase ausbreitet.
  11. Verfahren nach Anspruch 10, ferner umfassend das Bilden eines vierten Silizids über dem dritten Silizid.
  12. Verfahren nach Anspruch 11, wobei das Bilden des vierten Silizids das Abscheiden von Titan umfasst.
  13. Verfahren nach Anspruch 11 oder 12, wobei das Bilden des vierten Silizids ferner das Durchführen eines Temperprozesses umfasst, der separat von dem Abscheiden des Titans ist.
  14. Verfahren nach einem der Ansprüche 8 bis 13, wobei das Bilden des ersten Silizids das Durchführen eines Temperprozesses umfasst, der separat von dem Abscheiden der ersten Materialschicht ist.
  15. Halbleitervorrichtung umfassend: eine erste Source-/Drain-Region, die von einer zweiten Source-/Drain-Region getrennt ist; ein erstes Silizid auf der ersten Source-/Drain-Region, wobei das erste Silizid eine erste Gruppe von Elementen aufweist; und ein zweites Silizid auf der zweiten Source-/Drain-Region, wobei das zweite Silizid die erste Gruppe von Elementen und ein erstes Element aufweist, wobei das erste Element in einer ersten Phase eines Silizids, die die erste Gruppe von Elementen aufweist, nicht löslich ist und in einer zweiten Phase des Silizids, die die erste Gruppe von Elementen aufweist, löslich ist.
  16. Halbleitervorrichtung nach Anspruch 15, wobei die erste Gruppe von Elementen Nickel und Silizium aufweist.
  17. Halbleitervorrichtung nach Anspruch 15 oder 16, wobei das erste Element Platin ist.
  18. Halbleitervorrichtung nach einem der Ansprüche 15 bis 17, ferner umfassend ein abgesondertes Silizid zwischen dem zweiten Silizid und der zweiten Source-/Drain-Region, wobei das abgesonderte Silizid das erste Element aufweist.
  19. Halbleitervorrichtung nach einem der Ansprüche 15 bis 18, ferner umfassend ein drittes Silizid über dem zweiten Silizid, wobei das dritte Silizid ein anderes Material als das zweite Silizid aufweist.
  20. Halbleitervorrichtung nach Anspruch 19, wobei das dritte Silizid Titan aufweist.
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