DE102021102596B4 - Halbleitervorrichtung und verfahren - Google Patents

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Abstract

Halbleitervorrichtung, die Folgendes umfasst:eine Gate-Struktur über einem Halbleitersubstrat (50), wobei die Gate-Struktur Folgendes umfasst:eine dielektrische high-k-Schicht (100);eine n-Typ-Austrittsarbeitsschicht (102) über der dielektrischen high-k-Schicht (100); undeine siliziumhaltige Antireaktionsschicht (104) über der n-Typ-Austrittsarbeitsschicht (102), wobei die Antireaktionsschicht (104) ein dielektrisches Material aufweist;eine p-Typ-Austrittsarbeitsschicht (108) über der Antireaktionsschicht (104), wobei die p-Typ-Austrittsarbeitsschicht (108) die oberen Oberflächen der Antireaktionsschicht (104) bedeckt; undeine leitfähige Kappenschicht (112) über der p-Typ-Austrittsarbeitsschicht (108).

Description

  • HINTERGRUND
  • Halbleitervorrichtungen werden in einer Vielzahl von elektronischen Anwendungen eingesetzt, wie z. B. in Personal Computern, Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten. Halbleitervorrichtungen werden typischerweise hergestellt, indem nacheinander isolierende oder dielektrische Schichten, leitfähige Schichten und Halbleiterschichten auf ein Halbleitersubstrat abgeschieden werden und die verschiedenen Materialschichten mit Hilfe der Lithografie strukturiert werden, um Schaltungskomponenten und Elemente darauf zu bilden.
  • Die Halbleiterindustrie verbessert die Integrationsdichte verschiedener elektronischer Vorrichtungen (z. B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) durch kontinuierliche Verringerung der minimalen Strukturgröße, wodurch mehr Vorrichtungen auf einer bestimmten Fläche integriert werden können.
  • Zum Stand der Technik wird auf die US 2016 / 0126 139 A1 , die US 2015 / 0 171 218 A1 , die US 2020 / 0 135 471 A1 und die US 2018 / 0 315 667 A1 verwiesen.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung lassen am besten aus der folgenden detaillierten Beschreibung verstehen, wenn sie zusammen mit den begleitfähigen Figuren gelesen werden. Es wird darauf hingewiesen, dass in Übereinstimmung mit der üblichen Praxis in der Industrie, verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. In der Tat können die Abmessungen der verschiedenen Merkmale willkürlich erhöht oder reduziert werden, um die Klarheit der Diskussion.
    • zeigt ein Beispiel eines Nanostruktur-Feldeffekttransistors (Nano-FET) in einer dreidimensionalen Ansicht, gemäß einigen Ausführungsformen.
    • , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , und sind Querschnittsansichten von Zwischenstufen bei der Herstellung von Nano-FETs, gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung bietet viele verschiedene Ausführungsformen bzw. Beispiele für die Umsetzung verschiedener Merkmale der Erfindung. Zur Vereinfachung der vorliegenden Offenbarung werden im Folgenden spezifische Beispiele für Komponenten und Anordnungen beschrieben. Beispielsweise kann die Ausbildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, bei denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet sein können, so dass das erste und das zweite Merkmal nicht in direktem Kontakt sein können. Darüber hinaus kann die vorliegende Offenbarung Referenzzahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und stellt an sich keine Beziehung zwischen den verschiedenen diskutierten Ausführungsformen und/oder Konfigurationen dar.
  • Des Weiteren können hier zur Vereinfachung der Beschreibung räumlich relative Begriffe wie „unter“, „unterhalb“, „unter“, „oberhalb“, „oberhalb“ und dergleichen verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal zu beschreiben, wie in den Figuren dargestellt. Die räumlich relativen Begriffe sollen neben der in den Figuren dargestellten Ausrichtung auch andere Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb umfassen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die hier verwendeten räumlich relativen Bezeichnungen können ebenfalls entsprechend interpretiert werden.
  • Verschiedene Ausführungsformen stellen ein Verfahren zur Herstellung verbesserter Gate-Elektroden für Halbleitervorrichtungen und durch diese Verfahren hergestellte Halbleitervorrichtungen bereit. Das Verfahren umfasst das Entfernen eines Opfer-Gate-Stapels, um eine Öffnung zu bilden, das Abscheiden einer dielektrischen Gate-Schicht in der Öffnung, das Abscheiden einer n-Typ-Austrittsarbeitsschicht über der dielektrischen Gate-Schicht und das Abscheiden einer Antireaktionsschicht über der n-Typ-Austrittsarbeitsschicht. Ein Fotoresist-Material, wie z. B. ein BARC-Material (Bottom Anti-Reflective Coating), wird über der Antireaktionsschicht abgeschieden, zurückgeätzt und als Maske verwendet, um die Antireaktionsschicht und die n-Typ-Austrittsarbeitsschicht zurück zu ätzen. Das BARC-Material wird entfernt und eine p-Typ-Austrittsarbeitsschicht wird über der n-Typ-Austrittsarbeitsschicht, der Antireaktionsschicht und der dielektrischen Gate-Schicht abgeschieden. Die p-Typ-Austrittsarbeitsschicht wird zurückgeätzt und eine Metallkappenschicht wird selektiv über der p-Typ-Austrittsarbeitsschicht abgeschieden. Die Antireaktionsschicht kann in n-Typ-Gate-Elektroden enthalten sein, um eine Erhöhung der Schwellenspannung (Vt) zu erreichen. Die Antireaktionsschicht kann die selektive Abscheidung der Metallkappenschicht behindern. Die p-Typ-Austrittsarbeitsschicht wird über der Antireaktionsschicht abgeschieden, damit die Metallkappenschicht selektiv darauf abgeschieden werden kann. Die Metallkappenschicht ist enthalten, um den Gate-Widerstand zu reduzieren. Das Einbeziehen der Antireaktionsschicht und der Metallkappenschicht verbessert die Vorrichtungsleistung.
  • Einige der hier beschriebenen Ausführungsformen werden im Zusammenhang mit einem Chip mit Nano-FETs beschrieben. Verschiedene Ausführungsformen können jedoch auch auf Chips mit anderen Transistortypen (z. B. FinFETs, planare Transistoren o. Ä.) anstelle von oder in Kombination mit Nano-FETs angewendet werden.
  • zeigt ein Beispiel für Nano-FETs (z. B. Nanodraht-FETs, Nanoblatt-FETs oder Ähnliches) in einer dreidimensionalen Ansicht gemäß einigen Ausführungsformen. Die Nano-FETs umfassen Nanostrukturen 55 (z. B. Nanoblätter, Nanodraht oder Ähnliches) über Finnen 66 auf einem Substrat 50 (z. B. einem Halbleitersubstrat), wobei die Nanostrukturen 55 als Kanalbereiche für die Nano-FETs wirken. Die Nanostrukturen 55 können p-Typ-Nanostrukturen, n-Typ-Nanostrukturen oder eine Kombination davon umfassen. Shallow Trench Isolation (STI)-Bereiche 68 sind zwischen benachbarten Finnen 66 angeordnet, die über und zwischen benachbarten STI-Bereichen 68 herausragen können. Obwohl die STI-Bereiche 68 als vom Substrat 50 getrennt beschrieben/abgebildet sind, kann sich der Begriff „Substrat“, wie hier verwendet, auf das Halbleitersubstrat allein oder eine Kombination aus dem Halbleitersubstrat und den STI-Bereichen beziehen. Außerdem können, obwohl die unteren Abschnitte der Finnen 66 als einzelne, zusammenhängende Materialien mit dem Substrat 50 dargestellt sind, die unteren Abschnitte der Finnen 66 und/oder das Substrat 50 aus einem einzigen Material oder einer Vielzahl von Materialien bestehen. In diesem Zusammenhang beziehen sich die Finnen 66 auf den Abschnitt, der sich zwischen den benachbarten STI-Bereichen 68 erstreckt.
  • Die dielektrischen Gate-Schichten 101 erstrecken sich entlang der Oberseiten und Seitenflächen der Finnen 66 und entlang der Oberseiten, Seitenflächen und Unterseiten der Nanostrukturen 55. Die Gate-Elektroden 103 befinden sich über den Gate-Dielektrikumsschichten 101. Epitaxiale Source-/Drain-Bereiche 92 sind auf den Finnen 66 auf gegenüberliegenden Seiten der Gate-Dielektrikumsschichten 101 und der Gate-Elektroden 103 angeordnet.
  • In sind ferner Referenzquerschnitte dargestellt, die in späteren Figuren verwendet werden. Der Querschnitt A-A' verläuft entlang einer Längsachse einer Gate-Elektrode 103 und in einer Richtung, z. B. senkrecht zur Richtung des Stromflusses zwischen den epitaxialen Source-/Drain-Bereichen 92 eines Nano-FETs. Der Querschnitt B-B' ist parallel zum Querschnitt A-A' und erstreckt sich durch die epitaxialen Source-/Drain-Bereiche 92 mehrerer Nano-FETs. Der Querschnitt C-C' steht senkrecht zum Querschnitt A-A' und verläuft parallel zu einer Längsachse einer Finne 66 des Nano-FETs und in einer Richtung, in der beispielsweise ein Stromfluss zwischen den epitaxialen Source/Drain-Bereichen 92 des Nano-FETs stattfindet. Nachfolgende Abbildungen beziehen sich zur Verdeutlichung auf diese Referenzquerschnitte.
  • Einige der hier beschriebenen Ausführungsformen werden im Zusammenhang mit Nano-FETs diskutiert, die mit einem Gate-Last-Prozess hergestellt werden. In anderen Ausführungsformen kann ein Gate-First-Prozess verwendet werden. Außerdem betrachten einige Ausführungsformen Aspekte, die in planaren Vorrichtungen verwendet werden, z. B. in planaren FETs oder in Fin-Feldeffekttransistoren (FinFETs).
  • Die 2 bis 26B sind Querschnittsansichten von Zwischenstufen bei der Herstellung von Nano-FETs gemäß einigen Ausführungsformen. Die 2 bis 5, 6A, 7A, 8A, 9A, 10A, 11A, 12A, 13A, 14A, 15A, 16A, 17A, 18A, 19A, 20A, 20C, 21A, 21C, 22A, 22C, 23A, 23C, 24A, 25A und 26A zeigen den in 1 dargestellten Referenzquerschnitt A-A'. Die 6B, 7B, 8B, 9B, 10B, 11B, 11C, 12B, 12E, 13B, 14B, 15B, 16B, 17B, 18B, 19B, 20B, 20D, 21B, 21D, 22B, 22D, 22E, 23B, 23D, 23E, 23F, 23G, 23H, 24B, 25B und 26B zeigen den in 1 dargestellten Bezugsquerschnitt B-B'. Die , , , , und zeigen den in dargestellten Bezugsquerschnitt C-C'.
  • In ist ein Substrat 50 dargestellt. Das Substrat 50 kann ein Halbleitersubstrat sein, wie z. B. ein Bulk-Halbleiter, ein Halbleiter-auf-Isolator (SOI)-Substrat oder ähnliches, das dotiert (z. B. mit einem p-Typ- oder einem n-Typ-Dotierstoff) oder undotiert sein kann. Das Substrat 50 kann ein Wafer sein, wie z. B. ein Silizium-Wafer. Im Allgemeinen ist ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, die auf einer Isolatorschicht gebildet wird. Die Isolatorschicht kann z. B. eine vergrabene Oxidschicht (BOX, „buried oxide“), eine Siliziumoxidschicht oder ähnliches sein. Die Isolatorschicht wird auf einem Substrat, typischerweise einem Silizium- oder Glassubstrat, bereitgestellt. Andere Substrate, wie z. B. ein mehrschichtiges oder Gradientensubstrat, können ebenfalls verwendet werden. In einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Silizium, Germanium, einen Verbindungshalbleiter einschließlich Siliziumkarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid, einen Legierungshalbleiter einschließlich Silizium-Germanium, Galliumarsenidphosphid, Aluminiumindiumarsenid, Aluminiumgalliumarsenid, Galliumindiumarsenid, Galliumindiumphosphid und/oder Galliumindiumarsenidphosphid oder Kombinationen davon umfassen.
  • Das Substrat 50 hat einen n-Typ-Bereich 50N und einen p-Typ-Bereich 50P. Der n-Typ-Bereich 50N kann zur Bildung von n-Typ-Vorrichtungen, wie NMOS-Transistoren, z. B. n-Typ-Nano-FETs, dienen, und der p-Typ-Bereich 50P kann zur Bildung von p-Typ-Vorrichtungen, wie PMOS-Transistoren, z. B. p-Typ-Nano-FETs, dienen. Der n-Typ-Bereich 50N kann physisch vom p-Typ-Bereich 50P getrennt sein (wie durch Teiler 20 dargestellt), und eine beliebige Anzahl von Vorrichtungen (z. B. andere aktive Vorrichtunge, dotierte Bereiche, Isolationsstrukturen usw.) kann zwischen dem n-Typ-Bereich 50N und dem p-Typ-Bereich 50P angeordnet sein. Obwohl ein n-Typ-Bereich 50N und ein p-Typ-Bereich 50P dargestellt sind, kann eine beliebige Anzahl von n-Typ-Bereichen 50N und p-Typ-Bereichen 50P vorgesehen werden.
  • Weiterhin ist in 2 ein Mehrschichtstapel 64 über dem Substrat 50 ausgebildet. Der Mehrschichtstapel 64 enthält abwechselnde Schichten aus ersten Halbleiterschichten 51A-51C (zusammenfassend als erste Halbleiterschichten 51 bezeichnet) und zweiten Halbleiterschichten 53A-53C (zusammenfassend als zweite Halbleiterschichten 53 bezeichnet). Zur Veranschaulichung und wie im Folgenden ausführlicher erläutert, werden die ersten Halbleiterschichten 51 entfernt und die zweiten Halbleiterschichten 53 strukturiert, um Kanalbereiche von Nano-FETs im n-Typ-Bereich 50N und im p-Typ-Bereich 50P zu bilden. In einigen Ausführungsformen können jedoch die ersten Halbleiterschichten 51 entfernt und die zweiten Halbleiterschichten 53 strukturiert werden, um Kanalbereiche von n-FETs im n-Typ-Bereich 50N zu bilden, und die zweiten Halbleiterschichten 53 können entfernt und die ersten Halbleiterschichten 51 strukturiert werden, um Kanalbereiche von n-FETs im p-Typ-Bereich 50P zu bilden. In einigen Ausführungsformen können die zweiten Halbleiterschichten 53 entfernt und die ersten Halbleiterschichten 51 strukturiert werden, um Kanalbereiche von Nano-FETs im n-Typ-Bereich 50N zu bilden, und die ersten Halbleiterschichten 51 können entfernt und die zweiten Halbleiterschichten 53 strukturiert werden, um Kanalbereiche von Nano-FETs im p-Typ-Bereich 50P zu bilden. In einigen Ausführungsformen können die zweiten Halbleiterschichten 53 entfernt und die ersten Halbleiterschichten 51 strukturiert werden, um Kanalbereiche von Nano-FETs sowohl im n-Typ-Bereich 50N als auch im p-Typ-Bereich 50P zu bilden.
  • Der Mehrschichtstapel 64 ist zur Veranschaulichung so dargestellt, dass er jeweils drei Schichten der ersten Halbleiterschichten 51 und der zweiten Halbleiterschichten 53 enthält. In einigen Ausführungsformen kann der Mehrschichtstapel 64 eine beliebige Anzahl der ersten Halbleiterschichten 51 und der zweiten Halbleiterschichten 53 enthalten. Jede der Schichten des Mehrschichtstapels 64 kann durch ein Verfahren wie chemische Gasphasenabscheidung (CVD), Atomlagenabscheidung (ALD), Gasphasenepitaxie (VPE), Molekularstrahlepitaxie (MBE) oder Ähnliches epitaxial aufgewachsen werden. In verschiedenen Ausführungsformen können die ersten Halbleiterschichten 51 aus einem ersten Halbleitermaterial, wie z. B. Silizium-Germanium oder ähnlichem, und die zweiten Halbleiterschichten 53 aus einem zweiten Halbleitermaterial, wie z. B. Silizium, Silizium-Kohlenstoff oder ähnlichem, gebildet werden. Der Mehrschichtstapel 64 ist zur Veranschaulichung mit einer untersten Halbleiterschicht dargestellt, die aus den ersten Halbleitermaterialien gebildet ist. In einigen Ausführungsformen kann der Mehrschichtstapel 64 so gebildet werden, dass die unterste Schicht aus den zweiten Halbleitermaterialien gebildet wird.
  • Die ersten Halbleitermaterialien und die zweiten Halbleitermaterialien können Materialien sein, die eine hohe Ätzselektivität zueinander aufweisen. So können die ersten Halbleiterschichten 51 des ersten Halbleitermaterials entfernt werden, ohne die zweiten Halbleiterschichten 53 des zweiten Halbleitermaterials wesentlich zu entfernen, wodurch die zweiten Halbleiterschichten 53 zur Bildung von Kanalbereichen von Nano-FETs strukturiert werden können. In ähnlicher Weise können in Ausführungsformen, in denen die zweiten Halbleiterschichten 53 entfernt werden und die ersten Halbleiterschichten 51 zur Bildung von Kanalbereichen strukturiert werden, die zweiten Halbleiterschichten 53 des zweiten Halbleitermaterials entfernt werden, ohne die ersten Halbleiterschichten 51 des ersten Halbleitermaterials wesentlich zu entfernen, wodurch die ersten Halbleiterschichten 51 zur Bildung von Kanalbereichen von Nano-FETs strukturiert werden können.
  • In sind gemäß einigen Ausführungsformen Finnen 66 im Substrat 50 und Nanostrukturen 55 im mehrschichtigen Stapel 64 ausgebildet. In einigen Ausführungsformen können die Nanostrukturen 55 und die Finnen 66 in dem Mehrschichtstapel 64 bzw. dem Substrat 50 durch Ätzen von Gräben in dem Mehrschichtstapel 64 und dem Substrat 50 gebildet werden. Das Ätzen kann ein beliebiger geeigneter Ätzprozess sein, wie z. B. ein reaktives Ionenätzen (RIE), ein neutrales Strahlätzen (NBE) oder eine Kombination davon. Das Ätzen kann anisotrop sein. Das Ausbilden der Nanostrukturen 55 durch Ätzen des Mehrschichtstapels 64 kann ferner erste Nanostrukturen 52A-52C (zusammenfassend als erste Nanostrukturen 52 bezeichnet) aus den ersten Halbleiterschichten 51 und zweite Nanostrukturen 54A-54C (zusammenfassend als zweite Nanostrukturen 54 bezeichnet) aus den zweiten Halbleiterschichten 53 definieren. Die ersten Nanostrukturen 52 und die zweiten Nanostrukturen 54 können gemeinsam als Nanostrukturen 55 bezeichnet werden.
  • Die Finnen 66 und die Nanostrukturen 55 können mit jedem geeigneten Verfahren strukturiert werden. Beispielsweise können die Finnen 66 und die Nanostrukturen 55 mit einem oder mehreren fotolithografischen Verfahren strukturiert werden, einschließlich Doppelstrukturierungs- oder Mehrfachstrukturierungsverfahren. Im Allgemeinen kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsverfahren die Fotolithografie und selbstausrichtende Prozesse, wodurch Muster erzeugt werden können, die z. B. kleinere Abstände haben als das, was sonst mit einem einzelnen, direkten Fotolithografieprozess erreicht werden kann. In einigen Ausführungsformen wird z. B. eine Opferschicht über einem Substrat gebildet und mit einem Fotolithografieprozess strukturiert. Entlang der strukturierten Opferschicht werden mithilfe eines selbstausrichtenden Prozesses Abstandshalter gebildet. Die Opferschicht wird dann entfernt, und die verbleibenden Abstandshalter können dann zum Strukturieren der Finnen 66 verwendet werden.
  • In sind die Finnen 66 im n-Typ-Bereich 50N und im p-Typ-Bereich 50P zur Veranschaulichung mit im Wesentlichen gleichen Breiten dargestellt. In einigen Ausführungsformen können die Breiten der Finnen 66 im n-Typ-Bereich 50N größer oder dünner sein als die Breiten der Finnen 66 im p-Typ-Bereich 50P. Während die Finnen 66 und die Nanostrukturen 55 durchgehend mit gleichbleibenden Breiten dargestellt sind, können die Finnen 66 und/oder die Nanostrukturen 55 in anderen Ausführungsformen verjüngte Seitenwände aufweisen, so dass die Breite der Finnen 66 und/oder der Nanostrukturen 55 in Richtung des Substrats 50 kontinuierlich zunimmt. In solchen Ausführungsformen kann jede der Nanostrukturen 55 unterschiedliche Breiten haben und trapezförmig sein.
  • In werden Bereiche mit flacher Grabenisolierung (STI) neben den Finnen 66 ausgebildet. Die STI-Bereiche 68 können durch Aufbringen eines Isolationsmaterials über dem Substrat 50, den Finnen 66 und den Nanostrukturen 55 sowie zwischen benachbarten Finnen 66 gebildet werden. Das Isolationsmaterial kann ein Oxid sein, wie z. B. Siliziumoxid, ein Nitrid oder Ähnliches, oder eine Kombination davon, und kann durch hochdichtes Plasma-CVD (HDP-CVD), fließfähiges CVD (FCVD) oder Ähnliches oder eine Kombination davon gebildet werden. Andere Isolationsmaterialien, die durch ein beliebiges geeignetes Verfahren gebildet werden, können verwendet werden. In der dargestellten Ausführungsform ist das Isolationsmaterial Siliziumoxid, das durch einen FCVD-Prozess gebildet wird. Sobald das Isolationsmaterial gebildet ist, kann ein Ausglühprozess durchgeführt werden. In einer Ausführungsform wird das Isolationsmaterial so gebildet, dass überschüssiges Isolationsmaterial die Nanostrukturen 55 bedeckt. Obwohl das Isolationsmaterial als eine einzige Schicht dargestellt ist, können in einigen Ausführungsformen mehrere Schichten verwendet werden. Zum Beispiel kann in einigen Ausführungsformen zunächst eine Auskleidung (nicht separat dargestellt) entlang der Oberflächen des Substrats 50, der Finnen 66 und der Nanostrukturen 55 gebildet werden. Danach kann ein Füllmaterial, wie oben beschrieben, über der Auskleidung gebildet werden.
  • Anschließend wird ein Entfernungsprozess auf das Isolationsmaterial angewendet, um überschüssiges Isolationsmaterial über den Nanostrukturen 55 zu entfernen. In einigen Ausführungsformen kann ein Planarisierungsprozess, wie z. B. ein chemisch-mechanisches Polieren (CMP), ein Rückätzprozess, Kombinationen davon oder Ähnliches, verwendet werden. Der Planarisierungsprozess legt die Nanostrukturen 55 so frei, dass die oberen Oberflächen der Nanostrukturen 55 und des Isolationsmaterials nach Abschluss des Planarisierungsprozesses eben sind.
  • Das Isolationsmaterial wird dann vertieft, um die STI-Bereiche 68 zu bilden. Das Isolationsmaterial wird so vertieft, dass die Nanostrukturen 55 und die oberen Abschnitte der Finnen 66 im n-Typ-Bereich 50N und im p-Typ-Bereich 50P zwischen benachbarten STI-Bereichen 68 herausragen. Des Weiteren können die oberen Oberflächen der STI-Bereiche 68 flache Oberflächen wie dargestellt, konvexe Oberflächen, konkave Oberflächen (wie z. B. Schrägen) oder Kombinationen davon aufweisen. Die oberen Oberflächen der STI-Bereiche 68 können durch eine geeignete Ätzung flach, konvex und/oder konkav gebildet sein. Die STI-Bereiche 68 können durch ein geeignetes Ätzverfahren vertieft werden, beispielsweise durch ein Verfahren, das selektiv auf das Material des Isolationsmaterials wirkt (z. B. das Material des Isolationsmaterials schneller ätzt als das Material der Finnen 66 und der Nanostrukturen 55). So kann z. B. eine Oxidentfernung mit z. B. verdünnter Flusssäure (dHF) verwendet werden.
  • Das oben in Bezug auf die 2 bis 4 beschriebene Verfahren ist nur ein Beispiel dafür, wie die Finnen 66 und die Nanostrukturen 55 gebildet werden können. In einigen Ausführungsformen können die Finnen 66 und/oder die Nanostrukturen 55 unter Verwendung einer Maske und eines epitaxialen Wachstumsprozesses gebildet werden. Zum Beispiel kann eine dielektrische Schicht über einer oberen Oberfläche des Substrats 50 gebildet werden, und Gräben können durch die dielektrische Schicht geätzt werden, um das darunterliegende Substrat 50 freizulegen. In den Gräben können epitaxiale Strukturen epitaxial aufgewachsen werden, und die dielektrische Schicht kann so vertieft werden, dass die epitaxialen Strukturen aus der dielektrischen Schicht herausragen, um die Finnen 66 und/oder die Nanostrukturen 55 zu bilden. Die epitaxialen Strukturen können die oben besprochenen abwechselnden Halbleitermaterialien umfassen, wie z. B. die ersten Halbleitermaterialien und die zweiten Halbleitermaterialien. In einigen Ausführungsformen, in denen epitaxiale Strukturen epitaxial aufgewachsen werden, können die epitaxial aufgewachsenen Materialien während des Wachstums in situ dotiert werden, was vorherige und/oder nachfolgende Implantationen überflüssig machen kann, obwohl in situ und Implantationsdotierung zusammen verwendet werden können.
  • Außerdem werden die ersten Halbleiterschichten 51 (und die daraus resultierenden ersten Nanostrukturen 52) und die zweiten Halbleiterschichten 53 (und die daraus resultierenden zweiten Nanostrukturen 54) hier nur zur Veranschaulichung so dargestellt und diskutiert, dass sie im p-Typ-Bereich 50P und im n-Typ-Bereich 50N aus denselben Materialien bestehen. In einigen Ausführungsformen können eine oder beide der ersten Halbleiterschichten 51 und der zweiten Halbleiterschichten 53 aus unterschiedlichen Materialien bestehen oder in einer anderen Reihenfolge im p-Typ-Bereich 50P und im n-Typ-Bereich 50N ausgebildet sein.
  • Weiterhin können in 4 geeignete Mulden (nicht separat dargestellt) in den Finnen 66, den Nanostrukturen 55 und/oder den STI-Bereichen 68 gebildet werden. In Ausführungsformen mit unterschiedlichen Welltypen können unterschiedliche Implantationsschritte für den n-Typ-Bereich 50N und den p-Typ-Bereich 50P unter Verwendung eines Fotoresists oder anderer Masken (nicht gesondert dargestellt) erreicht werden. Beispielsweise kann ein Fotoresist über den Finnen 66 und den STI-Bereichen 68 im n-Typ-Bereich 50N und im p-Typ-Bereich 50P gebildet werden. Der Fotoresist wird strukturiert, um den p-Typ-Bereich 50P freizulegen. Der Fotoresist kann mit Hilfe einer Aufschleudertechnik gebildet und mit geeigneten Fotolithografietechniken strukturiert werden. Sobald der Fotoresist strukturiert ist, wird eine n-Typ-Verunreinigung in den p-Typ-Bereich 50P implantiert, und der Fotoresist kann als Maske dienen, um zu verhindern, dass n-Typ-Verunreinigungen in den n-Typ-Bereich 50N implantiert werden. Bei den n-Typ-Verunreinigungen kann es sich um Phosphor, Arsen, Antimon oder Ähnliches handeln, die in den Bereich mit einer Konzentration im Bereich von etwa 1013 Atomen/cm3 bis etwa 1014 Atomen/cm3 implantiert werden. Nach der Implantation wird der Fotoresist entfernt, z. B. durch einen geeigneten Veraschungsprozess.
  • Nach oder vor der Implantation des p-Typ-Bereichs 50P wird ein Fotolack oder eine andere Maske (nicht separat dargestellt) über den Finnen 66, den Nanostrukturen 55 und den STI-Bereichen 68 im p-Typ-Bereich 50P und dem n-Typ-Bereich 50N gebildet. Der Fotoresist wird strukturiert, um den n-Typ-Bereich 50N freizulegen. Der Fotoresist kann mit Hilfe einer Aufschleudertechnik gebildet und mit geeigneten Fotolithographietechniken strukturiert werden. Sobald der Fotolack strukturiert ist, kann eine Implantation von p-Typ-Verunreinigungen in den n-Typ-Bereich 50N durchgeführt werden, und der Fotolack kann als Maske dienen, um zu verhindern, dass p-Typ-Verunreinigungen in den p-Typ-Bereich 50P implantiert werden. Bei den p-Typ-Verunreinigungen kann es sich um Bor, Borfluorid, Indium oder ähnliches handeln, die in den Bereich mit einer Konzentration im Bereich von etwa 1013 Atomen/cm3 bis etwa 1014 Atomen/cm3 implantiert werden. Nach der Implantation kann der Fotoresist entfernt werden, z. B. durch einen geeigneten Veraschungsprozess.
  • Nach den Implantationen des n-Typ-Bereichs 50N und des p-Typ-Bereichs 50P kann ein Glühprozess durchgeführt werden, um Implantationsschäden zu reparieren und die implantierten p-Typ- und/oder n-Typ-Verunreinigungen zu aktivieren. In einigen Ausführungsformen können die gewachsenen Materialien der epitaxialen Lamellen während des Wachstums in situ dotiert werden, was die Implantationen überflüssig machen kann, obwohl Insitu- und Implantationsdotierung zusammen verwendet werden können.
  • In 5 wird eine dielektrische Dummy-Schicht 70 auf den Finnen 66 und/oder den Nanostrukturen 55 ausgebildet. Die dielektrische Dummy-Schicht 70 kann z. B. aus Siliziumoxid, Siliziumnitrid, einer Kombination davon oder Ähnlichem bestehen und kann gemäß geeigneten Techniken abgeschieden oder thermisch aufgewachsen werden. Über der dielektrischen Dummy-Schicht 70 wird eine Dummy-Gate-Schicht 72 gebildet, und über der Dummy-Gate-Schicht 72 wird eine Maskenschicht 74 gebildet. Die Dummy-Gate-Schicht 72 kann über der dielektrischen Dummy-Schicht 70 abgeschieden und dann planarisiert werden, z. B. durch ein CMP-Verfahren. Die Maskenschicht 74 kann über der Dummy-Gate-Schicht 72 abgeschieden werden. Die Dummy-Gate-Schicht 72 kann ein leitfähiges oder nicht-leitfähiges Material sein und kann aus einer Gruppe ausgewählt werden, die amorphes Silizium, polykristallines Silizium (Polysilizium), polykristallines Silizium-Germanium (Poly-SiGe), metallische Nitride, metallische Silizide, metallische Oxide und Metalle umfasst. Die Dummy-Gate-Schicht 72 kann durch physikalische Gasphasenabscheidung (PVD), CVD, Sputterabscheidung oder andere Verfahren zur Abscheidung des ausgewählten Materials abgeschieden werden. Die Dummy-Gate-Schicht 72 kann aus anderen Materialien bestehen, die eine hohe Ätzselektivität gegenüber dem Ätzen von Isolationsbereichen aufweisen. Die Maskenschicht 74 kann z. B. aus Siliziumnitrid, Siliziumoxynitrid o. ä. bestehen. In diesem Beispiel werden eine einzelne Dummy-Gate-Schicht 72 und eine einzelne Maskenschicht 74 über dem n-Typ-Bereich 50N und dem p-Typ-Bereich 50P gebildet. Es wird darauf hingewiesen, dass die dielektrische Dummy-Schicht 70 nur zur Veranschaulichung dargestellt ist und nur die Finnen 66 und die Nanostrukturen 55 bedeckt. In einigen Ausführungsformen kann die dielektrische Dummy-Schicht 70 so abgeschieden werden, dass die dielektrische Dummy-Schicht 70 die STI-Bereiche 68 bedeckt, so dass sich die dielektrische Dummy-Schicht 70 zwischen der Dummy-Gate-Schicht 72 und den STI-Bereichen 68 erstreckt.
  • Die 6A bis 26B veranschaulichen verschiedene zusätzliche Schritte bei der Herstellung von Vorrichtungen der Ausführungsform. In den 6A bis 26B sind Merkmale entweder im n-Typ-Bereich 50N oder im p-Typ-Bereich 50P dargestellt. In den 6A bis 6C kann die Maskenschicht 74 (siehe 5) mit Hilfe geeigneter Fotolithographie- und Ätztechniken strukturiert werden, um Masken 78 zu bilden. Das Muster der Masken 78 kann dann auf die Dummy-Gate-Schicht 72 und auf die Dummy-Dielektrikum-Schicht 70 übertragen werden, um Dummy-Gates 76 bzw. Dummy-Gate-Dielektrika 71 zu bilden. Die Dummy-Gates 76 bedecken entsprechende Kanalbereiche der Finnen 66 und Abschnitte der zweiten Nanostrukturen 54, die Kanalbereiche bilden. Das Muster der Masken 78 kann verwendet werden, um jedes der Dummy-Gates 76 von benachbarten Dummy-Gates 76 zu trennen. Die Dummy-Gates 76 können Längsrichtungen aufweisen, die senkrecht zu den Längsrichtungen der jeweiligen Finnen 66 verlaufen.
  • In den 7A bis 7C werden eine erste Abstandshalterschicht 80 und eine zweite Abstandshalterschicht 82 über den in den 6A bis 6C dargestellten Strukturen gebildet. Die erste Abstandshalterschicht 80 und die zweite Abstandshalterschicht 82 werden anschließend so strukturiert, dass sie als Abstandshalter zur Bildung von selbstausgerichteten Source-/Drain-Bereichen dienen. In den 7A bis 7C wird die erste Abstandsschicht 80 auf den Oberseiten der STI-Bereiche 68, den Seitenflächen der Finnen 66, den Dummy-Gate-Dielektrika 71 und den Dummy-Gates 76 sowie den Oberseiten und Seitenflächen der Nanostrukturen 55 und der Masken 78 gebildet. Die zweite Abstandshalterschicht 82 wird über der ersten Abstandshalterschicht 80 abgeschieden. Die erste Abstandsschicht 80 kann aus Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder ähnlichem gebildet werden, wobei Techniken wie thermische Oxidation verwendet oder durch CVD, ALD oder ähnliches abgeschieden werden. Die zweite Abstandsschicht 82 kann aus einem Material gebildet werden, das eine andere Ätzrate als das Material der ersten Abstandsschicht 80 aufweist, wie z. B. Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid o. ä., und kann durch CVD, ALD o. ä. abgeschieden werden. Die erste Abstandsschicht 80 und die zweite Abstandsschicht 82 können aus dielektrischen Materialien mit niedrigem k-Wert bestehen.
  • Nach dem Ausbilden der ersten Abstandsschicht 80 und vor dem Ausbilden der zweiten Abstandsschicht 82 können Implantate für leicht dotierte Source/Drain-Bereiche (LDD) (nicht separat dargestellt) durchgeführt werden. In Ausführungsformen mit unterschiedlichen Vorrichtungstypen kann, ähnlich wie bei den oben in besprochenen Implantaten, eine Maske, z. B. ein Fotoresist, über dem n-Typ-Bereich 50N gebildet werden, während der p-Typ-Bereich 50P freigelegt wird, und Verunreinigungen des geeigneten Typs (z. B. p-Typ) können in die freigelegten Finnen 66 und die freigelegten Nanostrukturen 55 im p-Typ-Bereich 50P implantiert werden. Die Maske kann dann entfernt werden. Anschließend kann eine Maske, z. B. ein Fotoresist, über dem p-Typ-Bereich 50P gebildet werden, während der n-Typ-Bereich 50N freigelegt wird, und Verunreinigungen des geeigneten Typs (z. B. n-Typ) können in die freigelegten Finnen 66 und die freigelegten Nanostrukturen 55 im n-Typ-Bereich 50N implantiert werden. Die Maske kann dann entfernt werden. Die n-Typ-Verunreinigungen können alle zuvor besprochenen n-Typ-Verunreinigungen sein und die p-Typ-Verunreinigungen können alle zuvor besprochenen p-Typ-Verunreinigungen sein. Die leicht dotierten Source-/Drain-Bereiche können eine Konzentration an Verunreinigungen im Bereich von etwa 1x1015 Atomen/cm3 bis etwa 1x1019 Atomen/cm3 aufweisen. Ein Glühprozess kann zur Reparatur von Implantationsschäden und zur Aktivierung der implantierten Verunreinigungen verwendet werden.
  • In den 8A bis 8C sind die erste Abstandshalterschicht 80 und die zweite Abstandshalterschicht 82 geätzt, um erste Abstandshalter 81 bzw. zweite Abstandshalter 83 zu bilden. Wie im Folgenden näher erläutert wird, dienen die ersten Abstandshalter 81 und die zweiten Abstandshalter 83 zur Selbstausrichtung der anschließend gebildeten Source-/Drain-Bereiche sowie zum Schutz der Seitenwände der Finnen 66 und/oder der Nanostrukturen 55 während der nachfolgenden Verarbeitung. Die erste Abstandshalterschicht 80 und die zweite Abstandshalterschicht 82 können mit geeigneten Ätzverfahren geätzt werden, wie z. B. isotropen Ätzverfahren (z. B. Nassätzverfahren), anisotropen Ätzverfahren (z. B. Trockenätzverfahren) oder ähnlichem. In einigen Ausführungsformen hat das Material der zweiten Abstandshalterschicht 82 eine andere Ätzrate als das Material der ersten Abstandshalterschicht 80, so dass die erste Abstandshalterschicht 80 beim Strukturieren der zweiten Abstandshalterschicht 82 als Ätzstoppschicht wirken kann. Die zweite Abstandshalterschicht 82 kann beim Strukturieren der ersten Abstandshalterschicht 80 als Maske dienen. Beispielsweise kann die zweite Abstandshalterschicht 82 mit einem anisotropen Ätzverfahren geätzt werden, bei dem die erste Abstandshalterschicht 80 als Ätzstoppschicht dient. Verbleibende Abschnitte der zweiten Abstandshalterschicht 82 bilden die zweiten Abstandshalter 83, wie in und dargestellt. Die zweiten Abstandshalter 83 wirken dann als Maske, während freiliegende Abschnitte der ersten Abstandshalterschicht 80, die die ersten Abstandshalter 81 bilden, geätzt werden, wie in den 8B und 8C dargestellt.
  • Wie in dargestellt, sind die ersten Abstandshalter 81 und die zweiten Abstandshalter 83 an den Seitenwänden der Masken 78, der Dummy-Gates 76 und der Dummy-Gate-Dielektrika 71 angeordnet. In einigen Ausführungsformen können oberen Oberflächen der ersten Abstandshalter 81 und der zweiten Abstandshalter 83 unterhalb der Oberseiten der Masken 78 angeordnet sein. Oberen Oberflächen der ersten Abstandshalter 81 und der zweiten Abstandshalter 83 können auf gleicher Höhe mit oder oberhalb der Oberseiten der Masken 78 angeordnet sein. In einigen Ausführungsformen können die zweiten Abstandshalter 83 über den ersten Abstandshaltern 81 neben den Masken 78, den Dummy-Gates 76 und den Dummy-Gate-Dielektrika 71 entfernt werden. Wie in 8C dargestellt, sind die ersten Abstandshalter 81 und die zweiten Abstandshalter 83 an Seitenwänden der Finnen 66 und/oder Nanostrukturen 55 angeordnet.
  • Es wird darauf hingewiesen, dass die obige Offenbarung allgemein einen Prozess zur Bildung von Abstandshaltern und LDD-Bereichen beschreibt. Es können auch andere Verfahren und Abläufe verwendet werden. So können z. B. weniger oder zusätzliche Abstandshalter verwendet werden, es kann eine andere Reihenfolge der Schritte verwendet werden (z. B. können die ersten Abstandshalter 81 vor dem Aufbringen der zweiten Abstandshalterschicht 82 strukturiert werden), es können zusätzliche Abstandshalter gebildet und entfernt werden, und/oder ähnliches. Darüber hinaus können die n-Typ- und p-Typ-Vorrichtungen mit unterschiedlichen Strukturen und Schritten gebildet werden.
  • In den 9A bis 9C werden erste Ausnehmungen 87 in den Finnen 66, den Nanostrukturen 55 und dem Substrat 50 gebildet. In den ersten Ausnehmungen 87 werden anschließend epitaxiale Source/Drain-Bereiche ausgebildet. Die ersten Ausnehmungen 87 können sich durch die ersten Nanostrukturen 52 und die zweiten Nanostrukturen 54 und in das Substrat 50 erstrecken. In einigen Ausführungsformen können oberen Oberflächen der STI-Bereiche 68 mit den Unterseiten der ersten Ausnehmungen 87 auf einer Höhe sein. In einigen Ausführungsformen können oberen Oberflächen der STI-Bereiche 68 über oder unter den Unterseiten der ersten Ausnehmungen 87 liegen. Die ersten Ausnehmungen 87 können durch Ätzen der Finnen 66, der Nanostrukturen 55 und des Substrats 50 unter Verwendung von anisotropen Ätzprozessen, wie RIE, NBE oder ähnlichem, gebildet werden. Die ersten Abstandshalter 81, die zweiten Abstandshalter 83 und die Masken 78 maskieren Abschnitte der Finnen 66, der Nanostrukturen 55 und des Substrats 50 während der Ätzprozesse, die zur Bildung der ersten Vertiefungen 87 verwendet werden. Zum Ätzen jeder Schicht der Nanostrukturen 55 und/oder der Finnen 66 können ein einzelner Ätzprozess oder mehrere Ätzprozesse verwendet werden. Zeitgesteuerte Ätzprozesse können verwendet werden, um das Ätzen zu stoppen, nachdem die ersten Vertiefungen 87 die gewünschten Tiefen erreicht haben.
  • In den 10A und 10B werden Abschnitte der Seitenwände der Schichten des aus den ersten Halbleitermaterialien (z. B. den ersten Nanostrukturen 52) gebildeten Mehrschichtstapels 64, die durch die ersten Ausnehmungen 87 freigelegt sind, geätzt, um Seitenwandaussparungen 88 zu bilden. Obwohl die Seitenwände der ersten Nanostrukturen 52, die an die Seitenwandaussparungen 88 angrenzen, in 10B als gerade dargestellt sind, können die Seitenwände konkav oder konvex sein. Die Seitenwände können mit isotropen Ätzverfahren, wie z. B. Nassätzen oder Ähnlichem, geätzt werden. In einer Ausführungsform, in der die ersten Nanostrukturen 52 z. B. SiGe und die zweiten Nanostrukturen 54 z. B. Si oder SiC enthalten, kann ein Trockenätzverfahren mit Tetramethylammoniumhydroxid (TMAH), Ammoniumhydroxid (NH4OH) oder Ähnlichem zum Ätzen der Seitenwände der ersten Nanostrukturen 52 verwendet werden.
  • In den 11A bis 11C werden erste innere Abstandshalter 90 in der Seitenwandausnehmung 88 ausgebildet. Die ersten inneren Abstandshalter 90 können durch Abscheiden einer inneren Abstandshalterschicht (nicht separat dargestellt) über den in den 10A und 10B dargestellten Strukturen gebildet werden. Die ersten inneren Abstandshalter 90 wirken als Isolationsmerkmale zwischen nachfolgend gebildeten Source/Drain-Bereichen und nachfolgend gebildeten Gate-Strukturen. Wie im Folgenden näher erläutert wird, werden die Source-/Drain-Bereiche in den ersten Ausnehmungen 87 gebildet, während die ersten Nanostrukturen 52 durch die Gate-Strukturen ersetzt werden.
  • Die innere Abstandsschicht kann durch ein konformes Abscheideverfahren, wie CVD, ALD oder Ähnliches, abgeschieden werden. Die innere Abstandsschicht kann aus einem Material wie Siliziumnitrid oder Siliziumoxynitrid bestehen, obwohl jedes geeignete Material, wie z. B. Materialien mit niedriger Dielektrizitätskonstante (low-k) mit einem k-Wert von weniger als etwa 3,5, verwendet werden kann. Die innere Abstandshalterschicht kann dann anisotrop geätzt werden, um die ersten inneren Abstandshalter 90 zu bilden. Obwohl die äußeren Seitenwände der ersten inneren Abstandshalter 90 als auf einer Höhe mit den Seitenwänden der zweiten Nanostrukturen 54 dargestellt sind, können sich die äußeren Seitenwände der ersten inneren Abstandshalter 90 über die Seitenwände der zweiten Nanostrukturen 54 hinaus erstrecken oder von diesen zurückgesetzt sein.
  • Darüber hinaus können die äußeren Seitenwände der ersten inneren Abstandshalter 90 konkav oder konvex sein, obwohl die äußeren Seitenwände der ersten inneren Abstandshalter 90 in 11B als gerade dargestellt sind. Als Beispiel zeigt 11C eine Ausführungsform, bei der die Seitenwände der ersten Nanostrukturen 52 konkav sind, die äußeren Seitenwände der ersten inneren Abstandshalter 90 konkav sind und die ersten inneren Abstandshalter 90 von den Seitenwänden der zweiten Nanostrukturen 54 zurückgesetzt sind. Die innere Abstandshalterschicht kann durch einen anisotropen Ätzprozess geätzt werden, wie z. B. RIE, NBE oder ähnliches. Die ersten inneren Abstandshalter 90 können verwendet werden, um eine Beschädigung der nachfolgend gebildeten Source/Drain-Bereiche (wie die epitaxialen Source/Drain-Bereiche 92, die weiter unten in Bezug auf die 12A bis 12E besprochen werden) durch nachfolgende Ätzprozesse zu verhindern, wie z. B. Ätzprozesse, die zur Bildung von Gate-Strukturen verwendet werden.
  • In den 12A bis 12E werden epitaxiale Source/Drain-Bereiche 92 in den ersten Ausnehmungen 87 ausgebildet. In einigen Ausführungsformen können die epitaxialen Source-/Drain-Bereiche 92 Spannungen auf die zweiten Nanostrukturen 54 ausüben und dadurch die Leistung verbessern. Wie in 12B dargestellt, sind die epitaxialen Source/Drain-Bereiche 92 in den ersten Ausnehmungen 87 so ausgebildet, dass jedes Dummy-Gate 76 zwischen jeweiligen benachbarten Paaren der epitaxialen Source/Drain-Bereiche 92 angeordnet ist. In einigen Ausführungsformen werden die ersten Abstandshalter 81 und die zweiten Abstandshalter 83 verwendet, um die epitaxialen Source-/Drain-Bereiche 92 von den Dummy-Gates 76 zu trennen, und die ersten inneren Abstandshalter 90 werden verwendet, um die epitaxialen Source-/Drain-Bereiche 92 von den ersten Nanostrukturen 52 durch geeignete seitliche Abstände zu trennen, so dass die epitaxialen Source-/Drain-Bereiche 92 die später gebildeten Gates der resultierenden Nano-FETs nicht kurzschließen.
  • Die epitaxialen Source-/Drain-Bereiche 92 im n-Typ-Bereich 50N, z. B. dem NMOS-Bereich, können durch Maskierung des p-Typ-Bereichs 50P, z. B. dem PMOS-Bereich, gebildet werden. Dann werden die epitaxialen Source-/Drain-Bereiche 92 in den ersten Ausnehmungen 87 des n-Typ-Bereichs 50N epitaxial aufgewachsen. Die epitaxialen Source-/Drain-Bereiche 92 können jedes akzeptable Material enthalten, das für n-Typ-Nano-FETs geeignet ist. Wenn die zweiten Nanostrukturen 54 beispielsweise aus Silizium bestehen, können die epitaxialen Source-/Drain-Bereiche 92 Materialien enthalten, die eine Zugspannung auf die zweiten Nanostrukturen 54 ausüben, wie Silizium, Siliziumkarbid, phosphordotiertes Siliziumkarbid, Siliziumphosphid oder ähnliches. Die epitaxialen Source-/Drain-Bereiche 92 können von den jeweiligen Oberseiten der Nanostrukturen 55 erhabene Oberflächen aufweisen und können Facetten aufweisen.
  • Die epitaxialen Source/Drain-Bereiche 92 im p-Typ-Bereich 50P, z. B. dem PMOS-Bereich, können durch Maskieren des n-Typ-Bereichs 50N, z. B. dem NMOS-Bereich, gebildet werden. Dann werden die epitaxialen Source-/Drain-Bereiche 92 in den ersten Ausnehmungen 87 des p-Typ-Bereichs 50P epitaxial aufgewachsen. Die epitaxialen Source-/Drain-Bereiche 92 können jedes akzeptable Material enthalten, das für p-Typ-Nano-FETs geeignet ist. Wenn die zweiten Nanostrukturen 54 beispielsweise aus Silizium bestehen, können die epitaxialen Source/Drain-Bereiche 92 Materialien umfassen, die eine Druckspannung auf die zweiten Nanostrukturen 54 ausüben, wie Silizium-Germanium, bordotiertes Silizium-Germanium, Germanium, Germanium-Zinn oder ähnliches. Die epitaxialen Source-/Drain-Bereiche 92 können auch Oberflächen, die oberhalb der jeweiligen Oberseiten der Nanostrukturen 55 liegen, und Facetten aufweisen.
  • Die epitaxialen Source-/Drain-Bereiche 92, die ersten Nanostrukturen 52, die zweiten Nanostrukturen 54 und/oder das Substrat 50 können mit Dotierstoffen implantiert werden, um Source-/Drain-Bereiche zu bilden, ähnlich dem zuvor besprochenen Verfahren zur Bildung leicht dotierter Source-/Drain-Bereiche, gefolgt von einer Temperung. Die Source-/Drain-Bereiche können eine Störstellenkonzentration zwischen etwa 1x1019 Atomen/cm3 und etwa 1x1021 Atomen/cm3 aufweisen. Die n-Typ- und/oder p-Typ-Verunreinigungen für die Source/Drain-Bereichen können beliebige der zuvor diskutierten Verunreinigungen sein. In einigen Ausführungsformen können die epitaxialen Source-/Drain-Bereiche 92 während des Wachstums in situ dotiert werden.
  • Als Ergebnis der Epitaxieprozesse, die zur Bildung der epitaxialen Source-/Drain-Bereiche 92 im n-Typ-Bereich 50N und im p-Typ-Bereich 50P verwendet werden, weisen die oberen Oberflächen der epitaxialen Source-/Drain-Bereiche 92 Facetten auf, die sich seitlich nach außen über die Seitenwände der Nanostrukturen 55 hinaus erstrecken. In einigen Ausführungsformen bewirken die Facetten, dass benachbarte epitaxiale Source-/Drain-Bereiche 92 desselben Nano-FETs verschmelzen, wie in 12C dargestellt. In einigen Ausführungsformen bleiben benachbarte epitaxiale Source-/Drain-Bereiche 92 nach Abschluss des Epitaxieprozesses getrennt, wie in 12D dargestellt. In den in den 12C und 12D dargestellten Ausführungsformen können die ersten Abstandshalter 81 über den oberen Oberflächen der STI-Bereiche 68 gebildet werden und das epitaxiale Wachstum blockieren. In einigen Ausführungsformen können die ersten Abstandshalter 81 Abschnitte von Seitenwänden der Nanostrukturen 55 bedecken und das epitaxiale Wachstum weiter blockieren. In einigen Ausführungsformen kann die Abstandsätzung, die zur Bildung der ersten Abstandshalter 81 verwendet wird, so eingestellt werden, dass das Abstandsmaterial entfernt wird, damit sich die epitaxialen Source/Drain-Bereiche 92 bis zu den oberen Oberflächen der STI-Bereiche 68 erstrecken können.
  • Die epitaxialen Source-/Drain-Bereiche 92 können eine oder mehrere Halbleitermaterialschichten umfassen. Beispielsweise können die epitaxialen Source-/Drain-Bereiche 92 eine erste Halbleitermaterialschicht 92A, eine zweite Halbleitermaterialschicht 92B und eine dritte Halbleitermaterialschicht 92C umfassen. Für die epitaxialen Source-/Drain-Bereiche 92 kann eine beliebige Anzahl von Halbleitermaterialschichten verwendet werden. Jede der ersten Halbleitermaterialschicht 92A, der zweiten Halbleitermaterialschicht 92B und der dritten Halbleitermaterialschicht 92C kann aus unterschiedlichen Halbleitermaterialien gebildet und auf unterschiedliche Dotierstoffkonzentrationen dotiert sein. In einigen Ausführungsformen kann die erste Halbleitermaterialschicht 92A eine geringere Dotierstoffkonzentration als die zweite Halbleitermaterialschicht 92B und eine höhere als die dritte Halbleitermaterialschicht 92C aufweisen. In Ausführungsformen, in denen die epitaxialen Source/Drain-Bereiche 92 drei Halbleitermaterialschichten umfassen, kann die erste Halbleitermaterialschicht 92A abgeschieden werden, die zweite Halbleitermaterialschicht 92B kann über der ersten Halbleitermaterialschicht 92A abgeschieden werden, und die dritte Halbleitermaterialschicht 92C kann über der zweiten Halbleitermaterialschicht 92B abgeschieden werden.
  • zeigt eine Ausführungsform, bei der die Seitenwände der ersten Nanostrukturen 52 konkav sind und die äußeren Seitenwände der ersten inneren Abstandshalter 90 konkav sind. Die ersten inneren Abstandshalter 90 sind von den Seitenwänden der zweiten Nanostrukturen 54 zurückgesetzt. Wie in 12E dargestellt, können die epitaxialen Source/Drain-Bereiche 92 in Kontakt mit den ersten inneren Abstandshaltern 90 ausgebildet sein. Die epitaxialen Source-/Drain-Bereiche können sich über die Seitenwände der zweiten Nanostrukturen 54 hinaus erstrecken.
  • In den 13A und 13B wird ein erstes Zwischenschichtdielektrikum (ILD) 96 über der in den 12A und 12B dargestellten Struktur abgeschieden. Das erste ILD 96 kann aus einem dielektrischen Material bestehen und durch ein beliebiges geeignetes Verfahren abgeschieden werden, z. B. CVD, plasmagestütztes CVD (PECVD) oder FCVD. Zu den dielektrischen Materialien können Phosphorsilikatglas (PSG), Bor-Silikatglas (BSG), bordotiertes Phosphorsilikatglas (BPSG), undotiertes Silikatglas (USG) oder Ähnliches gehören. Andere Isoliermaterialien, die durch ein beliebiges geeignetes Verfahren hergestellt werden, können verwendet werden. In einigen Ausführungsformen ist zwischen der ersten ILD 96 und den epitaxialen Source-/Drain-Bereichen 92, den Masken 78 und den ersten Abstandshaltern 81 eine Kontakt-Ätzstoppschicht (CESL) 94 angeordnet. Die CESL 94 kann ein dielektrisches Material, wie z. B. Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid oder ähnliches, umfassen, das eine andere Ätzrate als das Material der darüber liegenden ersten ILD 96 aufweist.
  • In den 14A und 14B kann ein Planarisierungsprozess, wie z. B. ein CMP, durchgeführt werden, um die Oberseite der ersten ILD 96 mit den Oberseiten der Dummy-Gates 76 oder der Masken 78 abzugleichen. Der Planarisierungsprozess kann auch die Masken 78 auf den Dummy-Gates 76 und Abschnitte der ersten Abstandshalter 81 entlang der Seitenwände der Masken 78 entfernen. Nach dem Planarisierungsprozess sind oberen Oberflächen der Dummy-Gates 76, der ersten Abstandshalter 81 und der ersten ILD 96 innerhalb von Prozessschwankungen eben. Dementsprechend sind oberen Oberflächen der Dummy-Gates 76 durch das erste ILD 96 hindurch freigelegt. In einigen Ausführungsformen können die Masken 78 verbleiben. In diesem Fall ebnet der Planarisierungsprozess die Oberseite des ersten ILD 96 mit der Oberseite der Masken 78 und der ersten Abstandshalter 81.
  • In den 14A und 14B werden die erste ILD 96 und die CESL 94 zurückgeätzt und eine Schutzschicht 97 wird über der ersten ILD 96 und der CESL 94 gebildet. Die erste ILD 96 und die CESL 94 können mit anisotropen Ätzverfahren, wie RIE, NBE o.ä., oder isotropen Ätzverfahren, wie Nassätzverfahren, zurückgeätzt werden. Die Schutzschicht 97 kann dann über der resultierenden Struktur mittels CVD, PECVD, ALD, Sputtern o.ä. abgeschieden und mit einem Verfahren wie CMP planarisiert werden. Wie in den 14A und 14B dargestellt, können nach der Planarisierung der Schutzschicht 97 die oberen Oberflächen der Schutzschicht 97 mit den oberen Oberflächen der ersten Abstandshalter 81, der zweiten Abstandshalter 83 und der Dummy-Gates 76 auf einer Höhe sein. Die Schutzschicht 97 kann aus einem Material wie Siliziumnitrid, Siliziumoxid, Siliziumoxycarbid, Siliziumoxycarbonitrid, Siliziumcarbonitrid, Kombinationen oder Mehrfachschichten davon oder ähnlichem gebildet sein. Die Schutzschicht 97 kann über der ersten ILD 96 und der CESL 94 gebildet werden, um die erste ILD 96 und die CESL 94 vor nachfolgenden Ätzprozessen zu schützen.
  • In den 15A und 15B werden die Dummy-Gates 76 und die Masken 78, falls vorhanden, in einem oder mehreren Ätzschritten entfernt, so dass zweite Ausnehmungen 98 gebildet werden. Abschnitte der Dummy-Gate-Dielektrika 71 in den zweiten Ausnehmungen 98 werden ebenfalls entfernt. In einigen Ausführungsformen werden die Dummy-Gates 76 und die Dummy-Gate-Dielektrika 71 durch einen anisotropen Trockenätzprozess entfernt. Beispielsweise kann der Ätzprozess einen Trockenätzprozess umfassen, bei dem Reaktionsgas(e) verwendet werden, die die Dummy-Gates 76 selektiv mit einer schnelleren Rate ätzen als die Schutzschicht 97, die ersten Abstandshalter 81, die zweiten Abstandshalter 83, die Nanostrukturen 55 oder die STI-Bereiche 68. Jede der zweiten Aussparungen 98 legt Abschnitte der Nanostrukturen 55 frei und/oder überlagert diese, die in den später fertiggestellten Nano-FETs als Kanalbereiche fungieren. Die Abschnitte der Nanostrukturen 55, die als Kanalbereiche wirken, sind zwischen benachbarten Paaren der epitaxialen Source-/Drainbereiche 92 angeordnet. Beim Entfernen können die Dummy-Gate-Dielektrika 71 als Ätzstoppschichten beim Ätzen der Dummy-Gates 76 verwendet werden. Die Dummy-Gate-Dielektrika 71 können dann nach dem Entfernen der Dummy-Gates 76 entfernt werden.
  • In den 16A und 16B werden die ersten Nanostrukturen 52 unter Verlängerung der zweiten Ausnehmungen 98 entfernt. Die ersten Nanostrukturen 52 können entfernt werden, indem ein isotroper Ätzprozess, wie z. B. Nassätzen oder ähnliches, unter Verwendung von Ätzmitteln, die für die Materialien der ersten Nanostrukturen 52 selektiv sind, durchgeführt wird, während die zweiten Nanostrukturen 54, das Substrat 50 und die STI-Bereiche 68 im Vergleich zu den ersten Nanostrukturen 52 relativ ungeätzt bleiben. In Ausführungsformen, in denen die ersten Nanostrukturen 52 z. B. SiGe und die zweiten Nanostrukturen 54A-54C z. B. Si oder SiC enthalten, kann Tetramethylammoniumhydroxid (TMAH), Ammoniumhydroxid (NH4OH) oder Ähnliches zum Entfernen der ersten Nanostrukturen 52 verwendet werden.
  • In den 17A bis 23H werden Gate-Dielektrikum-Schichten und Gate-Elektroden für Ersatz-Gates in den zweiten Ausnehmungen 98 ausgebildet. Die im n-Typ-Bereich 50N ausgebildeten Gate-Elektroden umfassen eine Antireaktionsschicht, die eine Erhöhung der Schwellenspannung (Vt) bewirkt. Eine n-Typ-Austrittsarbeitsschicht wird über der Antireaktionsschicht gebildet und eine p-Typ-Austrittsarbeitsschicht wird über der Antireaktionsschicht und der n-Typ-Austrittsarbeitsschicht gebildet und bedeckt diese. Anschließend wird eine Metallkappenschicht über der p-Austrittsarbeitsschicht gebildet. Die Bildung der p-Typ-Austrittsarbeitsschicht, die die Antireaktionsschicht abdeckt, ermöglicht die selektive Abscheidung der Metallkappenschicht. Die Metallkappenschicht reduziert den Gate-Widerstand. Die Vorrichtungsleistung kann dadurch verbessert werden.
  • Die Bildung der Gate-Dielektrikumsschichten im n-Typ-Bereich 50N und im p-Typ-Bereich 50P kann gleichzeitig erfolgen, so dass die Gate-Dielektrika in jedem Bereich aus denselben Materialien gebildet werden. Die Bildung der Gate-Elektroden kann gleichzeitig erfolgen, so dass die Gate-Elektroden in jedem Bereich aus denselben Materialien gebildet werden. In einigen Ausführungsformen können die Gate-Dielektrikumsschichten in jedem Bereich durch unterschiedliche Prozesse gebildet werden, so dass die Gate-Dielektrikumsschichten aus unterschiedlichen Materialien bestehen und/oder eine unterschiedliche Anzahl von Schichten aufweisen können. Die Gate-Elektroden in jedem Bereich können durch unterschiedliche Prozesse gebildet werden, so dass die Gate-Elektroden aus unterschiedlichen Materialien bestehen und/oder eine unterschiedliche Anzahl von Schichten aufweisen können. Verschiedene Maskierungsschritte können verwendet werden, um geeignete Bereiche zu maskieren und freizulegen, wenn unterschiedliche Prozesse verwendet werden. In der folgenden Beschreibung werden zumindest Abschnitte der Gate-Elektroden des n-Typ-Bereichs 50N und der Gate-Elektroden des p-Typ-Bereichs 50P separat ausgebildet.
  • In den 17A und 17B werden die dielektrischen Gate-Schichten 100 konform in den zweiten Ausnehmungen 98 im n-Typ-Bereich 50N und im p-Typ-Bereich 50P abgeschieden. Die dielektrischen Gate-Schichten 100 können auf den Oberseiten und Seitenflächen der Finnen 66 und auf den Oberseiten, Seitenflächen und Unterseiten der zweiten Nanostrukturen 54 gebildet werden. Die dielektrischen Gate-Schichten 100 können auch auf den Oberseiten der Schutzschicht 97, der zweiten Abstandshalter 83 und der STI-Bereiche 68, auf den Oberseiten und Seitenflächen der ersten Abstandshalter 81 und auf den Seitenflächen der ersten inneren Abstandshalter 90 abgeschieden werden. Die Gate-Dielektrikumsschichten 100 umfassen eine oder mehrere dielektrische Schichten, wie z. B. ein Oxid, ein Metalloxid oder Ähnliches, oder Kombinationen davon. In einigen Ausführungsformen können die Gate-Dielektrikumsschichten 100 erste Gate-Dielektrikumsschichten (z.B. mit Siliziumoxid oder dergleichen) und zweite Gate-Dielektrikumsschichten (z.B. mit einem Metalloxid oder dergleichen) über den ersten Gate-Dielektrikumsschichten umfassen. In einigen Ausführungsformen umfassen die zweiten Gate-Dielektrikumsschichten ein dielektrisches High-k-Material. In diesen Ausführungsformen können die zweiten Gate-Dielektrikumsschichten einen k-Wert von mehr als etwa 7,0 aufweisen und ein Metalloxid oder ein Silikat aus Hafnium, Aluminium, Zirkonium, Lanthan, Mangan, Barium, Titan, Blei und Kombinationen davon enthalten. Die ersten Gate-Dielektrikumsschichten können als Grenzflächenschichten und die zweiten Gate-Dielektrikumsschichten können als High-k-Gate-Dielektrikumsschichten bezeichnet werden, in einigen Ausführungsformen.
  • Die Struktur der dielektrischen Gate-Schichten 100 kann im n-Typ-Bereich 50N und im p-Typ-Bereich 50P gleich oder unterschiedlich sein. Beispielsweise kann der p-Typ-Bereich 50P maskiert oder freigelegt werden, während die dielektrischen Gate-Schichten 100 im n-Typ-Bereich 50N gebildet werden. In Ausführungsformen, bei denen der p-Typ-Bereich 50P freiliegt, können die dielektrischen Gate-Schichten 100 gleichzeitig in den p-Typ-Bereichen 50P ausgebildet werden. Die Herstellungsverfahren für die dielektrischen Gate-Schichten 100 können Molekularstrahlabscheidung (MBD), ALD, CVD, PVD und dergleichen umfassen.
  • In den 18A und 18B wird ein erstes leitfähiges Material 102 konform über die Gate-Dielektrikumsschichten 100 im n-Typ-Bereich 50N abgeschieden. Der p-Typ-Bereich 50P kann maskiert sein, während das erste leitfähige Material 102 im n-Typ-Bereich 50N abgeschieden wird. In einigen Ausführungsformen ist das erste leitfähige Material 102 eine n-Typ-Austrittsarbeitsschicht, die AlCu, TiAIC, TiAlN, TiAl, Al, TaAl, TaAlC, Ti, Al, Mg, Zn, andere geeignete n-Typ-Austrittsarbeitsmaterialien, Kombinationen davon oder Ähnliches umfassen kann. In einigen Ausführungsformen kann das erste leitfähige Material 102 ein Material auf Aluminiumbasis umfassen. Das erste leitfähige Material 102 kann durch ALD, CVD, PVD oder ähnliches abgeschieden werden. Das erste leitfähige Material 102 kann mit einer Dicke von etwa 1 nm bis etwa 4 nm abgeschieden werden.
  • In einigen Ausführungsformen können Zwischenschichten (nicht separat dargestellt) über dem ersten leitfähigen Material 102 gebildet werden, bevor Antireaktionsschichten 104 abgeschieden werden. Die Zwischenschichten können Barriereschichten, Diffusionsschichten, Adhäsionsschichten, Kombinationen oder mehrere Schichten davon oder Ähnliches umfassen. In einigen Ausführungsformen können die Zwischenschichten aus Materialien bestehen, die Chlor (Cl) oder ähnliches enthalten. Die Zwischenschichten können durch ALD, CVD, PVD o. ä. abgeschieden werden.
  • Ferner werden in den 18A und 18B Antireaktionsschichten 104 konform über dem ersten leitfähigen Material 102 im n-Typ-Bereich 50N abgeschieden. Der p-Typ-Bereich 50P kann maskiert werden, während die Antireaktionsschichten 104 im n-Typ-Bereich 50N abgeschieden werden. Die Antireaktionsschichten 104 können das erste leitfähige Material 102 vor Oxidation schützen. Die Antireaktionsschichten 104 können aus Materialien gebildet werden, die sich von den Materialien des ersten leitfähigen Materials 102 unterscheiden. In einigen Ausführungsformen können die Antireaktionsschichten 104 aus dielektrischen Materialien bestehen. In einigen Ausführungsformen können die Antireaktionsschichten 104 Materialien auf Siliziumbasis umfassen. In einigen Ausführungsformen können die Antireaktionsschichten 104 Silizium (Si), Siliziumoxid (SiOx), Siliziumnitrid (SiN), Siliziumoxynitrid (SiON), Siliziumcarbonitrid (SiCN), Siliziumcarbid (SiC), Kombinationen oder mehrere Schichten davon oder ähnliches umfassen. Die Antireaktionsschichten 104 können durch ein Abscheideverfahren wie ALD, CVD, PVD oder ähnliches gebildet werden. Die Antireaktionsschichten 104 können in Dicken von etwa 0,3 nm bis etwa 5 nm abgeschieden werden. Die Dicken der Antireaktionsschichten 104 können zwischen 10% und 50% der Dicke des ersten leitfähigen Materials 102 betragen. Dieses Verhältnis ermöglicht eine Platzersparnis, während es immer noch wirksam ist, um die Oxidation des ersten leitfähigen Materials 102 zu verhindern oder zu reduzieren.
  • In einigen Ausführungsformen können die Antireaktionsschichten 104 in situ nach der Bildung des ersten leitfähigen Materials 102 gebildet werden, ohne die dazwischen gebildete Vorrichtung zu bewegen. So können die Antireaktionsschichten 104 auf dem ersten leitfähigen Material 102 gebildet werden, ohne das Vakuum des Abscheidungswerkzeugs oder -geräts, z. B. einer Bearbeitungskammer, zu unterbrechen. In einigen Ausführungsformen kann die dazwischen gebildete Vorrichtung in eine andere Bearbeitungskammer innerhalb desselben Werkzeugs befördert werden, ohne das Vakuum zu unterbrechen. Da das Vakuum aufrechterhalten wird, kann die Oxidation des ersten leitfähigen Materials 102 vermieden oder erheblich reduziert werden.
  • Das Einbeziehen der Antireaktionsschichten 104 sorgt für eine Erhöhung der Schwellenspannung für die Gate-Elektroden in den n-Typ-Bereichen 50N, wodurch die Schwellenspannungen mit dünneren Dicken des ersten leitfähigen Materials 102 entsprechend abgestimmt werden können. Dies ermöglicht einen größeren Raum, in dem nachfolgend gebildete Metallfüllungen abgeschieden werden können. In einigen Ausführungsformen kann beispielsweise die Kombination aus der Dicke des ersten leitfähigen Materials 102 und der Dicke der Antireaktionsschichten 104 zwischen 50 % und 80 % der Dicke des gleichen Materials eines ersten leitfähigen Materials betragen, das ohne die Antireaktionsschichten 104 die gleiche oder eine ähnliche Schwellenspannung aufweist.
  • In den 19A und 19B wird eine erste Maskenschicht 106 in den zweiten Ausnehmungen 98 über den Antireaktionsschichten 104 gebildet. Die erste Maskenschicht 106 kann durch Spin-on-Coating oder Ähnliches abgeschieden werden. Die erste Maskenschicht 106 kann ein Polymermaterial enthalten, wie z. B. Poly(methyl)acrylat, Poly(maleimid), Novolake, Poly(ether)e, Kombinationen davon oder ähnliches. In einigen Ausführungsformen kann die erste Maskenschicht 106 ein unteres Antireflexionsbeschichtungsmaterial (BARC) sein. Wie in den 19A und 19B dargestellt, kann die erste Maskenschicht 106 Abschnitte der zweiten Ausnehmungen 98 ausfüllen, die sich zwischen vertikal benachbarten der zweiten Nanostrukturen 54 erstrecken und zwischen den zweiten Nanostrukturen 54 und den Finnen 66 verlaufen.
  • Nachdem die erste Maskenschicht 106 abgeschieden wurde, kann die erste Maskenschicht 106 zurückgeätzt werden, so dass die oberen Oberflächen der ersten Maskenschicht 106 unterhalb der oberen Oberflächen der Schutzschicht 97 und oberhalb der oberen Oberflächen der zweiten Nanostrukturen 54 liegen. Die erste Maskenschicht 106 kann durch einen oder mehrere Ätzprozesse geätzt werden, wie z. B. isotrope Ätzprozesse (z. B. Nassätzprozesse), anisotrope Ätzprozesse (z. B. Trockenätzprozesse), Kombinationen davon oder dergleichen. Die erste Maskenschicht 106 kann mit einem Ätzverfahren zurückgeätzt werden, das für das Material der ersten Maskenschicht 106 selektiv ist (z. B. das Material der ersten Maskenschicht 106 schneller ätzt als das Material der Antireaktionsschichten 104). Oberen Oberflächen der ersten Maskenschicht 106 können über den Oberseiten der zweiten Nanostrukturen 54C in einem Abstand D1 im Bereich von etwa 5 nm bis etwa 20 nm angeordnet sein. Oberen Oberflächen der ersten Abstandshalter 81, der zweiten Abstandshalter 83 und der Schutzschicht 97 können über den Oberseiten der zweiten Nanostrukturen 54C in einem Abstand D2 angeordnet sein, der von etwa 25 nm bis etwa 120 nm reicht. Das Verhältnis zwischen dem Abstand D1 und dem Abstand D2 kann zwischen etwa 5 und etwa 24 liegen.
  • In den 20A und 20B werden die Antireaktionsschichten 104 und das erste leitfähige Material 102 geätzt. Die Antireaktionsschichten 104 und das erste leitfähige Material 102 können durch einen oder mehrere Ätzprozesse geätzt werden, wie z. B. isotrope Ätzprozesse (z. B. Nassätzprozesse), anisotrope Ätzprozesse (z. B. Trockenätzprozesse), Kombinationen davon oder ähnliches. In einigen Ausführungsformen können die Antireaktionsschichten 104 durch einen ersten Ätzprozess unter Verwendung der ersten Maskenschicht 106 als Maske geätzt werden. Der erste Ätzprozess kann obere Bereiche und Seitenwandbereiche des ersten leitfähigen Materials 102 freilegen. Das erste leitfähige Material 102 kann dann durch einen zweiten Ätzprozess unter Verwendung der Antireaktionsschichten 104 und der ersten Maskenschicht 106 als Maske geätzt werden. In einigen Ausführungsformen können der erste Ätzprozess und der zweite Ätzprozess isotrope Nassätzprozesse sein. In einigen Ausführungsformen können die Antireaktionsschichten 104 und das erste leitfähige Material 102 gleichzeitig geätzt werden. Wie in 20B dargestellt, können die Antireaktionsschichten 104 und das erste leitfähige Material 102 so geätzt werden, dass oberen Oberflächen der Antireaktionsschichten 104 und des ersten leitfähigen Materials 102 mit den Oberseiten der ersten Maskenschicht 106 und miteinander auf einer Höhe sind. In einigen Ausführungsformen können die oberen Oberflächen der Antireaktionsschichten 104 und des ersten leitfähigen Materials 102 auf unterschiedlichen Ebenen angeordnet sein.
  • Die 20C und 20D zeigen eine Ausführungsform, bei der das erste leitfähige Material 102 und die Antireaktionsschichten 104 zurückgeätzt werden, um ebene Bereiche neben den ersten Abstandshaltern 81 und den zweiten Abstandshaltern 83 zu bilden. In einigen Ausführungsformen kann das erste leitfähige Material 102 vor dem Abscheiden der Antireaktionsschichten 104 zurückgeätzt werden, die Antireaktionsschichten 104 können abgeschieden werden, und die erste Maskenschicht 106 kann gebildet und zum Ätzen der Antireaktionsschichten 104 verwendet werden. Wie in 20C dargestellt, können oberen Oberflächen der Antireaktionsschichten 104 mit den Oberseiten der ersten Maskenschicht 106 auf einer Höhe sein. Wie in dargestellt, können oberen Oberflächen des ersten leitfähigen Materials 102 und der Antireaktionsschichten 104 flach sein und sich zwischen gegenüberliegenden Seitenflächen der Gate-Dielektrikumsschichten 100 erstrecken. Oberen Oberflächen der Antireaktionsschichten 104 können oberhalb der Oberseiten des ersten leitfähigen Materials 102 angeordnet sein.
  • In den 21A und 21B wird die erste Maskenschicht 106 entfernt und ein zweites leitfähiges Material 108 über den Antireaktionsschichten 104, dem ersten leitfähigen Material 102 und den Gate-Dielektrikumsschichten 100 im n-Typ-Bereich 50N gebildet. In den 21C und 21D wird das zweite leitfähige Material 108 über den Gate-Dielektrikumsschichten 100 im p-Typ-Bereich 50P ausgebildet. In den 21A und 21B ist der n-Typ-Bereich 50N und in den 21C und 21D ist der p-Typ-Bereich 50P dargestellt. Die erste Maskenschicht 106 kann durch Plasmaveraschung, einen Ätzprozess, wie z. B. einen isotropen oder anisotropen Ätzprozess, oder dergleichen entfernt werden.
  • Das zweite leitfähige Material 108 kann die zweiten Ausnehmungen 98 ausfüllen und sich über die dielektrischen Gate-Schichten 100 auf der Schutzschicht 97 erstrecken. Das zweite leitfähige Material 108 kann konform durch einen Prozess wie ALD, CVD, PVD oder ähnliches abgeschieden werden. In einigen Ausführungsformen ist das zweite leitfähige Material 108 eine p-Typ-Austrittsarbeitsschicht, die W, Cu, TiN, Ti, Pt, Ta, TaN, Co, Ni, TaC, TaCN, TaSiN, TaSi2, NiSi2, Mn, Zr, ZrSi2, TaN, Ru, Mo, MoSi2, WN, WCN, andere Metalloxide, Metallnitride, Metallsilikate, Übergangsmetalloxide, Übergangsmetallnitride, Übergangsmetallsilikate, Oxynitride von Metallen, Metallaluminate, Zirkoniumsilikat, Zirkoniumaluminat, andere geeignete n-Typ-Austrittsarbeitsmaterialien, Kombinationen davon oder dergleichen. Nach dem Füllen der zweiten Ausnehmungen 98 kann ein Planarisierungsprozess, wie z. B. ein CMP, durchgeführt werden, um die überschüssigen Teile des zweiten leitfähigen Materials 108 zu entfernen, die sich über der oberen Oberfläche der Schutzschicht 97, den ersten Abstandshaltern 81 und den zweiten Abstandshaltern 83 befinden. Die Unterseiten des zweiten leitfähigen Materials 108 im p-Typ-Bereich 50P können auf gleicher Höhe mit den Unterseiten des ersten leitfähigen Materials 102 im n-Typ-Bereich 50N und unter den Unterseiten des zweiten leitfähigen Materials 108 im n-Typ-Bereich 50N liegen.
  • Wie in den 21A und 21B dargestellt, kann das zweite leitfähige Material 108 auf oberen Oberflächen des ersten leitfähigen Materials 102 und der Antireaktionsschichten 104 abgeschieden werden. Das zweite leitfähige Material 108 kann die Antireaktionsschichten 104 bedecken. Anschließend kann ein leitfähiges Kappenmaterial selektiv über dem zweiten leitfähigen Material 108 abgeschieden werden. Da die Antireaktionsschichten 104 aus einem dielektrischen Material bestehen, können die Antireaktionsschichten 104 die selektive Abscheidung des leitfähigen Kappenmaterials behindern. Die Bildung des zweiten leitfähigen Materials 108 über den Antireaktionsschichten 104 unterstützt die anschließende Abscheidung des leitfähigen Kappenmaterials, das zur Verringerung des Gate-Widerstands verwendet wird, und stellt gleichzeitig die Antireaktionsschichten 104 bereit, die die Schwellenspannung erhöhen. Dies verbessert die Vorrichtungsleistung.
  • In einigen Ausführungsformen kann eine Klebeschicht (nicht separat dargestellt) über den Antireaktionsschichten 104, dem ersten leitfähigen Material 102 und den Gate-Dielektrikumsschichten 100 im n-Typ-Bereich 50N und über den Gate-Dielektrikumsschichten 100 im p-Typ-Bereich 50P vor der Bildung des zweiten leitfähigen Materials 108 abgeschieden werden, um die Haftung zwischen dem zweiten leitfähigen Material 108 und den darunterliegenden Strukturen zu verbessern. Die Klebeschicht kann außerdem eine Diffusion zwischen dem zweiten leitfähigen Material 108 und den darunterliegenden Strukturen verhindern. Die Klebeschicht kann jedes akzeptable Material enthalten, um die Haftung zu fördern und Diffusion zu verhindern. Beispielsweise kann die Klebeschicht aus einem Metall oder Metallnitrid wie Titannitrid, Titanaluminid, Titanaluminiumnitrid, siliziumdotiertem Titannitrid, Tantalnitrid oder ähnlichem gebildet werden, das durch ALD, CVD, PVD oder ähnlichem abgeschieden werden kann.
  • In den 22A bis 22E werden die ersten Abstandshalter 81, die zweiten Abstandshalter 83, die Gate-Dielektrikumsschichten 100 und das zweite leitfähige Material 108 zurückgeätzt, um dritte Ausnehmungen 110 zu bilden. Die 22A, 22B und 22E zeigen den n-Typ-Bereich 50N gemäß verschiedenen Ausführungsformen und die 22C und 22D zeigen den p-Typ-Bereich 50P. Die ersten Abstandshalter 81, die zweiten Abstandshalter 83, die dielektrischen Gate-Schichten 100 und das zweite leitfähige Material 108 können mit geeigneten Ätzverfahren geätzt werden, wie z. B. isotropen Ätzverfahren (z. B. Nassätzverfahren), anisotropen Ätzverfahren (z. B. Trockenätzverfahren) oder ähnlichem. In einigen Ausführungsformen können die ersten Abstandshalter 81, die zweiten Abstandshalter 83, die dielektrischen Gate-Schichten 100 und das zweite leitfähige Material 108 durch mehrere selektive Ätzprozesse geätzt werden, um die Höhen jedes der ersten Abstandshalter 81, der zweiten Abstandshalter 83, der dielektrischen Gate-Schichten 100 und des zweiten leitfähigen Materials 108 zu steuern. In den in den 22A bis 22E dargestellten Ausführungsformen können oberen Oberflächen des zweiten leitfähigen Materials 108 im n-Typ-Bereich 50N auf gleicher Höhe mit den Oberseiten des zweiten leitfähigen Materials 108 im p-Typ-Bereich 50P sein. Die Höhe des zweiten leitfähigen Materials 108 im p-Typ-Bereich 50P kann gleich der kombinierten Höhe des ersten leitfähigen Materials 102, der Antireaktionsschichten 104 und des zweiten leitfähigen Materials 108 im n-Typ-Bereich 50N sein.
  • Wie in den 22A bis 22D dargestellt, können die ersten Abstandshalter 81, die zweiten Abstandshalter 83, die Gate-Dielektrikumsschichten 100 und das zweite leitfähige Material 108 so geätzt werden, dass oberen Oberflächen der ersten Abstandshalter 81 und der zweiten Abstandshalter 83 auf gleicher Höhe liegen und über den Oberseiten der Gate-Dielektrikumsschichten 100 und des zweiten leitfähigen Materials 108, die auf gleicher Höhe liegen, angeordnet sind. Das zweite leitfähige Material 108 kann in der in 22B dargestellten Querschnittsansicht T-förmig sein. Wie in 22E dargestellt, können die ersten Abstandshalter 81, die zweiten Abstandshalter 83, die Gate-Dielektrikumsschichten 100 und das zweite leitfähige Material 108 so geätzt werden, dass oberen Oberflächen der ersten Abstandshalter 81, der zweiten Abstandshalter 83 und der Gate-Dielektrikumsschichten 100 in einer Ebene miteinander und über den Oberseiten des zweiten leitfähigen Materials 108 angeordnet sind. Oberen Oberflächen der ersten Abstandshalter 81, der zweiten Abstandshalter 83 und/oder der Gate-Dielektrikumsschichten 100 können über den Oberseiten des zweiten leitfähigen Materials 108 und/oder der Gate-Dielektrikumsschichten 100 mit einer Höhe H1 im Bereich von etwa 0 nm bis etwa 10 nm angeordnet sein. Die Höhe H1 kann verwendet werden, um die Dicke eines nachfolgend gebildeten leitfähigen Kappenmaterials zu steuern, das zur Verringerung des Gate-Widerstands und zur Verbesserung der Vorrichtungsleistung verwendet werden kann.
  • In den 23A bis 23H wird ein leitfähiges Kappenmaterial 112 in den dritten Ausnehmungen 110 über dem zweiten leitfähigen Material 108 ausgebildet. Die 23A, 23B und 23E bis 23H zeigen den n-Typ-Bereich 50N gemäß verschiedenen Ausführungsformen und die 23C und 23D zeigen den p-Typ-Bereich 50P. Das leitfähige Kappenmaterial 112 kann durch einen selektiven Abscheidungsprozess gebildet werden. Beispielsweise kann das leitfähige Kappenmaterial 112 selektiv auf dem zweiten leitfähigen Material 108 unter Verwendung eines Verfahrens wie ALD oder ähnlichem abgeschieden werden. In einigen Ausführungsformen kann sich das zweite leitfähige Material 108 auch über die oberen Oberflächen der dielektrischen Gate-Schichten 100 erstrecken. In einigen Ausführungsformen kann das leitfähige Kappenmaterial 112 ein leitfähiges Material, wie Wolfram (W), Kobalt (Co), Ruthenium (Ru) oder ähnliches, umfassen.
  • Wie in den 23A und 23B dargestellt, kann das leitfähige Kappenmaterial 112 über dem zweiten leitfähigen Material 108 abgeschieden werden, wobei das zweite leitfähige Material 108 das leitfähige Kappenmaterial 112 von den Antireaktionsschichten 104 trennt. Da die Antireaktionsschichten 104 aus einem dielektrischen Material gebildet sind, können die Antireaktionsschichten 104 die selektive Abscheidung des leitfähigen Kappenmaterials 112 behindern. Daher wird das zweite leitfähige Material 108 über den Antireaktionsschichten 104 abgeschieden, um die Antireaktionsschichten 104 zu bedecken. Dadurch wird die Abscheidung des leitfähigen Kappenmaterials 112 unterstützt, was die durch die Abscheidung des leitfähigen Kappenmaterials 112 verursachten Gerätedefekte verringert und die Kosten reduziert.
  • In Ausführungsformen, in denen das leitfähige Kappenmaterial 112 Wolfram umfasst, kann das leitfähige Kappenmaterial 112 unter Verwendung eines Wolframchlorid (WCl5)-Vorläufers, eines Wasserstoff (H2)-Reduktionsgases und eines Argon (Ar)-Trägergases bei einer Temperatur im Bereich von etwa 300 °C bis etwa 500 °C und einem Prozessdruck im Bereich von etwa 1333 Pa (10 Torr) bis etwa 6666 Pa (50 Torr) abgeschieden werden. Der Wolframchlorid-Vorläufer kann bei einer Temperatur im Bereich von ca. 100 °C bis ca. 150 °C zugeführt werden. Das leitfähige Kappenmaterial 112 kann bis zu einer Dicke T1 im Bereich von etwa 2 nm bis etwa 5 nm abgeschieden werden. In einigen Ausführungsformen kann das leitfähige Kappenmaterial 112 ferner Chlor mit einer Atomkonzentration im Bereich von etwa 0,5 % bis etwa 5 % enthalten. Die Gate-Dielektrikumsschichten 100, das erste leitfähige Material 102, die Antireaktionsschichten 104, das zweite leitfähige Material 108 und das leitfähige Kappenmaterial 112 im n-Typ-Bereich 50N und die Gate-Dielektrikumsschichten 100, das zweite leitfähige Material 108 und das leitfähige Kappenmaterial 112 im p-Typ-Bereich 50P können gemeinsam als „Gate-Strukturen“ bezeichnet werden. Das erste leitfähige Material 102, die Antireaktionsschichten 104, das zweite leitfähige Material 108 und das leitfähige Kappenmaterial 112 in dem n-Typ-Bereich 50N und das zweite leitfähige Material 108 und das leitfähige Kappenmaterial 112 in dem p-Typ-Bereich 50P können gemeinsam als „Gate-Elektroden“ bezeichnet werden. Das Einbeziehen des leitfähigen Kappenmaterials 112 mit der vorgeschriebenen Dicke kann den Widerstand der Gate-Strukturen reduzieren, was die Leistung der Vorrichtung verbessert.
  • Wie in den 23A bis 23D dargestellt, kann sich das leitfähige Kappenmaterial 112 entlang der Oberseiten der Gate-Dielektrikumsschichten 100 und des zweiten leitfähigen Materials 108 zwischen gegenüberliegenden Seitenflächen der zweiten Abstandshalter 83 erstrecken. Oberen Oberflächen des leitfähigen Kappenmaterials im n-Typ-Bereich 50N und im p-Typ-Bereich 50P können miteinander und mit den Oberseiten der ersten Abstandshalter 81 und der zweiten Abstandshalter 83 auf gleicher Höhe liegen. In der in 23E dargestellten Ausführungsform liegen oberen Oberflächen der Gate-Dielektrikumsschichten 100 auf einer Ebene mit den Oberseiten der zweiten Abstandshalter 83 und der ersten Abstandshalter 81 und über den Oberseiten des zweiten leitfähigen Materials 108. Das leitfähige Kappenmaterial 112 erstreckt sich entlang der Oberseiten des zweiten leitfähigen Materials 108 zwischen den gegenüberliegenden Seitenflächen der Gate-Dielektrikumsschichten 100. In der in 23F dargestellten Ausführungsform sind oberen Oberflächen des zweiten leitfähigen Materials 108 und der dielektrischen Gate-Schichten 100 auf gleicher Höhe mit den Oberseiten der zweiten Abstandshalter 83 und der ersten Abstandshalter 81. Das leitfähige Kappenmaterial 112 kann sich entlang der Oberseiten des zweiten leitfähigen Materials 108 und der Gate-Dielektrikumsschichten 100 erstrecken, und oberen Oberflächen der zweiten Abstandshalter 83 und der ersten Abstandshalter 81 können frei von dem leitfähigen Kappenmaterial 112 sein. In einigen Ausführungsformen kann sich das leitfähige Kappenmaterial 112 auch entlang der Oberseiten der zweiten Abstandshalter 83 und der ersten Abstandshalter 81 zwischen gegenüberliegenden Seitenflächen der CESL 94 erstrecken.
  • In der in 23G dargestellten Ausführungsform sind die Antireaktionsschichten 104 weggelassen. Die Antireaktionsschichten 104 können in Ausführungsformen weggelassen werden, in denen das erste leitfähige Material 102 eine ausreichende Dicke aufweist, das erste leitfähige Material 102 aus einem Material mit einem relativ niedrigen Oxidationspotential gebildet ist oder die Schwellenspannung ohne die Antireaktionsschichten 104 anderweitig ausreichend groß ist. 23H veranschaulicht die Ausführungsform der 20C und 20D, wobei die Antireaktionsschichten 104 und das erste leitfähige Material 102 gerade Linien sind, die sich zwischen gegenüberliegenden Seitenflächen der zweiten Abstandshalter 83 erstrecken. Wie in 23H dargestellt, können das erste leitfähige Material 102, die Antireaktionsschichten 104 und das zweite leitfähige Material 108 die gleiche Breite haben. In den Ausführungsformen der 23G und 23H kann sich das leitfähige Kappenmaterial 112 entlang der oberen Oberflächen der Gate-Dielektrikumsschichten 100 und des zweiten leitfähigen Materials 108 zwischen gegenüberliegenden Seitenflächen der zweiten Abstandshalter 83 erstrecken.
  • In den 24A und 24B wird eine zweite ILD 114 über der Schutzschicht 97, den ersten Abstandshaltern 81, den zweiten Abstandshaltern 83, der CESL 94 und dem leitfähigen Kappenmaterial 112, das die dritten Ausnehmungen 110 füllt, abgeschieden. In den 24A und 24B ist der n-Typ-Bereich 50N dargestellt; die zweite ILD 114 kann jedoch auch über dem p-Typ-Bereich 50P ausgebildet sein. In einigen Ausführungsformen ist die zweite ILD 114 ein fließfähiger Film, der durch FCVD gebildet wird. In einigen Ausführungsformen wird die zweite ILD 114 aus einem dielektrischen Material wie PSG, BSG, BPSG, USG oder ähnlichem gebildet und kann durch jedes geeignete Verfahren wie CVD, PECVD oder ähnlichem abgeschieden werden. Nachdem die zweite ILD 114 abgeschieden wurde, wird die zweite ILD 114 planarisiert und die Schutzschicht 97 entfernt. Die zweite ILD 114 kann durch ein Verfahren wie z. B. CMP planarisiert werden. Abschnitte der zweiten ILD 114, die sich oberhalb der ersten ILD 96 und der CESL 94 befinden, können entfernt werden, und nach der Planarisierung können oberen Oberflächen der ersten ILD 96 und der CESL 94 mit den Oberseiten der zweiten ILD 114 eine Ebene bilden. Durch den Planarisierungsprozess kann außerdem die Schutzschicht 97 entfernt werden.
  • In den 25A und 25B werden die zweite ILD 114, die erste ILD 96 und die CESL 94 geätzt, um vierte Ausnehmungen 116 zu bilden, die Oberflächen der epitaxialen Source-/Drain-Bereiche 92 und/oder des leitfähigen Kappenmaterials 112 freilegen. In den 25A und 25B ist der n-Typ-Bereich 50N dargestellt; die vierten Aussparungen 116 können jedoch auch im p-Typ-Bereich 50P gebildet werden. Die vierten Aussparungen 116 können durch Ätzen mit einem anisotropen Ätzverfahren, wie RIE, NBE oder ähnlichem, gebildet werden. In einigen Ausführungsformen können die vierten Aussparungen 116 durch die zweite ILD 114 und die erste ILD 96 unter Verwendung eines ersten Ätzprozesses geätzt werden und können dann durch die CESL 94 unter Verwendung eines zweiten Ätzprozesses geätzt werden. Eine Maske, wie z. B. ein Fotoresist, kann über der ersten ILD 96, der CESL 94 und der zweiten ILD 114 gebildet und strukturiert werden, um Abschnitte der ersten ILD 96, der CESL 94 und der zweiten ILD 114 vor dem ersten Ätzprozess und dem zweiten Ätzprozess zu maskieren. In einigen Ausführungsformen kann der Ätzprozess überätzen, und daher erstrecken sich die vierten Ausnehmungen 116 in die epitaxialen Source/Drain-Bereiche 92 und/oder das leitfähige Kappenmaterial 112, und ein Boden der vierten Ausnehmungen 116 kann auf gleicher Höhe (z.B. auf gleicher Höhe oder mit gleichem Abstand zum Substrat 50) oder niedriger als (z.B. näher am Substrat 50) die epitaxialen Source/Drain-Bereiche 92 und/oder das leitfähige Kappenmaterial 112 liegen. Obwohl in 25B die vierten Ausnehmungen 116 so dargestellt sind, dass die epitaxialen Source-/Drain-Bereiche 92 und die Gate-Strukturen in einem gleichen Querschnitt freigelegt sind, können in einigen Ausführungsformen die epitaxialen Source-/Drain-Bereiche 92 und die Gate-Strukturen in unterschiedlichen Querschnitten freigelegt werden, wodurch das Risiko eines Kurzschlusses der später gebildeten Kontakte verringert wird. Nachdem die vierten Ausnehmungen 116 ausgebildet sind, werden Silizidbereiche 118 über den epitaxialen Source-/Drain-Bereichen 92 ausgebildet. In einigen Ausführungsformen werden die Silizidbereiche 118 gebildet, indem zunächst ein Metall (nicht separat dargestellt) abgeschieden wird, das in der Lage ist, mit den Halbleitermaterialien der darunter liegenden epitaxialen Source/Drain-Bereiche 92 zu reagieren (z. B. Silizium, Siliziumgermanium, Germanium oder dergleichen) reagieren kann, um Silizid- oder Germanidbereiche zu bilden, wie z.B. Nickel, Kobalt, Titan, Tantal, Platin, Wolfram, andere Edelmetalle, andere Refraktärmetalle, Seltenerdmetalle oder deren Legierungen, über den freiliegenden Abschnitten der epitaxialen Source-/Drainbereiche 92 abgeschieden und dann ein thermisches Ausglühverfahren durchgeführt wird, um die Silizidbereiche 118 zu bilden. Die nicht reagierten Teile des abgeschiedenen Metalls werden dann entfernt, z. B. durch einen Ätzprozess. Obwohl die Silizidbereiche 118 als Silizidbereiche bezeichnet werden, können die Silizidbereiche 118 auch Germanidbereiche oder Siliziumgermanidbereiche sein (z. B. Bereiche, die Silizid und Germanid enthalten). In einer Ausführungsform umfassen die Silizidbereiche 118 TiSi und haben Dicken im Bereich von etwa 2 nm bis etwa 10 nm.
  • In den 26A und 26B sind die Source-/Drain-Kontakte 120 und die Gate-Kontakte 122 in den vierten Ausnehmungen 116 ausgebildet. In den 26A und 26B ist der n-Typ-Bereich 50N dargestellt; die Source-/Drain-Kontakte 120 und die Gate-Kontakte 122 können jedoch auch im p-Typ-Bereich 50P ausgebildet sein. Die Source-/Drain-Kontakte 120 und die Gate-Kontakte 122 können jeweils eine oder mehrere Schichten umfassen, wie z. B. Sperrschichten, Diffusionsschichten und Füllmaterialien. In einigen Ausführungsformen umfassen die Source-/Drain-Kontakte 120 und die Gate-Kontakte 122 beispielsweise jeweils eine Sperrschicht und ein leitfähiges Material über der Sperrschicht. Die Source-/Drain-Kontakte 120 und die Gate-Kontakte 122 sind jeweils elektrisch mit darunterliegenden leitfähigen Merkmalen (z. B. dem leitfähigen Kappenmaterial 112 und/oder den Silizidbereichen 118) gekoppelt. Die Gate-Kontakte 122 sind elektrisch mit dem leitfähigen Kappenmaterial 112 der Gate-Strukturen gekoppelt, und die Source/Drain-Kontakte 120 sind elektrisch mit den Silizidbereichen 118 über den epitaxialen Source/Drain-Bereichen 92 gekoppelt. Die Sperrschicht kann Titan, Titannitrid, Tantal, Tantalnitrid oder Ähnliches enthalten. Das leitfähige Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Kobalt, Aluminium, Nickel oder ähnliches sein. Ein Planarisierungsprozess, wie z. B. ein CMP, kann durchgeführt werden, um überschüssiges Material von den Oberflächen der CESL 94, der ersten ILD 96 und der zweiten ILD 114 zu entfernen, so dass die oberen Oberflächen der Source/Drain-Kontakte 120 und der Gate-Kontakte 122 mit den oberen Oberflächen der CESL 94, der ersten ILD 96 und der zweiten ILD 114 auf einer Höhe sind.
  • Ausführungsformen können Vorteile erzielen. Beispielsweise kann die Antireaktionsschicht 104 über dem ersten leitfähigen Material 102 enthalten sein, um eine Oxidation des ersten leitfähigen Materials 102 zu verhindern und die Schwellenspannung von Vorrichtungen, die die Antireaktionsschicht 104 enthalten, zu erhöhen. Das zweite leitfähige Material 108 kann dann Oberflächen der Antireaktionsschicht 104 bedecken und ein Material bereitstellen, auf das das leitfähige Kappenmaterial 112 selektiv abgeschieden werden kann. Das leitfähige Kappenmaterial 112 kann dann zur Reduzierung des Gate-Widerstands verwendet werden. Die erhöhte Schwellenspannung und der verringerte Gatewiderstand können die Leistung von Halbleitervorrichtungen verbessern, die dieselbe Antireaktionsschicht 104 und/oder das leitfähige Kappenmaterial 112 enthalten.
  • Gemäß einer Ausführungsform enthält eine Halbleitervorrichtung eine Gate-Struktur über einem Halbleitersubstrat, wobei die Gate-Struktur eine dielektrische Schicht mit hohem k-Wert, eine n-Austrittsarbeitsschicht über der dielektrischen Schicht mit hohem k-Wert, eine Antireaktionsschicht über der n-Austrittsarbeitsschicht, wobei die Antireaktionsschicht ein dielektrisches Material enthält, eine p-Austrittsarbeitsschicht über der Antireaktionsschicht, wobei die p-Austrittsarbeitsschicht die oberen Oberflächen der Antireaktionsschicht bedeckt, und eine leitfähige Kappenschicht über der p-Austrittsarbeitsschicht enthält. In einer Ausführungsform ist die p-Typ-Austrittsarbeitsschicht in einer Querschnittsansicht T-förmig. In einer Ausführungsform enthält die Antireaktionsschicht Silizium. In einer Ausführungsform enthält die leitfähige Kappenschicht Wolfram. In einer Ausführungsform sind die oberen Oberflächen der dielektrischen high-k-Schicht auf gleicher Höhe mit der oberen Oberfläche der p-Typ-Austrittsarbeitsschicht. In einer Ausführungsform enthält das Halbleitervorrichtung ferner Gate-Abstandshalter, die an die Gate-Struktur angrenzen, wobei sich die leitfähige Kappenschicht zwischen gegenüberliegenden Seitenflächen der Gate-Abstandshalter erstreckt und die oberen Oberflächen der Gate-Abstandshalter mit einer oberen Oberfläche der leitfähigen Kappenschicht auf gleicher Höhe liegen. In einer Ausführungsform enthält das Halbleitervorrichtung ferner Gate-Abstandshalter angrenzend an die Gate-Struktur, wobei eine obere Oberfläche der p-Typ-Austrittsarbeitsschicht auf gleicher Höhe mit den oberen Oberflächen der dielektrischen high-k-Schicht und den oberen Oberflächen der Gate-Abstandshalter liegt.
  • Gemäß einer anderen Ausführungsform enthält eine Halbleitervorrichtung einen ersten Kanalbereich in einem n-Typ-Bereich; einen zweiten Kanalbereich in einem p-Typ-Bereich; einen ersten Gate-Stapel über dem ersten Kanalbereich, wobei der erste Gate-Stapel eine erste dielektrische Gate-Schicht über dem ersten Kanalbereich aufweist; eine n-Typ-Metallschicht über und in Kontakt mit der ersten dielektrischen Gate-Schicht, wobei die n-Typ-Metallschicht Aluminium enthält; eine dielektrische Schicht über der n-Typ-Metallschicht; eine erste p-Typ-Metallschicht über der n-Typ-Metallschicht und der dielektrischen Schicht; und eine erste Metallkappenschicht über der ersten p-Typ-Metallschicht; und einen zweiten Gate-Stapel über dem zweiten Kanalbereich, wobei der zweite Gate-Stapel eine zweite dielektrische Gate-Schicht über dem zweiten Kanalbereich; eine zweite p-Typ-Metallschicht über und in Kontakt mit der zweiten dielektrischen Gate-Schicht; und eine zweite Metallkappenschicht über der zweiten p-Typ-Metallschicht aufweist. In einer Ausführungsform ist eine kombinierte Höhe der n-Typ-Metallschicht, der dielektrischen Schicht und der ersten p-Typ-Metallschicht gleich einer Höhe der zweiten p-Typ-Metallschicht. In einer Ausführungsform sind die dielektrische Schicht und die erste p-Metallschicht in Kontakt mit der ersten dielektrischen Gate-Schicht. In einer Ausführungsform weist die dielektrische Schicht Silizium auf. In einer Ausführungsform enthalten die erste Metallkappenschicht und die zweite Metallkappenschicht Chlor. In einer Ausführungsform ist eine obere Oberfläche der ersten p-Typ-Metallschicht auf gleicher Höhe mit einer oberen Oberfläche der zweiten p-Typ-Metallschicht, und eine untere Oberfläche der zweiten p-Typ-Metallschicht liegt unter einer unteren Oberfläche der ersten p-Typ-Metallschicht. In einer Ausführungsform weist die Halbleitervorrichtung ferner einen ersten Gate-Abstandshalter auf, der sich entlang einer Seitenwand des ersten Gate-Stapels erstreckt; und einen zweiten Gate-Abstandshalter, der sich entlang einer Seitenwand des zweiten Gate-Stapels erstreckt, wobei eine obere Oberfläche des zweiten Gate-Abstandshalters mit einer oberen Oberfläche der zweiten Metallkappenschicht, einer oberen Oberfläche des ersten Gate-Abstandshalters und einer oberen Oberfläche der ersten Metallkappenschicht auf einer Höhe ist.
  • Gemäß einer weiteren Ausführungsform umfasst ein Verfahren das Bilden eines Gate-Stapels über einem Halbleitersubstrat, wobei das Bilden des Gate-Stapels das Abscheiden einer n-Typ-Austrittsarbeitsschicht über dem Halbleitersubstrat; das Abscheiden einer dielektrischen Schicht über der n-Typ-Austrittsarbeitsschicht; das Bilden einer ersten Maskenschicht über der dielektrischen Schicht; das Rückätzen der n-Typ-Austrittsarbeitsschicht und der dielektrischen Schicht; das Abscheiden einer p-Typ-Austrittsarbeitsschicht über der n-Typ-Austrittsarbeitsschicht und der dielektrischen Schicht; und das selektive Abscheiden einer Metallkappenschicht über der p-Typ-Austrittsarbeitsschicht umfasst. In einer Ausführungsform wird die Metallkappenschicht durch Atomlagenabscheidung unter Verwendung von Wolframchlorid als Vorläufer abgeschieden. In einer Ausführungsform werden die n-Typ-Austrittsarbeitsschicht und die dielektrische Schicht unter Verwendung der ersten Maskenschicht als Maske zurückgeätzt, und die erste Maskenschicht wird vor dem Aufbringen der p-Typ-Austrittsarbeitsschicht entfernt. In einer Ausführungsform umfasst das Verfahren ferner das Rückätzen der dielektrischen Schicht, um die n-Typ-Austrittsarbeitsschicht freizulegen, wobei die p-Typ-Austrittsarbeitsschicht in Kontakt mit der n-Typ-Austrittsarbeitsschicht und der dielektrischen Schicht abgeschieden wird. In einer Ausführungsform umfasst das Verfahren ferner das Bilden eines Gate-Abstandshalters neben einem Opfer-Gate-Stapel; das Entfernen des Opfer-Gate-Stapels, um eine erste Öffnung zu bilden, wobei der Gate-Stapel in der ersten Öffnung gebildet wird; das Planarisieren des Gate-Abstandshalters und der p-Typ-Austrittsarbeitsschicht; und das Rückätzen der p-Typ-Austrittsarbeitsschicht nach dem Planarisieren des Gate-Abstandshalters und der p-Typ-Austrittsarbeitsschicht. In einer Ausführungsform umfasst das Verfahren ferner das Rückätzen des Gate-Abstandshalters, wobei die Metallkappenschicht zwischen gegenüberliegenden Seitenflächen des Gate-Abstandshalters abgeschieden wird.

Claims (20)

  1. Halbleitervorrichtung, die Folgendes umfasst: eine Gate-Struktur über einem Halbleitersubstrat (50), wobei die Gate-Struktur Folgendes umfasst: eine dielektrische high-k-Schicht (100); eine n-Typ-Austrittsarbeitsschicht (102) über der dielektrischen high-k-Schicht (100); und eine siliziumhaltige Antireaktionsschicht (104) über der n-Typ-Austrittsarbeitsschicht (102), wobei die Antireaktionsschicht (104) ein dielektrisches Material aufweist; eine p-Typ-Austrittsarbeitsschicht (108) über der Antireaktionsschicht (104), wobei die p-Typ-Austrittsarbeitsschicht (108) die oberen Oberflächen der Antireaktionsschicht (104) bedeckt; und eine leitfähige Kappenschicht (112) über der p-Typ-Austrittsarbeitsschicht (108).
  2. Halbleitervorrichtung nach Anspruch 1, wobei die p-Typ-Austrittsarbeitsschicht (108) in einer Querschnittsansicht T-förmig ist.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei die Dicke der Antireaktionsschicht (104) zwischen 10% und 50% der Dicke n-Typ-Austrittsarbeitsschicht (102) beträgt.
  4. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei die leitfähige Kappenschicht (112) Wolfram aufweist.
  5. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei obere Oberflächen der dielektrischen high-k-Schicht (100) auf gleicher Höhe mit einer oberen Oberfläche der p-Typ-Austrittsarbeitsschicht (108) liegen.
  6. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, die ferner Gate-Abstandshalter (81) neben der Gate-Struktur umfasst, wobei sich die leitfähige Kappenschicht (112) zwischen gegenüberliegenden Seitenflächen der Gate-Abstandshalter (81) erstreckt und wobei die oberen Oberflächen der Gate-Abstandshalter (81) auf gleicher Höhe mit einer oberen Oberfläche der leitfähigen Kappenschicht (112) sind.
  7. Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, das ferner Gate-Abstandshalter (81) angrenzend an die Gate-Struktur umfasst, wobei eine obere Oberfläche der p-Typ-Austrittsarbeitsschicht (108) auf gleicher Höhe mit den oberen Oberflächen der dielektrischen high-k-Schicht (100) und den oberen Oberflächen der Gate-Abstandshalter (81) liegt.
  8. Halbleitervorrichtung, die Folgendes umfasst: einen ersten Kanalbereich (54) in einem n-Typ-Bereich, einen zweiten Kanalbereich (54) in einem p-Typ-Bereich, einen ersten Gate-Stapel über dem ersten Kanalbereich (54), wobei der erste Gate-Stapel Folgendes umfasst: eine erste dielektrische Gate-Schicht (100) über dem ersten Kanalbereich (54); eine n-Typ-Metallschicht (102) über der ersten dielektrischen Gate-Schicht (100) die damit in Kontakt steht, wobei die n-Typ-Metallschicht (102) Aluminium aufweist; eine siliziumhaltige dielektrische Schicht (104) über der n-Typ-Metallschicht (102) eine erste p-Typ-Metallschicht (108) über der n-Typ-Metallschicht (102) und der dielektrischen Schicht (104); und eine erste Metallkappenschicht (112) über der ersten p-Metallschicht (108); und einen zweiten Gate-Stapel über dem zweiten Kanalbereich (54), wobei der zweite Gate-Stapel Folgendes umfasst: eine zweite dielektrische Gate-Schicht (100) über dem zweiten Kanalbereich (54); eine zweite p-Metallschicht (108) über der zweiten dielektrischen Gate-Schicht (100) die damit in Kontakt steht; und eine zweite Metallkappenschich (112) über der zweiten p-Metallschicht (108).
  9. Halbleitervorrichtung nach Anspruch 8, wobei eine kombinierte Höhe der n-TypMetallschicht (102) der dielektrischen Schicht (104) und der ersten p-Typ-Metallschicht (108) gleich einer Höhe der zweiten p-Typ-Metallschicht (108) ist.
  10. Halbleitervorrichtung nach Anspruch 8 oder 9, wobei die dielektrische Schicht (104) und die erste p-Typ-Metallschicht (108) in Kontakt mit der ersten dielektrischen Gate-Schicht (100) sind.
  11. Halbleitervorrichtung nach einem der Ansprüche 8 bis 10, wobei die Dicke der dielektrische Schicht (104) zwischen 10% und 50% der Dicke n-Typ-Metallschicht (102) beträgt.
  12. Halbleitervorrichtung nach einem der Ansprüche 8 bis 11, wobei die erste Metallkappenschicht (112) und die zweite Metallkappenschicht (112) Chlor aufweisen.
  13. Halbleitervorrichtung nach einem der Ansprüche 8 bis 12, wobei eine obere Oberfläche der ersten p-Typ-Metallschicht (108) auf einer Höhe mit einer oberen Oberfläche der zweiten p-Typ-Metallschicht (108) ist, und wobei eine untere Oberfläche der zweiten p-Typ-Metallschicht (108) unterhalb einer unteren Oberfläche der ersten p-Typ-Metallschicht (108) liegt.
  14. Die Halbleitervorrichtung nach einem der Ansprüche 8 bis 13, die ferner Folgendes umfasst: einen ersten Gate-Abstandshalter (81), der sich entlang einer Seitenwand des ersten Gate-Stapels erstreckt; und einen zweiten Gate-Abstandshalter (81), der sich entlang einer Seitenwand des zweiten Gate-Stapels erstreckt, wobei eine obere Fläche des zweiten Gate-Abstandshalters (81) auf gleicher Höhe mit einer oberen Oberfläche der zweiten Metallkappenschicht (112), einer oberen Oberfläche des ersten Gate-Abstandshalters (81) und einer oberen Oberfläche der ersten Metallkappenschicht (112) liegt.
  15. Verfahren, das Folgendes umfasst: Bilden eines Gate-Stapels über einem Halbleitersubstrat (50), wobei das Bilden des Gate-Stapels Folgendes umfasst: Abscheiden einer n-Typ-Austrittsarbeitsschicht (102) über dem Halbleitersubstrat (50); Abscheiden einer siliziumhaltigen dielektrischen Schicht (104) über der n-Typ-Austrittsarbeitsschicht (102), Ausbilden einer ersten Maskenschicht (106) über der dielektrischen Schicht (104); Rückätzen der n-Typ-Austrittsarbeitsschicht (102) und der dielektrischen Schicht (104); Abscheiden einer p-Typ-Austrittsarbeitsschicht (108) über der n-Typ-Austrittsarbeitsschicht (102) und der dielektrischen Schicht (104); und selektives Abscheiden einer Metallkappenschicht (112) über der p-Typ-Austrittsarbeitsschicht (108).
  16. Verfahren nach Anspruch 15, wobei die Metallkappenschicht (112) durch Atomlagenabscheidung unter Verwendung von Wolframchlorid als Vorläufer abgeschieden wird.
  17. Verfahren nach Anspruch 15 oder 16, wobei die n-Typ-Austrittsarbeitsschicht (102) und die dielektrische Schicht (104) unter Verwendung der ersten Maskenschicht (106) als Maske zurückgeätzt werden, und wobei die erste Maskenschicht (106) vor dem Abscheiden der p-Typ-Austrittsarbeitsschicht (108) entfernt wird.
  18. Verfahren nach einem der Ansprüche 15 bis 17, ferner umfassend das Rückätzen der dielektrischen Schicht (104), um die n-Typ-Austrittsarbeitsschicht (102) freizulegen, wobei die p-Typ-Austrittsarbeitsschicht (108) in Kontakt mit der n-Typ-Austrittsarbeitsschicht (102) und der dielektrischen Schicht (104) abgeschieden wird.
  19. Verfahren nach einem der Ansprüche 15 bis 18, das ferner Folgendes umfasst: Bilden eines Gate-Abstandshalters (81) neben einem Opfer-Gate-Stapel Entfernen des Opfer-Gate-Stapels, um eine erste Öffnung (98) zu bilden, wobei der Gate-Stapel in der ersten Öffnung (98) gebildet wird; Planarisieren des Gate-Abstandshalters (81) und der p-Typ-Austrittsarbeitsschicht (108); und Rückätzen der p-Typ-Austrittsarbeitsschicht (108) nach dem Planarisieren des Gate-Abstandshalters (81) und der p-Typ-Austrittsarbeitsschicht (108).
  20. Verfahren nach Anspruch 19, ferner umfassend das Rückätzen des Gate-Abstandshalters (81) wobei die Metallkappenschicht (112) zwischen gegenüberliegenden Seitenflächen des Gate-Abstandshalters (81) abgeschieden wird.
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