KR102612814B1 - 반도체 디바이스 및 방법 - Google Patents

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충-치앙 우
조-춘 훙
웨이-쳉 왕
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치 온 츄이
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Abstract

개선된 게이트 전극 구조를 가진 반도체 디바이스 및 이것의 형성 방법이 개시된다. 일 실시형태에서, 반도체 디바이스는, 반도체 기판 위의 게이트 구조 ― 상기 게이트 구조는 하이-k 유전체층을 포함함 ―; 상기 하이-k 유전체층 위의 n타입 일함수층; 상기 n타입 일함수층 위의 반응 방지층(anti-reaction layer) ― 상기 반응 방지층은 유전체 재료를 포함함 ―; 상기 반응 방지층 위의 p타입 일함수층 ― 상기 p타입 일함수층은 상기 반응 방지층의 상면을 덮음 ―; 및 상기 p타입 일함수층 위의 전도성 캡층을 포함한다.

Description

반도체 디바이스 및 방법{SEMICONDUCTOR DEVICE AND METHOD}
[우선권 주장 및 교차 참조]
본 출원은 2020년 10월 15일에 출원한 발명의 명칭이 "Creative P-Metal Last Scheme for Selective Metal Deposition at N2 Nanosheet for Device Boost"인 미국 가출원 번호 제63/091,969호에 대해 우선권을 주장하며, 이 우선권 출원은 여기에서의 인용에 의해 본 명세서에 포함된다.
반도체 디바이스는 예컨대, 퍼스널 컴퓨터, 셀 폰, 디지털 카메라, 및 기타 전자 장비 등의 각종 전자 애플리케이션에 이용되고 있다. 반도체 디바이스는 통상, 반도체 기판 위에 절연 또는 유전체층, 전도층, 및 반도체 재료층을 순차적으로 퇴적하고 그 위에 회로 컴포넌트 및 엘리먼트를 형성하기 위해 리소그래피를 사용해 다양한 재료층을 패터닝함으로써 제조된다.
반도체 산업은 소정의 면적 내에 더 많은 컴포넌트를 집적시키기 위해 최소 피처(feature) 사이즈를 연속으로 삭감함으로써 다양한 전자 컴포넌트(예, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도를 계속해서 높이고 있다.
본 개시내용의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 업계의 표준 관행에 따라, 다양한 피처를 비율에 따라 도시하지는 않는다. 사실상, 다양한 피처의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1은 일부 실시형태에 따른, 나노구조 전계효과 트랜지스터(nano-FinFET)의 3차원 뷰의 일례를 도시한다.
도 2, 도 3, 도 4, 도 5, 도 6a, 도 6b, 도 6c, 도 7a, 도 7b, 도 7c, 도 8a, 도 8b, 도 8c, 도 9a, 도 9b, 도 9c, 도 10a, 도 10b, 도 11a, 도 11b, 도 11c, 도 12a, 도 12b, 도 12c, 도 12d, 도 12e, 도 13a, 도 13b, 도 14a, 도 14b, 도 15a, 도 15b, 도 16a, 도 16b, 도 17a, 도 17b, 도 18a, 도 18b, 도 19a, 도 19b, 도 20a, 도 20b, 도 20c, 도 20d, 도 21a, 도 21b, 도 21c, 도 21d, 도 22a, 도 22b, 도 22c, 도 22d, 도 22e, 도 23a, 도 23b, 도 23c, 도 23d, 도 23e, 도 23f, 도 23g, 도 23h, 도 24a, 도 24b, 도 25a, 도 25b, 도 26a, 및 도 26b는 일부 시시형태에 따른 나노-FET의 제조 중간 스테이지의 단면도이다.
이하의 개시내용은 본 발명의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일 뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시내용은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하지 않는다.
또한, "아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 엘리먼트 또는 피처와 다른 엘리먼트 또는 피처와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방향 외에, 사용 또는 동작 시의 디바이스의 상이한 방향도 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방향으로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다.
다양한 실시형태는 반도체 디바이스를 위한 개선된 게이트 전극을 형성하기 위한 방법 및 상기 방법에 의해 형성된 반도체 디바이스를 제공한다. 이 방법은, 희생 게이트 스택을 제거하여 개구부를 형성하는 단계, 개구부에 게이트 유전체층을 퇴적하는 단계, 게이트 유전체층 위에 n타입 일함수층을 퇴적하는 단계, 및 n타입 일함수층 위에 반응 방지층(anti-reaction layer)을 퇴적하는 단계를 포함한다. 하부 반사 방지 코팅(BARC) 재료와 같은 포토레지스트 재료가 반응 방지층 위에 퇴적되고, 에칭백되며, 반응 방지층 및 n타입 일함수층을 에칭백하는 데에 마스크로서 사용된다. BARC 재료는 제거되고, p타입 일함수층이 n타입 일함수층, 반응 방지층, 및 게이트 유전체층 위에 퇴적된다. p타입 일함수층은 에칭백되고, 금속 캡층이 p타입 일함수층 위에 선택적으로 퇴적된다. 반응 방지층은 임계 전압(Vt) 승압을 제공하기 위해 n타입 게이트 전극에 포함될 수 있다. 반응 반지층은 금속 캡층의 선택적 퇴적을 저지할 수 있다. p타입 일함수층이 반응 방지층 위에 퇴적되어 금속 캡층이 그 위에 선택적으로 퇴적되게 한다. 금속 캡층은 게이트 저항을 줄이기 위해 포함된다. 반응 방지층 및 금속 캡층을 포함시키면 디바이스 성능이 향상된다.
여기에서 논의하는 일부 실시형태들은 나노-FET을 포함한 다이의 상황에서 설명된다. 그러나, 다양한 실시형태들이 나노-FET 대신에 또는 나노-FET과 함께, 다른 유형의 트랜지스터(예컨대, 핀 전계효과 트랜지스터(FinFET), 평면형 트랜지스터 등)을 포함한 다이에도 적용될 수 있다.
도 1은 일부 실시형태에 따른, 나노-FET(예컨대, 나노와이어 FET, 나노시트 FET 등)의 3차원 뷰의 일례를 도시한다. 나노-FET은 기판(50)(예컨대, 반도체 기판) 상에서 핀(66) 위에 나노구조(55)(예컨대, 나노시트, 나노와이어 등)를 포함하는데, 나노구조(55)는 나노-FET을 위한 채널 영역으로서 역할한다. 나노구조(55)는 p타입 나노구조, n타입 나노구조, 또는 이들의 조합을 포함할 수 있다. STI(Shallow trench isolation) 영역(68)이 인접한 핀들(66) 사이에 배치되며, 핀은 이웃한 STI 영역들(68) 사이에서 위로 돌출할 수 있다. STI 영역(68)이 기판(50)과는 분리된 것으로 설명/도시되지만, 본 명세서에서 사용하는 "기판"이란 용어는 반도체 기판만을 또는 반도체 기판과 STI 영역의 조합을 칭하는데 사용될 수 있다. 추가로, 핀(66)의 바닥부가 기판(50)과 단일의 연속적인 재료로 도시되고 있지만, 핀(66)의 바닥부 및/또는 기판(50)은 단일 재료 또는 복수의 재료를 포함할 수도 있다. 이 상황에서는, 핀(66)이 이웃하는 STI 영역들(68) 사이에 연장되는 부분을 가리킨다.
게이트 유전체층(101)이 핀(66)의 상면 및 측면을 따라 그리고 나노구조(55)의 상면, 측면, 및 바닥면을 따라 연장된다. 게이트 전극(103)이 게이트 유전체층(101) 위에 있다. 에피택셜 소스/드레인 영역(92)이 핀(66) 상에서 게이트 유전체층(101) 및 게이트 전극(103)의 양 측면 상에 배치된다.
도 1은 이후의 도면에서 사용되는 기준 단면도 도시하고 있다. 단면 A-A'는 게이트 전극(103)의 종축을 따르며, 예컨대 나노-FET의 에피택셜 소스/드레인 영역들(92) 사이의 전류 흐름의 방향에 수직인 방향이다. 단면 B-B'는 단면 A-A'에 평행하며, 다수의 나노-FET의 소스/드레인 영역(92)을 통과하여 연장된다. 단면 C-C'는 단면 A-A'에 수직이며, 나노-FET의 핀(66)의 종축에 평행하고, 예컨대 나노-FET의 에피택셜 소스/드레인 영역들(92) 사이의 전류 흐름의 방향이다. 이후의 도면에서는 명확함을 위해 이들 기준 단면을 언급한다.
본 명세서에 개시하는 일부 실시형태는 게이트 라스트 공정(gate-last process)을 이용해 형성된 나노-FET의 상황에서 설명된다. 다른 실시형태에서는 게이트 퍼스트 공정(gate-first process)이 이용될 수도 있다. 또한, 일부 실시형태는 평면형 FET 등의 평면형 디바이스에 또는 핀 전계효과 트랜지스터(FinFET)에 사용되는 양상을 고려한다.
도 2 내지 도 26b는 일부 실시형태에 따른 나노-FET의 제조 중간 스테이지의 단면도이다. 도 2 내지 도 5, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 도 14a, 도 15a, 도 16a, 도 17a, 도 18a, 도 19a, 도 20a, 도 20c, 도 21a, 도 21c, 도 22a, 도 22c, 도 23a, 도 23c, 도 24a, 도 25a, 및 도 26a는 도 1에 나타낸 기준 단면 A-A'를 도시한다. 도 6b, 도 7b, 도 8b, 도 9b, 도 10b, 도 11b, 도 11c, 도 12b, 도 12e, 도 13b, 도 14b, 도 15b, 도 16b, 도 17b, 도 18b, 도 19b, 도 20b, 도 20d, 도 21b, 도 21d, 도 22b, 도 22d, 도 22e, 도 23b, 도 23d, 도 23e, 도 23f, 도 23g, 도 23h, 도 24b, 도 25b, 및 도 26b는 도 1에 나타낸 기준 단면 B-B'를 도시한다. 도 6c, 도 7b, 도 8c, 도 9c, 도 12c, 및 도 12d는 도 1에 나타낸 기준 단면 C-C'를 도시한다.
도 2에서, 기판(50)이 제공된다. 기판(50)은 벌크 반도체 기판, 반도체 온 절연체(semiconductor-on-insulator, SOI) 기판 등과 같은 반도체 기판일 수 있으며, 도핑되거나(예, p타입 또는 n타입 도펀트로) 도핑되지 않을 수 있다. 기판(50)은 실리콘 웨이퍼 등의 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체층 상에 형성된 반도체 재료로 된 층이다. 절연체층은 예컨대 매립 산화물(BOX, Buried Oxide)층, 실리콘 산화물층 등일 수 있다. 절연체층은 기판, 통상 실리콘이나 유리 기판 상에 제공된다. 다층형 또는 경사형 기판 등의 다른 기판도 사용될 수 있다. 일부 실시형태에서, 기판(50)의 반도체 재료는, 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티화물을 포함한 화합물 반도체; 실리콘-게르마늄, 갈륨 비화물 인화물, 알루미늄 인듐 비화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물, 및/또는 갈륨 인듐 비화물 인화물을 포함한 혼정 반도체; 또는 이들의 조합을 포함할 수 있다.
기판(50)은 n타입 영역(50N)과 p타입 영역(50P)을 갖는다. n타입 영역(50N)은 예컨대 n타입 나노-FET과 같은 NMOS 트랜지스터 등의 n타입 디바이스를 형성하기 위한 것이고, p타입 영역(50P)은 예컨대 p타입 나노-FET과 같은 PMOS 트랜지스터 등의 p타입 디바이스를 형성하기 위한 것이다. n타입 영역(50N)은 p타입 영역(50P)과 물리적으로 분리될 수 있으며(디바이더(20)로 표시), 임의 개의 디바이스 피처(예컨대, 기타 능동 디바이스, 도핑된 영역, 격리 구조 등)이 n타입 영역(50N)과 p타입 영역(50P) 사이에 배치될 수 있다. 하나의 n타입 영역(50N)과 하나의 p타입 영역(50P)이 예시되고 있지만, 임의 개의 n타입 영역(50N) 및 p타입 영역(50P)이 제공될 수도 있다.
또한, 도 2에서, 다층 스택층(64)이 기판(50) 위에 형성된다. 다층 스택(64)은 제1 반도체층(51A-51C)(제1 반도체층(51)이라고 총칭함) 및 제2 반도체층(53A-53C)(제2 반도체층(53)이라고 총칭함)의 교번층을 포함한다. 예시를 위해 이하에서 더 상세하게 설명하겠지만, 제1 반도체층(51)은 제거될 것이고, 제2 반도체층(53)은 n타입 영역(50N) 및 p타입 영역(50P)에 나노-FET의 채널 영역을 형성하도록 패터닝될 것이다. 그러나, 일부 실시형태에서는, 제1 반도체층(51)이 제거될 수도 있고 제2 반도체층(53)이 n타입 영역(50N)에 나노-FET의 채널 영역을 형성하도록 패터닝될 수도 있고, 제2 반도체층(53)이 제거될 수도 있고 제1 반도체층(51)이 p타입 영역(50P)에 나노-FET의 채널 영역을 형성하도록 패터닝될 수도 있다. 일부 실시형태에서는, 제2 반도체층(53)이 제거될 수도 있고 제1 반도체층(51)이 n타입 영역(50N)에 나노-FET의 채널 영역을 형성하도록 패터닝될 수도 있고, 제1 반도체층(51)이 제거될 수도 있고 제2 반도체층(53)이 p타입 영역(50P)에 나노-FET의 채널 영역을 형성하도록 패터닝될 수도 있다. 일부 실시형태에서는, 제2 반도체층(53)이 제거될 수도 있고 제1 반도체층(51)이 n타입 영역(50N) 및 p타입 영역(50P)의 양 영역에 나노-FET의 채널 영역을 형성하도록 패터닝될 수도 있다.
예시를 위해 다층 스택(64)이 제1 반도체층(51) 및 제2 반도체층(53) 각각의 3개층을 포함하는 것으로 도시된다. 일부 실시형태에서, 다층 스택(64)은 임의 개의 제1 반도체층(51) 및 제2 반도체층(53)을 포함할 수 있다. 다층 스택(64)의 층 각각은 화학적 기상 퇴적(CVD), 원자층 퇴적(ALD), 기상 에피택시(VPE), 분자빔 에피택시(MBE) 등과 같은 공정을 사용하여 에피택셜 성장할 수 있다. 다양한 실시형태에서, 제1 반도체층(51)은 실리콘 게르마늄 등과 같은 제1 반도체 재료로 형성될 수 있고, 제2 반도체층(53)은 실리콘, 실리콘 탄소 등과 같은 제2 반도체 재료로 형성될 수 있다. 예시를 위해 다층 스택(64)은 제1 반도체 재료로 형성된 최하단 반도체층을 갖는 것으로 도시되고 있다. 일부 실시형태에서, 다층 스택(64)은 최하단층이 제2 반도체 재료로 형성되도록 형성될 수 있다.
제1 반도체 재료 및 제2 반도체 재료는 서로에 대해 높은 에칭 선택도를 지닌 재료일 수 있다. 이와 같이, 제1 반도체 재료의 제1 반도체층(51)은 제2 반도체 재료의 제2 반도체층(53)를 사실상 제거하지 않고서 제거될 수 있고, 그럼으로써 제2 반도체층(53)은 나노-FET의 채널 영역을 형성하도록 패터닝될 수 있다. 마찬가지로, 제2 반도체층(53)이 제거되고 제1 반도체층(51)이 채널 영역을 형성하도록 패터닝되는 실시형태에서, 제2 반도체 재료의 제2 반도체층(53)은 제1 반도체 재료의 제1 반도체층(51)을 사실상 제거하지 않고서 제거될 수 있고, 그럼으로써 제1 반도체층(51)은 나노-FET의 채널 영역을 형성하도록 패터닝될 수 있다.
도 3에서, 일부 실시형태에 따라, 핀(66)이 기판(50)에 형성되고 나노구조(55)가 다층 스택(64)에 형성된다. 일부 실시형태에서, 나노구조(55) 및 핀(66)은 각각, 다층 스택(64) 및 기판(50)에 트렌치를 에칭함으로써, 다층 스택(64) 및 기판(50)에 형성될 수 있다. 에칭은 반응성 이온 에칭(RIE, reactive ion etching), 중성 빔 에칭(NBE, neutral beam etching) 등 또는 이들의 조합과 같은 임의의 조건에 맞는 에칭 공정일 수 있다. 에칭은 이방성일 수 있다. 또한, 다층 스택(64)을 에칭하여 나노구조(55)를 형성하면 제1 반도체층(51)으로부터 제1 나노구조(52A-52C)(제1 나노구조(52)로 총칭함)를 규정하고 제2 반도체층(53)으로부터 제2 나노구조(54A-54C)(제2 나노구조(54)로 총칭함)를 규정할 수 있다. 제1 나노구조(52)와 제2 나노구조(54)를 "나노구조(55)"로 총칭할 수도 있다.
핀(66) 및 나노구조(55)는 임의의 적절한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀(66) 및 나노구조(55)는 이중 패터닝 또는 다중 패터닝 공정을 포함한 하나 이상의 포토리소그래피 공정을 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 공정은 포토리소그래피와 자기 정렬 공정을 조합하여, 예컨대 단일의 직접 포토 리소그래피 공정을 사용해 얻을 수 있는 것보다 더 작은 피치를 갖는 패턴을 생성할 수 있다. 예를 들어, 일부 실시형태에서는, 희생층이 기판 위에 형성되고 포토리소그래피 공정을 사용하여 패터닝된다. 자기 정렬 공정을 사용하여, 패터닝된 희생층과 함께 스페이서가 형성된다. 그런 다음, 희생층은 제거되고, 잔여 스페이서가 이어서 핀(66)을 패터닝하는데 사용될 수 있다.
도 3은 예시를 위해 n타입 영역(50N) 및 p타입 영역(50P)의 핀(66)을 실질적으로 동일한 폭을 갖는 것으로서 도시하고 있다. 일부 실시형태에서, n타입 영역(50N)의 핀(66)의 폭은 p타입 영역(50P)의 핀(66)의 폭보다 더 클 수도 더 얇을 수도 있다. 또한, 핀(66) 및 나노구조(55) 각각이 전체적으로 일정한 폭을 갖는 것으로서 도시되고 있지만, 다른 실시형태에서, 핀(66) 및/또는 나노구조(55)는 핀(66) 및/또는 나노구조(55)의 폭이 기판(50)을 향하는 방향으로 연속해서 증가하도록 테이퍼진 측벽을 가질 수도 있다. 이러한 실시형태에서는, 나노구조(55) 각각이 상이한 폭을 가질 수 있고 형상은 사다리꼴일 수 있다.
도 4에서, STI(Shallow Trench Isolation) 영역(68)이 핀(66)에 인접하여 형성된다. STI 영역(68)은 기판(50), 핀(66), 및 나노구조(55) 위에 그리고 인접한 핀들(66) 사이에 절연 재료를 퇴적함으로써 형성될 수 있다. 절연 재료(30)는 실리콘 산화물과 같은 산화물, 질화물 등, 또는 이들의 조합일 수 있고, 고밀도 플라즈마 CVD(HDP-CVD), 유동성 CVD(FCVD) 등, 또는 이들의 조합에 의해 형성될 수 있다. 임의의 조건에 맞는 공정에 의해 형성된 기타 절연성 재료도 사용할 수 있다. 예시하는 실시형태에서는, 절연 재료가 FCVD 공정에 의해 형성된 실리콘 산화물이다. 절연 재료가 형성되면 어닐 공정이 수행될 수 있다. 일 실시형태에서, 과량의 절연 재료가 나노구조(55)를 덮도록 절연 재료(54)가 형성된다. 절연 재료가 단일층으로 도시되고 있지만, 일부 실시형태는 다층을 이용할 수도 있다. 예를 들어, 일부 실시형태에서는 먼저 라이너(별도로 도시하지 않음)가 기판(50), 핀(66), 및 나노구조(55)의 표면들을 따라 형성될 수 있다. 그런 다음, 전술한 바와 같인 충전재가 라이너 위에 형성될 수 있다.
나노구조(55) 위의 과량의 절연 재료를 제거하기 위해 절연 재료에 대해 제거 공정이 적용된다. 일부 실시형태에서는, 화학적 기계 연마(CMP), 에칭백 공정, 이들의 조합과 같은 평탄화 공정이 사용될 수 있다. 평탄화 공정은 나노구조(55) 및 절연 재료의 상면들이 평탄화 공정의 완료 후에 같은 높이가 되도록 나노구조(55)를 노출시킨다.
그런 다음 절연 재료가 리세싱되어 STI 영역(68)을 형성한다. n타입 영역(50N) 및 p타입 영역(50P)에서 핀(66)의 상부 부분 및 나노구조(55)가 이웃하는 STI 영역들(68)로부터 돌출하도록 절연 재료가 리세싱된다. 또한, STI 영역(68)의 상면은 도시한 바와 같은 편평한 표면, 볼록한 표면, 오목한 표면(접시 모양 등), 또는 이들의 조합을 가질 수 있다. STI 영역(68)의 상면은 적절한 에칭에 의해 편평하게, 볼록하게 그리고/또는 오목하게 형성될 수 있다. STI 영역(68)은 예컨대 절연 재료의 재료에 대해 선택적인(예컨대, 절연 재료의 재료를 핀(66) 및 나노구조(55)의 재료보다 빠른 속도로 에칭하는) 것과 같은 조건에 맞는 에칭 공정을 사용하여 리세싱될 수 있다. 예를 들어, 묽은 불산(dHF)을 사용한 산화물 제거가 사용될 수 있다.
도 2 내지 도 4에 관하여 전술한 공정은 핀(66) 및 나노구조(55)의 형성 방법의 일례일 뿐이다. 일부 실시형태에서는, 핀(66) 및 /또는 나노구조(55)가 마스크 및 에피택셜 성장 공정을 사용하여 형성될 수도 있다. 예를 들어, 유전체층이 표면(50)의 상면 위에 형성될 수 있고, 유전체층을 통해 트렌치를 에칭하여 하부 기판(50)을 노출시킬 수 있다. 에피택셜 구조가 트렌치에서 에피택셜 성장할 수 있고, 유전체층은 에피택셜 구조가 유전체층으로부터 돌출하여 핀(66) 및/또는 나노구조(55)를 형성하도록 리세싱될 수 있다. 에피택셜 구조는 제1 반도체 재료 및 제2 반도체 재료와 같은 전술한 교번의 반도체 재료를 포함할 수 있다. 에피택셜 구조가 에피택셜 성장하는 일부 실시형태에서, 에티택셜 성장한 재료는 성장 중에 인시추 도핑될 수 있어 이전 및 이후의 주입을 피할 수도 있지만, 인시추 및 주입 도핑이 함께 사용될 수도 있다.
대안으로, 제1 반도체층(51)(및 그 결과로 형성된 제1 나노구조(52)) 및 제2 반도체층(53)(및 그 결과로 형성된 제2 나조구조(54))는 다만 예시를 위해 p타입 영역(50P) 및 n타입 영역(50N)에서 동일한 재료를 포함하는 것으로서 도시되고 설명된다. 일부 실시형태에서, 제1 반도체층(51) 및 제2 반도체층(53) 중 하나 또는 둘 다는 p타입 영역(50P) 및 n타입 영역(50N)에서 상이한 재료일 수도 있고 상이한 순서로 형성될 수도 있다.
또한 도 4에서, 적절한 웰(별도로 도시하지 않음)이 핀(66), 나노구조(55), 및/또는 STI 영역(68)에 형성될 수도 있다. 상이한 웰 타입을 갖는 실시형태에서는, 포토레지스트 및/또는 기타 마스크(별도로 도시하지 않음)를 사용하여 n타입 영역(50N)과 p타입 영역(50P)에 대해 상이한 주입 단계가 이루어질 수 있다. 예를 들어, n타입 영역(50N) 및 p타입 영역(50P)에서 핀(66) 및 STI 영역(66) 위에 포토레지스트가 형성될 수 있다. 포토레지스트는 p타입 영역(50P)을 노출시키도록 패터닝된다. 포토레지스트는 스핀온(spin-on) 기술을 이용해 형성될 수 있고, 조건에 맞는 포토리소그래피 기술을 통해 패터닝될 수 있다. 포토레지스트가 패터닝되면, p타입 영역(50P)에서 n타입 불순물 주입이 행해질 수 있고, 포토레지스트는 n타입 불순물이 n타입 영역(50N)에 주입되는 것을 막는 마스크로서 기능할 수 있다. n타입 불순물은 약 1013 원자/cm3 내지 약 1014 원자/cm3 범위의 농도로 해당 영역에 주입되는 인, 비소, 안티몬 등일 수 있다. 주입 후, 포토레지스트는 조건에 맞는 애싱 공정 등에 의해 제거된다.
p타입 영역(50P)의 주입에 이어서 또는 그 전에, p타입 영역(50P) 및 n타입 영역(50N)에서 핀(66), 나노구조(55), 및 STI 영역(68) 위에 포토레지스트 또는 다른 마스크(별도로 도시하지 않음)가 형성된다. 포토레지스트는 n타입 영역(50N)을 노출시키도록 패터닝된다. 포토레지스트는 스핀온(spin-on) 기술을 이용해 형성될 수 있고, 조건에 맞는 포토리소그래피 기술을 통해 패터닝될 수 있다. 포토레지스트가 패터닝되면, n타입 영역(50N)에서 p타입 불순물 주입이 행해질 수 있고, 포토레지스트는 p타입 불순물이 p타입 영역(50P)에 주입되는 것을 막는 마스크로서 기능할 수 있다. p타입 불순물은 약 1013 원자/cm3 내지 약 1014 원자/cm3 범위의 농도로 해당 영역에 주입되는 붕소, 붕소 불화물, 인듐 등일 수 있다. 주입 후, 포토레지스트는 조건에 맞는 애싱 공정 등에 의해 제거될 수 있다.
n타입 영역(50N)과 p타입 영역(50P)의 주입 후에, 주입 손상을 복구하고 주입된 p타입 및/또는 n타입 불순물을 활성화하기 위해 어닐이 수행될 수 있다. 일부 실시형태에서, 에피택셜 핀의 성장한 재료는 성장 중에 인시추 도핑될 수 있어 주입을 피할 수도 있지만, 인시추 및 주입 도핑이 함께 사용될 수도 있다.
도 5에서, 더미 유전체층(70)이 핀(66) 및/또는 나노구조(55) 상에 형성된다. 더미 유전체층(70)은 예컨대 실리콘 산화물, 실리콘 질화물, 이들의 조합 또는 동류일 수 있으며, 조건에 맞는 기술에 따라 퇴적되거나 열 성장할 수 있다. 더미 게이트층(72)이 더미 유전체층(70) 위에 형성되고, 마스크층(74)이 더미 게이트층(72) 위에 형성된다. 더미 게이트층(72)은 더미 유전체층(70) 위에 퇴적된 다음, CMP 등에 의해 평탄화될 수 있다. 마스크층(74)이 더미 게이트층(72) 위에 퇴적될 수 있다. 더미 게이트층(72)은 전도성 재료이거나 비전도성 재료일 수 있고, 비정질 실리콘, 다결정 실리콘(폴리실리콘), 다결정 실리콘-게르마늄(폴리-SiGe), 금속 질화물, 금속 규화물, 금속 산화물 및 금속을 포함하는 그룹에서 선택될 수 있다. 더미 게이트층(72)은 물리적 기상 퇴적(PVD), CVD, 스퍼터 퇴적, 또는 선택된 재료를 퇴적하기 위한 다른 기술에 의해 퇴적될 수 있다. 더미 게이트층(72)은 격리 영역의 에칭으로부터 높은 에칭 선택도를 가진 다른 재료로 이루어질 수도 있다. 마스크층(74)은 예컨대 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다. 본 예에서는, 단일 더미 게이트층(72)과 단일 마스크층(74)이 n타입 영역(50N)과 p타입 영역(50P)에 걸쳐 형성된다. 더미 유전체층(70)이 핀(66)과 나노구조(55)만을 덮는 것은 오직 예시를 위해 도시한 것임을 알아야 한다. 일부 실시형태에서, 더미 유전체층(70)은 더미 유전체층(70)이 STI 영역(68)을 덮어서 더미 유전체층(70)이 더미 게이트층(72)과 STI 영역(68) 사이에서 연장되도록 퇴적될 수 있다.
도 6a 내지 도 26b는 실시형태의 디바이스의 다양한 추가 제조 단계를 도시한다. 도 6a 내지 도 26b는 n타입 영역(50N)과 p타입 영역(50P) 중 어느 한쪽에 있는 피처를 예시한다. 도 6a 내지 도 6c에서, 마스크(78)를 형성하기 위해 조건에 맞는 포토리소그래피 및 에칭 기술을 사용하여 마스크층(74)(도 5 참조)이 패터닝될 수 있다. 그런 다음 마스크(78)의 패턴은 더미 게이트층(72)에 그리고 더미 유전체층(70)에 전사되어 더미 게이트(76) 및 더미 게이트 유전체(71)를 각각 형성할 수 있다. 더미 게이트(76)는 채널 영역을 형성하는, 제2 나노구조(54)의 부분 및 핀(66)의 각각의 채널 영역을 덮는다. 마스크(78)의 패턴은 인접한 더미 게이트들(76)로부터 더미 게이트(76) 각각을 분리시키는 데 사용될 수 있다. 더미 게이트(76)는 각각의 핀(66)의 길이 방향에 수직인 길이 방향을 가질 수 있다.
도 7a 내지 도 7c에서, 제1 스페이서층(80)과 제2 스페이서층(82)이 도 6a 내지 도 6c에 예시하는 구조 위에 형성된다. 후속해서 제1 스페이서층(80)과 제2 스페이서층(82)은 자기 정렬 소스/드레인 영역을 형성하기 위한 스페이서로서 기능하도록 패터닝될 것이다. 도 7a 내지 도 7c에서, 제1 스페이서층(80)은 STI 영역(68)의 상면; 핀(66), 더미 게이트 유전체(71), 및 더미 게이트(76)의 측면; 및 나노구조(55) 및 마스크(78)의 상면 및 측면 상에 형성된다. 제2 스페이서층(82)은 제1 스페이서층(80) 위에 배치된다. 제1 스페이서층(80)은 열산화와 같은 기법을 사용하여 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등으로 형성될 수 있거나 CVD, ALD 등에 의해 퇴적된다. 제2 스페이서층(82)은 제1 스페이서층(80)의 재료와는 상이한 에칭 속도를 갖는 재료, 예컨대 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등으로 형성될 수 있고, CVD, ALD 등에 의해 퇴적될 수 있다. 제1 스페이서층(80)과 제2 스페이서층(82)은 로우-k 유전체 재료를 포함할 수 있다.
제1 스페이서층(80)이 형성된 후에 그리고 제2 스페이서층(82)을 형성하기 전에, 저농도 도핑된 소스/드레인(LDD) 영역(별도로 도시하지 않음)을 위한 주입이 수행될 수 있다. 도 4에서 전술한 주입과 마찬가지로, 상이한 디바이스 타입을 가진 실시형태에서는, p타입 영역(50P)을 노출하는 동안 포토레지스트 등의 마스크가 n타입 영역(50N) 위에 형성될 수 있고, p타입 영역(50P)에서 노출된 핀(66) 및 노출된 나노구조(55)에 적절한 타입(예컨대, p타입)의 불순물이 주입될 수 있다. 이어서, 마스크는 제거될 수 있다. 후속하여, n타입 영역(50N)을 노출하는 동안 포토레지스트 등의 마스크가 p타입 영역(50P) 위에 형성되고, n타입 영역(50N) 내의 노출된 핀(66) 및 노출된 나노구조(55)에 적절한 타입(예컨대, n타입)의 불순물이 주입될 수 있다. 이어서, 마스크는 제거될 수 있다. n타입 불순물은 전술한 n타입 불순물들 중 임의의 것일 수 있고, p타입 불순물은 전술한 p타입 불순물들 중 임의의 것일 수 있다. 저농도 도핑 소스/드레인 영역은 약 1x1015 원자/cm3 내지 약 1x1019 원자/cm3 범위의 불순물 농도를 가질 수 있다. 주입 손상을 복구하고 주입된 불순물을 활성화시키기 위해 어닐이 사용될 수 있다.
도 8a 내지 도 8c에서, 제1 스페이서층(80)과 제2 스페이서층(82)은 제1 스페이서(81)와 제2 스페이서(83)를 각각 형성하기 위해 에칭된다. 이하에서 더 상세하게 설명하겠지만, 제1 스페이서(81)와 제2 스페이서(83)는 후속으로 형성되는 소스/드레인 영역을 자기 정렬시킬 뿐만 아니라 후속 처리 동안 핀(66) 및/또는 나노구조(55)의 측벽들을 보호하는 역할을 한다. 제1 스페이서층(80)과 제2 스페이서층(82)은 등방성 에칭 공정(예컨대, 습식 에칭 공정), 이방성 에칭 공정(예컨대, 건식 에칭 공정) 등과 같은 적절한 에칭 공정을 사용하여 에칭될 수 있다. 일부 실시형태에서, 제2 스페이서층(82)의 재료가 제1 스페이서층(80)의 재료와는 상이한 에칭 속도를 가지므로 제2 스페이서층(82)을 패터닝할 때에 제1 스페이서층(80)은 에칭 정지층으로서 기능할 수 있다. 제2 스페이서층(82)은 제1 스페이서층(80)을 패터닝할 때에 마스크로서 기능할 수 있다. 예를 들어, 제2 스페이서층(82)은 제1 스페이서층(80)이 에칭 정지층으로서 기능하는 이방성 에칭 공정을 사용하여 에칭될 수 있다. 도 8b와 도 8c에 도시하는 바와 같이, 제2 스페이서층(82)의 잔류 부분이 제2 스페이서(83)를 형성한다. 그리고 나서 제2 스페이서(83)는 도 8b와 도 8c에 도시하는 바와 같이, 제1 스페이서층(80)의 노출 부분을 에칭하여 제1 스페이서(81)를 형성하는 동안에 마스크로서 기능한다.
도 8b에 도시하는 바와 같이, 제1 스페이서(81)와 제2 스페이서(83)는 마스크(78), 더미 게이트(76), 및 더미 게이트 유전체(71)의 측벽들 상에 배치된다. 일부 실시형태에서, 제1 스페이서(81) 및 제2 스페이서(83)의 상면들은 마스크(78)의 상면 아래에 배치될 수 있다. 제1 스페이서(81) 및 제2 스페이서(83)의 상면들은 마스크(78)의 상면과 같은 높이에 또는 그 위에 배치될 수도 있다. 일부 실시형태에서, 제2 스페이서(83)는 마스크(78), 더미 게이트(76), 및 더미 게이트 유전체(71)에 인접한 제1 스페이서(81) 위에서 제거될 수 있다. 도 8c에 도시하는 바와 같이, 제1 스페이서(81)와 제2 스페이서(83)는 핀(66) 및/또는 나노구조(55)의 측벽들 상에 배치된다.
전술한 개시내용은 개괄적으로 스페이서 및 LDD 영역을 형성하는 공정을 설명하는 것임을 알아야 한다. 다른 공정 및 시퀀스가 사용될 수도 있다. 예를 들어, 더 적은 수의 또는 추가의 스페이서가 사용될 수도 있고, 상이한 시퀀스의 단계들이 사용될 수도 있고(예컨대, 제2 스페이서층(82)을 퇴적하기 전에 제1 스페이서(81)가 형성될 수도 있고), 추가 스페이서가 형성되고 제거될 수도 있고, 등등이다. 뿐만 아니라, 상이한 구조 및 단계를 사용하여 n타입 및 p타입 디바이스가 형성될 수도 있다.
도 9a 내지 도 9c에서, 제1 리세스(87)가 핀(66), 나노구조(55), 및 기판(50)에 형성된다. 후속해서 제1 리세스(87)에 에피택셜 소스/드레인 영역이 형성될 것이다. 제1 리세스(87)는 제1 나노구조(52) 및 제2 나노구조(54)를 통과하여 기판(50) 내로 연장될 수 있다. 일부 실시형태에서, STI 영역(68)의 상면은 제1 리세스(87)의 하면과 같은 높이일 수 있다. 일부 실시형태에서, STI 영역(68)의 상면은 제1 리세스(87)의 하면보다 높거나 낮을 수도 있다. 제1 리세스(87)는 RIE, NBE 등과 같은 이방성 에칭 공정을 사용하여 핀(66), 나노구조(55), 및 기판(50)을 에칭함으로써 형성될 수 있다. 제1 스페이서(81), 제2 스페이서(83), 및 마스크(78)는 제1 리세스(87)를 형성하는 데 사용되는 에칭 공정 동안 핀(66), 나노구조(55), 및 기판(50)의 부분을 마스킹한다. 단일 에칭 공정 또는 다중 에칭 공정이 나노구조(55) 및/또는 핀(66)의 각 층을 에칭하는 데에 사용될 수 있다. 제1 리세스(87)가 원하는 깊이에 도달한 후에 에칭을 멈추기 위해 시간 설정된(timed) 에칭 공정이 사용될 수 있다.
도 10a 및 도 10b에서, 제1 리세스(87)에 의해 노출되는 제1 반도체 재료로 형성된 다층 스택(64)(예컨대, 제1 나노구조(52))의 층들의 측벽의 부분이 에칭되어 측벽 리세스(88)를 형성한다. 측벽 리세스(88)에 인접한 제1 나노구조(52)의 측벽이 도 10b에는 직선인 것으로 예시되지만, 측벽은 오목하거나 볼록할 수도 있다. 측벽은 습식 에칭 등과 같은 등방성 에칭 공정을 사용하여 에칭될 수 있다. 제1 나노구조(52)가 예컨대 SiGe를 포함하고 제2 나노구조(54)가 예컨대 Si 또는 SiC를 포함하는 일 실시형태에서는 수산화테트라메틸암모늄(TMAH), 수산화암모듐(NH4OH) 등에 의한 건식 에칭 공정이 제1 나노구조(52)의 측벽을 에칭하는 데 사용될 수 있다.
도 11a 내지 도 11c에서, 제1 내부 스페이서(90)가 측벽 리세스(88)에 형성된다. 제1 내부 스페이서(90)는 도 10a 및 도 10b에 도시하는 구조 위에 내부 스페이서층(별도로 도시하지 않음)을 퇴적함으로써 형성될 수 있다. 제1 내부 스페이서(90)는 후속으로 형성되는 소스/드레인 영역 및/또는 후속으로 형성되는 게이트 구조 사이에서 격리 피처로서 기능한다. 이하에서 상세하게 설명하겠지만, 소스/드레인 영역은 제1 리세스(87)에 형성될 것이며, 제1 나노구조(52)는 게이트 구조로 대체될 것이다.
내부 스페이서층은 CVD, ALD 등과 같은 등각 퇴적 공정에 의해 퇴적될 수 있다. 내부 스페이서층은 실리콘 질화물 또는 실리콘 산질화물과 같은 재료를 포함할 수 있지만, 약 3.5 미만의 k 값을 갖는 저 유전 상수(로우-k) 재료와 같은 임의의 적절한 재료가 사용될 수도 있다. 그런 다음 내부 스페이서층은 이방성으로 에칭되어 제1 내부 스페이서(90)를 형성할 수 있다. 제1 내부 스페이서(90)의 외부 측벽이 제2 나노구조(54)의 측벽과 같은 높이인 것으로 도시되고 있지만, 제1 내부 스페이서(90)의 외부 측벽은 제2 나노구조(54)의 측벽을 지나 연장될 수도 또는 그 측벽으로부터 리세싱될 수도 있다.
또한, 제1 내부 스페이서(90)의 외부 측벽이 도 1b에서는 직선인 것으로 도시되고 있지만, 제1 내부 스페이서(90)의 외부 측벽은 오목할 수도 볼록할 수도 있다. 일례로 도 11c는 제1 나노구조(52)의 측벽이 오목하고, 제1 나노구조(90)의 외부 측벽은 볼록하고, 제1 내부 스페이서(90)가 제2 나노구조(54)의 측벽으로부터 리세싱된 실시형태를 도시하고 있다. 내부 스페이서층은 RIE, NBE 등과 같은 이방성 에칭 공정에 의해 에칭될 수 있다. 제1 내부 스페이서(90)는 게이트 구조를 형성하는 데 사용되는 에칭 공정과 같은 후속의 에칭 공정에 의해 후속으로 형성되는 소스/드레인 영역(예컨대, 도 12a 내지 도 12e와 관련하여 후술하는 에피택셜 소스/드레인 영역(92))에의 손상을 방지하는 데 사용될 수 있다.
도 12a 내지 도 12e에서, 에피택셜 소스/드레인 영역(92)이 제1 리세스(87)에 형성된다. 일부 실시형태에서, 에피택셜 소스/드레인 영역(92)은 제2 나노구조(54)에 응력을 가하여, 성능을 향상시킬 수 있다. 도 12b에 도시하는 바와 같이, 에피택셜 소스/드레인 영역(92)은 각각의 더미 게이트(76)가 에피택셜 소스/드레인 영역(92)의 각각의 이웃하는 쌍들 사이에 배치되도록 제1 리세스(87)에 형성된다. 일부 실시형태에서, 에피택셜 소스/드레인 영역(92)이 최종 나노-FET의 후속 형성되는 게이트를 단락시키지 않도록 제1 스페이서(81)와 제2 스페이서(83)는 적절한 횡방향 거리만큼 에피택셜 소스/드레인 영역(92)을 더미 게이트(76)와 분리시키는 데 사용되고 제1 내부 스페이서(90)는 적절한 횡방향 거리만큼 에피택셜 소스/드레인 영역(92)을 제1 나노구조(52)와 분리시키는 데 사용된다.
n타입 영역(50N), 예컨대 NMOS 영역 내의 에피택셜 소스/드레인 영역(92)은 p타입 영역(50P), 예컨대 PMOS 영역을 마스킹함으로써 형성될 수 있다. 그런 다음, 에피택셜 소스/드레인 영역(92)이 n타입 영역(50N)의 제1 리세스(87)에서 에피택셜 성장한다. 에피택셜 소스/드레인 영역(92)은 예컨대 n타입 나노-FET에 적절한 임의의 조건에 맞는 재료를 포함할 수 있다. 예를 들어, 제2 나노구조(54)가 실리콘이면, 에피택셜 소스/드레인 영역(92)은 실리콘, 실리콘 탄화물, 인 도핑된 실리콘 탄화물, 실리콘 인화물 등과 같이 제2 나노구조(54)에 인장 변형을 가하는 재료를 포함할 수 있다. 에피택셜 소스/드레인 영역(92)은 나노구조(55)의 각각의 상부 표면으로부터 융기된 표면을 가질 수 있고 패싯을 가질 수 있다.
p타입 영역(50P), 예컨대 PMOS 영역 내의 에피택셜 소스/드레인 영역(92)은 n타입 영역(50N), 예컨대 NMOS 영역을 마스킹함으로써 형성될 수 있다. 그런 다음, 에피택셜 소스/드레인 영역(92)이 p타입 영역(50P)의 제1 리세스(87)에서 에피택셜 성장한다. 에피택셜 소스/드레인 영역(92)은 예컨대 p타입 나노-FET에 적절한 임의의 조건에 맞는 재료를 포함할 수 있다. 예를 들어, 제2 나노구조(54)가 실리콘이면, 에피택셜 소스/드레인 영역(92)은 실리콘-게르마늄, 붕소 도핑된 실리콘-게르마늄, 게르마늄, 게르마늄 주석 등과 같이 제2 나노구조(54)에 압축 변형을 가하는 재료를 포함할 수 있다. 또한 에피택셜 소스/드레인 영역(92)은 나노구조(55)의 각각의 상부 표면으로부터 융기된 표면을 가질 수 있고 패싯을 가질 수 있다.
에피택셜 소스/드레인 영역(92), 제1 나노구조(52), 제2 나노구조(54), 및/또는 기판(50)은 전술한 저농도 도핑 소스/드레인 영역을 형성하기 위한 공정과 마찬가지로, 소스/드레인 영역을 형성하기 위해 도펀트가 주입될 수 있으며, 이어서 어닐이 행해진다. 소스/드레인 영역은 약 1x1019 원자/cm3 내지 약 1x1021 원자/cm3의 불순물 농도를 가질 수 있다. 소스/드레인 영역을 위한 n타입 및/또는 p타입 불순물은 전술한 불순물들 중의 임의의 것일 수 있다. 일부 실시형태에서, 에피택셜 소스/드레인 영역(92)은 성장중 인시추 도핑될 수도 있다.
n타입 영역(50N)과 p타입 영역(50P)에 에피택셜 소스/드레인 영역(92)을 형성하는 데 사용되는 에피택시 공정의 결과로서, 에피택셜 소스/드레인 영역의 상부 표면은 나노구조(55)의 측벽을 지나 횡방향 바깥쪽으로 확장하는 패싯을 갖는다. 일부 실시형태에서, 이들 패싯은 도 12c에 예시하는 바와 같이 동일한 나노-FET의 인접한 에피택셜 소스/드레인 영역들(92)이 병합되게 한다. 일부 실시형태에서, 인접한 에피택셜 소스/드레인 영역들(92)은 도 12d에 예시하는 바와 같이 에피택시 공정이 완료된 후에 분리된 상태로 유지된다. 도 12c와 도 12d에 예시하는 실시형태에서, 제1 스페이서(81)는 STI 영역(68)의 상면 위에 형성될 수 있고 에피택셜 성장을 막을 수 있다. 일부 실시형태에서, 제1 스페이서(81)는 나노구조(55)의 측벽의 일부를 덮어서 에피택셜 성장을 더욱 막을 수 있다. 일부 실시형태에서, 제1 스페이서(81)를 형성하는 데 사용되는 스페이서 에칭은 스페이서 재료를 제거하여 에피택시 성장 영역이 STI 영역(68)의 상면까지 연장되도록 조정될 수도 있다.
에피택셜 소스/드레인 영역(92)은 하나 이상의 반도체 재료층을 포함할 수 있다. 예를 들어, 에피택셜 소스/드레인 영역(92)은 제1 반도체 재료층(92A), 제2 반도체 재료층(92B), 및 제3 반도체 재료층(92C)을 포함할 수 있다. 임의 개의 반도체 재료층이 에피택셜 소스/드레인 영역(92)에 사용될 수 있다. 제1 반도체 재료층(92A), 제2 반도체 재료층(92B), 및 제3 반도체 재료층(92C) 각각은 상이한 반도체 재료로 형성될 수도 있고 상이한 도펀트 농도로 도핑될 수도 있다. 일부 실시형태에서, 제1 반도체 재료층(92A)은 제2 반도체 재료층(92B)보다는 낮고 제3 반도체 재료층(92C)보다는 높은 도펀트 농도를 가질 수 있다. 에피택셜 소스/드레인 영역(92)이 3개의 반도체 재료층을 포함하는 실시형태에서, 제1 반도체 재료층(92A)이 퇴적될 수 있고, 제2 반도체 재료층(92B)은 제1 반도체 재료층(92A) 위에 퇴적될 수 있고, 제3 반도체 재료층(92C)은 제2 반도체 재료층(92B) 위에 퇴적될 수 있다.
도 12e는 제1 나노구조(52)의 측벽이 오목하고 제1 내부 스페이서(90)의 외부 측벽이 오목한 일 실시형태를 도시하고 있다. 제1 내부 스페이서(90)는 제2 나노구조(54)의 측벽으로부터 리세싱된다. 도 12e에 도시하는 바와 같이, 에피택셜 소스/드레인 영역(92)은 제1 내부 스페이서(90)와 접촉하여 형성될 수 있다. 에피택셜 소스/드레인 영역은 제2 나노구조(54)의 측벽을 지나 연장될 수 있다.
도 13a와 도 13b에서, 제1 층간 유전체(ILD)(96)가 도 12a와 도 12b에 도시하는 구조 위에 퇴적된다. 제1 ILD(96)는 유전체 재료로 형성될 수 있고, CVD, 플라즈마 강화 CVD(PECVD), 또는 FCVD 등의 임의의 적절한 방법으로 퇴적될 수 있다. 유전체 재료는 PSG(Phospho-Silicate glass), BSG(Boro-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass), USG(un-doped Silicate Glass) 등을 포함할 수 있다. 임의의 조건에 맞는 공정에 의해 형성된 기타 절연성 재료도 사용할 수 있다. 일부 실시형태에서, CESL(contact etch stop layer)(94)이 제1 ILD(96)과 에피택셜 소스/드레인 영역(92), 마스크(78), 및 제1 스페이서(81) 사이에 배치된다. CESL(94)는 위에 있는 제1 ILD(96)의 재료와는 상이한 에칭 속도를 갖는, 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은, 유전체 재료를 포함할 수 있다.
도 14a와 도 14b에서, 제1 ILD(96)의 상면을 더미 게이트(76) 또는 마스크(78)의 상면과 같은 높이가 되게 하기 위해 CMP 등의 평탄화 공정이 행해질 수 있다. 평탄화 공정은 더미 게이트(76) 상의 마스크(78)와, 마스크(78)의 측벽을 따르는 제1 스페이서(81)의 부분도 제거할 수 있다. 평탄화 공정 후에, 더미 게이트(76), 제1 스페이서(81), 및 제1 ILD(96)의 상면들은 공정 변동 내에서 같은 높이이다. 따라서, 더미 게이트(76)의 상면이 제1 ILD(96)를 통해 노출된다. 일부 실시형태에서는, 마스크(78)가 잔류할 수도 있는데, 이 경우 평탄화 공정은 제1 ILD(96)의 상면을 마스크(78) 및 제1 스페이서(81)의 상면들과 같은 높이로 한다.
또한, 도 14a와 도 14b에서, 제1 ILD(96) 및 CESL(94)는 에칭백되고 보호층(97)이 제1 ILD(96) 및 CESL(94) 위에 형성된다. 제1 ILD(96) 및 CESL(94)은 RIE, NBE 등의 이방성 에칭 공정 또는 습식 에칭 공정 등의 등방성 에칭 공정을 사용하여 에칭백된다. 그런 다음 보호층(97)은 CVD, PECVD, ALD, 스퍼터링 등을 사용하여 형성된 구조 위에 퇴적되고 CMP 등의 공정을 이용해 평탄화될 수 있다. 도 14a와 도 14b에 도시하는 바와 같이, 보호층(97)의 평탄화의 결과로, 보호층(97)의 상면은 제1 스페이서(81), 제2 스페이서(83) 및 더미 게이트(76)의 상면들과 같은 높이일 수 있다. 보호층(97)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, 실리콘 산탄질화물, 실리콘 탄질화물, 이들의 다층의 조합 등과 같은 재료로 형성될 수 있다. 보호층(97)은 제1 ILD(96)와 CESL(94)를 후속의 에칭 공정으로부터 보호하기 위해 제1 ILD(96) 및 CESL(94) 위에 형성될 수 있다.
도 15a와 도 15b에서, 더미 게이트(76)와, 존재한다면 마스크(78)는 하나 이상의 에칭 단계에서 제거되어, 제2 리세스(98)가 형성된다. 제2 리세스(98) 내의 더미 게이트 유전체층(71)의 부분도 제거될 수 있다. 일부 실시형태에서, 더미 게이트(76)와 더미 게이트 유전체(71)는 이방성 건식 에칭 공정에 의해 제거된다. 예를 들면, 에칭 공정은 보호층(97), 제1 스페이서(81), 제2 스페이서(83), 나노구조(55), 또는 STI 영역(68)보다 더 빠른 속도로 더미 게이트(76)를 선택적으로 에칭하는 반응 가스를 사용한 건식 에칭 공정을 포함할 수 있다. 제2 리세스(98) 각각은 후속으로 완성되는 나노-FET에서 채널 영역으로 기능하는 나노구조(55)의 부분을 노출시키고 그리고/또는 덮는다. 채널 영역으로서 기능하는 나노구조(55)의 부분은 에피택셜 소스/드레인 영역(92)의 이웃하는 쌍들 사이에 배치된다. 제거 중에, 더미 게이트(76)가 에칭될 때에, 더미 게이트 유전체(71)는 에칭 정지층으로서 이용될 수 있다. 그런 다음, 더미 게이트 유전체(71)는 더미 게이트(76)의 제거 후에 제거될 수 있다.
도 16a 및 도 16b에서, 제1 나노구조(52)가 제거되어 제2 리세스(98)를 연장시킨다. 제1 나노구조(52)는 제1 나노구조(52)의 재료에 선택적인 에칭제를 사용하는 습식 에칭 등과 같은 등방성 에칭 공정을 수행함으로써 제거될 수 있고, 제2 나노구조(54), 기판(50), 및 STI 영역(68)은 제1 나노구조(52)에 비교해 상대적으로 에칭되지 않는 상태이다. 제1 나노구조(52)가 예컨대 SiGe를 포함하고 제2 나노구조(54A-54C)가 예컨대 Si 또는 SiC를 포함하는 실시형태에서는 수산화테트라메틸암모늄(TMAH), 수산화암모듐(NH4OH) 등이 제1 나노구조(52)를 제거하는 데 사용될 수 있다.
도 17a 내지 도 23h에서, 게이트 유전체층과 게이트 전극이 제2 리세스(98)에서 대체 게이트를 위해 형성된다. n타입 영역(50N)에 형성되는 게이트 전극은 임계 전압(Vt) 승압을 제공하는 반응 방지층을 포함한다. n타입 일함수층이 반응 방지층 위에 형성되고 p타입 일함수층이 반응 방지층 및 n타입 일함수층 위에 형성되어 이들을 덮는다. 그런 다음 금속 캡층이 p타입 일함수층 위에 형성된다. 반응 방지층을 덮는 p타입 일함수층을 형성하면 금속 캡층이 선택적으로 퇴적되게 할 수 있다. 금속 캡층은 게이트 저항을 줄인다. 이에 디바이스 성능이 향상될 수 있다.
n타입 영역(50N) 및 p타입 영역(50P)에서의 게이트 유전체층의 형성은 각 영역 내의 게이트 유전체가 동일 재료로 형성되도록 동시에 이루어질 수 있다. 게이트 전극의 형성도 각 영역 내의 게이트 전극이 동일한 재료로 형성되도록 동시에 이루어질 수 있다. 일부 실시형태에서, 각 영역 내의 게이트 유전체층은 별개 공정에 의해 형성될 수도 있고 그래서 게이트 유전체층이 상이한 재료일 수도 또/또는 상이한 수의 층을 가질 수도 있다. 각 영역 내의 게이트 전극도 별개 공정에 의해 형성될 수 있고 그래서 게이트 전극이 상이한 재료일 수도 또/또는 상이한 수의 층을 가질 수도 있다. 별개의 공정을 이용할 때에 적절한 영역을 마스킹하고 에칭하는 데 다양한 마스킹 단계를 사용할 수 있다. 이하의 설명에서는, n타입 영역(50N)의 게이트 전극 및 p타입 영역(50P)의 게이트 전극 중 적어도 일부가 별도로 형성된다.
도 17a와 도 17b에서, 게이트 유전체층(100)이 n타입 영역(50N) 및 p타입 영역(50P)에서 제2 리세스(98)에 등각으로 퇴적된다. 게이트 유전체층(100)은 핀(66)의 상면 및 측면 상에 그리고 제2 나노구조(54)의 상면, 측면, 및 바닥면 상에 형성될 수 있다. 또한 게이트 유전체층(100)은 보호층(97), 제2 스페이서(83), 및 STI 영역(68)의 상면들 상에; 제1 스페이서(81)의 상면 및 측면 상에; 그리고 제1 내부 스페이서(90)의 측벽 상에 퇴적될 수 있다. 게이트 유전체층(100)은 산화물, 금속 산화물 등, 또는 이들의 조합과 같은 하나 이상의 유전체층을 포함한다. 일부 실시형태에서, 게이트 유전체층(100)은 제1 게이트 유전체층(예컨대, 실리콘 산화물 등을 포함) 및 제1 게이트 유전체층 위의 제2 게이트 유전체층(예컨대, 금속 산화물 등을 포함)을 포함할 수 있다. 일부 실시형태에서, 제2 게이트 유전체층은 하이-k 유전체 재료를 포함한다. 이들 실시형태에서, 제2 게이트 유전체층은 약 7.0보다 높은 k 값을 가질 수 있고, 하프늄, 알루미늄, 지르코늄, 란탄, 망간, 바륨, 티탄, 납 및 이들의 조합의 규산염 또는 금속 산화물을 포함할 수 있다. 일부 실시형태에 있어서, 제1 게이트 유전체층은 계면층이라고 칭해질 수 있고, 제2 게이트 유전체층은 하이-k 게이트 유전체층이라고 칭해질 수 있다.
게이트 유전체층(100)의 구조는 n타입 영역(50N) 및 p타입 영역(50P)에서 동일하거나 상이할 수 있다. 예를 들어, 게이트 유전체층(100)을 n타입 영역(50)에 형성하는 동안 p타입 영역(50P)은 마스킹되거나 노출될 수 있다. p타입 영역(50P)이 노출되는 실시형태에서는, 게이트 유전체층(100)이 p타입 영역(50P)에 동시에 형성될 수 있다. 게이트 유전체층(100)의 형성 방법은 분자빔 퇴적(MBD), ALD, CVD, PVD 등을 포함할 수 있다.
도 18a 및 도 18b에서, 제1 전도성 재료(102)가 n타입 영역(50N) 내의 게이트 유전체층(100) 위에 등각으로 퇴적된다. 제1 전도성 재료(102)가 n타입 영역(50N)에 퇴적되는 동안 p타입 영역(50P)은 마스킹될 수 있다. 일부 실시형태에서, 제2 전도성 재료(102)는 AlCu, TiAlC, TiAlN, TiAl, Al, TaAl, TaAlC, Ti, Al, Mg, Zn, 기타 적절한 n타입 일함수 재료, 이들의 조합 등을 포함할 수 있는 n타입 일함수층이다. 일부 실시형태에 있어서, 제1 전도성 재료(102)는 알루미늄계 재료를 포함할 수 있다. 제1 전도성 재료(102)는 ALD, CVD, PVD 등에 의해 퇴적될 수 있다. 제1 전도성 재료(102)는 약 1 nm 내지 약 4 nm 범위의 두께로 퇴적될 수 있다.
일부 실시형태에서, 반응 방지층(104)을 퇴적하기 전에 제1 전도성 재료(102) 위에 중간층(별도로 도시하지 않음)이 형성될 수 있다. 중간층은 배리어층, 확산층, 어드히젼층, 이들의 조합 또는 다층 등을 포함할 수 있다. 일부 실시형태에서, 중간층은 염소(Cl) 등을 포함할 수 있다. 중간층은 ALD, CVD, PVD 등에 의해 퇴적될 수 있다.
또한, 도 18a 및 도 18b에서, 반응 방지층(104)이 n타입 영역(50N) 내의 제1 전도성 재료(102) 위에 등각으로 퇴적된다. 반응 방지층(104)이 n타입 영역(50N)에 퇴적되는 동안 p타입 영역(50P)은 마스킹될 수 있다. 반응 방지층(104)은 제1 전도성 재료(102)를 산화로부터 보호할 수 있다. 반응 방지층(104)은 제1 전도성 재료(102)의 재료와는 상이한 재료로 형성될 수 있다. 일부 실시형태에서, 반응 방지층(104)은 유전체 재료를 포함할 수 있다. 일부 실시형태에서, 반응 방지층(104)은 실리콘계 재료를 포함할 수 있다. 일부 실시형태에서, 반응 방지층(104)은 실리콘(Si), 실리콘 산화물(SiOx), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN), 실리콘 탄화물(SiC), 이들의 조합 또는 다층 등을 포함할 수 있다. 그러나, 임의의 적절한 재료가 사용될 수도 있다. 반응 방지층(104)은 ALD, CVD, PVD 등과 같은 임의의 적절한 퇴적 공정을 사용하여 형성될 수 있다. 반응 방지층(104)은 약 0.3 nm 내지 약 5 nm 범위의 두께로 퇴적될 수 있다. 반응 방지층(104)의 두께는 제1 전도성 재료(102)의 두께의 10% 내지 50%일 수 있다. 이 비율은 공간 절약을 가능하게 하면서 제1 전도성 재료(102)의 산화를 방지하거나 감소시키는 데에도 여전히 효과적이다.
일부 실시형태에서, 반응 방지층(104)은 중간에 형성되는 디바이스의 이동 없이 제1 전도성 재료(102)의 형성에 이어서 인시추로 형성될 수 있다. 이에, 반응 방지층(104)은 공정 챔버와 같은 퇴적 툴 또는 장치의 진공 상태의 파괴 없이 제1 전도성 재료(102) 상에 형성될 수 있다. 일부 실시형태에서, 중간에 형성되는 디바이스는 진공 상태의 파괴 없이 동일한 툴 내의 다른 진공 챔버로 이동할 수 있다. 진공이 유지되기 때문에, 제1 전도성 재료(102)의 산화는 제거되거나 사실상 저감될 수 있다.
반응 방지층(104)을 포함하면 n타입 영역(50N)에서 게이트 전극을 위한 임계 전압 승압을 제공하여, 임계 전압이 제1 전도성 재료(102)의 더 얇은 두께에서 적절하게 조절될 수 있다. 이에 후속으로 형성되는 금속 충전물을 퇴적할 공간이 더 커질 수 있다. 예를 들어, 일부 실시형태에서, 제1 전도성 재료(102)의 두께와 반응 방지층(104)의 두께의 조합은 반응 방지층(104) 없는 동일하거나 유사한 임계 전압을 나타내는 제1 전도성 재료의 동일한 두께의 50% 내지 80%일 수 있다.
도 19a와 도 19b에서, 제1 마스크층(106)이 반응 방지층(104) 위에서 제2 리세스(98)에 형성된다. 제1 마스크층(106)은 스핀온코팅 등에 의해 퇴적될 수 있다. 제1 마스크층(106)은 폴리(메틸)아크릴레이트, 폴리(말레이미드), 노볼락, 폴리(에테르), 이들의 조합 등과 같은 폴리머 재료를 포함할 수 있다. 일부 실시형태에서, 제1 마스크층(114)은 하부 반사방지 코팅(BARC) 재료일 수도 있다. 도 19a와 도 19b에 도시하는 바와 같이, 제1 마스크층(106)은 수직으로 인접한 제2 나노구조들(54) 사이에서 연장되고 제2 나노구조(54)와 핀(66) 사이에서 연장되는 제2 리세스(98)의 부분을 충전할 수 있다.
제1 마스크층(106)이 퇴적된 후에, 제1 마스크층(106)은 제1 마스크층(106)의 상면이 보호층(97)의 상면 아래에 그리고 제2 나노구조(54)의 상면 위에 있도록 에칭백될 수 있다. 제1 마스크층(106)은 등방성 에칭 공정(예컨대, 습식 에칭 공정), 이방성 에칭 공정(예컨대, 건식 에칭 공정), 이들의 조합 등과 같은 하나 이상의 에칭 공정에 의해 에칭될 수 있다. 제1 마스크층(106)은 제1 마스크층(106)의 재료에 대해 선택적인(예컨대, 반응 방지층(104)의 재료보다 더 빠른 속도로 제1 마스크층(106)의 재료를 에칭하는) 에칭 공정을 사용하여 에칭백될 수 있다. 제1 마스크층(106)의 상면은 제2 나노구조(54C)의 상면 위에서 약 5 nm 내지 약 20 nm 범위의 거리(D1)를 두고 배치될 수 있다. 제1 스페이서(81), 제2 스페이서(83), 및 보호층(97)의 상면들은 제2 나노구조(54C)의 상면 위에서 약 25 nm 내지 약 120 nm 범위의 거리(D2)를 두고 배치될 수 있다. 거리(D1) 대 거리(D2)의 비는 약 5 내지 약 24의 범위일 수 있다.
도 20a 및 도 20b에서, 반응 방지층(104)과 제1 전도성 재료(102)가 에칭된다. 반응 방지층(104) 및 제1 전도성 재료(102)는 등방성 에칭 공정(예컨대, 습식 에칭 공정), 이방성 에칭 공정(예컨대, 건식 에칭 공정), 이들의 조합 등과 같은 하나 이상의 에칭 공정에 의해 에칭될 수 있다. 일부 실시형태에서, 반응 방지층(104)은 제1 마스크층(106)을 마스크로서 사용하는 제1 에칭 공정에 의해 에칭될 수 있다. 제1 에칭 공정은 제1 전도성 재료(102)의 상면 및 측벽 부분을 노출시킬 수 있다. 그런 다음 제1 전도성 재료(102)는 반응 방지층(104) 및 제2 마스크층(106)을 마스크로서 사용하는 제2 에칭 공정에 의해 에칭될 수 있다. 일부 실시형태에서, 제1 에칭 공정 및 제2 에칭 공정은 등방성 습식 에칭 공정일 수 있다. 일부 실시형태에서, 반응 방지층(104)과 제1 전도성 재료(102)는 동시에 에칭될 수 있다. 도 20b에 도시하는 바와 같이, 반응 방지층(104) 및 제1 전도성 재료(102)는, 반응 방지층(104) 및 제1 전도성 재료(102)의 상면들이 제1 마스크층(106)의 상면과 그리고 서로 같은 높이가 되도록 에칭될 수 있다. 일부 실시형태에서, 반응 방지층(104) 및 제1 전도성 재료(102)의 상면들은 상이한 높이로 배치될 수도 있다.
도 20c 및 도 20d는 제1 전도성 재료(102) 및 반응 방지층(104)이 에칭백되어 제1 스페이서(81) 및 제2 스페이서(83)에 인접한 평면형 영역을 형성하는 일 실시형태를 도시한다. 일부 실시형태에서, 제1 전도성 재료(102)는 반응 방지층(104)의 퇴적 전에 에칭백될 수 있고, 반응 방지층(104)이 퇴적될 수 있고, 제1 마스크층(106)이 형성되어 반응 방지층(104)을 에칭하는 데 사용될 수 있다. 도 20c에 도시하는 바와 같이, 반응 방지층(104)의 상면은 제1 마스크층(106)의 상면과 같은 높이일 수 있다. 도 20d에 도시하는 바와 같이, 제1 전도성 재료(102) 및 반응 방지층(104)의 상면들은 편평할 수 있고 게이트 유전체층(100)의 양 측면 사이에서 연장될 수 있다. 반응 방지층(104)의 상면은 제1 전도성 재료(102)의 상면보다 높게 배치될 수 있다.
도 21a 및 도 21b에 있어서, n타입 영역(50N)에서 제1 마스크층(106)이 제거되고 제2 전도성 재료(108)가 반응 방지층(104), 제1 전도성 재료(102), 및 게이트 유전체층(100) 위에 형성된다. 도 21c 및 도 21d에 있어서, p타입 영역(50P)에서 제2 전도성 재료(108)가 게이트 유전체층(100) 위에 형성된다. 도 21a 및 도 21b는 n타입 영역(50N)을 도시하고, 도 21c 및 도 21d는 p타입 영역(50P)을 도시한다. 제1 마스크층(106)은 플라즈마 애싱, 이방성 또는 등방성 에칭과 같은 에칭 공정 등에 의해 제거될 수 있다.
제2 전도성 재료(108)는 제2 리세스(98)를 충전하고 보호층(97) 상의 게이트 유전체층(100) 위로 연장될 수 있다. 제2 전도성 재료(108)는 ALD, CVD, PVD 등과 같은 공정에 의해 등각으로 퇴적될 수 있다. 일부 실시형태에서, 제2 전도성 재료(108)는 W, Cu, TiN, Ti, Pt, Ta, TaN, Co, Ni, TaC, TaCN, TaSiN, TaSi2, NiSi2, Mn, Zr, ZrSi2, TaN, Ru, Mo, MoSi2, WN, WCN, 다른 금속 산화물, 금속 질화물, 금속 규산염, 전이 금속 산화물, 전이 금속 질화물, 전이 금속 규산염, 금속의 산질화물, 금속 알루미산염, 지르코늄 규산염, 지르코늄 알루민산염, 다른 적절한 n타입 일함수 재료, 이들의 조합 등을 포함할 수 있다. 제2 리세스(98)의 충전 후에, CMP와 같은 평탄화 공정이 제2 전도성 재료(108)의 과량 부분을 제거하기 위해 수행될 수 있는데, 과량 부분은 보호층(97), 제1 스페이서(81), 및 제2 스페이서(83)의 상면들 위에 있다. p타입 영역(50P)의 제2 전도성 재료(108)의 바닥면은 n타입 영역(50N)의 제1 전도성 재료(102)의 바닥면과 같은 높이이고 n타입 영역(50N)의 제2 전도성 재료(108)의 바닥면 아래에 있을 수 있다.
도 21a 및 도 21b에 도시하는 바와 같이, 제2 전도성 재료(108)가 제1 전도성 재료(102) 및 반응 방지층(104)의 상면들 상에 퇴적될 수 있다. 제2 전도성 재료(108)는 반응 방지층(104)을 덮을 수 있다. 후속해서, 전도성 캡 재료가 제2 전도성 재료(108) 위에 선택적으로 퇴적될 수 있다. 반응 방지층(104)이 유전체 재료로 형성되기 때문에, 반응 방지층(104)은 전도성 캡 재료의 선택적 퇴적을 저지할 수 있다. 제2 전도성 재료(108)를 반응 방지층(104) 위에 형성하면 게이트 저항을 줄이는 데 사용되는 전도성 캡 재료의 후속 퇴적을 지원하여, 임계 전압을 승압시키는 반응 방지층(104)을 제공한다. 이것이 디바이스 성능을 향상시킨다.
일부 실시형태에서, 제2 전도성 재료(108)와 하부의 구조 사이에서 어드히젼을 높이기 위해 제2 전도성 재료(108)를 형성하기 전에 글루층(별도로 도시하지 않음)이, n타입 영역(50N)에서 반응 방지층(104), 제1 전도성 재료(102), 및 게이트 유전체층(100) 위에 그리고 p타입 영역(50P)에서 게이트 유전체층(100) 위에 퇴적될 수 있다. 또한 글루층은 제2 전도성 재료(108)와 하부의 구조 사이에서 확산을 방지할 수 있다. 글루층은 어드히젼을 도모하고 확산을 방지할 수 있는 임의의 조건에 맞는 재료를 포함할 수 있다. 예를 들어, 글루층은 ALD, CVD, PVD 등에 의해 퇴적될 수 있는, 티탄 질화물, 티탄 알루미나이드, 티탄 알루미늄 질화물, 실리콘 도핑된 티탄 질화물, 탄탈 질화물 등과 같은 금속 또는 금속 질화물로 형성될 수 있다.
도 22a 내지 도 22e에서, 제1 스페이서(81), 제2 스페이서(83), 게이트 유전체층(100), 및 제2 전도성 재료(108)은 제3 리세스(110)를 형성하기 위해 에칭백된다. 도 22a, 도 22b, 및 도 22e는 다양한 실시형태에 따른 n타입 영역(50N)을 도시하고, 도 22c 및 도 22d는 p타입 영역(50P)을 도시한다. 제1 스페이서(81), 제2 스페이서(83), 게이트 유전체층(100), 및 제2 전도성 재료(108)는 등방성 에칭 공정(예컨대, 습식 에칭 공정), 이방성 에칭 공정(예컨대, 건식 에칭 공정) 등과 같은 적절한 에칭 공정을 사용하여 에칭될 수 있다. 일부 실시형태에서, 제1 스페이서(81), 제2 스페이서(83), 게이트 유전체층(100), 및 제2 전도성 재료(108)는 제1 스페이서(81), 제2 스페이서(83), 게이트 유전체층(100), 및 제2 전도성 재료(108) 각각의 높이를 제어하기 위해 다중 선택적 에칭 공정에 의해 에칭될 수 있다. 도 22a 내지 도 22e에 도시하는 실시형태에 있어서, n타입 영역(50N) 내의 제2 전도성 재료(108)의 상면은 p타입 영역(50P) 내의 제2 전도성 재료(108)의 상면과 같은 높이일 수 있다. p타입 영역(50P)의 제2 전도성 재료(108)의 높이는 n타입 영역(50N)의 제1 전도성 재료(102), 반응 방지층(104), 및 제2 전도성 재료(108)의 조합 높이와 같을 수 있다.
도 22a 내지 도 22d에 도시하는 바와 같이, 제1 스페이서(81), 제2 스페이서(83), 게이트 유전체층(100), 및 제2 전도성 재료(108)는, 제1 스페이서(81) 및 제2 스페이서(83)의 상면들이 서로 같은 높이이고 서로 같은 높이인 게이트 유전체층(100) 및 제2 전도성 재료(108)의 상면들보다 높게 배치되도록 에칭될 수 있다. 제2 전도성 재료(108)은 도 22b에 도시하는 단면도에서 T자형일 수 있다. 도 22e에 도시하는 바와 같이, 제1 스페이서(81), 제2 스페이서(83), 게이트 유전체층(100), 및 제2 전도성 재료(108)는, 제1 스페이서(81), 제2 스페이서(83), 및 게이트 유전체층(100)의 상면들이 서로 같은 높이이고 제2 전도성 재료(108)의 상면보다 높게 배치되도록 에칭될 수도 있다. 제1 스페이서(81), 제2 스페이서(83), 및/또는 게이트 유전체층(100)의 상면들은 제2 전도성 재료(108) 및/또는 게이트 유전체층(100)의 상면들 위에서 약 0 nm 내지 약 10 nm 범위의 높이(H1)를 두고 배치될 수 있다. 높이(H1)는 게이트 저항을 줄이고 디바이스 성능을 향상시키는 데 사용될 수 있는, 후속으로 형성되는 전도성 캡 재료의 두께를 제어하는 데 사용될 수 있다.
도 23a 내지 도 23h에서, 전도성 캡 재료(112)가 제2 전도성 재료(108) 위에서 제3 리세스(110)에 형성된다. 도 23a, 도 23b, 및 도 22e 내지 도 23h는 다양한 실시형태에 따른 n타입 영역(50N)을 도시하고, 도 23c 및 도 23d는 p타입 영역(50P)을 도시한다. 전도성 캡 재료(112)는 선택적 퇴적 공정에 의해 형성될 수 있다. 예를 들어, 전도성 캡 재료(112)는 ALD 등과 같은 공정을 사용하여 제2 전도성 재료(108) 상에 선택적으로 퇴적될 수 있다. 일부 실시형태에서, 제2 전도성 재료(108)는 게이트 유전체층(100)의 상면 위로도 연장될 수 있다. 일부 실시형태에서, 전도성 캡 재료(112)는 텅스텐(W), 코발트(Co), 루테늄(Ru) 등과 같은 전도성 재료를 포함할 수 있다.
도 23a 및 도 23b에 도시하는 바와 같이, 전도성 캡 재료(112)는 제2 전도성 재료(108) 위에 퇴적될 수 있는데, 제2 전도성 재료(108)는 전도성 캡 재료(112)를 반응 방지층(104)으로부터 분리시킨다. 반응 방지층(104)이 유전체 재료로 형성되기 때문에, 반응 방지층(104)은 전도성 캡 재료(112)의 선택적 퇴적을 저지할 수 있다. 이와 같이, 제2 전도성 재료(108)는 반응 방지층(104) 위에 퇴적되어 반응 방지층(104)을 덮을 수 있다. 이것은 전도성 캡 재료(112)의 퇴적을 지원하여 전도성 캡 재료(112)의 퇴적에서 기인하는 디바이스 결함을 줄이고 비용을 절감한다.
전도성 캡 재료(112)가 텅스텐을 포함하는 실시형태에서, 전도성 캡 재료(112)는 텅스텐 염화물(WCl5) 전구체, 수소(H2) 환원 가스, 및 아르곤(Ar) 캐리어 가스를 사용하여 약 300℃ 내지 약 500℃ 범위의 온도 및 약 10 Torr 내지 약 50 Torr 범위의 공정 압력에서 퇴적될 수 있다. 텅스텐 염화물 전구체는 약 100℃ 내지 약 150℃ 범위의 온도에서 공급될 수 있다. 전도성 캡 재료(112)는 약 2 nm 내지 약 5 nm 범위의 두께(T1)로 퇴적될 수 있다. 일부 실시형태에서, 전도성 캡 재료(112)는 약 0.5% 내지 약 5% 범위의 원자 농도를 가진 염소를 더 포함할 수 있다. n타입 영역(50N)의 게이트 유전체층(100), 제1 전도성 재료(102), 반응 방지층(104), 제2 전도성 재료(108), 및 전도성 캡 재료(112)와 p타입 영역(50P)의 게이트 유전체층(100), 제2 전도성 재료(108), 및 전도성 캡 재료(112)를 "게이트 구조"로 총칭할 수 있다. n타입 영역(50N)의 제1 전도성 재료(102), 반응 방지층(104), 제2 전도성 재료(108), 및 전도성 캡 재료(112)와 p타입 영역(50P)의 제2 전도성 재료(108), 및 전도성 캡 재료(112)를 "게이트 전극"으로 총칭할 수 있다. 전술한 두께를 갖는 전도성 캡 재료(112)를 포함하면 게이트 구조의 저항을 줄여서 디바이스 성능을 향상시킬 수 있다.
도 23a 내지 도 23d에 도시하는 바와 같이, 전도성 캡 재료(112)는 제2 스페이서(83)의 양 측면 사이에서 게이트 유전체층(100) 및 제2 전도성 재료(108)의 상면들을 따라 연장될 수 있다. n타입 영역(50N) 및 p타입 영역(50P) 내의 전도성 캡 재료의 상면들은 서로 같은 높이일 수 있고 제1 스페이서(81) 및 제2 스페이서(83)의 상면들과 같은 높이일 수 있다. 도 23e에 도시하는 실시형태에서, 게이트 유전체층(100)의 상면은 제2 스페이서(83) 및 제1 스페이서(81)의 상면들과 같은 높이이고 제2 전도성 재료(108)의 상면보다 높다. 전도성 캡 재료(112)는 게이트 유전체층(100)의 양 측면 사이에서 제2 전도성 재료(108)의 상면을 따라 연장된다. 도 23f에 도시하는 실시형태에서, 제2 전도성 재료(108) 및 게이트 유전체층(100)의 상면들은 제2 스페이서(83) 및 제1 스페이서(81)의 상면들과 같은 높이일 수 있다. 전도성 캡 재료(112)는 제2 전도성 재료(108) 및 게이트 유전체층(100)의 상면들을 따라 연장될 수 있고, 제2 스페이서(83) 및 제1 스페이서(81)의 상면들은 전도성 캡 재료(112)가 없을 수도 있다. 일부 실시형태에서, 전도성 캡 재료(112)는 CESL(94)의 양 측면 사이에서 제2 스페이서(83) 및 제1 스페이서(81)의 상면들을 따라서도 연장될 수 있다.
도 23g에 도시하는 실시형태에서는 반응 방지층(104)이 생략된다. 반응 방지층(104)은, 제1 전도성 재료(102)가 충분한 두께를 갖고 제1 전도성 재료(102)가 상대적으로 낮은 산화 가능성을 갖는 재료로 형성되거나, 반응 방지층(104) 없이도 임계 전압이 달리 충분히 높은 실시형태에서는 생략될 수 있다. 도 23h는 반응 방지층(104) 및 제1 전도성 재료(102)가 제2 스페이서(83)의 양 측면 사이에서 연장되는, 도 20c 및 도 20d의 실시형태를 도시한다. 도 23h에 도시하는 바와 같이, 제1 전도성 재료(102), 반응 방지층(104), 및 제2 전도성 재료(108)은 서로 같은 폭을 갖는다. 도 23g 및 도 23h의 실시형태에서, 전도성 캡 재료(112)는 제2 스페이서(83)의 양 측면 사이에서 게이트 유전체층(100) 및 제2 전도성 재료(108)의 상면들을 따라 연장될 수 있다.
도 24a 및 도 24b에서, 제2 ILD(114)가 보호층(97), 제1 스페이서(81), 제2 스페이서(83), CESL(94), 및 전도성 캡 재료(112) 위에 퇴적되어 리세스(110)를 충전한다. 도 24a 및 도 24b는 n타입 영역(50N)을 도시하지만, 제2 ILD(114)은 p타입 영역(50P) 위에도 형성될 수 있다. 일부 실시형태에서, 제2 ILD(114)은 유동성 CVD 방법에 의해 형성되는 유동성 막이다. 일부 실시형태에서, 제2 ILD(114)은 PSG, BSG, BPSG, USG 등과 같은 유전체 재료로 형성될 수 있고, CVD 및 PECVD 등과 같은 임의의 적절한 방법으로 퇴적될 수 있다. 제2 ILD(114)이 퇴적된 후에, 제2 ILD(114)은 평탄화되고 보호층(97)은 제거된다. 제2 ILD(114)은 CMP와 같은 공정에 의해 평탄화될 수 있다. 제1 ILD(96) 및 CESL(94) 위에 배치된 제2 ILD(114)의 부분은 제거될 수 있고, 평탄화의 결과로, 제1 ILD(96) 및 CESL(94)의 상면들은 제2 ILD(114)의 상면과 같은 높이일 수 있다. 평탄화 공정은 보호층(97)도 제거할 수 있다.
도 25a와 도 25b에서, 제2 ILD(114), 제1 ILD(96), 및 CESL(94)는 에피택셜 소스/드레인 영역(92) 및 전도성 캡 재료(112)의 표면을 노출시키는 제4 리세스(116)를 형성하도록 에칭된다. 도 25a 및 도 25b는 n타입 영역(50N)을 도시하지만, 제4 리세스(116)는 p타입 영역(50P)에도 형성될 수 있다. 제4 리세스(116)는 RIE, NBE 등과 같은 이방성 에칭 공정을 사용한 에칭에 의해 형성될 수 있다. 일부 실시형태에서, 제4 리세스(116)는 제1 에칭 공정을 사용하여 제2 ILD(114) 및 제1 ILD(96)을 통해 에칭될 수 있고 이어서 제2 에칭 공정을 사용하여 CESL(94)를 통해 에칭될 수 있다. 포토레지스트와 같은 마스크가 제1 ILD(96), CESL(94), 및 제2 ILD(114) 위에 형성되고 패터닝되어 제1 에칭 공정 및 제2 에칭 공정으로부터 제1 ILD(96), CESL(94), 및 제2 ILD(114)의 부분을 마스킹할 수 있다. 일부 실시형태에서, 에칭 공정은 과에칭할 수 있고, 그래서 제4 리세스(116)가 에피택셜 소스/드레인 영역(92) 및/또는 전도성 캡 재료(12) 내로 연장되고, 제4 리세스(116)의 바닥부는 에피택셜 소스/드레인 영역(92) 및/또는 전도성 캡 재료(112)와 같은 높이이거나(예컨대, 동일한 높이이거나 기판(50)으로부터 동일한 거리를 가지거나) 이들보다 낮을 수 있다(예컨대, 기판(50)에 더 가까울 수 있다). 도 25b는 제4 리세스(116)가 동일 단면에서 에피택셜 소스/드레인 영역(92) 및 게이트 구조를 노출시키는 것으로 도시하고 있지만, 일부 실시형태에서, 에피택셜 소스/드레인 영역(92) 및 게이트 구조는 상이한 단면에서 노출되어 후속으로 형성되는 컨택의 단락 우려를 줄일 수 있다. 제4 리세스(116)가 형성된 후에, 규화물 영역(118)이 에피택셜 소스/드레인 영역(92) 위에 형성된다. 일부 실시형태에서는, 규화물 영역(118)은, 먼저 하부 에피택셜 소스/드레인 영역(92)의 반도체 재료(예컨대, 실리콘, 실리콘 게르마늄, 게르마늄 등)과 반응하여 규화물 또는 게르마늄화물 영역을 형성할 수 있는, 니켈, 코발트, 티탄, 탄탈, 백금, 텅스텐, 다른 귀금속, 다른 내화성 금속, 희토류 금속 또는 이들의 합금 등의 금속(별도로 도시하지 않음)을 에피택셜 소스/드레인 영역(92)의 노출된 부분 위에 퇴적한 다음, 열 어닐 공정을 수행하여 규화물 영역(118)을 형성함으로써, 형성된다. 퇴적된 금속의 미반응 부분은 이어서 예컨대 에칭 공정에 의해 제거된다. 규화물 영역(118)을 규화물 영역이라고 지칭하지만, 규화물 영역(118)은 게르마늄화물 영역 또는 실리콘 게르마늄화물 영역(예컨대, 규화물과 게르마늄화물을 포함하는 영역)일 수도 있다. 일 실시형태에서, 규화물 영역(118)은 TiSi를 포함하고, 약 2 nm 내지 약 10 nm 범의의 두께를 갖는다.
도 26a 및 도 26b에서, 소스/드레인 컨택(120) 및 게이트 컨택(122)이 제4 리세스(116)에 형성된다. 도 26a 및 도 26b는 n타입 영역(50N)을 도시하지만, 소스/드레인 컨택(120) 및 게이트 컨택(122)은 p타입 영역(50P)에도 형성될 수 있다. 소스/드레인 컨택(120) 및 게이트 컨택(122)는 각각 배리어층, 확산층, 및 충전재와 같은 하나 이상의 층을 포함할 수 있다. 예를 들어, 일부 실시형태에서, 소스/드레인 컨택(120) 및 게이트 컨택(122)은 각각 배리어층 및 배리어층 위의 전도성 재료를 포함한다. 소스/드레인 컨택(120) 및 게이트 컨택(122)는 각각 하부 전도성 피처(예컨대, 전도성 캡 재료(112) 및/또는 규화물 영역(118))에 전기적으로 결합된다. 게이트 컨택(122)은 게이트 구조의 전도성 캡 재료(112)에 전기적으로 결합되고, 소스/드레인 컨택(120)는 에피택셜 소스/드레인 영역(92) 위에서 규화물 영역(118)에 전기적으로 결합된다. 배리어층은 티탄, 티탄 질화물, 탄탈, 탄탈 질화물 등을 포함할 수 있다. 전도성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수 있다. CMP와 같은 평탄화 공정은, 소스/드레인 컨택(120) 및 게이트 컨택(122)의 상면들이 CESL(94), 제1 ILD(96), 및 제2 ILD(114)의 상면들과 같은 높이가 되도록 CESL(94), 제1 ILD(96), 및 제2 ILD(114)의 표면으로부터 과량의 재료를 제거하기 위해 수행될 수 있다.
실시형태들은 이하의 효과를 달성할 수 있다. 예를 들어, 반응 방지층(104)은 제1 전도성 재료(102)의 산화를 방지하고 반응 방지층(104)을 포함하는 디바이스의 임계 전압을 승압시키기 위해 제1 전도성 재료(102) 위에 포함될 수 있다. 그런 다음 제2 전도성 재료(108)가 반응 방지층(104)의 표면을 덮어서 전도성 캡 재료(112)가 선택적으로 퇴적될 수 있는 재료를 제공할 수 있다. 그리고 나서 전도성 캡 재료(112)는 게이트 저항을 줄이는 데에 사용될 수 있다. 임계 전압의 상승 및 게이트 저항의 감소는 동일한 반응 방지층(104) 및/또는 전도성 캡 재료(112)를 포함하는 반도체 디바이스의 성능을 향상시킬 수 있다.
일 실시형태에 따르면, 반도체 디바이스는, 반도체 기판 위의 게이트 구조 ― 상기 게이트 구조는 하이-k 유전체층을 포함함 ―; 상기 하이-k 유전체층 위의 n타입 일함수층; 상기 n타입 일함수층 위의 반응 방지층(anti-reaction layer) ― 상기 반응 방지층은 유전체 재료를 포함함 ―; 상기 반응 방지층 위의 p타입 일함수층 ― 상기 p타입 일함수층은 상기 반응 방지층의 상면을 덮음 ―; 및 상기 p타입 일함수층 위의 전도성 캡층을 포함한다. 일 실시형태에서, 상기 p타입 일함수층은 단면에서 볼 때에 T자형이다. 일 실시형태에서, 상기 반응 방지층은 실리콘을 포함한다. 일 실시형태에서, 상기 전도성 캡층은 텅스텐을 포함한다. 일 실시형태에서, 상기 하이-k 유전체층의 상면은 상기 p타입 일함수층의 상면과 같은 높이이다. 일 실시형태에서, 반도체 디바이스는 상기 게이트 구조에 인접한 게이트 스페이서를 더 포함하고, 상기 전도성 캡층은 상기 게이트 스페이서의 양 측면 사이에서 연장되고, 상기 게이트 스페이서의 상면은 상기 전도성 캡층의 상면과 같은 높이이다. 일 실시형태에서, 반도체 디바이스는 상기 게이트 구조에 인접한 게이트 스페이서를 더 포함하고, 상기 p타입 일함수층의 상면은 상기 하이-k 유전체층의 상면 및 상기 게이트 스페이서의 상면과 같은 높이이다.
다른 실시형태에 따르면, 반도체 디바이스는 n타입 영역 내의 제1 채널 영역; p타입 영역 내의 제2 채널 영역; 상기 제1 채널 영역 위의 제1 게이트 스택 ― 상기 제1 게이트 스택은 상기 제1 채널 영역 위의 제1 게이트 유전체층을 포함함 ―; 상기 제1 게이트 유전체층 위에 배치되고 상기 제1 게이트 유전체층과 접촉하는 n타입 금속층 ― 상기 n타입 금속층은 알루미늄을 포함함 ―; 상기 n타입 금속층 위의 유전체층; 상기 n타입 금속층 및 상기 유전체층 위의 제1 p타입 금속층; 상기 제1 p타입 금속층 위의 제1 금속 캡층; 상기 제2 채널 영역 위의 제2 게이트 스택 ― 상기 제2 게이트 스택은 상기 제2 채널 영역 위의 제2 게이트 유전체층을 포함함 ―; 상기 제2 게이트 유전체층 위에 배치되고 상기 제2 게이트 유전체층과 접촉하는 제2 p타입 금속층; 및 상기 제2 p타입 금속층 위의 제2 금속 캡층을 포함한다. 일 실시형태에서, 상기 n타입 금속층, 상기 유전체층, 및 상기 제1 p타입 금속층의 조합 높이는 상기 제2 p타입 금속층의 높이와 동일하다. 일 실시형태에서, 상기 유전체층 및 상기 제1 p타입 금속층은 상기 제1 게이트 유전체층과 접촉한다. 일 실시형태에서, 상기 유전체층은 실리콘을 포함한다. 일 실시형태에서, 상기 제1 금속 캡층 및 상기 제2 금속 캡층은 염소를 포함한다. 일 실시형태에서, 상기 제1 p타입 금속층의 상면은 상기 제2 p타입 금속층의 상면과 같은 높이이고, 상기 제2 p타입 금속층의 하면은 상기 제1 p타입 금속의 하면보다 낮다. 일 실시형태에서, 반도체 디바이스는 상기 제1 게이트 스택의 측벽을 따라 연장되는 제1 게이트 스페이서; 및 상기 제2 게이트 스택의 측벽을 따라 연장되는 제2 게이트 스페이서를 포함하고, 상기 제2 게이트 스페이서의 상면은 상기 제2 금속 캡층의 상면, 상기 제1 게이트 스페이서의 상면, 및 상기 제1 금속 캡층의 상면과 같은 높이이다.
또 다른 실시형태에 따르면, 방법은, 반도체 기판 위에 게이트 스택을 형성하는 단계 ― 상기 게이트 스택을 형성하는 단계는 상기 반도체 기판 위에 n타입 일함수층을 퇴적하는 단계를 포함함 ―; 상기 n타입 일함수층 위에 유전체층을 퇴적하는 단계; 상기 유전체층 위에 제1 마스크층을 형성하는 단계; 상기 n타입 일함수층 및 상기 유전체층을 에칭백하는 단계; 상기 n타입 일함수층 및 상기 유전체층 위에 p타입 일함수층을 퇴적하는 단계; 및 상기 p타입 일함수층 위에 금속 캡층을 선택적으로 퇴적하는 단계를 포함한다. 일 실시형태에서, 상기 금속 캡층은 텅스텐 염화물을 전구체로서 사용하는 원자층 퇴적에 의해 퇴적된다. 일 실시형태에서, 상기 n타입 일함수층 및 상기 유전체층은 상기 제1 마스크층을 마스크로서 사용하여 에칭백되고, 상기 제1 마스크층은 상기 p타입 일함수층을 퇴적하기 전에 제거된다. 일 실시형태에서, 방법은 상기 n타입 일함수층을 노출시키기 위해 상기 유전체층을 에칭백하는 단계를 더 포함하고, 상기 p타입 일함수층은 상기 n타입 일함수층 및 상기 유전체층과 접촉하여 퇴적된다. 일 실시형태에서, 방법은 희생성 게이트 스택에 인접하여 게이트 스페이서를 형성하는 단계; 상기 희생성 게이트 스택을 제거하여 제1 개구부를 형성하는 단계 ― 상기 게이트 스택은 상기 제1 개구부에 형성됨 ―; 상기 게이트 스페이서 및 상기 p타입 일함수층을 평탄화하는 단계; 및 상기 게이트 스페이서 및 상기 p타입 일함수층을 평탄화한 후에 상기 p타입 일함수층을 에칭백하는 단계를 더 포함한다. 일 실시형태에서, 방법은 상기 게이트 스페이서를 에칭백하는 단계를 더 포함하고, 상기 금속 캡층은 상기 게이트 스페이서의 양 측면 사이에 퇴적된다.
이상은 당업자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.
[부기]
1. 반도체 디바이스에 있어서,
반도체 기판 위의 게이트 구조를 포함하고,
상기 게이트 구조는:
하이-k 유전체층;
상기 하이-k 유전체층 위의 n타입 일함수층;
상기 n타입 일함수층 위의 반응 방지층(anti-reaction layer) ― 상기 반응 방지층은 유전체 재료를 포함함 ―;
상기 반응 방지층 위의 p타입 일함수층 ― 상기 p타입 일함수층은 상기 반응 방지층의 상면을 덮음 ―; 및
상기 p타입 일함수층 위의 전도성 캡층을 포함하는, 반도체 디바이스.
2. 제1항에 있어서, 상기 p타입 일함수층은 단면에서 볼 때에 T자형인, 반도체 디바이스.
3. 제1항에 있어서, 상기 반응 방지층은 실리콘을 포함하는, 반도체 디바이스.
4. 제1항에 있어서, 상기 전도성 캡층은 텅스텐을 포함하는, 반도체 디바이스.
5. 제1항에 있어서, 상기 하이-k 유전체층의 상면은 상기 p타입 일함수층의 상면과 같은 높이인, 반도체 디바이스.
6. 제5항에 있어서, 상기 게이트 구조에 인접한 게이트 스페이서를 더 포함하고, 상기 전도성 캡층은 상기 게이트 스페이서의 양 측면 사이에서 연장되고, 상기 게이트 스페이서의 상면은 상기 전도성 캡층의 상면과 같은 높이인, 반도체 디바이스.
7. 제1항에 있어서, 상기 게이트 구조에 인접한 게이트 스페이서를 더 포함하고, 상기 p타입 일함수층의 상면은 상기 하이-k 유전체층의 상면 및 상기 게이트 스페이서의 상면과 같은 높이인, 반도체 디바이스.
8. 반도체 디바이스에 있어서,
n타입 영역 내의 제1 채널 영역;
p타입 영역 내의 제2 채널 영역;
상기 제1 채널 영역 위의 제1 게이트 스택 ― 상기 제1 게이트 스택은:
상기 제1 채널 영역 위의 제1 게이트 유전체층;
상기 제1 게이트 유전체층 위에 배치되고 상기 제1 게이트 유전체층과 접촉하는 n타입 금속층 ― 상기 n타입 금속층은 알루미늄을 포함함 ―;
상기 n타입 금속층 위의 유전체층;
상기 n타입 금속층 및 상기 유전체층 위의 제1 p타입 금속층; 및
상기 제1 p타입 금속층 위의 제1 금속 캡층을 포함함 ―; 및
상기 제2 채널 영역 위의 제2 게이트 스택 ― 상기 제2 게이트 스택은:
상기 제2 채널 영역 위의 제2 게이트 유전체층;
상기 제2 게이트 유전체층 위에 배치되고 상기 제2 게이트 유전체층과 접촉하는 제2 p타입 금속층; 및
상기 제2 p타입 금속층 위의 제2 금속 캡층을 포함함 ― 를 포함하는, 반도체 디바이스.
9. 제8항에 있어서, 상기 n타입 금속층, 상기 유전체층, 및 상기 제1 p타입 금속층의 조합 높이는 상기 제2 p타입 금속층의 높이와 동일한, 반도체 디바이스.
10. 제8항에 있어서, 상기 유전체층 및 상기 제1 p타입 금속층은 상기 제1 게이트 유전체층과 접촉하는, 반도체 디바이스.
11. 제8항에 있어서, 상기 유전체층은 실리콘을 포함하는, 반도체 디바이스.
12. 제8항에 있어서, 상기 제1 금속 캡층 및 상기 제2 금속 캡층은 염소를 포함하는, 반도체 디바이스.
13. 제8항에 있어서, 상기 제1 p타입 금속층의 상면은 상기 제2 p타입 금속층의 상면과 같은 높이이고, 상기 제2 p타입 금속층의 하면은 상기 제1 p타입 금속의 하면보다 낮은, 반도체 디바이스.
14. 제8항에 있어서,
상기 제1 게이트 스택의 측벽을 따라 연장되는 제1 게이트 스페이서; 및
상기 제2 게이트 스택의 측벽을 따라 연장되는 제2 게이트 스페이서를 더 포함하고, 상기 제2 게이트 스페이서의 상면은 상기 제2 금속 캡층의 상면, 상기 제1 게이트 스페이서의 상면, 및 상기 제1 금속 캡층의 상면과 같은 높이인, 반도체 디바이스.
15. 방법에 있어서,
반도체 기판 위에 게이트 스택을 형성하는 단계를 포함하고,
상기 게이트 스택을 형성하는 단계는:
상기 반도체 기판 위에 n타입 일함수층을 퇴적하는 단계;
상기 n타입 일함수층 위에 유전체층을 퇴적하는 단계;
상기 유전체층 위에 제1 마스크층을 형성하는 단계;
상기 n타입 일함수층 및 상기 유전체층을 에칭백하는 단계;
상기 n타입 일함수층 및 상기 유전체층 위에 p타입 일함수층을 퇴적하는 단계; 및
상기 p타입 일함수층 위에 금속 캡층을 선택적으로 퇴적하는 단계를 포함하는, 방법.
16. 제15항에 있어서, 상기 금속 캡층은 텅스텐 염화물을 전구체로서 사용하는 원자층 퇴적에 의해 퇴적되는, 방법.
17. 제15항에 있어서, 상기 n타입 일함수층 및 상기 유전체층은 상기 제1 마스크층을 마스크로서 사용하여 에칭백되고, 상기 제1 마스크층은 상기 p타입 일함수층을 퇴적하기 전에 제거되는, 방법.
18. 제15항에 있어서, 상기 n타입 일함수층을 노출시키기 위해 상기 유전체층을 에칭백하는 단계를 더 포함하고, 상기 p타입 일함수층은 상기 n타입 일함수층 및 상기 유전체층과 접촉하여 퇴적되는, 방법.
19. 제15항에 있어서,
희생성 게이트 스택에 인접하여 게이트 스페이서를 형성하는 단계;
상기 희생성 게이트 스택을 제거하여 제1 개구부를 형성하는 단계 ― 상기 게이트 스택은 상기 제1 개구부에 형성됨 ―;
상기 게이트 스페이서 및 상기 p타입 일함수층을 평탄화하는 단계; 및
상기 게이트 스페이서 및 상기 p타입 일함수층을 평탄화한 후에 상기 p타입 일함수층을 에칭백하는 단계를 더 포함하는, 방법.
20. 제19항에 있어서, 상기 게이트 스페이서를 에칭백하는 단계를 더 포함하고, 상기 금속 캡층은 상기 게이트 스페이서의 양 측면 사이에 퇴적되는, 방법.

Claims (10)

  1. 반도체 디바이스에 있어서,
    반도체 기판 위의 게이트 구조를 포함하고,
    상기 게이트 구조는:
    하이-k 유전체층 ― 상기 하이-k 유전체층은 상기 기판 위의 제1 높이로 연장함 ― ;
    상기 하이-k 유전체층 위의 n타입 일함수층 ― 상기 n타입 일함수층은 상기 기판 위의 상기 제1 높이보다 작은 제2 높이로 연장함 ―;
    상기 n타입 일함수층 위의 반응 방지층(anti-reaction layer) ― 상기 반응 방지층은 유전체 재료를 포함하고 상기 기판 위의 상기 제2 높이로 연장함 ―;
    상기 반응 방지층 위의 p타입 일함수층 ― 상기 p타입 일함수층은 상기 반응 방지층의 상면을 덮고, 상기 기판 위의 상기 제2 높이보다 큰 제3 높이로 연장함 ―; 및
    상기 p타입 일함수층 위의 전도성 캡층을 포함하는, 반도체 디바이스.
  2. 제1항에 있어서, 상기 p타입 일함수층은 단면에서 볼 때에 T자형인, 반도체 디바이스.
  3. 반도체 디바이스에 있어서,
    반도체 기판 위의 게이트 구조를 포함하고,
    상기 게이트 구조는:
    하이-k 유전체층;
    상기 하이-k 유전체층 위의 n타입 일함수층;
    상기 n타입 일함수층 위의 반응 방지층(anti-reaction layer) ― 상기 반응 방지층은 유전체 재료를 포함함 ―;
    상기 반응 방지층 위의 p타입 일함수층 ― 상기 p타입 일함수층은 상기 반응 방지층의 상면을 덮음 ―; 및
    상기 p타입 일함수층 위의 전도성 캡층을 포함하고,
    상기 반응 방지층은 실리콘을 포함하는, 반도체 디바이스.
  4. 제1항에 있어서, 상기 전도성 캡층은 텅스텐을 포함하는, 반도체 디바이스.
  5. 제1항에 있어서, 상기 하이-k 유전체층의 상면은 상기 p타입 일함수층의 상면과 같은 높이인, 반도체 디바이스.
  6. 제5항에 있어서, 상기 게이트 구조에 인접한 게이트 스페이서를 더 포함하고, 상기 전도성 캡층은 상기 게이트 스페이서의 양 측면 사이에서 연장되고, 상기 게이트 스페이서의 상면은 상기 전도성 캡층의 상면과 같은 높이인, 반도체 디바이스.
  7. 제1항에 있어서, 상기 게이트 구조에 인접한 게이트 스페이서를 더 포함하고, 상기 p타입 일함수층의 상면은 상기 하이-k 유전체층의 상면 및 상기 게이트 스페이서의 상면과 같은 높이인, 반도체 디바이스.
  8. 반도체 디바이스에 있어서,
    n타입 영역 내의 제1 채널 영역;
    p타입 영역 내의 제2 채널 영역;
    상기 제1 채널 영역 위의 제1 게이트 스택 ― 상기 제1 게이트 스택은:
    상기 제1 채널 영역 위의 제1 게이트 유전체층;
    상기 제1 게이트 유전체층 위에 배치되고 상기 제1 게이트 유전체층과 접촉하는 n타입 금속층 ― 상기 n타입 금속층은 알루미늄을 포함함 ―;
    상기 n타입 금속층 위의 유전체층;
    상기 n타입 금속층 및 상기 유전체층 위의 제1 p타입 금속층; 및
    상기 제1 p타입 금속층 위의 제1 금속 캡층을 포함함 ―; 및
    상기 제2 채널 영역 위의 제2 게이트 스택 ― 상기 제2 게이트 스택은:
    상기 제2 채널 영역 위의 제2 게이트 유전체층;
    상기 제2 게이트 유전체층 위에 배치되고 상기 제2 게이트 유전체층과 접촉하는 제2 p타입 금속층; 및
    상기 제2 p타입 금속층 위의 제2 금속 캡층을 포함함 ― 를 포함하고, 상기 n타입 금속층, 상기 유전체층, 및 상기 제1 p타입 금속층의 조합 높이는 상기 제2 p타입 금속층의 높이와 동일한, 반도체 디바이스.
  9. 삭제
  10. 방법에 있어서,
    반도체 기판 위에 게이트 스택을 형성하는 단계를 포함하고,
    상기 게이트 스택을 형성하는 단계는:
    상기 반도체 기판 위에 n타입 일함수층을 퇴적하는 단계;
    상기 n타입 일함수층 위에 유전체층을 퇴적하는 단계;
    상기 유전체층 위에 제1 마스크층을 형성하는 단계;
    상기 n타입 일함수층 및 상기 유전체층을 에칭백하는 단계;
    상기 n타입 일함수층 및 상기 유전체층 위에 p타입 일함수층을 퇴적하는 단계; 및
    상기 p타입 일함수층 위에 금속 캡층을 선택적으로 퇴적하는 단계를 포함하는, 방법.
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