TWI827221B - 製造半導體裝置的方法和半導體裝置 - Google Patents

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Abstract

本文揭示了半導體裝置和製造半導體裝置的方法。此方法包括在半導體材料的多層堆疊中形成奈米結構。圍繞奈米結構形成界面層，並且圍繞界面層形成閘極介電質。在閘極介電質上方形成第一功函數層。一旦形成了第一功函數層，對所得的結構執行退火製程，並且氧從閘極介電質擴散到界面層內。在執行退火製程之後，在鄰近第一功函數層處形成第二功函數層。經由在第二功函數層上方沉積導電性填充材料，在奈米結構上方形成奈米場效電晶體裝置的閘極電極堆疊。

Description

製造半導體裝置的方法和半導體裝置
本揭示內容係關於半導體裝置和其製造方法，特別是關於半導體裝置中的閘極堆疊和其製造方法。
半導體裝置用於各種電子應用，像是例如，個人電腦、行動電話、數位相機、和其他的電子設備。製造半導體裝置通常經由在半導體基板上方依序地沉積絕緣層或介電層、導電層、和半導體層的材料，以及使用微影來將各個材料層圖案化，以形成多個電路組件和在其上的多個元件。
半導體產業不斷提高各種電子組件的集成密度(例如，電晶體、二極體、電阻器、電容器等)，經由不斷地減小特徵尺寸，而允許更多的組件集成在一給定的區域之內。然而，隨著最小特徵尺寸的減小，出現了應解決的其他問題。
本揭示內容的一些實施方式提供了一種製造半導體裝置的方法，包含：在一多層堆疊中形成多個奈米結構；形成圍繞這些奈米結構的閘極介電質；形成圍繞閘極介電質的第一p型金屬功函數層；在形成第一p型金屬功函數層之後，執行退火製程；在執行退火製程之後，形成第二p型金屬功函數層；以及在第二p型金屬功函數層上方沉積導電性填充材料。
本揭示內容的另一些實施方式提供了一種製造半導體裝置的方法，包含：在一多層堆疊中形成多個奈米結構；形成圍繞這些奈米結構的界面層；形成圍繞界面層的閘極介電質；形成圍繞閘極介電質的第一功函數層；將氧從閘極介電質擴散到界面層內；在所述擴散之後，形成鄰近第一功函數層的第二功函數層；以及經由在第二功函數層上方沉積導電性填充材料來形成閘極電極堆疊。
本揭示內容的又另一些實施方式提供了一種半導體裝置，包含：奈米結構堆疊、閘極堆疊的基礎結構、和閘極堆疊的頂部結構。此基礎結構包含：界面層、閘極介電質、和第一p型金屬功函數層。界面層圍繞奈米結構堆疊的每個奈米結構。閘極介電質圍繞界面層。基礎結構具有大於50%原子重量的氧的組成分。頂部結構包含圍繞第一p型金屬功函數層的第二p型金屬功函數層和設置在第二p型金屬功函數層上方的導電性填充材料。
100:閘極介電層
102:閘極電極
102N:閘極電極
102P:閘極電極
104:閘極遮罩
106:第二層間介電質
108:第三凹陷處
110:矽化物區域
112:源極/汲極接觸件
114:閘極接觸件
1501:第二凹陷處
1701:區域
1801:界面層
1803:閘極介電質
1901:第一p型金屬功函數層
20:分界物
2001:基礎結構
2050:退火製程
2101:第二p型金屬功函數層
2201:膠層
2203:填充材料
50:基板
50N:n型區域
50P:p型區域
51:第一半導體層
51A:第一半導體層
51B:第一半導體層
51C:第一半導體層
52:第一奈米結構
52A:第一奈米結構
52B:第一奈米結構
52C:第一奈米結構
53:第二半導體層
53A:第二半導體層
53B:第二半導體層
53C:第二半導體層
54:第二奈米結構
54A:第二奈米結構
54B:第二奈米結構
54C:第二奈米結構
55:奈米結構
64:多層堆疊
66:鰭片
68:淺溝槽隔離區域
70:虛擬介電層
71:虛擬閘極介電質(虛擬介電層)
72:虛擬閘極層
74:遮罩層
76:虛擬閘極
78:遮罩
80:第一間隔物層
81:第一間隔物
82:第二間隔物層
83:第二間隔物
86:第一凹陷處
88:側壁凹陷處
90:第一內部間隔物
92:外延的源極/汲極區域
92A:第一半導體材料層
92B:第二半導體材料層
92C:第三半導體材料層
94:接觸蝕刻停止層
96:第一層間介電質
A-A’:截面
B-B’:截面
C-C’:截面
Th1:第一厚度
Th2:第二厚度
本揭示內容的多個態樣可由以下的詳細描述並且與所附圖式一起閱讀，得到最佳的理解。注意的是，根據產業界的標準慣例，各個特徵並未按比例繪製。事實上，為了討論的清楚性起見，各個特徵的尺寸可任意地增加或減小。
第1圖繪示了根據一些實施方式在三維視圖中的奈米結構場效電晶體(奈米場效電晶體，nano-FET)的實施例。
第2圖、第3圖、第4圖、第5圖、第6A圖、第6B圖、第7A圖、第7B圖、第8A圖、第8B圖、第9A圖、第9B圖、第10A圖、第10B圖、第11A圖、第11B圖、第11C圖、第12A圖、第12B圖、第12C圖、第12D圖、第13A圖、第13B圖、第13C圖、第14A圖、第14B圖、第15A圖、第15B圖、第16A圖、第16B圖、第17A圖、第17B圖、第18圖、第19圖、第20A圖、第20B圖、第21A圖、第21B圖、第22圖、第23A圖、第23B圖、第23C圖、第24A圖、第24B圖、第24C圖、第25A圖、第25B圖、和第25C圖是根據一些實施方式在奈米場效電晶體的製造中的多個中間階段的多個截面視圖。
第26A圖、第26B圖、和第26C圖是根據一些實施方式的奈米場效電晶體的截面視圖。
之後的揭示內容提供了許多不同的實施方式或實施例，以實現本揭示內容的不同的特徵。以下描述組件和排列的具體實施例，以簡化本揭示內容。這些當然僅是實施例，並不意圖為限制性的。例如，在隨後的描述中，形成第一特徵其在第二特徵上方或之上，可包括第一特徵和第二特徵以直接接觸而形成的實施方式，且也可包括附加的特徵可形成在介於第一特徵和第二特徵之間，因此第一特徵和第二特徵可不是直接接觸的實施方式。另外，本揭示內容可在各個實施例中重複參考標號和/或字母。此重複是為了簡化和清楚性的目的，重複本身不意指所論述的各個實施方式和/或配置之間的關係。
此外，為了便於描述如在圖式中所繪示的一個元件或特徵與另一個元件或特徵之間的關係，在此可能使用空間相對性用語，例如「之下」、「低於」、「較下」、「高於」、「較上」、和類似的用語。除了在圖式中所描繪的方向之外，空間相對性用語旨在涵蓋裝置在使用中或操作中的不同方向。設備可經其他方式定向(旋轉90度或處於其他定向)，並且由此可同樣地解讀本文所使用的空間相對性描述詞。
以下在特定的上下文中描述多個實施方式，包含多個奈米場效電晶體的晶粒。然而，各個實施方式可應用於多個晶粒其包含代替奈米場效電晶體或與奈米場效電晶體 組合的其他類型的電晶體(例如，鰭式場效電晶體(FinFETs)、平面型電晶體、或類似者)。
第1圖繪示了根據一些實施方式在三維視圖中的奈米場效電晶體(例如，奈米線場效電晶體、奈米片場效電晶體、或類似者)的實施例。奈米場效電晶體包含在基板50(例如半導體基板)上的鰭片66上方的奈米結構55(例如奈米片、奈米線、或類似者)，其中奈米結構55充當用於奈米場效電晶體的通道區域。奈米結構55可包括p型奈米結構、n型奈米結構、或其組合。淺溝槽隔離區域68設置在介於鄰近的多個鰭片66之間，鰭片66可突出高於相鄰的多個淺溝槽隔離區域68和從介於相鄰的多個淺溝槽隔離區域68之間突出。儘管將淺溝槽隔離區域68描述和/或繪示為與基板50分隔，但是如本文所使用的用語「基板」可指單獨的半導體基板、或者半導體基板和隔離區域的組合。此外，儘管將鰭片66的底部部分繪示為與基板50是單一的、連續的材料，但是鰭片66和/或基板50的底部部分可包含單一種材料或多種材料。在這種情況下，鰭片66指的是在介於相鄰的多個淺溝槽隔離區域68之間延伸的部分。
閘極介電層100在鰭片66的頂表面上方，並且沿著奈米結構55的頂表面、側壁、和底表面。閘極電極102在閘極介電層100上方。外延的源極/汲極區域92設置在閘極介電層100和閘極電極102的相對的多個側上的鰭片66上。
第1圖還繪示了在之後的圖式中的所使用的參考截面。截面A-A’沿著閘極電極102的縱軸並且在一方向上，其方向例如垂直於奈米場效電晶體的多個外延的源極/汲極區域92之間的電流流動的方向。截面B-B’垂直於截面A-A’，並且平行於奈米場效電晶體的鰭片66的縱軸，並且在例如奈米場效電晶體的多個外延的源極/汲極區域92之間的電流流動的方向。截面C-C’平行於截面A-A’，並且延伸穿過奈米場效電晶體的外延的源極/汲極區域。為了清楚起見，隨後的圖式參照這些參考截面。
本文所討論的一些實施方式是在使用閘極後製程(gate-last process)所形成的奈米場效電晶體的背景下討論的。在其他的實施方式中，可使用閘極先製程(gate-first process)。此外，一些實施方式設想了在平面型裝置(例如平面型場效電晶體)中或在鰭式場效電晶體(FinFETs)中所使用的多個方面。
第2圖至第26C圖是根據一些實施方式在奈米場效電晶體的製造中的多個中間階段的截面視圖。第2圖至第5圖、第6A圖、第13A圖、第14A圖、第15A圖、第16A圖、第17A圖、第23A圖、第24A圖、第25A圖、和第26A圖繪示了在第1圖中所繪示的參考截面A-A’。第18圖、第19圖、第20A圖、第21A圖、和第22圖繪示了在第17A圖中所強調的區域的放大視圖。第20B圖和第21B圖分別地繪示了描述在20A圖和第21A圖中所繪示的某些特徵的特性的圖。第6B圖、第7B 圖、第8B圖、第9B圖、第10B圖、第11B圖、第11C圖、第12B圖、第12D圖、第13B圖、第14B圖、第15B圖、第16B圖、第17B圖、第23B圖、第24B圖、第25B圖、和第26B圖繪示了在第1圖中所繪示的參考截面B-B’。第7A圖、第8A圖、第9A圖、第10A圖、第11A圖、第12A圖、第12C圖、第13C圖、第23C圖、第24C圖、第25C圖、和第26C圖繪示了在第1圖中所繪示的參考截面C-C’。
在第2圖中，提供了基板50。基板50可能是半導體基板，例如塊體半導體、絕緣體上半導體(SOI)基板、或類似者，半導體基板可能是摻雜的(例如以p型或n型摻質)或未摻雜的。基板50可能是晶圓，例如矽晶圓。一般而言，絕緣體上半導體基板是在絕緣體層上所形成的半導體材料的一個層。絕緣體層可例如是埋入的氧化物(buried oxide,BOX)層、矽氧化物層、或類似者。在基板上提供絕緣體層，基板通常是矽基板或玻璃基板。也可使用其他的基板，例如多層的基板或梯度基板。在一些實施方式中，基板50的半導體材料可包括：矽；鍺；化合物半導體其包括矽碳化物、砷化鎵、磷化鎵、磷化銦、砷化銦、和/或銻化銦；合金半導體其包括矽鍺、磷化砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、和/或磷化砷化鎵銦；或其組合。
基板50具有n型區域50N和p型區域50P。n型區域50N可以用於形成n型裝置，例如NMOS電晶體， 例如n型奈米場效電晶體，而p型區域50P可以用於形成p型裝置，例如PMOS電晶體，例如p型奈米場效電晶體。n型區域50N可與p型區域50P物理性地分隔(如所繪示的經由分界物20)，並且任何數量的裝置特徵(例如，其他的主動裝置、摻雜的區域、隔離結構等)可設置在介於n型區域50N和p型區域50P之間。儘管繪示了多個n型區域50N中的一者和多個p型區域50P中的一者，但是可提供任何數量的n型區域50N和p型區域50P。
進一步地在第2圖中，在基板50上方形成多層堆疊64。多層堆疊64包括第一半導體層51A、51B、和51C(統稱為第一半導體層51)、和第二半導體層53A、53B、53C(統稱為第二半導體層53)的交替的多層。為了說明的目的，並且如以下更詳細討論的內容，第二半導體層53將被移除，並且第一半導體層51將被圖案化，以形成在p型區域50P中的多個奈米場效電晶體的多個通道區域。而且，第一半導體層51將會被移除，並且第二半導體層53將被圖案化，以形成在n型區域50N中的多個奈米場效電晶體的多個通道區域。然而，在一些實施方式中，可移除第一半導體層51並且可圖案化第二半導體層53，以形成在n型區域50N中的多個奈米場效電晶體的多個通道區域，以及可移除第二半導體層53並且可圖案化第一半導體層51，以形成在p型區域50P中的多個奈米場效電晶體的多個通道區域。
在另外其他的實施方式中，可移除第一半導體層 51，並且可圖案化第二半導體層53，以形成在n型區域50N和p型區域50P二者中的多個奈米場效電晶體的多個通道區域。在其他的實施方式中，可移除第二半導體層53，並且可圖案化第一半導體層51，以形成在n型區域50N和p型區域50P二者中的多個奈米場效電晶體的多個通道區域。在這樣的實施方式中，在n型區域50N和p型區域50P二者中的多個通道區域可具有相同的材料組成分(例如，矽或另一種半導體材料)，並且可同時地形成。第26A圖、第26B圖、和第26C圖繪示了由這樣的多個實施方式所產生的結構，其中例如在p型區域50P和n型區域50N二者中的多個通道區域包含矽。
為了說明性目的，將多層堆疊64繪示為包括第一半導體層51和第二半導體層53的各者的三層。在一些實施方式中，多層堆疊64可包括任何數量的第一半導體層51和第二半導體層53。多層堆疊64的多個層中的各者可外延地成長，使用例如化學氣相沉積(chemical vapor deposition，CVD)、原子層沉積(atomic layer deposition，ALD)、氣相外延(vapor phase epitaxy，VPE)、分子束外延(MBE)、或類似者的製程。在各個實施方式中，第一半導體層51可由適合於p型奈米場效電晶體的第一半導體材料所形成，例如矽鍺、或類似者，並且第二半導體層53可由適合於n型奈米場效電晶體的第二半導體材料所形成，例如矽、矽碳、或類似者。為了說明性目的，將多層堆疊64繪示為具有適合於p型奈米場效電晶 體的最底部半導體層。在一些實施方式中，多層堆疊64可形成為使得最底部的層是適合於n型奈米場效電晶體的半導體層。
第一半導體材料和第二半導體材料可以是相對於彼此具有高蝕刻選擇性的材料。這樣，可移除第一半導體材料的第一半導體層51，而不顯著地移除在n型區域50N中的第二半導體材料的第二半導體層53，從而允許將第二半導體層53圖案化以形成多個n型奈米片場效電晶體的多個通道區域。類似地，可移除第二半導體材料的第二半導體層53，而不顯著地移除在p型區域50P中的第一半導體材料的第一半導體層51，從而允許將第一半導體層51圖案化以形成多個p型奈米片場效電晶體的多個通道區域。
現在參考第3圖，根據一些實施方式，將鰭片66形成在基板50中，和將奈米結構55形成在多層堆疊64中。在一些實施方式中，在多層堆疊64和基板50中可分別地形成奈米結構55和鰭片66，經由在多層堆疊64和基板50中蝕刻多個溝槽。蝕刻可以是任何可接受的蝕刻製程，例如反應性離子蝕刻(reactive ion etch,RIE)、中性束蝕刻(neutral beam etch,NBE)、類似者，或其組合。蝕刻可能是異向性的。經由蝕刻多層堆疊64來形成奈米結構55可進一步定義來自第一半導體層51的多個第一奈米結構52A、52B、和52C(統稱為第一奈米結構52)，並且定義來自第二半導體層53的多個第二奈米結構 54A、54B、54C(統稱為第二奈米結構54)。第一奈米結構52和第二奈米結構54可統稱為奈米結構55。
將鰭片66和奈米結構55圖案化可經由任何合適的方法。例如，將鰭片66和奈米結構55圖案化可使用一或多個光微影製程，包括雙重圖案化或多重圖案化製程。一般而言，雙重圖案化或多重圖案化製程結合了光微影和自對準的製程(self-aligned processes)，允許待創建的圖案其具有例如比使用單一的直接光微影製程所獲得的節距更小的節距。例如，在一個實施方式中，在基板上方形成犧牲層，並且使用光微影製程將犧牲層圖案化。使用自對準的製程，將間隔物形成為沿著圖案化的犧牲層的側部。然後移除犧牲層，並且然後可使用剩餘的間隔物以將鰭片66圖案化。
為了說明性目的，第3圖將在n型區域50N和p型區域50P中的多個鰭片66繪示為具有基本上相等的寬度。在一些實施方式中，在n型區域50N中的鰭片66的寬度可大於或小於在p型區域50P中的鰭片66。此外，雖然將鰭片66和奈米結構55中的各者繪示為具有始終一致的寬度，但是在其他的實施方式中，鰭片66和/或奈米結構55可具有錐形側壁，使得鰭片66和/或奈米結構55中的各者的寬度在朝向基板50的方向連續地增加。在這樣的實施方式中，多個奈米結構55中的各者可具有不同的寬度並且形狀為梯形。
在第4圖中，在鄰近鰭片66處形成淺溝槽隔離 (STI)區域68。形成淺溝槽隔離區域68可經由在基板50、鰭片66、和奈米結構55上方、以及在介於鄰近的多個鰭片66之間沉積絕緣材料。絕緣材料可以是氧化物，例如矽氧化物、氮化物、類似者、或其組合，並且可經由高密度電漿化學氣相沉積(HDP-CVD)、可流動的化學氣相沉積(FCVD)、類似者、或其組合來形成。可使用經由任何可接受的製程所形成的其他絕緣材料。在所繪示的實施方式中，絕緣材料是經由可流動的化學氣相沉積製程所形成的矽氧化物。一旦形成絕緣材料，可執行退火製程。在一實施方式中，將絕緣材料形成為使得過量的絕緣材料覆蓋奈米結構55。儘管將絕緣材料繪示為一個單層，但是一些實施方式可利用多層。例如，在一些實施方式中，可首先沿著基板50、鰭片66、和奈米結構55的表面形成襯裡(未單獨繪示)。此後，可在襯裡上方形成填充材料，例如以上所討論的那些內容。
然後對絕緣材料施加移除製程，以移除在奈米結構55上方的過量的絕緣材料。在一些實施方式中，可利用平坦化製程，例如化學機械研磨(chemical mechanical polish,CMP)、回蝕刻製程、其組合、或類似者。平坦化製程暴露奈米結構55，使得在完成了平坦化製程之後，奈米結構55的頂表面和絕緣材料的頂表面是齊平的。
然後將絕緣材料凹陷化，以形成淺溝槽隔離區域68。將絕緣材料凹陷化，使得在n型區域50N和p型區域50P中的鰭片66的上部部分從介於相鄰的多個淺溝槽 隔離區域68之間突出。此外，淺溝槽隔離區域68的頂表面可具有如圖所繪示的平坦的表面、凸表面、凹表面(例如碟狀)、或其組合。淺溝槽隔離區域68的頂表面可經由適當的蝕刻而形成為平的、凸的、和/或凹的。將淺溝槽隔離區域68凹陷化可使用可接受的蝕刻製程，例如對絕緣材料的材料有選擇性的蝕刻製程(例如，以比起蝕刻鰭片66和奈米結構55的材料更快的速率來蝕刻絕緣材料的材料)。例如，可使用氧化物移除，例如使用稀氫氟酸(dilute hydrofluoric,dHF)。
以上參照第2圖至第4圖所描述的製程僅僅是可如何形成鰭片66和奈米結構55的一個實施例。在一些實施方式中，形成鰭片66和/或奈米結構55可使用遮罩和外延成長製程。例如，可以在基板50的頂表面上方形成介電層，並且可以穿過介電層蝕刻多個溝槽以暴露在下方的基板50。外延的結構可以在溝槽中外延地成長，並且可以將介電層凹陷化，使得外延的結構從介電層突出，以形成鰭片66和/或奈米結構55。外延的結構可包含以上所討論的交替的半導體材料，例如第一半導體材料和第二半導體材料。在外延的結構是外延地成長的一些實施方式中，可在成長期間原位摻雜外延地成長的材料，這可避免先前和/或後續的佈植，儘管原位和佈植摻雜可一起使用。
此外，為了說明性目的，第一半導體層51(和所得的第一奈米結構52)和第二半導體層53(和所得的第二奈米結構54)在本文中繪示和討論為在p型區域50P和n型 區域50N中包含相同的材料。這樣，在一些實施方式中，第一半導體層51和第二半導體層53中的一或二者可以是不同的材料，或者以不同的順序形成在p型區域50P和n型區域50N中。
此外，在第4圖中，可在鰭片66、奈米結構55、和/或淺溝槽隔離區域68中形成適當的多個阱(未單獨繪示)。在具有不同的阱類型的實施方式中，用於n型區域50N和p型區域50P的不同的佈植步驟可使用光阻或其他遮罩(未單獨繪示)來實現。例如，可以在n型區域50N和p型區域50P中的鰭片66和淺溝槽隔離區域68上方形成光阻。將光阻圖案化，以暴露p型區域50P。光阻可以經由使用旋塗技術來形成，並且可以使用可接受的光微影技術來圖案化。一旦將光阻圖案化，在p型區域50P中執行n型雜質佈植，並且光阻可以充當遮罩，以基本上防止將n型雜質佈植到n型區域50N中。n型雜質可以是佈植到此區域的磷、砷、銻、或類似者，佈植至濃度在約1013原子/cm3至約1014原子/cm3的範圍內。在佈植之後，移除光阻，例如經由可接受的灰化製程。
在p型區域50P的佈植之後或之前，在p型區域50P和n型區域50N中的鰭片66、奈米結構55、和淺溝槽隔離區域68上方形成光阻或其他遮罩(未單獨繪示)。將光阻圖案化，以暴露n型區域50N。形成光阻可以經由使用旋塗技術，並且可以使用可接受的光微影技術來圖案化。一旦將光阻圖案化，可在n型區域50N中執行p型雜質佈 植，並且光阻可充當遮罩，以基本上防止將p型雜質佈植到p型區域50P中。p型雜質可以是佈植到此區域中的硼、硼氟化物、銦、或類似者，佈植至濃度在範圍從約1013原子/cm3至約1014原子/cm3。在佈植之後，可移除光阻，例如經由可接受的灰化製程。
在n型區域50N和p型區域50P的佈植之後，可執行退火，以修復佈植損傷並激活所佈植的p型和/或n型雜質。在一些實施方式中，在成長期間可原位摻雜外延的鰭片的成長材料，這可避免佈植，儘管原位摻雜和佈植摻雜可一起使用。
在第5圖中，虛擬介電層70形成在鰭片66和/或奈米結構55上。虛擬介電層70可以是例如矽氧化物、矽氮化物、其組合、或類似者，並且可根據可接受的技術沉積或熱成長。在虛擬介電層70上方形成虛擬閘極層72，並且在虛擬閘極層72上方形成遮罩層74。虛擬閘極層72可沉積在虛擬介電層70上方，然後例如經由化學機械研磨進行平坦化。遮罩層74可沉積在虛擬閘極層72上方。虛擬閘極層72可以是導電性材料或非導電性材料，並且可選自包括非晶態矽、多晶態矽(多晶矽(polysilicon))、多晶態矽鍺(poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物、和金屬的群組。沉積虛擬閘極層72可經由物理氣相沉積(PVD)、化學氣相沉積、濺射沉積、或用於沉積所選的材料的其他技術。虛擬閘極層72可由其他材料所製成，這些其他材料對於隔離區域的蝕刻具有高的蝕刻選擇性。 遮罩層74可包括例如矽氮化物、矽氧氮化物、或類似者。在這個實施例中，跨越n型區域50N和p型區域50P形成單個虛擬閘極層72和單個遮罩層74。注意的是，僅出於說明性目的，虛擬介電層70顯示為僅覆蓋鰭片66和奈米結構55。在一些實施方式中，可沉積虛擬介電層70，使得虛擬介電層70覆蓋淺溝槽隔離區域68，使得虛擬介電層70在介於虛擬閘極層72和淺溝槽隔離區域68之間延伸。
第6A圖至第18圖繪示了在實施方式裝置的製造中各個附加的步驟。第6A圖、第7A圖、第8A圖、第9A圖、第10A圖、第11A圖、第12A圖、第12C圖、第13A圖、第13C圖、第14A圖、和第15A圖繪示了在n型區域50N或p型區域50P中的多個特徵。在第6A圖和第6B圖中，將遮罩層74(見第5圖)圖案化可使用可接受的光微影和蝕刻技術，以形成遮罩78。然後，遮罩78的圖案可轉移到虛擬閘極層72和轉移到虛擬介電層70，以分別地形成虛擬閘極76和虛擬閘極介電質71。虛擬閘極76覆蓋鰭片66的相應的通道區域。遮罩78的圖案可用於將多個虛擬閘極76中的各者與鄰近的多個虛擬閘極76物理性地分隔。虛擬閘極76也可具有縱向方向，此縱向方向基本上垂直於相應的鰭片66的縱向方向。
在第7A圖和第7B圖中，第一間隔物層80和第二間隔物層82分別地形成在第6A圖和第6B圖所繪示的結構上方。第一間隔物層80和第二間隔物層82隨後將被 圖案化以充當用於形成自對準(self-aligned)的源極/汲極區域的間隔物。在第7A圖和第7B圖中，第一間隔物層80形成在淺溝槽隔離區域68的頂表面上；在鰭片66、奈米結構55、和遮罩78的頂表面和側壁上；以及在虛擬閘極76和虛擬閘極介電質71的側壁上。第二間隔物層82沉積在第一間隔物層80上方。第一間隔物層80可由矽氧化物、矽氮化物、矽氧氮化物、或類似者所形成，使用例如熱氧化的技術、或經由化學氣相沉積、原子層沉積、或類似者而沉積。第二間隔物層82可以由具有與第一間隔物層80的材料不同的蝕刻速率的材料所形成，例如矽氧化物、矽氮化物、矽氧氮化物、或類似者，並且可經由化學氣相沉積、原子層沉積、或類似者而沉積。
在形成第一間隔物層80之後並且在形成第二間隔物層82之前，可執行用於輕摻雜的源極/汲極(lightly doped source/drain,LDD)區域(未單獨繪示)的佈植。在具有不同的裝置類型的實施方式中，類似於以上在第4圖中所討論的佈植，可在n型區域50N上方形成遮罩，例如光阻，同時暴露p型區域50P，並且適當類型(例如，p型)的雜質可佈植到在p型區域50P中暴露的鰭片66和奈米結構55中。然後可移除遮罩。隨後，可在暴露n型區域50N的同時在p型區域50P上方形成遮罩，例如光阻，並且可將適當的類型的雜質(例如，n型)佈植到在n型區域50N中暴露的鰭片66和奈米結構55中。然後可移除遮罩。n型雜質可能是先前所討論的n型雜質中的任何一者，並 且p型雜質可能是先前所討論的p型雜質中的任何一者。輕摻雜的源極/汲極區域可具有在約1×1015原子/cm3至約1×1019原子/cm3的範圍內的雜質的濃度。可使用退火，以修復佈植損壞並且激活佈植的雜質。
在第8A圖和第8B圖中，蝕刻第一間隔物層80和第二間隔物層82，以形成第一間隔物81和第二間隔物83。如下文將更詳細討論的，第一間隔物81和第二間隔物83用於自對準的隨後所形成的源極汲極區域，以及在後續處理期間保護鰭片66和/或奈米結構55的側壁。蝕刻第一間隔物層80和第二間隔物層82可使用合適的蝕刻製程，例如等向性蝕刻製程(例如濕式蝕刻製程)、異向性蝕刻製程(例如乾式蝕刻製程)、或類似者。在一些實施方式中，第二間隔物層82的材料具有與第一間隔物層80的材料不同的蝕刻速率，使得第一間隔物層80可在圖案化第二間隔物層82時充當蝕刻停止層，並且使得第二間隔物層82可在圖案化第一間隔物層80時充當遮罩。例如，蝕刻第二間隔物層82可使用異向性蝕刻製程，其中第一間隔物層80充當蝕刻停止層，其中第二間隔物層82的剩餘部分形成第二間隔物83，如在第8A圖中所繪示。此後，第二間隔物83充當遮罩，同時蝕刻第一間隔物層80的暴露的部分，從而形成第一間隔物81，如在第8A圖中所繪示。
如在第8A圖中所繪示，第一間隔物81和第二間隔物83設置在鰭片66和/或奈米結構55的側壁上。如在第8B圖中所繪示，在一些實施方式中，可從鄰近遮罩78、 虛擬閘極76、和虛擬閘極介電質71的第一間隔物層80上方移除第二間隔物層82，並且第一間隔物81設置在遮罩78、虛擬閘極76、和虛擬介電層71的側壁上。在其他的實施方式中，第二間隔物層82的一部分可保留在鄰近遮罩78、虛擬閘極76和虛擬閘極介電質71的第一間隔物層80上方。
注意的是，以上的揭示內容大體上描述了形成間隔物和輕摻雜的源極/汲極區域的製程。可使用其他的製程和順序。例如，可利用較少的間隔物或附加的間隔物、不同的步驟順序(例如，第一間隔物81可在沉積第二間隔物層82之前被圖案化)，可形成和移除附加的間隔物，和/或類似者。此外，形成n型和p型裝置可使用不同的結構和步驟。
在第9A圖和第9B圖中，根據一些實施方式，在鰭片66、奈米結構55、和基板50中形成第一凹陷處86。在第一凹陷處86中隨後形成外延的源極/汲極區域。第一凹陷處86可延伸穿過第一奈米結構52和第二奈米結構54，並進入基板50。如在第9A圖中所繪示，淺溝槽隔離區域68的頂表面可與第一凹陷處86的底表面齊平。在各個實施方式中，可蝕刻鰭片66，使得第一凹陷處86的底表面設置在低於淺溝槽隔離區域68的頂表面；或者諸如此類。形成第一凹陷處86可經由使用異向性蝕刻製程(例如反應性離子蝕刻、中性束蝕刻、或類似者)來蝕刻鰭片66、奈米結構55、和基板50。在用於形成第一凹陷處86的蝕 刻製程期間，第一間隔物81、第二間隔物83、和遮罩78遮蓋了鰭片66、奈米結構55、和基板50的多個部分。可使用單個蝕刻製程或多個蝕刻製程，以蝕刻奈米結構55和/或鰭片66的每一層。在第一凹陷處86達到期望的深度之後，可使用定時的蝕刻製程，以停止第一凹陷處86的蝕刻。
在第10A圖和第10B圖中，由第一凹陷處86所暴露的來自第一半導體材料(例如，第一奈米結構52)所形成的多層堆疊64的多個層的多個側壁的多個部分被蝕刻，以在n型區域50N中形成側壁凹陷處88，並且由第一凹陷處86所暴露的來自第二半導體材料(例如，第二奈米結構54)所形成的多層堆疊64的多個層的多個側壁的多個部分被蝕刻，以在p型區域50P中形成側壁凹陷處88。儘管在側壁凹陷處88中的第一奈米結構52和第二奈米結構54的側壁在第10B圖中被繪示為直的，但是側壁可以是凹的或凸的。蝕刻側壁可使用等向性蝕刻製程，例如濕式蝕刻、或類似者。可使用遮罩(未示出)來保護p型區域50P，同時使用對於第一半導體材料有選擇性的蝕刻劑來蝕刻第一奈米結構52，使得與在n型區域50N中的第一奈米結構52相比，第二奈米結構54和基板50保持相對地未蝕刻。類似地，可使用遮罩(未示出)來保護n型區域50N，同時使用對於第二半導體材料有選擇性的蝕刻劑來蝕刻第二奈米結構54，使得與在p型區域50P中的第二奈米結構54相比，第一奈米結構52和基板50保持相對 地未蝕刻。在其中第一奈米結構52包括例如SiGe、和第二奈米結構54包括例如Si或SiC的實施方式中，可利用氫氧化四甲基銨(tetramethylammonium hydroxide,TMAH)、氫氧化銨(NH4OH)、或類似者的乾式蝕刻製程來蝕刻在n型區域50N中的多個第一奈米結構52的多個側壁，並且可以利用氟化氫(hydrogen fluoride)、另一種氟基的蝕刻劑、或類似者的濕式或乾式蝕刻製程來蝕刻在p型區域50P中的多個第二奈米結構54的多個側壁。
在第11A圖至第11C圖中，多個第一內部間隔物90形成在多個側壁凹陷處88中。形成多個第一內部間隔物90可經由在第10A圖和第10B圖中所繪示的結構上方沉積多個內部間隔物層(未單獨繪示)。第一內部間隔物90充當隔離特徵，此隔離特徵介於隨後形成的源極/汲極區域和閘極結構之間。如下文將更詳細討論的內容，源極/汲極區域將形成在第一凹陷處86中，而在n型區域50N中的第一奈米結構52和在p型區域50P中的第二奈米結構54將被對應的閘極結構所替換。
沉積內部間隔物層可經由保形的沉積製程，例如化學氣相沉積、原子層沉積、或類似者。內部間隔物層可包含例如矽氮化物或矽氧氮化物的材料，儘管可以利用任何合適的材料，諸如介電常數值(k-value)小於約3.5的低介電常數(low-k)材料。然後可異向性地蝕刻內部間隔物層，以形成第一內部間隔物90。儘管將第一內部間隔物90的外側壁繪示為與在n型區域50N中的第二奈米結構 54的側壁齊平，並且與在p型區域50P中的第一奈米結構52的側壁齊平，但是第一內部間隔物90的外側壁可分別地延伸超過第二奈米結構54和/或第一奈米結構52的側壁、或者從第二奈米結構54和/或第一奈米結構52的側壁凹陷。
此外，儘管第一內部間隔物90的外側壁在第11B圖中繪示為直的，但是第一內部間隔物90的外側壁可以是凹的或凸的。作為實施例，第11C圖繪示了一個實施方式，其中在n型區域50N中，第一奈米結構52的側壁是凹入的，第一內部間隔物90的外部側壁是凹入的，並且第一內部間隔物從第二奈米結構54的側壁凹入。也繪示了其中在p型區域50P中，第二奈米結構54的側壁是凹入的多個實施方式，第一內部間隔物90的外部側壁是凹入的，並且第一內部間隔物從第一奈米結構52的側壁凹入。蝕刻內部間隔物層可經由異向性蝕刻製程，例如反應性離子蝕刻、中性束蝕刻、或類似者。第一內部間隔物90可用於防止經由後續的蝕刻製程(例如用於形成閘極結構的蝕刻製程)對於後續形成的源極/汲極區域(例如外延的源極/汲極區域92，以下參照第12A圖至第12C圖進行討論)的損壞。
在第12A圖至第12C圖中，外延的源極/汲極區域92形成在第一凹陷處86中。在一些實施方式中，外延的源極/汲極區域92可對於在n型區域50N中的第二奈米結構54和在p型區域50P中的第一奈米結構52施加應力，從而提高性能。如在第12B圖中所繪示，外延的源極 /汲極區域92形成在第一凹陷處86中，使得每個虛擬閘極76設置在介於相應的相鄰的成對的外延的源極/汲極區域92之間。在一些實施方式中，第一間隔物81用於將外延的源極/汲極區域92與虛擬閘極層72分隔，第一內部間隔物90用於將外延的源極/汲極區域92與奈米結構55分隔適當的側向距離，使得外延的源極/汲極區域92不會與隨後形成的所得的奈米場效電晶體的閘極發生短路。
形成在n型區域50N(例如NMOS區域)中的外延的源極/汲極區域92可經由遮蓋p型區域50P(例如PMOS區域)。然後，在n型區域50N中的第一凹陷處86中外延地成長外延的源極/汲極區域92。外延的源極/汲極區域92可包括適合於n型奈米場效電晶體的任何可接受的材料。例如，如果第二奈米結構54是矽，外延的源極/汲極區域92可包括對於第二奈米結構54施加拉伸應變的材料，例如矽、矽碳化物、磷摻雜的矽碳化物、矽磷化物、或類似者。外延的源極/汲極區域92可具有從奈米結構55的相應的上表面凸起的表面，並且可具有晶面(facets)。
形成在p型區域50P(例如PMOS區域)中的外延的源極/汲極區域92可經由遮蓋n型區域50N(例如NMOS區域)。然後，在p型區域50P中的第一凹陷處86中外延地成長外延的源極/汲極區域92。外延的源極/汲極區域92可包括適合於p型奈米場效電晶體的任何可接受的材料。例如，如果第一奈米結構52是矽鍺，外延的源極/汲極區域92可包含對於第一奈米結構52施加壓縮應變的 材料，例如矽鍺、硼摻雜的矽鍺、鍺、鍺錫、或類似者。外延的源極/汲極區域92也可具有從多層堆疊64的相應的表面凸起的表面，並且可具有晶面。
可用摻質來佈植外延的源極/汲極區域92、第一奈米結構52、第二奈米結構54、和/或基板50，以形成源極/汲極區域，類似於先前所討論的用於形成輕摻雜的源極/汲極區域的製程，隨後進行退火。源極/汲極區域可具有在介於約1×1019原子/cm3和約1×1021原子/cm3之間的雜質濃度。用於源極/汲極區域的n型和/或p型雜質可以是先前所討論的任何的雜質。在一些實施方式中，可在成長期間原位摻雜外延的源極/汲極區域92。
作為用於在n型區域50N和p型區域50P中形成外延的源極/汲極區域92的外延製程的結果，外延的源極/汲極區域92的上表面具有側向地向外擴展超過奈米結構55的側壁的晶面。在一些實施方式中，如由第12A圖所繪示，這些晶面導致相同的奈米片場效電晶體(NSFET)的多個鄰近的外延的源極/汲極區域92的成長合併。在其他的實施方式中，如由第12C圖所繪示，在完成了外延製程之後，鄰近的多個外延的源極/汲極區域92保持為分隔的。在第12A圖和第12C圖所繪示的實施方式中，第一間隔物81可形成至在淺溝槽隔離區域68的頂表面，從而阻擋外延成長。在一些其他的實施方式中，第一間隔物81可覆蓋奈米結構55的側壁的部分，進一步阻擋外延成長。在一些其他的實施方式中，可調整用於形成第一間隔物81 的間隔物蝕刻以移除間隔物材料，以允許外延地成長的區域延伸到淺溝槽隔離區域68的表面。
外延的源極/汲極區域92可以包含一或多個半導體材料層。例如，外延的源極/汲極區域92可包含第一半導體材料層92A、第二半導體材料層92B、和第三半導體材料層92C。任何數量的半導體材料層可用於外延的源極/汲極區域92。第一半導體材料層92A、第二半導體材料層92B、和第三半導體材料層92C中的各者可由不同的半導體材料所形成，並且可被摻雜為不同的摻質濃度。在一些實施方式中，第一半導體材料層92A可具有小於第二半導體材料層92B並且大於第三半導體材料層92C的摻質濃度。在外延的源極/汲極區域92包含三個半導體材料層的實施方式中，可沉積第一半導體材料層92A，可在第一半導體材料層92A上方沉積第二半導體材料層92B，並且可在第二半導體材料層92B上方沉積第三半導體材料層92C。
第12D圖繪示了一實施方式，其中在n型區域50N中的第一奈米結構52的側壁和在p型區域50P中的第二奈米結構54的側壁是凹入的，第一內部間隔物90的外側壁是凹入的，並且第一內部間隔物90分別地從第二奈米結構54和第一奈米結構52的側壁凹入。如在第12D圖中所繪示，外延的源極/汲極區域92可形成為與第一內部間隔物90接觸，並且可延伸超過在n型區域50N中的第二奈米結構54的側壁、和延伸超過在p型區域50P中 的第一奈米結構52的側壁。
在第13A圖至第13C圖中，第一層間介電質(ILD)96分別地沉積在第6A圖、第12B圖、和第12A圖所繪示的結構上方(第7A圖至第12D圖的製程不改變在第6A圖中所繪示的橫截面)。第一層間介電質96可由介電材料所形成，並且可經由任何合適的方法來沉積，例如化學氣相沉積、電漿促進化學氣相沉積(PECVD)、或可流動的化學氣相沉積。介電材料可包括磷矽酸鹽玻璃(phospho-silicate glass,PSG)、硼矽酸鹽玻璃(boro-silicate glass,BSG)、硼摻雜的磷矽酸鹽玻璃(boron-doped phospho-silicate glass,BPSG)、未摻雜的矽酸鹽玻璃(undoped silicate glass,USG)、或類似者。可使用經由任何可接受的製程所形成的其他絕緣材料。在一些實施方式中，接觸蝕刻停止層(contact etch stop layer,CESL)94設置在介於第一層間介電質96以及外延的源極/汲極區域92、遮罩層74、和第一間隔物81之間。接觸蝕刻停止層94可包含介電材料，例如矽氮化物、矽氧化物、矽氧氮化物、或類似者，其具有與第一層間介電質96的覆蓋材料不同的蝕刻速率。
在第14A圖和第14B圖中，可執行例如化學機械研磨的平坦化製程，以使第一層間介電質96的頂表面與虛擬閘極76的頂表面或遮罩78的頂表面齊平。平坦化製程也可移除在虛擬閘極76上的遮罩78，以及沿著遮罩78的側壁的第一間隔物81的部分。在平坦化製程之後，虛擬 閘極76、第一間隔物81、和第一層間介電質96的多個頂表面在製程變異範圍之內是齊平的。據此，虛擬閘極層72的頂表面通過第一層間介電質96而暴露。在一些實施方式中，可保留遮罩78，在這種情況下，平坦化製程使第一層間介電質96的頂表面與遮罩78的頂表面和第一間隔物81的頂表面齊平。
在第15A圖和第15B圖中，在一或多個蝕刻步驟中移除虛擬閘極層72和遮罩層74(如果存在的話)，從而形成第二凹陷處1501。也移除在第二凹陷處1501中的虛擬介電層71的部分。在一些實施方式中，移除虛擬閘極層72和虛擬介電層71經由異向性乾式蝕刻製程。例如，蝕刻製程可包括使用反應氣體(或多種反應氣體)的乾式蝕刻製程，此乾式蝕刻製程以比起蝕刻第一層間介電質96或第一間隔物81更快的速率來選擇性地蝕刻虛擬閘極層72。每個第二凹陷處1501暴露和/或覆蓋奈米結構55的部分，奈米結構55在隨後完成的奈米場效電晶體中充當通道區域。充當通道區域的奈米結構55的部分設置在介於相鄰的成對的外延的源極/汲極區域92之間。在移除期間，當蝕刻虛擬閘極層72時，虛擬介電層71可用來作為蝕刻停止層。在虛擬閘極層72的移除之後，然後可移除虛擬介電層71。
在第16A圖和第16B圖中，移除了在n型區域50N中的第一奈米結構52和在p型區域50P中的第二奈米結構54，延伸了第二凹陷處1501。移除第一奈米結構 52可經由在p型區域50P上方形成遮罩(未示出)、並使用對於第一奈米結構52的材料有選擇性的蝕刻劑來執行等向性蝕刻製程(例如濕式蝕刻、或類似者)，而與第一奈米結構52相比，第二奈米結構54、基板50、淺溝槽隔離區域68保持相對地未蝕刻。在其中第一奈米結構52包括例如SiGe、和第二奈米結構54A至54C包括例如Si或SiC的實施方式中，氫氧化四甲基銨(tetramethylammonium hydroxide,TMAH)、氫氧化銨(NH4OH)、或類似者可用於移除在n型區域50N中的第一奈米結構52。
移除在p型區域50P中的第二奈米結構54可經由在n型區域50N上方形成遮罩(未示出)、並使用對於第二奈米結構54的材料有選擇性的蝕刻劑來執行等向性蝕刻製程(例如濕式蝕刻、或類似者)，而與第二奈米結構54相比，第一奈米結構52、基板50、淺溝槽隔離區域68保持相對地未蝕刻。在其中第二奈米結構54包括例如SiGe、和第一奈米結構52包括例如Se或SiC的實施方式中，可使用氟化氫(hydrogen fluoride)、另一種氟基的蝕刻劑或類似者，以移除在p型區域50P中的第二奈米結構54。
在其他的實施方式中，在n型區域50N和p型區域50P中的通道區域可同時地形成，例如經由移除在n型區域50N和p型區域50P二者中的第一奈米結構52、或者經由移除在n型區域50N和p型區域50P二者中的第二奈米結構54。在這樣的實施方式中，在n型奈米片場效 電晶體和p型奈米片場效電晶體的通道區域可具有相同的材料組成分，例如矽、矽鍺、或類似者。第26A圖、第26B圖、和第26C圖繪示了由多個實施方式所產生的結構，其中在p型區域50P和n型區域50N二者中的通道區域由例如第二奈米結構54所提供並且包含矽。
在第17A圖、第17B圖、和第18圖至第22圖中繪示了閘極介電層100和閘極電極102的形成，第17A圖和第17B繪示了在第18圖至第22圖中的製程步驟中所繪示的結構的簡化的最終結果(為了清楚起見)。第17A圖進一步突出顯示了形成在第二奈米結構54上方的閘極電極102和閘極介電層100的區域1701。區域1701將參考以下所附的圖式的討論。
轉向第18圖並觀看在第17A圖中的區域1701，這個圖繪示了根據一些實施方式的閘極介電層100的形成。具體而言，第18圖繪示了在第二奈米結構54上方界面層1801的形成、以及在界面層1801上方閘極介電質1803的形成。在一實施方式中，界面層1801可以是經由例如原位蒸汽產生(in situ steam generation,ISSG)的製程、或例如化學氣相沉積或原子層沉積的沉積製程所形成的例如二氧化矽(SiO2)的材料。在另一個實施方式中，界面層1801可以是高介電常數(high-k)材料，例如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、LaO、ZrO、Ta2O5、這些的組合、或類似者，並且具有介於約5埃(
Figure 111132578-A0305-02-0031-1
)和約20埃(
Figure 111132578-A0305-02-0031-2
)之間的厚度，例如約10埃 (
Figure 111132578-A0305-02-0032-3
)。在利用沉積製程的實施方式中，界面層1801可共形地形成，而在利用原位蒸汽產生(ISSG)的實施方式中，界面層1801可沿著開口的底部形成，而不沿著側壁延伸。
在一實施方式中，閘極介電質1803包含經由例如原子層沉積、化學氣相沉積、或類似者的製程所沉積的高介電常數(high-k)材料(例如，K>=9)，例如Ta2O5、Al2O3、鉿氧化物、鉭氧化物、鈦氧化物、鋯氧化物、鋁氧化物、鑭氧化物(例如，HfO2、HfSiO2、HfSiON、HfTaO、HfTiO、HfZrO、LaO、ZrO、TiO)、這些的組合、或類似者。在一些實施方式中，閘極介電質1803包含氮摻雜的氧化物介電質，其在形成金屬含量高K(例如，K值>13)介電材料之前初步地形成。閘極介電質1803可沉積至介於約1奈米到約3奈米之間的厚度，例如約15埃(Å)，儘管可利用任何合適的材料和厚度。如圖所繪示，閘極介電質1803包圍圍繞第二奈米結構54，從而在介於多個外延的源極/汲極區域92之間形成閘極全環的通道(gate-all-around channels)。
轉到第19圖，一旦已經形成了閘極介電質1803，將閘極電極102形成為圍繞第二奈米結構54，並用作實施方式裝置的閘極全環的電極(gate-all-around electrodes)。在一些實施方式中，使用多層來形成閘極電極102，使用例如原子層沉積的高保形的沉積製程來順序地彼此鄰近地沉積每一層，儘管可利用任何合適的沉積製程。根據一些實施方式，閘極電極102可包含第一p型 金屬功函數層1901、第二p型金屬功函數層2101、膠層2201、和填充材料2203。
第19圖繪示了根據一些實施方式，在閘極電極102的最終形成中，在閘極介電質1803上方的第一p型金屬功函數層1901的形成。可在鄰近閘極介電質1803處形成第一p型金屬功函數層1901。例如，第一p型金屬功函數層1901可由例如一或多層的金屬材料的材料所形成，所述金屬材料例如TiN、TaN、Ti、TiAlN、TiAl、Pt、TaC、TaCN、TaSiN、Mn、Zr、Ru、Mo、WN、其他的金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬的氧氮化物、金屬鋁酸鹽、矽酸鋯、鋁酸鋯、這些的組合、或類似者。根據一些實施方式，第一p型金屬功函數層1901可形成為約10埃(Å)的第一厚度Th1。然而，可使用任何合適的厚度。
沉積第一p型金屬功函數層1901可使用沉積製程，例如原子層沉積、化學氣相沉積、或類似者，儘管可使用任何合適的沉積製程。這樣，根據一些實施方式，金屬閘極堆疊的基礎結構2001具有界面層1801、閘極介電質1803、和第一p型金屬功函數層1901，形成為圍繞第二奈米結構54。
第20A圖繪示了根據一些實施方式的退火製程2050，用於對金屬閘極堆疊的基礎結構2001進行退火。金屬閘極堆疊的基礎結構2001可以進行退火，以增加第 一p型金屬功函數層1901的電性功函數。在一些實施方式中，退火製程2050可以是低溫退火製程(例如，low temperature annealing(LMA)製程)，其在介於約300℃至約500℃之間的溫度執行，持續時間在從約10秒至約30分鐘的範圍內。根據一些實施方式，退火製程2050在介於約0.5托(torr)和約10托之間的腔室壓力執行。然而，可以使用任何合適的溫度、持續時間、和腔室壓力。
第20B圖是繪示根據用於退火製程2050的不同的製程溫度和製程時間，在金屬閘極堆疊的基礎結構2001(例如，界面層1801、閘極介電質1803、和第一p型金屬功函數層1901)中所包含的氧的原子重量百分比的圖。具體而言，此圖說明了在退火製程2050之前，金屬閘極堆疊的基礎結構2001的組成分有小於50%原子重量的氧。此圖進一步繪示了在退火製程2050進行約30分鐘的製程時間之後，金屬閘極堆疊的基礎結構2001的組成分有大於50%原子重量的氧，例如在介於約49.99%至約54%原子重量的氧之間。此圖進一步繪示了用於金屬閘極堆疊的基礎結構2001的氧原子重量百分比組成分隨著退火製程2050的製程溫度的增加(例如從約300℃到約450℃)而增加。然而，可使用任何合適的百分比和任何合適的溫度。根據一些實施方式，在退火製程2050期間，殘餘的腔室氧可結合到基礎結構2001中。此外，在退火製程2050期間，在閘極介電質1803中的氧可被驅動(例如，經由擴散)到基礎結構2001的下方的材料中。
在退火製程2050期間，第一p型金屬功函數層1901(例如鈦氮化物)摻雜有氧，以在第一p型金屬功函數層1901之內形成氧的穴(pockets)。此外，氧從閘極介電質1803(例如，鉿氧化物)擴散到界面層1801(例如矽氧化物)內和擴散到第二奈米結構54(例如矽)內。經由退火製程2050，氧的引入增加了金屬閘極堆疊的基礎結構2001的電性功函數(electrical work function,eWF)，並將金屬閘極功函數朝向金屬閘極堆疊的基礎結構2001的P帶邊緣(P-band edge)偏移。根據一些實施方式，在執行退火製程2050之後，介於第一p型金屬功函數層1901和閘極介電質1803之間的界面具有電性功函數差異。根據離散傅立葉變換(DFT)模擬數據，可獲得至少+44.8的電性功函數差異。
第21A圖繪示了根據一些實施方式，在已經執行退火製程2050之後，鄰近於第一p型金屬功函數層1901的第二p型金屬功函數層2101的形成。第二p型金屬功函數層2101可由金屬材料所形成，金屬材料例如TaN、Ti、TiAlN、TiAl、Pt、TaC、TaCN、TaSiN、Mn、Zr、TiN、Ru、Mo、WN、其他的金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬的氧氮化物、金屬鋁酸鹽、矽酸鋯、鋁酸鋯、這些的組合、或類似者。根據一些實施方式，第二p型金屬功函數層2101可形成為第二厚度，第二厚度Th2相對於第一厚度Th1的比率可以是介於約0.5：1至 約3：1之間的比率，例如約2：1。根據一些實施方式，第二厚度Th2可以是在介於約5埃和約30埃之間的厚度，例如約20埃。然而，可使用任何合適的厚度。沉積金屬材料可使用沉積製程，例如原子層沉積、化學氣相沉積、或類似者，儘管可使用任何合適的沉積製程。這樣，根據一些實施方式，將第二p型金屬功函數層2101形成為圍繞第一p型金屬功函數層1901。
第21B圖是繪示在已經執行退火製程2050之後，雙層結構(其包含第一p型金屬功函數層1901和第二p型金屬功函數層2101)的電性功函數(eWF)電壓相對於電容等效厚度(equivalent thickness,CET)(nm)的圖，與沒有執行退火製程2050的雙層結構的eWF電壓相比。具體而言，此圖繪示了與沒有退火製程2050形成雙層結構相比，使用退火製程2050形成雙層結構增加了雙層結構的電性功函數(eWF)。隨著雙層結構的電性功函數(eWF)增加，雙層結構的閾值電壓(P-Vt)降低。此圖進一步說明雙層結構的電性功函數(eWF)隨著電容等效厚度(CET)(nm)的增加而增加。例如，雙層結構包含具有約10
Figure 111132578-A0305-02-0036-4
的第一厚度的第一p型金屬功函數層1901和具有約20
Figure 111132578-A0305-02-0036-5
的第二厚度的第二p型金屬功函數層2101，在沒有退火製程2050的情況下所形成的雙層結構可具有約1.4奈米(nm)電容等效厚度(CET)的約5.00伏(V)的電性功函數(eWF)；而用退火製程2050所形成的雙層結構在大約1.4奈米電容等效厚度可具有約5.02伏的電性功函數， 或者在大約1.4奈米電容等效厚度有約+20mV的增加。
轉到第22圖，一旦形成了第一p型金屬功函數層1901和第二p型金屬功函數層2101，就可形成膠層2201，以便有助於將在上方的填充材料2203與在下方的材料黏合，以及為填充材料2203的形成提供了成核層。在一實施方式中，膠層2201可以是例如鈦氮化物(TiN)的材料，並且可使用例如原子層沉積的類似製程而形成，厚度在介於約10
Figure 111132578-A0305-02-0037-6
和約100
Figure 111132578-A0305-02-0037-7
之間，例如約50
Figure 111132578-A0305-02-0037-8
。然而，可利用任何合適的材料和製程。
也在第22圖中所示，根據一些實施方式繪示了填充材料2203的沉積。一旦已經形成膠層2201，將填充材料2203沉積以填充開口的剩餘部分。在一實施方式中，填充材料的材料可以是例如鎢、Al、Cu、AlCu、Ti、TiAlN、TiAl、Pt、TaC、TaCN、TaSiN、Mn、Zr、TiN、Ta、TaN、Co、N、這些的組合、或類似者，並且可使用例如鍍覆、化學氣相沉積、原子層沉積、物理氣相沉積、這些的組合、或類似者的沉積製程而形成。然而，可利用任何合適的材料。
在n型區域50N和p型區域50P中的閘極介電層100的形成可同時地發生，使得在每個區域中的閘極介電層100由相同的材料所形成，並且多個閘極電極102的形成可同時地發生，使得在每個區域中的多個閘極電極102由相同的材料所形成。另外，在一些其他的實施方式中，在每個區域中的閘極介電層100可經由不同的製程而 形成，使得閘極介電層100可以是不同的材料和/或具有不同數量的層，和/或在每個區域中的閘極電極102可以經由不同的製程所形成，使得閘極電極102可以是不同的材料和/或具有不同數量的層。當使用不同的製程時，可使用各種遮蓋步驟，以遮蓋並暴露適當的區域。
在第二凹陷處1501的填充之後，可執行平坦化製程，例如化學機械研磨，以移除閘極介電層100和閘極電極102的材料的多個過量部分，這些過量部分在第一層間介電質96的頂表面上方。閘極電極102和閘極介電層100的材料的多個剩餘部分因此形成所得的奈米場效電晶體的替換閘極結構。閘極電極102和閘極介電層100可統稱為「閘極結構」。
在第23A圖至第23C圖中，閘極結構(包括閘極介電層100和閘極電極102)是凹陷的，使得凹陷處直接地形成在閘極結構上方和介於第一間隔物81的相對的多個部分之間。在凹陷處中填充包含一或多層的介電材料(例如矽氮化物、矽氧氮化物、或類似者)的閘極遮罩104，隨後經由平坦化製程，以移除在第一層間介電質96上方延伸的介電材料的過量部分。隨後形成的閘極接觸件(例如以下參照第25A圖和第25B圖所討論的閘極接觸件114)穿透閘極遮罩104以接觸凹陷的閘極電極102的頂表面。
如由第23A圖至第23C圖進一步所繪示，第二層間介電質106沉積在第一層間介電質96和閘極遮罩104上方。在一些實施方式中，第二層間介電質106是由可流 動的化學氣相沉積所形成的可流動的膜。在一些實施方式中，第二層間介電質106由介電材料所形成，例如磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、硼磷矽酸鹽玻璃(BPSG)、未摻雜的矽酸鹽玻璃(USG)、或類似者，並且可經由任何合適的方法來沉積，例如化學氣相制積、電漿輔助化學氣相沉積、或類似者。
在第24A圖至第24C圖中，蝕刻第二層間介電質106、第一層間介電質96、接觸蝕刻停止層94、和閘極遮罩104，以形成第三凹陷處108，第三凹陷處108暴露了外延的源極/汲極區域92和/或閘極結構的多個表面。形成第三凹陷處108可經由使用異向性蝕刻製程(例如反應性離子蝕刻、中性束蝕刻、或類似者)的蝕刻。在一些實施方式中，蝕刻第三凹陷處108可使用第一蝕刻製程穿過第二層間介電質106和第一層間介電質96；可使用第二蝕刻製程穿過閘極遮罩104來蝕刻；並且然後可使用第三蝕刻製程穿過接觸蝕刻停止層94來蝕刻。可在第二層間介電質106上方形成遮罩(例如光阻)並圖案化遮罩，以遮蓋來自第一蝕刻製程和第二蝕刻製程的第二層間介電質106的多個部分。在一些實施方式中，蝕刻製程可能過度蝕刻，並且因此，第三凹陷處108延伸到外延的源極/汲極區域92和/或閘極結構中，並且第三凹陷處108的底部可與外延的源極/汲極區域92和/或閘極結構齊平(例如，在同一水平面上，或者與基板具有相同的距離)，或者第三凹陷處108的底部可低於外延的源極/汲極區域92和/或閘極結 構(例如，更靠近基板)。儘管第24B圖將第三凹陷處108繪示為在相同的橫截面中暴露外延的源極/汲極區域92和閘極結構，但是在各個實施方式中，外延的源極/汲極區域92和閘極結構可在不同的橫截面中暴露，從而降低了隨後形成的接觸件發生短路風險。在形成第三凹陷處108之後，在外延的源極/汲極區域92上方形成矽化物區域110。在一些實施方式中，形成矽化物區域110經由首先沉積一金屬(未示出)其在外延的源極/汲極區域92的暴露部分上方且能夠與在下方的外延的源極/汲極區域92的半導體材料(例如，矽、矽鍺、鍺)反應以形成矽化物或鍺化物區域，此金屬例如鎳、鈷、鈦、鉭、鉑、鎢、其他貴金屬、其他難熔金屬、稀土金屬、或其合金，然後執行熱退火製程以形成矽化物區域110。然後，移除沉積金屬的未反應的部分，例如經由蝕刻製程。儘管矽化物區域110稱為矽化物區域，但是矽化物區域110也可以是鍺化物區域或矽鍺化物區域(例如，包含矽化物和鍺化物的區域)。在一實施方式中，矽化物區域110包括TiSi，並且具有在介於約2奈米和約10奈米之間的範圍內的厚度。
接下來，在第25A圖至第25C圖中，源極/汲極接觸件112和閘極接觸件114(也可稱為接觸插塞)形成在第三凹陷處108中。源極/汲極接觸件112和閘極接觸件114可各自包含一或多層，例如阻障層、擴散層、和填充材料。例如，在一些實施方式中，源極/汲極接觸件112和閘極接觸件114各自包括阻障層和導電性材料，並且電 性耦合到下方的導電特徵(例如，在所繪示的實施方式中的閘極電極102和/或矽化物區域110)。閘極接觸件114電性耦合到閘極電極102，而且可稱為閘極接觸件或閘極插塞，並且源極/汲極接觸件112電性耦合到矽化物區域110，而且可稱為源極/汲極接觸件或源極/汲極插塞。阻障層可包括鈦、鈦氮化物、鉭、鉭氮化物、或類似者。導電材料118可以是銅、銅合金、銀、金、鎢、鈷、鋁、鎳、或類似者。可執行例如化學機械研磨的平坦化製程，以從第二層間介電質106的表面移除過量的材料。
第26A圖至第26C圖繪示了根據一些替代性實施方式的裝置的截面視圖。第26A圖繪示了在第1圖中所繪示的參考截面A-A’。第26B圖繪示了在第1圖中所繪示的參考截面B-B’。第26C圖繪示了在第1圖中所繪示的參考截面C-C’。在第26A圖至第26C圖中，相似的參考標號表示經由與第25A圖至第25C圖的結構相似的製程所形成的相似的元件。然而，在第26A圖至第26C圖中，在n型區域50N和p型區域50P中的通道區域包含相同的材料。例如，包含矽的第二奈米結構54為在p型區域50P中的p型奈米片場效電晶體和在n型區域50N中的n型奈米片場效電晶體提供通道區域。形成第26A圖至第26C圖的結構可例如經由同時地從p型區域50P和n型區域50N二者移除第一奈米結構52；在p型區域50P中的第二奈米結構54周圍沉積閘極介電層100和閘極電極102P(例如，適合於p型奈米片場效電晶體的閘極電極)； 以及在n型區域50N中的第二奈米結構54周圍沉積閘極介電層100和閘極電極102N(例如，適合於n型奈米片場效電晶體的閘極電極)。在這樣的實施方式中，如以上所解釋的內容，與p型區域50P相比，在n型區域50N中的外延的源極/汲極區域92的材料可以是不同的。
多個實施方式可達到多個優點。例如，在退火製程2050期間，基礎結構2001的第一p型金屬功函數層1901摻雜有氧，並且氧從閘極介電質1803擴散到界面層1801內、和/或擴散到第二奈米結構54內。這樣，增加了用於基礎結構2001的氧的原子重量組成分的百分比。經由退火製程2050氧的引入增加了金屬閘極堆疊的基礎結構2001的電性功函數(eWF)，並將金屬閘極功函數朝向金屬閘極堆疊的基礎結構2001的P帶邊緣偏移。根據一些實施方式，在執行退火製程2050之後，介於第一p型金屬功函數層1901和閘極介電質1803之間的界面具有至少+44.8的電性功函數差異。此外，根據一些實施方式，經由使用退火製程2050來增加雙層結構的電性功函數(eWF)，並且降低雙層結構的P-Vt。
在一實施方式中，一種方法包括在多層堆疊中形成奈米結構；形成圍繞奈米結構的閘極介電質；形成圍繞閘極介電質的第一p型金屬功函數層；在形成第一p型金屬功函數層之後，執行退火製程；在執行退火製程之後，形成第二p型金屬功函數層；以及在第二p型金屬功函數層上方沉積導電性填充材料。在一實施方式中，此方法包括 將氧擴散到界面層內。在一實施方式中，在執行退火製程之前，基礎結構(包括閘極介電質、第一p型金屬功函數層、和界面層)包括小於50%原子重量的氧，並且在執行退火製程之後，此基礎結構包括大於50%原子重量的氧。在此方法的一實施方式中，將氧擴散到界面層內增加了在介於閘極介電質和p型金屬功函數層之間的界面處的電性功函數差異。在此方法的一實施方式中，將氧擴散到界面層中增加了第一p型金屬功函數層和第二p型金屬功函數層的組合的電性功函數至少20mV。在此方法的一實施方式中，形成第一p型金屬功函數層包括沉積鈦氮化物材料。在此方法的一實施方式中，執行退火製程包括使用300℃和500℃範圍之內的製程溫度。
在另一個實施方式中，此方法包括：在多層堆疊中形成多個奈米結構；形成圍繞奈米結構的界面層；形成圍繞界面層的閘極介電質；形成圍繞閘極介電質的第一功函數層；將氧從閘極介電質擴散到界面層內；在擴散之後，形成鄰近第一功函數層的第二功函數層；以及經由在第二功函數層上方沉積導電性填充材料來形成閘極電極堆疊。在此方法的一實施方式中，擴散包括執行退火製程。在此方法的一實施方式中，將氧擴散到界面層內增加了在介於閘極介電質和第一功函數層之間的界面處的電性功函數。在此方法的一實施方式中，形成界面層包括形成矽氧化物。在此方法的一實施方式中，形成閘極介電質包括形成鉿氧化物材料。在此方法的一實施方式中，形成第一功函數層 包括形成鈦氮化物材料。在此方法的一實施方式中，執行退火製程使用300℃和500℃範圍之內的製程溫度。
在又另一個實施方式中，半導體裝置包括：奈米結構堆疊；閘極堆疊的基礎結構，此基礎結構包括：界面層其圍繞奈米結構堆疊的每個奈米結構；閘極介電質其圍繞界面層；和第一p型金屬功函數層，此基礎結構具有大於50%原子重量的氧的組成分；以及閘極堆疊的頂部結構，此頂部結構包括圍繞第一p型金屬功函數層的第二p型金屬功函數層、和設置在第二p型金屬功函數層上方的導電性填充材料。在半導體裝置的一實施方式中，界面層包括矽氧化物材料。在半導體裝置的一實施方式中，閘極介電質包括鉿氧化物材料。在半導體裝置的一實施方式中，第一p型金屬功函數層包括鈦氮化物材料。在半導體裝置的一實施方式中，介於第一p型金屬功函數層和閘極介電質之間的界面具有至少+44.8的電性功函數差異。在半導體裝置的一實施方式中，第一P型金屬功函數層的電性功函數朝向P帶邊緣偏移。
以上概述了數個實施方式的多個特徵，以便本領域技術人員可較佳地理解本揭示內容的多個態樣。本領域的技術人員應理解，他們可能容易地使用本揭示內容，作為其他製程和結構之設計或修改的基礎，以實現與在此介紹的實施方式的相同的目的，和/或達到相同的優點。本領域技術人員亦應理解，與這些均等的建構不脫離本揭示內容的精神和範圍，並且他們可進行各種改變、替換、和變更， 而不脫離本揭示內容的精神和範圍。
102:閘極電極
1701:區域
1801:界面層
1803:閘極介電質
1901:第一p型金屬功函數層
2001:基礎結構
2050:退火製程
54B:第二奈米結構
54C:第二奈米結構

Claims (10)

  1. 一種製造半導體裝置的方法，包含：在一多層堆疊中形成多個奈米結構；形成圍繞該些奈米結構的一界面層；形成圍繞該界面層的一閘極介電質；形成圍繞該閘極介電質的一第一p型金屬功函數層；在形成該第一p型金屬功函數層之後，執行一退火製程，其中執行該退火製程包含將氧擴散到該界面層內；在執行該退火製程之後，形成一第二p型金屬功函數層；以及在該第二p型金屬功函數層上方沉積一導電性填充材料；其中在執行該退火製程之前，一基礎結構包含該閘極介電質、該第一p型金屬功函數層、和該界面層，此基礎結構包含小於50%原子重量的氧，並且其中在執行該退火製程之後，該基礎結構包含大於50%原子重量的氧。
  2. 如請求項1所述之製造半導體裝置的方法，其中所述將氧擴散到該界面層內增加了介於該閘極介電質和該第一p型金屬功函數層之間的界面處的一電性功函數差異。
  3. 如請求項1所述之製造半導體裝置的方法，其中執行該退火製程包含使用300℃和500℃範圍之內的 一製程溫度。
  4. 一種製造半導體裝置的方法，包含：在一多層堆疊中形成多個奈米結構；形成圍繞該些奈米結構的一界面層；形成圍繞該界面層的一閘極介電質；形成圍繞該閘極介電質的一第一功函數層；將氧從該閘極介電質擴散到該界面層內；在所述擴散之後，形成鄰近該第一功函數層的一第二功函數層；以及經由在該第二功函數層上方沉積一導電性填充材料來形成一閘極電極堆疊。
  5. 如請求項4所述之製造半導體裝置的方法，其中所述擴散包含執行一退火製程。
  6. 如請求項5所述之製造半導體裝置的方法，其中將氧擴散到該界面層內增加了在介於閘極介電質和第一功函數層之間的界面處的一電性功函數。
  7. 一種半導體裝置，包含：一奈米結構堆疊；一閘極堆疊的一基礎結構，該基礎結構包含：一界面層，圍繞該奈米結構堆疊的每個奈米結 構；一閘極介電質，圍繞該界面層；和一第一p型金屬功函數層，該基礎結構具有大於50%原子重量的氧的組成分；以及該閘極堆疊的一頂部結構，該頂部結構包含圍繞該第一p型金屬功函數層的一第二p型金屬功函數層和設置在該第二p型金屬功函數層上方的一導電性填充材料。
  8. 如請求項7所述之半導體裝置，其中該界面層包含一矽氧化物材料。
  9. 如請求項7所述之半導體裝置，其中介於該第一p型金屬功函數層和該閘極介電質之間的一界面具有至少+44.8的電性功函數差異。
  10. 如請求項7所述之半導體裝置，其中該第一p型金屬功函數層的一電性功函數朝向一P帶邊緣偏移。
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