KR20230140324A - 트랜지스터 게이트 구조체들 및 그 형성 방법들 - Google Patents

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KR20230140324A
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신-이 리
웽 창
치 온 츄이
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

디바이스는 반도체 기판; 반도체 기판 위의 수직으로 적층된 나노구조체 세트; 제1 소스/드레인 영역; 및 제2 소스/드레인 영역을 포함하며, 여기서 수직으로 적층된 나노구조체 세트는 제1 단면을 따라 제1 소스/드레인 영역과 제2 소스/드레인 영역 사이에서 연장된다. 이 디바이스는 제2 단면을 따라 수직으로 적층된 나노구조체 세트를 둘러싸는 게이트 구조체를 더 포함한다. 제2 단면은 게이트 구조체의 종방향 축을 따른 것이다. 게이트 구조체는, 수직으로 적층된 나노구조체 세트의 각각의 나노구조체를 둘러싸는 게이트 유전체; 게이트 유전체 위의 제1 금속 탄화물 층; 및 제1 금속 탄화물 층 위의 게이트 충전 재료를 포함한다. 제1 금속 탄화물 층은 Ce, Hf, V, Nb, Sc, Y, 또는 Mo를 포함한다.

Description

트랜지스터 게이트 구조체들 및 그 형성 방법들{TRANSISTOR GATE STRUCTURES AND METHODS OF FORMING THEREOF}
우선권 및 상호 참조
본 출원은 2022년 3월 29일에 제출된 미국 가출원 제63/362,053호의 이익을 주장하고, 이 미국 가출원은 이로써 참고로 본 명세서에 포함된다.
반도체 디바이스들은, 예를 들어, 개인용 컴퓨터, 셀 폰, 디지털 카메라, 및 다른 전자 장비와 같은, 다양한 전자 응용 분야들에서 사용된다. 반도체 디바이스들은 전형적으로 반도체 기판 위에 절연 재료 층들 또는 유전체 재료 층들, 전도성 재료 층들, 및 반도체 재료 층들을 순차적으로 퇴적하는 것, 및 다양한 재료 층들을 그 상에 회로 컴포넌트들 및 요소들을 형성하도록 리소그래피를 사용하여 패터닝하는 것에 의해 제조된다.
반도체 산업은 최소 피처 크기의 지속적인 감소로 주어진 면적에 더 많은 컴포넌트들이 집적될 수 있게 하는 것에 의해 다양한 전자 컴포넌트들(예를 들면, 트랜지스터들, 다이오드들, 저항기들, 커패시터들 등)의 집적 밀도를 계속하여 개선시킨다. 그렇지만, 최소 피처 크기가 감소됨에 따라, 해결되어야 하는 추가적인 문제들이 발생한다.
본 개시의 양태들은 첨부 도면과 함께 읽을 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 업계에서의 표준 실무에 따라, 다양한 피처들이 일정한 축척으로 그려져 있지 않음에 유의한다. 실제로, 다양한 피처들의 치수들은 논의의 명확성을 위해 임의적으로 증가되거나 감소될 수 있다.
도 1은 일부 실시예들에 따른, 나노구조 전계 효과 트랜지스터(나노-FET)의 예를 3차원 뷰로 예시한다.
도 2, 도 3, 도 4, 도 5, 도 6a, 도 6b, 도 7a, 도 7b, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a, 도 10b, 도 11a, 도 11b, 도 11c, 도 12a, 도 12b, 도 12c, 도 12d, 도 13a, 도 13b, 도 13c, 도 14a, 도 14b, 도 15a, 도 15b, 도 16a, 도 16b, 도 17a, 도 17b, 도 17c, 도 18a, 도 18b, 도 19a, 도 19b, 도 19c, 도 19d, 도 20a, 도 20b, 도 20c, 도 20d, 도 21a, 도 21b, 도 21c, 도 21d, 도 22a, 도 22b, 도 22c, 도 23a, 도 23b, 도 23c, 도 24a, 도 24b, 및 도 24c는, 일부 실시예들에 따른, 나노-FET들의 제조에서의 중간 스테이지들의 단면도들이다.
도 25a, 도 25b, 및 도 25c는, 일부 실시예들에 따른, 나노-FET의 단면도들이다.
도 26a, 도 26b, 및 도 26c는, 일부 실시예들에 따른, 나노-FET의 단면도들이다.
도 27a, 도 27b, 및 도 27c는, 일부 실시예들에 따른, 나노-FET의 단면도들이다.
도 28a, 도 28b, 및 도 28c는, 일부 실시예들에 따른, 나노-FET의 단면도들이다.
도 29는, 일부 실시예들에 따른, 나노-FET의 단면도이다.
이하의 개시내용은 본 발명의 상이한 특징들을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트들 및 배열들의 특정 예들이 아래에서 설명된다. 이들은, 물론, 예들에 불과하고 제한하는 것으로 의도되지 않는다. 예를 들어, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처를 형성하는 것은 제1 피처와 제2 피처가 직접 접촉하게 형성되는 실시예들을 포함할 수 있으며, 제1 피처와 제2 피처가 직접 접촉하지 않을 수 있도록, 제1 피처와 제2 피처 사이에 추가적인 피처들이 형성될 수 있는 실시예들을 또한 포함할 수 있다. 추가적으로, 본 개시내용은 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 위한 것이며, 그 자체로 논의되는 다양한 실시예들 및/또는 구성들 사이의 관계에 영향을 미치지 않는다.
게다가, "밑에", "아래에", "하부의", "위에", "상부의" 등과 같은, 공간적으로 상대적인 용어들은, 본 명세서에서 설명의 편의를 위해, 도면들에 예시된 바와 같이 하나의 요소 또는 피처와 다른 요소(들) 또는 피처(들) 간의 관계를 설명하는 데 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 묘사된 배향 외에도 사용 또는 작동 중의 디바이스의 상이한 배향들을 포괄하는 것으로 의도된다. 장치는 다른 방식으로 배향될 수 있으며(90도 회전되거나 다른 배향들로 있을 수 있으며), 본 명세서에서 사용되는 공간적으로 상대적인 기술어들도 마찬가지로 그에 따라 해석될 수 있다.
본 명세서에서의 다양한 실시예들은 금속 탄화물을 포함하는 일함수 금속 층을 갖는 게이트 구조체를 포함한다. 예를 들어, 금속 탄화물은 Ce1-yCy, Hf1-yCy, V1-yCy, Nb1-yCy, Sc1-yCy, Y1-yCy, Hf1-yCy, 또는 Mo1-yCy 를 포함할 수 있으며, 여기서 y는 0 < y < 1을 충족시키는 숫자이다. 일부 실시예들에서 금속 탄화물 층은 게이트 구조체에서 일함수 금속으로만 사용될 수 있다. 일부 실시예들에서, 금속 탄화물 층은 게이트 구조체에서 다수의 일함수 금속 층들을 제공하기 위해 하나 이상의 다른 일함수 금속(예를 들면, 하나 이상의 금속 질화물 층 및/또는 금속 탄화물 층)과 조합하여 사용될 수 있다. 상이한 금속 탄화물들을 일함수 금속으로 사용한 결과로서, 일함수 조절(work function tuning)이 더 정밀하게 달성될 수 있다.
실시예들이 나노-FET들을 포함하는 다이인 특정 맥락에서 아래에서 설명된다. 그렇지만, 다양한 실시예들이 나노-FET들 대신에 또는 나노-FET들과 조합하여 다른 유형들의 트랜지스터들(예를 들면, 핀 전계 효과 트랜지스터들(FinFET들), 평면 트랜지스터들 등)을 포함하는 다이들에 적용될 수 있다.
도 1은, 일부 실시예들에 따른, 나노-FET들(예를 들면, 나노와이어 FET들, 나노시트 FET들(나노-FET들) 등)의 예를 3차원 뷰로 예시한다. 나노-FET들은 기판(50)(예를 들면, 반도체 기판) 상의 핀들(fins)(66) 위에 나노구조체들(55)(예를 들면, 나노시트들, 나노와이어 등)을 포함하고, 여기서 나노구조체들(55)은 나노-FET들에 대한 채널 영역들로서 작용한다. 나노구조체들(55)은 p형 나노구조체들, n형 나노구조체들, 또는 이들의 조합을 포함할 수 있다. 격리 영역들(68)은 인접한 핀들(66) 사이에 배치되고, 이러한 핀들(66)은 이웃하는 격리 영역들(68) 사이로부터 위로 돌출할 수 있다. 비록 격리 영역들(68)이 기판(50)과 분리된 것으로 설명/예시되어 있지만, 본 명세서에서 사용되는 바와 같이, "기판"이라는 용어는 반도체 기판 단독 또는 반도체 기판과 격리 영역들의 조합을 지칭할 수 있다. 추가적으로, 비록 핀들(66)의 바닥 부분이 기판(50)과 단일 연속 재료들인 것으로 예시되어 있지만, 핀들(66)의 바닥 부분 및/또는 기판(50)은 단일 재료 또는 복수의 재료들을 포함할 수 있다. 이러한 맥락에서, 핀들(66)은 이웃하는 격리 영역들(68) 사이에서 연장되는 부분을 지칭한다.
게이트 유전체 층들(100)은 핀들(66)의 상부 표면들 위에 그리고 나노구조체들(55)의 상부 표면들, 측벽들, 및 하부 표면들을 따라 있다. 게이트 전극들(102)은 게이트 유전체 층들(100) 위에 있다. 에피택셜 소스/드레인 영역들(92)은 게이트 유전체 층들(100) 및 게이트 전극들(102)의 양측에서 핀들(66) 상에 배치된다.
도 1은 이후의 도면들에서 사용되는 기준 단면들을 추가로 예시한다. 단면(A-A')은, 예를 들어, 나노-FET의 에피택셜 소스/드레인 영역들(92) 사이의 전류 흐름의 방향에 수직인 방향으로 게이트 전극(102)의 종방향 축을 따른 것이다. 단면(B-B')은 단면(A-A')에 수직이고, 예를 들어, 나노-FET의 에피택셜 소스/드레인 영역들(92) 사이의 전류 흐름의 방향으로 나노-FET의 핀(66)의 종방향 축에 평행한 것이다. 단면(C-C')은 단면(A-A')에 평행하고 나노-FET들의 에피택셜 소스/드레인 영역들을 통해 연장된다. 후속 도면들은 명확성을 위해 이러한 기준 단면들을 참조한다.
본 명세서에서 논의되는 일부 실시예들은 게이트-라스트 프로세스(gate-last process)를 사용하여 형성되는 나노-FET들의 맥락에서 논의된다. 다른 실시예들에서는, 게이트-퍼스트 프로세스(gate-first process)가 사용될 수 있다. 또한, 일부 실시예들은, 평면 FET들과 같은, 평면 디바이스들에서 또는 핀 전계 효과 트랜지스터들(FinFET들)에서 사용되는 측면들을 고려한다.
도 2 내지 도 24c는, 일부 실시예들에 따른, 나노-FET들의 제조에서의 중간 스테이지들의 단면도들이다. 도 2 내지 도 5, 도 6a, 도 13a, 도 14a, 도 15a, 도 16a, 도 17a, 도 18a, 도 19a, 도 19c, 도 19d, 도 20a, 도 21a, 도 21c, 도 21d, 도 22a, 도 23a, 및 도 24a는 도 1에 예시된 기준 단면(A-A’)을 예시한다. 도 6b, 도 7b, 도 8b, 도 9b, 도 10b, 도 11b, 도 11c, 도 12b, 도 12d, 도 13b, 도 14b, 도 15b, 도 16b, 도 17b, 도 17c, 도 18b, 도 19b, 도 20b, 도 21b, 도 22b, 도 23b, 및 도 24b는 도 1에 예시된 기준 단면(B-B')을 예시한다. 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 12c, 도 13c, 도 22c, 도 23c, 및 도 24c는 도 1에 예시된 기준 단면(C-C')을 예시한다.
도 2에서, 기판(50)이 제공된다. 기판(50)은, (예를 들면, p형 또는 n형 도펀트로) 도핑될 수 있거나 도핑되지 않을 수 있는, 벌크 반도체, SOI(semiconductor-on-insulator) 기판 등과 같은, 반도체 기판일 수 있다. 기판(50)은, 실리콘 웨이퍼와 같은, 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성되는 반도체 재료의 층이다. 절연체 층은, 예를 들어, 매립 산화물(BOX) 층, 실리콘 산화물 층 등일 수 있다. 절연체 층은 기판, 전형적으로 실리콘 또는 유리 기판 상에 제공된다. 다층 기판(multi-layered substrate) 또는 구배 기판(gradient substrate)과 같은, 다른 기판들이 또한 사용될 수 있다. 일부 실시예들에서, 기판(50)의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; 실리콘-게르마늄, 갈륨 비소 인화물, 알루미늄 인듐 비화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물, 및/또는 갈륨 인듐 비소 인화물을 포함한 합금 반도체; 또는 이들의 조합들을 포함할 수 있다.
기판(50)은 n형 영역(50N) 및 p형 영역(50P)을 갖는다. n형 영역(50N)은, NMOS 트랜지스터들과 같은, n형 디바이스들, 예를 들면, n형 나노-FET들을 형성하기 위한 것일 수 있고, p형 영역(50P)은, PMOS 트랜지스터들과 같은, p형 디바이스들, 예를 들면, p형 나노-FET들을 형성하기 위한 것일 수 있다. n형 영역(50N)은 (분할부(divider)(20)에 의해 예시된 바와 같이) p형 영역(50P)으로부터 물리적으로 분리될 수 있고, 임의의 수의 디바이스 피처들(예를 들면, 다른 능동 디바이스들, 도핑된 영역들, 격리 구조체들 등)이 n형 영역(50N)과 p형 영역(50P) 사이에 배치될 수 있다. 비록 하나의 n형 영역(50N) 및 하나의 p형 영역(50P)이 예시되어 있지만, 임의의 수의 n형 영역들(50N) 및 p형 영역들(50P)이 제공될 수 있다.
게다가 도 2에서, 다층 스택(64)이 기판(50) 위에 형성된다. 다층 스택(64)은 제1 반도체 층들(51A 내지 51C)(집합적으로 제1 반도체 층들(51)이라고 지칭됨)과 제2 반도체 층들(53A 내지 53C)(집합적으로 제2 반도체 층들(53)이라고 지칭됨)의 교호 층들을 포함한다. 예시를 위해 그리고 아래에서 더 상세히 논의되는 바와 같이, 제2 반도체 층들(53)은 제거될 것이고 제1 반도체 층들(51)은 p형 영역(50P)에 나노-FET들의 채널 영역들을 형성하도록 패터닝될 것이다. 또한, 제1 반도체 층들(51)은 제거될 것이고 제2 반도체 층들(53)은 n형 영역(50N)에 나노-FET들의 채널 영역들을 형성하도록 패터닝될 것이다. 그럼에도 불구하고, 일부 실시예들에서, 제1 반도체 층들(51)은 제거될 수 있고 제2 반도체 층들(53)은 p형 영역(50P)에 나노-FET들의 채널 영역들을 형성하도록 패터닝될 수 있으며, 제2 반도체 층들(53)은 제거될 수 있고 제1 반도체 층들(51)은 n형 영역(50N)에 나노-FET들의 채널 영역들을 형성하도록 패터닝될 수 있다.
또 다른 실시예들에서, 제1 반도체 층들(51)은 제거될 수 있고, 제2 반도체 층들(53)은 n형 영역(50N) 및 p형 영역(50P) 양쪽 모두에 나노-FET들의 채널 영역들을 형성하도록 패터닝될 수 있다. 다른 실시예들에서, 제2 반도체 층들(53)은 제거될 수 있고, 제1 반도체 층들(51)은 n형 영역(50N) 및 p형 영역(50P) 양쪽 모두에 나노-FET들의 채널 영역들을 형성하도록 패터닝될 수 있다. 그러한 실시예들에서, n형 영역(50N) 및 p형 영역(50P) 양쪽 모두에서의 채널 영역들은 동일한 재료 조성(예를 들면, 실리콘 또는 다른 반도체 재료)을 가질 수 있고 동시에 형성될 수 있다. 도 25a, 도 25b, 및 도 25c는, 예를 들어, p형 영역(50P) 및 n형 영역(50N) 양쪽 모두에서의 채널 영역들이 실리콘을 포함하는 그러한 실시예들로부터 결과되는 구조체를 예시한다.
다층 스택(64)은 예시 목적으로 제1 반도체 층들(51) 및 제2 반도체 층들(53) 각각의 3 개의 층을 포함하는 것으로 예시되어 있다. 일부 실시예들에서, 다층 스택(64)은 임의의 수의 제1 반도체 층들(51) 및 제2 반도체 층들(53)을 포함할 수 있다. 다층 스택(64)의 층들 각각은 화학적 기상 퇴적(CVD), 원자 층 퇴적(ALD), 기상 에피택시(VPE), 분자 빔 에피택시(MBE) 등과 같은 프로세스를 사용하여 에피택셜적으로 성장될 수 있다. 다양한 실시예들에서, 제1 반도체 층들(51)은, 실리콘 게르마늄 등과 같은, p형 나노-FET들에 적합한 제1 반도체 재료로 형성될 수 있고, 제2 반도체 층들(53)은, 실리콘, 실리콘 탄소 등과 같은, n형 나노-FET들에 적합한 제2 반도체 재료로 형성될 수 있다. 다층 스택(64)은 예시 목적으로 p형 나노-FET들에 적합한 최하부 반도체 층을 갖는 것으로 예시되어 있다. 일부 실시예들에서, 최하부 층이 n형 나노-FET들에 적합한 반도체 층이도록 다층 스택(64)이 형성될 수 있다.
제1 반도체 재료들과 제2 반도체 재료들은 서로에 대해 높은 에칭 선택도를 갖는 재료들일 수 있다. 이에 따라, n형 영역(50N)에서 제2 반도체 재료의 제2 반도체 층들(53)을 상당히 제거하지 않으면서 제1 반도체 재료의 제1 반도체 층들(51)이 제거될 수 있으며, 이에 의해 제2 반도체 층들(53)이 n형 나노-FET들의 채널 영역들을 형성하도록 패터닝될 수 있게 한다. 유사하게, p형 영역(50P)에서 제1 반도체 재료의 제1 반도체 층들(51)을 상당히 제거하지 않으면서 제2 반도체 재료의 제2 반도체 층들(53)이 제거될 수 있으며, 이에 의해 제1 반도체 층들(51)이 p형 나노-FET들의 채널 영역들을 형성하도록 패터닝될 수 있게 한다.
이제 도 3을 참조하면, 일부 실시예들에 따르면, 핀들(66)이 기판(50)에 형성되고 나노구조체들(55)이 다층 스택(64)에 형성된다. 일부 실시예들에서, 나노구조체들(55) 및 핀들(66)은, 제각기, 다층 스택(64) 및 기판(50)에 트렌치들을 에칭하는 것에 의해 다층 스택(64) 및 기판(50)에 형성될 수 있다. 에칭은, 반응성 이온 에칭(RIE), 중성 빔 에칭(neutral beam etch, NBE) 등, 또는 이들의 조합과 같은, 임의의 허용 가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다. 다층 스택(64)을 에칭하는 것에 의해 나노구조체들(55)을 형성하는 것은 추가로 제1 반도체 층들(51)로부터 제1 나노구조체들(52A 내지 52C)(집합적으로 제1 나노구조체들(52)이라고 지칭됨)을 규정할 수 있고 제2 반도체 층들(53)로부터 제2 나노구조체들(54A 내지 54C)(집합적으로 제2 나노구조체들(54)이라고 지칭됨)을 규정할 수 있다. 제1 나노구조체들(52)과 제2 나노구조체들(54)은 추가로 집합적으로 나노구조체들(55)이라고 지칭될 수 있다.
핀들(66)과 나노구조체들(55)은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀들(66)과 나노구조체들(55)은, 이중 패터닝(double-patterning) 프로세스 또는 다중 패터닝(multi-patterning) 프로세스를 포함한, 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 프로세스 또는 다중 패터닝 프로세스는 포토리소그래피 프로세스와 자기 정렬 프로세스를 조합하여, 예를 들어, 그렇지 않고 단일의 직접 포토리소그래피 프로세스를 사용하여 획득 가능한 것보다 더 작은 피치들을 갖는 패턴들이 생성될 수 있게 한다. 예를 들어, 일 실시예에서, 희생 층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 자기 정렬 프로세스를 사용하여, 스페이서들이 패터닝된 희생 층과 나란히 형성된다. 희생 층이 이어서 제거되고, 남아 있는 스페이서들은 이어서 핀들(66)을 패터닝하는 데 사용될 수 있다.
도 3은 예시 목적으로 n형 영역(50N) 및 p형 영역(50P)에서의 핀들(66)을 실질적으로 동일한 폭을 갖는 것으로 예시한다. 일부 실시예들에서, n형 영역(50N)에서의 핀들(66)의 폭들은 p형 영역(50P)에서의 핀들(66)보다 더 크거나 더 얇을 수 있다. 게다가, 핀들(66) 및 나노구조체들(55) 각각이 전체에 걸쳐 일관된 폭을 갖는 것으로 예시되어 있지만, 다른 실시예들에서, 핀들(66) 및/또는 나노구조체들(55) 각각의 폭이 기판(50)을 향하는 방향으로 연속적으로 증가하도록 핀들(66) 및/또는 나노구조체들(55)은 테이퍼진 측벽들을 가질 수 있다. 그러한 실시예들에서, 나노구조체들(55) 각각은 상이한 폭을 가질 수 있고 사다리꼴 형상일 수 있다.
도 4에서, 얕은 트렌치 격리(STI) 영역들(68)이 핀들(66)에 인접하게 형성된다. STI 영역들(68)은 기판(50), 핀들(66), 및 나노구조체들(55) 위에 및 인접한 핀들(66) 사이에 절연 재료를 퇴적하는 것에 의해 형성될 수 있다. 절연 재료는 실리콘 산화물과 같은 산화물, 질화물 등, 또는 이들의 조합일 수 있고, 고밀도 플라스마(high-density plasma) CVD(HDP-CVD), 유동성(flowable) CVD(FCVD) 등 또는 이들의 조합에 의해 형성될 수 있다. 임의의 허용 가능한 프로세스에 의해 형성되는 다른 절연 재료들이 사용될 수 있다. 예시된 실시예에서, 절연 재료는 FCVD 프로세스에 의해 형성되는 실리콘 산화물이다. 일단 절연 재료가 형성되면, 어닐링 프로세스가 수행될 수 있다. 실시예에서, 절연 재료는 잉여 절연 재료가 나노구조체들(55)을 덮도록 형성된다. 비록 절연 재료가 단일 층으로 예시되어 있지만, 일부 실시예들은 다수의 층들을 활용할 수 있다. 예를 들어, 일부 실시예들에서, 라이너(별도로 예시되지 않음)가 먼저 기판(50), 핀들(66), 및 나노구조체들(55)의 표면을 따라 형성될 수 있다. 그 후에, 위에서 논의된 것과 같은, 충전 재료가 라이너 위에 형성될 수 있다.
나노구조체들(55) 위의 잉여 절연 재료를 제거하기 위해 제거 프로세스가 이어서 절연 재료에 적용된다. 일부 실시예들에서, 화학적 기계적 폴리싱(CMP), 에치백 프로세스, 이들의 조합들 등과 같은 평탄화 프로세스가 활용될 수 있다. 평탄화 프로세스가 완료된 후에 나노구조체들(55)과 절연 재료의 상부 표면들이 동일한 높이로(level) 되도록 평탄화 프로세스는 나노구조체들(55)을 노출시킨다.
절연 재료가 이어서 STI 영역들(68)을 형성하도록 리세싱된다. n형 영역(50N) 및 p형 영역(50P)에서의 핀들(66)의 상부 부분들이 이웃하는 STI 영역들(68) 사이로부터 돌출하도록 절연 재료가 리세싱된다. 게다가, STI 영역들(68)의 상부 표면들은 예시된 바와 같은 평평한 표면, 볼록한 표면, (디싱(dishing)과 같은) 오목한 표면, 또는 이들의 조합을 가질 수 있다. STI 영역들(68)의 상부 표면들은 적절한 에칭에 의해 평평하게, 볼록하게, 및/또는 오목하게 형성될 수 있다. STI 영역들(68)은, 절연 재료의 재료에 대해 선택적인(예를 들면, 핀들(66) 및 나노구조체들(55)의 재료보다 더 빠른 속도로 절연 재료의 재료를 에칭하는) 에칭 프로세스와 같은, 허용 가능한 에칭 프로세스를 사용하여 리세싱될 수 있다. 예를 들어, 예를 들어, 희석 플루오르화 수소(dHF) 산을 사용한 산화물 제거가 사용될 수 있다.
도 2 내지 도 4와 관련하여 위에서 설명된 프로세스는 핀들(66) 및 나노구조체들(55)이 어떻게 형성될 수 있는지의 일 예일뿐이다. 일부 실시예들에서, 핀들(66) 및/또는 나노구조체들(55)은 마스크 및 에피택셜 성장 프로세스를 사용하여 형성될 수 있다. 예를 들어, 유전체 층은 기판(50)의 상부 표면 위에 형성될 수 있고, 트렌치들은 아래에 놓인 기판(50)을 노출시키도록 유전체 층을 통해 에칭될 수 있다. 에피택셜 구조체들은 트렌치들 내에 에피택셜적으로 성장될 수 있으며, 에피택셜 구조체들이 유전체 층으로부터 돌출하여 핀들(66) 및/또는 나노구조체들(55)을 형성하도록 유전체 층이 리세싱될 수 있다. 에피택셜 구조체들은, 제1 반도체 재료들 및 제2 반도체 재료들과 같은, 위에서 논의된 교호하는 반도체 재료들을 포함할 수 있다. 에피택셜 구조체들이 에피택셜적으로 성장하는 일부 실시예들에서, 에피택셜적으로 성장한 재료들은 성장 동안 인-시츄(in situ)로 도핑될 수 있고, 이는 선행 주입 및/또는 후속 주입을 없앨 수 있지만, 인-시츄 도핑과 주입 도핑이 함께 사용될 수 있다.
추가적으로, 제1 반도체 층들(51)(및 결과적인 나노구조체들(52)) 및 제2 반도체 층들(53)(및 결과적인 나노구조체들(54))은 예시 목적으로만 p형 영역(50P) 및 n형 영역(50N)에 동일한 재료들을 포함하는 것으로 본 명세서에서 예시되고 논의된다. 이에 따라, 일부 실시예들에서, 제1 반도체 층들(51) 및 제2 반도체 층들(53) 중 하나 또는 양쪽 모두는 p형 영역(50P) 및 n형 영역(50N)에서 상이한 재료들일 수 있거나 상이한 순서로 형성될 수 있다.
게다가 도 4에서, 적절한 웰들(wells)(별도로 도시되지 않음)이 핀들(66), 나노구조체들(55), 및/또는 STI 영역들(68)에 형성될 수 있다. 상이한 웰 유형들을 깆는 실시예들에서, n형 영역(50N) 및 p형 영역(50P)에 대한 상이한 주입 단계들은 포토레지스트 또는 다른 마스크들(별도로 예시되지 않음)을 사용하여 달성될 수 있다. 예를 들어, 포토레지스트는 n형 영역(50N) 및 p형 영역(50P)에서 핀들(66) 및 STI 영역들(68) 위에 형성될 수 있다. 포토레지스트가 p형 영역(50P)을 노출시키도록 패터닝된다. 포토레지스트는 스핀 온 기술을 사용하여 형성될 수 있고 허용 가능한 포토리소그래피 기술들을 사용하여 패터닝될 수 있다. 일단 포토레지스트가 패터닝되면, n형 불순물 주입이 p형 영역(50P)에서 수행되고, 포토레지스트는 n형 불순물들이 n형 영역(50N) 내로 주입되는 것을 실질적으로 방지하기 위해 마스크로서 작용할 수 있다. n형 불순물들은 약 1013 atoms/cm3 내지 약 1014 atoms/cm3의 범위의 농도로 해당 영역에 주입되는 인, 비소, 안티몬 등일 수 있다. 주입 이후에, 포토레지스트는, 예컨대, 허용 가능한 애싱 프로세스에 의해, 제거된다.
p형 영역(50P)의 주입 이후 또는 이전에, 포토레지스트 또는 다른 마스크들(별도로 예시되지 않음)이 p형 영역(50P) 및 n형 영역(50N)에서 핀들(66), 나노구조체들(55), 및 STI 영역들(68) 위에 형성된다. 포토레지스트는 n형 영역(50N)을 노출시키도록 패터닝된다. 포토레지스트는 스핀 온 기술을 사용하여 형성될 수 있고 허용 가능한 포토리소그래피 기술들을 사용하여 패터닝될 수 있다. 일단 포토레지스트가 패터닝되면, p형 불순물 주입이 n형 영역(50N)에서 수행될 수 있고, 포토레지스트는 p형 불순물들이 p형 영역(50P) 내로 주입되는 것을 실질적으로 방지하기 위해 마스크로서 작용할 수 있다. p형 불순물들은 약 1013 atoms/cm3 내지 약 1014 atoms/cm3의 범위의 농도로 해당 영역에 주입되는 붕소, 플루오르화 붕소, 인듐 등일 수 있다. 주입 이후에, 포토레지스트는, 예컨대, 허용 가능한 애싱 프로세스에 의해, 제거될 수 있다.
n형 영역(50N) 및 p형 영역(50P)의 주입 이후에, 주입 손상(implant damage)을 회복(repair)시키기 위해 그리고 주입된 p형 불순물들 및/또는 n형 불순물들을 활성화시키기 위해 어닐링이 수행될 수 있다. 일부 실시예들에서, 에피택셜 핀들의 성장한 재료들은 성장 동안 인-시츄로 도핑될 수 있고, 이는 주입을 제거할 수 있지만, 인-시츄 도핑과 주입 도핑이 함께 사용될 수 있다.
도 5에서, 더미 유전체 층(70)이 핀들(66) 및 나노구조체들(55) 상에 형성된다. 더미 유전체 층(70)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 이들의 조합 등일 수 있고, 허용 가능한 기술들에 따라 퇴적되거나 열적으로 성장될 수 있다. 더미 게이트 층(72)은 더미 유전체 층(70) 위에 형성되고, 마스크 층(74)은 더미 게이트 층(72) 위에 형성된다. 더미 게이트 층(72)은 더미 유전체 층(70) 위에 퇴적될 수 있고 이어서, 예컨대, CMP에 의해, 평탄화될 수 있다. 마스크 층(74)은 더미 게이트 층(72) 위에 퇴적될 수 있다. 더미 게이트 층(72)은 전도성 또는 비전도성 재료일 수 있고, 비정질 실리콘, 다결정 실리콘(폴리실리콘), 다결정 실리콘 게르마늄(폴리-SiGe), 금속 질화물들, 금속 실리사이드들, 금속 산화물들, 및 금속들을 포함한 그룹 중에서 선택될 수 있다. 더미 게이트 층(72)은 물리적 기상 퇴적(PVD), CVD, 스퍼터 퇴적, 또는 선택된 재료를 퇴적하기 위한 다른 기술들에 의해 퇴적될 수 있다. 더미 게이트 층(72)은 격리 영역들의 에칭으로부터 높은 에칭 선택도를 갖는 다른 재료들로 제조될 수 있다. 마스크 층(74)은, 예를 들어, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다. 이 예에서, 단일 더미 게이트 층(72) 및 단일 마스크 층(74)이 n형 영역(50N) 및 p형 영역(50P)에 걸쳐 형성된다. 더미 유전체 층(70)이 단지 예시 목적으로 핀들(66) 및 나노구조체들(55)만을 덮는 것으로 도시되어 있음에 유의한다. 일부 실시예들에서, 더미 유전체 층(70)이 더미 게이트 층(72)과 STI 영역들(68) 사이에서 연장되도록, 더미 유전체 층(70)은 더미 유전체 층(70)이 STI 영역들(68)을 덮도록 퇴적될 수 있다.
도 6a 내지 도 24c는 실시예 디바이스들의 제조에서의 다양한 추가적인 단계들을 예시한다. 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 12c, 도 13a, 도 13c, 도 14a, 도 15a, 도 22c, 도 23c, 및 도 24c는 영역들(50N) 또는 영역들(50P) 중 어느 하나에서의 피처들을 예시한다. 도 6a 및 도 6b에서, 마스크 층(74)(도 5 참조)은 마스크들(78)을 형성하도록 허용 가능한 포토리소그래피 및 에칭 기술들을 사용하여 패터닝될 수 있다. 마스크들(78)의 패턴은 이어서 더미 게이트 층(72)으로 및 더미 유전체 층(70)으로 전사되어, 제각기, 더미 게이트들(76) 및 더미 게이트 유전체들(71)을 형성할 수 있다. 더미 게이트들(76)은 핀들(66)의 각자의 채널 영역들을 덮는다. 마스크들(78)의 패턴은 더미 게이트들(76) 각각을 인접한 더미 게이트들(76)로부터 물리적으로 분리시키는 데 사용될 수 있다. 더미 게이트들(76)은 또한 각자의 핀들(66)의 길이 방향(lengthwise direction)에 실질적으로 수직인 길이 방향을 가질 수 있다.
도 7a 및 도 7b에서, 제1 스페이서 층(80) 및 제2 스페이서 층(82)은, 제각기, 도 6a 및 도 6b에 예시된 구조체들 위에 형성된다. 제1 스페이서 층(80) 및 제2 스페이서 층(82)은 자기 정렬된 소스/드레인 영역들을 형성하기 위한 스페이서들로서 작용하도록 후속적으로 패터닝될 것이다. 도 7a 및 도 7b에서, 제1 스페이서 층(80)은 STI 영역들(68)의 상부 표면들; 핀들(66), 나노구조체들(55), 및 마스크들(78)의 상부 표면들 및 측벽들; 및 더미 게이트들(76) 및 더미 게이트 유전체들(71)의 측벽들 상에 형성된다. 제2 스페이서 층(82)이 제1 스페이서 층(80) 위에 퇴적된다. 제1 스페이서 층(80)은 열 산화와 같은 기술들을 사용하여 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등으로 형성될 수 있거나 CVD, ALD 등에 의해 퇴적될 수 있다. 제2 스페이서 층(82)은, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은, 제1 스페이서 층(80)의 재료와 상이한 에칭 속도를 갖는 재료로 형성될 수 있으며, CVD, ALD 등에 의해 퇴적될 수 있다.
제1 스페이서 층(80)이 형성된 후 제2 스페이서 층(82)을 형성하기 전에, 저농도로 도핑된 소스/드레인(LDD) 영역들(별도로 예시하지 않음)에 대한 주입들이 수행될 수 있다. 상이한 디바이스 유형들을 갖는 실시예들에서, 도 4에서 위에서 논의된 주입들과 유사하게, 포토레지스트와 같은, 마스크가, p형 영역(50P)을 노출시키면서, n형 영역(50N) 위에 형성될 수 있고, 적절한 유형의(예를 들면, p형) 불순물들이 p형 영역(50P)에서의 노출된 핀들(66) 및 나노구조체들(55) 내로 주입될 수 있다. 마스크가 이어서 제거될 수 있다. 후속적으로, 포토레지스트와 같은, 마스크가 n형 영역(50N)을 노출시키면서 p형 영역(50P) 위에 형성될 수 있고, 적절한 유형의 불순물들(예를 들면, n형)이 n형 영역(50N)에서의 노출된 핀들(66) 및 나노구조체들(55) 내로 주입될 수 있다. 마스크가 이어서 제거될 수 있다. n형 불순물들은 이전에 논의된 n형 불순물들 중 임의의 것일 수 있고, p형 불순물들은 이전에 논의된 p형 불순물들 중 임의의 것일 수 있다. 저농도로 도핑된 소스/드레인 영역들은 약 1x1015 atoms/cm3 내지 약 1x1019 atoms/cm3의 범위의 불순물 농도를 가질 수 있다. 주입 손상을 회복시키기 위해 그리고 주입된 불순물들을 활성화시키기 위해 어닐링이 사용될 수 있다.
도 8a 및 도 8b에서, 제1 스페이서 층(80) 및 제2 스페이서 층(82)은 제1 스페이서들(81) 및 제2 스페이서들(83)을 형성하도록 에칭된다. 아래에서 더 상세히 논의될 것인 바와 같이, 제1 스페이서들(81) 및 제2 스페이서들(83)은 후속적으로 형성되는 소스 드레인 영역들을 자기 정렬시키는 것은 물론 후속 프로세싱 동안 핀들(66) 및/또는 나노구조체들(55)의 측벽들을 보호하도록 작용한다. 제1 스페이서 층(80) 및 제2 스페이서 층(82)은, 등방성 에칭 프로세스(예를 들면, 습식 에칭 프로세스), 이방성 에칭 프로세스(예를 들면, 건식 에칭 프로세스) 등과 같은, 적합한 에칭 프로세스를 사용하여 에칭될 수 있다. 일부 실시예들에서, 제2 스페이서 층(82)을 패터닝할 때 제1 스페이서 층(80)이 에칭 정지 층으로서 작용할 수 있도록 그리고 제1 스페이서 층(80)을 패터닝할 때 제2 스페이서 층(82)이 마스크로서 작용할 수 있도록, 제2 스페이서 층(82)의 재료는 제1 스페이서 층(80)의 재료와 상이한 에칭 속도를 갖는다. 예를 들어, 제2 스페이서 층(82)이 이방성 에칭 프로세스를 사용하여 에칭될 수 있고, 여기서 제1 스페이서 층(80)은 에칭 정지 층으로서 작용하고, 여기서 도 8a에 예시된 바와 같이 제2 스페이서 층(82)의 남아 있는 부분은 제2 스페이서들(83)을 형성한다. 그 후에, 제2 스페이서들(83)은 제1 스페이서 층(80)의 노출된 부분들을 에칭하는 동안 마스크로서 작용하며, 이에 의해 도 8a에 예시된 바와 같이 제1 스페이서들(81)을 형성한다.
도 8a에 예시된 바와 같이, 제1 스페이서들(81) 및 제2 스페이서들(83)은 핀들(66) 및/또는 나노구조체들(55)의 측벽들 상에 배치된다. 도 8b에 예시된 바와 같이, 일부 실시예들에서, 제2 스페이서 층(82)은 마스크들(78), 더미 게이트들(76), 및 더미 게이트 유전체들(71)에 인접한 제1 스페이서 층(80) 위로부터 제거될 수 있고, 제1 스페이서들(81)은 마스크들(78), 더미 게이트들(76), 및 더미 게이트 유전체들(71)의 측벽들 상에 배치된다. 다른 실시예들에서, 제2 스페이서 층(82)의 일 부분이 마스크들(78), 더미 게이트들(76), 및 더미 게이트 유전체들(71)에 인접한 제1 스페이서 층(80) 위에 남아 있을 수 있다.
이상의 개시내용이 스페이서들 및 LDD 영역들을 형성하는 프로세스를 전반적으로 설명하고 있음에 유의한다. 다른 프로세스들 및 시퀀스들이 사용될 수 있다. 예를 들어, 더 적은 수의 또는 추가적인 스페이서들이 활용될 수 있고, 상이한 단계 시퀀스가 활용될 수 있으며(예를 들면, 제2 스페이서 층(82)을 퇴적하기 전에 제1 스페이서들(81)이 패터닝될 수 있음), 추가적인 스페이서들이 형성되고 제거될 수 있는 등이다. 게다가, n형 디바이스들과 p형 디바이스들이 상이한 구조들 및 단계들을 사용하여 형성될 수 있다.
도 9a 및 도 9b에서, 일부 실시예들에 따르면, 제1 리세스들(86)이 핀들(66), 나노구조체들(55), 및 기판들(50)에 형성된다. 에피택셜 소스/드레인 영역들은 후속적으로 제1 리세스들(86)에 형성될 것이다. 제1 리세스들(86)은 제1 나노구조체들(52) 및 제2 나노구조체들(54)을 통해 기판(50) 내로 연장될 수 있다. 도 9a에 예시된 바와 같이, STI 영역들(68)의 상부 표면들은 제1 리세스들(86)의 하부 표면들과 동일한 높이로 될 수 있다. 다양한 실시예들에서, 제1 리세스들(86)의 하부 표면들이 STI 영역들(68)의 상부 표면들보다 아래에 배치되도록 핀들(66)이 에칭될 수 있거나 할 수 있다. 제1 리세스들(86)은, RIE, NBE 등과 같은, 이방성 에칭 프로세스들을 사용하여 핀들(55), 나노구조체들(55), 및 기판(50)을 에칭하는 것에 의해 형성될 수 있다. 제1 스페이서들(81), 제2 스페이서들(83), 및 마스크들(78)은 제1 리세스들(86)을 형성하는 데 사용되는 에칭 프로세스들 동안 핀들(55), 나노구조체들(55), 및 기판(50)의 부분들을 마스킹한다. 단일 에칭 프로세스 또는 다수의 에칭 프로세스들이 나노구조체들(55) 및/또는 핀들(66)의 각각의 층을 에칭하는 데 사용될 수 있다. 제1 리세스들(86)이 원하는 깊이에 도달한 후에 제1 리세스들(86)의 에칭을 정지시키기 위해 시간 설정된 에칭(timed etch) 프로세스들이 사용될 수 있다.
도 10a 및 도 10b에서, 제1 리세스들(86)에 의해 노출되는 제1 반도체 재료들(예를 들면, 제1 나노구조체들(52))로 형성되는 다층 스택(64)의 층들의 측벽들의 부분들은 n형 영역(50N)에 측벽 리세스들(88)을 형성하도록 에칭되고, 제1 리세스들(86)에 의해 노출되는 제2 반도체 재료들(예를 들면, 제2 나노구조체들(54))로 형성되는 다층 스택(64)의 층들의 측벽들의 부분들은 p형 영역(50P)에 측벽 리세스들(88)을 형성하도록 에칭된다. 비록 측벽 리세스들(88)에서의 제1 나노구조체들(52) 및 제2 나노구조체들(54)의 측벽들이 도 10b에서 직선인 것으로 예시되어 있지만, 측벽들이 오목하거나 볼록할 수 있다. 측벽들은, 습식 에칭 등과 같은, 등방성 에칭 프로세스들을 사용하여 에칭될 수 있다. 제2 나노구조체들(54) 및 기판(50)이 n형 영역(50N)에서의 제1 나노구조체들(52)과 비교하여 상대적으로 에칭되지 않은 채로 유지되도록 제1 반도체 재료들에 선택적인 에천트들이 제1 나노구조체들(52)을 에칭하는 데 사용되는 동안 p형 영역(50P)은 마스크(도시되지 않음)를 사용하여 보호될 수 있다. 유사하게, 제1 나노구조체들(52) 및 기판(50)이 p형 영역(50P)에서의 제2 나노구조체들(54)과 비교하여 상대적으로 에칭되지 않은 채로 유지되도록 제2 반도체 재료들에 선택적인 에천트들이 제2 나노구조체들(54)을 에칭하는 데 사용되는 동안 n형 영역(50N)은 마스크(도시되지 않음)를 사용하여 보호될 수 있다. 제1 나노구조체들(52)이, 예를 들면, SiGe를 포함하고, 제2 나노구조체들(54)이, 예를 들면, Si 또는 SiC를 포함하는 실시예에서, 테트라메틸암모늄 하이드록사이드(TMAH), 암모늄 하이드록사이드(NH4OH) 등을 사용한 건식 에칭 프로세스가 n형 영역(50N)에서의 제1 나노구조체들(52)의 측벽들을 에칭하는 데 사용될 수 있고, 플루오르화 수소, 다른 플루오르계 에천트 등을 사용한 습식 또는 건식 에칭 프로세스가 p형 영역(50P)에서의 제2 나노구조체들(54)의 측벽들을 에칭하는 데 사용될 수 있다.
도 11a 내지 도 11c에서, 제1 내부 스페이서들(90)은 측벽 리세스들(88)에 형성된다. 제1 내부 스페이서들(90)은 도 10a 및 도 10b에 예시된 구조체들 위에 내부 스페이서 층(별도로 예시되지 않음)을 퇴적하는 것에 의해 형성될 수 있다. 제1 내부 스페이서들(90)은 후속적으로 형성되는 소스/드레인 영역들과 게이트 구조체 사이의 격리 피처들(isolation features)로서 작용한다. 아래에서 더 상세히 논의될 것인 바와 같이, 소스/드레인 영역들은 리세스들(86)에 형성될 것인 반면, n형 영역(50N)에서의 제1 나노구조체들(52) 및 p형 영역(50P)에서의 제2 나노구조체들(54)은 대응하는 게이트 구조체들로 대체될 것이다.
내부 스페이서 층은, CVD, ALD 등과 같은, 컨포멀 퇴적(conformal deposition) 프로세스에 의해 퇴적될 수 있다. 내부 스페이서 층은 실리콘 질화물 또는 실리콘 산질화물과 같은 재료를 포함할 수 있지만, 약 3.5 미만의 k 값을 갖는 저 유전 상수(로우-k(low-k)) 재료들과 같은, 임의의 적합한 재료가 활용될 수 있다. 내부 스페이서 층은 이어서 제1 내부 스페이서들(90)을 형성하도록 이방성으로 에칭될 수 있다. 그렇지만, 비록 제1 내부 스페이서들(90)의 외부 측벽들이 n형 영역(50N)에서의 제2 나노구조체들(54)의 측벽들과 동일 평면에(flush) 있고 p형 영역(50P)에서의 제1 나노구조체들(52)의 측벽들과 동일 평면에 있는 것으로 예시되어 있지만, 제1 내부 스페이서들(90)의 외부 측벽들은, 제각기, 제2 나노구조체들(54) 및/또는 제1 나노구조체들(52)의 측벽들을 넘어 연장되거나 그로부터 리세싱될 수 있다.
더욱이, 비록 제1 내부 스페이서들(90)의 외부 측벽들이 도 11b에서 직선인 것으로 예시되어 있지만, 제1 내부 스페이서들(90)의 외부 측벽들은 오목하거나 볼록할 수 있다. 예로서, 도 11c는 제1 나노구조체들(52)의 측벽들이 오목하고, 제1 내부 스페이서들(90)의 외부 측벽들이 오목하며, 제1 내부 스페이서들(90)이 n형 영역(50N)에서의 제2 나노구조체들(54)의 측벽들로부터 리세싱되는 일 실시예를 예시한다. 또한 제2 나노구조체들(54)의 측벽들이 오목하고, 제1 내부 스페이서들(90)의 외부 측벽들이 오목하며, 제1 내부 스페이서들(90)이 p형 영역(50P)에서의 제1 나노구조체들(52)의 측벽들로부터 리세싱되는 실시예들이 예시되어 있다. 내부 스페이서 층은, RIE, NBE 등과 같은, 이방성 에칭 프로세스에 의해 에칭될 수 있다. 제1 내부 스페이서들(90)은, 게이트 구조체들을 형성하는 데 사용되는 에칭 프로세스들과 같은, 후속 에칭 프로세스들에 의해 후속적으로 형성되는 소스/드레인 영역들(예컨대, 도 12a 내지 도 12c와 관련하여 아래에서 논의되는, 에피택셜 소스/드레인 영역들(92))에 대한 손상을 방지하기 위해 사용될 수 있다.
도 12a 내지 도 12c에서, 에피택셜 소스/드레인 영역들(92)이 제1 리세스들(86)에 형성된다. 일부 실시예들에서, 소스/드레인 영역들(92)은 n형 영역(50N)에서의 제2 나노구조체들(54)에 및 p형 영역(50P)에서의 제1 나노구조체들(52)에 응력을 가할 수 있으며, 이에 의해 성능을 개선시킬 수 있다. 도 12b에 예시된 바와 같이, 각각의 더미 게이트(76)가 에피택셜 소스/드레인 영역들(92)의 각자의 이웃하는 쌍들 사이에 배치되도록 에피택셜 소스/드레인 영역들(92)이 제1 리세스들(86)에 형성된다. 일부 실시예들에서, 에피택셜 소스/드레인 영역들(92)이 결과적인 나노-FET들의 후속하여 형성되는 게이트들과 단락(short out)하지 않도록, 제1 스페이서들(81)은 에피택셜 소스/드레인 영역들(92)을 더미 게이트들(76)로부터 분리시키는 데 사용되고 제1 내부 스페이서들(90)은 적절한 횡방향 거리만큼 에피택셜 소스/드레인 영역들(92)을 나노구조체들(55)로부터 분리시키는 데 사용된다.
n형 영역(50N), 예를 들면, NMOS 영역에서의 에피택셜 소스/드레인 영역들(92)은 p형 영역(50P), 예를 들면, PMOS 영역을 마스킹하는 것에 의해 형성될 수 있다. 이어서, 에피택셜 소스/드레인 영역들(92)은 n형 영역(50N)에서의 제1 리세스들(86)에 에피택셜적으로 성장한다. 에피택셜 소스/드레인 영역들(92)은 n형 나노-FET들에 적절한 임의의 허용 가능한 재료를 포함할 수 있다. 예를 들어, 제2 나노구조체들(54)이 실리콘인 경우, 에피택셜 소스/드레인 영역들(92)은, 실리콘, 실리콘 탄화물, 인 도핑된 실리콘 탄화물, 실리콘 인화물 등과 같은, 제2 나노구조체들(54)에 인장 변형(tensile strain)을 가하는 재료들을 포함할 수 있다. 에피택셜 소스/드레인 영역들(92)은 나노구조체들(55)의 각자의 상부 표면들로부터 융기된 표면들을 가질 수 있고 패싯들(facets)을 가질 수 있다.
p형 영역(50P), 예를 들면, PMOS 영역에서의 에피택셜 소스/드레인 영역들(92)은 n형 영역(50N), 예를 들면, NMOS 영역을 마스킹하는 것에 의해 형성될 수 있다. 이어서, 에피택셜 소스/드레인 영역들(92)은 p형 영역(50P)에서의 제1 리세스들(86)에 에피택셜적으로 성장한다. 에피택셜 소스/드레인 영역들(92)은 p형 나노-FET들에 적절한 임의의 허용 가능한 재료를 포함할 수 있다. 예를 들어, 제1 나노구조체들(52)이 실리콘 게르마늄인 경우, 에피택셜 소스/드레인 영역들(92)은, 실리콘 게르마늄, 붕소 도핑된 실리콘 게르마늄, 게르마늄, 게르마늄 주석 등과 같은, 제1 나노구조체들(52)에 압축 변형(compressive strain)을 가하는 재료들을 포함할 수 있다. 에피택셜 소스/드레인 영역들(92)은 또한 다층 스택(64)의 각자의 표면들로부터 융기된 표면들을 가질 수 있고 패싯들을 가질 수 있다.
에피택셜 소스/드레인 영역들(92), 제1 나노구조체들(52), 제2 나노구조체들(54), 및/또는 기판(50)은, 저농도로 도핑된 소스/드레인 영역들을 형성하기 위한 이전에 논의된 프로세스와 유사하게, 소스/드레인 영역들을 형성하도록 도펀트들로 주입될 수 있고, 어닐링이 뒤따를 수 있다. 소스/드레인 영역들은 약 1x1019 atoms/cm3 내지 약 1x1021 atoms/cm3의 불순물 농도를 가질 수 있다. 소스/드레인 영역들에 대한 n형 및/또는 p형 불순물들은 이전에 논의된 불순물들 중 임의의 것일 수 있다. 일부 실시예들에서, 에피택셜 소스/드레인 영역들(92)은 성장 동안 인-시츄로 도핑될 수 있다.
n형 영역(50N) 및 p형 영역(50P)에서의 에피택셜 소스/드레인 영역들(92)을 형성하는 데 사용되는 에피택시 프로세스들의 결과로서, 에피택셜 소스/드레인 영역들(92)의 상부 표면들은 나노구조체들(55)의 측벽들을 넘어 횡방향으로 외측으로 확장되는 패싯들을 갖는다. 일부 실시예들에서, 이러한 패싯들은 도 12a에 의해 예시된 바와 같이 동일한 나노-FET의 인접한 에피택셜 소스/드레인 영역들(92)을 병합시킨다. 다른 실시예들에서, 인접한 에피택셜 소스/드레인 영역들(92)은 도 12c에 의해 예시된 바와 같이 에피택시 프로세스가 완료된 후에 분리된 채로 유지된다. 도 12a 및 도 12c에 예시된 실시예들에서, 제1 스페이서들(81)은 STI 영역들(68)의 상부 표면에 형성되며, 이에 의해 에피택셜 성장을 차단시킬 수 있다. 일부 다른 실시예들에서, 제1 스페이서들(81)은 나노구조체들(55)의 측벽들의 부분들을 덮어 에피택셜 성장을 추가로 차단시킬 수 있다. 일부 다른 실시예들에서, 제1 스페이서들(81)을 형성하는 데 사용되는 스페이서 에칭은 에피택셜적으로 성장한 영역이 STI 영역(68)의 표면까지 연장될 수 있게 하기 위해 스페이서 재료를 제거하도록 조정될 수 있다.
에피택셜 소스/드레인 영역들(92)은 하나 이상의 반도체 재료 층을 포함할 수 있다. 예를 들어, 에피택셜 소스/드레인 영역들(92)은 제1 반도체 재료 층(92A), 제2 반도체 재료 층(92B), 및 제3 반도체 재료 층(92C)을 포함할 수 있다. 반도체 재료 층들(92A, 92B, 및/또는 92C) 각각은 사용되는 에피택시 프로세스(들)의 결과로서 만곡된 표면들을 가질 수 있다. 에피택셜 소스/드레인 영역들(92)에 대해 임의의 수의 반도체 재료 층들이 사용될 수 있다. 제1 반도체 재료 층(92A), 제2 반도체 재료 층(92B), 및 제3 반도체 재료 층(92C) 각각은 상이한 반도체 재료들로 형성될 수 있고 상이한 도펀트 농도들로 도핑될 수 있다. 일부 실시예들에서, 제1 반도체 재료 층(92A)은 제2 반도체 재료 층(92B)보다는 작고 제3 반도체 재료 층(92C)보다는 큰 도펀트 농도를 가질 수 있다. 에피택셜 소스/드레인 영역들(92)이 3 개의 반도체 재료 층을 포함하는 실시예들에서, 제1 반도체 재료 층(92A)이 퇴적될 수 있고, 제2 반도체 재료 층(92B)이 제1 반도체 재료 층(92A) 위에 퇴적될 수 있으며, 제3 반도체 재료 층(92C)이 제2 반도체 재료 층(92B) 위에 퇴적될 수 있다.
도 12d는 n형 영역(50N)에서의 제1 나노구조체들(52)의 측벽들 및 p형 영역(50P)에서의 제2 나노구조체들(54)의 측벽들이 오목하고, 제1 내부 스페이서들(90)의 외부 측벽들이 오목하며, 제1 내부 스페이서들(90)이, 제각기, 제2 나노구조체들(54) 및 제1 나노구조체들(52)의 측벽들로부터 리세싱되는 일 실시예를 예시한다. 도 12d에 예시된 바와 같이, 에피택셜 소스/드레인 영역들(92)은 제1 내부 스페이서들(90)과 접촉하게 형성될 수 있고, n형 영역(50N)에서의 제2 나노구조체들(54)의 측벽들을 넘어 그리고 p형 영역(50P)에서의 제1 나노구조체들(52)의 측벽들을 넘어 연장될 수 있다.
도 13a 내지 도 13c에서, 제1 층간 유전체(ILD)(96)는, 제각기, 도 6a, 도 12b, 및 도 12a에 예시된 구조체 위에 퇴적된다(도 7a 내지 도 12d의 프로세스들은 도 6a에 예시된 단면을 변경하지 않음). 제1 ILD(96)는 유전체 재료로 형성될 수 있고, CVD, 플라스마 강화 CVD(PECVD), 또는 FCVD와 같은, 임의의 적합한 방법에 의해 퇴적될 수 있다. 유전체 재료들은 포스포-실리케이트 유리(PSG), 보로-실리케이트 유리(BSG), 붕소 도핑된 포스포-실리케이트 유리(BPSG), 도핑되지 않은 실리케이트 유리(USG) 등을 포함할 수 있다. 임의의 허용 가능한 프로세스에 의해 형성되는 다른 절연 재료들이 사용될 수 있다. 일부 실시예들에서, 콘택트 에칭 정지 층(CESL)(94)은 제1 ILD(96)와 에피택셜 소스/드레인 영역들(92), 마스크들(78), 및 제1 스페이서들(81) 사이에 배치된다. CESL(94)은 위에 놓인 제1 ILD(96)의 재료와 상이한 에칭 속도를 갖는, 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은, 유전체 재료를 포함할 수 있다.
도 14a 및 도 14b에서, 제1 ILD(96)의 상부 표면을 더미 게이트들(76) 또는 마스크들(78)의 상부 표면들과 동일한 높이로 되게 하기 위해, CMP와 같은, 평탄화 프로세스가 수행될 수 있다. 평탄화 프로세스는 또한 더미 게이트들(76) 상의 마스크들(78), 및 마스크들(78)의 측벽들을 따라 있는 제1 스페이서들(81)의 부분들을 제거할 수 있다. 평탄화 프로세스 후에, 더미 게이트들(76), 제1 스페이서(81), 및 제1 ILD(96)의 상부 표면들은 프로세스 변동 내에서 동일한 높이로 된다. 그에 따라, 더미 게이트들(76)의 상부 표면들이 제1 ILD(96)를 통해 노출된다. 일부 실시예들에서, 마스크들(78)이 유지될 수 있으며, 이 경우에 평탄화 프로세스는 제1 ILD(96)의 상부 표면을 마스크들(78) 및 제1 스페이서들(81)의 상부 표면과 동일한 높이로 되게 한다.
도 15a 및 도 15b에서, 제2 리세스들(98)이 형성되도록, 더미 게이트들(76) 및, 존재하는 경우, 마스크들(78)이 하나 이상의 에칭 단계에서 제거된다. 제2 리세스들(98) 내의 더미 유전체 층들(70)의 부분들이 또한 제거될 수 있다. 일부 실시예들에서, 더미 게이트들(76) 및 더미 유전체 층들(70)은 이방성 건식 에칭 프로세스에 의해 제거된다. 예를 들어, 에칭 프로세스는 제1 ILD(96) 또는 제1 스페이서들(81)보다 빠른 속도로 더미 게이트들(76)을 선택적으로 에칭하는 반응 가스(들)를 사용하는 건식 에칭 프로세스를 포함할 수 있다. 각각의 제2 리세스(98)는 후속적으로 완성된 나노-FET들에서 채널 영역들로서 작용하는 나노구조체들(55)의 부분들을 노출시키고/시키거나 그 위에 놓인다. 채널 영역들로서 작용하는 나노구조체들(55)의 부분들은 에피택셜 소스/드레인 영역들(92)의 이웃하는 쌍들 사이에 배치된다. 제거 동안, 더미 게이트들(76)이 에칭될 때 더미 유전체 층들(70)은 에칭 정지 층들로서 사용될 수 있다. 더미 게이트들(76)의 제거 후에 더미 유전체 층들(70)이 이어서 제거될 수 있다.
도 16a 및 도 16b에서, n형 영역(50N)에서의 제1 나노구조체들(52) 및 p형 영역(50P)에서의 제2 나노구조체들(54)이 제거되어 제2 리세스들(98)을 연장시킨다. 제1 나노구조체들(52)은 p형 영역(50P) 위에 마스크(도시되지 않음)를 형성하는 것 및 제1 나노구조체들(52)의 재료들에 대해 선택적인 에천트들을 사용하는 습식 에칭 등과 같은 등방성 에칭 프로세스를 수행하는 것에 의해 제거될 수 있는 반면, 제2 나노구조체들(54), 기판(50), STI 영역들(68)은 제1 나노구조체들(52)에 비해 상대적으로 에칭되지 않은 채로 유지된다. 제1 나노구조체들(52)이, 예를 들면, SiGe를 포함하고, 제2 나노구조체들(54A 내지 54C)이, 예를 들면, Si 또는 SiC를 포함하는 실시예들에서, 테트라메틸암모늄 하이드록사이드(TMAH), 암모늄 하이드록사이드(NH4OH) 등이 n형 영역(50N)에서의 제1 나노구조체들(52)을 제거하는 데 사용될 수 있다.
p형 영역(50P)에서의 제2 나노구조체들(54)은 n형 영역(50N) 위에 마스크(도시되지 않음)를 형성하는 것 및 제2 나노구조체들(54)의 재료들에 대해 선택적인 에천트들을 사용하는 습식 에칭 등과 같은 등방성 에칭 프로세스를 수행하는 것에 의해 제거될 수 있는 반면, 제1 나노구조체들(52), 기판(50), STI 영역들(68)은 제2 나노구조체들(54)에 비해 상대적으로 에칭되지 않은 채로 유지된다. 제2 나노구조체들(54)이, 예를 들면, SiGe를 포함하고, 제1 나노구조체들(52)이, 예를 들면, Si 또는 SiC를 포함하는 실시예들에서, 플루오르화 수소, 다른 플루오르계 에천트 등은 p형 영역(50P)에서의 제2 나노구조체들(54)을 제거하는 데 사용될 수 있다.
다른 실시예들에서, n형 영역(50N) 및 p형 영역(50P)에서의 채널 영역들은, 예를 들어, n형 영역(50N) 및 p형 영역(50P) 양쪽 모두에서 제1 나노구조체들(52)을 제거하는 것에 의해 또는 n형 영역(50N) 및 p형 영역(50P) 양쪽 모두에서 제2 나노구조체들(54)을 제거하는 것에 의해, 동시에 형성될 수 있다. 그러한 실시예들에서, n형 나노-FET들 및 p형 나노-FET들의 채널 영역들은, 실리콘, 실리콘 게르마늄 등과 같은, 동일한 재료 조성을 가질 수 있다. 도 25a, 도 25b, 및 도 25c는 p형 영역(50P) 및 n형 영역(50N) 양쪽 모두에서의 채널 영역들이 제2 나노구조체들(54)에 의해 제공되고, 예를 들어, 실리콘을 포함하는 그러한 실시예들로부터 결과되는 구조체를 예시한다.
도 17a 및 도 17b에서, 게이트 유전체 층들(100)이 대체 게이트들을 위해 형성된다. 게이트 유전체 층들(100)은 제2 리세스들(98)에 컨포멀하게 퇴적된다. n형 영역(50N)에서, 게이트 유전체 층들(100)은 기판(50)의 상부 표면들 및 측벽들 상에 그리고 제2 나노구조체들(54)의 상부 표면들, 측벽들, 및 하부 표면들 상에 형성될 수 있으며, p형 영역(50P)에서, 게이트 유전체 층들(100)은 기판(50)의 상부 표면들 및 측벽들 상에 그리고 제1 나노구조체들(52)의 상부 표면들, 측벽들, 및 하부 표면들 상에 형성될 수 있다. 게이트 유전체 층들(100)은 또한 제1 ILD(96), CESL(94), 제1 스페이서들(81), 및 STI 영역들(68)의 상부 표면들 상에 퇴적될 수 있다.
일부 실시예들에 따르면, 게이트 유전체 층들(100)은, 산화물, 금속 산화물 등, 또는 이들의 조합들과 같은, 하나 이상의 유전체 층을 포함한다. 예를 들어, 일부 실시예들에서, 게이트 유전체 층들(100)은 계면 층(101)(예를 들면, 실리콘 산화물 층 등) 및 계면 층(101) 위의 하이-k(high-k) 게이트 유전체 층(103)(예를 들면, 금속 산화물 층)을 포함할 수 있다. 일부 실시예들에서, 하이-k 게이트 유전체 층(103)은 약 7.0보다 큰 k 값을 가지며, 하프늄, 알루미늄, 지르코늄, 란탄, 망간, 바륨, 티타늄, 납, 및 이들의 조합들의 금속 산화물 또는 실리케이트를 포함할 수 있다. 게이트 유전체 층들(100)의 구조는 n형 영역(50N)과 p형 영역(50P)에서 동일하거나 상이할 수 있다. 게이트 유전체 층들(100)의 형성 방법들은 분자 빔 퇴적(MBD), ALD, PECVD 등을 포함할 수 있다. 일부 실시예들에서, 계면 층(101)의 두께(T1)는 약 7Å 내지 약 25Å의 범위에 있을 수 있고, 하이-k 게이트 유전체 층(103)의 두께(T2)는 약 7Å 내지 약 35Å의 범위에 있을 수 있다. 다른 실시예들에서 계면 층(101) 및/또는 하이-k 게이트 유전체 층(103)은 상이한 두께들을 가질 수 있다. 예시된 실시예에서, 계면 층(101)은 컨포멀 퇴적 프로세스를 사용하여 퇴적될 수 있다. 다른 실시예들에서, 계면 층(101)은, 예를 들어, 열 산화 프로세스를 사용하여 나노구조체들(예를 들면, 나노구조체들(52/54))의 표면들 상에만 배치되도록 선택적 성장 프로세스에 의해 형성될 수 있다. 도 17c는, 게이트 전극 형성의 모든 후속 실시예들에 적용될 수 있는, 계면 층(101)이 열적으로 성장하는 대안적인 실시예를 예시한다.
n형 영역(50N) 및 p형 영역(50P)에서의 게이트 유전체 층들(100)의 형성은, 각각의 영역에서의 게이트 유전체 층들(100)이 동일한 재료들로 형성되도록, 동시에 발생할 수 있다. 일부 실시예들에서, 각각의 영역에서의 게이트 유전체 층들(100)은, 게이트 유전체 층들(100)이 상이한 재료들일 수 있고/있거나 상이한 수의 층들을 가질 수 있도록, 별개의 프로세스들에 의해 형성될 수 있다. 별개의 프로세스들을 사용할 때 적절한 영역들을 마스킹하고 노출시키기 위해 다양한 마스킹 단계들이 사용될 수 있다.
도 18a 내지 도 21d에서, 게이트 전극들(102P 및 102N)(도 20a, 도 20b, 도 21a, 및 도 21b 참조)이, 제각기, p형 영역(50P) 및 n형 영역(50N)에서 게이트 유전체 층들(100) 위에 형성되어, 제2 리세스들(98)의 남아 있는 부분들을 충전한다. n형 영역(50N) 및 p형 영역(50P)에서의 게이트 전극들(102)의 형성은, 각각의 영역에서의 게이트 전극들(102)이 동일한 재료들로 형성되도록, 동시에 발생할 수 있다. 일부 실시예들에서, 각각의 영역에서의 게이트 전극들(102)은, 게이트 전극들(102)이 상이한 재료들일 수 있고/있거나 상이한 수의 층들을 가질 수 있도록, 별개의 프로세스들에 의해 형성될 수 있다. 별개의 프로세스들을 사용할 때 적절한 영역들을 마스킹하고 노출시키기 위해 다양한 마스킹 단계들이 사용될 수 있다. 도 18a 내지 도 20b는 p형 영역(50P)에서 게이트 전극들(102)의 다양한 층들을 형성하는 것의 단면도들을 예시하고, 도 21a 내지 도 21d는 n형 영역(50N)에서의 완성된 게이트 전극들(102)의 단면도들을 예시한다.
게이트 전극들(102)은 티타늄 질화물, 티타늄 산화물, 탄탈 질화물, 코발트, 루테늄, 알루미늄, 텅스텐, 이들의 조합들, 또는 이들의 다중 층들과 같은 금속 함유 재료를 포함할 수 있다. 게다가, 게이트 전극들(102)은 증가된 일함수 조절 유연성을 가능하게 하는, 전이 금속 탄화물과 같은, 금속 탄화물의 하나 이상의 층을 포함할 수 있다.
도 18a 및 도 18b를 참조하면, 선택적인 일함수 금속 층(105)이 게이트 유전체 층들(100) 상에(예를 들면, 하이-k 게이트 유전체 층(103) 상에) 퇴적된다. 일함수 금속 층(105)은 나노구조체들(예를 들면, 나노구조체들(52)) 각각을 둘러싸도록 퇴적될 수 있고, 일함수 금속 층(105)은 적층된 나노구조체들 중 인접한 나노구조체들 사이의(예를 들면, 나노구조체들(52A/52B) 및/또는 나노구조체들(52B/52C) 사이의) 내부 시트 영역(50I)에 추가로 퇴적될 수 있다. 일부 실시예들에서, 일함수 금속 층(105)은, 티타늄 질화물(TiN) 층과 같은, 금속 질화물 층이다. 일함수 금속 층(105)의 형성 방법들은 CVD, ALD, PVD 등을 포함할 수 있다. 일함수 금속 층(105)이 ALD에 의해 퇴적되는 티타늄 질화물 층인 실시예들에서, 티타늄-포함 전구체(예를 들면, TiCl4 등) 및 질소-포함 전구체(예를 들면, NH3)는 티타늄 질화물의 복수의 단층들(monolayers)을 형성하는 데 사용될 수 있다. 일함수 금속 층(105)은 약 5Å 내지 약 15Å의 범위에 있는 두께(T3)를 가질 수 있다. 장점들은 하이-k 게이트 유전체 층(103) 바로 위에 금속 질화물(예를 들면, 티타늄 질화물)을 포함하는 일함수 금속 층(105)을 포함하는 것에 의해 달성될 수 있다. 예를 들어, 일함수 금속 층(105)의 금속 질화물 재료는, 특히 일함수 금속 층(105)이 상기 두께 범위에 있는 두께를 가질 때, 더 적은 댕글링 결합들로 하이-k 게이트 유전체 층(103)과의 더 안정적인 계면을 제공할 수 있다. 다른 실시예들에서, 감소된 안정성(예를 들면, 더 많은 댕글링 본드들, 도 26a 내지 도 26c 참조)을 대가로 하여 일함수 금속 층(105)이 생략될 수 있다.
도 19a 내지 도 19d에서, 일함수 금속 층(107)이 일함수 금속 층(105)(존재하는 경우) 상에 또는 일함수 금속 층(105)이 생략된 경우 하이-k 게이트 유전체 층(103) 상에 퇴적된다(도 26a 내지 도 26c 참조). 일함수 금속 층(107)은 나노구조체들(예를 들면, 나노구조체들(52)) 각각을 둘러싸도록 퇴적될 수 있고, 일함수 금속 층(107)은 적층된 나노구조체들 중 인접한 나노구조체들 사이의(예를 들면, 나노구조체들(52A/52B) 및/또는 나노구조체들(52B/52C) 사이의) 내부 시트 영역(50I)에 추가로 퇴적될 수 있다. 일부 실시예들에서, 게이트 유전체 층들(100), 일함수 금속 층(105), 및 일함수 금속 층(107)의 조합은 제1 나노구조체(52)로부터 제2 나노구조체(52)까지 걸쳐 있는 내부 시트 영역(50I)을 완전히 충전할 수 있다. 일부 실시예들에서(예를 들면, 일함수 금속 층(105)이 생략된 경우), 게이트 유전체 층들(100)과 일함수 금속 층(107)의 조합은 제1 나노구조체(52)로부터 제2 나노구조체(52)까지 걸쳐 있는 내부 시트 영역(50I)을 완전히 충전할 수 있다(도 26a 내지 도 26c 참조). 다른 구성들이 또한 가능하다.
일부 실시예들에서, 일함수 금속 층(107)은 탄소 및 Ce, Hf, V, Nb, Sc, Y, 또는 Mo를 포함하는 금속 탄화물 층이다. 상기 금속들을 갖는 금속 탄화물 층을 사용하는 것에 의해, 결과적인 디바이스에서 임계 전압 조절의 향상된 유연성이 달성될 수 있다. 도 19c 및 도 19d는 일함수 금속 층(107)(예를 들면, 도 19a에서의 영역(111))의 상세도들을 예시한다. 일부 실시예들에서, 도 19c에 의해 예시된 바와 같이, 일함수 금속 층(107)은 Ce, Hf, V, Nb, Sc, Y, 또는 Mo를 포함하는 금속 탄화물로 전적으로 형성된 단일 층이다. 다른 실시예들에서, 도 19d에 의해 예시된 바와 같이, 일함수 금속 층(107)은 금속 탄화물을 각각 포함하는 다층 구조체이다. 예를 들어, 일함수 금속 층(107)은 티타늄 탄화물(TiC) 또는 탄탈 탄화물(TaC)을 포함하는 하부 층(107A), 및 Ce, Hf, V, Nb, Sc, Y, 또는 Mo를 포함하는 상부 층(107B)을 포함한다. 하부 층(107A)은 일함수 금속 층(105)(존재하는 경우) 또는 게이트 유전체 층들(100) 상에 형성될 수 있고, 상부 층(107B)은 하부 층(107A) 상에 형성될 수 있다. 티타늄 또는 탄탈을 포함하는 하부 층(107A)은 Ce, Hf, V, Nb, Sc, Y, 또는 Mo를 포함하는 위에 놓인 상부 층(107B)의 퇴적 프로세스를 용이하게 할 수 있다.
일함수 금속 층(107)의 형성 방법들은 CVD, ALD, PVD 등을 포함할 수 있다. 일부 실시예들에서, 퇴적 프로세스는 약 125℃ 내지 약 600℃의 범위에 있는 온도에서 수행될 수 있다. 상기 온도 범위 내에서 퇴적 프로세스를 수행하는 것은 장점들을 제공할 수 있다. 예를 들어, 125℃미만의 온도에서 퇴적 프로세스를 수행하는 것은 퇴적 전구체들이 적절하게 반응하여 일함수 금속 층(107)을 형성할 수 없게 되는 것을 결과할 수 있다. 게다가, 600℃ 초과의 온도에서 퇴적 프로세스를 수행하는 것은 과도한 퇴적 속도로 인해 좋지 않은 막 품질을 결과할 수 있어, 일함수 금속 층(107)의 허용 가능하지 않은 거칠기를 결과할 수 있다. 예를 들어, 0.1 Torr 내지 70 Torr의 범위에 있는 압력에서 퇴적 프로세스가 추가로 수행될 수 있다. 일함수 금속 층(107)은 일함수 금속 층(105)과 인-시츄로(예를 들면, 동일한 챔버에서 그리고 진공 환경에서 중단 없이) 퇴적될 수 있거나, 일함수 금속 층(107)은 일함수 금속 층(105)과 엑스-시츄(ex-situ)로(예를 들면, 상이한 챔버에서 및/또는 진공 환경에서 중간에 중단되었다가) 퇴적될 수 있다. 일함수 금속 층(107)이 다층 구조체인 실시예들에서, 층들(예를 들면, 층들(107A 및 107B)) 각각은 상기 프로세스들에 따라 형성될 수 있다.
일부 실시예들에서, 일함수 금속 층(107)의 퇴적 프로세스는 원하는 금속 탄화물(들)을 포함하는 일함수 금속 층(107)을 형성하기 위해 적합한 전구체들을 흐르게 한다. 전구체들은 탄소-포함 전구체(예를 들면, 트리메틸알루미늄(TMA), Al(CH3)3 등)을 포함할 수 있다. 전구체들은, 퇴적되는 금속 탄화물의 유형에 따라 달라질 수 있는, 금속-포함 전구체를 더 포함할 수 있다. Ce, Hf, V, Nb, Sc, Y, 또는 Mo를 포함하는 일함수 금속 층(107)을 퇴적하기 위한 예시적인 금속-포함 전구체는, 제각기, CeCl4, HfCl4, VCl3, NbCl5, ScCl4, YClx, 또는 MoClx를 포함하며, 여기서 'x'는 양의 정수를 나타낸다. 게다가, 티타늄 또는 탄탈을 포함하는 일함수 금속 층(107)을 퇴적하기 위한 예시적인 금속-포함 전구체는, 제각기, TiCl4 또는 TaCl5를 포함한다. 다른 실시예들에서 다른 적합한 전구체들이 사용될 수 있다.
다음으로, 도 20a 및 도 20b에서, 충전 금속(109)이 일함수 금속 층(107) 위에 형성된다. 충전 금속(109)은 Co, Ru, Al, W, 이들의 조합들, 이들의 다중 층들 등과 같은 금속 함유 재료일 수 있다. 충전 금속(109)의 형성은 CVD, ALD, PVD 등을 사용하는 하나 이상의 퇴적 단계를 포함할 수 있다. 충전 금속(109)은 다층 구조체 또는 단일 층일 수 있다. 예를 들어, 충전 금속(109)이 W를 포함하는 실시예들에서, 충전 금속(109)은 FFW(fluorine free tungsten) 층 및 FFW 층 위의 LFW(low fluorine tungsten) 층을 포함할 수 있다. 충전 금속(109), 일함수 금속 층(107), 및 일함수 금속 층(105)(존재하는 경우)의 조합은 p형 영역(50P)에서의 게이트 전극(102P)을 제공한다. 일부 실시예들에서 게이트 전극(102P)은 약 7Å 내지 약 25Å의 범위에 있는 내부 시트 두께(T4)(예를 들면, 인접한 나노구조체들(52) 사이의 스패닝 영역(spanning region))를 가질 수 있다.
제2 리세스들(98)의 충전 후에, 게이트 유전체 층들(100) 및 게이트 전극들(102P)의 재료의 잉여 부분들을 제거하기 위해, CMP와 같은, 평탄화 프로세스가 수행될 수 있으며, 이 잉여 부분들은 제1 ILD(96)의 상부 표면 위에 있다. 게이트 전극들(102P)의 재료 및 게이트 유전체 층들(100)의 남아 있는 부분들은 따라서 결과적인 나노-FET들의 대체 게이트 구조체들을 형성한다. 게이트 전극들(102P) 및 게이트 유전체 층들(100)은 집합적으로 "게이트 구조체들"이라고 지칭될 수 있다. 도 20c는 도 20b의 라인 X-X를 따른 게이트 구조체의 평면도를 예시한다. 도 20d는 도 20b의 라인 Y-Y를 따른 게이트 구조체의 평면도를 예시한다.
도 21a 내지 도 21d는 n형 영역들(50N)에서의 게이트 구조체들(예를 들면, 게이트 전극들(102N) 및 게이트 유전체 층들(100)을 포함함)의 단면도들을 예시한다. 도 21c 및 도 21d는 도 21a의 영역(119)의 상세도들을 예시한다. 게이트 전극들(102N)은 선택적인 일함수 금속 층(113), 일함수 금속 층(115), 및 충전 재료(117)를 포함할 수 있다. 일부 실시예들에서 게이트 전극(102N)은 약 7Å 내지 약 25Å의 범위에 있는 두께를 가질 수 있다.
선택적인 일함수 금속 층(113)이 게이트 유전체 층들(100) 위에 퇴적된다. 선택적인 일함수 금속 층(113)은, 일함수 금속 층(105)과 관련하여 위에서 설명된 것과 유사한 프로세스를 사용하여 유사한 재료로 제조되는, 금속 질화물 층일 수 있다. 일함수 금속 층(113)은 일함수 금속 층(105)과 동일하거나 상이한 재료 조성을 가질 수 있다. 일함수 금속 층(113)은 약 5Å 내지 약 15Å의 범위에 있는 두께(T4)를 가질 수 있다. 장점들은 하이-k 게이트 유전체 층(103) 바로 위에 금속 질화물(예를 들면, 티타늄 질화물)을 포함하는 일함수 금속 층(113)을 포함하는 것에 의해 달성될 수 있다. 예를 들어, 일함수 금속 층(113)의 금속 질화물 재료는, 특히 일함수 금속 층(113)이 상기 범위에 있는 두께를 가질 때, 더 적은 댕글링 결합들로 하이-k 게이트 유전체 층(103)과의 더 안정적인 계면을 제공할 수 있다. 다른 실시예들에서, 감소된 안정성(예를 들면, 더 많은 댕글링 본드들, 도 26a 내지 도 26c)을 대가로 하여 일함수 금속 층(113)이 생략될 수 있다.
일함수 금속 층(115)이 일함수 금속 층(113)(존재하는 경우) 및 게이트 유전체 층(100) 위에 퇴적된다. 일함수 금속 층(115)은, 일함수 금속 층(107)과 관련하여 위에서 설명된 것과 유사한 재료를 포함하고 유사한 프로세스로부터 제조되는, 하나 이상의 금속 탄화물 층(들)일 수 있다. 예를 들어, 일함수 금속 층(115)은 Ce, Hf, V, Nb, Sc, Y, 또는 Mo를 포함할 수 있다. 일함수 층(115)은 단일 층(예를 들면, 도 21c에 의해 예시됨)일 수 있거나 하부 층(115A) 및 상부 층(115B)을 포함하는 다층 구조체일 수 있다. 하부 층(115A)은 Ti 또는 Ta를 포함하는 금속 탄화물 층일 수 있고, 상부 층(115B)은 Ce, Hf, V, Nb, Sc, Y, 또는 Mo를 포함하는 금속 탄화물 층일 수 있다. 하부 층(115A)은 상부 층(115B)의 성장을 용이하게 할 수 있다. 일함수 금속 층(113 또는 115) 중 적어도 하나는, n형 금속(예를 들면, 알루미늄 등)을 포함하는, n형 일함수 금속 층을 추가로 제공할 수 있다. 예를 들어, 일함수 금속 층(115)은 탄소, 알루미늄, 및 Ti, Ta, Ce, Hf, V, Nb, Sc, Y, 또는 Mo의 합금을 포함하는 금속 탄화물 층을 포함할 수 있다.
충전 재료(117)는 충전 금속(109)과 관련하여 위에서 설명된 것과 유사한 재료로 형성될 수 있고 유사한 프로세스를 사용하여 형성될 수 있다. 충전 재료(117)는 충전 금속(109)과 동일하거나 상이한 재료 조성을 가질 수 있다.
도 22a 내지 도 22c에서, 리세스가 제1 스페이서들(81)의 대향하는 부분 사이에서 게이트 구조체 바로 위에 형성되도록, 게이트 구조체(게이트 유전체 층들(100) 및 대응하는 위에 놓인 게이트 전극들(102N/102P)을 포함함)가 리세싱된다. 실리콘 질화물, 실리콘 산질화물 등과 같은, 유전체 재료의 하나 이상의 층을 포함하는 게이트 마스크(104)가 리세스에 충전되고, 이어서 제1 ILD(96) 위에 연장되는 유전체 재료의 잉여 부분들을 제거하기 위해 평탄화 프로세스가 뒤따른다. 후속적으로 형성되는 게이트 콘택트들(예컨대, 도 24a 및 도 24b와 관련하여 아래에서 논의되는, 게이트 콘택트들(114))은 리세싱된 게이트 전극들(102)의 상부 표면과 접촉하도록 게이트 마스크(104)를 관통한다.
도 22a 내지 도 22c에 의해 추가로 예시된 바와 같이, 제2 ILD(106)는 제1 ILD(96) 위에 및 게이트 마스크(104) 위에 퇴적된다. 일부 실시예들에서, 제2 ILD(106)는 FCVD에 의해 형성되는 유동성 막이다. 일부 실시예들에서, 제2 ILD(106)는 PSG, BSG, BPSG, USG 등과 같은 유전체 재료로 형성되고, CVD, PECVD 등과 같은, 임의의 적합한 방법에 의해 퇴적될 수 있다.
도 23a 내지 도 23c에서, 제2 ILD(106), 제1 ILD(96), CESL(94), 및 게이트 마스크들(104)은 에피택셜 소스/드레인 영역들(92) 및/또는 게이트 구조체의 표면들을 노출시키는 제3 리세스들(108)을 형성하도록 에칭된다. 제3 리세스들(108)은, RIE, NBE 등과 같은, 이방성 에칭 프로세스를 사용하여 에칭하는 것에 의해 형성될 수 있다. 일부 실시예들에서, 제3 리세스들(108)은 제1 에칭 프로세스를 사용하여 제2 ILD(106) 및 제1 ILD(96)를 통해 에칭될 수 있고; 제2 에칭 프로세스를 사용하여 게이트 마스크들(104)을 통해 에칭될 수 있으며; 이어서 제3 에칭 프로세스를 사용하여 CESL(94)을 통해 에칭될 수 있다. 포토레지스트와 같은 마스크는 제1 에칭 프로세스 및 제2 에칭 프로세스로부터 제2 ILD(106)의 부분들을 마스킹하기 위해 제2 ILD(106) 위에 형성되고 패터닝될 수 있다. 일부 실시예들에서, 에칭 프로세스는 오버 에칭(over-etch)할 수 있고, 따라서 제3 리세스들(108)은 에피택셜 소스/드레인 영역들(92) 및/또는 게이트 구조체 내로 연장되며, 제3 리세스들(108)의 바닥은 에피택셜 소스/드레인 영역들(92) 및/또는 게이트 구조체와 동일한 높이로 될(예를 들면, 동일한 레벨에 있거나, 기판으로부터 동일한 거리를 가질) 수 있거나, 에피택셜 소스/드레인 영역들(92) 및/또는 게이트 구조체보다 낮을(예를 들면, 기판에 더 가까울) 수 있다. 비록 도 23b가 동일한 단면으로 에피택셜 소스/드레인 영역들(92) 및 게이트 구조체를 노출시키는 것으로 제3 리세스들(108)을 예시하지만, 다양한 실시예들에서, 에피택셜 소스/드레인 영역들(92) 및 게이트 구조체는 상이한 단면들로 노출될 수 있으며, 이에 의해 후속적으로 형성되는 콘택트들을 단락시킬 위험을 감소시킬 수 있다. 제3 리세스들(108)이 형성된 후에, 실리사이드 영역들(110)이 에피택셜 소스/드레인 영역들(92) 위에 형성된다. 일부 실시예들에서, 실리사이드 영역들(110)은 에피택셜 소스/드레인 영역들(92)의 노출된 부분들 위에, 니켈, 코발트, 티타늄, 탄탈, 백금, 텅스텐, 다른 귀금속들, 다른 내화 금속들, 희토류 금속들 또는 이들의 합금들과 같은, 실리사이드 또는 게르마나이드 영역들을 형성하도록 아래에 놓인 에피택셜 소스/드레인 영역들(92)의 반도체 재료들(예를 들면, 실리콘, 실리콘 게르마늄, 게르마늄)과 반응할 수 있는 금속(도시되지 않음)을 먼저 퇴적시키고 이어서 실리사이드 영역들(110)을 형성하도록 열 어닐링 프로세스를 수행하는 것에 의해 형성된다. 퇴적된 금속의 반응되지 않은 부분들은 이어서, 예를 들면, 에칭 프로세스에 의해 제거된다. 비록 실리사이드 영역들(110)이 실리사이드 영역들이라고 지칭되지만, 실리사이드 영역들(110)은 또한 게르마나이드 영역들, 또는 실리콘 게르마나이드 영역들(예를 들면, 실리사이드와 게르마나이드를 포함하는 영역들)일 수 있다. 일 실시예에서, 실리사이드 영역(110)은 TiSi를 포함하고, 약 2 nm 내지 약 10 nm의 범위에 있는 두께를 갖는다.
다음으로, 도 24a 내지 도 24c에서, 콘택트들(112 및 114)(콘택트 플러그들이라고도 지칭될 수 있음)이 제3 리세스들(108)에 형성된다. 콘택트들(112 및114) 각각은, 장벽 층들, 확산 층들, 및 충전 재료들과 같은, 하나 이상의 층을 포함할 수 있다. 예를 들어, 일부 실시예들에서, 콘택트들(112 및 114) 각각은 장벽 층 및 전도성 재료를 포함하고, 아래에 놓인 전도성 피처(예를 들면, 예시된 실시예에서 게이트 구조체(102) 및/또는 실리사이드 영역(110))에 전기적으로 결합된다. 콘택트들(112)은 게이트 구조체(102)에 전기적으로 결합되고 게이트 콘택트들이라고 지칭될 수 있으며, 콘택트들(114)은 실리사이드 영역들(110)에 전기적으로 결합되고 소스/드레인 콘택트들이라고 지칭될 수 있다. 장벽 층은 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물 등을 포함할 수 있다. 전도성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수 있다. 제2 ILD(106)의 표면으로부터 잉여 재료를 제거하기 위해, CMP와 같은, 평탄화 프로세스가 수행될 수 있다.
따라서, 금속 탄화물 일함수 금속 층들을 갖는 다양한 트랜지스터 구조체들은 임계 전압 조절의 향상된 유연성을 제공하도록 형성될 수 있다. 비록 도 2 내지 도 24c가 특정 구성을 갖는 트랜지스터를 예시하지만, 다른 구성들이 또한 가능하다. 예를 들어, 나노구조체들(52 및/또는 54) 각각의 형상은, 다른 실시예들에서 둥근 것과 같이, 상이할 수 있다. 둥근 형상은 나노구조체들(52/54)을 형성하는 데 사용되는 에칭 프로세스(들)를 조정하는 것에 의해 달성될 수 있다. 도 29는 나노구조체들(52/54)이 둥근 단면을 갖는 도 1의 단면 A-A를 따른 단면도를 예시한다. 게다가, 추가적인 또는 더 적은 일함수 금속 층들이 아래에서 설명되는 바와 같이 게이트 전극들(102N/102P) 각각에 포함될 수 있다.
도 25a 내지 도 25c는 일부 대안적인 실시예들에 따른 디바이스의 단면도들을 예시한다. 도 25a는 도 1에 예시된 기준 단면(A-A')을 예시한다. 도 25b는 도 1에 예시된 기준 단면(B-B')을 예시한다. 도 25c는 도 1에 예시된 기준 단면(C-C')을 예시한다. 도 25a 내지 도 25c에서, 유사한 참조 번호들은 도 24a 내지 도 24c의 구조체와 유사한 프로세스들에 의해 형성되는 유사한 요소들을 나타낸다. 그렇지만, 도 25a 내지 도 25c에서, n형 영역(50N) 및 p형 영역(50P)에서의 채널 영역들은 동일한 재료를 포함한다. 예를 들어, 실리콘을 포함하는 제2 나노구조체들(54)은 p형 영역(50P)에서의 p형 나노-FET들 및 n형 영역(50N)에서의 n형 나노-FET들에 대한 채널 영역들을 제공한다. 도 25a 내지 도 25c의 구조체는, 예를 들어, p형 영역(50P) 및 n형 영역(50N) 양쪽 모두로부터 제1 나노구조체들(52)을 동시에 제거하는 것; p형 영역(50P)에서의 제2 나노구조체들(54) 주위에 게이트 유전체들(100) 및 게이트 전극들(102P)(예를 들면, p형 나노-FET에 적합한 게이트 전극)을 퇴적하는 것; 및 n형 영역(50N)에서의 제2 나노구조체들(54) 주위에 게이트 유전체들(100) 및 게이트 전극들(102N)(예를 들면, n형 나노-FET에 적합한 게이트 전극)을 퇴적하는 것에 의해 형성될 수 있다. 그러한 실시예들에서, 에피택셜 소스/드레인 영역들(92)의 재료들은 위에서 설명된 바와 같이 p형 영역(50P)과 비교하여 n형 영역(50N)에서 상이할 수 있다.
도 26a 내지 도 26c는 일부 대안적인 실시예들에 따른 디바이스의 단면도들을 예시한다. 도 26a는 도 1에 예시된 기준 단면(A-A')을 예시한다. 도 26b는 도 1에 예시된 기준 단면(B-B')을 예시한다. 도 26c는 도 1에 예시된 기준 단면(C-C')을 예시한다. 도 26a 내지 도 26c에서, 유사한 참조 번호들은 도 24a 내지 도 24c의 구조체와 유사한 프로세스들에 의해 형성되는 유사한 요소들을 나타낸다. 그렇지만, 도 26a 내지 도 26c에서, 일함수 금속 층들(105 및 113)(예를 들면, 금속 질화물 층들)은 생략될 수 있고, n형 영역(50N) 및 p형 영역(50P)에서의 채널 영역들은 동일한 재료를 포함한다. 예를 들어, 일함수 금속 층(107)과 게이트 유전체 층들(100)은 함께 p형 영역(50P)에서의 인접한 나노구조체들(54) 사이의 전체 영역을 충전할 수 있고, 일함수 금속 층(115)과 게이트 유전체 층들(100)은 함께 n형 영역(50N)에서의 인접한 나노구조체들(54) 사이의 전체 영역을 충전할 수 있다.
도 27a 내지 도 27c는 일부 대안적인 실시예들에 따른 디바이스의 단면도들을 예시한다. 도 27a는 도 1에 예시된 기준 단면(A-A')을 예시한다. 도 27b는 도 1에 예시된 기준 단면(B-B')을 예시한다. 도 27c는 도 1에 예시된 기준 단면(C-C')을 예시한다. 도 27a 내지 도 27c에서, 유사한 참조 번호들은 도 24a 내지 도 24c의 구조체와 유사한 프로세스들에 의해 형성되는 유사한 요소들을 나타낸다. 그렇지만, 도 27a 내지 도 27c에서, 일함수 금속 층들(105 및 113)(예를 들면, 금속 질화물 층들)은 생략될 수 있고; 추가적인 일함수 금속 층들(121, 123, 125, 및 127)이 게이트 구조체들에 포함될 수 있고, n형 영역(50N) 및 p형 영역(50P)에서의 채널 영역들은 동일한 재료를 포함한다. 예를 들어, p형 영역(50P)에서의 게이트 전극(102P)은 일함수 금속 층(107) 위의 추가적인 일함수 금속 층(121) 및 일함수 금속 층(121) 위의 일함수 금속 층(123)을 포함할 수 있다. 일함수 금속 층(121)은 위에서 설명된(도 18a 및 도 18b 참조) 일함수 금속 층(105)과 유사한 재료를 포함하고 유사한 방식으로 형성되는 금속 질화물 층(예를 들면, 티타늄 질화물 등을 포함함)일 수 있다. 일함수 금속 층(121)은 일함수 금속 층(107)과 인-시츄로(예를 들면, 동일한 챔버에서 및 진공 환경에서 중단 없이) 퇴적될 수 있거나, 일함수 금속 층(121)은 일함수 금속 층(107)과 엑스-시츄로(예를 들면, 상이한 챔버에서 및/또는 진공 환경에서 중간에 중단되었다가) 퇴적될 수 있다. 일함수 금속 층(123)은 일함수 금속 층(107)과 유사한 재료를 포함하고 유사한 방식으로 형성되는 금속 탄화물 층(예를 들면, Ti, Ta, Ce, Hf, V, Nb, Sc, Y, Mo 등을 포함함)일 수 있다. 일함수 금속 층(123)은 일함수 금속 층(121)과 인-시츄로(예를 들면, 동일한 챔버에서 및 진공 환경에서 중단 없이) 퇴적될 수 있거나, 일함수 금속 층(123)은 일함수 금속 층(121)과 엑스-시츄로(예를 들면, 상이한 챔버에서 및/또는 진공 환경에서 중간에 중단되었다가) 퇴적될 수 있다. 게다가, n형 영역(50N)에서의 게이트 전극(102N)은 일함수 금속 층(115) 위의 추가적인 일함수 금속 층(125) 및 일함수 금속 층(125) 위의 일함수 금속 층(127)을 포함할 수 있다. 일함수 금속 층(125)은 위에서 설명된(도 21a 및 도 21b 참조) 일함수 금속 층(113)과 유사한 재료를 포함하고 유사한 방식으로 형성되는 금속 질화물 층(예를 들면, 티타늄 질화물 등을 포함함)일 수 있다. 일함수 금속 층(125)은 일함수 금속 층(115)과 인-시츄로(예를 들면, 동일한 챔버에서 및 진공 환경에서 중단 없이) 퇴적될 수 있거나, 일함수 금속 층(125)은 일함수 금속 층(115)과 엑스-시츄로(예를 들면, 상이한 챔버에서 및/또는 진공 환경에서 중간에 중단되었다가) 퇴적될 수 있다. 일함수 금속 층(127)은 일함수 금속 층(115)과 유사한 재료를 포함하고 유사한 방식으로 형성되는 금속 탄화물 층(예를 들면, Ti, Ta, Ce, Hf, V, Nb, Sc, Y, Mo 등을 포함함)일 수 있다. 일함수 금속 층(127)은 일함수 금속 층(125)과 인-시츄로(예를 들면, 동일한 챔버에서 및 진공 환경에서 중단 없이) 퇴적될 수 있거나, 일함수 금속 층(127)은 일함수 금속 층(125)과 엑스-시츄로(예를 들면, 상이한 챔버에서 및/또는 진공 환경에서 중간에 중단되었다가) 퇴적될 수 있다.
도 28a 내지 도 28c는 일부 대안적인 실시예들에 따른 디바이스의 단면도들을 예시한다. 도 28a는 도 1에 예시된 기준 단면(A-A')을 예시한다. 도 28b는 도 1에 예시된 기준 단면(B-B')을 예시한다. 도 28c는 도 1에 예시된 기준 단면(C-C')을 예시한다. 도 28a 내지 도 28c에서, 유사한 참조 번호들은 도 24a 내지 도 24c의 구조체와 유사한 프로세스들에 의해 형성되는 유사한 요소들을 나타낸다. 그렇지만, 도 28a 내지 도 28c에서, 추가적인 일함수 금속 층들(131 및 133)이 게이트 구조체들에 포함될 수 있고, n형 영역(50N) 및 p형 영역(50P)에서의 채널 영역들은 동일한 재료를 포함한다. 예를 들어, p형 영역(50P)에서, 추가적인 일함수 금속 층(131)은 일함수 금속 층(107) 위에 형성될 수 있다. 일함수 금속 층(131)은 일함수 금속 층(105)과 유사한 재료를 포함하고 유사한 방식으로 형성되는 금속 질화물 층(예를 들면, 티타늄 질화물 등을 포함함)일 수 있다. 일함수 금속 층(131)은 일함수 금속 층(107)과 인-시츄로(예를 들면, 동일한 챔버에서 및 진공 환경에서 중단 없이) 퇴적될 수 있거나, 일함수 금속 층(131)은 일함수 금속 층(107)과 엑스-시츄로(예를 들면, 상이한 챔버에서 및/또는 진공 환경에서 중간에 중단되었다가) 퇴적될 수 있다. n형 영역(50N)에서, 추가적인 일함수 금속 층(133)은 일함수 금속 층(115) 위에 형성될 수 있다. 일함수 금속 층(133)은 일함수 금속 층(115)과 인-시츄로(예를 들면, 동일한 챔버에서 및 진공 환경에서 중단 없이) 퇴적될 수 있거나, 일함수 금속 층(133)은 일함수 금속 층(115)과 엑스-시츄로(예를 들면, 상이한 챔버에서 및/또는 진공 환경에서 중간에 중단되었다가) 퇴적될 수 있다. 일함수 금속 층(133)은 일함수 금속 층(113)과 유사한 재료를 포함하고 유사한 방식으로 형성되는 금속 질화물 층(예를 들면, 티타늄 질화물 등을 포함함)일 수 있다.
본 명세서에서의 다양한 실시예들은 금속 탄화물을 포함하는 일함수 금속 층을 갖는 게이트 구조체를 포함한다. 예를 들어, 금속 탄화물은 Ce, Hf, V, Nb, Sc, YC, Hf, 또는 Mo를 포함할 수 있다. 일부 실시예들에서 금속 탄화물 층은 게이트 구조체에서 일함수 금속으로만 사용될 수 있다. 일부 실시예들에서, 금속 탄화물 층은 게이트 구조체에서 다수의 일함수 금속 층들을 제공하기 위해 하나 이상의 다른 일함수 금속(예를 들면, 하나 이상의 TiN 층)과 조합하여 사용될 수 있다. 상이한 금속 탄화물들을 일함수 금속으로 사용한 결과로서, 일함수 조절이 더 정밀하게 달성될 수 있다.
일부 실시예들에서, 디바이스는 반도체 기판; 반도체 기판 위의 수직으로 적층된 나노구조체 세트; 제1 소스/드레인 영역; 및 제2 소스/드레인 영역을 포함한다. 수직으로 적층된 나노구조체 세트는 제1 단면을 따라 제1 소스/드레인 영역과 제2 소스/드레인 영역 사이에서 연장된다. 이 디바이스는 제2 단면을 따라 수직으로 적층된 나노구조체 세트를 둘러싸는 게이트 구조체를 더 포함하며, 여기서 제2 단면은 게이트 구조체의 종방향 축을 따른 것이다. 게이트 구조체는, 수직으로 적층된 나노구조체 세트의 각각의 나노구조체를 둘러싸는 게이트 유전체; 게이트 유전체 위의 제1 금속 탄화물 층 - 제1 금속 탄화물 층은 Ce, Hf, V, Nb, Sc, Y, 또는 Mo를 포함함 -; 및 제1 금속 탄화물 층 위의 게이트 충전 재료를 포함한다. 선택적으로, 일 실시예에서, 이 디바이스는 제1 금속 탄화물 층과 게이트 유전체 사이의 제1 금속 질화물 층을 더 포함한다. 선택적으로, 일 실시예에서, 제1 금속 질화물 층은 티타늄 질화물을 포함한다. 선택적으로, 일 실시예에서, 이 디바이스는 제1 금속 탄화물 층 위에 제2 금속 질화물 층을 더 포함한다. 선택적으로, 일 실시예에서, 이 디바이스는 제1 금속 탄화물 층과 게이트 유전체 사이의 제2 금속 탄화물 층을 더 포함하며, 여기서 제2 금속 탄화물 층은 제1 금속 탄화물 층과 상이한 금속 원소를 포함한다. 선택적으로, 일 실시예에서, 제2 금속 탄화물 층은 티타늄 탄화물 또는 탄탈 탄화물을 포함한다. 선택적으로, 일 실시예에서, 이 디바이스는 제1 금속 탄화물 층 위의 제3 금속 질화물 층; 및 제3 금속 질화물 층 위의 제3 금속 탄화물 층을 더 포함하며, 여기서 게이트 충전 재료는 제3 금속 탄화물 층 위에 배치된다. 선택적으로, 일 실시예에서, 제3 금속 탄화물 층은 Ti, Ta, Ce, Hf, V, Nb, Sc, Y, 또는 Mo를 포함한다.
일부 실시예들에서, 반도체 디바이스는 복수의 채널 영역들; 제1 반도체 재료 층 및 제1 반도체 재료 층 위의 제2 반도체 재료를 포함하는 제1 소스/드레인 영역 - 제1 반도체 재료 층의 표면은 만곡됨 -; 제2 소스/드레인 영역 - 복수의 채널 영역들은 제1 소스/드레인 영역과 제2 소스/드레인 영역 사이에서 연장됨 -; 복수의 채널 영역들 각각을 둘러싸는 게이트 구조체를 포함한다. 게이트 구조체는, 게이트 유전체; 게이트 유전체 위의 제1 금속 질화물 층; 제1 금속 질화물 층 위의 제1 금속 탄화물 층 - 제1 금속 탄화물 층의 금속 원소는 Ce, Hf, V, Nb, Sc, Y, 또는 Mo임 -; 및 제1 금속 탄화물 층 위의 게이트 충전 재료를 포함한다. 선택적으로, 일 실시예에서, 이 디바이스는 제1 금속 탄화물 층과 제1 금속 질화물 층 사이의 제2 금속 탄화물 층을 더 포함하며, 여기서 제1 금속 탄화물 층의 금속 원소는 제2 금속 탄화물 층의 금속 원소와 상이하다. 선택적으로, 일 실시예에서, 이 디바이스는 제1 금속 탄화물 층 위의 제2 금속 질화물 층을 더 포함한다. 선택적으로, 일 실시예에서, 제1 금속 질화물 층은 5Å 내지 15Å의 범위에 있는 두께를 갖는다. 선택적으로, 일 실시예에서, 게이트 유전체, 제1 금속 질화물 층, 및 제1 금속 탄화물 층은 제1 영역을 완전히 충전하고, 제1 영역은 복수의 채널 영역들 중 제1 채널 영역으로부터 복수의 채널 영역들 중 제2 채널 영역까지 걸쳐 있다. 선택적으로, 일 실시예에서, 게이트 유전체는, 계면 층; 및 계면 층 위의 하이-k 유전체를 포함한다.
일부 실시예들에서, 방법은 반도체 핀의 측벽들 위에 및 반도체 핀의 측벽들을 따라 하이-k 게이트 유전체 층을 퇴적하는 단계; 하이-k 게이트 유전체 층 위에 제1 일함수 금속을 퇴적하는 단계 - 제1 일함수 금속을 퇴적하는 단계는 제1 탄소-포함 전구체 및 제1 금속-포함 전구체를 흐르게 하는 단계를 포함하고, 제1 금속-포함 전구체는 Ce, Hf, V, Nb, Sc, Y, 또는 Mo를 포함함 -; 및 제1 일함수 금속 위에 충전 금속을 퇴적하는 단계를 포함한다. 선택적으로, 일 실시예에서, 이 방법은 제1 일함수 금속을 퇴적하기 전에 하이-k 게이트 유전체 층 위에 제2 일함수 금속을 퇴적하는 단계를 더 포함하며, 여기서 제2 일함수 금속을 퇴적하는 단계는 제2 탄소-포함 전구체 및 제2 금속-포함 전구체를 흐르게 하는 단계를 포함하고, 여기서 제2 금속-포함 전구체는 티타늄 또는 탄탈을 포함한다. 선택적으로, 일 실시예에서, 이 방법은 제1 일함수 금속을 퇴적하기 전에 하이-k 게이트 유전체 층 위에 제3 일함수 금속을 퇴적하는 단계를 더 포함하며, 여기서 제3 일함수 금속을 퇴적하는 단계는 질소-포함 전구체 및 제3 금속-포함 전구체를 흐르게 하는 단계를 포함한다. 선택적으로, 일 실시예에서, 제3 금속-포함 전구체는 티타늄을 포함한다. 선택적으로, 일 실시예에서, 제1 금속-포함 전구체는 TaCl5, CeCl4, HfCl4, VCl3, NbCl5, ScCl4, YClx, 또는 MoClx를 포함한다. 선택적으로, 일 실시예에서, 이 방법은 제1 일함수 금속 위에 제4 일함수 금속을 퇴적하는 단계를 더 포함하며, 여기서 제4 일함수 금속을 퇴적하는 단계는 질소-포함 전구체 및 제4 금속-포함 전구체를 흐르게 하는 단계를 포함한다.
전술한 내용은 본 기술 분야의 통상의 기술자가 본 개시내용의 양태들을 더 잘 이해할 수 있도록 여러 실시예들의 특징들의 개요를 서술한다. 본 기술 분야의 통상의 기술자라면 본 명세서에서 소개된 실시예들의 동일한 목적들을 수행하는 것 및/또는 동일한 장점들을 달성하는 것을 위해 다른 프로세스들 및 구조들을 설계 또는 수정하기 위한 기초로서 본 개시내용을 용이하게 사용할 수 있음을 이해할 것이다. 본 기술 분야의 통상의 기술자라면 그러한 동등한 구성들이 본 개시내용의 사상 및 범위를 벗어나지 않는다는 것과, 그 구성들이 본 개시내용의 사상 및 범위를 벗어나지 않으면서 본 명세서에 다양한 변경들, 치환들 및 수정들을 행할 수 있음을 또한 인식할 것이다.
[부기]
1. 디바이스로서,
반도체 기판;
상기 반도체 기판 위의 수직으로 적층된 나노구조체 세트;
제1 소스/드레인 영역;
제2 소스/드레인 영역 - 상기 수직으로 적층된 나노구조체 세트는 제1 단면을 따라 상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역 사이에서 연장됨 -; 및
제2 단면을 따라 상기 수직으로 적층된 나노구조체 세트를 둘러싸는 게이트 구조체
를 포함하며, 상기 제2 단면은 상기 게이트 구조체의 종방향 축을 따르고, 상기 게이트 구조체는,
상기 수직으로 적층된 나노구조체 세트의 각각의 나노구조체를 둘러싸는 게이트 유전체;
상기 게이트 유전체 위의 제1 금속 탄화물 층 - 상기 제1 금속 탄화물 층은 Ce, Hf, V, Nb, Sc, Y, 또는 Mo를 포함함 -; 및
상기 제1 금속 탄화물 층 위의 게이트 충전 재료를 포함하는, 디바이스.
2. 제1항에 있어서, 상기 제1 금속 탄화물 층과 상기 게이트 유전체 사이의 제1 금속 질화물 층을 더 포함하는, 디바이스.
3. 제2항에 있어서, 상기 제1 금속 질화물 층은 티타늄 질화물을 포함하는, 디바이스.
4. 제2항에 있어서, 상기 제1 금속 탄화물 층 위의 제2 금속 질화물 층을 더 포함하는, 디바이스.
5. 제1항에 있어서, 상기 제1 금속 탄화물 층과 상기 게이트 유전체 사이의 제2 금속 탄화물 층을 더 포함하며, 상기 제2 금속 탄화물 층은 상기 제1 금속 탄화물 층과는 상이한 금속 원소를 포함하는, 디바이스.
6. 제5항에 있어서, 상기 제2 금속 탄화물 층은 티타늄 탄화물 또는 탄탈 탄화물을 포함하는, 디바이스.
7. 제1항에 있어서,
상기 제1 금속 탄화물 층 위의 제3 금속 질화물 층; 및
상기 제3 금속 질화물 층 위의 제3 금속 탄화물 층
을 더 포함하며, 상기 게이트 충전 재료는 상기 제3 금속 탄화물 층 위에 배치되는, 디바이스.
8. 제7항에 있어서, 상기 제3 금속 탄화물 층은 Ti, Ta, Ce, Hf, V, Nb, Sc, Y, 또는 Mo를 포함하는, 디바이스.
9. 반도체 디바이스로서,
복수의 채널 영역들;
제1 반도체 재료 층 및 상기 제1 반도체 재료 층 위의 제2 반도체 재료를 포함하는 제1 소스/드레인 영역 - 상기 제1 반도체 재료 층의 표면은 만곡됨 -;
제2 소스/드레인 영역 - 상기 복수의 채널 영역들은 상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역 사이에서 연장됨 -; 및
상기 복수의 채널 영역들 각각을 둘러싸는 게이트 구조체
를 포함하며, 상기 게이트 구조체는,
게이트 유전체;
상기 게이트 유전체 위의 제1 금속 질화물 층;
상기 제1 금속 질화물 층 위의 제1 금속 탄화물 층 - 상기 제1 금속 탄화물 층의 금속 원소는 Ce, Hf, V, Nb, Sc, Y, 또는 Mo임 -; 및
상기 제1 금속 탄화물 층 위의 게이트 충전 재료를 포함하는, 반도체 디바이스.
10. 제9항에 있어서, 상기 제1 금속 탄화물 층과 상기 제1 금속 질화물 층 사이의 제2 금속 탄화물 층을 더 포함하며, 상기 제1 금속 탄화물 층의 금속 원소는 상기 제2 금속 탄화물 층의 금속 원소와는 상이한, 반도체 디바이스.
11. 제9항에 있어서, 상기 제1 금속 탄화물 층 위의 제2 금속 질화물 층을 더 포함하는, 반도체 디바이스.
12. 제9항에 있어서, 상기 제1 금속 질화물 층은 5Å 내지 15Å의 범위에 있는 두께를 갖는, 반도체 디바이스.
13. 제9항에 있어서, 상기 게이트 유전체, 상기 제1 금속 질화물 층, 및 상기 제1 금속 탄화물 층은 제1 영역을 완전히 충전하고, 상기 제1 영역은 상기 복수의 채널 영역들 중 제1 채널 영역으로부터 상기 복수의 채널 영역들 중 제2 채널 영역까지 걸쳐 있는, 반도체 디바이스.
14. 제9항에 있어서, 상기 게이트 유전체는,
계면 층; 및
상기 계면 층 위의 하이-k 유전체를 포함하는, 반도체 디바이스.
15. 반도체 디바이스를 제조하는 방법으로서,
반도체 핀의 측벽들 위에 그리고 상기 반도체 핀의 상기 측벽들을 따라 하이-k 게이트 유전체 층을 퇴적하는 단계;
상기 하이-k 게이트 유전체 층 위에 제1 일함수 금속을 퇴적하는 단계로서,제1 탄소-포함 전구체 및 제1 금속-포함 전구체를 흐르게 하는 단계를 포함하고, 상기 제1 금속-포함 전구체는 Ce, Hf, V, Nb, Sc, Y, 또는 Mo를 포함하는, 상기 제1 일함수 금속 퇴적 단계; 및
상기 제1 일함수 금속 위에 충전 금속을 퇴적하는 단계
를 포함하는, 방법.
16. 제15항에 있어서, 상기 제1 일함수 금속을 퇴적하기 전에 상기 하이-k 게이트 유전체 층 위에 제2 일함수 금속을 퇴적하는 단계를 더 포함하며,
상기 제2 일함수 금속을 퇴적하는 단계는 제2 탄소-포함 전구체 및 제2 금속-포함 전구체를 흐르게 하는 단계를 포함하고, 상기 제2 금속-포함 전구체는 티타늄 또는 탄탈을 포함하는, 방법.
17. 제15항에 있어서, 상기 제1 일함수 금속을 퇴적하기 전에 상기 하이-k 게이트 유전체 층 위에 제3 일함수 금속을 퇴적하는 단계를 더 포함하며,
상기 제3 일함수 금속을 퇴적하는 단계는 질소-포함 전구체 및 제3 금속-포함 전구체를 흐르게 하는 단계를 포함하는, 방법.
18. 제17항에 있어서, 상기 제3 금속-포함 전구체는 티타늄을 포함하는, 방법.
19. 제15항에 있어서, 상기 제1 금속-포함 전구체는 TaCl5, CeCl4, HfCl4, VCl3, NbCl5, ScCl4, YClx, 또는 MoClx를 포함하는, 방법.
20. 제15항에 있어서, 상기 제1 일함수 금속 위에 제4 일함수 금속을 퇴적하는 단계를 더 포함하며,
상기 제4 일함수 금속을 퇴적하는 단계는 질소-포함 전구체 및 제4 금속-포함 전구체를 흐르게 하는 단계를 포함하는, 방법.

Claims (10)

  1. 디바이스로서,
    반도체 기판;
    상기 반도체 기판 위의 수직으로 적층된 나노구조체 세트;
    제1 소스/드레인 영역;
    제2 소스/드레인 영역 - 상기 수직으로 적층된 나노구조체 세트는 제1 단면을 따라 상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역 사이에서 연장됨 -; 및
    제2 단면을 따라 상기 수직으로 적층된 나노구조체 세트를 둘러싸는 게이트 구조체
    를 포함하며, 상기 제2 단면은 상기 게이트 구조체의 종방향 축을 따르고, 상기 게이트 구조체는,
    상기 수직으로 적층된 나노구조체 세트의 각각의 나노구조체를 둘러싸는 게이트 유전체;
    상기 게이트 유전체 위의 제1 금속 탄화물 층 - 상기 제1 금속 탄화물 층은 Ce, Hf, V, Nb, Sc, Y, 또는 Mo를 포함함 -; 및
    상기 제1 금속 탄화물 층 위의 게이트 충전 재료를 포함하는, 디바이스.
  2. 제1항에 있어서, 상기 제1 금속 탄화물 층과 상기 게이트 유전체 사이의 제1 금속 질화물 층을 더 포함하는, 디바이스.
  3. 제2항에 있어서, 상기 제1 금속 질화물 층은 티타늄 질화물을 포함하는, 디바이스.
  4. 제2항에 있어서, 상기 제1 금속 탄화물 층 위의 제2 금속 질화물 층을 더 포함하는, 디바이스.
  5. 제1항에 있어서, 상기 제1 금속 탄화물 층과 상기 게이트 유전체 사이의 제2 금속 탄화물 층을 더 포함하며, 상기 제2 금속 탄화물 층은 상기 제1 금속 탄화물 층과는 상이한 금속 원소를 포함하는, 디바이스.
  6. 제5항에 있어서, 상기 제2 금속 탄화물 층은 티타늄 탄화물 또는 탄탈 탄화물을 포함하는, 디바이스.
  7. 제1항에 있어서,
    상기 제1 금속 탄화물 층 위의 제3 금속 질화물 층; 및
    상기 제3 금속 질화물 층 위의 제3 금속 탄화물 층
    을 더 포함하며, 상기 게이트 충전 재료는 상기 제3 금속 탄화물 층 위에 배치되는, 디바이스.
  8. 제7항에 있어서, 상기 제3 금속 탄화물 층은 Ti, Ta, Ce, Hf, V, Nb, Sc, Y, 또는 Mo를 포함하는, 디바이스.
  9. 반도체 디바이스로서,
    복수의 채널 영역들;
    제1 반도체 재료 층 및 상기 제1 반도체 재료 층 위의 제2 반도체 재료를 포함하는 제1 소스/드레인 영역 - 상기 제1 반도체 재료 층의 표면은 만곡됨 -;
    제2 소스/드레인 영역 - 상기 복수의 채널 영역들은 상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역 사이에서 연장됨 -; 및
    상기 복수의 채널 영역들 각각을 둘러싸는 게이트 구조체
    를 포함하며, 상기 게이트 구조체는,
    게이트 유전체;
    상기 게이트 유전체 위의 제1 금속 질화물 층;
    상기 제1 금속 질화물 층 위의 제1 금속 탄화물 층 - 상기 제1 금속 탄화물 층의 금속 원소는 Ce, Hf, V, Nb, Sc, Y, 또는 Mo임 -; 및
    상기 제1 금속 탄화물 층 위의 게이트 충전 재료를 포함하는, 반도체 디바이스.
  10. 반도체 디바이스를 제조하는 방법으로서,
    반도체 핀의 측벽들 위에 그리고 상기 반도체 핀의 상기 측벽들을 따라 하이-k 게이트 유전체 층을 퇴적하는 단계;
    상기 하이-k 게이트 유전체 층 위에 제1 일함수 금속을 퇴적하는 단계로서,제1 탄소-포함 전구체 및 제1 금속-포함 전구체를 흐르게 하는 단계를 포함하고, 상기 제1 금속-포함 전구체는 Ce, Hf, V, Nb, Sc, Y, 또는 Mo를 포함하는, 상기 제1 일함수 금속 퇴적 단계; 및
    상기 제1 일함수 금속 위에 충전 금속을 퇴적하는 단계
    를 포함하는, 방법.
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