CN218498075U - 半导体装置 - Google Patents

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Abstract

本揭露揭示用于在一栅极结构上方选择性地沉积一金属层而形成的多种半导体装置。在一实施例中，一种半导体装置包括：一半导体基板上方的一通道区；该通道区上方的一栅极结构；相邻于该栅极结构的一栅极间隔物；相邻于该栅极间隔物的一第一介电层；一阻障层，该阻障层接触该栅极间隔物的一顶表面且该第一介电层的一侧表面；及相邻于该阻障层的该栅极结构上方的一金属层，该金属层具有等于该栅极结构的一第二宽度的一第一宽度。

Description

半导体装置
技术领域
本揭露关于一种半导体装置。
背景技术
半导体装置用于多种电子应用，诸如例如个人电脑、手机、数字摄影机及其他电子装备中。半导体装置通常通过以下操作来制造：在半导体基板上方依序沉积绝缘或介电层、导电层及半导体材料层，及使用光微影来使各种材料层图案化以在基板上形成电路组件及元件。
半导体行业通过最小特征大小上的连续减小而继续改良各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的整合密度，此情形允许更多组件整合至给定区域中。
实用新型内容
根据本揭露的一些实施例中，一种半导体装置包含一半导体基板上方的一通道区；该通道区上方的一栅极结构；相邻于该栅极结构的一栅极间隔物；相邻于该栅极间隔物的一第一介电层；一阻障层，该阻障层接触该栅极间隔物的一顶表面且该第一介电层的一侧表面；及相邻于该阻障层的该栅极结构上方的一金属层，其中该金属层具有等于该栅极结构的一第二宽度的一第一宽度。
在一些实施例中，进一步包含该第一介电层上方的一第一层间介电质，其中该阻障层沿着该第一层间介电质的一顶表面及该第一介电层的一顶表面延伸。
在一些实施例中，其中该阻障层具有在远离该半导体基板的一方向上变窄的多个渐缩侧壁，且其中所述多个渐缩侧壁的一厚度大于沿着该第一层间介电质的顶表面及该第一介电层的该顶表面延伸的该阻障层的一顶部部分的一厚度。
在一些实施例中，进一步包含：该第一介电层上方的一第一层间介电质；及沿着该第一层间介电质的一顶表面及该第一介电层的一顶表面延伸的一保护层，其中该阻障层沿着该保护层的一顶表面及一侧表面延伸。
在一些实施例中，进一步包含相邻于该阻障层的该金属层上方的一第一层间介电质，其中该第一层间介电质的一顶表面与该阻障层的一顶表面平齐。
在一些实施例中，其中该栅极间隔物的一顶表面是在该栅极结构的一顶表面上方，其中该金属层自该栅极间隔物的该顶表面下方延伸至该栅极间隔物的该顶表面上方。
根据本揭露的一些实施例中，一种半导体装置包含自一半导体基板延伸的一鳍片；该鳍片上方的一栅极结构；相邻于该栅极结构的一栅极间隔物；该栅极结构上方的一导电层，其中该导电层的多个侧壁与该栅极结构的多个侧壁对准；及该栅极间隔物及该导电层上方的一第一层间介电质，该第一层间介电质接触该导电层的一侧表面及一顶表面。
在一些实施例中，进一步包含一触点蚀刻终止层，其沿着该栅极间隔物的一侧表面及该第一层间介电质的一侧表面延伸。
在一些实施例中，进一步包含相邻于该触点蚀刻终止层的一第二层间介电质，其中该第二层间介电质的一顶表面与该触点蚀刻终止层的一顶表面及该第一层间介电质的一顶表面平齐。
根据本揭露的一些实施例中，一种半导体装置包含一基板；一鳍片结构，位于该基板上方；一栅极结构，位于该鳍片结构上方；一栅极间隔物，相邻于该栅极结构；一阻障层，位于该栅极结构及该栅极间隔物上方，其中该栅极结构的一顶表面暴露于该阻障层上；一导电层，位于该栅极结构的该顶表面上方，其中该导电层由该阻障层与该栅极间隔物分离。
附图说明
本揭露的态样在与随附附图一起研读时自以下详细描述内容来最佳地理解。应注意，根据行业中的标准惯例，各种特征未按比例绘制。实际上，各种特征的尺寸可为了论述清楚经任意地增大或减小。
图1图示根据一些实施例的呈三维视图的包括鳍片场效晶体管(fin field-effect transistor，FinFET)的半导体装置的实例；
图2、图3、图4、图5、图6A、图6B、图7A、图7B、图7C、图8A、图8B、图8C、图9A、图9B、图9C、图10A、图10B、图10C、图10D、图11A、图11B、图12A、图12B、图12C、图12D、图13A、图13B、图14A、图14B、图15A、图15B、图15C、图16A、图16B、图16C、图16D、图17A、图17B、图17C、图18A、图18B、图18C、图18D、图19A、图19B、图19C、图20A、图20B、图21A及图21B为根据一些实施例的制造半导体装置中中间阶段的横截面图。
【符号说明】
50:基板
50N:n型区
50P:p型区
51:分隔器
55:鳍片
58:浅沟槽隔离(STI)区/隔离区
60:虚设介电层
62:虚设栅极层
64:遮罩层
68:通道区
72:虚设栅极
74:遮罩
80:第一间隔物层
81:第一间隔物
82:第二间隔物层
83:第二间隔物
86:第一凹部
92:磊晶源极/漏极区
92A:第一半导体材料层
92B:第二半导体材料层
92C:第三半导体材料层
94:第一触点蚀刻终止层(CESL)
95:保护层
96:第一层间介电质(ILD)
98:第二凹部
100:栅极介电层
102:栅极电极
103:阻障层
104:金属层
105:凹部
106:第二层间介电质(ILD)
108:第三层间介电质(ILD)
110:栅极触点
112:硅化物区
114:源极/漏极触点
T1:厚度
T2:厚度
T3:厚度
T4:厚度
T5:厚度
具体实施方式
以下揭示内容提供用于实施本揭露的不同特征的许多不同实施例或实例。下文描述组件及配置的特定实例以简化本揭露。当然，这些组件及配置仅为实例且并非意欲为限制性的。举例而言，在以下描述中第一特征于第二特征上方或上的形成可包括第一及第二特征直接接触地形成的实施例，且亦可包括额外特征可形成于第一特征与第二特征之间使得第一特征及第二特征可不直接接触的实施例。此外，本揭露在各种实例中可重复参考数字及/或字母。此重复是出于简单及清楚的目的，且本身并不指明所论述的各种实施例及/或组态之间的关系。
另外，空间相对术语，诸如“……下面”、“下方”、“下部”、“……上方”、“上部”及类似者本文中可出于易于描述而使用以描述如诸图中图示的一个元素或特征与另一(些)元素或特征的关系。空间相对术语意欲涵盖装置的使用或操作中除了诸图中描绘的定向外的不同定向。设备可以其他方式定向(旋转90度或处于其他定向)，且本文中使用的空间相对描述词可同样经因此解译。
各种实施例提供在金属栅极电极上方选择性地沉积金属层的方法及由该些方法形成的半导体装置。方法可包括在各种介电层(例如，层间介电质(interlayerdielectric，ILD)层及触点蚀刻终止层(contact etch stop layer，CESL))及金属栅极上方形成阻障层。阻障层可包括氮化物，诸如氮化硅(SiN)、氮氧化硅(SiON)、氮碳化硅(SiCN)、氮碳氧化硅(SiOCN)、其组合或多个层，或类似者。阻障层自金属栅极上方移除，且金属层选择性地沉积于金属栅极上方。在一些实施例中，金属层可自诸如以下各者沉积：金属氯化物前驱物，诸如氯化钨(WCl5)、氯化钛(TiCl3)、氯化铂(PtCl6)；金属氟化物前驱物，诸如氟化钨(WF6)；其组合或多者；或类似者。形成阻障层及选择性地沉积金属层于金属栅极上方避免金属层在非所要区域中的沉积。防止非所要金属生长减小泄漏，减小寄生电容，减小装置缺陷且改良装置效能。
图1图示根据一些实施例的呈三维视图的FinFET的实例。FinFET包含基板50(例如，半导体基板)上的鳍片55。隔离区58安置于基板50中，且鳍片55在相邻隔离区58上方且自相邻相邻隔离区58之间突出。尽管隔离区58描述/图示为与基板50分离，但如本文中所使用，术语“基板”可用以指仅半导体基板或指包括隔离区的半导体基板。另外，尽管鳍片55图示为具有基板50的单一连续材料，但鳍片55及/或基板50可包含单一材料或复数种材料。在此情形下，鳍片55指在相邻隔离区58之间延伸的部分。
栅极介电层100是沿着鳍片55的侧壁且在顶表面上方，且栅极电极102是在栅极介电层100上方。磊晶源极/漏极区92(例如，源极区及/或漏极区)安置于鳍片55、栅极介电层100及栅极电极102的相对侧上。图1进一步图示用于后续诸图中的参考横截面。横截面A-A’是沿着栅极电极102的纵向轴线且是在例如垂直于FinFET的磊晶源极/漏极区92之间的电流方向的方向上。横截面B-B’垂直于横截面A-A’且是沿着鳍片55的纵向轴线，且是在FinFET的磊晶源极/漏极区92之间的电流方向上。横截面C-C’平行于横截面A-A’且延伸穿过FinFET的磊晶源极/漏极区92。为了清楚，后续诸图指这些参考横截面。
本文中所论述的一些实施例在使用后栅极工艺形成的FinFET的情形下予以论述。在一些实施例中，可使用先栅极工艺。一些实施例预期到用于平面装置，诸如平面FET、纳米结构(例如，纳米片材、纳米导线、全环绕栅极或类似者)场效晶体管(nanostructure fieldeffect transistor，NSFET)或类似者中的态样。
图2至图21B为根据一些实施例的FinFET的制造中中间阶段的横截面图。图2至图5、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19A、图20A及图21A沿着在图1中图示的参考横截面A-A’图示。图6B、图7B、图8B、图9B、图10B、图11B、图12B、图12C、图12D、图13B、图14B、图15B、图15C、图16B、图16C、图16D、图17B、图17C、图18B、图18C、图18D、图19B、图19C、图20B及图21B沿着图示于图1中的参考横截面B-B’图示。图7C、图8C、图9C、图10C及图10D沿着图1中图示的参考横截面C-C’图示。
在图2中，设置基板50。基板50可为半导体基板，诸如块体半导体、绝缘体上半导体(semiconductor-on-insulator；SOI)基板或类似者，该基板可经掺杂(例如，通过p型或n型掺杂剂掺杂)或未经掺杂。基板50可为晶圆，诸如硅晶圆。大体而言，SOI基板为形成于绝缘体层上的半导体材料层。举例而言，绝缘体层可为嵌埋氧化物(buried oxide，BOX)层、氧化硅层或类似者。绝缘体层设置于基板上，通常硅或玻璃基板上。亦可使用诸如多层或梯度基板的其他基板。在一些实施例中，基板50的半导体材料可包括：硅；锗；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟的化合物半导体；合金半导体，包括硅锗、磷化砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟，及/或磷化砷化镓铟；或其组合。
基板50包括n型区50N及p型区50P。n型区50N可用于形成n型装置，诸如NMOS晶体管，例如n型FinFET。p型区50P可用于形成p型装置，诸如PMOS晶体管，例如p型FinFET。n型区50N可与p型区50P实体分离(如通过分隔器51图示)，且任何数目个装置特征(例如，其他主动装置、经掺杂区、隔离结构或类似者)可安置于n型区50N与p型区50P之间。
在图3中，鳍片55形成于基板50中。鳍片55为半导体条带。在一些实施例中，鳍片55可通过在基板50中蚀刻沟槽来形成于基板50中。蚀刻可为任何可接受蚀刻工艺，诸如反应性离子蚀刻(reactive ion etch，RIE)、中性射束蚀刻(neutral beam etch，NBE)、类似者或其组合。蚀刻可为各向异性的。
鳍片55可由任何合适方法来图案化。举例而言，鳍片55可使用一或多种光学微影工艺，包括双重图案化或多重图案化工艺来图案化。大体而言，双重图案化或多重图案化工艺组合光学微影及自对准工艺，从而允许图案被产生，该些图案相较于使用单一直接光学微影工艺以其他方式可获得的图案具有例如较小间距。举例而言，在一个实施例中，牺牲层形成于基板上方，且使用光学微影工艺来图案化。间隔物使用自对准工艺沿着经图案化的牺牲层来形成。牺牲层接着经移除，且剩余间隔物可接着用于使鳍片55图案化。在一些实施例中，遮罩(或其他层)可保持于鳍片55上。如图3中所图示，鳍片55可具有实质上笔直的垂直侧壁。在一些实施例中，鳍片55的至少多个部分可具有渐缩侧壁，该些侧壁在远离基板50的方向上渐缩(例如，变窄)。
在图4中，浅沟槽隔离(shallow trench isolation，STI)区58相邻于鳍片55形成。STI区58可通过在基板50上方且相邻鳍片55之间形成绝缘材料(并未分离地图示)来形成。绝缘材料可为诸如氧化硅、氮化物、类似者或其组合的氧化物，且可由高密度电浆化学蒸汽沉积(high-density plasma chemical vapor deposition，HDP-CVD)、流动式CVD(flowable CVD，FCVD)(例如，远端电浆系统中的CVD类材料沉积与后固化以使得所沉积材料转换为另一材料，诸如氧化物)、类似者或其组合形成。可使用由任何可接受工艺形成的其他绝缘材料。在所图示实施例中，绝缘材料为由FCVD工艺形成的氧化硅。一旦形成了绝缘材料，便可执行退火工艺。在一些实施例中，绝缘材料经形成，使得过量绝缘材料覆盖鳍片55。绝缘材料可包含单一层或可利用多个层。举例而言，在一些实施例中，衬里(未分离地图示)可首先沿着基板50及鳍片55的表面形成。其后，诸如上文论述的那些的填充材料可形成于衬里上方。
移除工艺接着应用至绝缘材料以移除鳍片55上方的过量绝缘材料。在一些实施例中，诸如化学机械抛光(chemical mechanical polish，CMP)的平坦化工艺、回蚀工艺、其组合或类似者可予以利用。平坦化工艺可使绝缘材料及鳍片55平坦化。平坦化工艺暴鳍片55，使得鳍片55的顶表面及绝缘材料在平坦化工艺完成之后为平齐的。
绝缘材料接着经凹入以形成如图4中所图示的STI区58。绝缘材料经凹入，使得鳍片55及基板50的上部部分自相邻STI区58之间突出。另外，STI区58的顶表面如所图示可具有平坦表面、凸起表面、凹陷表面(诸如，碟形)，或其组合。STI区58的顶表面可由适当蚀刻形成为平坦的、凸起及/或凹陷的。STI区58可使用可接受蚀刻工艺，诸如对于绝缘材料的材料为选择性(例如，相较于鳍片55及基板50的材料以更快速率蚀刻绝缘材料的材料)的工艺凹入。举例而言，使用例如稀释氢氟(dilute hydrofluoric，dHF)酸的氧化物移除可经使用。
关于图2至图4描述的工艺仅为鳍片55可如何形成的一个实例。在一些实施例中，鳍片55可由磊晶生长工艺形成。举例而言，介电层可形成于基板50的顶表面上方，且沟槽可蚀刻穿过介电层以暴露其下的基板50。同质磊晶结构可磊晶生长于沟槽中，且介电层可经凹入，使得同质磊晶结构自介电层突出以形成鳍片55。另外，在一些实施例中，同质磊晶结构可用于鳍片55。举例而言，图4中的鳍片55可经凹入，且不同于鳍片55的材料可磊晶生长于凹入鳍片55上。在此类实施例中，鳍片55包含凹入材料，以及安置于凹入材料上的磊晶生长材料。在一些实施例中，介电层可形成于基板50的顶表面上方，且沟槽可蚀刻穿过介电层。同质磊晶结构可接着使用不同于基板50的材料磊晶生长于沟槽中，且介电层可经凹入，使得同质磊晶结构自介电层突出以形成鳍片55。在同质磊晶或异质磊晶结构经磊晶生长的一些实施例中，磊晶生长材料在生长期间可原位进行掺杂，此情形可消除先前及/或后续布植，尽管原位且布植掺杂可一起使用。
再者，可有利的是将不同于p型区50P(例如，PMOS区)中的材料的材料磊晶生长于n型区50N(例如，NMOS区)中。在一些实施例中，鳍片55的上部部分可由硅锗(SixGe1-x，其中x可是在0至1的范围内)、碳化硅、纯的或实质上纯的锗、III-V族化合物半导体、II-VI族化合物半导体或类似者形成。举例而言，用于形成III-V族化合物半导体的可用材料包括但不限于砷化铟、砷化铝、砷化镓、磷化铟、氮化镓、砷化铟镓、砷化铟铝、锑化镓、锑化铝、磷化铝、磷化镓及类似者。
另外，在图4中，适当井(未分离地图示)可形成于鳍片55及/或基板50中。在一些实施例中，P型井可形成于n型区50N中，且N型井可形成于p型区50P中。在一些实施例中，P型井或N型井形成于n型区50N及p型区50P两者中。
在具有不同井类型的实施例中，针对n型区50N及p型区50P的不同布植步骤可使用光阻剂或其他遮罩(未分离地图示)来达成。举例而言，光阻剂可形成于n型区50N中的鳍片55及STI区58上方。光阻剂经图案化以暴露基板50的p型区50P，诸如PMOS区。光阻剂可通过使用旋涂技术来形成，且可使用可接受的光微影技术来图案化。一旦光阻剂经图案化，n型杂质布植便在p型区50P中执行，且光阻剂可充当遮罩以实质上防止n型杂质布植至n型区50N，诸如NMOS区中。n型杂质可为布植于区中达等于或小于1×1018原子/cm3，诸如在约1×1016原子/cm3与约1×1018原子/cm3之间的浓度的磷、砷、锑或类似者。在布植之后，光阻剂诸如由可接受灰化工艺来移除。
在p型区50P的布植之后，光阻剂在p型区50P中形成于鳍片55及STI区58上方。光阻剂经图案化以暴露基板50的n型区50N，诸如NMOS区。光阻剂可通过使用旋涂技术来形成，且可使用可接受的光微影技术来图案化。一旦光阻剂经图案化，p型杂质布植便可在n型区50N中执行，且光阻剂可充当遮罩以实质上防止p型杂质布植至p型区50P，诸如PMOS区中。p型杂质可为布植于区中达等于或小于1×1018原子/cm3，诸如在约1×1016原子/cm3与约1×1018原子/cm3之间的浓度的硼、氟化硼、铟或类似者。在布植之后，光阻剂可诸如由可接受灰化工艺来移除。
在n型区50N及p型区50P的布植之后，退火可经执行以修复布植损害且使经布植的p型及/或n型杂质活化。在一些实施例中，磊晶鳍片的生长材料可在生长期间原位进行掺杂，此情形可消除布植，尽管原位且布植掺杂可一起使用。
在图5中，虚设介电层60形成于鳍片55及基板50上。虚设介电层60可例如为氧化硅、氮化硅、其组合或类似者，且可根据可接受技术来沉积或热生长。虚设栅极层62形成于虚设介电层60上方，且遮罩层64形成于虚设栅极层62上方。虚设栅极层62可沉积于虚设介电层60上方，且接着由诸如CMP的工艺来平坦化。遮罩层64可沉积于虚设栅极层62上方。虚设栅极层62可为导电或非导电材料，且可选自包括以下各者的群组：非晶硅、多晶硅(polycrystalline-silicon、polysilicon)、多晶硅锗(poly-crystalline silicon-germanium、poly-SiGe)、金属氮化物、金属硅化物、金属氧化物及金属。虚设栅极层62可由物理气相沉积(physical vapor deposition，PVD)、CVD、溅镀沉积或者已知且先前技术中用于沉积所选择材料的其他技术来沉积。虚设栅极层62可由自STI区58的材料具有高蚀刻选择性的其他材料制成。遮罩层64可包括例如氮化硅、氮氧化硅或类似者。在此实例中，单一虚设栅极层62及单一遮罩层64越过n型区50N及p型区50P形成。请注意，仅出于图示性目的，虚设介电层60绘示为覆盖仅鳍片55及基板50。在一些实施例中，虚设介电层60可经沉积，使得虚设介电层60覆盖STI区58，从而在虚设栅极层62与STI区58之间延伸。
图6A至图21B图示制造实施例装置中的各种额外步骤。图6A至图21B图示n型区50N或p型区50P任一者中的特征。举例而言，图示于图6A至图21B中的结构可应用至n型区50N及p型区50P两者。n型区50N及p型区50P的结构中的差异(若存在)以文字伴随每一附图进行描述。
在图6A及图6B中，遮罩层64(参见图5)可使用可接受光微影及蚀刻技术来图案化以形成遮罩74。可接受蚀刻技术可用以将遮罩74的图案转印至虚设栅极层62以形成虚设栅极72。在一些实施例中，遮罩74的图案亦可转印至虚设介电层60。虚设栅极72覆盖鳍片55的各别通道区68。遮罩74的图案可用以实体分离虚设栅极72中的每一者与相邻虚设栅极。虚设栅极72亦可具有大体上垂直于各别鳍片55的纵向方向的纵向方向。虚设介电层60、虚设栅极72及遮罩74可被统称为“虚设栅极堆叠”。
在图7A至图7C中，第一间隔物层80及第二间隔物层82形成于图示于图6A及图6B中的结构上方。在图7A至图7C中，第一间隔物层80形成于STI区58的顶表面；鳍片55及遮罩74的顶表面及侧壁；及虚设栅极72及虚设介电层60的侧壁上。第二间隔物层82沉积于第一间隔物层80上方。第一间隔物层80可由热氧化来形成，或由CVD、ALD或类似者来沉积。第一间隔物层80可由氧化硅、氮化硅、氮氧化硅或类似者形成。第二间隔物层82可由CVD、ALD或类似者沉积。第二间隔物层82可由氧化硅、氮化硅、氮氧化硅或类似者形成。
在图8A至图8C中，第一间隔物层80及第二间隔物层82经蚀刻以形成第一间隔物81及第二间隔物83。第一间隔物层80及第二间隔物层82可使用合适蚀刻工艺，诸如各向异性蚀刻工艺(例如，干式蚀刻工艺)或类似者来蚀刻。第一间隔物81及第二间隔物83可安置于鳍片55、虚设介电层60、虚设栅极72及遮罩74的侧壁上。第一间隔物81及第二间隔物83归因于用以蚀刻第一间隔物层80及第二间隔物层82的蚀刻工艺相邻于鳍片55及虚设栅极堆叠可具有不同高度，以及鳍片55与虚设栅极堆叠之间的不同高度。具体而言，如图8B及图8C中所图示，在一些实施例中，第一间隔物81及第二间隔物83可部分向上延伸至鳍片55及虚设栅极堆叠的侧壁。在一些实施例中，第一间隔物81及第二间隔物83可延伸至虚设栅极堆叠的顶表面。
在形成第一间隔物81及第二间隔物83之后，经轻度掺杂源极/漏极(lightlydoped source/drain，LDD)区(并未分离地图示)的布植可予以执行。在具有不同装置类型的实施例中，类似于上文在图4中论述的布植，诸如光阻剂的遮罩可形成于n型区50N上方，同时暴露p型区50P，且适当类型(例如，p型)杂质可布植至p型区50P中的暴露鳍片55及基板50中。可接着移除遮罩。随后，诸如光阻剂的遮罩可形成于p型区50P上方，同时暴露n型区50N，且适当类型杂质(例如，n型杂质)可布植至n型区50N中的暴露鳍片55及基板50中。可接着移除遮罩。n型杂质可为先前论述的n型杂质中的任一者，且p型杂质可为先前论述的p型杂质中的任一者。轻度掺杂源极/漏极区可具有自约1×1015原子/cm3至约1×1019原子/cm3的范围内的杂质浓度。退火可用以修复布植损害且使经布植杂质活化。
请注意，以上揭示内容大体上描述形成间隔物及LDD区的工艺。可使用其他工艺及序列。举例而言，可利用较少或额外间隔物，可利用不同步骤顺序(例如，第一间隔物81可在形成第二间隔物83之前形成，额外间隔物可经形成且移除，及/或类似者)。此外，n型及p型装置可使用不同结构及步骤来形成。
在图9A至图9C中，基板50及鳍片55经蚀刻以形成第一凹部86。如图9C中所图示，STI区58的顶表面可与鳍片55的顶表面平齐。在一些实施例中，第一凹部86的底表面安置于STI区58的顶表面上方或下方。基板50/鳍片55使用各向异性蚀刻工艺，诸如RIE、NBE或类似者来蚀刻。第一间隔物81、第二间隔物83及遮罩74在用以形成第一凹部86的蚀刻工艺期间遮蔽基板50/鳍片55的数个部分。单一蚀刻工艺或多个蚀刻工艺可用以形成第一凹部86。定时蚀刻工艺可用以在第一凹部86达到所要深度之后停止第一凹部86的蚀刻。
在图10A至图10D中，磊晶源极/漏极区92(例如，源极区及/或漏极区)形成于第一凹部86中以将应力施加于鳍片55的通道区68上，藉此改良效能。如图10B中所图示，磊晶源极/漏极区92形成于第一凹部86中，使得每一虚设栅极72安置于各别相邻对的磊晶源极/漏极区92之间。在一些实施例中，第一间隔物81用以分离磊晶源极/漏极区92与虚设栅极72达适当侧向距离，使得磊晶源极/漏极区92并不与所得FinFET的随后形成的栅极短路连接。
n型区50N(例如，NMOS区)中的磊晶源极/漏极区92可通过遮蔽p型区50P(例如，PMOS区)来形成。接着，磊晶源极/漏极区92磊晶生长于第一凹部86中。磊晶源极/漏极区92可包括诸如适合于n型FinFET的任何可接受材料。举例而言，若鳍片55为硅，则磊晶源极/漏极区92可包括施加张应力于鳍片55上的材料，诸如硅、碳化硅、经磷掺杂碳化硅、磷化硅或类似者。磊晶源极/漏极区92可具有自鳍片55的各别表面提升的表面，且可具有晶面。
p型区50P(例如，PMOS区)中的磊晶源极/漏极区92可通过遮蔽n型区50N(例如，NMOS区)来形成。接着，磊晶源极/漏极区92磊晶生长于第一凹部86中。磊晶源极/漏极区92可包括诸如适合于p型NSFET的任何可接受材料。举例而言，若鳍片55为硅，则磊晶源极/漏极区92可包含施加压缩应力于鳍片55上的材料，诸如硅锗、经硼掺杂的硅锗、锗、锗锡或类似者。磊晶源极/漏极区92亦可具有自鳍片55的各别表面提升的表面，且可具有晶面。
类似于针对形成轻度掺杂源极/漏极区继之以退火的先前论述的工艺，磊晶源极/漏极区92、鳍片55及/或基板50可通过掺杂剂进行布植以形成源极/漏极区。源极/漏极区可具有在约1×1019原子/cm3至约1×1021原子/cm3之间的杂质浓度。源极/漏极区的n型及/或p型杂质可为先前论述的杂质中的任一者。在一些实施例中，磊晶源极/漏极区92可在生长期间经原位掺杂。
由于用以在n型区50N及p型区50P中形成磊晶源极/漏极区92的磊晶工艺，磊晶源极/漏极区92的上表面具有侧向向外扩展超出鳍片55的侧壁的晶面。在一些实施例中，这些晶面使得同一FinFET的相邻磊晶源极/漏极区92合并，如由图10C所图示。在一些实施例中，相邻磊晶源极/漏极区92在磊晶工艺完成之后保持分离，如由图10D所图示。在图示于图10C及图10D中的实施例中，第一间隔物81可经形成，从而覆盖鳍片55的侧壁的数个部分，该些侧壁在STI区58上方延伸，藉此阻断磊晶生长。在一些其他实施例中，用以形成第一间隔物81的间隔物蚀刻可经调整以移除间隔物材料以允许磊晶生长区延伸至STI区58的表面。
磊晶源极/漏极区92可包含一或多个半导体材料层。举例而言，磊晶源极/漏极区92可包含第一半导体材料层92A、第二半导体材料层92B及第三半导体材料层92C。任何数目个半导体材料层可用于磊晶源极/漏极区92。第一半导体材料层92A、第二半导体材料层92B及第三半导体材料层92C中的每一者可由不同半导体材料形成，及/或可经掺杂达不同掺杂剂浓度。在一些实施例中，第一半导体材料层92A可具有小于第二半导体材料层92B且大于第三半导体材料层92C的掺杂剂浓度。在磊晶源极/漏极区92包含三个半导体材料层的实施例中，第一半导体材料层92A可经沉积，第二半导体材料层92B可经沉积于第一半导体材料层92A上方，且第三半导体材料层92C可沉积于第二半导体材料层92B上方。
在图11A及图11B中，第一层间介电质(interlayer dielectric，ILD)96沉积于分别图示于图10A及图10B中的结构上方。第一ILD96可由介电材料形成，且可由任何合适方法，诸如CVD、电浆增强型CVD(plasma-enhanced CVD，PECVD)或FCVD沉积。介电材料可包括磷硅玻璃(phospho-silicate glass，PSG)、硼硅玻璃(boro-silicate glass，BSG)、硼磷硅玻璃(boron-doped phospho-silicate glass，BPSG)、无掺杂硅玻璃(undoped silicateglass，USG)或类似者。在一些实施例中，第一ILD96的介电材料可包括氧化硅、氮化硅、氮氧化硅或类似者。可使用由任何可接受工艺形成的其他绝缘材料。在一些实施例中，第一触点蚀刻终止层(contact etch stop layer，CESL)94安置于第一ILD96与磊晶源极/漏极区92、遮罩74及第一间隔物81之间。第一CESL94可包含具有不同于上覆第一ILD96的材料的蚀刻速度的介电材料，诸如氮化硅、氧化硅、氮氧化硅或类似者。在一些实施例中，第一ILD96可由氧化硅或氮化硅形成，且第一CESL94可由氧化硅或氮化硅形成。
在图12A至图12D中，诸如CMP的平坦化工艺可经执行以使第一ILD96的顶表面与虚设栅极72或遮罩74的顶表面平齐。平坦化工艺亦可移除虚设栅极72上的遮罩74，及第一间隔物81沿着遮罩74的侧壁的数个部分。在平坦化工艺之后，虚设栅极72、第一间隔物81及第一ILD96的顶表面为平齐的。因此，虚设栅极72的顶表面经由第一ILD96暴露。在一些实施例中，遮罩74在平坦化工艺使第一ILD96的顶表面与遮罩74及第一间隔物81的顶表面平齐的状况下可保持。
另外，在图12C及图12D中，第一ILD96及第一CESL94经回蚀，且保护层95形成于第一ILD96及第一CESL94上方。第一ILD96及第一CESL94可使用诸如RIE、NBE或类似者的各向异性蚀刻工艺或诸如湿式蚀刻工艺的各向同性蚀刻工艺来回蚀。保护层95可接着使用PVD、CVD、ALD、旋涂涂布或类似者沉积于所得结构上方。在图示于图12C中的实施例中，保护层95可使用诸如CMP的工艺来平坦化。保护层95的顶表面可在保护层95的平坦化之后与第一间隔物81、第二间隔物83及虚设栅极76的顶表面平齐。在图示于图12D中的实施例中，保护层95可经沉积具有圆形顶表面，该些圆形顶表面在第一间隔物81、第二间隔物83及虚设栅极76的顶表面上方延伸。保护层95可由诸如以下各者的材料形成：氮化硅、氧化硅、碳氧化硅、氮碳氧化硅、氮碳化硅、其组合或多层，或类似者。保护层95可形成于第一ILD96及第一CESL94上方，以便保护第一ILD96及第一CESL94不受后续蚀刻工艺影响。在一些实施例中，保护层95可包括与第一CESL94相同的材料。保护层95可具有范围为约1nm至约5nm的厚度T1。为保护层95提供在规定范围内的厚度提供保护层95的足够材料以保护其下的第一ILD96，而不减小第一ILD96的体积及绝缘能力。
在图13A及图13B中，虚设栅极72及遮罩74(若存在)在一或多个蚀刻步骤中被移除，使得第二凹部98被形成。第二凹部98中虚设介电层60的数个部分亦可被移除。在一些实施例中，仅虚设栅极72经移除，且虚设介电层60保持且由第二凹部98暴露。在一些实施例中，虚设介电层60在晶粒的第一区(例如，核心逻辑区)中自第二凹部98移除，且保持于晶粒的第二区(例如，输入/输出区)中的第二凹部98中。在一些实施例中，虚设栅极72由各向异性干式蚀刻工艺来移除。举例而言，蚀刻工艺可包括使用反应气体的干式蚀刻工艺，反应气体以快于第一ILD96或第一间隔物81的速率选择性地蚀刻虚设栅极72。第二凹部98中的每一者暴露及/或上覆各别鳍片55的通道区68。每一通道区68安置于相邻对的磊晶源极/漏极区92之间。在移除期间，当虚设栅极72经蚀刻时，虚设介电层60可用作蚀刻终止层。虚设介电层60可视需要在移除虚设栅极72之后被移除。
在图14A及图14B中，栅极介电层100及栅极电极102经形成用于替换闸。栅极介电层100可通过以下操作来形成：在第二凹部98中，诸如鳍片55、第一间隔物81的顶表面及侧壁上且STI区58、第二间隔物83及保护层95或第一ILD96及第一CESL94的顶表面上沉积一或多个层。栅极介电层100可包含以下各者的一或多个层：氧化硅(SiOx)、氮化硅、金属氧化物、金属硅酸盐或类似者。举例而言，在一些实施例中，栅极介电层100包括由以下各者形成的氧化硅介面层：热或化学氧化及上覆高k介电材料，诸如金属氧化物或者铪硅酸盐(例如，HfOx)、铝、锆(例如，ZrOx)、镧、锰、钡、钛、铅、其组合或类似者。栅极介电层100可包括具有大于约7.0的k值的介电层。栅极介电层100可由分子束沉积(molecular-beam deposition，MBD)、ALD、PECVD或类似者来沉积。在虚设介电层60的数个部分保持于第二凹部98中的实施例中，栅极介电层100可包括虚设介电层60的材料(例如，SiO2)。
栅极电极102沉积于栅极介电层100上方，且填充第二凹部98的剩余部分。栅极电极102可包括含金属材料，诸如氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、其组合物，或其多层。举例而言，尽管单一层栅极电极102图示于图14A及图14B中，但栅极电极102可包含任何数目个衬里层、任何数目个功函数调谐层，及填充材料(未分离地图示)。在填充第二凹部98之后，诸如CMP的平坦化工艺经执行以移除栅极介电层100及栅极电极102的数个过量部分，该些过量部分是在第一间隔物81、第二间隔物83及保护层95或第一ILD96及第一CESL94的顶表面上方。栅极电极102及栅极介电层100的剩余部分形成所得FinFET的替换栅极。栅极电极102及栅极介电层100可统称为“栅极堆叠”。栅极堆叠可沿着鳍片55的通道区68的侧壁延伸。
n型区50N及p型区50P中栅极介电层100的形成可同时发生，使得每一区中的栅极介电层100由相同材料形成。栅极电极102的形成可同时发生，使得每一区中的栅极电极102由相同材料形成。在一些实施例中，每一区中的栅极介电层100由独特工艺形成，使得栅极介电层100可为不同材料。每一区中的栅极电极102可由独特工艺形成，使得栅极电极102可为不同材料。各种遮蔽步骤在使用独特工艺时可用以遮蔽且暴露适当区。
在图15A至图15C中，栅极结构(包括栅极介电层100及对应的上覆栅极电极102)经回蚀，以使凹部105直接形成于栅极结构上方且第一间隔物81的相对部分之间。栅极结构可使用诸如以下各者的合适蚀刻工艺蚀刻以形成凹部105：各向同性蚀刻工艺(例如，湿式蚀刻工艺)、各向异性蚀刻工艺(例如，干式蚀刻工艺)、多个工艺或其组合，或类似者。栅极结构可由蚀刻工艺来蚀刻，该些蚀刻工艺关于保护层95或第一ILD96及第一CESL94的材料对于栅极结构的材料具有良好蚀刻选择性。因此，栅极结构可在不显著蚀刻保护层95或第一ILD96及第一CESL94的情况下经回蚀。在一些实施例中，第一间隔物81及第二间隔物83可与栅极结构同时进行回蚀。在图示于图15B中的实施例中，栅极结构具有平坦顶表面及第一间隔物81，且第二间隔物83与在栅极结构的顶表面上方的第一间隔物81及第二间隔物83的顶表面具有对角顶表面。在图示于图15C中的实施例中，栅极结构、第一间隔物81及第二间隔物83具有平坦顶表面，且彼此平齐。在一些实施例中，栅极结构、第一间隔物81及第二间隔物83可具有平坦表面、平面表面、修圆或弯曲表面或类似者，且栅极结构的顶表面可安置于第一间隔物81及第二间隔物83的顶表面上方、与该些顶表面平齐或在该些顶表面下方。
在图16A至图16D中，形成阻障层103。阻障层103可于凹部105中、沿着栅极电极102、栅极介电层100、第一间隔物81及第二间隔物83的顶表面且沿着第一CESL94的侧表面沉积。阻障层103可沿着保护层95(图示于图16C及图16D中)或第一ILD96及第一CESL94(图示于图16B中)的顶表面进一步沉积。在一些实施例中，阻障层103可由诸如氮化物类材料的介电材料形成。举例而言，阻障层103可包括氮化硅(SiN)、氮氧化硅(SiON)、氮碳化硅(SiCN)、氮碳氧化硅(SiOCN)、其组合或多个层，或类似者。阻障层103可由PVD、CVD、ALD、旋涂涂布或类似者来沉积。
阻障层103可由改良后续沉积工艺的选择性的材料形成。举例而言，金属层(诸如，金属层104，下文关于图18A至图18D所论述)可随后沉积于相邻于阻障层103的栅极结构上方。在栅极结构、第一间隔物81及第二间隔物83经回蚀之后，诸如高k材料残余物的某材料残余物可保持于第一间隔物81及第二间隔物83的顶表面上。举例而言，来自栅极介电层100的材料残余物，诸如氧化硅(SiOx)、氧化铪(HfOx)、氧化锆(ZrOx)或类似者在回蚀工艺之后可剩余于第一间隔物81及第二间隔物83上方。形成上述材料的阻障层103且通过阻障层103转换高k材料残余物防止随后涉及的金属层沉积于非所要位置中(诸如高k材料残余物上方)，改良金属层的沉积的选择性，减小泄漏，减小寄生电容，减小装置缺陷且改良装置效能。
阻障层103可经沉积达范围为约1nm至约5nm的厚度。在一些实施例中，阻障层103在凹部105内，诸如栅极结构、第一间隔物81及第二间隔物83的顶表面上且第一CESL94的侧表面上具有厚度T2。阻障层103在保护层95或第一ILD96及第一CESL94的顶表面上具有厚度T3，厚度T3大于厚度T2。在一些实施例中，阻障层103在第一CESL94的侧表面上可具有厚度T3。厚度T2范围可为约1nm至约5nm，且厚度T3范围可为约1nm至约5nm。如图16B至图16D中所图示，阻障层103的侧表面可与第一间隔物81及第二间隔物83的侧表面对准。阻障层103的沉积的工艺参数可经控制以便控制沉积于凹部105内且凹部105外部的阻障层103的厚度。举例而言，阻障层103可使用诸如二氯甲硅烷(H2SiCl2，DCS)、二碘硅烷(H2I2Si)、其组合或类似者的前驱物在范围为约200℃至约600℃的温度下且范围为约2托至约25托的压力下沉积。形成阻障层103至预定厚度允许阻障层103在栅极结构上方选择性地移除，同时沿着第一间隔物81及第二间隔物83的顶表面、沿着第一CESL94的侧表面且沿着保护层95或第一ILD96及第一CESL94的顶表面保持。此情形改良金属层的沉积的选择性、减小泄漏、减小寄生电容、减小装置缺陷且改良装置效能。
在图17A至图17C中，阻障层103经蚀刻以暴露栅极结构的顶表面。阻障层103可使用诸如以下各者的合适蚀刻工艺蚀刻：各向同性蚀刻工艺(例如，湿式蚀刻工艺)、各向异性蚀刻工艺(例如，干式蚀刻工艺)、多个工艺或其组合，或类似者。在一些实施例中，用以蚀刻阻障层103的蚀刻工艺可被称作氮化硅击穿蚀刻或SiN BT。在一些实施例中，合适蚀刻工艺可包括使用蚀刻气体执行的干式蚀刻工艺(例如，电浆工艺)，蚀刻气体包含氟烷(CH3F)、氩(Ar)、氦(He)、氧气(O2)、其组合或类似者。如图17A至图17C中所图示，阻障层103可经蚀刻以暴露栅极结构，同时阻障层103沿着第一间隔物81、第二间隔物83、第一CESL94及第一ILD96的表面保持。相较于阻障层103的覆盖第一CESL94的侧表面的数个部分及阻障层103的覆盖第一CESL94及第一ILD96的顶表面的数个部分，蚀刻工艺的工艺参数可经控制以便以较快速率蚀刻阻障层103的覆盖栅极结构的顶表面的数个部分。蚀刻工艺可使阻障层103的保持于第一间隔物81、第二间隔物83、第一CESL94及第一ILD96上的数个部分削薄。举例而言，在蚀刻工艺之后，阻障层103在第一CESL94及第一ILD96的顶表面上方的厚度T4范围可为约1nm至约5nm，且阻障层在第一CESL94的侧表面上方的厚度T5范围可为约1nm至约5nm。如图17B及图17C中所图示，阻障层103的侧表面可与第一间隔物81及第二间隔物83的侧表面对准。在图示于图17B中的实施例中，阻障层103的在第一CESL94及第一ILD96的顶表面上的数个部分具有与阻障层103的在第一CESL94的侧表面上的数个部分实质上相同的厚度。如图17C中所图示，阻障层103的在凹部105中的数个部分可具有在远离基板50的方向上变窄的渐缩侧壁，且阻障层103在第一CESL94及第一ILD96的顶表面上的数个部分具有小于阻障层103的在第一CESL94的侧表面上的数个部分的厚度。
蚀刻阻障层103使得阻障层103的数个部分保持于第一间隔物81、第二间隔物83、第一CESL94及第一ILD96上，同时栅极结构经暴露、改良后续沉积工艺的选择性。举例而言，如下文将更详细地论述，金属层(下文关于图18A至图18D论述的金属层104)可随后选择性沉积于相邻于阻障层103的栅极结构上方，而不沉积于第一间隔物81、第二间隔物83、第一CESL94或第一ILD 96上。此情形改良金属层的沉积的选择性、减小泄漏、减小寄生电容、减小装置缺陷且改良装置效能。
在图18A至图18D中，金属层104沉积于栅极结构上方。在一些实施例中，金属层104可被称作导电层、蚀刻终止层或类似者。如图18B至图18D中所图示，金属层104可具有等于栅极结构的宽度的宽度，且可具有与栅极结构的侧表面(诸如栅极介电层100的侧表面)对准的侧表面。金属层104可包括钨(诸如无氟钨(fluorine-free tungsten，FFW))、钛、铂、其组合或多个层，或类似者。金属层104可自氯化物类前驱物(诸如，金属氯化物前驱物)、氟化物类前驱物或类似者来沉积，该些前驱物能够选择性地沉积于栅极结构上而不沉积于阻障层103上。在一些实施例中，用于沉积金属层104的前驱物可包括：氯化钨(WCl5)、氯化钛(TiCl3)、氯化铂(PtCl6)、氟化钨(WF6)，其组合或多者，或类似者。金属层104可在范围为150℃至580℃的温度且范围为0.1托至5.0托的压力下沉积。在一些实施例中，金属层104可在大于约450℃的温度且范围为20托至30托的压力下沉积。金属层104可由CVD、ALD或类似者沉积。金属层104可由导电材料形成，且可充当蚀刻终止层，且可用以调谐形成于栅极结构上的栅极触点的接触电阻。如先前所论述，在沉积金属层104之前形成阻障层103增大用以沉积金属层104的沉积工艺的选择性，使得金属层104沉积于栅极结构上而不沿着由阻障层103覆盖的第一间隔物81、第二间隔物83、第一CESL94或第一ILD96沉积。此情形改良金属层104的沉积的选择性、减小泄漏、减小寄生电容、减小装置缺陷且改良装置效能。
图18B及图18D图示金属层104沉积有平面顶表面的实施例。另外，在图18D中，在上文关于图15A至15C图论述的蚀刻工艺中，栅极结构的顶表面可在第一间隔物81及第二间隔物83的顶表面下方蚀刻，且金属层104可沉积于所得结构上方。图18C图示金属层104沉积有圆形凸起顶表面的实施例。在一些实施例中，金属层104可沉积有平坦顶表面、凹陷顶表面或凸起顶表面。
在图19A至图19C中，第二ILD106经形成，从而填充凹部105。在一些实施例中，阻障层103可在形成第二ILD106之前被移除。阻障层103可使用诸如以下各者的合适蚀刻工艺移除：各向同性蚀刻工艺(例如，湿式蚀刻工艺)、各向异性蚀刻工艺(例如，干式蚀刻工艺)、多个工艺或其组合，或类似者。第二ILD106可由相同或类似于上文关于第一ILD96论述的那些的材料及工艺来形成。第二ILD106可由上文关于图11A及图11B论述的用以形成第一ILD96的那些的材料及方法来形成。在填充凹部105之后，诸如CMP的平坦化工艺经执行以移除第二ILD106的过量部分，该些过量部分是在第一ILD96及第一CESL94的顶表面(图示于图19B中)上方，或阻障层103的顶表面(图示于图19C中)上方。在一些实施例中，第二ILD106可由氮化硅或类似者形成。
在图20A及图20B中，第三ILD108形成于第一ILD96、第一CESL94及第二ILD106上方。在一些实施例中，第三ILD108为由FCVD形成的可流动膜。在一些实施例中，第三ILD108由诸如PSG、BSG、BPSG、USG或类似者的介电材料形成，且可由诸如CVD、PECVD或类似者的任何合适方法来沉积。在一些实施例中，第三ILD108的介电材料可包括氧化硅、氮化硅、氮氧化硅或类似者。
在图21A及图21B中，栅极触点110穿过第三ILD108及第二ILD106形成，且源极/漏极触点114穿过第三ILD108、第一ILD96及第一CESL94形成。针对源极/漏极触点114的开口穿过第三ILD108、第一ILD96及第一CESL94形成，且栅极触点110的开口穿过第三ILD108及第二ILD106形成。开口可使用可接受光学微影及蚀刻技术来形成。在一些实施例中，在源极/漏极触点114的开口穿过第三ILD108、第一ILD96及第一CESL94形成之后，硅化物区112形成于磊晶源极/漏极区92上方。硅化物区112可通过以下操作来形成：首先沉积能够与其下的磊晶源极/漏极区92的半导体材料(例如，硅、硅锗、锗)反应的金属(未分离图示)，诸如镍、钴、钛、钽、铂、钨、其他贵金属、其他耐火金属、稀土金属或其合金于磊晶源极/漏极区92的暴露部分上方，以形成硅化物或锗化物区；接着执行热退火工艺以形成硅化物区112。
诸如扩散阻障层、粘着层或类似者的衬里及导电材料形成于开口中。衬里可包括钛、氮化钛、钽、氮化钽，或类似者。导电材料可为铜、铜合金、银、金、钨、钴、铝、镍或类似者。如CMP的平坦化工艺可经执行以自第三ILD108的表面移除过量材料。剩余衬里及导电材料在开口中形成源极/漏极触点114及栅极触点110中。源极/漏极触点114经由硅化物区112电耦接至磊晶源极/漏极区92，且栅极触点110经由金属层104电耦接至栅极电极102。源极/漏极触点114及栅极触点110可在不同工艺中形成，或可在同一工艺中形成。尽管绘示为在相同横截面中形成，但应了解，源极/漏极触点114及栅极触点110中的每一者可以不同横截面形成，此情形可避免触点的短路连接。
实施例达成各种优势。举例而言，在形成金属层104之前形成阻障层103改良用以沉积金属层104的工艺的选择性。此情形防止金属层104的材料沉积于非所有区域中，诸如防止沿着第一间隔物81、第二间隔物83、第一CESL94、第一ILD96及保护层95的表面沉积。此情形亦减小泄漏，减小寄生电容，减小装置缺陷且改良装置效能。
所揭示FinFET实施例亦可应用至纳米结构装置，诸如纳米结构(例如，纳米片材、纳米导线、全环绕栅极或类似者)场效晶体管(nanostructure field effect transistor，NSFET)。在NSFET实施例中，鳍片由纳米结构替换，该些纳米结构通过图案化通道层及牺牲层的交替层堆叠来形成。虚设栅极堆叠及源极/漏极区以类似于上述实施例的方式形成。在虚设栅极堆叠被移除之后，牺牲层可在通道区中被部分或完全移除。替换栅极结构以类似于上述实施例的方式形成，替换栅极结构可部分或完全填充通过移除牺牲层留下的开口，且替换栅极结构可部分或完全包围NSFET装置的通道区中的通道层。ILD及至替换栅极结构的触点以及源极/漏极区可以类似于上述实施例的方式形成。
根据一实施例，一种半导体装置包括：一半导体基板上方的一通道区；该通道区上方的一栅极结构；相邻于该栅极结构的一栅极间隔物；相邻于该栅极间隔物的一第一介电层；一阻障层，该阻障层接触该栅极间隔物的一顶表面且该第一介电层的一侧表面，该阻障层包括一氮化物；及相邻于该阻障层的该栅极结构上方的一金属层，该金属层具有等于该栅极结构的一第二宽度的一第一宽度。在一实施例中，金属层包括钨、钛或铂。在一实施例中，该半导体装置进一步包括该第一介电层上方的一第一层间介电质(ILD)，该阻障层沿着该第一ILD的一顶表面及该第一介电层的一顶表面延伸。在一实施例中，该阻障层具有在远离该半导体基板的一方向上变窄的多个渐缩侧壁，且该些渐缩侧壁的一厚度大于沿着该第一ILD的顶表面及该第一介电层的该顶表面延伸的该阻障层的一顶部部分的一厚度。在一实施例中，该半导体装置进一步包括该第一介电层上方的一第一层间介电质(ILD)；及沿着该第一ILD的一顶表面及该第一介电层的一顶表面延伸的一保护层，该阻障层沿着该保护层的一顶表面及一侧表面延伸。在一实施例中，该半导体装置进一步包括相邻于该阻障层的该金属层上方的一第一层间介电质(ILD)，该第一ILD的一顶表面与该阻障层的一顶表面平齐。在一实施例中，该栅极间隔物的一顶表面是在该栅极结构的一顶表面上方，且该金属层自该栅极间隔物的该顶表面下方延伸至该栅极间隔物的该顶表面上方。
根据另一实施例，一种半导体装置包括：自一半导体基板延伸的一鳍片；该鳍片上方的一栅极结构；相邻于该栅极结构的一栅极间隔物；该栅极结构上方的一导电层，该导电层的多个侧壁与该栅极结构的多个侧壁对准；及该栅极间隔物及该导电层上方的一第一层间介电质(ILD)，该第一ILD接触该导电层的一侧表面及一顶表面。在一实施例中，该栅极间隔物的一顶表面与该栅极结构的一顶表面平齐。在一实施例中，该栅极间隔物的一顶表面是在该栅极结构的一顶表面上方，且该导电层的一顶表面是在该栅极间隔物的该顶表面上方。在一实施例中，该半导体装置进一步包括一触点蚀刻终止层(CESL)，其沿着该栅极间隔物的一侧表面及该第一ILD的一侧表面延伸。在一实施例中，该半导体装置进一步包括相邻于该CESL的一第二ILD，该第二ILD的一顶表面与该CESL的一顶表面及该第一ILD的一顶表面平齐。在一实施例中，该半导体装置进一步包括相邻于该CESL的一第二ILD；及该第二ILD及该CESL上方的一保护层，该保护层的一顶表面与该第一ILD的一顶表面平齐。
根据又一实施例，一种半导体装置的制造方法包括：在一基板上方形成一鳍片结构；在该鳍片结构上方形成一栅极结构；相邻于该栅极结构形成一栅极间隔物；在该栅极结构及该栅极间隔物上方沉积一阻障层；蚀刻该阻障层以暴露该栅极结构的一顶表面；及在该栅极结构的该顶表面上方选择性沉积一导电层，该导电层由该阻障层与该栅极间隔物分离。在一实施例中，该制造方法进一步包括在选择性沉积该导电层之后移除该阻障层的步骤。在一实施例中，该导电层的一前驱物包括金属氯化物。在一实施例中，阻障层包括氮化物。在一实施例中，该制造方法进一步包括：在该栅极结构及该栅极间隔物上方形成一触点蚀刻终止层；及在该触点蚀刻终止层上方形成一第一层间介电层，该阻障层沿着该触点蚀刻终止层的一顶表面、该第一层间介电层的一顶表面及该触点蚀刻终止层的一侧表面沉积。在一实施例中，该阻障层以一第一厚度沉积于该第一层间介电层的一顶表面上方，且该阻障层以小于该第一厚度的一第二厚度沉积于该栅极结构上方。在一实施例中，该阻障层在该第一层间介电层上方的一部分以一第一蚀刻速度蚀刻，且该阻障层在该栅极结构上方的一部分以大于该第一蚀刻速度的一第二蚀刻速度蚀刻。
根据又一实施例，一种半导体装置包含一基板；一鳍片结构，位于该基板上方；一栅极结构，位于该鳍片结构上方；一栅极间隔物，相邻于该栅极结构；一阻障层，位于该栅极结构及该栅极间隔物上方，其中该栅极结构的一顶表面暴露于该阻障层上；一导电层，位于该栅极结构的该顶表面上方，其中该导电层由该阻障层与该栅极间隔物分离。
前述内容概述若干实施例的特征，使得熟悉此项技术者可更佳地理解本揭露的态样。熟悉此项技术者应了解，其可易于使用本揭露作为用于设计或修改用于实施本文中引入的实施例的相同目的及/或达成相同优势的其他工艺及结构的基础。熟悉此项技术者亦应认识到，此类等效构造并不偏离本揭露的精神及范畴，且此类等效构造可在本文中进行各种改变、取代及替代而不偏离本揭露的精神及范畴。

Claims (10)

1.一种半导体装置，其特征在于，包含：
一半导体基板上方的一通道区；
该通道区上方的一栅极结构；
相邻于该栅极结构的一栅极间隔物；
相邻于该栅极间隔物的一第一介电层；
一阻障层，接触该栅极间隔物的一顶表面与该第一介电层的一侧表面；及
相邻于该阻障层的该栅极结构上方的一金属层，其中该金属层具有等于该栅极结构的一第二宽度的一第一宽度。
2.如权利要求1所述的半导体装置，其特征在于，进一步包含该第一介电层上方的一第一层间介电质，其中该阻障层沿着该第一层间介电质的一顶表面及该第一介电层的一顶表面延伸。
3.如权利要求2所述的半导体装置，其特征在于，其中该阻障层具有在远离该半导体基板的一方向上变窄的多个渐缩侧壁，且其中所述多个渐缩侧壁的一厚度大于沿着该第一层间介电质的顶表面及该第一介电层的该顶表面延伸的该阻障层的一顶部部分的一厚度。
4.如权利要求1所述的半导体装置，其特征在于，进一步包含：
该第一介电层上方的一第一层间介电质；及
沿着该第一层间介电质的一顶表面及该第一介电层的一顶表面延伸的一保护层，其中该阻障层沿着该保护层的一顶表面及一侧表面延伸。
5.如权利要求1所述的半导体装置，其特征在于，进一步包含相邻于该阻障层的该金属层上方的一第一层间介电质，其中该第一层间介电质的一顶表面与该阻障层的一顶表面平齐。
6.如权利要求1所述的半导体装置，其特征在于，其中该栅极间隔物的一顶表面是在该栅极结构的一顶表面上方，其中该金属层自该栅极间隔物的该顶表面下方延伸至该栅极间隔物的该顶表面上方。
7.一种半导体装置，其特征在于，包含：
自一半导体基板延伸的一鳍片；
该鳍片上方的一栅极结构；
相邻于该栅极结构的一栅极间隔物；
该栅极结构上方的一导电层，其中该导电层的多个侧壁与该栅极结构的多个侧壁对准；及
该栅极间隔物及该导电层上方的一第一层间介电质，该第一层间介电质接触该导电层的一侧表面及一顶表面。
8.如权利要求7所述的半导体装置，其特征在于，进一步包含一触点蚀刻终止层，其沿着该栅极间隔物的一侧表面及该第一层间介电质的一侧表面延伸。
9.如权利要求8所述的半导体装置，其特征在于，进一步包含相邻于该触点蚀刻终止层的一第二层间介电质，其中该第二层间介电质的一顶表面与该触点蚀刻终止层的一顶表面及该第一层间介电质的一顶表面平齐。
10.一种半导体装置，其特征在于，包含：
一基板；
一鳍片结构，位于该基板上方；
一栅极结构，位于该鳍片结构上方；
一栅极间隔物，相邻于该栅极结构；
一阻障层，接触该栅极间隔物的一顶表面；及
一导电层，位于该栅极结构的一顶表面上方，其中该导电层由该阻障层与该栅极间隔物分离。
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