KR20230158405A - 언더 에피택시 격리 구조체 - Google Patents

언더 에피택시 격리 구조체 Download PDF

Info

Publication number
KR20230158405A
KR20230158405A KR1020230057135A KR20230057135A KR20230158405A KR 20230158405 A KR20230158405 A KR 20230158405A KR 1020230057135 A KR1020230057135 A KR 1020230057135A KR 20230057135 A KR20230057135 A KR 20230057135A KR 20230158405 A KR20230158405 A KR 20230158405A
Authority
KR
South Korea
Prior art keywords
nanostructure
isolation structure
layer
insulating film
recess
Prior art date
Application number
KR1020230057135A
Other languages
English (en)
Inventor
치-훙 순
웬-카이 린
체-하오 창
젠-쳉 우
치 온 추이
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20230158405A publication Critical patent/KR20230158405A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

실시예는 나노-FET 트랜지스터 디바이스의 에피택셜 영역(예를 들어, 에피택셜 소스/드레인 영역) 아래의 2층 트렌치 격리 구조체, 및 이를 형성하는 방법을 제공한다. 제1 층은 낮은 k값을 갖는 격리 구조체를 제공한다. 제2 층은 제1 층 격리 구조체보다 더 높은 k값, 더 높은 밀도의 재료 및 더 큰 에칭 저항을 갖는 격리 구조체를 제공한다.

Description

언더 에피택시 격리 구조체{UNDER EPITAXY ISOLATION STRUCTURE}
우선권 주장 및 상호 참조
본 출원은 2022년 5월 11일자 출원되었고 여기에 참조로 포함된 미국 가출원 제63/364,499호의 이익을 주장한다.
배경
반도체 디바이스는 개인용 컴퓨터, 휴대폰, 디지털 카메라 및 다른 전자 장비와 같은 다양한 전자 응용 분야에 사용된다. 반도체 디바이스는 통상적으로 반도체 기판 위에 절연층 또는 유전체 층, 도전층 및 반도체 재료층을 순차적으로 성막하고, 그 위에 회로 부품 및 소자를 형성하도록 리소그래피를 이용하여 다양한 재료층을 패터닝하는 것에 의해 제조된다.
반도체 산업은 최소 피처 크기를 지속적으로 줄임으로써 다양한 전자 부품(예, 트랜지스터, 다이오드, 저항, 커패시터 등)의 집적 밀도를 지속적으로 향상시켜 더 많은 부품을 주어진 영역에 통합할 수 있도록 한다. 그러나, 최소 피처 크기가 감소됨에 따라 해결해야 할 추가의 문제가 발생한다.
본 개시 내용의 여러 양태들은 첨부 도면을 함께 파악시 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 관행에 따라 다양한 피처들은 비율대로 작성된 것은 아님을 알아야 한다. 실제, 다양한 피처의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1은 일부 실시예에 따른 나노구조 전계효과 트랜지스터(nano-FET)의 예를 입체도로 예시한다.
도 2, 3, 4, 5, 6a, 6b, 7a, 7b, 8a, 8b, 9a, 9b, 10a, 10b, 11a, 11b, 11c, 12a, 12b, 13a, 13b, 14a, 14b, 15a, 15b, 15c, 15d, 16a, 16b, 16c, 16d, 17a, 17b, 17c, 18a, 18b, 19a, 19b, 20a, 20b, 21a, 21b, 22a, 22b, 22c, 23a, 22b 및 23c는 일부 실시예에 따른 나노-FET의 제조에서의 중간 단계의 단면도이다.
도 24a, 24b 및 24c는 일부 실시예에 따른 나노-FET의 단면도이다.
다음의 개시 내용은 본 발명의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다. 본 개시 내용을 단순화하기 위해 구성 요소 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 추가로, 본 개시 내용은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 및 명료를 위한 것으로 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 디바이스의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다.
나노-FET를 포함하는 다이의 특정 맥락에서 실시예들을 아래에서 설명한다. 그러나, 나노-FET 대신에 또는 나노-FET와 조합하여 다른 유형의 트랜지스터(예를 들어, 핀형 전계효과 트랜지스터(FinFET))를 포함하는 다이에 다양한 실시예를 적용할 수 있다.
나노-FET 트랜지스터는 수직으로 적층되고 양측의 소스/드레인 영역 사이에 개재된 다중 게이트-올-어라운드 채널 영역을 포함한다. 소스/드레인 영역은 핀의 일부를 제거하여 리세스를 형성하고 리세스 내에 에피택셜 재료를 성장시킴으로써 반도체 핀 내에 형성된다. 그러나, 소스/드레인이 형성된 후 리세스의 바닥에서 전류 누설이 발생할 수 있다. 예를 들어, 소스/드레인 영역은 반도체 핀의 반도체 재료와 접촉할 수 있고, 그 접촉점을 통해 전류가 누설될 수 있다. 또한, 반도체 재료를 통해 소스/드레인 영역과 인접한 소스/드레인 영역 사이의 커패시턴스를 관찰할 수 있다. 실시예는 소스/드레인 영역을 형성하기 전에 리세스의 바닥에 로우-k 절연 재료를 형성함으로써 전류 누설 및 커패시턴스 문제를 줄이거나 제거하려 한다. 또한, 로우-k 절연 재료를 보호하기 위해 로우-k 절연 재료 위에 상부 격리층이 제공된다. 로우-k 절연 재료와 상부 격리층은 함께 트렌치 격리 구조체를 형성한다.
도 1은 일부 실시예에 따른 나노-FET(예를 들어, 나노와이어 FET, 나노시트 FET(Nano-FET) 등)의 예를 입체도로 예시한다. 나노-FET는 기판(50)(예를 들어, 반도체 기판) 상의 핀(66) 위에 나노구조체(55)(예를 들어, 나노시트, 나노와이어 등)를 포함하고, 나노구조체(55)는 나노-FET를 위한 채널 영역으로서 작용한다. 나노구조체(55)는 p-형 나노구조체, n-형 나노구조체, 또는 이들의 조합을 포함할 수 있다. 격리 영역(68)이 인접한 핀(66) 사이에 배치되며, 해당 핀은 인접한 격리 영역(68) 사이에서 위로 돌출될 수 있다. 격리 영역(68)은 기판(50)으로부터 분리된 것으로 설명/예시되고 있지만, "기판"이란 용어는 반도체 기판 단독 또는 반도체 기판과 격리 영역의 조합을 지칭할 수 있다. 추가로, 핀(66)의 바닥 부분은 기판(50)과 단일인 연속 재료인 것으로 도시되어 있지만, 핀(66) 및/또는 기판(50)의 바닥 부분은 단일 재료 또는 복수의 재료를 포함할 수 있다. 이와 관련하여, 핀(66)은 인접하는 격리 영역(68) 사이에서 연장되는 부분을 지칭한다.
게이트 유전체 층(110)이 핀(66)의 상부 표면 위에, 그리고 나노구조체(55)의 상부 표면, 측벽 및 하부 표면을 따라 제공된다. 게이트 전극(112)이 게이트 유전체 층(110) 위에 배치된다. 에피택셜 소스/드레인 영역(102)이 게이트 유전체 층(110)과 게이트 전극(112)의 양측에서 핀(66) 상에 배치된다. 소스/드레인 영역(들)(102)은 상황에 따라 개별적으로 또는 집합적으로 소스 또는 드레인을 지칭할 수 있다.
도 1은 이후의 도면에 사용되는 기준 단면을 추가로 예시한다. A-A' 단면은 게이트 전극(112)의 종축을 따르고, 예를 들어, 나노-FET의 에피택셜 소스/드레인 영역(102) 사이의 전류 흐름 방향에 수직인 방향을 따른다. B-B' 단면은 A-A' 단면에 수직이고, 나노-FET의 핀(66)의 종축에 평행하고, 예를 들어, 나노 FET의 에피택셜 소스/드레인 영역(102) 사이의 전류 흐름 방향을 따른다. C-C' 단면은 A-A' 단면에 평행하고, 나노-FET의 에피택셜 소스/드레인 영역을 통해 연장된다. 후속 도면들은 명확성을 위해 이러한 기준 단면을 참조한다.
본 명세서에 논의된 일부 실시예는 게이트-라스트 공정을 이용하여 형성된 나노-FET의 측면에서 논의된다. 다른 실시예에서, 게이트-퍼스트 공정이 적용될 수 있다. 또한, 일부 실시예는 평면 FET와 같은 평면 디바이스에 또는 핀형 전계효과 트랜지스터(FinFET)에 사용되는 측면을 고려한다.
도 2-24c는 일부 실시예에 따른 나노-FET 제조에서의 중간 단계의 단면도이다. 도 2-5, 6a, 17a, 18a, 19a, 20a, 21a, 22a, 23a, 24a는 도 1에 예시된 A-A' 기준 단면을 예시한다. 도 6b, 7b, 8b, 9b, 10b, 11b, 11c, 12b, 13b, 14b, 15b, 15c, 15d, 16b, 16d, 17b, 18b, 19b, 20b, 21b, 22b, 23b, 및 24b는 도 1에 예시된 B-B' 기준 단면을 예시한다. 도 7a, 8a, 9a, 10a, 11a, 12a, 13a, 14a, 15a, 16a, 16c, 17c, 22c, 23c 및 24c는 도 1에 예시된 C-C' 기준 단면을 예시한다.
도 2에서, 기판(50)이 제공된다. 기판(50)은 벌크 반도체, 반도체-온-절연체(semiconductor-on-insulator; SOI) 기판 등과 같은 반도체 기판일 수 있으며, 이는 (예를 들어, p-형 또는 n-형 도펀트로) 도핑되거나 도핑되지 않을 수 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체 층 위에 형성된 반도체 재료의 층이다. 절연체 층은 예를 들어, 매립된 산화물(BOX) 층, 실리콘 산화물층 등일 수 있다. 절연체 층은 기판, 전형적으로 실리콘 또는 유리 기판 상에 제공된다. 다층 또는 구배 기판과 같은 다른 기판도 사용될 수 있다. 일부 실시예에서, 기판(50)의 반도체 재료는 실리콘; 게르마늄; 실리콘 카바이드, 갈륨 비소화물, 갈륨 인화물, 인듐 인화물, 인듐 비소화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; 실리콘-게르마늄, 갈륨 비소 인화물, 알루미늄 인듐 비소화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물 및/또는 갈륨 인듐 비소화물 인화물을 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
기판(50)은 n-형 영역(50N)과 p-형 영역(50P)을 갖는다. n-형 영역(50N)은 NMOS 트랜지스터, 예를 들어 n-형 나노-FET와 같은 n-형 디바이스를 형성하기 위한 영역일 수 있고, p-형 영역(50P)은 PMOS 트랜지스터, 예를 들어 p-형 나노-FET와 같은 p-형 디바이스를 형성하기 위한 영역일 수 있다. n-형 영역(50N)은 (디바이더(20)에 의해 예시된 바와 같이) p-형 영역(50P)으로부터 물리적으로 분리될 수 있고, 임의의 수의 소자 특징부(예를 들어, 다른 능동 소자, 도핑 영역, 격리 구조체 등)가 n-형 영역(50N)과 p-형 영역(50P) 사이에 배치될 수 있다. 하나의 n-형 영역(50N)과 하나의 p-형 영역(50P)이 도시되어 있지만, n-형 영역(50N) 및 p-형 영역(50P)은 임의의 갯수로 제공될 수 있다.
추가로 도 2에서, 다층 스택(64)이 기판(50) 위에 형성된다. 다층 스택(64)은 제1 반도체 층(51A-C)(집합적으로 제1 반도체 층(51)으로 지칭됨) 및 제2 반도체 층(53A-C)(집합적으로 제2 반도체 층(53)으로 지칭됨)의 교번층을 포함한다. 예시를 위해 그리고 아래에서 더 상세히 논의되는 바와 같이, 제2 반도체 층(53)이 제거되고 제1 반도체 층(51)이 패터닝되어 p-형 영역(50P)에 나노-FET의 채널 영역을 형성할 것이다. 또한, 제1 반도체 층(51)이 제거되고 제2 반도체 층(53)이 패터닝되어 n-형 영역(50N)에 나노-FET의 채널 영역을 형성할 것이다. 그럼에도 불구하고, 일부 실시예에서, 제1 반도체 층(51)이 제거될 수 있고 제2 반도체 층(53)이 패터닝되어 n-형 영역(50N)에 나노-FET의 채널 영역을 형성할 수 있고, 제2 반도체 층(53)이 제거될 수 있고 제1 반도체 층(51)이 패터닝되어 p-형 영역(50P)에 나노-FET의 채널 영역을 형성할 수 있다.
또 다른 실시예에서, 제1 반도체 층(51)이 제거되고 제2 반도체층(53)이 패터닝되어 n-형 영역(50N) 및 p-형 영역(50P) 모두에서 나노-FET의 채널 영역을 형성할 수 있다. 다른 실시예에서, 제2 반도체 층(53)이 제거되고 제1 반도체 층(51)이 패터닝되어 n-형 영역(50N) 및 p-형 영역(50P) 모두에서 나노-FET의 채널 영역을 형성할 수 있다. 이러한 실시예에서, n-형 영역(50N)과 p-형 영역(50P) 모두의 채널 영역은 동일한 재료 조성(예를 들어, 실리콘, 또는 다른 반도체 재료)을 가질 수 있고, 동시에 형성될 수 있다. 도 24a, 24b 및 24c는 예를 들어, p-형 영역(50P) 및 n-형 영역(50N) 모두의 채널 영역이 실리콘을 포함하는 이러한 실시예로부터 얻어지는 구조체를 예시한다.
다층 스택(64)은 예시의 목적으로 제1 반도체 층(51) 및 제2 반도체 층(53) 각각의 3개의 층을 포함하는 것으로 예시되어 있다. 일부 실시예에서, 다층 스택(64)은 임의의 수의 제1 반도체 층(51) 및 제2 반도체 층(53)을 포함할 수 있다. 다층 스택(64)의 각각의 층은 화학적 기상 성막(CVD), 원자층 성막(ALD), 기상 에피택시(VPE), 분자빔 에피택시(MBE) 등과 같은 프로세스를 이용하여 에피택셜 성장될 수 있다. 다양한 실시예에서, 제1 반도체 층(51)은 실리콘 게르마늄 등과 같은 p-형 나노-FET에 적절한 제1 반도체 재료로 형성될 수 있고, 제2 반도체 층(53)은 실리콘, 실리콘 탄소 등과 같은 n-형 나노-FET에 적절한 제2 반도체 재료로 형성될 수 있다. 다층 스택(64)은 예시의 목적으로 p-형 나노-FET에 적절한 최하부 반도체 층을 갖는 것으로 예시되어 있다. 일부 실시예에서, 다층 스택(64)은 최하부 층이 n-형 나노-FET에 적절한 반도체 층이 되도록 형성될 수 있다.
상기 제1 반도체 재료 및 상기 제2 반도체 재료는 서로에 대해 높은 에칭 선택비를 갖는 재료일 수 있다. 이와 같이, 제1 반도체 재료의 제1 반도체 층(51)은 n-형 영역(50N)에서 제2 반도체 재료의 제2 반도체 층(53)을 크게 제거하지 않고 제거될 수 있어서, 제2 반도체 층(53)이 패터닝되어 n-형 나노-FET의 채널 영역을 형성할 수 있다. 유사하게, 제2 반도체 재료의 제2 반도체 층(53)은 p-형 영역(50P)에서 제1 반도체 재료의 제1 반도체 층(51)을 크게 제거하지 않고 제거될 수 있어서, 제1 반도체 층(51)이 패터닝되어 p-형 나노-FET의 채널 영역을 형성할 수 있다.
이제 도 3을 참조하면, 일부 실시예에 따르면, 핀(66)이 기판(50)에 형성되고, 나노구조체(55)가 다층 스택(64)에 형성된다. 일부 실시예에서, 나노구조체(55) 및 핀(66)은 다층 스택(64) 및 기판(50)에 트렌치를 에칭함으로써 다층 스택(64) 및 기판(50)에 각각 형성될 수 있다. 에칭은 반응성 이온 에칭(RIE), 중성빔 에칭(NBE) 등등 또는 이들의 조합과 같은 임의의 허용 가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다. 다층 스택(64)을 에칭하여 나노구조체(55)를 형성하는 것은 제1 반도체 층(51)으로부터 제1 나노구조체(52A-52C)(집합적으로 제1 나노구조체(52)라고 함)를 추가로 정의하고, 제2 반도체 층(53)으로부터 제2 나노구조체(54A-54C)(집합적으로 제2 나노구조체(54)라고 함)를 정의할 수 있다. 제1 나노구조체(52) 및 제2 나노구조체(54)는 추가로 집합적으로 나노구조체(55)로 지칭될 수 있다.
핀(66) 및 나노구조체(55)는 임의의 적절한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀(66) 및 나노구조체(55)는 이중 패터닝 또는 다중 패터닝 공정을 포함하는 하나 이상의 포토리소그래피 공정을 이용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 공정은 포토리소그래피와 자체 정렬 공정을 결합하여, 예를 들어, 단일 직접 포토리소그래피 공정을 이용하여 얻을 수 있는 것보다 더 작은 피치를 갖는 패턴이 생성될 수 있게 한다. 예를 들어, 일 실시예에서, 희생층이 기판 위에 형성되고 포토리소그래피 공정을 이용하여 패터닝된다. 스페이서가 자체 정렬 공정을 이용하여 패터닝된 희생층에 나란히 형성된다. 그런 다음 희생층이 제거된 다음, 나머지 스페이서가 핀(66)을 패터닝하는 데 사용될 수 있다.
도 3은 예시를 위해 실질적으로 동일한 폭을 갖는 것으로 예시된 n-형 영역(50N) 및 p-형 영역(50P)의 핀(66)을 도시한다. 일부 실시예에서, n-형 영역(50N)의 핀(66)의 폭은 p-형 영역(50P)의 핀(66)의 폭보다 크거나 작을 수 있다. 또한, 핀(66) 및 나노구조체(55) 각각은 전체에 걸쳐 일정한 폭을 갖는 것으로 예시되어 있지만, 다른 실시예에서, 핀(66) 및/또는 나노구조체(55)는 핀(66) 및/또는 나노구조체(55) 각각의 폭이 기판(50)을 향하는 방향으로 연속적으로 증가하도록 테이퍼형 측벽을 가질 수 있다. 이러한 실시예에서, 나노구조체(55) 각각은 상이한 폭을 가질 수 있고 형상이 사다리꼴일 수 있다.
도 4에서, 얕은 트렌치 격리(STI) 영역(68)이 핀(66)에 인접하게 형성된다. STI 영역(68)은 기판(50), 핀(66), 및 나노구조체(55) 위에, 그리고 인접한 핀(66) 사이에 절연 재료를 성막함으로써 형성될 수 있다. 절연 재료는 산화물(예를 들어, 실리콘 산화물), 질화물 등등 또는 이들의 조합일 수 있고, 고밀도 플라즈마 CVD(HDP-CVD), 유동성 CVD(FCVD) 등등 또는 이들의 조합에 의해 형성될 수 있다. 임의의 허용 가능한 공정에 의해 형성된 다른 절연 재료도 사용될 수 있다. 예시된 실시예에서, 절연 재료는 FCVD 공정에 의해 형성된 실리콘 산화물이다. 절연 재료가 형성되면 어닐링 공정이 수행될 수 있다. 일 실시예에서, 절연 재료는 과잉의 절연 재료가 나노구조체(55)를 피복하도록 형성된다. 절연 재료는 단일층으로 예시되어 있지만, 일부 실시예는 다중 층을 사용할 수 있다. 예를 들어, 일부 실시예에서, 라이너(별도로 도시되지 않음)가 기판(50), 핀(66), 및 나노구조체(55)의 표면을 따라 먼저 형성될 수 있다. 그런 다음, 전술한 바와 같은 충전 재료가 라이너 위에 형성될 수 있다.
그 다음, 나노구조체(55) 위의 과잉의 절연 재료를 제거하기 위해 제거 공정이 절연 재료에 적용된다. 일부 실시예에서, 화학적 기계적 연마(CMP), 에치백 공정, 이들의 조합 등과 같은 평탄화 공정이 적용될 수 있다. 평탄화 공정은 평탄화 공정이 완료된 후 나노구조체(55)의 상부 표면과 절연 재료가 수평이 되도록 나노구조체(55)를 노출시킨다.
그런 다음, 절연 재료가 리세싱되어 STI 영역(68)이 형성된다. 절연 재료는 n-형 영역(50N)과 p-형 영역(50P)에서 핀(66)의 상부 부분이 인접하는 STI 영역(68) 사이로부터 돌출되도록 리세싱된다. 또한, STI 영역(68)의 상부 표면은 예시된 바와 같은 평탄한 표면, 볼록한 표면, 오목한 표면(예를 들어, 디싱), 또는 이들의 조합을 가질 수 있다. STI 영역(68)의 상부 표면은 적절한 에칭에 의해 평탄형, 볼록형, 및/또는 오목형으로 형성될 수 있다. STI 영역(68)은 절연 재료의 재료에 선택적인(예를 들어, 핀(66) 및 나노구조체(55)의 재료보다 더 빠른 속도로 절연 재료를 에칭하는) 것과 같은 허용 가능한 에칭 공정을 이용하여 리세싱될 수 있다. 예를 들어, 예컨대 희석된 불화수소(dHF) 산을 사용한 산화물 제거를 사용할 수 있다.
도 2-4와 관련하여 전술한 공정은 핀(66) 및 나노구조체(55)가 형성될 수 있는 방법의 한 예일 뿐이다. 일부 실시예에서, 핀(66) 및/또는 나노구조체(55)는 마스크 및 에피택셜 성장 공정을 이용하여 형성될 수 있다. 예를 들어, 유전체 층이 기판(50)의 기판(50)의 상부 표면 위에 형성될 수 있고, 트렌치가 유전체 층을 통해 에칭되어 하부의 기판(50)이 노출될 수 있다. 에피택셜 구조체는 에피택셜 구조체가 핀(66) 및/또는 나노구조체(55)를 형성하도록 유전체 층으로부터 돌출되도록 리세싱된다. 에피택셜 구조체는 제1 반도체 재료 및 제2 반도체 재료와 같은 전술한 교번하는 반도체 재료를 포함할 수 있다. 에피택셜 구조체가 에피택셜 성장되는 일부 실시예에서, 에피택셜 성장 재료는 성장 중에 인 시튜 도핑될 수 있으며, 이것은 인 시튜 및 주입 도핑이 함께 사용될 수 있지만, 이전 및/또는 후속의 주입을 제거할 수 있다.
추가로, 제1 반도체 층(51)(및 생성된 나노구조체(52)) 및 제2 반도체층(53)(및 생성된 나노구조체(54))는 단지 예시의 목적으로 p-형 영역(50P) 및 n-형 영역(50N)에서 동일한 재료를 포함하는 것으로서 여기에서 예시되고 논의된다. 그러나, 일부 실시예에서, 제1 반도체 층(51) 및 제2 반도체 층(53) 중 하나 또는 둘 모두는 p-형 영역(50P) 및 n-형 영역(50N)에서 상이한 재료이거나 상이한 순서로 형성될 수 있다.
추가로 도 4에서, 핀(66), 나노구조체(55), 및/또는 STI 영역(68)에 적절한 우물(별도로 도시되지 않음)이 형성될 수 있다. 상이한 우물 유형의 실시예에서, n-형 영역(50N) 및 p-형 영역(50P)에 대해 상이한 주입 단계가 포토레지스트 또는 다른 마스크(별도로 도시되지 않음)를 사용하여 달성될 수 있다. 예를 들어, 포토레지스트가 n-형 영역(50N) 및 p-형 영역(50P)에서 핀(66) 및 STI 영역(68) 위에 형성될 수 있다. 포토레지스트는 p-형 영역(50P)을 노출시키도록 패터닝된다. 포토레지스트는 스핀-온 기술을 이용하여 형성할 수 있으며 허용 가능한 포토리소그래피 기술을 이용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면, p-형 영역(50P)에 n-형 불순물 주입이 수행되고, 포토레지스트는 n-형 불순물이 n-형 영역(50N)으로 주입되는 것을 실질적으로 방지하는 마스크 역할을 할 수 있다. n-형 불순물은 약 1013 원자수/cm3 내지 약 1014 원자수/cm3 범위의 농도로 영역에 주입된 인, 비소, 안티몬 등일 수 있다. 주입 후, 수용 가능한 애싱(ashing) 공정과 같은 방법에 의해 포토레지스트가 제거된다.
p-형 영역(50P)의 주입 이후 또는 이전에, 포토레지스트 또는 다른 마스크(별도로 도시되지 않음)가 p-형 영역(50P) 및 n-형 영역(50N)의 핀(66), 나노구조체(55), 및 STI 영역(68) 위에 형성된다. 포토레지스트는 n-형 영역(50N)을 노출시키도록 패터닝된다. 포토레지스트는 스핀-온 기술을 이용하여 형성될 수 있으며, 허용 가능한 포토리소그래피 기술을 이용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면, n-형 영역(50N)에 p-형 불순물 주입이 수행될 수 있고, 포토레지스트는 p-형 불순물이 p-형 영역(50P)으로 주입되는 것을 실질적으로 방지하는 마스크 역할을 할 수 있다. p-형 불순물은 약 1013 원자수/cm3 내지 약 1014 원자수/cm3 범위의 농도로 영역에 주입된 붕소, 불화붕소, 인듐 등일 수 있다. 주입 후, 수용 가능한 애싱 공정과 같은 방법에 의해 포토레지스트가 제거될 수 있다.
n-형 영역(50N) 및 p-형 영역(50P)의 주입 후, 주입 손상을 복구하고 주입된 p-형 및/또는 n-형 불순물을 활성화하기 위해 어닐링이 수행될 수 있다. 일부 실시예에서, 에피택셜 핀의 성장된 재료는 성장 중에 인 시튜 도핑될 수 있으며, 이는 인 시튜 및 주입 도핑이 함께 사용될 수 있지만, 주입을 제거할 수 있다.
도 5에서, 더미 유전체 층(70)이 핀(66) 및/또는 나노구조체(55) 상에 형성된다. 더미 유전체 층(70)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합 등일 수 있으며, 허용 가능한 기술에 따라 성막되거나 열 성장될 수 있다. 더미 게이트 층(72)이 더미 유전체 층(70) 위에 형성되고, 마스크 층(74)이 더미 게이트 층(72) 위에 형성된다. 더미 게이트 층(72)은 더미 유전체 층(70) 위에 성막된 다음, CMP 등에 의해 평탄화될 수 있다. 마스크 층(74)은 더미 게이트 층(72) 위에 성막될 수 있다. 더미 게이트 층(72)은 전도성 또는 비전도성 재료일 수 있으며, 비정질 실리콘, 다결정 실리콘(폴리실리콘), 다결정 실리콘-게르마늄(폴리-SiGe), 금속 질화물, 금속 실리사이드, 금속 산화물 및 금속을 포함하는 그룹으로부터 선택될 수 있다. 더미 게이트 층(72)은 물리적 기상 성막(PVD), CVD, 스퍼터 성막, 또는 선택된 재료를 성막하기 위한 다른 기술에 의해 성막될 수 있다. 더미 게이트 층(72)은 격리 영역의 에칭으로부터 높은 에칭 선택비를 갖는 다른 재료로 형성될 수 있다. 마스크 층(74)은 예를 들어, 실리콘 질화물, 실리콘 산질화물, 등을 포함할 수 있다. 이 예에서, 단일 더미 게이트 층(72) 및 단일 마스크 층(74)이 n-형 영역(50N) 및 p-형 영역(50P)에 걸쳐 형성된다. 더미 유전체 층(70)은 단지 예시의 목적으로 핀(66) 및 나노구조체(55)만을 피복하는 것으로 도시되어 있음을 알아야 한다. 일부 실시예에서, 더미 유전체 층(70)은 더미 유전체 층(70)이 STI 영역(68)을 피복하도록 성막될 수 있다. 이로써, 더미 유전체 층(70)은 더미 게이트 층(72)과 STI 영역(68) 사이에서 연장된다.
도 6a-23c는 실시예의 디바이스의 제조에서의 다양한 추가 단계를 예시한다. 도 6a, 7a, 8a, 9a, 10a, 11a, 12a, 13a, 14a, 15a, 16a, 16c, 17a, 17c, 18a, 19a, 22c, 및 23c는 영역(50N) 또는 영역(50P)의 피처를 예시한다. 도 6a 및 도 6b에서, 마스크 층(74)(도 5 참조)은 마스크(78)를 형성하기 위해 허용 가능한 포토리소그래피 및 에칭 기술을 이용하여 패터닝될 수 있다. 그런 다음, 마스크(78)의 패턴은 더미 게이트 층(72) 및 더미 유전체 층(70)으로 전사되어 더미 게이트(76) 및 더미 게이트 유전체(71)를 각각 형성할 수 있다. 더미 게이트(76)는 핀(66)의 각각의 채널 영역을 피복하는다. 마스크(78)의 패턴은 인접한 더미 게이트(76)로부터 더미 게이트(76) 각각을 물리적으로 분리하는 데 사용될 수 있다. 더미 게이트(76)는 또한 각각의 핀(66)의 길이 방향에 실질적으로 수직인 길이 방향을 가질 수 있다.
도 7a 및 도 7b에서, 제1 스페이서 층(80) 및 제2 스페이서 층(82)이 도 6a 및 6b에 도시된 구조체 위에 각각 형성된다. 제1 스페이서 층(80) 및 제2 스페이서 층(82)은 자체 정렬된 소스/드레인 영역을 형성하기 위한 스페이서로서 작용하도록 후속으로 패터닝된다. 도 7a 및 도 7b에서, 제1 스페이서 층(80)은 STI 영역(68)의 상부 표면; 핀(66), 나노구조체(55) 및 마스크(78)의 상부 표면 및 측벽; 및 더미 게이트(76)와 더미 게이트 유전체(71)의 측벽 상에 형성된다. 제2 스페이서 층(82)은 제1 스페이서 층(80) 위에 성막된다. 제1 스페이서 층(80)은 열 산화와 같은 기술을 사용하거나 CVD, ALD 등에 의해 성막되는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등으로 형성될 수 있다. 제2 스페이서 층(82)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 이들의 조합 등과 같이 제1 스페이서 층(80)의 재료와 상이한 에칭 속도를 갖는 재료로 형성될 수 있고, CVD, ALD 등에 의해 성막될 수 있다.
제1 스페이서 층(80)이 형성된 후와 제2 스페이서 층(82)이 형성되기 전에, 저농도로 도핑된 소스/드레인(LDD) 영역(별도로 미도시)에 대한 주입이 수행될 수 있다. 상이한 소자 유형의 실시예에서, 도 4에서 전술한 주입과 유사하게, 포토레지스트와 같은 마스크가 p-형 영역(50P)을 노출시키면서 n-형 영역(50N) 위에 형성될 수 있고, 적절한 유형(예를 들어, p-형)의 불순물이 p-형 영역(50P)의 노출된 핀(66) 및 나노구조체(55)에 주입될 수 있다. 그런 다음, 마스크가 제거될 수 있다. 이어서, 포토레지스트와 같은 마스크가 n-형 영역(50N)을 노출시키면서 p-형 영역(50P) 위에 형성될 수 있고, 적절한 유형(예를 들어, n-형)의 불순물이 n-형 영역(50N)의 노출된 핀(66) 및 나노구조체(55)에 주입될 수 있다. 그런 다음, 마스크가 제거될 수 있다. n-형 불순물은 전술한 n-형 불순물 중 임의의 것일 수 있고, p-형 불순물은 전술한 p-형 불순물 중 임의의 것일 수 있다. 저농도 도핑된 소스/드레인 영역은 약 1×1015 원자수/cm3 내지 약 1×1019 원자수/cm3 범위의 불순물 농도를 가질 수 있다. 주입 손상을 복구하고 주입된 불순물을 활성화하기 위해 어닐링이 적용될 수 있다.
도 8a 및 도 8b에서, 제1 스페이서 층(80) 및 제2 스페이서 층(82)은 제1 스페이서(81) 및 제2 스페이서(83)를 형성하도록 에칭된다. 아래에 더 상세히 논의되는 바와 같이, 스페이서(81) 및 제2 스페이서(83)는 후속 처리 중에 핀(66) 및/또는 나노구조체(55)의 측벽을 보호할 뿐만 아니라 후속으로 형성된 소스 드레인 영역을 자체 정렬하도록 작용한다. 제1 스페이서 층(80) 및 제2 스페이서 층(82)은 등방성 에칭 공정(예를 들어, 습식 에칭 공정), 이방성 에칭 공정(예를 들어, 건식 에칭 공정) 등과 같은 적절한 에칭 공정을 이용하여 에칭될 수 있다. 일부 실시예에서, 제2 스페이서 층(82)의 재료는 제1 스페이서 층(80)의 재료와 상이한 에칭 속도를 가지며, 이에 따라 제1 스페이서 층(80)은 제2 스페이서 층(82)의 패터닝시 에칭 정지층으로서 작용할 수 있어서 제2 스페이서 층(82)은 제1 스페이서 층(80)의 패터닝시 마스크로서 작용할 수 있다. 예를 들어, 제2 스페이서 층(82)은 제1 스페이서 층(80)이 에칭 정지층으로서 작용하는 이방성 에칭 공정을 이용하여 에칭될 수 있으며, 제2 스페이서 층(82)의 나머지 부분은 도 8a에 도시된 바와 같이 제2 스페이서(83)를 형성한다. 이어서, 제2 스페이서(83)는 제1 스페이서 층(80)의 노출된 부분을 에칭하는 동안 마스크로 작용하여, 도 8a에 도시된 바와 같이 제1 스페이서(81)를 형성한다.
도 8a에 도시된 바와 같이, 제1 스페이서(81) 및 제2 스페이서(83)는 핀(66) 및/또는 나노구조체(55)의 측벽 상에 배치된다. 도 8b에 도시된 바와 같이, 일부 실시예에서, 제2 스페이서 층(82)은 마스크(78), 더미 게이트(76) 및 더미 게이트 유전체(71)에 인접한 제1 스페이서 층(80) 위에서 제거되고, 제1 스페이서(81)가 마스크(78), 더미 게이트(76), 및 더미 게이트 유전체(71)의 측벽 상에 배치된다. 다른 실시예에서, 제2 스페이서 층(82)의 일부는 마스크(78), 마스크(78), 더미 게이트(76), 및 더미 게이트 유전체(71)에 인접한 제1 스페이서 층(80) 위에 잔류할 수 있다.
상기 개시 내용은 개괄적으로 스페이서 및 LDD 영역을 형성하는 공정을 설명한다는 것을 알아야 한다. 다른 공정 및 시퀀스가 사용될 수 있다. 예를 들어, 더 적거나 추가의 스페이서가 적용될 수 있고, 상이한 순서의 단계가 적용될 수 있고(예를 들어, 제1 스페이서(81)가 제2 스페이서 층(82)의 성막 전에 패터닝될 수 있음), 추가의 스페이서가 형성 및 제거될 수 있고 및/또는 다른 구성이 적용될 수 있다. 또한, n-형 및 p-형 소자는 상이한 구조체 및 단계를 사용하여 형성될 수 있다.
도 9a 및 도 9b에서, 일부 실시예에 따르면, 제1 리세스(86)가 핀(66), 나노구조체(55) 및 기판(50)에 형성된다. 에피택셜 소스/드레인 영역이 후속으로 제1 리세스(86)에 형성될 것이다. 제1 리세스(86)는 제1 나노구조체(52)와 제2 나노구조체(54)를 통해 기판(50) 내로 연장될 수 있다. 도 9a에 도시된 바와 같이, STI 영역(68)의 상부 표면은 제1 리세스(86)의 하부 표면과 수평일 수 있다. 다양한 실시예에서, 핀(66)은 제1 리세스(86)의 하부 표면이 STI 영역(68)의 상부 표면 아래에 배치되는 등등의 방식으로 에칭될 수 있다. 제1 리세스(86)는 RIE, NBE 등과 같은 이방성 에칭 공정을 이용하여 핀(66), 나노구조체(55) 및 기판(50)을 에칭함으로써 형성될 수 있다. 제1 스페이서(81), 제2 스페이서(83), 및 마스크(78)는 제1 리세스(86)를 형성하는 데 사용되는 에칭 공정 중에 핀(66), 나노구조체(55) 및 기판(50)의 부분을 마스킹한다. 단일 에칭 공정 또는 다중 에칭 공정이 나노구조체(55) 및/또는 핀(66)의 각 층을 에칭하는 데 사용될 수 있다. 제1 리세스(86)가 원하는 깊이에 도달한 후 제1 리세스(86P)의 에칭을 정지하기 위해 시간 설정된 에칭 공정이 적용될 수 있다.
도 10a 및 도 10b에서, 제1 리세스(86)에 의해 노출된 제1 반도체 재료(예를 들어, 제1 나노구조체(52))로 형성된 다층 스택(64)의 층의 측벽 부분이 에칭되어 n-형 영역(50N)에 측벽 리세스(88)를 형성하고, 제1 리세스(86)에 의해 노출된 제2 반도체 재료(예를 들어, 제2 나노구조체(54))로 형성된 다층 스택(56)의 층의 측벽 부분이 에칭되어 p-형 영역(50P)에 측벽 리세스(88)를 형성한다. 측벽 리세스(88)의 제1 나노구조체(52) 및 제2 나노구조체(54)의 측벽은 도 10b에서 직선형인 것으로 예시되어 있지만, 측벽은 오목형 또는 볼록형일 수 있다. 측벽은 습식 에칭 등과 같은 등방성 에칭 공정을 이용하여 에칭될 수 있다. p-형 영역(50P)은 제1 반도체 재료에 선택적인 에칭액을 사용하여 제1 나노구조체(52)를 에칭함으로써 제2 나노구조체(54) 및 기판(50)이 n-형 영역(50N)의 제1 나노구조체(52)에 비해 상대적으로 에칭되지 않은 상태로 유지되는 동안 마스크(미도시)를 사용하여 보호될 수 있다. 유사하게, n-형 영역(50P)은 제2 반도체 재료에 선택적인 에칭액을 사용하여 제2 나노구조체(54)를 에칭함으로써 제1 나노구조체(52) 및 기판(50)이 p-형 영역(50N)의 제2 나노구조체(54)에 비해 상대적으로 에칭되지 않은 상태로 유지되는 동안 마스크(미도시)를 사용하여 보호될 수 있다. 제1 나노구조체(52)가 예를 들어, SiGe를 포함하고 제2 나노구조체(54)가 예를 들어, Si 또는 SiC를 포함하는 실시예에서, 테트라메틸암모늄 하이드록사이드(TMAH), 암모늄 하이드록사이드(NH4OH) 등을 사용한 건식 에칭 공정을 이용하여 n-형 영역(50N)의 제1 나노구조체(52)의 측벽을 에칭할 수 있고, 불화수소, 다른 불소계 에칭액 등을 사용한 습식 또는 건식 에칭 공정을 이용하여 p-형 영역(50P)의 제2 나노구조체(54)의 측벽을 에칭할 수 있다.
도 11a, 11b 및 11c에서, 제1 내부 스페이서(90)가 측벽 리세스(88)에 형성된다. 제1 내부 스페이서(90)는 도 10a 및 10b에 도시된 구조체 위에 내부 스페이서 층(별도로 도시되지 않음)을 성막하는 것에 의해 형성될 수 있다. 제1 내부 스페이서(90)는 후속으로 형성되는 소스/드레인 영역과 게이트 구조체 사이의 격리 피처로서 작용한다. 아래에서 더 상세히 논의되는 바와 같이, 소스/드레인 영역은 리세스(86)에 형성되는 반면, n-형 영역(50N)의 제1 나노구조체(52) 및 p-형 영역(50P)의 제2 나노구조체(54)는 대응하는 게이트 구조체로 대체될 것이다.
내부 스페이서 층은 CVD, ALD 등과 같은 컨포멀(conformal) 성막 공정에 의해 성막될 수 있다. 내부 스페이서 층은 실리콘 질화물 또는 실리콘 산질화물과 같은 재료를 포함할 수 있지만, k-값이 약 3.5 미만인 저유전율(로우-k) 재료와 같은 임의의 적절한 재료가 사용될 수 있다. 그 다음, 내부 스페이서 층은 이후 이방성 에칭되어 제1 내부 스페이서(90)를 형성할 수 있다. 제1 내부 스페이서(90)의 외부 측벽은 n-형 영역(50N)의 제2 나노구조체(54)의 측벽과 동일한 높이에 있고 p형 영역(50P)의 제1 나노구조체(52)의 측벽과 동일한 높이인 것으로 도시되어 있지만, 제1 내부 스페이서(90)의 외부 측벽은 제2 나노구조체(54) 및/또는 제1 나노구조체(52)의 측벽 너머로 연장되거나 그 측벽으로부터 리세싱될 수 있다.
또한, 도 11b에서는 제1 내부 스페이서(90)의 외부 측벽이 직선인 것으로 도시되어 있지만, 제1 내부 스페이서(90)의 외부 측벽은 오목하거나 볼록할 수 있다. 예로서, 도 11c는 제1 나노구조체(52)의 측벽이 오목하고, 제1 내부 스페이서(90)의 외부 측벽이 오목하고, 제1 내부 스페이서(90)가 n-형 영역(50N)의 제2 나노구조체(54)의 측벽으로부터 리세싱된 실시예를 예시한다. 또한, 제2 나노구조체(54)의 측벽이 오목하고, 제1 내부 스페이서(90)의 외부 측벽이 오목하고, 제1 내부 스페이서(90)가 p-형 영역(50P)의 제1 나노구조체(52)의 측벽으로부터 리세싱된 실시예도 예시된다. 내부 스페이서 층은 RIE, NBE 등과 같은 이방성 에칭 공정에 의해 에칭될 수 있다. 제1 내부 스페이서(90)는 게이트 구조체의 형성에 사용되는 에칭 공정과 같은 후속 에칭 공정에 의해 후속으로 형성된 소스/드레인 영역(예를 들어, 도 16a-16d에 대해 하기에 논의되는 에피택셜 소스/드레인 영역(102))에 대한 손상을 방지하기 위해 사용될 수 있다.
도 12a 및 도 12b에서, 제1 절연 막(92)이 도 11a 및 11b에 도시된 구조체 위에 그리고 리세스(86)의 트렌치 바닥을 따르는 것을 포함하여 리세스(86)에 성막된다. 제1 절연 막(92)은 임의의 적절한 공정을 이용하여 임의의 적절한 재료로 형성될 수 있다. 일부 실시예에서, 제1 절연 막(92)은 약 30℃ 내지 약 100℃(예컨대, 약 40℃ 내지 약 85℃)의 공정 온도 및 약 0.1 torr 내지 50 torr(예를 들어, 약 2 torr 내지 10 torr)의 공정 압력에서 유동성 CVD 공정을 이용하여 성막된다. 제1 절연 막(92)의 재료는 로우-k값(6 미만의 k값)을 갖는 재료들의 임의의 허용 가능한 조합일 수 있다. 제1 절연 막(92)의 로우-k값은 공정 조건을 통해 기공도를 증가시키고 및/또는 제1 절연 막(92)의 다른 재료에 대한 산소의 상대적 함량을 증가시킴으로써 달성될 수 있다. 일부 실시예에서, 제1 절연 막(92)의 재료는 4-5.5의 k값을 갖는 실리콘 산질화물(SiON)(여기서, 원자 농도로, Si는 40%-60%, O는 40%-50%, N은 10%-20%)이다. 다른 실시예에서, 제1 절연 막(92)의 재료는 3-5의 k값을 갖는 실리콘 산탄질화물(SiOCN)(여기서, 원자 농도로, Si는 20%-40%, O는 50%-60%, C는 20%-30%, N은 5%-10%)이다. 제1 절연 막(92)은 게이트 구조체(예를 들어, 게이트 스페이서(83) 또는 게이트 스페이서(81)와 계면을 가짐)를 따라 약 3 nm 내지 약 5 nm의 측벽 두께와 리세스(86) 내에 약 18 nm 내지 약 22 nm의 바닥 두께를 가지도록 성막될 수 있다.
도 13a 및 도 13b에서, 제1 절연 막(92)은 제1 절연 막(92)의 측벽 부분을 제거하고 하부 격리 구조체(93)를 형성하도록 허용가능한 에칭 공정을 이용하여 에칭된다. 제시된 실시예에서, 더미 게이트 구조체의 마스크(78) 위의 부분도 제거되지만, 일부 실시예에서, 마스크(78) 위의 제1 절연 막(92) 부분의 일부는 남을 수 있다(그리고 후속 공정에서 제거될 수 있다). 제거는 약 50℃와 약 200℃ 사이의 공정 온도에서 불소 함유 에칭제와 같은 적절한 에칭제를 사용하는 건식 에칭 공정과 같은 임의의 적절한 에칭 공정에 의해 수행될 수 있다. 리세스(86)의 바닥에 있는 제1 절연 막(92)의 나머지 부분은 하부 격리 구조체(93)를 형성하지만, 이들 부분의 두께는 제1 절연 막(92)으로부터 하부 격리 구조체(93)로 감소될 수 있다. 예를 들어, 하부 격리 구조체(93)는 제1 절연 막(92)의 대응하는 바닥 부분의 두께의 약 25% 내지 35% 또는 약 27% 내지 33%인 두께를 가질 수 있다. 일부 실시예에서, 하부 격리 구조체(93)의 두께는 가장 두꺼운 지점에서 약 12 nm 내지 16 nm 일 수 있다.
도 13a 및 도 13b에 나타낸 바와 같이, 하부 격리 구조체(93)는 (핀(66)에 상응하는) 리세스(86)의 하부 부분의 측벽 위로 연장될 수 있다. 일부 실시예에서, 핀(66)의 노출된 부분은 하부 격리 구조체(93)에 의해 완전히 피복될 수 있는 반면, 다른 실시예에서 핀(66)의 일부는 여전히 하부 격리 구조체(93)로부터 여전히 노출될 수 있다. 이들 각각의 예가 도 15c 및 15d와 관련하여 아래에서 제시되고 논의된다.
도 14a 및 도 14b에서, 제2 절연 막(94)이 도 13a 및 도 13b에 도시된 구조체 위에 그리고 하부 격리 구조체(93)를 따르는 것을 포함하여 리세스(86)에 성막된다. 제2 절연 막(94)은 임의의 적절한 공정을 이용하여 임의의 적절한 재료로 형성될 수 있다. 일부 실시예에서, 제2 절연 막(94)은 약 100℃ 내지 약 150℃(예를 들어, 약 110℃ 내지 약 140℃)의 공정 온도 및 약 0.1 torr 내지 50 torr(예를 들어, 약 2 torr 내지 10 torr)의 공정 압력에서 유동성 CVD 공정을 이용하여 성막된다. 다른 실시예에서, 제2 절연 막(94)은 약 200℃ 내지 약 500℃(예를 들어, 약 300℃ 내지 약 400℃)의 공정 온도 및 약 1 torr 내지 20 torr(예를 들어, 약 3 torr 내지 10 torr)의 공정 압력에서 ALD 공정을 이용하여 성막된다.
제2 절연 막(94)의 재료는 제1 절연 막(92)보다 고온 공정을 이용하여 형성된다. 이와 같이, 제2 절연 막(94)은 제1 절연 막(92)보다 더 조밀하고 제1 절연 막(92)보다 더 높은 에칭 저항 또는 제1 절연 막으로부터 에칭 선택비를 갖도록 형성될 것이다. 예를 들어, 제1 절연 막(92)에 대한 제2 절연 막(94)의 에칭 선택비는 약 5보다 클 수 있고, 예를 들어 약 5 내지 8일 수 있다.
제2 절연 막(94)의 재료는 임의의 허용 가능한 재료들의 조합일 수 있다. 일부 실시예에서, 제2 절연 막(94)의 재료는 4-5.5의 k값을 갖는 실리콘 산질화물(SiON)(여기서, 원자 농도로, Si는 40%-60%, O는 30%-50%, N은 10%-30%)이다. 다른 실시예에서, 제2 절연 막(94)의 재료는 3-5의 k값을 갖는 실리콘 산탄질화물(SiOCN)(여기서, 원자 농도로, Si는 20%-40%, O는 40%-60%, C는 20%-30%, N은 10%-20%)이다. 또 다른 실시예에서, 제2 절연 막(94)의 재료는 5-6의 k값을 갖는 실리콘 질화물(SiN)(여기서, 원자 농도로, Si는 40%-60%, N은 40%-50%)이다. 제2 절연 막(94)은 게이트 구조체(예를 들어, 게이트 스페이서(83) 또는 게이트 스페이서(81)와 계면을 가짐)를 따라 약 2 nm 내지 약 4 nm의 측벽 두께와 (하부 격리 구조체(93) 위의) 리세스(86) 내에 약 12 nm 내지 약 14 nm의 바닥 두께를 가지도록 성막될 수 있다.
하부 격리 구조체(93)의 재료(즉, 제1 절연 막(92)로부터)가 제2 절연 막(94)의 재료와 동일한 실시예에서, 제2 절연 막(94)은 하부 격리 구조체(93)보다 더 낮은 비율의 산소 함량을 갖는다. 또한, 제2 절연 막(94)의 재료는 더 높은 에칭 저항을 제공하는 하부 격리 구조체(93)보다 더 많은 N 및/또는 C(적용 가능한 경우)를 갖는다.
도 15a 및 도 15b에서, 제2 절연 막(94)은 제2 절연 막(94)의 측벽 부분을 제거하고 상부 격리 구조체(95)를 형성하도록 허용 가능한 에칭 공정을 이용하여 에칭된다. 하부 격리 구조체(93) 및 상부 격리 구조체(95)는 함께 트렌치 격리 구조체(97)로 불릴 수 있는 것을 형성한다. 제시된 실시예에서, 더미 게이트 구조체의 마스크(78) 위의 제2 절연 막(94) 부분도 제거되지만, 일부 실시예에서 마스크(78) 위의 제2 절연 막(94)의 부분의 일부는 남을 수 있다(그리고 후속 공정에서 제거될 수 있다). 제거는 약 50℃ 내지 약 200℃의 공정 온도에서 불소 함유 에칭제와 같은 적절한 에칭제를 사용하는 건식 에칭 공정과 같은 임의의 적절한 에칭 공정에 의해 수행될 수 있다. 리세스(86)의 바닥에 있는 제2 절연 막(94)의 나머지 부분은 상부 격리 구조체(95)를 형성하지만, 이러한 부분의 두께는 제2 절연 막(94)의 두께로부터 상부 격리 구조체(95)로 감소될 수 있다. 예를 들어, 상부 격리 구조체(95)는 제2 절연 막(94)의 대응하는 바닥 부분의 두께의 약 40% 내지 80%인 두께를 가질 수 있다. 일부 실시예에서, 상부 격리 구조체(95)의 두께는 가장 두꺼운 지점에서 약 4 nm 내지 약 5 nm 일 수 있다.
도 15c는 일부 실시예에 따른 도 15b의 15CDN 및 15CDP의 확대된 부분을 예시한다. 일부 실시예에서, 하부 격리 구조체(93)는 부분적으로 리세스(86) 위로 연장되고 핀(66)의 일부를 피복하는 반면, 핀(66)의 일부는 하부 격리 구조체(93)로부터 자유로운(피복되지 않은) 상태로 유지된다. 그 다음, 후속으로 형성되는 상부 격리 구조체(95)가 하부 격리 구조체(93) 위에 형성되고, 상부 격리 구조체는 부분적으로 리세스(86) 위로 연장되고 하부 격리 구조체(93)로부터 노출된 핀(66)의 나머지 부분을 피복하는다. 이 방식으로, 리세스(86)를 형성할 때 노출된 모든 핀(66)은 하부 격리 구조체(93)와 상부 격리 구조체(95)의 조합에 의해 피복된다. 상부 격리 구조체(95)의 두께(t2)에 대한 하부 격리 구조체(93)의 두께(t1)의 비율은 약 2:1 내지 약 1:1이다.
상부 격리 구조체(95)는 예컨대 n-형 영역(50N)에서 내부 스페이서(90), 또는 예컨대 p-형 영역(50P)에서 제1 나노구조체(52A)의 일부와 계면을 가질 수 있다. 일부 실시예에서, p-형 영역(50P)은 n-형 영역과 동일한 나노구조체(54)를 사용하여 형성될 수 있으며(도 24a, 24b 및 24c 참조), 이 경우 상부 격리 구조체(95)는 p-형 영역(50P)에서 제1 나노구조체(52A)에 인접한 내부 스페이서(90)와 계면을 가질 수 있다. 하부 격리 구조체(93)가 핀(66)을 완전히 피복하지 않아서 상부 격리 구조체(95)에 의해 후속으로 피복되는 핀의 일부가 노출된 채로 남아 있기 때문에, 하부 격리 구조체(93)는 내부 스페이서(90) 및 제1 나노구조체(52A)에 접촉하지 않는다.
도 15d는 다른 실시예에 따른, 도 15b의 15CDN 및 15CDP의 확대된 부분을 예시한다. 일부 실시예에서, 하부 격리 구조체(93)는 부분적으로 리세스(86) 위로 연장되고 모든 노출된 핀(66)을 피복하는다. 그런 다음, 후속으로 형성되는 상부 격리 구조체(95)가 하부 격리 구조체(93) 위에 형성되고, 상부 격리 구조체(95)는 부분적으로 리세스(86) 위로 연장된다. 이러한 방식으로, 리세스(86)를 형성할 때 노출된 모든 핀(66)은 하부 격리 구조체(93)만으로 피복되고, 상부 격리 구조체(95)는 핀(66) 중 어느 것과도 접촉하거나 계면을 갖지 않는다. 상부 격리 구조체(95)의 두께(t2)에 대한 하부 격리 구조체(93)의 두께(t1)의 비율은 약 2:1 내지 약 1:1이다.
상부 격리 구조체(95)는 예컨대 n-형 영역(50N)에서 내부 스페이서(90), 또는 예컨대 p-형 영역(50P)에서 제1 나노구조체(52A)의 일부와 계면을 가질 수 있다(즉, 물리적으로 접촉함). 일부 실시예에서, p-형 영역(50P)은 n-형 영역과 동일한 나노구조체(54)를 사용하여 형성될 수 있으며(도 24a, 24b 및 24c 참조), 이 경우 상부 격리 구조체(95)는 p-형 영역(50P)에서 제1 나노구조체(52A)에 인접한 내부 스페이서(90)와 계면을 가질 수 있다. 하부 격리 구조체(93)도 마찬가지로 내부 스페이서(90) 또는 제1 나노구조체(52A)의 일부와 계면을 가질 수 있다(즉, 물리적으로 접촉함).
트렌치 격리 구조체(97)(하부 격리 구조체(93) 및 상부 격리 구조체(95)를 포함)를 제공하는 것은 기생 커패시턴스 문제를 감소시킬 뿐만 아니라 핀(66) 및/또는 기판(50)을 통한 전류 누설의 감소를 제공한다. 하부 격리 구조체(93) 위에 상부 격리 구조체(95)를 활용하면, 에칭 저항이 개선된 더 조밀한 격리 구조체를 제공하며, 이는 후속 세정 공정으로부터의 하부 격리 구조체(93)의 보호 및 나머지 리세스(86)에서 에피택셜 영역의 성장에 도움이 된다. 하부 격리 구조체(93)를 활용하면, 예를 들어 하이-k 재료에 비해 더 양호한 절연을 제공하지만 손상에 더 취약할 수 있는 로우-k 격리 피처를 제공한다. 따라서, 트렌치 격리 구조체(97)를 위해 상부 격리 구조체(95) 및 하부 격리 피처(93)의 조합을 활용하면, 우수한 격리 및 강건성을 모두 제공한다.
도 16a, 16b, 16c 및 16d에서, 에피택셜 소스/드레인 영역(102)이 트렌치 격리 구조체(97)의 상부 격리 구조체(95) 위의 제1 리세스(86)에 형성된다. 일부 실시예에서, 소스/드레인 영역(102)은 n-형 영역(50N)의 제2 나노구조체(54) 및 p-형 영역(50P)의 제1 나노구조체(52)에 응력을 가하여 성능을 향상시킬 수 있다. 도 16b에 도시된 바와 같이, 에피택셜 소스/드레인 영역(102)은 각각의 더미 게이트(76)가 인접하는 각각의 쌍의 에피택셜 소스/드레인 영역(102) 사이에 배치되도록 제1 리세스(86)에 형성된다. 일부 실시예에서, 제1 스페이서(81)는 더미 게이트(76)로부터 에피택셜 소스/드레인 영역(102)을 분리하는 데 사용되고, 제1 내부 스페이서(90)는 에피택셜 소스/드레인 영역(102)이 최종 나노-FET의 후속으로 형성되는 게이트와 단락되지 않도록 에피택셜 소스/드레인 영역(102)을 나노구조체(55)로부터 적절한 측방향 거리만큼 분리하는 데 사용된다.
NMOS 영역과 같은 n-형 영역(50N)의 에피택셜 소스/드레인 영역(102)은 PMOS 영역과 같은 p-형 영역(50P)을 마스킹하는 것에 의해 형성될 수 있다. 그런 다음, 에피택셜 소스/드레인 영역(102)은 n-형 영역(50N)의 제1 리세스(86) 내에서 에피택셜 성장된다. 에피택셜 소스/드레인 영역(102)은 n-형 나노-FET에 적절한 임의의 허용 가능한 재료를 포함할 수 있다. 예를 들어, 제2 나노구조체(54)가 실리콘인 경우, 에피택셜 소스/드레인 영역(102)은 실리콘 카바이드, 인-도핑된 실리콘 카바이드, 실리콘 인화물 등과 같이 제2 나노구조체(54)에 인장 변형을 가하는 재료를 포함할 수 있다. 에피택셜 소스/드레인 영역(102)은 나노구조체(55)의 각각의 상부 표면으로부터 융기된 표면을 가질 수 있고, 패싯(facet)을 가질 수 있다.
PMOS 영역과 같은 p-형 영역(50P)의 에피택셜 소스/드레인 영역(102)은 NMOS 영역과 같은 n-형 영역(50N)을 마스킹하는 것에 의해 형성될 수 있다. 그런 다음, 에피택셜 소스/드레인 영역(102)은 p-형 영역(50P)의 제1 리세스(86) 내에서 에피택셜 성장된다. 에피택셜 소스/드레인 영역(102)은 p-형 나노-FET에 적절한 임의의 허용 가능한 재료를 포함할 수 있다. 예를 들어, 제1 나노구조체(52)가 실리콘 게르마늄인 경우, 에피택셜 소스/드레인 영역(102)은 실리콘-게르마늄, 붕소-도핑된 실리콘-게르마늄, 게르마늄, 게르마늄 주석 등과 같이 제1 나노구조체(52)에 압축 변형을 가하는 재료를 포함할 수 있다. 에피택셜 소스/드레인 영역(102)은 다층 스택(56)의 각각의 표면으로부터 융기된 표면을 가질 수 있고, 패싯을 가질 수 있다.
에피택셜 소스/드레인 영역(102), 제1 나노구조체(52), 제2 나노구조체(54), 및/또는 기판(50)은 저농도 도핑된 소스/드레인 영역을 형성한 후 어닐링이 후속하는 이전에 논의된 공정과 유사하게 소스/드레인 영역을 형성하기 위해 도펀트가 주입될 수 있다. 소스/드레인 영역은 약 1×1019 원자수/cm3 내지 약 1×1021 원자수/cm3의 불순물 농도를 가질 수 있다. 소스/드레인 영역에 대한 n-형 및/또는 p-형 불순물은 이전에 논의된 임의의 불순물일 수 있다. 일부 실시예에서, 에피택셜 소스/드레인 영역(102)은 성장 중에 인 시튜 도핑될 수 있다.
n-형 영역(50N) 및 p-형 영역(50P)의 에피택셜 소스/드레인 영역(102)을 형성하는 데 사용된 에피택시 공정의 결과로서, 에피택셜 소스/드레인 영역(102)의 상부 표면은 나노구조체(55)의 측벽 너머로 측방향 외향으로(laterally outward) 확장되는 패싯을 가진다. 일부 실시예에서, 이들 패싯은 도 16a에 도시된 바와 같이 동일한 나노-FET의 인접한 에피택셜 소스/드레인 영역(102)이 병합되게 한다. 다른 실시예에서, 인접한 에피택셜 소스/드레인 영역(102)은 도 16c에 도시된 바와 같이 에피택시 공정이 완료된 후에 분리된 상태로 유지된다. 도 16a 및 도 16c에 도시된 실시예에서, 제1 스페이서(81)는 STI 영역(68)의 상부 표면에 형성되어 에피택셜 성장을 차단할 수 있다. 일부 다른 실시예에서, 제1 스페이서(81)는 나노구조체(55)의 측벽의 일부를 피복해서 에피택셜 성장을 더 차단할 수 있다. 일부 다른 실시예에서, 제1 스페이서(81)를 형성하는 데 사용되는 스페이서 에칭은 스페이서 재료를 제거하도록 조정되어, 에피택셜 성장된 영역이 STI 영역(68)의 표면으로 연장되도록 할 수 있다.
에피택셜 소스/드레인 영역(102)은 하나 이상의 반도체 재료층을 포함할 수 있다. 예를 들어, 에피택셜 소스/드레인 영역(102)은 제1 반도체 재료층(102A), 제2 반도체 재료층(102B), 및 제3 반도체 재료층(102C)을 포함할 수 있다. 에피택셜 소스/드레인 영역(102)에 대해 임의의 수의 반도체 재료층이 사용될 수 있다. 제1 반도체 재료층(102A), 제2 반도체 재료층(102B), 및 제3 반도체 재료층(102C) 각각은 상이한 반도체 재료로 형성될 수 있고, 다른 도펀트 농도로 도핑될 수 있다. 일부 실시예에서, 제1 반도체 재료층(102A)은 제2 반도체 재료층(102B)보다 낮고 제3 반도체 재료층(102C)보다 높은 도펀트 농도를 가질 수 있다. 에피택셜 소스/드레인 영역(102)이 3개의 반도체 재료층을 포함하는 실시예에서, 제1 반도체 재료층(102A)이 성막될 수 있고, 제2 반도체 재료층(102B)이 제1 반도체 재료층(102A) 위에 성막될 수 있고, 제3 반도체 재료층(102C)이 제2 반도체 재료층(102B) 위에 성막될 수 있다. 일부 실시예에서, 제1 반도체 재료층(102A)은 상부 격리 구조체(95) 위의 리세스(86)(도 15a 및 15b 참조)의 바닥에 형성되고 만곡형/사발형 외부 표면(외부 표면은 제1 반도체 재료층(102A)이 성막되는 표면의 반대측에 있음)을 가질 것이다. 또한, 제1 반도체 재료층(102A)은 측벽 스페이서(90)를 따라 형성될 수 있고, 외향 곡선(outward curve)/버튼 형상을 가질 수 있다. 이와 같이, 측벽 스페이서(90) 상에 형성되는 제1 반도체 재료층(102A)은 리세스(86)의 바닥에 형성되는 제1 반도체 재료층(102A)과 반대의 외부 표면 형상을 가질 수 있다. 즉, 리세스(86)의 바닥에 형성되는 제1 반도체 재료층(102A)은 오목하고, 측벽 스페이서(90) 상에 배치된 제1 반도체 재료층(102A)은 볼록하다. 이는 도 16d에 도시된 바와 같이 측벽 스페이서(90)가 곡면을 갖는 경우에도 마찬가지일 수 있다. 일부 실시예에서, 리세스(86)의 바닥에 있는 제1 반도체 재료층(102A)은 측벽 스페이서(90) 상에서 제1 반도체 재료층(102A)과 병합될 수 있다.
트렌치 격리 구조체(97)의 상부 격리 구조체(95)로 인해, 예를 들어 제1 반도체 재료층(102A)을 포함하는 에피택셜 소스/드레인 영역(102)이 형성될 때, 트렌치 격리 구조체(97)의 하부 격리 구조체(93)는 상부 격리 구조체(95)가 하부 격리 구조체(93)보다 더 견고하기 때문에 성장 공정 중에 손상으로부터 보호된다. 또한, 트렌치 격리 구조체(97)는 특히, 하부 격리 구조체(93)의 로우-k 절연 재료로 인해 핀(66)으로부터의 에피택셜 소스/드레인 영역(102)의 양호한 절연을 제공한다.
일부 실시예에서, 에피택셜 소스/드레인 영역(102)을 성장시키기 전에, 측벽 스페이서 층, 제1 절연층(92), 및/또는 제2 절연층을 에칭한 후에 남을 수 있는 에칭 잔류물을 제거하기 위해 세정 공정이 적용될 수 있다. 세정 공정은 예를 들어, 희석된 불화수소산(dHF), 탈이온수, 또는 이러한 잔류물을 제거하기 위해 다른 적절한 세정제를 사용할 수 있다. 하부 격리 구조체(93)는 상부 격리 구조체(95)보다 낮은 k값을 갖는 반면, 상부 격리 구조체(95)는 하부 격리 구조체(93)보다 높은 에칭 저항을 가지며, 따라서 세정 공정으로부터 얻을 수 있는 손상으로부터 하부 격리 구조체(93)를 보호한다.
도 16d는 n-형 영역(50N)의 제1 나노구조체(52)의 측벽과 p-형 영역(50P)의 제2 나노구조체(54)의 측벽이 오목하고, 제1 내부 스페이서(90)의 외부 측벽이 오목하고, 제1 내부 스페이서(90)가 제2 나노구조체(54) 및 제1 나노구조체(52)의 측벽으로부터 각각 리세싱된 실시예를 예시한다. 도 16d에 도시된 바와 같이, 에피택셜 소스/드레인 영역(102)은 제1 내부 스페이서(90)와 접촉되게 형성될 수 있고, n-형 영역(50N)의 제2 나노구조체(54)의 측벽 및 p-형 영역(50P)의 제1 나노구조체(52)의 측벽을 지나 연장될 수 있다.
도 17a, 17b 및 17c에서, 제1 층간 유전체(ILD)(106)가 도 6a, 16b 및 16a에 예시된 구조체 위에 성막된다(도 7a-16d와 관련된 공정은 도 6a에 도시된 단면을 변경시키지 않음). 제1 ILD(106)는 유전체 재료로 형성될 수 있고, CVD, 플라즈마 강화 CVD(PECVD), 또는 FCVD와 같은 임의의 적절한 방법에 의해 성막될 수 있다. 유전체 재료는 포스포-실리케이트 유리(PSG), 보로-실리케이트 유리(BSG), 붕소-도핑된 포스포-실리케이트 유리(BPSG), 도핑되지 않은 실리케이트 유리(USG) 등을 포함할 수 있다. 허용 가능한 공정에 의해 형성되는 다른 절연 재료를 사용할 수 있다. 일부 실시예에서, 접촉 에칭 정지층(CESL)(104)이 제1 ILD(106)와 에피택셜 소스/드레인 영역(102), 마스크(78), 및 제1 스페이서(81) 사이에 배치된다. CESL(104)은 상부의 제1 ILD(106)의 재료와 상이한 에칭 속도를 갖는 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등의 유전체 재료를 포함할 수 있다.
도 18a, 18b 및 18c에서, 더미 게이트(76) 또는 마스크(78)의 상부 표면과 제1 ILD(106)의 상부 표면을 평평하게 하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있다. 평탄화 공정은 또한 더미 게이트(76) 상의 마스크(78) 및 마스크(78)의 측벽을 따른 제1 스페이서(81)의 부분을 제거할 수 있다. 제1 절연 층(92) 및/또는 제2 절연층(94)의 일부가 마스크(78) 상에 남겨진 실시예에서, 평탄화 공정은 또한 제1 절연층(92) 및/또는 제2 절연층(94)의 이러한 남겨진 부분을 제거할 것이다. 평탄화 공정 후, 더미 게이트(76), 제1 스페이서(81), 및 제1 ILD(106)의 상부 표면은 공정 변화 내에서 수평이 된다. 따라서, 더미 게이트(72)의 상부 표면은 제1 ILD(106)를 통해 노출된다. 일부 실시예에서, 마스크(78)는 남겨질 수 있으며, 이 경우 평탄화 공정은 제1 스페이서(81) 및 마스크(78)의 상부 표면과 제1 ILD(106)의 상부 표면을 평탄화시킨다.
도 19a 및 19b에서, 더미 게이트(76) 및 마스크(78)(존재하는 경우)가 하나 이상의 에칭 단계에서 제거되어 제2 리세스(105)가 형성된다. 제2 리세스(105) 내의 더미 게이트 유전체(71)의 부분도 제거된다. 일부 실시예에서, 더미 게이트(76) 및 더미 게이트 유전체(71)가 이방성 건식 에칭 공정에 의해 제거된다. 예를 들어, 에칭 공정은 제1 ILD(106) 또는 제1 스페이서(81)보다 빠른 속도로 더미 게이트(76)를 선택적으로 에칭하는 반응 가스(들)를 사용하는 건식 에칭 공정을 포함할 수 있다. 각각의 제2 리세스(105)는 후속으로 완성된 나노-FET에서 채널 영역으로 작용하는 나노구조체(55)의 부분을 노출시키고 및/또는 그 부분 위에 놓인다. 채널 영역으로 작용하는 나노구조체(55)의 부분은 인접하는 쌍의 에피택셜 소스/드레인 영역(102) 사이에 배치된다. 제거 중에, 더미 게이트(76)가 에칭될 때 더미 게이트 유전체(71)가 에칭 정지층으로 사용될 수 있다. 더미 게이트(76)의 제거 후에 더미 게이트 유전체(71)가 제거될 수 있다.
도 20a 및 도 20b에서, n-형 영역(50N)의 제1 나노구조체(52) 및 p-형 영역(50P)의 제2 나노구조체(54)가 제거되어 제2 리세스(105)를 연장시킨다. p-형 영역(50P) 위에 마스크(미도시)를 형성하고, 제1 나노구조체(52)의 재료에 선택적인 에칭액을 사용하는 습식 에칭 등의 등방성 에칭 공정을 수행하는 것에 의해 제1 나노구조체(52)가 제거될 수 있는 반면, 제2 나노구조체(54), 기판(50), STI 영역(68)은 제1 나노구조체(52)와 비교하여 상대적으로 에칭되지 않은 상태로 유지된다. 제1 나노구조체(52)가 예를 들어, SiGe를 포함하고 제2 나노구조체(54A-54C)가 예를 들어, Si 또는 SiC를 포함하는 실시예에서, n-형 영역(50N)에서 제1 나노구조체(52)를 제거하는 데 테트라메틸암모늄 하이드록사이드(TMAH), 암모늄 하이드록사이드(NH4OH) 등이 사용될 수 있다.
p-형 영역(50P)의 제2 나노구조체(54)는 n-형 영역(50N) 위에 마스크(미도시)를 형성하고 제2 나노구조체(54)의 재료에 선택적인 에칭액을 사용하는 습식 에칭 등과 같은 등방성 에칭 공정을 수행함으로써 제거될 수 있는 반면, 제1 나노구조체(52), 기판(50), STI 영역(68)은 제2 나노구조체(54)와 비교하여 상대적으로 에칭되지 않은 상태로 유지된다. 제2 나노구조체(54)가 예컨대 SiGe를 포함하고, 제1 나노구조체(52)가 예를 들어 Si 또는 SiC를 포함하는 실시예에서, p-형 영역(50P)에서 제2 나노구조체(54)를 제거하는 데 불화수소, 다른 불소계 에칭액 등이 사용될 수 있다.
다른 실시예에서, n-형 영역(50N) 및 p-형 영역(50P)의 채널 영역은 예를 들어, n-형 영역(50N) 및 p-형 영역(50P) 모두에서 제1 나노구조체(52)를 제거하거나 n-형 영역(50N) 및 p-형 영역(50P) 모두에서 제2 나노구조체(54)를 제거함으로써 동시에 형성될 수 있다. 이러한 실시예에서, n-형 나노-FET 및 p-형 나노-FET의 채널 영역은 실리콘, 실리콘 게르마늄 등과 같은 동일한 재료 조성을 가질 수 있다. 도 24a, 24b 및 24c는 p-형 영역(50P)과 n-형 영역(50N) 모두의 채널 영역이 제2 나노구조체(54)에 의해 제공되고 예를 들어 실리콘을 포함하는 이러한 실시예로부터 생성된 구조체를 예시한다.
도 21a 및 도 21b에서, 게이트 유전체 층(110) 및 게이트 전극(112)이 대체 게이트를 위해 형성된다. 게이트 유전체 층(110)은 제2 리세스(105)에 컨포멀하게 성막된다. n-형 영역(50N)에서, 게이트 유전체 층(110)은 기판(50)의 상부 표면과 측벽 및 제2 나노구조체(54)의 상부 표면, 측벽 및 하부 표면에 형성될 수 있고, p-형 영역(50P)에서, 게이트 유전체 층(110)은 기판(50)의 상부 표면과 측벽 및 제1 나노구조체(52)의 상부 표면, 측벽 및 하부 표면에 형성될 수 있다. 게이트 유전체 층(110)은 또한 제1 ILD(106), CESL(104), 제1 스페이서(81), 및 STI 영역(68)의 상부 표면 상에 성막될 수 있다.
일부 실시예에 따르면, 게이트 유전체 층(110)은 산화물, 금속 산화물 등등 또는 이들의 조합과 같은 하나 이상의 유전체 층을 포함한다. 예를 들어, 일부 실시예에서, 게이트 유전체는 실리콘 산화물 층 및 실리콘 산화물 층 위의 금속 산화물 층을 포함할 수 있다. 일부 실시예에서, 게이트 유전체 층(110)은 하이-k 유전체 재료를 포함하고, 이러한 실시예에서, 게이트 유전체 층(110)은 약 7.0보다 큰 k값을 가질 수 있으며, 금속 산화물 또는 하프늄, 알루미늄, 지르코늄, 란탄, 망간, 바륨, 티타늄, 납 및 이들의 조합의 실리케이트를 포함할 수 있다. 게이트 유전체 층(110)의 구조는 n-형 영역(50N) 및 p-형 영역(50P)에서 동일하거나 상이할 수 있다. 게이트 유전체 층(110)의 형성 방법은 분자빔 성막(MBD), ALD, PECVD 등을 포함할 수 있다.
게이트 전극(112)은 게이트 유전체 층(110) 위에 각각 성막되고 제2 리세스(105)의 나머지 부분을 채운다. 게이트 전극(112)은 티타늄 질화물, 티타늄 산화물, 탄탈 질화물, 탄탈 카바이드, 코발트, 루테늄, 알루미늄, 텅스텐, 이들의 조합, 또는 이들의 다층과 같은 금속 함유 재료를 포함할 수 있다. 예를 들어, 단일층 게이트 전극(112)이 도 21a 및 도 21b에 예시되어 있지만, 게이트 전극(112)은 임의의 수의 라이너 층, 임의의 수의 일함수 조정층, 및 충전 재료를 포함할 수 있다. 게이트 전극(112)을 구성하는 층들의 임의의 조합이 인접한 제2 나노구조체(54) 사이 및 제2 나노구조체(54A)와 기판(50) 사이의 n-형 영역(50N)에 성막될 수 있고, 제1 나노구조체(52) 중 인접한 나노구조체 사이의 p-형 영역(50P)에 성막될 수 있다.
n-형 영역(50N) 및 p-형 영역(50P)의 게이트 유전체 층(110)의 형성은 각 영역의 게이트 유전체 층(110)이 동일한 재료로 형성되도록 동시에 일어날 수 있고, n-형 영역(50N)과 p-형 영역(50P)에서 게이트 전극(112)의 형성은 각 영역의 게이트 전극(112)이 동일한 재료로 형성되도록 동시에 일어날 수 있다. 일부 실시예에서, 각 영역의 게이트 유전체 층(110)은 게이트 유전체 층(110)이 상이한 재료이고 및/또는 상이한 수의 층을 가질 수 있도록 개별 공정에 의해 형성될 수 있고 및/또는 각 영역의 게이트 전극(112)은 게이트 전극(112)이 상이한 재료이고 및/또는 상이한 수의 층을 가질 수 있도록 개별 공정에 의해 형성될 수 있다. 개별 공정을 이용할 때 적절한 영역을 마스킹하고 노출시키는 데 다양한 마스킹 단계가 적용될 수 있다.
제2 리세스(105)를 채운 후, 게이트 유전체 층(110)의 과잉의 부분 및 게이트 전극(112)의 재료를 제거하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있으며, 과잉 부분은 제1 ILD(106)의 상부 표면 위에 존재한다. 따라서, 게이트 전극(112) 및 게이트 유전체 층(110)의 재료의 나머지 부분은 최종 나노-FET의 대체 게이트 구조체를 형성한다. 게이트 전극(112) 및 게이트 유전체 층(110)은 집합적으로 "게이트 구조체"로 지칭될 수 있다.
도 22a, 22b 및 22c에서, 게이트 구조체(게이트 유전체 층(110) 및 대응하는 상부의 게이트 전극(112)을 포함)가 리세싱되어, 게이트 구조체 바로 위에 그리고 제1 스페이서(81)의 양측의 부분 사이에 리세스가 형성된다. 실리콘 질화물, 실리콘 산질화물 등과 같은 유전체 재료의 하나 이상의 층을 포함하는 게이트 마스크(114)가 리세스 내에 채워진 후, 제1 ILD(106) 위로 연장되는 유전체 재료의 과잉 부분을 제거하기 위한 평탄화 공정이 이어진다. 후속으로 형성되는 게이트 콘택(예를 들어, 도 23a 및 23b와 관련하여 아래에서 논의되는 게이트 콘택(124))은 게이트 마스크(114)를 관통하여 리세싱된 게이트 전극(112)의 상부 표면과 접촉한다.
도 22a-22c에 의해 추가로 예시된 바와 같이, 제2 ILD(116)가 제1 ILD(106) 및 게이트 마스크(114) 위에 성막된다. 일부 실시예에서, 제2 ILD(116)는 FCVD에 의해 형성되는 유동성 막이다. 일부 실시예에서, 제2 ILD(116)는 PSG, BSG, BPSG, USG 등과 같은 유전체 재료로 형성되고, CVD, PECVD 등과 같은 임의의 적절한 방법에 의해 성막될 수 있다.
도 23a, 23b 및 23c에서, 제2 ILD(116), 제1 ILD(106), CESL(104), 및 게이트 마스크(114)는 에피택셜 소스/드레인 영역(102) 및/또는 게이트 구조체의 표면을 노출시키는 제3 리세스를 형성하도록 에칭된다. 제3 리세스는 RIE, NBE 등과 같은 이방성 에칭 공정을 이용하여 에칭함으로써 형성될 수 있다. 일부 실시예에서, 제3 리세스는 제1 에칭 공정을 이용하여 제2 ILD(116) 및 제1 ILD(106)를 통해 에칭될 수 있고; 제2 에칭 공정을 이용하여 게이트 마스크(114)를 통해 에칭될 수 있고; 그런 다음, 제3 에칭 공정을 이용하여 CESL(104)을 통해 에칭될 수 있다. 제1 에칭 공정 및 제2 에칭 공정으로부터 제2 ILD(116)의 부분들을 마스킹하기 위해 포토레지스트와 같은 마스크가 제2 ILD(116) 위에 형성되어 패터닝될 수 있다. 일부 실시예에서, 에칭 공정은 오버 에칭을 행할 수 있고, 따라서 제3 리세스는 에피택셜 소스/드레인 영역(102), 및/또는 게이트 구조체 내로 연장되고, 제3 리세스(108)의 바닥은 에피택셜 소스/드레인 영역(102), 및/또는 게이트 구조체와 수평으로(예를 들어, 동일한 높이로 또는 기판으로부터 동일한 거리를 갖도록), 또는 그보다 낮게(예를 들어, 기판에 더 가깝게) 형성될 수 있다. 도 23b는 동일한 단면에서 제3 리세스 내에 형성된 콘택(122, 124)을 예시하지만, 다양한 실시예에서, 에피택셜 소스/드레인 영역(102) 및 게이트 구조체는 상이한 단면에서 제3 리세스에 의해 노출됨으로써 후속으로 형성되는 콘택과의 단락의 위험을 감소시킬 수 있다. 제3 리세스가 형성된 후, 실리사이드 영역(120)이 에피택셜 소스/드레인 영역(102) 위에 형성된다. 일부 실시예에서, 실리사이드 영역(120)은 하부의 에피택셜 소스/드레인 영역(102)(예를 들어, 실리콘, 실리콘 게르마늄, 게르마늄)의 반도체 재료와 반응하여 실리사이드 또는 게르마나이드 영역을 형성할 수 있는, 니켈, 코발트, 티타늄, 탄탈, 백금, 텅스텐, 기타 귀금속, 기타 내화 금속, 희토류 금속 또는 이들의 합금과 같은 금속(미도시)을 에피택셜 소스/드레인 영역(102)의 노출된 부분 위에 먼저 성막한 다음, 실리사이드 영역(120)을 각각 형성하도록 열 어닐링 공정을 수행하는 것에 의해 형성된다. 성막된 금속의 미반응 부분은 이후에, 예를 들어 에칭 공정에 의해 제거된다. 실리사이드 영역(120)은 실리사이드 영역으로 지칭되지만, 실리사이드 영역(120)은 게르마나이드 영역 또는 실리콘 게르마나이드 영역(예를 들어, 실리사이드 및 게르마나이드를 포함하는 영역)일 수도 있다. 일 실시예에서, 실리사이드 영역(120)은 TiSi를 포함하고, 약 2 nm 내지 약 10 nm의 범위의 두께를 갖는다.
다음으로, 콘택(122, 124)(콘택 플러그로도 지칭될 수 있음)이 제3 리세스 내에 형성된다. 콘택(122, 124)은 각각 장벽층, 확산층, 및 충전 재료와 같은 하나 이상의 층을 포함할 수 있다. 예를 들어, 일부 실시예에서, 콘택(122 및 124)은 각각 장벽층 및 전도성 재료를 포함하고, 하부의 전도성 피처(예를 들어, 예시된 실시예에서 게이트 전극(112) 및/또는 실리사이드 영역(120))에 전기적으로 결합된다. 콘택(124)은 게이트 전극(112)에 전기적으로 결합되고, 게이트 콘택으로 지칭될 수 있고, 콘택(122)은 실리사이드 영역(120)에 전기적으로 결합되고, 소스/드레인 콘택으로 지칭될 수 있다. 장벽층은 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물 등을 포함할 수 있다. 전도성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수 있다. 제2 ILD(116)의 표면으로부터 과잉의 재료를 제거하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있다.
도 23b는 트렌치 격리 구조체(97)가 측벽 스페이서(90) 및 채널 영역(54A)과 상호작용하는 방식에 대한 변형을 나타내는 4개의 콜아웃 원(call-out circle) (A), (B), (C), (D)를 제공한다. 콜아웃 원 변형은 n-형 영역(50N)에 대해 제공되지만, 측벽 스페이서(90)를 채널 영역(52A)으로 대체하고자 하는 경우 콜아웃 원 (A) 및 (C)가 p-형 영역(50P)에 적용된다는 것을 이해해야 한다. 콜아웃 원 (B) 및 (D)는 채널 영역(52A)(측벽 스페이서(90), 게이트 유전체 층(110) 및 게이트 전극(112)에 대해 대체되는 경우)이 트렌치 격리 구조체(97)에 의해 피복될 수 있기 때문에 이들 실시예에서 p-형 영역(50P)에 적용될 것이다. 이들 변형은 트렌치 격리 구조체(97)와 핀(66)의 상호 작용을 설명하는 도 15c 및 도 15d의 위의 설명과 결합될 수 있다는 점에 유의해야 한다. 또한, 아래에서 논의되는 콜아웃 원 (A), (B), (C) 및 (D)를 참조하면, 상부 격리 구조체(95) 및 하부 격리 구조체(93)의 이러한 측면 각각은 적절하게 결합될 수 있다.
하부 격리 구조체(93)와 관련하여, 콜아웃 원(A)에서, 하부 격리 구조체(93)는 내부 스페이서(90)와 접촉하지 않는 것으로 도시되어 있다. 대신에, 하부 격리 구조체(93)는 핀(66)의 일부만을 피복하고, 핀(66)의 일부는 하부 격리 구조체(93)로부터 자유로운 상태를 유지한다. 콜아웃 원(B)에서, 하부 격리 구조체(93)는 모든 핀(66)을 피복하고 측벽 스페이서(90)의 바닥과 일치한다. 콜아웃 원(C)에서, 하부 격리 구조체(93)는 모든 핀(66)을 피복하고 측벽 스페이서(90)도 모두 피복하는다. 콜아웃 원(D)에서, 하부 격리 구조체(93)는 모든 핀(66)을 피복하고, 측벽 스페이서(90)의 상부 표면과 측벽 스페이서(90)의 하부 표면 사이에 개재된 위치에서 정지하는 측벽 스페이서(90)와의 계면을 가진다.
상부 격리 구조체(95)와 관련하여, 콜아웃 원(A)에서, 상부 격리 구조체(95)는 내부 스페이서(90) 전체를 피복하는 것으로 도시되어 있다. 또한, 상부 격리 구조체(95)는 제2 나노구조체(54A)의 일부와 접촉할 수 있다. 상부 격리 구조체(95)는 또한 핀(66)의 일부와 접촉할 수 있다. 콜아웃 원(B)에서, 상부 격리 구조체(95)는 측벽 스페이서(90)의 상부 표면과 측벽 스페이서(90)의 하부 표면 사이에 개재된 위치에서 정지하는 측벽 스페이서(90)와의 계면을 가진다. 콜아웃 원(C)에서, 상부 격리 구조체(95)는 제2 나노구조체(54A) 사이의 계면과 일치하는 계면을 갖는다. 콜아웃 원(D)에서, 상부 격리 구조체(95)는 측벽 스페이서(90)의 상부 표면과 측벽 스페이서(90)의 하부 표면 사이에 개재된 위치에서 시작하여 측벽 스페이서(90)의 상주 표면과 측벽 스페이서(90)의 하부 표면 사이에 개재된 위치에서 정지하는 측벽 스페이서(90)와의 계면을 가지며, 여기서 시작 위치는 정지 위치보다 낮다.
도 24a, 24b 및 24c는 일부 대안적인 실시예에 따른 디바이스의 단면도를 예시한다. 도 24a는 도 1에 예시된 A-A' 기준 단면을 예시한다. 도 24b는 도 1에 예시된 B-B' 기준 단면을 예시한다. 도 24c는 도 1에 예시된 C-C' 기준 단면을 예시한다. 도 24a-24c에서, 유사한 참조 번호는 도 23a-23c의 구조체와 유사한 공정에 의해 형성된 유사한 요소를 나타낸다. 그러나, 도 24a-24c에서, n-형 영역(50N) 및 p-형 영역(50P)의 채널 영역은 동일한 재료를 포함한다. 예를 들어, 실리콘을 포함하는 제2 나노구조체(54)는 p-형 영역(50P)의 p-형 나노-FET 및 n-형 영역(50N)의 n-형 나노-FET를 위한 채널 영역을 제공한다. 도 24a-24c의 구조체는 예를 들어, p-형 영역(50P)과 n-형 영역(50N) 모두로부터 제1 나노구조체(52)를 동시에 제거하고; p-형 영역(50P)의 제2 나노구조체(54) 주위에 게이트 유전체 층(110) 및 게이트 전극(112P)(예를 들어, p-형 나노-FET에 적절한 게이트 전극)을 성막하고; 및 n-형 영역(50N)의 제2 나노구조체(54) 주위에 게이트 유전체 층(110) 및 게이트 전극(112N)(예를 들어, n-형 나노-FET에 적절한 게이트 전극)을 성막하는 것에 의해 형성될 수 있다. 이러한 실시예에서, 에피택셜 소스/드레인 영역(102)의 재료는 전술한 바와 같은 p-형 영역(50P)과 비교하여 n-형 영역(50N)에서 상이할 수 있다.
도 24b는 도 23b와 관련하여 전술한 동일한 콜아웃 원 (A), (B), (C) 및 (D)를 예시한다. 도 24a-24c에 예시된 실시예는 n-형 나노-FET 및 p-형 나노-FET 모두를 위한 채널 영역으로서 제2 나노구조체(54)를 사용하기 때문에, 각각의 콜아웃 원(A), (B), (C) 및 (D)에 대한 상기 설명은 도 24a-c에 예시된 n-형 영역(50N) 및 p-형 영역(50P) 모두에 적용된다.
실시예들은 여러 가지 장점을 달성할 수 있다. 예를 들어, 실시예는 에피택셜 영역(102) 아래에 트렌치 격리 구조체(예를 들어, 트렌치 격리 구조체(97)(하부 격리 구조체(93) 및 상부 격리 구조체(95)를 포함)를 제공하며, 이는 핀(66) 및/또는 기판(50)을 통한 전류 누설의 감소를 제공함은 물론, 기생 커패시턴스를 감소시킨다. 하부 격리 구조체(93)는 기생 커패시턴스 및 전류 누설을 감소시키기 위해 예를 들어 더 높은 하이-k 절연 재료에 비해 더 양호한 절연을 제공하지만, 손상에 더 민감할 수 있는 로우-k 절연 재료를 제공한다. 상부 격리 구조체(95)는 하부 격리 구조체(93)에 비해 에칭 저항이 증가된 고밀도 재료 조성물이며, 이는 하부 격리 구조체(93)를 후속 세정 공정 및/또는 나머지 리세스에서 에피택셜 영역의 성장으로 인한 손상으로부터 보호하는 데 사용된다. 따라서, 트렌치 격리 구조체(97)를 위한 상부 격리 구조체(95) 및 하부 격리 피처(93)의 조합을 활용하면 에피택셜 소스/드레인 영역으로부터 우수한 절연 및 구조적 견고성을 제공한다.
일 실시예의 방법은 반도체 기판 위에 교번하는 제1 반도체 재료층 및 제2 반도체 재료층의 다층 스택을 형성하는 단계를 포함한다. 방법은 또한 상기 다층 스택을 제1 길이 방향을 가지는 제1 핀으로 패터닝하는 단계를 포함한다. 방법은 또한 상기 제1 핀 위에 제2 길이 방향을 갖는 더미 게이트 구조체를 형성하는 단계를 포함한다. 방법은 또한 상기 더미 게이트 구조체에 인접해 있는 제1 리세스를 상기 제1 핀 내에 에칭하는 단계를 포함하고, 상기 제1 리세스는 상기 반도체 기판 내로 연장된다. 방법은 또한 상기 제1 리세스 내에 제1 k값을 갖는 제1 절연 막을 성막하는 단계를 포함한다. 방법은 또한 상기 제1 절연 막 위의 상기 제1 리세스 내에 제2 k값을 갖는 제2 절연 막을 성막하는 단계를 포함하고, 상기 제2 k값은 상기 제1 k값보다 크다. 방법은 또한 상기 제2 절연 막 위의 상기 제1 리세스 내에 에피택셜 영역을 형성하는 단계를 포함한다. 일 실시예에서, 방법은 상기 제1 절연 막을 성막한 후, 상기 더미 게이트 구조체의 측벽을 따라 상기 제1 절연 막의 일부를 제거하도록 상기 제1 절연 막을 에칭하는 단계; 상기 제2 절연 막을 성막한 후, 상기 더미 게이트 구조체의 측벽을 따라 상기 제2 절연 막의 일부를 제거하도록 상기 제2 절연 막을 에칭하는 단계를 포함한다. 일 실시예에서, 상기 제2 절연 막을 에칭한 후, 상기 제1 절연 막 또는 상기 제2 절연 막의 일부가 상기 더미 게이트 구조체 위에 잔류한다. 일 실시예에서, 상기 에피택셜 영역을 형성하는 단계는 상기 측벽 스페이서 상에 제1 에피택셜 층을 형성하는 단계 - 상기 제1 에피택셜 층의 표면은 상기 측벽 스페이서의 측벽과는 반대편에 곡면을 가짐 - 및 상기 제1 에피택셜 층 위에 제2 에피택셜 층을 형성하는 단계를 포함할 수 있다. 일 실시예에서, 상기 에피택셜 영역을 형성한 후, 상기 제2 절연 막은 상기 측벽 스페이서와의 계면을 가진다. 일 실시예에서, 상기 제1 핀은 상기 반도체 기판의 핀 부분 위에 상기 다층 스택의 핀 부분을 포함할 수 있으며, 상기 제1 리세스는 상기 반도체 기판의 상기 핀 부분을 노출시키고, 상기 에피택셜 영역을 형성한 후, 상기 제1 절연 막은 상기 반도체 기판의 상기 핀 부분을 완전히 피복한다. 일 실시예에서, 상기 제1 절연 막을 성막하는 단계는 상기 제2 절연 막을 성막하는 데 사용되는 처리 온도보다 낮은 처리 온도로 수행된다. 일 실시예에서, 상기 제2 절연 막은 상기 제1 절연 막보다 더 조밀하다.
다른 실시예의 방법은 기판 위에 제1 나노구조체 및 제2 나노구조체를 형성하는 단계를 포함하며, 상기 제1 나노구조체 각각은 상기 제2 나노구조체 각각과 교번하며, 상기 기판, 상기 제1 나노구조체, 및 상기 제2 나노구조체는 적층되어 제1 핀을 형성한다. 방법은 또한 상기 제1 핀 위에 더미 게이트 구조체를 형성하는 단계를 포함한다. 방법은 또한 상기 더미 게이트 구조체에 인접해 있는 리세스를 상기 제1 핀 형성하는 단계 - 상기 리세스는 상기 제1 나노구조체, 상기 제2 나노구조체를 통해 계속되고 상기 기판을 노출시킴 - 를 포함한다. 방법은 또한 상기 리세스 내에 그리고 상기 더미 게이트 구조체 위에 제1 절연층을 성막하는 단계를 포함한다. 방법은 또한 상기 리세스의 바닥에 제1 격리 구조체를 형성하도록 상기 제1 절연층을 에칭하는 단계를 포함한다. 방법은 또한 상기 제1 격리 구조체 위와 상기 더미 게이트 구조체 위의 상기 리세스 내에 제2 절연층을 성막하는 단계를 포함한다. 방법은 또한 상기 제1 격리 구조체 위에 제2 격리 구조체를 형성하도록 상기 제2 절연층을 에칭하는 단계를 포함하며, 상기 제2 절연층의 에칭 저항은 상기 제1 절연층의 에칭 저항보다 크다. 일 실시예에서, 상기 제2 절연층은 상기 제1 절연층보다 더 적은 산소 함량으로 성막된다. 일 실시예에서, 상기 리세스 내의 상기 기판의 일부는 상기 제1 격리 구조체가 없고, 상기 제2 격리 구조체는 상기 리세스 내의 상기 기판과 접촉하고, 상기 제2 격리 구조체를 형성한 후에 상기 제2 격리 구조체의 일부는 상기 측벽 스페이서와 접촉한다. 일 실시예에서, 방법은 상기 측벽 스페이서 상에 에피택셜 영역의 제1 층의 제1 부분 및 상기 제2 격리 구조체 상에 상기 에피택셜 영역의 상기 제1 층의 제2 부분을 성막하는 단계를 포함하며, 상기 제1 부분은 상기 측벽 스페이서의 측벽과는 반대편에 곡면을 가지며, 상기 제2 부분은 상기 제2 격리 구조체와의 계면과는 반대편에 곡면을 가지고, 상기 제1 부분은 상기 제2 부분과 병합되고; 방법은 상기 에피택셜 영역의 상기 제1 층 위에 상기 에피택셜 영역의 제2 층을 성막하는 단계를 포함하고, 상기 제2 층은 상기 리세스를 충전한다.
다른 실시예의 디바이스는 제1 나노구조체, 및 해당 제1 나노구조체 위의 제2 나노구조체를 포함한다. 디바이스는 또한 상기 제2 나노구조체의 단부와 상기 제1 나노구조체의 대응하는 단부 사이에 개재된 제1 스페이서를 포함한다. 디바이스는 또한 상기 제1 나노구조체의 상기 대응하는 단부와 기판 사이에 개재된 제2 스페이서를 포함한다. 디바이스는 또한 상기 제1 나노구조체 및 상기 제2 나노구조체에 인접한 에피택셜 영역을 포함하고, 상기 에피택셜 영역은 상기 제1 스페이서, 상기 제2 나노구조체의 상기 단부, 및 상기 제1 나노구조체의 상기 대응하는 단부와 접촉한다. 디바이스는 또한 상기 에피택셜 영역 아래에 트렌치 격리 구조체를 포함하고, 상기 트렌치 격리 구조체는 제2 격리 구조체 아래에 제1 격리 구조체를 포함하고, 상기 제1 격리 구조체는 상기 기판과 접촉하고, 상기 제1 격리 구조체는 상기 제2 격리 구조체보다 낮은 k값을 가진다. 일 실시예에서, 상기 제1 격리 구조체의 산소 함량은 상기 제2 격리 구조체의 산소 함량보다 더 크다. 일 실시예에서, 상기 제1 격리 구조체 및 상기 제2 격리 구조체는 상이한 재료 원자 농도의 동일한 재료를 포함할 수 있다. 일 실시예에서, 상기 에피택셜 영역은 상기 제2 격리 구조체, 상기 제1 스페이서, 및 상기 제2 스페이서와 접촉하는 제1 층을 포함할 수 있고, 상기 제1 층은 상기 제2 격리 구조체, 상기 제1 스페이서 및 상기 제2 스페이서와의 각각의 계면과는 반대편에 곡선 표면을 가진다. 일 실시예에서, 상기 제1 격리 구조체에 대한 상기 제2 격리 구조체의 두께의 비율은 0.5:1 내지 1:1이다. 일 실시예에서, 상기 기판의 일부는 상기 제1 격리 구조체가 없고, 상기 제2 격리 구조체는 상기 제1 격리 구조체에 인접한 상기 기판과 접촉한다. 일 실시예에서, 상기 제2 격리 구조체는 상기 제2 스페이서의 측벽과 접촉한다.
이상의 설명은 당업자가 본 개시 내용의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 균등적인 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
[실시예 1]
방법으로서,
반도체 기판 위에 교번하는 제1 반도체 재료층 및 제2 반도체 재료층의 다층 스택을 형성하는 단계;
상기 다층 스택을 제1 길이 방향을 갖는 제1 핀으로 패터닝하는 단계;
상기 제1 핀 위에 제2 길이 방향을 갖는 더미 게이트 구조체를 형성하는 단계;
상기 더미 게이트 구조체에 인접해 있는 제1 리세스를 상기 제1 핀 내에 에칭하는 단계 - 상기 제1 리세스는 상기 반도체 기판 내로 연장됨 -;
상기 제1 리세스 내에 제1 k값을 갖는 제1 절연 막을 성막하는 단계;
상기 제1 절연 막 위의 상기 제1 리세스 내에 제2 k값을 갖는 제2 절연 막을 성막하는 단계 - 상기 제2 k값은 상기 제1 k값보다 큼 -; 및
상기 제2 절연 막 위의 상기 제1 리세스 내에 에피택셜 영역을 형성하는 단계
를 포함하는, 방법.
[실시예 2]
실시예 1에 있어서,
상기 제1 절연 막을 성막한 후, 상기 더미 게이트 구조체의 측벽을 따라 상기 제1 절연 막의 일부를 제거하도록 상기 제1 절연 막을 에칭하는 단계; 및
상기 제2 절연 막을 성막한 후, 상기 더미 게이트 구조체의 측벽을 따라 상기 제2 절연 막의 일부를 제거하도록 상기 제2 절연 막을 에칭하는 단계
를 더 포함하는, 방법.
[실시예 3]
실시예 2에 있어서,
상기 제2 절연 막을 에칭한 후, 상기 제1 절연 막 또는 상기 제2 절연 막의 일부가 상기 더미 게이트 구조체 위에 잔류하는 것인, 방법.
[실시예 4]
실시예 1에 있어서,
상기 제1 핀의 제1 층의 측벽을 따라 상기 제1 리세스 내에 측벽 스페이서를 형성하는 단계를 더 포함하고, 상기 에피택셜 영역을 형성하는 단계는 상기 측벽 스페이서 상에 제1 에피택셜 층을 형성하는 단계 - 상기 제1 에피택셜 층의 표면은 상기 측벽 스페이서의 측벽과는 반대편에 곡면을 가짐 - , 및 상기 제1 에피택셜 층 위에 제2 에피택셜 층을 형성하는 단계를 포함하는 것인, 방법.
[실시예 5]
실시예 4에 있어서,
상기 에피택셜 영역을 형성한 후, 상기 제2 절연 막은 상기 측벽 스페이서와의 계면을 가지는 것인, 방법.
[실시예 6]
실시예 1에 있어서,
상기 제1 핀은 상기 반도체 기판의 핀 부분 위에 상기 다층 스택의 핀 부분을 포함하며, 상기 제1 리세스는 상기 반도체 기판의 상기 핀 부분을 노출시키고, 상기 에피택셜 영역을 형성한 후, 상기 제1 절연 막은 상기 반도체 기판의 상기 핀 부분을 완전히 피복하는 것인, 방법.
[실시예 7]
실시예 1에 있어서,
상기 제1 절연 막을 성막하는 단계는 상기 제2 절연 막을 성막하는 데 사용되는 처리 온도보다 낮은 처리 온도로 수행되는 것인, 방법.
[실시예 8]
실시예 1에 있어서,
상기 제2 절연 막은 상기 제1 절연 막보다 더 조밀한 것인, 방법.
[실시예 9]
방법으로서,
기판 위에 제1 나노구조체 및 제2 나노구조체를 형성하는 단계 - 상기 제1 나노구조체 각각은 상기 제2 나노구조체 각각과 교번하며, 상기 기판, 상기 제1 나노구조체, 및 상기 제2 나노구조체는 적층되어 제1 핀을 형성함 -;
상기 제1 핀 위에 더미 게이트 구조체를 형성하는 단계;
상기 더미 게이트 구조체에 인접해 있는 리세스를 상기 제1 핀 내에 형성하는 단계 - 상기 리세스는 상기 제1 나노구조체, 상기 제2 나노구조체를 통해 계속되고 상기 기판을 노출시킴 -;
상기 리세스 내에 그리고 상기 더미 게이트 구조체 위에 제1 절연층을 성막하는 단계;
상기 리세스의 바닥에 제1 격리 구조체를 형성하도록 상기 제1 절연층을 에칭하는 단계;
상기 제1 격리 구조체 위와 상기 더미 게이트 구조체 위의 상기 리세스 내에 제2 절연층을 성막하는 단계; 및
상기 제1 격리 구조체 위에 제2 격리 구조체를 형성하도록 상기 제2 절연층을 에칭하는 단계 - 상기 제2 절연층의 에칭 저항은 상기 제1 절연층의 에칭 저항과 상이함 -
를 포함하는, 방법.
[실시예 10]
실시예 9에 있어서,
상기 제2 절연층은 상기 제1 절연층보다 더 적은 산소 함량으로 성막되는 것인, 방법.
[실시예 11]
실시예 9에 있어서,
상기 리세스 내의 상기 기판의 일부는 상기 제1 격리 구조체가 없고, 상기 제2 격리 구조체는 상기 리세스 내의 상기 기판과 접촉하는 것인, 방법.
[실시예 12]
실시예 9에 있어서,
상기 제1 나노구조체의 베이스 나노구조체의 측벽 상에 측벽 스페이서를 형성하는 단계를 더 포함하고, 상기 제2 격리 구조체를 형성한 후에 상기 제2 격리 구조체의 일부는 상기 측벽 스페이서와 접촉하는 것인, 방법.
[실시예 13]
실시예 12에 있어서,
상기 측벽 스페이서 상에 에피택셜 영역의 제1 층의 제1 부분 및 상기 제2 격리 구조체 상에 상기 에피택셜 영역의 상기 제1 층의 제2 부분을 성막하는 단계 - 상기 제1 부분은 상기 측벽 스페이서의 측벽과는 반대편에 곡면을 가지며, 상기 제2 부분은 상기 제2 격리 구조체와의 계면과는 반대편에 곡면을 가지고, 상기 제1 부분은 상기 제2 부분과 병합됨 -; 및
상기 에피택셜 영역의 상기 제1 층 위에 상기 에피택셜 영역의 제2 층을 성막하는 단계 - 상기 제2 층은 상기 리세스를 충전함 -
를 더 포함하는, 방법.
[실시예 14]
디바이스로서,
제1 나노구조체;
상기 제1 나노구조체 위의 제2 나노구조체;
상기 제2 나노구조체의 단부와 상기 제1 나노구조체의 대응하는 단부 사이에 개재된 제1 스페이서;
상기 제1 나노구조체의 상기 대응하는 단부와 기판 사이에 개재된 제2 스페이서;
상기 제1 나노구조체 및 상기 제2 나노구조체에 인접한 에피택셜 영역 - 상기 에피택셜 영역은 상기 제1 스페이서, 상기 제2 나노구조체의 상기 단부, 및 상기 제1 나노구조체의 상기 대응하는 단부와 접촉함 -; 및
상기 에피택셜 영역 아래의 트렌치 격리 구조체 - 상기 트렌치 격리 구조체는 제2 격리 구조체 아래에 제1 격리 구조체를 포함하고, 상기 제1 격리 구조체는 상기 기판과 접촉하고, 상기 제1 격리 구조체는 상기 제2 격리 구조체보다 낮은 k값을 가짐 -
를 포함하는, 디바이스.
[실시예 15]
실시예 14에 있어서,
상기 제1 격리 구조체의 산소 함량은 상기 제2 격리 구조체의 산소 함량보다 더 큰 것인, 디바이스.
[실시예 16]
실시예 14에 있어서,
상기 제1 격리 구조체 및 상기 제2 격리 구조체는 상이한 재료 원자 농도의 동일한 재료를 포함하는 것인, 디바이스.
[실시예 17]
실시예 14에 있어서,
상기 에피택셜 영역은 상기 제2 격리 구조체, 상기 제1 스페이서, 및 상기 제2 스페이서와 접촉하는 제1 층을 포함하며, 상기 제1 층은 상기 제2 격리 구조체, 상기 제1 스페이서 및 상기 제2 스페이서와의 각각의 계면과는 반대편에 곡선 표면을 가지는 것인, 디바이스.
[실시예 18]
실시예 14에 있어서,
상기 제1 격리 구조체에 대한 상기 제2 격리 구조체의 두께의 비율은 0.5:1 내지 1:1인 것인, 디바이스.
[실시예 19]
실시예 14에 있어서,
상기 기판의 일부는 상기 제1 격리 구조체가 없고, 상기 제2 격리 구조체는 상기 제1 격리 구조체에 인접한 상기 기판과 접촉하는 것인, 디바이스.
[실시예 20]
실시예 14에 있어서,
상기 제2 격리 구조체는 상기 제2 스페이서의 측벽과 접촉하는 것인, 디바이스.

Claims (10)

  1. 방법으로서,
    반도체 기판 위에 교번하는 제1 반도체 재료층 및 제2 반도체 재료층의 다층 스택을 형성하는 단계;
    상기 다층 스택을 제1 길이 방향을 갖는 제1 핀으로 패터닝하는 단계;
    상기 제1 핀 위에 제2 길이 방향을 갖는 더미 게이트 구조체를 형성하는 단계;
    상기 더미 게이트 구조체에 인접해 있는 제1 리세스를 상기 제1 핀 내에 에칭하는 단계 - 상기 제1 리세스는 상기 반도체 기판 내로 연장됨 -;
    상기 제1 리세스 내에 제1 k값을 갖는 제1 절연 막을 성막하는 단계;
    상기 제1 절연 막 위의 상기 제1 리세스 내에 제2 k값을 갖는 제2 절연 막을 성막하는 단계 - 상기 제2 k값은 상기 제1 k값보다 큼 -; 및
    상기 제2 절연 막 위의 상기 제1 리세스 내에 에피택셜 영역을 형성하는 단계
    를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 제1 절연 막을 성막한 후, 상기 더미 게이트 구조체의 측벽을 따라 상기 제1 절연 막의 일부를 제거하도록 상기 제1 절연 막을 에칭하는 단계; 및
    상기 제2 절연 막을 성막한 후, 상기 더미 게이트 구조체의 측벽을 따라 상기 제2 절연 막의 일부를 제거하도록 상기 제2 절연 막을 에칭하는 단계
    를 더 포함하는, 방법.
  3. 제2항에 있어서,
    상기 제2 절연 막을 에칭한 후, 상기 제1 절연 막 또는 상기 제2 절연 막의 일부가 상기 더미 게이트 구조체 위에 잔류하는 것인, 방법.
  4. 제1항에 있어서,
    상기 제1 핀의 제1 층의 측벽을 따라 상기 제1 리세스 내에 측벽 스페이서를 형성하는 단계를 더 포함하고, 상기 에피택셜 영역을 형성하는 단계는 상기 측벽 스페이서 상에 제1 에피택셜 층을 형성하는 단계 - 상기 제1 에피택셜 층의 표면은 상기 측벽 스페이서의 측벽과는 반대편에 곡면을 가짐 - , 및 상기 제1 에피택셜 층 위에 제2 에피택셜 층을 형성하는 단계를 포함하는 것인, 방법.
  5. 제4항에 있어서,
    상기 에피택셜 영역을 형성한 후, 상기 제2 절연 막은 상기 측벽 스페이서와의 계면을 가지는 것인, 방법.
  6. 제1항에 있어서,
    상기 제1 핀은 상기 반도체 기판의 핀 부분 위에 상기 다층 스택의 핀 부분을 포함하며, 상기 제1 리세스는 상기 반도체 기판의 상기 핀 부분을 노출시키고, 상기 에피택셜 영역을 형성한 후, 상기 제1 절연 막은 상기 반도체 기판의 상기 핀 부분을 완전히 피복하는 것인, 방법.
  7. 제1항에 있어서,
    상기 제1 절연 막을 성막하는 단계는 상기 제2 절연 막을 성막하는 데 사용되는 처리 온도보다 낮은 처리 온도로 수행되는 것인, 방법.
  8. 제1항에 있어서,
    상기 제2 절연 막은 상기 제1 절연 막보다 더 조밀한 것인, 방법.
  9. 방법으로서,
    기판 위에 제1 나노구조체 및 제2 나노구조체를 형성하는 단계 - 상기 제1 나노구조체 각각은 상기 제2 나노구조체 각각과 교번하며, 상기 기판, 상기 제1 나노구조체, 및 상기 제2 나노구조체는 적층되어 제1 핀을 형성함 -;
    상기 제1 핀 위에 더미 게이트 구조체를 형성하는 단계;
    상기 더미 게이트 구조체에 인접해 있는 리세스를 상기 제1 핀 내에 형성하는 단계 - 상기 리세스는 상기 제1 나노구조체, 상기 제2 나노구조체를 통해 계속되고 상기 기판을 노출시킴 -;
    상기 리세스 내에 그리고 상기 더미 게이트 구조체 위에 제1 절연층을 성막하는 단계;
    상기 리세스의 바닥에 제1 격리 구조체를 형성하도록 상기 제1 절연층을 에칭하는 단계;
    상기 제1 격리 구조체 위와 상기 더미 게이트 구조체 위의 상기 리세스 내에 제2 절연층을 성막하는 단계; 및
    상기 제1 격리 구조체 위에 제2 격리 구조체를 형성하도록 상기 제2 절연층을 에칭하는 단계 - 상기 제2 절연층의 에칭 저항은 상기 제1 절연층의 에칭 저항과 상이함 -
    를 포함하는, 방법.
  10. 디바이스로서,
    제1 나노구조체;
    상기 제1 나노구조체 위의 제2 나노구조체;
    상기 제2 나노구조체의 단부와 상기 제1 나노구조체의 대응하는 단부 사이에 개재된 제1 스페이서;
    상기 제1 나노구조체의 상기 대응하는 단부와 기판 사이에 개재된 제2 스페이서;
    상기 제1 나노구조체 및 상기 제2 나노구조체에 인접한 에피택셜 영역 - 상기 에피택셜 영역은 상기 제1 스페이서, 상기 제2 나노구조체의 상기 단부, 및 상기 제1 나노구조체의 상기 대응하는 단부와 접촉함 -; 및
    상기 에피택셜 영역 아래의 트렌치 격리 구조체 - 상기 트렌치 격리 구조체는 제2 격리 구조체 아래에 제1 격리 구조체를 포함하고, 상기 제1 격리 구조체는 상기 기판과 접촉하고, 상기 제1 격리 구조체는 상기 제2 격리 구조체보다 낮은 k값을 가짐 -
    를 포함하는, 디바이스.
KR1020230057135A 2022-05-11 2023-05-02 언더 에피택시 격리 구조체 KR20230158405A (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202263364499P 2022-05-11 2022-05-11
US63/364,499 2022-05-11
US17/871,403 US20230369428A1 (en) 2022-05-11 2022-07-22 Under epitaxy isolation structure
US17/871,403 2022-07-22

Publications (1)

Publication Number Publication Date
KR20230158405A true KR20230158405A (ko) 2023-11-20

Family

ID=88510474

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020230057135A KR20230158405A (ko) 2022-05-11 2023-05-02 언더 에피택시 격리 구조체

Country Status (3)

Country Link
US (1) US20230369428A1 (ko)
KR (1) KR20230158405A (ko)
DE (1) DE102023105387A1 (ko)

Also Published As

Publication number Publication date
DE102023105387A1 (de) 2023-11-16
US20230369428A1 (en) 2023-11-16

Similar Documents

Publication Publication Date Title
KR102447653B1 (ko) 트랜지스터의 게이트 구조와 그 형성 방법
US20230387246A1 (en) Methods of forming gate structures with uniform gate length
US11942523B2 (en) Semiconductor devices and methods of forming the same
US20220352371A1 (en) Semiconductor Device and Method
US20240177998A1 (en) Transistor Gate Structure and Method of Forming
US20240154016A1 (en) Transistor Gates and Methods of Forming
US11145746B2 (en) Semiconductor device and method
US20220359654A1 (en) Methods of Forming Semiconductor Devices Including Gate Barrier Layers
US11908893B2 (en) Semiconductor device and method of forming the same
US20220336636A1 (en) Semiconductor Device and Method
TW202143300A (zh) 半導體裝置及其製造方法
US20230369428A1 (en) Under epitaxy isolation structure
KR102669042B1 (ko) 소스/드레인 영역들 및 그 형성 방법들
US11901439B2 (en) Semiconductor device and method
US20230064457A1 (en) Nanostructure Device and Method of Forming Thereof
US20230027789A1 (en) Semiconductor Devices and Methods of Forming the Same
US20230378261A1 (en) Semiconductor Device and Method of Forming Same
US20230261045A1 (en) Semiconductor Device Including Air Spacer and Method of Manufacture
US20240113164A1 (en) Film modification for gate cut process
US20230317859A1 (en) Transistor gate structures and methods of forming thereof
US20220392998A1 (en) Semiconductor gates and methods of forming the same
US20230069421A1 (en) Semiconductor Device and Methods of Manufacture
TW202410163A (zh) 奈米結構場效電晶體及其製造方法
CN116779545A (zh) 外延下隔离结构
KR20220113232A (ko) 소스/드레인 영역들 및 그 형성 방법들