CN116598348A - 半导体器件和制造半导体器件的方法 - Google Patents

半导体器件和制造半导体器件的方法 Download PDF

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Abstract

本公开涉及半导体器件和制造半导体器件的方法。半导体器件包括：半导体衬底；一组垂直堆叠的纳米结构，位于半导体衬底之上；第一源极/漏极区域；以及第二源极/漏极区域，其中，一组垂直堆叠的纳米结构沿第一截面延伸在第一源极/漏极区域和第二源极/漏极区域之间。该器件还包括：栅极结构，沿第二截面包围一组垂直堆叠的纳米结构。第二截面沿栅极结构的纵轴线。栅极结构包括：栅极电介质，包围一组垂直堆叠的纳米结构中的每个纳米结构；第一金属碳化物层，位于栅极电介质之上；以及栅极填充材料，位于第一金属碳化物层之上。第一金属碳化物层包括Ce、Hf、V、Nb、Sc、Y或Mo。

Description

半导体器件和制造半导体器件的方法
相关申请的交叉引用
本申请要求于2022年3月29日提交的第63/362,053号美国临时专利申请的权益，该申请通过引用并入本文。
技术领域
本公开总体涉及半导体器件和制造半导体器件的方法。
背景技术
半导体器件被用于各种电子应用中，例如，个人计算机、蜂窝电话、数码相机、以及其他电子设备。半导体器件通常通过以下方式来制造：在半导体衬底之上顺序地沉积材料的绝缘层或电介质层、导电层和半导体层，并使用光刻对各个材料层进行图案化，以在其上形成电路组件和元件。
半导体行业通过不断减小最小特征尺寸来不断提高各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多的组件集成到给定区域中。然而，随着最小特征尺寸的减小，出现了需要解决的附加问题。
发明内容
根据本公开的一个实施例，提供了一种半导体器件，包括：半导体衬底；一组垂直堆叠的纳米结构，位于所述半导体衬底之上；第一源极/漏极区域；第二源极/漏极区域，其中，所述一组垂直堆叠的纳米结构沿第一截面在所述第一源极/漏极区域和所述第二源极/漏极区域之间延伸；以及栅极结构，沿第二截面包围所述一组垂直堆叠的纳米结构，其中，所述第二截面是沿所述栅极结构的纵轴线的，其中，所述栅极结构包括：栅极电介质，包围所述一组垂直堆叠的纳米结构中的每个纳米结构；第一金属碳化物层，位于所述栅极电介质之上，其中，所述第一金属碳化物层包括Ce、 Hf、V、Nb、Sc、Y或Mo；以及栅极填充材料，位于所述第一金属碳化物层之上。
根据本公开的另一实施例，提供了一种半导体器件，包括：多个沟道区域；第一源极/漏极区域，包括第一半导体材料层和位于所述第一半导体材料层之上的第二半导体材料，其中，所述第一半导体材料层的表面是弯曲的；第二源极/漏极区域，其中，所述多个沟道区域在所述第一源极/漏极区域和所述第二源极/漏极区域之间延伸；以及栅极结构，围绕所述多个沟道区域中的每个沟道区域，其中，所述栅极结构包括：栅极电介质；第一金属氮化物层，位于所述栅极电介质之上；第一金属碳化物层，位于所述第一金属氮化物层之上，其中，所述第一金属碳化物层的金属元素为 Ce、Hf、V、Nb、Sc、Y或Mo；以及栅极填充材料，位于所述第一金属碳化物层之上。
根据本公开的另一实施例，提供了一种制造半导体器件的方法，包括：在半导体鳍的侧壁之上以及沿半导体鳍的侧壁沉积高k栅极电介质层；在所述高k栅极电介质层之上沉积第一功函数金属，其中，沉积第一功函数金属包括使第一含碳前体和第一含金属前体流动，其中，所述第一含金属前体包括Ce、Hf、V、Nb、Sc、Y或Mo；以及在所述第一功函数金属上沉积填充金属。
附图说明
在结合附图阅读时，可以通过下面的具体描述来最佳地理解本公开的各方面。应当注意，根据该行业的标准惯例，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
图1示出了根据一些实施例的三维视图中的纳米结构场效应晶体管 (nano-FET)的示例。
图2、图3、图4、图5、图6A、图6B、图7A、图7B、图8A、图8B、图9A、图9B、图10A、图10B、图11A、图11B、图11C、图 12A、图12B、图12C、图12D、图13A、图13B、图13C、图14A、图 14B、图15A、图15B、图16A、图16B、图17A、图17B、图17C、图 18A、图18B、图19A、图19B、图19C、图19D、图20A、图20B、图 20C、图20D、图21A、图21B、图21C、图21D、图22A、图22B、图 22C、图23A、图23B、图23C、图24A、图24B和图24C是根据一些实施例的在制造nano-FET中的中间阶段的截面图。
图25A、图25B和图25C是根据一些实施例的nano-FET的截面图。
图26A、图26B和图26C是根据一些实施例的nano-FET的截面图。
图27A、图27B和图27C是根据一些实施例的nano-FET的截面图。
图28A、图28B和图28C是根据一些实施例的nano-FET的截面图。
图29是根据一些实施例的nano-FET的截面图。
具体实施方式
下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅是示例而不意在进行限制。例如，在下面的描述中，在第二特征上方或之上形成第一特征可包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个示例中重复参考数字和/或字母。该重复是出于简单和清楚的目的，并且其本身不指示所讨论的各种实施例和/或配置之间的关系。
此外，本文可使用空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可被相应地解释。
本文中的各种实施例包括具有功函数金属层的栅极结构，该功函数金属层包括金属碳化物。例如，金属碳化物可以包括Ce1-yCy、Hf1-yCy、V1-yCy、Nb1-yCy、Sc1-yCy、Y1-yCy、Hf1-yCy、或Mo1-yCy，其中，y是满足 0＜y＜1的数。在一些实施例中，金属碳化物层可以排他地用作栅极结构中的功函数金属。在一些实施例中，金属碳化物层可以与一种或多种其他功函数金属(例如，一种或多种金属氮化物层和/或金属碳化物层)组合使用，以在栅极结构中提供多个功函数金属层。使用不同的金属碳化物作为功函数金属的结果是，可以更精确地实现功函数调试。
以下在特定上下文中描述了包括nano-FET的管芯的实施例。然而，各种实施例可以被应用于包括其他类型的用于替代nano-FET或与nano- FET结合的晶体管(例如，鳍式场效应晶体管(FinFET)、或平面晶体管等)的管芯。
图1示出了根据一些实施例的三维视图中的nano-FET(例如，纳米线 FET、纳米片FET(Nano-FET)等)的示例。nano-FET包括纳米结构55 (例如，纳米片或纳米线等)，纳米结构55位于衬底50(例如，半导体衬底)上的鳍66之上，其中，纳米结构55充当nano-FET的沟道区域。纳米结构55可以包括p型纳米结构、n型纳米结构、或其组合。隔离区域 68设置在相邻的鳍66之间，鳍66可以从相邻的隔离区域68之间突出，并高于这些相邻的隔离区域68。尽管隔离区域68被描述/示出为与衬底50 分离，但是如本文所使用的，术语“衬底”可以仅指半导体衬底，或者可以指半导体衬底和隔离区域的组合。此外，尽管鳍66的底部部分被示出为与衬底50是单一连续材料，但鳍66的底部部分和/或衬底50可以包括单一材料或多种材料。在本文中，鳍66指在相邻的隔离区域68之间延伸的部分。
栅极电介质层100位于鳍66的顶表面之上，并且是沿着纳米结构55 的顶表面、侧壁和底表面的。栅极电极102位于栅极电介质层100之上。外延源极/漏极区域92设置在鳍66上，位于栅极电介质层100和栅极电极 102的相反侧。
图1还示出了在后面的附图中使用的参考截面。截面A-A’是沿栅极电极102的纵轴线的，并且沿例如与于nano-FET的外延源极/漏极区域92 之间的电流流动方向垂直的方向。截面B-B’垂直于截面A-A'，平行于 nano-FET的鳍66的纵轴线，并且沿例如nano-FET的外延源极/漏极区域 92之间的电流流动方向。截面C-C’平行于截面A-A'，并延伸穿过nano-FET的外延源极/漏极区域。为了清楚起见，后续附图参考这些参考截面。
在使用后栅极工艺(gate-last process)形成nano-FET的背景下讨论本文的一些实施例。在其他实施例中，可以使用先栅极工艺(gate-first process)。此外，一些实施例考虑了在平面器件(例如，平面FET或鳍式场效应晶体管(FinFET))中使用的各方面。
图2至图24C是根据一些实施例的在制造nano-FET中的中间阶段的截面图。图2至图5、图6A、图13A、图14A、图15A、图16A、图 17A、图18A、图19A、图19C、图19D、图20A、图21A、图21C、图 21D、图22A、图23A和图24A示出了图1中所示的参考截面A-A'。图 6B、图7B、图8B、图9B、图10B、图11B、图11C、图12B、图12D、图13B、图14B、图15B、图16B、图17B、图17C、图18B、图19B、图 20B、图21B、图22B、图23B和图24B示出了图1中所示的参考截面B- B'。图7A、图8A、图9A、图10A、图11A、图12A、图12C、图13C、图22C、图23C和图24C示出了图1中所示的参考截面C-C’。
在图2中，提供衬底50。衬底50可以是半导体衬底，例如，体半导体或绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，掺杂有p 型掺杂剂或n型掺杂剂)，或者可以是未掺杂的。衬底50可以是晶圆，例如，硅晶圆。通常，SOI衬底是形成在绝缘体层上的半导体材料层。绝缘体层可以是例如埋置氧化物(BOX)层或氧化硅层等。绝缘体层设置在衬底上，衬底通常是硅衬底或玻璃衬底。还可以使用其他衬底，例如，多层衬底或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、和/或磷砷化镓铟；或前述项的组合。
衬底50具有n型区域50N和p型区域50P。n型区域50N可以用于形成诸如NMOS晶体管之类的n型器件，例如，n型nano-FET。p型区域50P可以用于形成诸如PMOS晶体管之类的p型器件，例如，p型nano- FET。n型区域50N可以与p型区域50P实体分离(如分隔符20所示)，并且可以在n型区域50N和p型区域50P之间设置任何数量的器件特征 (例如，其他有源器件、掺杂区域、隔离结构等)。尽管示出了一个n型区域50N和一个p型区域50P，但是可以提供任何数量的n型区域50N和 p型区域50P。
此外，在图2中，在衬底50之上形成多层堆叠64。多层堆叠64包括第一半导体层51A-C(统称为第一半导体层51)和第二半导体层53A-C (统称为第二半导体层53)的交替层。出于说明目的，如下面更详细地讨论的，在p型区域50P中，第二半导体层53将被去除，第一半导体层51 将被图案化，以形成nano-FET的沟道区域。此外，在n型区域50N中，第一半导体层51将被去除，第二半导体层53将被图案化，以形成nano- FET的沟道区域。然而，在一些实施例中，在p型区域50P中，第一半导体层51可以被去除，第二半导体层53可以被图案化，以形成nano-FET 的沟道区域；在n型区域50N中，第二半导体层53可以被去除，第一半导体层51可以被图案化，以形成nano-FET的沟道区域。
在其他实施例中，在n型区域50N和p型区域50P两者中，第一半导体层51可以被去除，第二半导体层53可以被图案化，以形成nano-FET 的沟道区域。在其他实施例中，在n型区域50N和p型区域50P两者中，第二半导体层53可以被去除，第一半导体层51可以被图案化，以形成 nano-FET的沟道区域。在这样的实施例中，n型区域50N和p型区域50P 两者中的沟道区域可以具有相同的材料成分(例如，硅或另外的半导体材料)并且可以同时形成。例如，图25A、图25B和图25C示出了由这种p 型区域50P和n型区域50N两者中的沟道区域都包括硅的实施例获得的结构。
出于示出的目的，多层堆叠64被示出为包括三层第一半导体层51和三层第二半导体层53。在一些实施例中，多层堆叠64可以包括任何数量的第一半导体层51和第二半导体层53。可以使用诸如化学气相沉积 (CVD)、原子层沉积(ALD)、气相外延(VPE)、分子束外延(MBE)等之类的工艺，来外延生长多层堆叠64的每一层。在各种实施例中，第一半导体层51可以由适合于p型nano-FET的第一半导体材料形成，例如，硅锗等，第二半导体层53可以由适合于n型nano-FET的第二半导体材料形成，例如，硅、碳化硅等。出于示出的目的，多层堆叠64 被示出为具有适合于p型nano-FET的最底层半导体层。在一些实施例中，多层堆叠64可以被形成为使得最底层是适合于n型nano-FET的半导体层。
第一半导体材料和第二半导体材料可以是相对于彼此具有高蚀刻选择性的材料。这样，在n型区域50N中，可以对第一半导体材料的第一半导体层51进行去除而不会明显去除第二半导体材料的第二半导体层53，从而允许对第二半导体层53进行图案化，以形成n型nano-FET的沟道区域。类似地，在p型区域50P中，可以对第二半导体材料的第二半导体层53进行去除而不会明显去除第一半导体材料的第一半导体层51，从而允许对第一半导体层51进行图案化，以形成p型nano-FET的沟道区域。
现在参考图3，根据一些实施例，在衬底50中形成鳍66，并且在多层堆叠64中形成纳米结构55。在一些实施例中，可以通过在多层堆叠64 和衬底50中蚀刻沟槽，来分别在多层堆叠64和衬底50中形成纳米结构 55和鳍66。该蚀刻可以是任何可接受的蚀刻工艺，例如，反应离子蚀刻 (RIE)、中性束蚀刻(NBE)等、或其组合。蚀刻可以是各向异性的。通过蚀刻多层堆叠64形成纳米结构55还可以从第一半导体层51限定出第一纳米结构52A-C(统称为第一纳米结构52)，并且从第二半导体层53 限定出第二纳米结构54A-C(统称为第二纳米结构54)。第一纳米结构 52和第二纳米结构54可以进一步被统称为纳米结构55。
可以通过任何合适的方法来图案化鳍66和纳米结构55。例如，可以使用一种或多种光刻工艺(包括双重图案化工艺或多重图案化工艺)来图案化鳍66和纳米结构55。通常，双重图案化工艺或多重图案化工艺将光刻工艺和自对准工艺相结合，从而允许创建例如间距小于使用单个直接光刻工艺能够获得的间距的图案。例如，在一个实施例中，在衬底之上形成牺牲层，并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩下的间隔件来图案化鳍66。
出于示出的目的，图3示出了n型区域50N和p型区域50P中的鳍66 具有基本相等的宽度。在一些实施例中，n型区域50N中的鳍66的宽度可以比p型区域50P中的鳍66的宽度更大或更小。此外，虽然每个鳍66和每个纳米结构55都被示出为具有整体一致的宽度，但是在其他实施例中，鳍66和/或纳米结构55可以具有渐缩的侧壁，以使得每个鳍66和/或每个纳米结构55的宽度在朝向衬底50的方向上连续增加。在这样的实施例中，每个纳米结构55可以具有不同的宽度并且形状为梯形。
在图4中，与鳍66相邻地形成浅沟槽隔离(STI)区域68。可以通过在相邻的鳍66之间在衬底50、鳍66和纳米结构55之上沉积绝缘材料来形成STI区域68。绝缘材料可以是氧化物(例如，氧化硅)、氮化物或其组合等，并且可以通过高密度等离子体CVD(HDP-CVD)、可流动CVD (FCVD)或者其组合等来形成。可以使用通过任何可接受的工艺形成的其他绝缘材料。在示出的实施例中，绝缘材料是通过FCVD工艺形成的氧化硅。一旦形成了绝缘材料，就可以执行退火工艺。在一个实施例中，绝缘材料被形成为使得过量的绝缘材料覆盖纳米结构55。尽管该绝缘材料被示出为单个层，但一些实施例可以使用多个层。例如，在一些实施例中，可以首先沿衬底50、鳍66和纳米结构55的表面形成衬垫(未单独示出)。此后，可以在衬垫之上形成例如上述讨论的填充材料。
然后，对绝缘材料应用去除工艺，以去除纳米结构55之上的过量的绝缘材料。在一些实施例中，可以使用诸如化学机械抛光(CMP)、回蚀刻工艺、其组合等之类的平坦化工艺。平坦化工艺使纳米结构55暴露，以使得在平坦化工艺完成之后，纳米结构55的顶表面和绝缘材料的顶表面齐平。
然后使绝缘材料凹陷以形成STI区域68。绝缘材料被凹陷为使得n型区域50N和p型区域50P中的鳍66的上部部分从相邻的STI区域68之间突出。此外，STI区域68的顶表面可以具有平坦表面(如图所示)、凸表面、凹表面(例如，碟形)、或其组合。STI区域68的顶表面可以通过适当的蚀刻而形成为平坦的、凸的和/或凹的。STI区域68可以使用可接受的蚀刻工艺进行凹陷，例如，对绝缘材料的材料具有选择性的蚀刻工艺 (例如，以比蚀刻鳍66和纳米结构55的材料更快的速率来蚀刻绝缘材料的材料)。例如，可以使用氧化去除工艺，例如，使用稀氢氟(dHF)酸的氧化去除工艺。
上文关于图2至图4描述的工艺仅是可以如何形成鳍66和纳米结构 55的一个示例。在一些实施例中，可以使用掩模和外延生长工艺来形成鳍 66和/或纳米结构55。例如，可以在衬底50的顶表面之上形成电介质层，并且可以穿过电介质层蚀刻沟槽以暴露下面的衬底50。可以在沟槽中外延生长外延结构，并且可以使电介质层凹陷，使得外延结构相对于电介质层突出以形成鳍66和/或纳米结构55。外延结构可以包括上面讨论的交替的半导体材料，例如，第一半导体材料和第二半导体材料。在外延生长外延结构的一些实施例中，可以在生长期间对外延生长的材料进行原位掺杂，这可以避免之前和/或之后的注入，但还可以一起使用原位掺杂和注入掺杂。
此外，仅出于示出的目的，第一半导体层51(和所得的纳米结构 52)和第二半导体层53(和所得的纳米结构54)在本文中被图示和讨论为在p型区域50P和n型区域50N中包括相同的材料。关于这一点，在一些实施例中，第一半导体层51和第二半导体层53中的一者或两者可以在 p型区域50P和n型区域50N中是不同的材料或以不同的顺序形成在p型区域50P和n型区域50N中。
此外，在图4中，可以在鳍66、纳米结构55和/或STI区域68中形成适当的阱(未单独示出)。在具有不同阱类型的实施例中，可以使用光致抗蚀剂或其他掩模(未单独示出)来实现n型区域50N和p型区域50P的不同注入步骤。例如，可以在n型区域50N和p型区域50P中的鳍66和 STI区域68之上形成光致抗蚀剂。光致抗蚀剂被图案化以使p型区域50P 暴露。光致抗蚀剂可以通过使用旋涂技术而形成，并且可以使用可接受的光刻技术被图案化。一旦光致抗蚀剂被图案化，就在p型区域50P中进行 n型杂质注入，并且光致抗蚀剂可以用作掩模以基本上防止n型杂质被注入到n型区域50N中。n型杂质可以是注入到该区域中的磷、砷、锑等，其浓度范围为约1013原子/cm3至约1014原子/cm3。在注入之后，去除光致抗蚀剂，例如，通过可接受的灰化工艺来去除。
在对p型区域50P进行注入之后或之前，在p型区域50P和n型区域 50N中的鳍66、纳米结构55和STI区域68之上形成光致抗蚀剂或其他掩模(未单独示出)。光致抗蚀剂被图案化以使n型区域50N暴露。光致抗蚀剂可以通过使用旋涂技术而形成，并且可以使用可接受的光刻技术被图案化。一旦光致抗蚀剂被图案化，就可以在n型区域50N中执行p型杂质注入，并且光致抗蚀剂可以用作掩模以基本上防止p型杂质被注入到p型区域50P中。p型杂质可以是注入到该区域中的硼、氟化硼、铟等，其浓度范围为约1013原子/cm3至约1014原子/cm3。在注入之后，去除光致抗蚀剂，例如，通过可接受的灰化工艺来去除。
在对n型区域50N和p型区域50P进行了注入之后，可以执行退火以修复注入损伤并激活所注入的p型杂质和/或n型杂质。在一些实施例中，外延鳍的生长材料可以在生长期间被原位掺杂，这可以避免注入，但可以一起使用原位掺杂和注入掺杂。
在图5中，在鳍66和/或纳米结构55上形成虚设电介质层70。虚设电介质层70可以是例如氧化硅、氮化硅或其组合等，并且虚设电介质层70 可以使用可接受的技术来沉积或热生长。在虚设电介质层70之上形成虚设栅极层72，并在虚设栅极层72之上形成掩模层74。可以在虚设电介质层70之上沉积虚设栅极层72，虚设栅极层72然后被平坦化，例如，通过CMP被平坦化。可以在虚设栅极层72之上沉积掩模层74。虚设栅极层72 可以是导电或非导电材料，并且可以从包括以下项的组中选择：非晶硅、多晶硅(polysilicon)、多晶硅锗(多晶SiGe)、金属氮化物、金属硅化物、金属氧化物和金属。虚设栅极层72可以通过物理气相沉积 (PVD)、CVD、溅射沉积、或用于沉积所选材料的其他技术来沉积。虚设栅极层72可以由相对于隔离区域的蚀刻具有高蚀刻选择性的其他材料制成。掩模层74可以包括例如氮化硅或氮氧化硅等。在该示例中，跨n 型区域50N和p型区域50P形成了单个虚设栅极层72和单个掩模层74。应注意，仅出于示出的目的，虚设电介质层70被出示为仅覆盖鳍66和纳米结构55。在一些实施例中，虚设电介质层70可以被沉积为使得虚设电介质层70覆盖STI区域68，使得虚设电介质层70在虚设栅极层72和STI 区域68之间延伸。
图6A至图24C示出了在制造实施例器件中的各种附加步骤。图6A、图7A、图8A、图9A、图10A、图11A、图12A、图12C、图13A、图 13C、图14A、图15A、图22C、图23C和图24C示出了区域50N或区域 50P中的特征。在图6A和图6B中，可以使用可接受的光刻和蚀刻技术对掩模层74(参见图5)进行图案化以形成掩模78。然后可以将掩模78的图案转移到虚设栅极层72和虚设电介质层70，以分别形成虚设栅极76和虚设栅极电介质71。虚设栅极76覆盖鳍66的相应的沟道区域。掩模78 的图案可以用于将每个虚设栅极76与相邻的虚设栅极76实体分离。虚设栅极76还可以具有与相应的鳍66的长度方向基本上垂直的长度方向。
在图7A和图7B中，分别在图6A和图6B中所示的结构之上形成第一间隔件层80和第二间隔件层82。随后第一间隔件层80和第二间隔件层 82被图案化，以充当用于形成自对准源极/漏极区域的间隔件。在图7A和图7B中，第一间隔件层80形成在STI区域68的顶表面上，鳍66、纳米结构55和掩模78的顶表面和侧壁上，以及虚设栅极76和虚设栅极电介质 71的侧壁上。在第一间隔件层80之上沉积第二间隔件层82。第一间隔件层80可以使用诸如热氧化或通过CVD、ALD进行沉积之类的技术，由氧化硅、氮化硅、或氧氮化硅等形成。第二间隔件层82可以由具有与第一间隔件层80的材料不同的蚀刻速率的材料形成，例如，氧化硅、氮化硅或氮氧化硅等，并且第二间隔件层82可以通过CVD或ALD等来沉积。
在形成第一间隔件层80之后并且在形成第二间隔件层82之前，可以执行对轻掺杂的源极/漏极(LDD)区域(未单独示出)的注入。在具有不同器件类型的实施例中，类似于上面在图4中讨论的注入，可以在n型区域50N之上形成掩模(例如，光致抗蚀剂)，同时使p型区域50P暴露，并且可以将适当类型(例如，p型)的杂质注入到p型区域50P中的暴露的鳍66和纳米结构55中。然后可以去除掩模。随后，可以在p型区域50P之上形成掩模(例如，光致抗蚀剂)，同时使n型区域50N暴露，并且可以将适当类型(例如，n型)的杂质注入到n型区域50N中的暴露的鳍66和纳米结构55中。然后可以去除掩模。n型杂质可以是前面讨论的任何n型杂质，并且p型杂质可以是前面讨论的任何p型杂质。轻掺杂的源极/漏极区域可以具有1015原子/cm3至约1019原子/cm3的杂质浓度范围。可以使用退火来修复注入损伤并且激活所注入的杂质。
在图8A和图8B中，第一间隔件层80和第二间隔件层82被蚀刻以分别形成第一间隔件81和第二间隔件83。如将在下面更详细地讨论的，第一间隔件81和第二间隔件83用于自对准随后形成的源极/漏极区域，并且用于在后续工艺期间保护鳍66和/或纳米结构55的侧壁。可以使用合适的蚀刻工艺来蚀刻第一间隔件层80和第二间隔件层82，例如，各向同性蚀刻工艺(例如，湿法蚀刻工艺)、或各向异性蚀刻工艺(例如，干法蚀刻工艺)等。在一些实施例中，第二间隔件层82的材料具有与第一间隔件层80的材料不同的蚀刻速率，使得当图案化第二间隔件层82时第一间隔件层80可以充当蚀刻停止层，并且使得当图案化第一间隔件层80时第二间隔件层82可以充当掩模。例如，可以使用各向异性蚀刻工艺来蚀刻第二间隔件层82，其中第一间隔件层80充当蚀刻停止层。第二间隔件层82 的剩余部分形成第二间隔件83，如图8A中所示。此后，当蚀刻第一间隔件层80的暴露部分时，第二间隔件83充当掩模，从而形成第一间隔件 81，如图8A中所示。
如图8A中所示，第一间隔件81和第二间隔件83设置在鳍66的侧壁和/或纳米结构55的侧壁上。如图8B中所示，在一些实施例中，可以从与掩模78、虚设栅极76和虚设栅极电介质71相邻的第一间隔件层80之上去除第二间隔件层82，并且第一间隔件81设置在掩模78的侧壁、虚设栅极76的侧壁和虚设栅极电介质71的侧壁上。在其他实施例中，第二间隔件层82的一部分可以保留在与掩模78、虚设栅极76和虚设栅极电介质 71相邻的第一间隔件层80之上。
应注意，以上公开内容总体地描述了形成间隔件和LDD区域的工艺。还可以使用其他工艺和顺序。例如，可以使用更少或更多的间隔件，可以使用不同的步骤顺序(例如，可以在沉积第二间隔件层82之前对第一间隔件81进行图案化)，以及可以形成和去除附加的间隔件等。此外，可以使用不同的结构和步骤来形成n型器件和p型器件。
在图9A和图9B中，根据一些实施例，在鳍66、纳米结构55和衬底 50中形成第一凹部86。随后在第一凹部86中形成外延源极/漏极区域。第一凹部86可以延伸穿过第一纳米结构52和第二纳米结构54，并且进入衬底50。如图9A中所示，STI区域68的顶表面可以与第一凹部86的底表面齐平。在各种实施例中，可以蚀刻鳍66使得第一凹部86的底表面被设置为低于STI区域68的顶表面。可以通过使用诸如RIE、NBE之类的各向异性蚀刻工艺来蚀刻鳍66、纳米结构55和衬底50以形成第一凹部 86。在用于形成第一凹部86的蚀刻工艺期间，第一间隔件81、第二间隔件83和掩模78掩蔽鳍66、纳米结构55和衬底50的一部分。可以使用单次蚀刻工艺或多次蚀刻工艺，来蚀刻纳米结构55和/或鳍66的各层。可以使用定时蚀刻工艺以在第一凹部86达到期望的深度之后，停止对第一凹部86的蚀刻。
在图10A和图10B中，在n型区域50N中，蚀刻多层堆叠64的由第一半导体材料(例如，第一纳米结构52)形成的层的由第一凹部86暴露的部分侧壁，以形成侧壁凹部88；在p型区域50P中，蚀刻多层堆叠64 的由第二半导体材料(例如，第二纳米结构54)形成的层的由第一凹部 86暴露的部分侧壁，以形成侧壁凹部88。尽管在图10B中，在侧壁凹部 88中的第一纳米结构52的侧壁和第二纳米结构54的侧壁被示出为直的，但是这些侧壁可以是凹的或凸的。可以使用各向同性蚀刻工艺(例如，湿法蚀刻工艺等)来蚀刻侧壁。在使用对第一半导体材料具有选择性的蚀刻剂来蚀刻第一纳米结构52时，p型区域50P可以使用掩模(未示出)来保护，以使得在n型区域50N中，第二纳米结构54和衬底50相对于第一纳米结构52保持为相对未蚀刻。类似地，在使用对第二半导体材料具有选择性的蚀刻剂来蚀刻第二纳米结构54时，n型区域50N可以使用掩模(未示出)来保护，以使得在p型区域50P中，第一纳米结构52和衬底50相对于第二纳米结构54保持为相对未蚀刻。在第一纳米结构52包括例如锗硅并且第二纳米结构54包括例如硅或碳化硅的实施例中，在n型区域50N 中，可以使用利用四甲基氢氧化铵(TMAH)、氢氧化铵(NH4OH)等的干法蚀刻工艺，来蚀刻第一纳米结构52的侧壁；在p型区域50P中，可以使用利用氟化氢或其他氟基蚀刻剂等的湿法蚀刻工艺或干法蚀刻工艺，来蚀刻第二纳米结构54的侧壁。
在图11A至图11C中，在侧壁凹部88中形成第一内部间隔件90。可以通过在图10A和图10B中所示的结构之上沉积内部间隔件层(未单独示出)来形成第一内部间隔件90。第一内部间隔件90用作随后形成的源极/ 漏极区域和栅极结构之间的隔离特征。如以下将更详细讨论的，源极/漏极区域将形成在凹部86中，而n型区域50N中的第一纳米结构52和p型区域50P中的第二纳米结构54将被相应的栅极结构替代。
可以通过诸如CVD或ALD之类的共形沉积工艺来沉积内部间隔件层。内部间隔件层可以包括诸如氮化硅或氮氧化硅之类的材料，但可以使用任何合适的材料，例如，k值小于约3.5的低介电常数(低k)材料。然后可以各向异性地蚀刻内部间隔件层以形成第一内部间隔件90。尽管第一内部间隔件90的外侧壁被示出为在n型区域50N中与第二纳米结构54的侧壁齐平并且在p型区域50P中与第一纳米结构52的侧壁齐平，但是，第一内部间隔件90的外侧壁可以分别延伸超过第二纳米结构54和/或第一纳米结构52的侧壁、或从第二纳米结构54和/或第一纳米结构52的侧壁凹陷。
此外，尽管在图11B中，第一内部间隔件90的外侧壁被示出为是直的，但是第一内部间隔件90的外侧壁可以是凹的或凸的。作为示例，图 11C示出了以下实施例：在n型区域50N中，第一纳米结构52的侧壁是凹的，第一内部间隔件90的外侧壁是凹的，并且第一内部间隔件90相对于第二纳米结构54的侧壁凹陷。还示出的是以下实施例：在p型区域50P 中，第二纳米结构54的侧壁是凹的，第一内部间隔件90的外侧壁是凹的，并且第一内部间隔件90相对于第一纳米结构52的侧壁凹陷。可以通过诸如RIE或NBE之类的各向异性蚀刻工艺来蚀刻内部间隔件层。第一内部间隔件90可以用于防止随后的蚀刻工艺(例如，用于形成栅极结构的蚀刻工艺)对随后形成的源极/漏极区域(例如，以下参考图12A至图 12C所讨论的外延源极/漏极区域92)的损坏。
在图12A至图12C中，在第一凹部86中形成外延源极/漏极区域92。在一些实施例中，源极/漏极区域92可以向n型区域50N中的第二纳米结构54和p型区域50P中的第一纳米结构52施加应力，从而提高性能。如图12B中所示，在第一凹部86中形成外延源极/漏极区域92，使得每个虚设栅极76设置在相应相邻的外延源极/漏极区域92对之间。在一些实施例中，第一间隔件81用于将外延源极/漏极区域92与虚设栅极76分开，并且第一内部间隔件90用于将外延源极/漏极区域92与纳米结构55分开适当的横向距离，使得外延源极/漏极区域92不会与所得到的nano-FET的随后形成的栅极短路。
可以通过掩蔽p型区域50P(例如，PMOS区域)，来形成n型区域 50N(例如，NMOS区域)中的外延源极/漏极区域92。然后，在n型区域 50N中的第一凹部86中外延生长外延源极/漏极区域92。外延源极/漏极区域92可以包括适合于n型nano-FET的任何可接受的材料。例如，如果第二纳米结构54是硅，则外延源极/漏极区域92可以包括在第二纳米结构 54上施加拉伸应变的材料，例如，硅、碳化硅、磷掺杂的碳化硅、或磷化硅等。外延源极/漏极区域92可以具有高于纳米结构55的相应上表面的表面，并且可以具有小平面(facet)。
可以通过掩蔽n型区域50N(例如，NMOS区域)，来形成p型区域 50P(例如，PMOS区域)中的外延源极/漏极区域92。然后，在p型区域 50P中的第一凹部86中外延生长外延源极/漏极区域92。外延源极/漏极区域92可以包括适合于p型nano-FET的任何可接受的材料。例如，如果第一纳米结构52是硅锗，则外延源极/漏极区域92可以包括在第一纳米结构 52上施加压缩应变的材料，例如，硅锗、掺杂硼的硅锗、锗、或锗锡等。外延源极/漏极区域92还可以具有高于多层堆叠64的相应表面的表面，并且可以具有小平面。
可以将掺杂剂注入外延源极/漏极区域92、第一纳米结构52、第二纳米结构54、和/或衬底50以形成源极/漏极区域，这类似于先前讨论的用于形成轻掺杂源极/漏极区域的工艺，随后执行退火。源极/漏极区域的杂质浓度可以在约1019原子/cm3至约1021原子/cm3之间。用于源极/漏极区域的 n型和/或p型杂质可以是前面讨论的杂质中的任何杂质。在一些实施例中，外延源极/漏极区域92可以在生长期间被原位掺杂。
作为用于在n型区域50N和p型区域50P中形成外延源极/漏极区域 92的外延工艺的结果，外延源极/漏极区域92的上表面具有横向向外扩展超过纳米结构55的侧壁的小平面。在一些实施例中，这些小平面使得同一nano-FET的相邻的外延源极/漏极区域92合并，如图12A中所示。在其他实施例中，在外延工艺完成之后，相邻的外延源极/漏极区域92保持分离，如图12C中所示。在图12A和图12C所示的实施例中，第一间隔件81可以形成于STI区域68的顶表面，从而阻挡外延生长。在一些其他实施例中，第一间隔件81可以覆盖纳米结构55的部分侧壁，从而进一步阻挡外延生长。在一些其他实施例中，用于形成第一间隔件81的间隔件蚀刻可以被调整为去除间隔件材料，从而允许外延生长区域延伸到STI区域68的表面。
外延源极/漏极区域92可以包括一个或多个半导体材料层。例如，外延源极/漏极区域92可以包括第一半导体材料层92A、第二半导体材料层 92B和第三半导体材料层92C。由于所使用的外延工艺，每个半导体材料层92A、92B和/或92C可以具有弯曲表面。任何数量的半导体材料层可以用于外延源极/漏极区域92。第一半导体材料层92A、第二半导体材料层 92B和第三半导体材料层92C中的每个可以由不同的半导体材料形成，并且可以被掺杂为具有不同的掺杂剂浓度。在一些实施例中，第一半导体材料层92A可以具有小于第二半导体材料层92B并且大于第三半导体材料层 92C的掺杂剂浓度。在外延源极/漏极区域92包括三层半导体材料层的实施例中，可以沉积第一半导体材料层92A，可以在第一半导体材料层92A 之上沉积第二半导体材料层92B，可以在第二半导体材料层92B之上沉积第三半导体材料层92C。
图12D示出了以下实施例：n型区域50N中的第一纳米结构52的侧壁和p型区域50P中的第二纳米结构54的侧壁是凹的，第一内部间隔件90的外侧壁是凹的，并且第一内部隔离件90分别相对于第二纳米结构54 和第一纳米结构52的侧壁凹陷。如图12D中所示，外延源极/漏极区域92 可以形成为与第一内部间隔件90接触，并且可以延伸超过n型区域50N中的第二纳米结构54的侧壁以及延伸超过p型区域50P中的第一纳米结构52的侧壁。
在图14A至图14B中，分别在图6A、图12B和图12A所示的结构上 (图7A至图12D的工艺不改变图6A所示的截面)沉积第一层间电介质 (ILD)96。第一ILD 96可以由电介质材料形成，并且可以通过任何合适的方法来沉积，例如，CVD、等离子体增强CVD(PECVD)或FCVD。电介质材料可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、或未掺杂的硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。在一些实施例中，接触蚀刻停止层(CESL)94被设置在第一ILD 96与外延源极/漏极区域 92、掩模78和第一间隔件81之间。CESL 94可以包括电介质材料(例如，氮化硅、氧化硅、或氧氮化硅等)，其具有与上覆的第一ILD 96的材料不同的蚀刻速率。
在图14A至图14B中，可以执行诸如CMP之类的平坦化工艺，以使得第一ILD 96的顶表面与虚设栅极76或掩模78的顶表面齐平。平坦化工艺还可以去除虚设栅极76上的掩模78，以及第一间隔件81的沿掩模78 的侧壁的部分。在平坦化工艺之后，虚设栅极76的顶表面、第一间隔件 81的顶表面和第一ILD 96的顶表面在工艺误差内是齐平的。因此，虚设栅极76的顶表面通过第一ILD 96被暴露。在一些实施例中，掩模78可以保留，在这种情况下，平坦化工艺使第一ILD 96的顶表面与掩模78和第一间隔件81的顶表面齐平。
在图15A和图15B中，以一个或多个蚀刻步骤去除虚设栅极76和掩模78(如果存在)，从而形成第二凹部98。虚设电介质层70的位于第二凹部98中的部分也被去除。在一些实施例中，通过各向异性干法蚀刻工艺来去除虚设栅极76和虚设电介质层70。例如，蚀刻工艺可以包括使用 (一种或多种)反应气体的干法蚀刻工艺，该反应气体以比蚀刻第一ILD96或第一间隔件81更快的速率选择性地蚀刻虚设栅极76。每个第二凹部 98暴露和/或位于纳米结构55的一部分上，此部分在随后制成的nano-FET 中充当沟道区域。纳米结构55的充当沟道区域的部分设置在相邻的外延源极/漏极区域92对之间。在去除期间，虚设电介质层70可以用作蚀刻虚设栅极76时的蚀刻停止层。在去除了虚设栅极76之后，可以去除虚设电介质层70。
在图16A和图16B中，去除n型区域50N中的第一纳米结构52和p 型区域50P中的第二纳米结构54，从而延伸第二凹部98。可以通过以下方式去除第一纳米结构52：在p型区域50P上方形成掩模(未示出)，使用对第一纳米结构52的材料具有选择性的蚀刻剂来执行诸如湿法蚀刻等的各向同性蚀刻工艺，而第二纳米结构54、衬底50、STI区域68相对于第一纳米结构52保持相对未蚀刻。在第一纳米结构52包括例如硅锗、并且第二纳米结构54A-54C包括例如硅或碳化硅的实施例中，可使用四甲基氢氧化铵(TMAH)或氢氧化铵(NH4OH)等来去除n型区域50N中的第一纳米结构52。
可以通过以下方式去除p型区域50P中的第二纳米结构54：在n型区域50N上方形成掩模(未示出)，使用对第二纳米结构54的材料具有选择性的蚀刻剂来执行诸如湿法蚀刻等的各向同性蚀刻工艺，而第一纳米结构52、衬底50、STI区域68相对于第二纳米结构54保持相对未蚀刻。在第二纳米结构54包括例如硅锗、并且第一纳米结构52包括例如硅或碳化硅的实施例中，可以使用氟化氢或另一种氟基蚀刻剂等来去除p型区域 50P中的第二纳米结构54。
在其他实施例中，n型区域50N中的沟道区域和p型区域50P中的沟道区域可以同时形成，例如，通过去除n型区域50N和p型区域50P两者中的第一纳米结构52、或通过去除n型区域50N和p型区域50P两者中的第二纳米结构54来形成。在这样的实施例中，n型nano-FET和p型nano- FET的沟道区域可以具有相同的材料成分，例如，硅、硅锗等。例如，图 25A、图25B和图25C示出了由这样的实施例获得的结构，其中，p型区域50P和n型区域50N两者中的沟道区域都由第二纳米结构54提供且都包括硅。
在图17A和图17B中，形成栅极电介质层100，以用于替换栅极。栅极电介质层100共形地沉积在第二凹部98中。在n型区域50N中，栅极电介质层100可以形成在衬底50的顶表面和侧壁上，以及第二纳米结构 54的顶表面、侧壁和底表面上；在p型区域50P中，栅极电介质层100可以形成在衬底50的顶表面和侧壁上，以及第一纳米结构52的顶表面、侧壁和底表面上。栅极电介质层100还可以沉积在第一ILD 96的顶表面、 CESL 94的顶表面、第一间隔件81的顶表面和STI区域68的顶表面上。
根据一些实施例，栅极电介质层100包括一个或多个电介质层，例如，氧化物、金属氧化物等或其组合。例如，在一些实施例中，栅极电介质可以包括界面层101(例如，氧化硅层等)和位于界面层101之上的高 k栅极电介质层103(例如，金属氧化物层)。在一些实施例中，高k栅极电介质层103具有大于约7.0的k值，并且可以包括铪、铝、锆、镧、锰、钡、钛、铅及其组合的金属氧化物或硅酸盐。栅极电介质层100的结构在n型区域50N和p型区域50P中可以相同或不同。栅极电介质层100 的形成方法可以包括分子束沉积(MBD)、ALD和PECVD等。在一些实施例中，界面层101的厚度T1可以在大约到大约/>的范围内，并且高k栅极电介质层103的厚度T2可以在大约/>到大约/>的范围内。在其他实施例中，界面层101和/或高k栅极电介质层103可以具有不同的厚度。在所示实施例中，界面层101可以使用共形沉积工艺来沉积。在其他实施例中，界面层101可以通过选择性生长工艺形成，以仅被设置在纳米结构(例如，纳米结构52/54)的表面上，例如，使用热氧化工艺。图17C示出了界面层101被热生长的替代实施例，其可以应用于栅极电极形成的所有后续实施例。
n型区域50N和p型区域50P中的栅极电介质层100可以同时形成，以使得每个区域中的栅极电介质层100由相同的材料形成。在一些实施例中，每个区域中的栅极电介质层100可以通过不同的工艺形成，以使得栅极电介质层100可以是不同的材料和/或具有不同的层数。当使用不同的工艺时，可以使用各种掩蔽步骤来掩蔽和暴露适当的区域。
在图18A至图21D中，栅极电极102P和102N(见图20A、图20B、图21A和图21B)分别形成在p型区域50P和n型区域50N中，其位于栅极电介质层100之上并填充第二凹部98的剩余部分。在n型区域50N和p 型区域50P中的栅极电极102可以同时形成，以使得每个区域中的栅极电极102由相同的材料形成。在一些实施例中，每个区域中的栅极电极102 可以通过不同的工艺形成，以使得栅极电极102可以是不同的材料和/或具有不同的层数。当使用不同的工艺时，可以使用各种掩蔽步骤来掩蔽和暴露适当的区域。图18A至图20B示出了在p型区域50P中形成栅极电极 102的各个层的截面图，图21A至图21D示出了n型区域50N中的完成的栅极电极102的截面图。
栅极电极102可以包括含金属的材料，例如，氮化钛、氧化钛、氮化钽、钴、钌、铝、钨、其组合或其多层。此外，栅极电极102可以包括一层或多层金属碳化物，例如，过渡金属碳化物，这可以允许提高功函数金属调谐灵活性。
参考图18A和图18B，可选的功函数金属层105沉积在栅极电介质层 100上(例如，高k栅极电介质层103上)。功函数金属层105可以被沉积为围绕每个纳米结构(例如，纳米结构52)，并且功函数金属层105还可以被沉积在相邻的堆叠纳米结构之间(例如，纳米结构52A/52B之间、和/或纳米结构52B/52C之间)的内层区域50I。在一些实施例中，功函数金属层105是金属氮化物层，例如，氮化钛(TiN)层。功函数金属层105 的形成方法可以包括CVD、ALD、PVD等。在功函数金属层105是通过 ALD沉积的氮化钛层的实施例中，含钛前体(例如，TiCl4等)和含氮前体(例如，NH3)可以用于形成多个氮化钛单分子层。功函数金属层105 可以具有在约至约/>范围内的厚度T3。通过包括直接位于高k栅极电介质层103上的包括金属氮化物(例如，氮化钛)的功函数金属层 105，可以实现一些优点。例如，功函数金属层105的金属氮化物材料可以以更少的悬空键提供与高k栅极电介质层103的更稳定的界面，特别是当功函数金属层105的厚度在上述厚度范围内时。在其他实施例中，可以省略功函数金属层105，但代价是降低的稳定性(例如，更多的悬空键，参见图26A至图26C)。
在图19A至图19D中，在功函数金属层105(如果存在)上沉积功函数金属层107；或者，如果省略了功函数金属层105，则在高k栅极电介质层103上沉积功函数金属层107(参见图26A至图26C)。功函数金属层107可以被沉积为围绕每个纳米结构(例如，纳米结构52)，并且功函数金属层107还可以被沉积在相邻的堆叠纳米结构之间(例如，纳米结构 52A/52B之间、和/或纳米结构52B/52C之间)的内层区域50I。在一些实施例中，栅极电介质层100、功函数金属层105和功函数金属层107的组合可以完全填充从第一纳米结构52到第二纳米结构52的内层区域50I。在一些实施例中(例如，在省略了功函数金属层105的情况下)，栅极电介质层100和功函数金属层107的组合可以完全填充从第一纳米结构52到第二纳米结构52的内层区域50I(参见图26A至图26C)。其他配置也是可能的。
在一些实施例中，功函数金属层107是包括碳和Ce、Hf、V、Nb、 Sc、Y或Mo的金属碳化物层。通过使用具有上述金属的金属碳化物层，可以在所得器件中实现阈值电压调谐的改进的灵活性。图19C和图19D示出了功函数金属层107(例如，图19A中的区域111)的详细视图。在一些实施例中，如图19C中所示，功函数金属层107是完全由包括Ce、 Hf、V、Nb、Sc、Y或Mo的金属碳化物形成的单层。在其他实施例中，如图19D中所示，功函数金属层107是多层结构，每层均包括金属碳化物。例如，功函数金属层107包括包含碳化钛(TiC)或碳化钽(TaC)的下层107A，以及包含Ce、Hf、V、Nb、Sc、Y或Mo的上层107B。下层 107A可以形成在功函数金属层105上(如果存在)或栅极电介质层100 上，上层107B可以形成在下层107A上。包含钛或钽的下层107A可以有利于其上的包含Ce、Hf、V、Nb、Sc、Y或Mo的上层107B的沉积工艺。
功函数金属层107的形成方法可以包括CVD、ALD、PVD等。在一些实施例中，可以在大约125℃至大约600℃的范围内的温度下执行沉积工艺。在上述温度范围内执行沉积工艺可以提供一些优点。例如，在低于125℃的温度下执行沉积工艺可能会导致沉积前体不能正确反应并形成功函数金属层107。此外，在高于600℃的温度下执行沉积工艺可能会导致薄膜质量差，这是由于沉积速率过快导致功函数金属层107的不可接受的粗糙度而造成的。例如，沉积工艺还可以在0.1托至70托的范围内的压力下进行。功函数金属层107可以与功函数金属层105原位沉积(例如，在同一腔室中并且在不中断真空环境的情况下)，或者功函数金属层 107可以与功函数金属层105非原位沉积(例如，在不同的腔室中和/或在中间中断真空环境情况下)。在功函数金属层107是多层结构的实施例中，可以根据上述工艺形成各层(例如，层107A和层107B)。
在一些实施例中，功函数金属层107的沉积工艺使合适的前体流动，以形成包括所需金属碳化物的功函数金属层107。前体可以包括含碳前体，例如，三甲基铝(TMA、Al(CH3)3等)。前体还可包括含金属前体，其可根据所沉积的金属碳化物的类型而变化。用于沉积包含Ce、 Hf、V、Nb、Sc、Y或Mo的功函数金属层107的示例性含金属前体分别包括CeCl4、HfCl4、VCl3、NbCl5、ScCl4、YClx、或MoClx，其中，“x”表示正整数。此外，用于沉积包含钛或钽的功函数金属层107的示例性含金属前体分别包括TiCl4或TaCl5。在其他实施例中，可以使用其他合适的前体。
接着，在图20A和图20B中，在功函数金属层107上形成填充金属 109。填充金属109可以是含金属材料，例如，Co、Ru、Al、W、其组合或其多层等。填充金属109的形成可以包括使用CVD、ALD、PVD等的一个或多个沉积步骤。填充金属109可以是多层结构或单层。例如，在填充金属109包括钨(W)的实施例中，填充金属109可以包括无氟钨 (FFW)层和位于FFW层之上的低氟钨(LFW)层。填充金属109、功函数金属层107和功函数金属层105(如果存在)的组合提供p型区域 50P中的栅极电极102P。在一些实施例中，栅极电极102P可以具有在约 至约/>范围内的内层厚度T4(例如，占据相邻纳米结构52之间的区域)。
在填充第二凹部98之后，可以执行诸如CMP之类的平坦化工艺以去除栅极电介质层100和栅极电极102P的材料的过量部分，这些过量部分位于第一ILD 96的顶表面之上。栅极电极102P和栅极电介质层100的材料的剩余部分由此形成所得nano-FET的替代栅极结构。栅极电极102P和栅极电介质层100可以统称为“栅极结构”。图20C示出了沿图20B的线X-X的栅极结构的俯视图。图20D示出了沿图20B的线Y-Y的栅极结构的俯视图。
图21A至图21D示出了n型区域50N中的栅极结构(例如，包括栅极电极102N和栅极电介质层100)的截面图。图21C和图21D示出了图 21A的区域119的详细视图。栅极电极102N可以包括可选的功函数金属层113、功函数金属层115和填充材料117。在一些实施例中，栅极电极 102N的厚度可以在约至约/>的范围内。
可选的功函数金属层113沉积在栅极电介质层100之上。可选的功函数金属层113可以是金属氮化物层，其可以由与上文针对功函数金属层 105所述相似的材料并使用与上文针对功函数金属层107所述相似的工艺来制造。功函数金属层113可以具有与功函数金属层105相同或不同的材料成分。功函数金属层113可以具有在约至约/>范围内的厚度 T4。通过包括直接位于高k栅极电介质层103上的包括金属氮化物(例如，氮化钛)的功函数金属层113，可以实现一些优点。例如，功函数金属层113的金属氮化物材料可以以较少的悬空键提供与高k栅介质层103 更稳定的界面，特别是当功函数金属层113具有上述范围内的厚度时。在其他实施例中，可以省略功函数金属层113，但代价是降低的稳定性(例如，更多的悬空键，参见图26A至图26C)。
功函数金属层115沉积在功函数金属层113(如果存在)和栅极电介质层100之上。功函数金属层115可以是一个或多个金属碳化物层，其包括与上文针对功函数金属层107所述相似的材料并使用与上文针对功函数金属层107所述相似的工艺来制造。例如，功函数金属层115可以包括 Ce、Hf、V、Nb、Sc、Y或Mo。功函数层115可以是单层(例如，如图 21C所示)，或者是包括下层115A和上层115B的多层结构。下层115A 可以是包含Ti或Ta的金属碳化物层，上层115B可以是包含Ce、Hf、V、Nb、Sc、Y或Mo的金属碳化物层。下层115A可以促进上层115B的生长。功函数金属层113和115中的至少一个可以进一步提供n型功函数金属层，其包括n型金属(例如，铝等)。例如，功函数金属层115可以包括金属碳化物层，该金属碳化物层包括碳铝Ti的合金、Ta、Ce、Hf、 V、Nb、Sc、Y或Mo。
填充材料117可以由与上文针对填充金属109所述相似的材料并使用与上文针对填充金属109所述相似的工艺来形成。填充材料117可以具有与填充金属109相同或不同的材料成分。
在图22A至图22C中，栅极结构(包括栅极电介质层100和相应的上面的栅极电极102N/102P)被凹陷，使得在栅极结构之上在第一间隔件81 的相对部分之间直接形成凹部。在凹部中填充包括一层或多层电介质材料 (例如，氮化硅或氮氧化硅等)的栅极掩模104，随后进行平坦化工艺以去除电介质材料的在第一ILD 96之上延伸的多余部分。随后形成的栅极接触件(例如下面参考图24A和图24B讨论的栅极接触件114)穿透栅极掩膜104以接触凹陷的栅极电极102的顶表面。
如图22A至图22C进一步所示，第二ILD 106沉积在第一ILD 96之上和栅极掩模104之上。在一些实施例中，第二ILD 106是通过FCVD形成的可流动膜。在一些实施例中，第二ILD 106是由诸如PSG、BSG、 BPSG、USG之类的电介质材料形成的，并且可以通过诸如CVD或PECVD之类的任何适当的方法来沉积。
在图23A至图23C中，蚀刻第二ILD 106、第一ILD 96、CESL 94和栅极掩模104，以形成第三凹部108，从而暴露外延源极/漏极区域92的表面和/或栅极结构的表面。可以通过使用各向异性蚀刻工艺(例如，RIE或 NBE等)进行蚀刻来形成第三凹部108。在一些实施例中，可以使用第一蚀刻工艺穿过第二ILD 106和第一ILD 96来蚀刻第三凹部108；可以使用第二蚀刻工艺穿过栅极掩模104来蚀刻第三凹部108；然后可以使用第三蚀刻工艺穿过CESL 94来蚀刻第三凹部108。可以在第二ILD 106之上形成掩模(例如，光致抗蚀剂)并且该掩模被图案化，以在第一蚀刻工艺和第二蚀刻工艺中掩蔽第二ILD 106的一些部分。在一些实施例中，蚀刻工艺可以过蚀刻，由此，第三凹部108延伸到外延源极/漏极区域92和/或栅极结构中，并且第三凹部108的底部可以与外延源极/漏极区域92和/或栅极结构齐平(例如，处于相同的水平高度上，或者具有相同的距衬底的距离)，或者低于外延源极/漏极区域92和/或栅极结构(例如，更接近衬底)。尽管图23B将第三凹部108示出为在同一截面中暴露外延源极/漏极区域92和栅极结构，但是在各种实施例中，外延源极/漏极区域92和栅极结构可以在不同的截面中被暴露，从而降低随后形成的接触件短路的风险。在形成第三凹部108之后，在外延源极/漏极区域92之上形成硅化物区域110。在一些实施例中，硅化物区域110通过以下方式来形成：首先沉积能够与下面的外延源极/漏极区域92的半导体材料(例如，硅、硅锗、锗)反应的金属(例如，镍、钴、钛、钽、铂、钨、其他贵金属、其他难熔金属、稀土金属或其合金)以在外延源极/漏极区域92的暴露部分之上形成硅化物或锗化物区域，然后执行热退火工艺以形成硅化物区域 110。然后例如通过蚀刻工艺来去除所沉积的金属的未反应部分。虽然硅化物区域110被称为硅化物区域，但是硅化物区域110还可以是锗化物区域、或硅锗化物区域(例如，包括硅化物和锗化物的区域)。在一个实施例中，硅化物区域110包括TiSi，并且具有在大约2nm到大约10nm之间的范围内的厚度。
接下来，在图24A至图24C中，接触件112和114(也可以称为接触插塞)形成在第三凹部108中。接触件112和114可以各自包括一个或多个层，例如，阻挡层、扩散层和填充材料。例如，在一些实施例中，接触件112和114中的每个都包括阻挡层和导电材料，并且与下面的导电特征 (例如，所示实施例中的栅极结构102和/或硅化物区域110)电耦合。接触件112与栅极结构102电耦合，并且可以被称为栅极接触件；接触件 114与硅化物区域110电耦合，并且可以被称为源极/漏极接触件。阻挡层可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、或镍等。可以执行诸如CMP之类的平坦化工艺以从第二ILD 106的表面去除多余的材料。
因此，可以形成具有金属碳化物功函数金属层的各种晶体管结构，以在阈值电压调谐中提供改进的灵活性。尽管图2至图24C示出了具有特定配置的晶体管，但其他配置也是可能的。例如，每个纳米结构52和/或54 的形状可以不同，例如，在其他实施例中是倒角状的。倒角形状可以通过调整用于形成纳米结构52/54的蚀刻工艺来实现。图29示出了沿图1的截面AA的截面图，其中，纳米结构52/54具有倒角截面。如下文所述，在每个栅极电极102N/102P中可以包括另外的或更少的功函数金属层。
图25A至图25C示出了根据一些替代实施例的器件的截面图。图25A 示出了图1所示的参考截面A-A’。图25B示出了图1中所示的参考截面 B-B’。图25C示出了图1中所示的参考截面C-C’。在图25A至图25C 中，相同的附图标记表示通过与图24A至图24C的结构相同的工艺形成的相同元件。然而，在图25A至图25C中，n型区域50N和p型区域50P中的沟道区域包括相同的材料。例如，包括硅的第二纳米结构54为p型区域50P中的p型nano-FET和n型区域50N中的n型nano-FET提供沟道区域。图25A至图25C的结构可以例如通过以下方式来形成：同时从p型区域50P和n型区域50N两者去除第一纳米结构52；在p型区域50P中的第二纳米结构54周围沉积栅极电介质100和栅极电极102P(例如，适用于 p型nano-FET的栅极电极)；以及在n型区域50N中的第二纳米结构54 周围沉积栅极电介质100和栅极电极102N(例如，适用于n型nano-FET 的栅极电极)。在这样的实施例中，如上文所述，n型区域50N与p型区域50P中的外延源极/漏极区域92的材料可以不同。
图26A至图26C示出了根据一些替代实施例的器件的截面图。图26A 示出了图1中所示的参考截面A-A’。图26B示出了图1中所示的参考截面B-B’。图26C示出了图1中所示的参考截面C-C’。在图26A至图 26C中，相同的附图标记表示通过与图24A至图24C的结构相同的工艺形成的相同元件。然而，在图26A至图26C中，可以省略功函数金属层105 和113(例如，金属氮化物层)，并且n型区域50N和p型区域50P中的沟道区域包括相同的材料。例如，功函数金属层107和栅极电介质层100 可以共同填充p型区域50P中相邻纳米结构54之间的整个区域，并且功函数金属层115和栅极电介质层100可以共同填充n型区域50N中相邻纳米结构54之间的整个区域。
图27A至图27C示出了根据一些替代实施例的器件的截面图。图27A 示出了图1中所示的参考截面A-A’。图27B示出了图1中所示的参考截面B-B’。图27C示出了图1中所示的参考截面C-C’。在图27A至图27C中，相同的附图标记表示通过与图24A至图24C的结构相同的工艺形成的相同元件。然而，在图27A至图27C中，可以省略功函数金属层105 和113(例如，金属氮化物层)，附加的功函数金属层121、123、125和 127可以包括在栅极结构中，并且n型区域50N和p型区域50P中的沟道区域包括相同的材料。例如，p型区域50P中的栅极电极102P可以包括位于功函数金属107之上的附加的功函数金属层121、以及位于功函数金属层121之上的功函数金属层123。功函数金属层121可以是金属氮化物层 (例如，包括氮化钛等)，其包括与上文描述的功函数金属层105(参见图18A和图18B)相似的材料并且以与上文描述的功函数金属层105相似的方式形成。功函数金属层121可以与功函数金属层107原位沉积(例如，在同一腔室中并且在不中断的真空环境的情况下)，或者功函数金属层121可以与功函数金属层107非原位沉积(例如，在不同的腔室中和/或在中间中断的真空环境的情况下)。功函数金属层123可以是金属碳化物层(例如，包括Ti、Ta、Ce、Hf、V、Nb、Sc、Y、Mo等)，其包括与上文描述的功函数金属层107相似的材料并且以与上文描述的功函数金属层107相似的方式形成。功函数金属层123可以与功函数金属层121原位沉积(例如，在同一腔室中并且在不中断的真空环境的情况下)，或者功函数金属层123可以与功函数金属层121非原位沉积(例如，在不同的腔室中和/或在中间中断的真空环境的情况下)。此外，n型区域50N中的栅极电极102N可以包括位于功函数金属115之上的附加的功函数金属层 125、以及位于功函数金属层125之上的功函数金属层127。功函数金属层 125可以是金属氮化物层(例如，包括氮化钛等)，其包括与上文描述的功函数金属层113(参见图21A和图21B)相似的材料并且以与上文描述的功函数金属层113相似的方式形成。功函数金属层125可以与功函数金属层115原位沉积(例如，在同一腔室中并且在不中断的真空环境的情况下)，或者功函数金属层125可以与功函数金属层115非原位沉积(例如，在不同的腔室中和/或在中间中断的真空环境的情况下)。功函数金属层127可以是金属碳化物层(例如，包括Ti、Ta、Ce、Hf、V、Nb、Sc、 Y、Mo等)，其包括与上文描述的功函数金属层115相似的材料并且以与上文描述的功函数金属层115相似的方式形成。功函数金属层127可以与功函数金属层125原位沉积(例如，在同一腔室中并且在不中断的真空环境的情况下)，或者功函数金属层127可以与功函数金属层125非原位沉积(例如，在不同的腔室中和/或在中间中断的真空环境的情况下)。
图28A至图28C示出了根据一些替代实施例的器件的截面图。图28A 示出了图1中所示的参考截面A-A’。图28B示出了图1中所示的参考截面B-B’。图28C示出了图1中所示的参考截面C-C’。在图28A至图 28C中，相同的附图标记表示通过与图24A至图24C的结构相同的工艺形成的相同元件。然而，在图28A至图28C中，附加的功函数金属层131和 133可以包括在栅极结构中，并且n型区域50N和p型区域50P中的沟道区域包括相同的材料。例如，在p型区域50P中，可以在功函数金属层 107之上形成附加的功函数金属层131。功函数金属层131可以是金属氮化物层(例如，包括氮化钛等)，其包括与功函数金属层105相似的材料并且以与功函数金属层105相似的方式形成。功函数金属层131可以与功函数金属层107原位沉积(例如，在同一腔室中并且在不中断的真空环境的情况下)，或者功函数金属层131可以与功函数金属层107非原位沉积 (例如，在不同的腔室中和/或在中间中断的真空环境的情况下)。在n型区域50N中，可以在功函数金属层115之上形成附加的功函数金属层 133。功函数金属层133可以与功函数金属层115原位沉积(例如，在同一腔室中并且在不中断的真空环境的情况下)，或者功函数金属层133可以与功函数金属层115非原位沉积(例如，在不同的腔室中和/或在中间中断的真空环境的情况下)。功函数金属层133可以是金属氮化物层(例如，包括氮化钛等)，其包括与功函数金属层113相似的材料并且以与功函数金属层113相似的方式形成。
本文中的各种实施例包括具有功函数金属层的栅极结构，该功函数金属层包括金属碳化物。例如，金属碳化物可以包括Ce、Hf、V、Nb、Sc、 YC、Hf或Mo。在一些实施例中，金属碳化物层可以排他地用作栅极结构中的功函数金属。在一些实施例中，金属碳化物层可以与一种或多种其他功函数金属(例如，一个或多个TiN层)组合使用，以在栅极结构中提供多个功函数金属层。作为使用不同金属碳化物作为功函数金属的结果，可以更精确地实现功函数调试。
在一些实施例中，一种器件包括：半导体衬底，一组垂直堆叠的纳米结构，位于所述半导体衬底之上；第一源极/漏极区域；以及第二源极/漏极区域。该一组垂直堆叠的纳米结构沿第一截面延伸在第一源极/漏极区域和第二源极/漏极区域之间。该器件还包括栅极结构，栅极结构沿第二截面包围该一组垂直堆叠的纳米结构，其中，第二截面是沿栅极结构的纵轴线的。栅极结构包括：栅极电介质，包围该一组垂直堆叠的纳米结构中的每个纳米结构；第一金属碳化物层，位于栅极电介质之上，其中，第一金属碳化物层包括Ce、Hf、V、Nb、Sc、Y或Mo；以及栅极填充材料，位于第一金属碳化物层之上。可选地，在一个实施例中，该器件还包括：第一金属氮化物层，位于第一金属碳化物层和栅极电介质之间。可选地，在一个实施例中，第一金属氮化物层包括氮化钛。可选地，在一个实施例中，该器件还包括：第二金属氮化物层，位于第一金属碳化物层之上。可选地，在一个实施例中，该器件还包括：第二金属碳化物层，位于第一金属碳化物层和栅极电介质之间，其中，第二金属碳化物层包括与第一金属碳化物层不同的金属元素。可选地，在一个实施例中，第二金属碳化物层包括碳化钛或碳化钽。可选地，在一个实施例中，该器件还包括：第三金属氮化物层，位于第一金属碳化物层之上；以及第三金属碳化物层，位于第三金属氮化物层之上，其中，栅极填充材料设置在第一金属碳化物层之上。可选地，在一个实施例中，第三金属碳化物层包括Ti、Ta、Ce、Hf、V、Nb、Sc、Y或Mo。
在一些实施例中，一种半导体器件包括：多个沟道区域；第一源极/漏极区域，包括第一半导体材料层和位于第一半导体材料层之上的第二半导体材料层，其中，第一半导体材料层的表面是弯曲的；第二源极/漏极区域，其中，多个沟道区域在第一源极/漏极区域和第二源极/漏极区域之间延伸；栅极结构，围绕多个沟道区域中的每一个。栅极结构包括：栅极电介质；第一金属氮化物层，位于栅极电介质之上；第一金属碳化物层，位于第一金属氮化物层之上，其中，第一金属碳化物层的金属元素为Ce、 Hf、V、Nb、Sc、Y或Mo；以及栅极填充材料，位于第一金属碳化物层之上。可选地，在一个实施例中，该器件还包括：第二金属碳化物层，位于第一金属碳化物层和第一金属氮化物层之间，其中，第一金属碳化物层的金属元素与第二金属碳化物层的金属元素不同。可选地，在一个实施例中，该器件还包括：第二金属氮化物层，位于第一金属碳化物层之上。可选地，在一个实施例中，第一金属氮化物层的厚度在至/>的范围内。可选地，在一个实施例中，栅极电介质、第一金属氮化物层和第一金属碳化物层完全填充第一区域，第一区域从多个沟道区域中的第一沟道区域跨越到多个沟道区域中的第二沟道区域。可选地，在一个实施例中，栅极电介质包括：界面层；以及高k电介质，位于界面层之上。
在一些实施例中，一种方法包括：在半导体鳍的侧壁之上以及沿半导体鳍的侧壁沉积高k栅极电介质层；在高k栅极电介质层之上沉积第一功函数金属，其中，沉积第一功函数金属包括使第一含碳前体和第一含金属前体流动，其中，第一含金属前体包括Ce、Hf、V、Nb、Sc、Y或Mo；以及在第一功函数金属上沉积填充金属。可选地，在一个实施例中，该方法还包括在沉积第一功函数金属之前，在高k栅极电介质层之上沉积第二功函数金属，其中，沉积第二功函数金属包括使第二含碳前体和第二含金属前体流动，其中，第二含金属前体包括钛或钽。可选地，在一个实施例中，该方法还包括在沉积第一功函数金属之前，在高k栅极电介质层之上沉积第三功函数金属，其中，沉积第三功函数金属包括使含氮前体和第三含金属前体流动。可选地，在一个实施例中，第三含金属前体包括钛。可选地，在一个实施例中，第一含金属前体包括TaCl5，CeCl4，HfCl4， VCl3，NbCl5，ScCl4，YClx，或MoClx。可选地，在一个实施例中，该方法还包括在第一功函数金属之上沉积第四功函数金属，其中，沉积第四功函数金属包括使含氮前体和第四含金属前体流动。
上文概述了若干实施例的特征，以使本领域技术人员可以更好地理解本公开的各个方面。本领域的技术人员应理解，他们可以容易地使用本公开作为基础来设计或者修改其他工艺和结构以实现与本文介绍的实施例相同的目的和/或达到与本文介绍的实施例相同的优点。本领域技术人员还应当认识到，这些等同构造并不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下进行各种改变、替代和变更。示例1 是一种半导体器件，包括：半导体衬底；一组垂直堆叠的纳米结构，位于所述半导体衬底之上；第一源极/漏极区域；第二源极/漏极区域，其中，所述一组垂直堆叠的纳米结构沿第一截面在所述第一源极/漏极区域和所述第二源极/漏极区域之间延伸；以及栅极结构，沿第二截面包围所述一组垂直堆叠的纳米结构，其中，所述第二截面是沿所述栅极结构的纵轴线的，其中，所述栅极结构包括：栅极电介质，包围所述一组垂直堆叠的纳米结构中的每个纳米结构；第一金属碳化物层，位于所述栅极电介质之上，其中，所述第一金属碳化物层包括Ce、Hf、V、Nb、Sc、Y或Mo；以及栅极填充材料，位于所述第一金属碳化物层之上。
示例2是根据示例1所述的器件，还包括：第一金属氮化物层，位于所述第一金属碳化物层和所述栅极电介质之间。
示例3是根据示例2所述的器件，其中，所述第一金属氮化物层包括氮化钛。
示例4是根据示例2所述的器件，还包括：第二金属氮化物层，位于所述第一金属碳化物层之上。
示例5是根据示例1所述的器件，还包括：第二金属碳化物层，位于所述第一金属碳化物层和所述栅极电介质之间，其中，所述第二金属碳化物层包括与所述第一金属碳化物层不同的金属元素。
示例6是根据示例5所述的器件，其中，所述第二金属碳化物层包括碳化钛或碳化钽。
示例7是根据示例1所述的器件，还包括：第三金属氮化物层，位于所述第一金属碳化物层之上；以及第三金属碳化物层，位于所述第三金属氮化物层之上，其中，所述栅极填充材料设置在所述第三金属碳化物层之上。
示例8是根据示例7所述的器件，其中，所述第三金属碳化物层包括 Ti、Ta、Ce、Hf、V、Nb、Sc、Y或Mo。
示例9是一种半导体器件，包括：多个沟道区域；第一源极/漏极区域，包括第一半导体材料层和位于所述第一半导体材料层之上的第二半导体材料，其中，所述第一半导体材料层的表面是弯曲的；第二源极/漏极区域，其中，所述多个沟道区域在所述第一源极/漏极区域和所述第二源极/ 漏极区域之间延伸；以及栅极结构，围绕所述多个沟道区域中的每个沟道区域，其中，所述栅极结构包括：栅极电介质；第一金属氮化物层，位于所述栅极电介质之上；第一金属碳化物层，位于所述第一金属氮化物层之上，其中，所述第一金属碳化物层的金属元素为Ce、Hf、V、Nb、Sc、Y 或Mo；以及栅极填充材料，位于所述第一金属碳化物层之上。
示例10是根据示例9所述的半导体器件，还包括：第二金属碳化物层，位于所述第一金属碳化物层和所述第一金属氮化物层之间，其中，所述第一金属碳化物层的金属元素与所述第二金属碳化物层的金属元素不同。
示例11是根据示例9所述的半导体器件，还包括：第二金属氮化物层，位于所述第一金属碳化物层之上。
示例12是根据示例9所述的半导体器件，其中，所述第一金属氮化物层的厚度在至/>的范围内。
示例13是根据示例9所述的半导体器件，其中，所述栅极电介质、所述第一金属氮化物层和所述第一金属碳化物层完全填充第一区域，其中，所述第一区域从所述多个沟道区域中的第一沟道区域到所述多个沟道区域中的第二沟道区域。
示例14是根据示例9所述的半导体器件，其中，所述栅极电介质包括：界面层；以及高k电介质，位于所述界面层之上。
示例15是一种制造半导体器件的方法，包括：在半导体鳍的侧壁之上以及沿半导体鳍的侧壁沉积高k栅极电介质层；在所述高k栅极电介质层之上沉积第一功函数金属，其中，沉积第一功函数金属包括使第一含碳前体和第一含金属前体流动，其中，所述第一含金属前体包括Ce、Hf、 V、Nb、Sc、Y或Mo；以及在所述第一功函数金属上沉积填充金属。
示例16是根据示例15所述的方法，还包括：在沉积所述第一功函数金属之前，在所述高k栅极电介质层之上沉积第二功函数金属，其中，沉积第二功函数金属包括使第二含碳前体和第二含金属前体流动，其中，所述第二含金属前体包括钛或钽。
示例17是根据示例15所述的方法，还包括：在沉积所述第一功函数金属之前，在所述高k栅极电介质层之上沉积第三功函数金属，其中，沉积第三功函数金属包括使含氮前体和第三含金属前体流动。
示例18是根据示例17所述的方法，其中，所述第三含金属前体包括钛。
示例19是根据示例15所述的方法，其中，所述第一含金属前体包括 TaCl5、CeCl4、HfCl4、VCl3、NbCl5、ScCl4、YClx、或MoClx。
示例20是根据示例15所述的方法，还包括：在所述第一功函数金属之上沉积第四功函数金属，其中，沉积第四功函数金属包括使含氮前体和第四含金属前体流动。

Claims (10)

1.一种半导体器件，包括：
半导体衬底；
一组垂直堆叠的纳米结构，位于所述半导体衬底之上；
第一源极/漏极区域；
第二源极/漏极区域，其中，所述一组垂直堆叠的纳米结构沿第一截面在所述第一源极/漏极区域和所述第二源极/漏极区域之间延伸；以及
栅极结构，沿第二截面包围所述一组垂直堆叠的纳米结构，其中，所述第二截面是沿所述栅极结构的纵轴线的，其中，所述栅极结构包括：
栅极电介质，包围所述一组垂直堆叠的纳米结构中的每个纳米结构；
第一金属碳化物层，位于所述栅极电介质之上，其中，所述第一金属碳化物层包括Ce、Hf、V、Nb、Sc、Y或Mo；以及
栅极填充材料，位于所述第一金属碳化物层之上。
2.根据权利要求1所述的半导体器件，还包括：第一金属氮化物层，位于所述第一金属碳化物层和所述栅极电介质之间。
3.根据权利要求2所述的半导体器件，其中，所述第一金属氮化物层包括氮化钛。
4.根据权利要求2所述的半导体器件，还包括：第二金属氮化物层，位于所述第一金属碳化物层之上。
5.根据权利要求1所述的半导体器件，还包括：第二金属碳化物层，位于所述第一金属碳化物层和所述栅极电介质之间，其中，所述第二金属碳化物层包括与所述第一金属碳化物层不同的金属元素。
6.根据权利要求5所述的半导体器件，其中，所述第二金属碳化物层包括碳化钛或碳化钽。
7.根据权利要求1所述的半导体器件，还包括：
第三金属氮化物层，位于所述第一金属碳化物层之上；以及
第三金属碳化物层，位于所述第三金属氮化物层之上，其中，所述栅极填充材料设置在所述第三金属碳化物层之上。
8.根据权利要求7所述的半导体器件，其中，所述第三金属碳化物层包括Ti、Ta、Ce、Hf、V、Nb、Sc、Y或Mo。
9.一种半导体器件，包括：
多个沟道区域；
第一源极/漏极区域，包括第一半导体材料层和位于所述第一半导体材料层之上的第二半导体材料，其中，所述第一半导体材料层的表面是弯曲的；
第二源极/漏极区域，其中，所述多个沟道区域在所述第一源极/漏极区域和所述第二源极/漏极区域之间延伸；以及
栅极结构，围绕所述多个沟道区域中的每个沟道区域，其中，所述栅极结构包括：
栅极电介质；
第一金属氮化物层，位于所述栅极电介质之上；
第一金属碳化物层，位于所述第一金属氮化物层之上，其中，所述第一金属碳化物层的金属元素为Ce、Hf、V、Nb、Sc、Y或Mo；以及
栅极填充材料，位于所述第一金属碳化物层之上。
10.一种制造半导体器件的方法，包括：
在半导体鳍的侧壁之上以及沿半导体鳍的侧壁沉积高k栅极电介质层；
在所述高k栅极电介质层之上沉积第一功函数金属，其中，沉积第一功函数金属包括使第一含碳前体和第一含金属前体流动，其中，所述第一含金属前体包括Ce、Hf、V、Nb、Sc、Y或Mo；以及
在所述第一功函数金属上沉积填充金属。
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