CN114551446A - 半导体器件和方法 - Google Patents

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metal
gate dielectric
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李欣怡
陈智城
徐志安
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本公开涉及半导体器件和方法。公开了一种形成具有改进的功函数层的半导体器件的方法以及通过该方法形成的半导体器件。在一个实施例中，一种方法包括：在半导体衬底之上的沟道区域上沉积栅极电介质层；在栅极电介质层上沉积第一p型功函数金属；对第一p型功函数金属执行氧处理；以及在执行氧处理之后，在第一p型功函数金属上沉积第二p型功函数金属。

Description

半导体器件和方法
技术领域
本公开涉及半导体领域，尤其涉及一种半导体器件和方法。
背景技术
半导体器件用于各种电子应用中，例如，个人计算机、蜂窝电话、数码相机和其他电子设备。半导体器件通常通过以下方式来制造：在半导体衬底之上顺序地沉积材料的绝缘层或电介质层、导电层和半导体层，并使用光刻来图案化各种材料层以在其上形成电路组件和元件。
半导体工业通过不断减小最小特征尺寸来继续提高各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多组件集成到给定区域中。
发明内容
根据本公开的一个方面，提供了一种半导体器件，包括：第一沟道区域；第二沟道区域；以及栅极结构，所述栅极结构环绕所述第一沟道区域和所述第二沟道区域，所述栅极结构包括：栅极电介质；第一p型功函数金属，所述第一p型功函数金属位于所述栅极电介质上，所述第一p型功函数金属包括氧，其中，所述第一p型功函数金属的第一部分围绕所述第一沟道区域，并且其中，所述第一p型功函数金属的第二部分与所述第一p型功函数金属的第一部分分离并围绕所述第二沟道区域；第二p型功函数金属，所述第二p型功函数金属位于所述第一p型功函数金属上，所述第二p型功函数金属具有比所述第一p型功函数金属低的氧浓度，其中，所述第二p型功函数金属的第三部分围绕所述第一沟道区域，并且其中，所述第二p型功函数金属的第四部分与所述第三部分相连并围绕所述第二沟道区域；以及填充层，所述填充层位于所述第二p型功函数金属上。
根据本公开的另一方面，提供了一种半导体器件，包括：沟道区域；界面层，所述界面层位于所述沟道区域上；高k栅极电介质层，所述高k栅极电介质层位于所述界面层上；第一功函数结构，所述第一功函数结构位于所述高k栅极电介质层上，所述第一功函数结构包括多个第一功函数层，所述第一功函数层中的每一个包括第一p型功函数材料和氧，其中，所述第一功函数结构中的氧浓度随着与所述高k栅极电介质层的距离增加而降低；粘附层，所述粘附层位于所述第一功函数结构上；以及填充层，所述填充层位于所述粘附层上。
根据本公开的又一方面，提供了一种制造半导体器件的方法，包括：在半导体衬底之上的沟道区域上沉积栅极电介质层；在所述栅极电介质层上沉积第一p型功函数金属；对所述第一p型功函数金属执行氧处理；以及在执行所述氧处理之后，在所述第一p型功函数金属上沉积第二p型功函数金属。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。值得注意的是，根据行业的标准实践，各种特征没有按比例绘制。事实上，为了讨论的清楚，各种特征的尺寸可能被任意地增大或缩小了。
图1根据一些实施例以三维视图示出了纳米结构场效应晶体管(nano-FET)的示例。
图2、图3、图4、图5、图6A、图6B、图6C、图7A、图7B、图7C、图8A、图8B、图8C、图9A、图9B、图9C、图10A、图10B、图11A、图11B、图11C、图12A、图12B、图12C、图12D、图12E、图13A、图13B、图14A、图14B、图15A、图15B、图16A、图16B、图17A、图17B、图18A、图18B、图19A、图19B、图19C、图19D、图20A、图20B、图20C、图20D、图21A、图21B、图22A和图22B是根据一些实施例的nano-FET的制造中的中间阶段的截面图。
图18C示出了根据一些实施例的示例栅极堆叠中的电介质层和功函数层的二次离子质谱(SIMS)图表。
具体实施方式
下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。以下描述了组件和布置的特定示例以简化本公开。当然，这些只是示例，并不旨在进行限制。例如，在下面的描述中在第二特征之上或上形成第一特征可以包括其中第一特征和第二特征以直接接触方式形成的实施例，还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个示例中重复附图标记和/或字母。这种重复是为了简单和清楚的目的，本身并不指示所讨论的各个实施例和/或配置之间的关系。
此外，本文可使用空间相关术语(例如，“下方”、“之下”、“低于”、“上方”、“上部”等)以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或操作中的除了图中所示的定向之外的不同定向。装置可以以其他方式定向(旋转90度或以其他定向)，这里使用的空间相关描述符也可以相应地解释。
各种实施例提供具有改进的功函数结构的栅极电极及其形成方法。可以通过以下方式来形成该功函数结构：沉积功函数层，使功函数层暴露于含氧的环境，并且重复该工艺直到获得足够的厚度。可以在栅极电介质层之上沉积功函数结构。使功函数层暴露于含氧的环境允许氧扩散到功函数层中并聚集在栅极电介质层和功函数结构之间的界面处。在功函数结构中以及在栅极电介质层和功函数结构之间的界面处的增加的氧浓度增加了包括该功函数结构的器件的有效功函数，增加了其平带电压(Vfb)，并降低了其阈值电压(Vt)。这改进了器件速度和性能。
本文讨论的一些实施例是在包括nano-FET的管芯的上下文中描述的。然而，各种实施例可被应用于替代nano-FET或与nano-FET结合地包括其他类型的晶体管(例如，鳍式场效应晶体管(FinFET)、或平面晶体管等)的管芯。
图1以三维视图示出了根据一些实施例的nano-FET(例如，纳米线FET、或纳米片FET等)的示例。nano-FET包括纳米结构55(例如，纳米片、或纳米线等)，这些纳米结构55位于衬底50(例如，半导体衬底)上的鳍66之上，其中纳米结构55充当nano-FET的沟道区域。纳米结构55可以包括p型纳米结构、n型纳米结构、或它们的组合。在相邻的鳍66之间设置浅沟槽隔离(STI)区域68，这些鳍66可以从相邻的STI区域68之间突出高于相邻的STI区域68。尽管STI区域68被描述/示出为与衬底50分离，但是如本文所使用的，术语“衬底”可以仅指代半导体衬底，也可以指代半导体衬底和STI区域的组合。此外，尽管鳍66的底部部分被示为与衬底50是单一连续材料，但鳍66的底部部分和/或衬底50可包括单一材料或多种材料。在此上下文中，鳍66指代在相邻的STI区域68之间延伸的部分。
栅极电介质100沿着鳍66的顶表面和侧表面、以及沿着纳米结构55的顶表面、侧表面和底表面延伸。栅极电极105位于栅极电介质100之上。外延源极/漏极区域92设置在鳍66上并且位于栅极电介质100和栅极电极105的相反侧。
图1还示出了在后面的图中使用的参考截面。截面A-A’沿着栅极电极105的纵向轴线，并且在例如垂直于nano-FinFET的外延源极/漏极区域92之间的电流流动方向的方向上。截面B-B’平行于截面A-A’，并延伸穿过多个nano-FET的外延源极/漏极区域92。截面C-C’垂直于截面A-A’，并且平行于nano-FET的鳍66的纵轴并且在例如nano-FET的外延源极/漏极区域92之间的电流方向上。为了清楚起见，后续附图参考这些参考截面。
在使用后栅极工艺(gate-last process)形成的nano-FET的上下文中讨论本文讨论的一些实施例。在其他实施例中，可以使用先栅极工艺(gate-first process)。另外，一些实施例设想了用于诸如平面FET之类的平面器件、或鳍式场效应晶体管(FinFET)的方面。
图2至图22B是根据一些实施例的nano-FET制造中的中间阶段的截面图。图2至图5、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19A、图19C、图20A、图20C、图21A和图22A示出了图1所示的参考截面A-A’。图6B、图7B、图8B、图9B、图10B、图11B、图11C、图12B、图12E、图13B、图14B、图15B、图16B、图17B、图18B、图19B、图19D、图20B、图20D、图21B和图22B示出了图1所示的参考截面B-B’。图6C、图7C、图8C、图9C、图12C和图12D示出了图1中示出的参考截面C-C’。
在图2中，提供了衬底50。衬底50可以是半导体衬底，例如体半导体、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，掺杂有p型掺杂剂或n型掺杂剂)，也可以是未掺杂的。衬底50可以是晶圆，例如，硅晶圆。通常，SOI衬底是在绝缘体层上形成的半导体材料的层。绝缘体层可以是例如掩埋氧化物(BOX)层、氧化硅层等。绝缘体层设置在衬底上，衬底通常是硅衬底或玻璃衬底。也可以使用其他衬底，例如多层或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括硅-锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、和/或磷砷化镓铟；或前述项的组合。
衬底50具有n型区域50N和p型区域50P。n型区域50N可以用于形成诸如NMOS晶体管之类的n型器件，例如n型nano-FET，并且p型区域50P可用于形成诸如PMOS晶体管之类的p型器件，例如p型nano-FET。n型区域50N可以与p型区域50P实体分离(如分隔件20所示)，并且可以在n型区域50N和p型区域50P之间设置任何数量的器件特征(例如，其他有效器件、掺杂区域、隔离结构等)。尽管示出了一个n型区域50N和一个p型区域50P，但是可以提供任何数量的n型区域50N和p型区域50P。
此外，在图2中，在衬底50之上形成多层堆叠64。多层堆叠64包括第一半导体层51A-51C(统称为第一半导体层51)和第二半导体层53A-53C(统称为第二半导体层53)的交替层。出于说明目的，如下面更详细地讨论的，第一半导体层51将被去除，并且第二半导体层53将被图案化以在n型区域50N和p型区域50P中形成nano-FET的沟道区域。然而，在一些实施例中，可以去除第一半导体层51并且可以对第二半导体层53进行图案化以在n型区域50N中形成nano-FET的沟道区域，并且可以去除第二半导体层53并且可以对第一半导体层51进行图案化以在p型区域50P中形成nano-FET的沟道区域。在一些实施例中，可以去除第二半导体层53并且可以对第一半导体层51进行图案化以在n型区域50N中形成nano-FET的沟道区域，并且可以去除第一半导体层51并且可以对第二半导体层53进行图案化以在p型区域50P中形成nano-FET的沟道区域。在一些实施例中，可以去除第二半导体层53并且可以对第一半导体层51进行图案化，以在n型区域50N和p型区域50P两者中形成nano-FET的沟道区域。
出于说明目的，多层堆叠64被示出为包括第一半导体层51和第二半导体层53各三层。在一些实施例中，多层堆叠64可以包括任何数量的第一半导体层51和第二半导体层53。可以使用诸如化学气相沉积(CVD)、原子层沉积(ALD)、气相外延(VPE)、或分子束外延(MBE)之类的工艺来外延生长多层堆叠64的每一层。在各种实施例中，第一半导体层51可由第一半导体材料(例如硅锗等)形成，并且第二半导体层53可由第二半导体材料(例如硅、硅碳等)形成。出于说明目的，多层堆叠64被示为具有由第一半导体材料形成的最底部半导体层。在一些实施例中，多层堆叠64可以被形成为使得最底层由第二半导体材料形成。
第一半导体材料和第二半导体材料可以是彼此具有高蚀刻选择性的材料。这样，可以在不显著去除第二半导体材料的第二半导体层53的情况下去除第一半导体材料的第一半导体层51，从而允许对第二半导体层53进行图案化以形成nano-FET的沟道区域。类似地，在去除第二半导体层53并且图案化第一半导体层51以形成沟道区域的实施例中，可以在不显著去除第一半导体材料的第一半导体层51的情况下去除第二半导体材料的第二半导体层53，从而允许对第一半导体层51进行图案化以形成nano-FET的沟道区域。
根据一些实施例，在图3中，在衬底50中形成鳍66，并且在多层堆叠64中形成纳米结构55。在一些实施例中，可以通过在多层堆叠64和衬底50中蚀刻沟槽来分别在多层堆叠64和衬底50中形成纳米结构55和鳍66。该蚀刻可以是任何可接受的蚀刻工艺，例如，反应离子蚀刻(RIE)、中性束蚀刻(NBE)等、或前述项的组合。蚀刻可以是各向异性的。通过蚀刻多层堆叠64形成纳米结构55可以进一步从第一半导体层51限定第一纳米结构52A-52C(统称为第一纳米结构52)，并且从第二半导体层53限定第二纳米结构54A-54C(统称为第二纳米结构54)。第一纳米结构52和第二纳米结构54可以被统称为纳米结构55。
可以通过任何合适的方法来图案化鳍66和纳米结构55。例如，可以使用一种或多种光刻工艺(包括双图案化工艺或多图案化工艺)来图案化鳍66和纳米结构55。通常，双图案化工艺或多图案化工艺将光刻工艺和自对准工艺相结合，从而允许创建例如间距小于使用单个直接光刻工艺可获得的间距的图案。在一些实施例中，在衬底之上形成牺牲层，并且使用光刻工艺对该牺牲层进行图案化。间隔件是使用自对准工艺沿着图案化的牺牲层形成的。然后去除牺牲层，然后可以使用剩余的间隔件来图案化鳍66和纳米结构55。
出于说明目的，图3示出了n型区域50N和p型区域50P中的鳍66具有基本相等的宽度。在一些实施例中，n型区域50N中的鳍66的宽度可以比p型区域50P中的鳍66的宽度更大或更薄。此外，虽然鳍66和纳米结构55中的每一个都被示为具有始终一致的宽度，但是在其他实施例中，鳍66和/或纳米结构55可具有渐缩的侧壁，使得鳍66和/或纳米结构55的宽度在朝着衬底50的方向持续增加。在这样的实施例中，每个纳米结构55可以具有不同的宽度并且形状为梯形。
在图4中，与鳍66相邻地形成浅沟槽隔离(STI)区域68。可以通过在衬底50、鳍66和纳米结构55之上以及在相邻的鳍66之间沉积绝缘材料来形成STI区域68。绝缘材料可以是氧化物(例如氧化硅)、氮化物或它们的组合等，并且可以通过高密度等离子体CVD(HDP-CVD)、可流动CVD(FCVD)或者它们的组合等来形成。可以使用通过任何可接受的工艺形成的其他绝缘材料。在示出的实施例中，绝缘材料是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，就可以进行退火工艺。在一个实施例中，绝缘材料被形成为使得多余的绝缘材料覆盖纳米结构55。尽管绝缘材料被示出为单层，但一些实施例可以使用多个层。例如，在一些实施例中，可以首先沿着衬底50、鳍66和纳米结构55的表面形成衬里(未单独示出)。此后，可以在衬里之上形成如上面讨论的填充材料。
然后，对绝缘材料应用去除工艺，以去除纳米结构55之上的多余的绝缘材料。在一些实施例中，可以使用平坦化工艺，例如，化学机械抛光(CMP)、回蚀刻工艺、它们的组合等。平坦化工艺使纳米结构55暴露，使得在平坦化工艺完成之后，纳米结构55和绝缘材料的顶表面是齐平的。
然后使绝缘材料凹陷以形成STI区域68。绝缘材料被凹陷为使得n型区域50N和p型区域50P中的鳍66的上部和纳米结构55从相邻的STI区域68之间突出。此外，STI区域68的顶表面可以具有平坦表面(如图所示)、凸表面、凹表面(例如，碟形)、或前述项的组合。STI区域68的顶表面可以通过适当的蚀刻而被形成为平坦的、凸的和/或凹的。STI区域68可以使用可接受的蚀刻工艺进行凹陷，例如，对绝缘材料的材料具有选择性的蚀刻工艺(例如，以比蚀刻鳍66和纳米结构55的材料更快的速率来蚀刻绝缘材料的材料)。例如，可以利用使用例如稀释的氢氟酸(dHF)的氧化物去除。
上文关于图2至图4描述的工艺仅是可以如何形成鳍66和纳米结构55的一个示例。在一些实施例中，可以使用掩模和外延生长工艺来形成鳍66和/或纳米结构55。例如，可以在衬底50的顶表面之上形成电介质层，并且可以穿过电介质层蚀刻沟槽以暴露下面的衬底50。可以在沟槽中外延生长外延结构，并且可以使电介质层凹陷，使得外延结构相对于电介质层突出以形成鳍66和/或纳米结构55。外延结构可以包括上面讨论的交替的半导体材料，例如第一半导体材料和第二半导体材料。在外延生长外延结构的一些实施例中，可以在生长期间原位掺杂外延生长材料，这可以避免先前和/或随后的注入，但原位掺杂和注入掺杂可被一起使用。
此外，仅出于说明目的，第一半导体层51(和所得的第一纳米结构52)和第二半导体层53(和所得的第二纳米结构54)在本文中被图示和讨论为在p型区域50P和n型区域50N中包括相同的材料。在一些实施例中，第一半导体层51和第二半导体层53中的一者或两者在p型区域50P和n型区域50N中可以是不同的材料或可以以不同的顺序形成。
此外，在图4中，可以在鳍66、纳米结构55和/或STI区可以68中形成适当的阱(未单独示出)。在具有不同阱类型的实施例中，可以使用光致抗蚀剂或其他掩模(未单独示出)来实现n型区域50N和p型区域50P的不同注入步骤。例如，可以在n型区域50N和p型区域50P中的鳍66和STI区域68之上形成光致抗蚀剂。对光致抗蚀剂进行图案化以暴露p型区域50P。可以通过使用旋涂技术来形成光致抗蚀剂，并且可以使用可接受的光刻技术对光致抗蚀剂进行图案化。一旦光致抗蚀剂被图案化，就在p型区域50P中执行n型杂质注入，并且光致抗蚀剂可以用作掩模以防止n型杂质被注入到n型区域50N中。n型杂质可以是注入到该区域中的磷、砷、或锑等，其浓度范围为约1013原子/cm3至约1014原子/cm3。在注入之后，例如通过可接受的灰化工艺去除光致抗蚀剂。
在注入p型区域50P之后或之前，在p型区域50P和n型区域50N中的鳍66、纳米结构55和STI区域68之上形成光致抗蚀剂或其他掩模(未单独示出)。对光致抗蚀剂进行图案化以暴露n型区域50N。可以通过使用旋涂技术来形成光致抗蚀剂，并且可以使用可接受的光刻技术对光致抗蚀剂进行图案化。一旦光致抗蚀剂被图案化，就可以在n型区域50N中进行p型杂质注入，并且光致抗蚀剂可以用作掩模以防止p型杂质被注入到p型区域50P中。p型杂质可以是注入到该区域中的硼、氟化硼、或铟等，其浓度范围为约1013原子/cm3至约1014原子/cm3。在注入之后，例如通过可接受的灰化工艺来去除光致抗蚀剂。
在n型区域50N和p型区域50P的注入之后，可以进行退火以修复注入损伤并且激活被注入的p型和/或n型杂质。在一些实施例中，可以在生长期间原位掺杂外延鳍的生长材料，这可以避免注入，但原位和注入掺杂可以一起使用。
在图5中，在鳍66和/或纳米结构55上形成虚设电介质层70。虚设电介质层70可以是例如氧化硅、氮化硅、或它们的组合等，并且虚设电介质层70可以根据可接受的技术来沉积或热生长。在虚设电介质层70之上形成虚设栅极层72，并且在虚设栅极层72之上形成掩模层74。虚设栅极层72可以被沉积在虚设电介质层70之上，并且然后(例如，通过CMP)被平坦化。可以在虚设栅极层72之上沉积掩模层74。虚设栅极层72可以是导电或非导电材料，并且可以选自包括以下项的组：非晶硅、多晶硅(polysilicon)、多晶硅锗(多晶SiGe)、金属氮化物、金属硅化物、金属氧化物和金属。虚设栅极层72可以通过物理气相沉积(PVD)、CVD、溅射沉积、或用于沉积所选材料的其他技术来沉积。虚设栅极层72可以由相对于隔离区域的蚀刻具有高蚀刻选择性的其他材料制成。掩模层74可以包括例如氮化硅、氮氧化硅等。在该示例中，跨n型区域50N和p型区域50P形成单个虚设栅极层72和单个掩模层74。注意，仅出于说明目的，虚设电介质层70被示出为仅覆盖鳍66和纳米结构55。在一些实施例中，虚设电介质层70可以被沉积为使得虚设电介质层70覆盖STI区域68，使得虚设电介质层70在虚设栅极层72和STI区域68之间延伸。
图6A至图22B示出了制造实施例器件中的各种附加步骤。图6A至图22B示出了n型区域50N和p型区域50P中的任一个的特征。在图6A至图6C中，可以使用可接受的光刻和蚀刻技术对掩模层74(参见图5)进行图案化以形成掩模78。然后可以将掩模78的图案转移到虚设栅极层72和虚设电介质层70，以分别形成虚设栅极76和虚设栅极电介质71。虚设栅极76覆盖鳍66的相应沟道区域和第二纳米结构54的形成沟道区域的部分。掩模78的图案可被用于将每个虚设栅极76与相邻的虚设栅极76隔开。虚设栅极76可以具有与相应的鳍66的长度方向垂直的长度方向。
在图7A至图7C中，在图6A至图6C所示的结构之上形成第一间隔件层80和第二间隔件层82。随后第一间隔件层80和第二间隔件层82被图案化，以充当用于形成自对准源极/漏极区域的间隔件。在图7A至图7C中，在STI区域68的顶表面；鳍66、虚设栅极电介质71和虚设栅极76的侧表面；以及纳米结构55和掩模78的顶表面和侧表面上形成第一间隔件层80。在第一间隔件层80之上沉积第二间隔件层82。第一间隔件层80可以使用诸如热氧化或通过CVD、ALD进行沉积之类的技术，由氧化硅、氮化硅、或氧氮化硅等形成。第二间隔件层82可以由具有与第一间隔件层80的材料不同的蚀刻速率的材料形成，例如氧化硅、氮化硅或氮氧化硅等，并且第二间隔件层82可以通过CVD或ALD等来沉积。第一间隔件层80和第二间隔件层82可以包括低k电介质材料。
在形成第一间隔件层80之后并且在形成第二间隔件层82之前，可以执行针对轻掺杂的源极/漏极(LDD)区域(未单独示出)的注入。在具有不同器件类型的实施例中，类似于上面在图4中讨论的注入，可以在n型区域50N之上形成掩模(例如，光致抗蚀剂)，同时使p型区域50P暴露，并且可以将适当类型(例如，p型)的杂质注入到p型区域50P中的暴露的鳍66和暴露的纳米结构55中。然后可以去除掩模。随后，可以在p型区域50P之上形成掩模(例如，光致抗蚀剂)，同时使n型区域50N暴露，并且可以将适当类型(例如，n型)的杂质注入到n型区域50N中的暴露的鳍66和暴露的纳米结构52中。然后可以去除掩模。n型杂质可以是前面讨论的任何n型杂质，并且p型杂质可以是前面讨论的任何p型杂质。轻掺杂的源极/漏极区域可以具有在1×1015原子/cm3至约1×1019原子/cm3的范围内的杂质浓度。可以使用退火来修复注入损伤并且激活所注入的杂质。
在图8A至图8C中，第一间隔件层80和第二间隔件层82被蚀刻以分别形成第一间隔件81和第二间隔件83。如将在下面更详细地讨论的，第一间隔件81和第二间隔件83用于自对准地随后形成的源极/漏极区域，并且用于在后续处理期间保护鳍66和/或纳米结构55的侧壁。可以使用合适的蚀刻工艺来蚀刻第一间隔件层80和第二间隔件层82，例如各向同性蚀刻工艺(例如，湿法蚀刻工艺)、各向异性蚀刻工艺(例如，干法蚀刻工艺)等。在一些实施例中，第二间隔件层82的材料具有与第一间隔件层80的材料不同的蚀刻速率，使得第一间隔件层80可以在对第二间隔件层82进行图案化时用作蚀刻停止层。在对第一间隔件层80进行图案化时，第二间隔件层82可以充当掩模。例如，可以使用各向异性蚀刻工艺来蚀刻第二间隔件层82，其中第一间隔件层80用作蚀刻停止层。第二间隔件层82的剩余部分形成第二间隔件83，如图8B和图8C所示。然后，在蚀刻第一间隔件层80的暴露部分以形成第一间隔件81时，第二间隔件83充当掩模，如图8B和图8C所示。
如图8B所示，第一间隔件81和第二间隔件83设置在掩模78、虚设栅极76和虚设栅极电介质71的侧壁上。在一些实施例中，第一间隔件81和第二间隔件83的顶表面可以设置为低于掩模78的顶表面。第一间隔件81和第二间隔件83的顶表面可以被设置为与掩模78的顶表面齐平或高于掩模78的顶表面。在一些实施例中，可以从与掩模78、虚设栅极76和虚设栅极电介质71的第一间隔件81之上去除第二间隔件83。如图8C所示，第一间隔件81和第二间隔件83设置在鳍66和/或纳米结构55的侧壁上。
注意，上述公开内容一般性地描述了形成间隔件和LDD区域的工艺。可以使用其他工艺和顺序。例如，可以使用更少或更多的间隔件，可以使用不同的步骤顺序(例如，可以在沉积第二间隔件层82之前对第一间隔件81进行图案化)，和/或可以形成和去除附加的间隔件，等等。此外，可以使用不同的结构和步骤来形成n型器件和p型器件。
在图9A至图9C中，在鳍66、纳米结构55和衬底50中形成第一凹部87。随后将在第一凹部87中形成外延源极/漏极区域。第一凹部87可以延伸穿过第一纳米结构52和第二纳米结构54，并且进入衬底50。在一些实施例中，STI区域68的顶表面可以与第一凹部87的底表面齐平。在一些实施例中，STI区域68的顶表面可以高于或低于第一凹部87的底表面。可以通过使用诸如RIE、NBE之类的各向异性蚀刻工艺来蚀刻鳍66、纳米结构55和衬底50以形成第一凹部87。在用于形成第一凹部87的蚀刻工艺期间，第一间隔件81、第二间隔件83和掩模78掩蔽鳍66、纳米结构55和衬底50的一些部分。可以使用单次蚀刻工艺或多次蚀刻工艺来蚀刻纳米结构55和/或鳍66的每层。可以使用定时蚀刻工艺，以在第一凹部87达到期望深度后停止蚀刻。
在图10A和图10B中，多层堆叠64的由被第一凹部87暴露的第一半导体材料(例如，第一纳米结构52)形成的层的侧壁的部分被蚀刻，以形成侧壁凹部88。尽管在图10B中，第一纳米结构52的与侧壁凹部88相邻的侧壁被示为直的，但是这些侧壁可以是凹的或凸的。可以使用各向同性蚀刻工艺来蚀刻侧壁，例如湿法蚀刻等。在第一纳米结构52包括例如SiGe并且第二纳米结构54包括例如Si或SiC的实施例中，可以使用利用四甲基氢氧化铵(TMAH)或氢氧化铵(NH4OH)等的蚀刻工艺来蚀刻第一纳米结构52的侧壁。
在图11A至图11C中，在侧壁凹部88中形成第一内部间隔件90。可以通过在图10A和图10B所示的结构之上沉积内部间隔件层(未单独示出)来形成第一内部间隔件90。第一内部间隔件90用作随后形成的源极/漏极区域和随后形成的栅极结构之间的隔离特征。如将在下面详细讨论的，将在第一凹部87中形成源极/漏极区域，并且第一纳米结构52将被栅极结构代替。
可以通过诸如CVD或ALD等之类的共形沉积工艺来沉积内部间隔件层。内部间隔件层包括诸如氮化硅或氮氧化硅之类的材料，但可以使用任何合适的材料，例如k值小于约3.5的低介电常数(低k)材料。然后可以各向异性地蚀刻内部间隔件层以形成第一内部间隔件90。尽管第一内部间隔件90的外侧壁被示出为与第二纳米结构54的侧壁齐平，但是第一内部间隔件90的外侧壁可以延伸超过第二纳米结构54的侧壁或相对于第二纳米结构54的侧壁凹进。
此外，尽管在图11B中，第一内部间隔件90的外侧壁被示出为直的，但是第一内部间隔件90的外侧壁可以是凹的或凸的。作为示例，图11C示出了第一纳米结构52的侧壁是凹的、第一内部间隔件90的外侧壁是凹的，并且第一内部间隔件90相对于第二纳米结构54的侧壁凹进的实施例。可以通过诸如RIE或NBE等之类的各向异性蚀刻工艺来蚀刻内部间隔件层。第一内部间隔件90可以用于防止随后的蚀刻工艺(例如用于形成栅极结构的蚀刻工艺)对随后形成的源极/漏极区域(例如，以下关于图12A至图12E所讨论的外延源极/漏极区域92)的破坏。
在图12A至图12E中，在第一凹部87中形成外延源极/漏极区域92。在一些实施例中，外延源极/漏极区域92可以对第二纳米结构54施加应力，从而改进性能。如图12B所示，在第一凹部87中形成外延源极/漏极区域92，使得每个虚设栅极76设置在外延源极/漏极区域92的相应相邻对之间。在一些实施例中，第一间隔件81和第二间隔件83用于将外延源极/漏极区域92与虚设栅极76分开适当的横向距离，并且第一内部间隔件90用于将外延源极/漏极区域92与第一纳米结构52分开适当的横向距离，使得外延源极/漏极区域92不使所得nano-FET的随后形成的栅极短路。
可以通过掩蔽p型区域50P(例如PMOS区域)来形成n型区域50N(例如NMOS区域)中的外延源极/漏极区域92。然后，在n型区域50N的第一凹部87中外延生长外延源极/漏极区域92。外延源极/漏极区域92可以包括适合于n型nano-FET的任何可接受的材料。例如，如果第二纳米结构54是硅，则外延源极/漏极区域92可以包括在第二纳米结构54上施加拉伸应变的材料，例如，硅、碳化硅、掺杂磷的碳化硅、或磷化硅等。外延源极/漏极区域92可以具有从纳米结构55的相应上表面凸起的表面，并且可以具有小平面(facet)。
可以通过掩蔽n型区域50N(例如NMOS区域)来形成p型区域50P(例如PMOS区域)中的外延源极/漏极区域92。然后，在p型区域50P的第一凹部87中外延生长外延源极/漏极区域92。外延源极/漏极区域92可以包括适合于p型nano-FET的任何可接受的材料。例如，如果第二纳米结构54是硅，则外延源极/漏极区域92可以包括在第二纳米结构54上施加压缩应变的材料，例如硅锗、掺杂硼的硅锗、锗、或锗锡等。外延源极/漏极区域92也可以具有从纳米结构55的相应上表面凸起的表面，并且可以具有小平面。
可以用掺杂剂注入外延源极/漏极区域92、第一纳米结构52、第二纳米结构54、和/或衬底50以形成源极/漏极区域，类似于先前讨论的用于形成轻掺杂源极/漏极区域的工艺，其后进行退火。源极/漏极区域的杂质浓度可以在约1×1019原子/cm3至约1×1021原子/cm3之间。用于源极/漏极区域的n型和/或p型杂质可以是前面讨论的任何杂质。在一些实施例中，外延源极/漏极区域92可以在生长期间被原位掺杂。
作为用于在n型区域50N和p型区域50P中形成外延源极/漏极区域92的外延工艺的结果，外延源极/漏极区域92的上表面具有横向向外扩展超过纳米结构55的侧壁的小平面。在一些实施例中，这些小平面使得同一nano-FinFET的相邻的外延源极/漏极区域92合并，如图12C所示。在一些实施例中，在外延工艺完成之后，相邻的源极/漏极区域92保持分离，如图12D所示。在图12C和图12D所示的实施例中，第一间隔件81可以形成在STI区域68的顶表面之上并且可以阻挡外延生长。在一些实施例中，第一间隔件81可以覆盖纳米结构55的侧壁的一些部分，从而进一步阻挡外延生长。在一些实施例中，用于形成第一间隔件81的间隔件蚀刻可以被调整以去除间隔件材料，从而允许外延源极/漏极区域92延伸到STI区域68的顶表面。
外延源极/漏极区域92可以包括一个或多个半导体材料层。例如，外延源极/漏极区域92可以包括第一半导体材料层92A、第二半导体材料层92B和第三半导体材料层92C。可以将任何数量的半导体材料层用于外延源极/漏极区域92。第一半导体材料层92A、第二半导体材料层92B和第三半导体材料层92C中的每一个可以由不同的半导体材料形成并且可以被掺杂为具有不同的掺杂剂浓度。在一些实施例中，第一半导体材料层92A可以具有小于第二半导体材料层92B并且大于第三半导体材料层92C的掺杂剂浓度。在外延源极/漏极区域92包括三个半导体材料层的实施例中，可以沉积第一半导体材料层92A，可以在第一半导体材料层92A之上沉积第二半导体材料层92B，并且可以在第二半导体材料层92B之上沉积第三半导体材料层92C。
图12E示出了一个实施例，其中第一纳米结构52的侧壁是凹的并且第一内部间隔件90的外侧壁是凹的。第一内部间隔件90相对于第二纳米结构54的侧壁凹进。如图12E所示，外延源极/漏极区域92可以形成为与第一内部间隔件90接触。外延源极/漏极区域92可以延伸超过第二纳米结构54的侧壁。
在图13A和图13B中，第一层间电介质(ILD)96被沉积在图12A和图12B所示的结构之上。第一ILD 96可以由电介质材料形成，并且可以通过任何合适的方法来沉积，例如CVD、等离子体增强CVD(PECVD)或FCVD。电介质材料可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)、或未掺杂的硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。在一些实施例中，接触蚀刻停止层(CESL)94被设置在第一ILD 96与外延源极/漏极区域92、掩模78和第一间隔件81之间。CESL 94可以包括具有与上覆的第一ILD 96的材料不同的蚀刻速率地电介质材料，例如，氮化硅、氧化硅、或氧氮化硅等。
在图14A和图14B中，可以执行诸如CMP之类的平坦化工艺以使得第一ILD 96的顶表面与虚设栅极76或掩模78的顶表面齐平。平坦化工艺还可以去除虚设栅极76上的掩模78，以及第一间隔件81的沿着掩模78的侧壁的部分。在平坦化工艺之后，虚设栅极76、第一间隔件81和第一ILD 96的顶表面在工艺变化内是齐平的。因此，虚设栅极76的顶表面通过ILD 96而暴露。在一些实施例中，掩模78可以保留，在这种情况下，平坦化工艺使第一ILD96的顶表面与掩模78和第一间隔件81的顶表面齐平。
在图15A和图15B中，在一个或多个蚀刻步骤中去除虚设栅极76和掩模78(如果存在的话)，从而形成第二凹部98。虚设栅极电介质71在第二凹部98中的部分也被去除。在一些实施例中，通过各向异性干法蚀刻工艺来去除虚设栅极76和虚设栅极电介质71。例如，蚀刻工艺可以包括使用(一种或多种)反应气体的干法蚀刻工艺，这些反应气体以比蚀刻第一ILD 96、CESL 94、第一间隔件81、第二间隔件83、纳米结构55或STI区68更快的速率来选择性地蚀刻虚设栅极76。每个第二凹部98暴露和/或覆盖纳米结构55的一些部分，这些部分在随后完成的nano-FET中充当沟道区域。纳米结构55的充当沟道区域的部分设置在外延源极/漏极区域92的相邻对之间。在去除期间，当虚设栅极76被蚀刻时，虚设栅极电介质71可以被用作蚀刻停止层。然后可以在去除虚设栅极76之后去除虚设栅极电介质71。
在图16A和图16B中，第一纳米结构52被去除以延伸第二凹部98。可以通过使用对第一纳米结构52的材料具有选择性的蚀刻剂执行诸如湿法蚀刻等之类的各向同性蚀刻工艺来去除第一纳米结构52，而第二纳米结构54、衬底50和STI区域68与第一纳米结构52相比保持未被蚀刻。在第一纳米结构52包括例如SiGe并且第二纳米结构54A-54C包括例如Si或SiC的实施例中，可使用氢氧化四甲基铵(TMAH)或氢氧化铵(NH4OH)等来去除第一纳米结构52。
图17A至图20D示出了用于形成用于替换栅极的栅极电介质100和栅极电极105(在图19A至图20D中示出)的各种步骤。栅极电极105和栅极电介质100可以统称为“栅极堆叠”。图17A、图18A、图19A和图20A示出了图16A的区域101的详细视图。图17B、图18B、图19B和图20B示出了图16B的区域103的详细视图。图17A和图17B示出了p型区域50P或n型区域50N中的任一个中的特征。图18A至图19D示出了p型区域50P中的特征，并且图20A和图20D示出了n型区域50N中的特征。栅极电介质100和栅极电极105可各自包括一个或多个子层，这将在下面详细讨论。
在图17A和图17B中，形成界面层100A和第一电介质层100B。界面层100A和第一电介质层100B可以被统称为栅极电介质100。界面层100A可以共形地形成或沉积在第二凹部98中，例如，在鳍66的顶表面和侧表面上以及第二纳米结构54的顶表面、侧表面和底表面上。界面层100A也可以沉积在：第一ILD 96、CESL 94、第二间隔件83和STI区域68的顶表面上；第一间隔件81的顶表面和侧表面上；以及第一内部间隔件90的侧表面上。界面层100A可以包括电介质材料，例如氧化硅(SiO2)或氧氮化硅(SiON)等。界面层100A可以通过化学氧化、热氧化、ALD或CVD等形成。界面层100A可以具有约
Figure BDA0003055286520000171
到约
Figure BDA0003055286520000172
的厚度。
可以使用共形工艺将第一电介质层100B沉积在界面层100A之上。第一电介质层100B可以是高介电常数(高k)材料(例如，k值大于7.0的材料)，例如氧化铪(HfO2)、氧化铝(Al2O3)、氧化镧(LaO2)、二氧化钛(TiO2)、氧化锆(HfZrO2)、氧化钽(Ta2O3)、氧化铪硅(HfSiO4)、氧化锆(ZrO2)、氧化锆硅(ZrSiO2)、前述项的组合或前述项的多层等。第一电介质层100B可以通过ALD或CVD等形成。在一些实施例中，可以省略界面层100A，并且可以直接将第一电介质层100B沉积在鳍66和第二纳米结构54的上。第一电介质层100B可以具有约1nm到约3nm的厚度。
n型区域50N和p型区域50P中的界面层100A和第一电介质层100B的形成可以同时发生，使得每个区域中的栅极电介质100由相同的材料形成。在一些实施例中，可以通过不同的工艺来形成每个区域中的栅极电介质100，使得栅极电介质100可以是不同的材料。当使用不同的工艺时，可以使用各种掩蔽步骤来掩蔽和暴露适当的区域。
在图18A和图18B中，第一功函数结构102沉积在p型区域50P中的栅极电介质100之上。当在p型区域50P中沉积第一功函数结构102时，可以掩蔽n型区域50N。在一些实施例中，第一功函数结构102可以包括p型功函数结构。如图18A和图18B所示，第一功函数结构102可以包括第一功函数层102A、第二功函数层102B和第三功函数层102C。尽管第一功函数结构102被示为包括三个功函数层102A-102C，但是第一功函数结构102中可以包括更多或更少的层。
可以使用诸如ALD、CVD或PVD等之类的工艺将第一功函数层102A沉积在第一电介质层100B之上。在一些实施例中，第一功函数层102A可以包括p型功函数金属或材料。第一功函数层102A可以包括过渡金属氮化物，例如氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化钼(MoN)、或氮化钒(VN)等。在第一功函数层102A包括氮化钛的实施例中，第一功函数层102A可以通过热ALD工艺来沉积，该热ALD工艺包括氯化钛(TiCl4)前体和氨(NH3)前体，并且在约200℃至约500℃的温度和约0.5托至约40托的压力下进行。第一功函数层102A可以被沉积为具有约0.5nm至约2.5nm的厚度。
在第一功函数层102A被沉积之后，可以对第一功函数层102A执行氧暴露工艺(也被称为氧处理)。可以在密封室中沉积第一功函数层102A，并且在沉积第一功函数层102A之后可发生真空破坏。在一些实施例中，可以在发生真空破坏之后从第一功函数层102A被沉积的腔室中去除衬底50。在一些实施例中，可以通过将第一功函数层102A暴露于含氧的周围环境中来执行氧暴露工艺，这氧化第一功函数层102A。含氧的周围环境可以包括浓度为约1原子百分比(at.％)至约99at.％的氧。第一功函数层102A可以在约25℃至约600℃的温度下，在约0.1托至约500托的压力下暴露于含氧的周围环境约2小时至约8小时。
在一些实施例中，氧暴露工艺可以包括将第一功函数层102A暴露于含臭氧(O3)的环境。含臭氧的环境可以包括浓度为约1at.％至约99at.％的臭氧。在一些实施例中，第一功函数层102A可以暴露于源气体，该源气体包括与载气一起供应的臭氧气体。载气可以包括惰性气体，例如氩(Ar)、氦(He)、氙(Xe)、氖(Ne)、氪(Kr)、氡(Rn)等、或前述项的组合，并且可以以约500sccm至约8000sccm的流速供应源气体。第一功函数层102A可以在约25℃至约600℃的温度下，在约0.1托至约500托的压力下暴露于含臭氧的环境约10秒至约300秒。
对第一功函数层102A执行氧暴露工艺增加了第一功函数层102A的氧浓度。例如，在氧暴露工艺之后，第一功函数层102A中的氧浓度可以为约15at.％至约75at.％、或约50at.％至约60at.％。第一功函数层102A可以具有梯度氧浓度，该梯度氧浓度临近第一电介质层100B为最大，并且随着与第一电介质层100B的距离增加而降低。此外，氧可以穿过第一功函数层102A扩散到第一功函数层102A和第一电介质层100B之间的界面。第一功函数层102A与第一电介质层100B之间的界面处的氧浓度可以在约50at.％至约60at.％的范围内。将第一功函数层102A中以及第一功函数层102A与第一电介质层100B之间的界面处的氧浓度增加到规定值增加了完整器件中的p型区域50P中的有效功函数，增加了平带电压(VFB)(例如，约30mV)，并且降低了阈值电压(Vt)。这提升了器件速度，并且改进了完整器件的器件性能。在上述范围内的持续时间内执行氧暴露工艺将所得晶体管的阈值电压调整期望的量。在这些范围之外的持续时间内执行氧气暴露工艺可能不能充分地调整所得晶体管的阈值电压，或者可能花费过多的时间等。
在第一功函数层102A被沉积并且对第一功函数层102A执行氧暴露工艺之后，可以在第一功函数层102A之上沉积第二功函数层102B。可以通过与第一功函数层102A相同的工艺来沉积第二功函数层102B，并且可以在第二功函数层102B被沉积之后对第二功函数层102B执行氧暴露工艺。第二功函数层102B可以沉积为具有约0.5nm至约2.5nm的厚度。在氧暴露工艺之后，第二功函数层102B中的氧浓度可以为约15at.％至约75at.％、或约50at.％至约60at.％。第二功函数层102B可具有梯度氧浓度，该梯度氧浓度临近第一功函数层102A为最大，并且随着与第一功函数层102A的距离增加而降低。
在第二功函数层102B被沉积并且对第二功函数层102B执行氧暴露工艺之后，可以在第二功函数层102B之上沉积第三功函数层102C。可以通过与第一功函数层102A相同的工艺来沉积第三功函数层102C。在一些实施例中，可以在第三功函数层102C被沉积之后对第三功函数层102C执行氧暴露工艺。然而，在一些实施例中，可以对于第三功函数层102C省略氧暴露工艺，并且可以在第三功函数层102C被沉积的沉积室中维持真空环境。在未对第三功函数层102C执行氧暴露工艺的实施例中，第三功函数层102C可以具有比第一功函数层102A或第二功函数层102B中任一者更低的氧浓度。第三功函数层102C可以沉积为具有约0.5nm至约2.5nm的厚度。第三功函数层102C中的氧浓度可以为约15at.％至约75at.％、或约50at.％至约60at.％。
如图18A所示，第三功函数层102C的沉积在相邻的鳍66和第二纳米结构54上的部分可以彼此合并。第三功函数层102C可以填充在第二功函数层102B的沉积在相邻的鳍66和第二纳米结构54上的部分之间留下的空间(例如，在内部薄板区域(inner sheet region)中)。尽管第一功函数结构102被图示和描述为包括三个功函数层，但是第一功函数结构102可以包括任何数量的功函数层。第一功函数结构102的最终层可以是合并的结构，其填充了相邻的鳍66和第二纳米结构54之间的空间(例如，在内部薄板区域中)。
图18C示出了界面层100A、第一电介质层100B和第一功函数结构102的二次离子质谱(SIMS)图表。在实施例200中，对第一功函数结构102执行氧暴露工艺，而在实施例202中，沉积第一功函数结构102而未对其执行氧暴露工艺。y轴提供SIMS检测到的氧的相对丰度(abundance)，而x轴显示界面层100A、第一电介质层100B和第一功函数结构102中氧的相对位置。如图18C所示，在实施例200中执行氧暴露工艺相对于实施例202增加了第一功函数结构102中以及第一功函数结构102与第一电介质层100B之间的界面处的氧浓度。第一功函数结构102中的氧浓度可随着与第一电介质层100B的距离增加而降低。第一电介质层100B中的氧浓度可从与第一功函数结构102的界面处开始增加，到第一电介质层100B的厚度的大约一半处达到最大值，然后向与界面层100A的界面处降低。实施例200中的界面层100A中的氧浓度可以低于实施例202中，并且可以随着与第一电介质层100B的距离增加而降低。
执行上述迭代的沉积和氧暴露工艺以在p型区域50P中形成包括第一功函数层102A、第二功函数层102B和第三功函数层102C的第一功函数结构102增加了整个第一功函数结构102中以及第一功函数结构102与第一电介质层100B之间的界面处的氧浓度。这增加了完整器件中的p型区域50P中的有效功函数，增加了平带电压(VFB)(例如，约30mV)，并降低了阈值电压(Vt)。这提升了器件速度，并且改进了完整器件的器件性能。
在图19A至图19D中，在第一功函数结构102之上沉积粘附层104和填充材料106。第一功函数结构102(包括第一功函数层102A、第二功函数层102B和第三功函数层102C)、粘附层104和填充材料106的组合形成p型区域50P中的栅极电极105。
可以在第一功函数结构102之上共形地沉积粘附层104。粘附层104可以由诸如氮化钛或氮化钽之类的导电材料形成，其可以通过CVD、ALD、PECVD或PVD等来沉积。粘附层104可以被称为粘合层，并且可以被用于改进随后沉积的填充材料106和第一功函数结构102之间的粘附。粘附层104可以是可选的，并且在一些实施例中可能被省略。粘附层104可以被沉积为具有约1nm至约15nm的厚度。可以在不破坏沉积室的真空的情况下，在与沉积第三功函数层102C的同一沉积室中在第三功函数层102C之上沉积粘附层104。
在粘附层104之上沉积填充材料106。在一些实施例中，填充材料106可以由诸如钨(W)、铝(Al)、钴(Co)、钌(Ru)、或它们的组合等的导电材料形成。可以通过CVD、ALD、PECVD、或PVD等沉积填充材料106。填充材料106填充第二凹部98的剩余部分，例如，第二凹部98的未被栅极电介质100、第一功函数结构102和粘附层104填充的部分。如图19C和图19D所示，在填充材料106被沉积之后，可以对栅极电介质100、第一功函数结构102、粘附层104和填充材料106执行平坦化工艺，使得栅极电极105的顶表面与第一ILD 96、CESL 94、第一间隔件81和第二间隔件83的顶表面齐平。平坦化工艺可以是化学机械抛光(CMP)、回蚀刻工艺或它们的组合等。
在图20A至图20D中，在n型区域50N中形成第二功函数结构107、粘附层104和填充材料106。当在n型区域50N中沉积第二功函数结构107时，可以掩蔽p型区域50P。第二功函数结构107、粘附层104和填充材料106的组合形成n型区域50N中的栅极电极105。
可以在栅极电介质100之上共形地沉积第二功函数结构107。在一些实施例中，第二功函数结构107可以包括n型功函数金属。第二功函数结构107可以由诸如钛铝(TiAl)、碳化钛铝(TiAlC)、钽铝(TaAl)、碳化钽(TaC)、或前述项的组合之类的导电材料形成，其可以通过CVD、ALD、PECVD、或PVD等来沉积。第二功函数结构107可以沉积为具有约0.5nm至约2.5nm的厚度。
n型区域50N中的粘附层104可以包括与p型区域50P中的粘附层104相同或类似的材料，并且可以通过与p型区域50P中的粘附层104相同或类似的工艺来沉积。n型区域50N中的填充材料106可以包括与p型区域50P中的填充材料106相同或类似的材料，并且可以通过与p型区域50P中的填充材料106相同或类似的工艺来沉积。在一些实施例中，可以同时沉积n型区域50N和p型区域50P中的粘附层104和/或填充材料106；然而，可以分别地在n型区域50N和p型区域50P中沉积粘附层104和填充材料106，并且可以按照任何顺序沉积粘附层104和填充材料106。如图20C和图20D所示，在填充材料106被沉积之后，可以对栅极电介质100、第二功函数结构107、粘附层104和填充材料106执行平坦化工艺，使得栅极电极105的顶表面与第一ILD 96、CESL 94、第一间隔件81和第二间隔件83的顶表面齐平。平坦化工艺可以是化学机械抛光(CMP)、回蚀刻工艺或它们的组合等。
在图21A和图21B中，在第一ILD 96之上沉积第二ILD 110。在一些实施例中，第二ILD 110是通过FCVD形成的可流动膜。在一些实施例中，第二ILD 110是由诸如PSG、BSG、BPSG、USG等之类的电介质材料形成的，并且可以通过诸如CVD或PECVD等之类的任何适当的方法来沉积。在一些实施例中，在形成第二ILD 110之前，使栅极堆叠(包括栅极电介质100和相应的上覆的栅极电极105)凹陷，从而在栅极堆叠正上方和第一间隔件81的相对部分之间形成凹部。在凹部中填充包括一层或多层电介质材料(例如，氮化硅或氮氧化硅等)的栅极掩模108，随后进行平坦化工艺以去除电介质材料的在第一ILD 96之上延伸的多余部分。随后形成的栅极接触件(例如下面参考图22A和图22B讨论的栅极接触件114)穿过栅极掩膜108以接触凹陷的栅极电极105的顶表面。
在图22A和图22B中，栅极接触件114和源极/漏极接触件112被形成为穿过第二ILD110和第一ILD 96。穿过第一ILD 96和第二ILD 110形成用于源极/漏极接触件112的开口，并且穿过第二ILD 110和栅极掩模108形成用于栅极接触件114的开口。可以使用可接受的光刻和蚀刻技术来形成这些开口。在这些开口中形成诸如扩散阻挡层或粘附层之类的衬里以及导电材料。衬里可以包括钛、氮化钛、钽、或氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、或镍等。可以执行诸如CMP之类的平坦化工艺以从第二ILD 110的表面去除多余的材料。剩余的衬里和导电材料在开口中形成源极/漏极接触件112和栅极接触件114。可以执行退火工艺以在外延源极/漏极区域92和源极/漏极接触件112之间的界面处形成硅化物。源极/漏极接触件112被实体地和电气地耦合到外延源极/漏极区域92，并且栅极接触件114被实体地和电气地耦合到栅极电极105。源极/漏极接触件112和栅极接触件114可以通过不同的工艺形成，或者可以通过相同的工艺形成。尽管被示出为形成在相同的截面中，但是应当理解，每个源极/漏极接触件112和栅极接触件110可以被形成在不同的截面中，这可以避免接触件的短路。
实施例可以实现多个优点。例如，通过包括沉积步骤、后续氧暴露步骤的迭代工艺形成p型功函数结构增加了p型功函数结构中以及p型功函数结构与下面的栅极电介质层之间的界面处的氧浓度。这增加了完整器件的p型区域中的有效功函数，增加了平带电压(VFB)，并降低了阈值电压(Vt)。这提升了器件速度，并且改进了完整器件的器件性能。
根据一个实施例，一种器件包括：第一沟道区域；第二沟道区域；以及栅极结构，该栅极结构环绕第一沟道区域和第二沟道区域，该栅极结构包括：栅极电介质；第一p型功函数金属，该第一p型功函数金属位于栅极电介质上，该第一p型功函数金属包括氧，该第一p型功函数金属的第一部分围绕第一沟道区域，并且该第一p型功函数金属的第二部分与该第一p型功函数金属的第一部分分离并围绕第二沟道区域；第二p型功函数金属，该第二p型功函数金属位于第一p型功函数金属上，该第二p型功函数金属具有比第一p型功函数金属低的氧浓度，该第二p型功函数金属的第三部分围绕第一沟道区域，并且该第二p型功函数金属的第四部分与第三部分相连并围绕第二沟道区域；以及填充层，该填充层位于第二p型功函数金属上。在一个实施例中，第一p型功函数金属还包括氮化钛。在一个实施例中，第一p型功函数金属的氧浓度为50at.％至60at.％。在一个实施例中，栅极电介质包括氧化铪，第一p型功函数金属还包括氮化钛，并且栅极电介质和第一p型功函数金属之间的界面处的氧浓度为50at.％至60at.％。在一个实施例中，第一p型功函数金属具有随着与栅极电介质的距离增加而降低的梯度氧浓度。在一个实施例中，该器件还包括第三p型功函数金属，该第三p型功函数金属位于第一p型功函数金属和第二p型功函数金属之间，该第三p型功函数金属具有随着与栅极电介质的距离增加而降低的梯度氧浓度，第一p型功函数金属、第二p型功函数金属和第三p型功函数金属均包括过渡金属氮化物。
根据另一实施例，一种器件包括：沟道区域；界面层，该界面层位于沟道区域上；高k栅极电介质层，该高k栅极电介质层位于界面层上；第一功函数结构，该第一功函数结构位于高k栅极电介质层上，第一功函数结构包括多个第一功函数层，这些第一功函数层中的每一个包括第一p型功函数材料和氧，第一功函数结构中的氧浓度随着与高k栅极电介质层的距离增加而降低；粘附层，该粘附层位于第一功函数结构上；以及填充层，该填充层位于粘附层上。在一个实施例中，高k栅极电介质层与第一功函数结构之间的界面处的氧浓度为50at.％至60at.％。在一个实施例中，高k栅极电介质层包括氧化铪。在一个实施例中，第一p型功函数材料和粘附层均包括氮化钛。在一个实施例中，粘附层不含氧。
在又一实施例中，一种方法包括：在半导体衬底之上的沟道区域上沉积栅极电介质层；在栅极电介质层上沉积第一p型功函数金属；对第一p型功函数金属执行氧处理；以及在执行氧处理之后，在第一p型功函数金属上沉积第二p型功函数金属。在一个实施例中，执行氧处理包括使第一p型功函数金属暴露于周围环境。在一个实施例中，第一p型功函数金属被暴露于周围环境2小时至8小时的持续时间。在一个实施方案中，执行氧处理包括使第一p型功函数金属暴露于含臭氧的环境。在一个实施例中，第一p型功函数金属被暴露于含臭氧的环境10秒至300秒的持续时间。在一个实施例中，对第一p型功函数金属执行氧处理使氧穿过第一p型功函数金属扩散到第一p型功函数金属与栅极电介质层之间的界面。在一个实施例中，对第一p型功函数金属执行氧处理包括从用于沉积第一p型功函数金属的沉积室中去除半导体衬底。在一个实施例中，第一p型功函数金属是在200℃至500℃的温度和0.5托至40托的压力下沉积的。在一个实施例中，该方法进一步包括：在第二p型功函数金属之上沉积粘附层，第二p型功函数金属和粘附层被沉积在沉积室中，在沉积第二p型功函数金属和沉积粘附层之间沉积室中保持真空；以及在粘附层之上沉积导电填充材料。
上文概述了一些实施例的特征，以使本领域技术人员可以更好地理解本公开的各个方面。本领域的技术人员应该领会的是，他们可以容易地使用本公开作为基础，用于设计或者修改其他工艺和结构，以实现与这里引入的实施例相同的目的和/或达到与这里引入的实施例相同的优点。本领域技术人员还应当认识到，这些等同构造并不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下进行各种改变、替代和变更。
示例1.一种半导体器件，包括：第一沟道区域；第二沟道区域；以及栅极结构，所述栅极结构环绕所述第一沟道区域和所述第二沟道区域，所述栅极结构包括：栅极电介质；第一p型功函数金属，所述第一p型功函数金属位于所述栅极电介质上，所述第一p型功函数金属包括氧，其中，所述第一p型功函数金属的第一部分围绕所述第一沟道区域，并且其中，所述第一p型功函数金属的第二部分与所述第一p型功函数金属的第一部分分离并围绕所述第二沟道区域；第二p型功函数金属，所述第二p型功函数金属位于所述第一p型功函数金属上，所述第二p型功函数金属具有比所述第一p型功函数金属低的氧浓度，其中，所述第二p型功函数金属的第三部分围绕所述第一沟道区域，并且其中，所述第二p型功函数金属的第四部分与所述第三部分相连并围绕所述第二沟道区域；以及填充层，所述填充层位于所述第二p型功函数金属上。
示例2.根据示例1所述的半导体器件，其中，所述第一p型功函数金属还包括氮化钛。
示例3.根据示例1所述的半导体器件，其中，所述第一p型功函数金属的氧浓度为50at.％至60at.％。
示例4.根据示例1所述的半导体器件，其中，所述栅极电介质包括氧化铪，其中，所述第一p型功函数金属还包括氮化钛，并且其中，所述栅极电介质和所述第一p型功函数金属之间的界面处的氧浓度为50at.％至60at.％。
示例5.根据示例1所述的半导体器件，其中，所述第一p型功函数金属具有随着与所述栅极电介质的距离增加而降低的梯度氧浓度。
示例6.根据示例5所述的半导体器件，还包括第三p型功函数金属，所述第三p型功函数金属位于所述第一p型功函数金属和所述第二p型功函数金属之间，所述第三p型功函数金属具有随着与所述栅极电介质的距离增加而降低的梯度氧浓度，其中，所述第一p型功函数金属、所述第二p型功函数金属和所述第三p型功函数金属均包括过渡金属氮化物。
示例7.一种半导体器件，包括：沟道区域；界面层，所述界面层位于所述沟道区域上；高k栅极电介质层，所述高k栅极电介质层位于所述界面层上；第一功函数结构，所述第一功函数结构位于所述高k栅极电介质层上，所述第一功函数结构包括多个第一功函数层，所述第一功函数层中的每一个包括第一p型功函数材料和氧，其中，所述第一功函数结构中的氧浓度随着与所述高k栅极电介质层的距离增加而降低；粘附层，所述粘附层位于所述第一功函数结构上；以及填充层，所述填充层位于所述粘附层上。
示例8.根据示例7所述的半导体器件，其中，所述高k栅极电介质层与所述第一功函数结构之间的界面处的氧浓度为50at.％至60at.％。
示例9.根据示例7所述的半导体器件，其中，所述高k栅极电介质层包括氧化铪。
示例10.根据示例7所述的半导体器件，其中，所述第一p型功函数材料和所述粘附层均包括氮化钛。
示例11.根据示例10所述的半导体器件，其中，所述粘附层不含氧。
示例12.一种制造半导体器件的方法，包括：在半导体衬底之上的沟道区域上沉积栅极电介质层；在所述栅极电介质层上沉积第一p型功函数金属；对所述第一p型功函数金属执行氧处理；以及在执行所述氧处理之后，在所述第一p型功函数金属上沉积第二p型功函数金属。
示例13.根据示例12所述的方法，其中，执行所述氧处理包括使所述第一p型功函数金属暴露于周围环境。
示例14.根据示例13所述的方法，其中，所述第一p型功函数金属被暴露于所述周围环境2小时至8小时的持续时间。
示例15.根据示例12所述的方法，其中，执行所述氧处理包括将所述第一p型功函数金属暴露于含臭氧的环境。
示例16.根据示例15所述的方法，其中，所述第一p型功函数金属被暴露于所述含臭氧的环境10秒至300秒的持续时间。
示例17.根据示例12所述的方法，其中，对所述第一p型功函数金属执行所述氧处理使氧穿过所述第一p型功函数金属扩散到所述第一p型功函数金属与所述栅极电介质层之间的界面。
示例18.根据示例12所述的方法，其中，对所述第一p型功函数金属执行所述氧处理包括：从用于沉积所述第一p型功函数金属的沉积室中去除所述半导体衬底。
示例19.根据示例12所述的方法，其中，所述第一p型功函数金属是在200℃至500℃的温度和0.5托至40托的压力下沉积的。
示例20.根据示例12所述的方法，还包括：在所述第二p型功函数金属之上沉积粘附层，其中，所述第二p型功函数金属和所述粘附层被沉积在沉积室中，其中，在沉积所述第二p型功函数金属和沉积所述粘附层之间所述沉积室中保持真空；以及在所述粘附层之上沉积导电填充材料。

Claims (10)

1.一种半导体器件，包括：
第一沟道区域；
第二沟道区域；以及
栅极结构，所述栅极结构环绕所述第一沟道区域和所述第二沟道区域，所述栅极结构包括：
栅极电介质；
第一p型功函数金属，所述第一p型功函数金属位于所述栅极电介质上，所述第一p型功函数金属包括氧，其中，所述第一p型功函数金属的第一部分围绕所述第一沟道区域，并且其中，所述第一p型功函数金属的第二部分与所述第一p型功函数金属的第一部分分离并围绕所述第二沟道区域；
第二p型功函数金属，所述第二p型功函数金属位于所述第一p型功函数金属上，所述第二p型功函数金属具有比所述第一p型功函数金属低的氧浓度，其中，所述第二p型功函数金属的第三部分围绕所述第一沟道区域，并且其中，所述第二p型功函数金属的第四部分与所述第三部分相连并围绕所述第二沟道区域；以及
填充层，所述填充层位于所述第二p型功函数金属上。
2.根据权利要求1所述的半导体器件，其中，所述第一p型功函数金属还包括氮化钛。
3.根据权利要求1所述的半导体器件，其中，所述第一p型功函数金属的氧浓度为50at.％至60at.％。
4.根据权利要求1所述的半导体器件，其中，所述栅极电介质包括氧化铪，其中，所述第一p型功函数金属还包括氮化钛，并且其中，所述栅极电介质和所述第一p型功函数金属之间的界面处的氧浓度为50at.％至60at.％。
5.根据权利要求1所述的半导体器件，其中，所述第一p型功函数金属具有随着与所述栅极电介质的距离增加而降低的梯度氧浓度。
6.根据权利要求5所述的半导体器件，还包括第三p型功函数金属，所述第三p型功函数金属位于所述第一p型功函数金属和所述第二p型功函数金属之间，所述第三p型功函数金属具有随着与所述栅极电介质的距离增加而降低的梯度氧浓度，其中，所述第一p型功函数金属、所述第二p型功函数金属和所述第三p型功函数金属均包括过渡金属氮化物。
7.一种半导体器件，包括：
沟道区域；
界面层，所述界面层位于所述沟道区域上；
高k栅极电介质层，所述高k栅极电介质层位于所述界面层上；
第一功函数结构，所述第一功函数结构位于所述高k栅极电介质层上，所述第一功函数结构包括多个第一功函数层，所述第一功函数层中的每一个包括第一p型功函数材料和氧，其中，所述第一功函数结构中的氧浓度随着与所述高k栅极电介质层的距离增加而降低；
粘附层，所述粘附层位于所述第一功函数结构上；以及
填充层，所述填充层位于所述粘附层上。
8.根据权利要求7所述的半导体器件，其中，所述高k栅极电介质层与所述第一功函数结构之间的界面处的氧浓度为50at.％至60at.％。
9.根据权利要求7所述的半导体器件，其中，所述高k栅极电介质层包括氧化铪。
10.一种制造半导体器件的方法，包括：
在半导体衬底之上的沟道区域上沉积栅极电介质层；
在所述栅极电介质层上沉积第一p型功函数金属；
对所述第一p型功函数金属执行氧处理；以及
在执行所述氧处理之后，在所述第一p型功函数金属上沉积第二p型功函数金属。
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