KR20220022042A - 반도체 디바이스 및 방법 - Google Patents

반도체 디바이스 및 방법 Download PDF

Info

Publication number
KR20220022042A
KR20220022042A KR1020210066393A KR20210066393A KR20220022042A KR 20220022042 A KR20220022042 A KR 20220022042A KR 1020210066393 A KR1020210066393 A KR 1020210066393A KR 20210066393 A KR20210066393 A KR 20210066393A KR 20220022042 A KR20220022042 A KR 20220022042A
Authority
KR
South Korea
Prior art keywords
gate
layer
work function
gate electrode
function tuning
Prior art date
Application number
KR1020210066393A
Other languages
English (en)
Other versions
KR102582485B1 (ko
Inventor
샤하지 비. 모어
찬드라셰카르 프라카쉬 사반트
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20220022042A publication Critical patent/KR20220022042A/ko
Application granted granted Critical
Publication of KR102582485B1 publication Critical patent/KR102582485B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28176—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the definitive gate conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82385—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/495—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
    • H01L29/4991—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material comprising an air gap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Abstract

실시예에서, 디바이스는: 기판 위의 게이트 유전체; 및 게이트 유전체 위의 게이트 전극을 포함하며, 게이트 전극은: 게이트 유전체 위의 일함수 튜닝 층; 일함수 튜닝 층 위의 접착 층; 접착 층 위의 충전(fill)층; 및 충전 층, 접착 층, 및 일함수 튜닝 층 중 적어도 하나의 내부 표면들에 의해 규정되는 보이드를 포함하며, 내부 표면들에서의 게이트 전극의 재료는 일함수 튜닝 엘리먼트를 포함한다.

Description

반도체 디바이스 및 방법{SEMICONDUCTOR DEVICE AND METHOD}
본 출원은 “A New Passivation Design for MONOS Structure”이라는 명칭으로 2020년 9월 24일자로 출원된 미국 가출원 63/082,534의 우선권을 청구하며, 이 가출원의 내용 전체는 참조로서 본 명세서에 통합된다.
반도체 디바이스들은 예를 들어 개인용 컴퓨터들, 휴대 전화들, 디지털 카메라들, 및 다른 전자 장비들과 같은 다양한 전자 애플리케이션들에서 사용된다. 반도체 디바이스들은 통상적으로 반도체 기판 위에서 절연 층들 또는 유전체 층들, 도전 층들, 및 반도체 재료 층들을 순차적으로 성막하고, 리소그래피를 이용하여 다양한 재료 층들을 패터닝하여 기판 상에서 회로 컴포넌트들 및 엘리먼트들을 형성함으로써 제조된다.
반도체 산업은 최소 피처 크기의 계속적인 감소에 의해 계속해서 다양한 전자 컴포넌트들(예컨대, 트랜지스터, 다이오드, 저항기, 캐패시터 등)의 집적 밀도를 향상시켜왔으며, 이것은 주어진 면적 내로 보다 많은 컴포넌트들이 집적되도록 해준다.
본 개시물의 양상들은 첨부 도면들과 함께 판독될 때 아래의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았다는 것을 알아야 한다. 실제로, 다양한 피처들의 치수들은 논의의 명료성을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 FinFET의 예를 3차원 도면으로 예시한다.
도 2 내지 도 19b는 몇몇 실시예들에 따른 FinFET들의 제조에 있어서의 중간 단계들의 다양한 도면들이다.
도 20a 및 도 20b는 몇몇 실시예들에 따른 FinFET들의 단면도들이다.
도 21a 내지 도 22b는 몇몇 다른 실시예들에 따른 FinFET들의 제조에 있어서의 중간 단계들의 단면도들이다.
도 23a 및 도 23b는 몇몇 다른 실시예들에 따른 FinFET들의 단면도들이다.
도 24a 내지 도 25b는 몇몇 다른 실시예들에 따른 FinFET들의 제조에 있어서의 중간 단계들의 단면도들이다.
도 26a 및 도 26b는 몇몇 다른 실시예들에 따른 FinFET들의 단면도들이다.
도 27은 몇몇 실시예들에 따른 게이트 전극들의 구성을 보여주는 스펙토그램이다.
도 28은 몇몇 실시예들에 따른 디바이스들의 문턱 전압들을 보여주는 그래프이다.
도 29a 내지 도 29c는 몇몇 실시예들에 따른 게이트 구조물 막 스택들의 단면도들이다.
아래의 개시내용은 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트들 및 배열들의 특정 예시들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정하는 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상의 또는 제2 피처 위의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 피처 및 제2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 피처와 제2 피처 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시물은 상이한 예들에서 도면 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
또한, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에 예시되는 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하기 위하여 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향에 부가하여 사용시 또는 동작시 디바이스의 상이한 배향들을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있거나(90도 또는 다른 배향으로 회전될 수 있음), 본 명세서에서 사용된 공간적으로 상대적인 디스크립터는 그에 따라 유사하게 해석될 수 있다.
다양한 실시예들에 따라, 디바이스들은 짧은 길이의 채널 영역들 및 긴 길이의 채널 영역들이 형성된다. 게이트 전극들은 채널 영역들 위에 형성된다. 짧은 길이 채널 영역들 위의 게이트 전극들은 보이드들을 갖도록 형성되고, 긴 길이 채널 영역들 위의 게이트 전극들은 보이드들 없이 형성된다(또는 적어도 더 작은 보이드들을 갖는다). 디바이스들의 일함수를 수정하기 위해 하나 이상의 게이트 처리 프로세스(들)가 수행된다. 게이트 처리 프로세스(들)는 보이드들이 없는 게이트 전극들(예를 들어, 긴 길이 채널 영역들 위에 있는 것들)보다 보이드들이 있는 게이트 전극들(예를 들어, 짧은 길이 채널 영역 위에 있는 것들)에 더 많이 영향을 미친다. 따라서, 게이트 처리 프로세스(들)는 전체 기판에 걸쳐 게이트 처리 프로세스(들)가 수행되는 경우에도, 일부 디바이스들의 문턱 전압들을 선택적으로 튜닝하기 위해 사용될 수 있다.
도 1은 몇몇 실시예들에 따라 3 차원 뷰로 단순화된 핀 전계 효과 트랜지스터(FinFET, Fin Field-Effect Transistor)들의 예를 예시한다. FinFET들의 몇몇 다른 피처들(아래에서 논의됨)은 명확성을 위해 생략되었다. 예시된 FinFET들은 예를 들어, 하나의 트랜지스터 또는 2 개의 트랜지스터와 같은 다중 트랜지스터들로서 동작하는 방식으로 전기적으로 연결되거나 커플링될 수 있다.
FinFET들은 기판(50)으로부터 연장되는 핀들(52)을 포함한다. 쉘로우 트렌치 격리(STI, Shallow trench isolation) 영역들(56)이 기판(50) 위에 배치되고, 핀들(52)이 이웃한 STI 영역들(56) 위에서 그들 사이로부터 돌출된다. STI 영역들(56)이 기판(50)과 분리된 것으로 설명/예시되었지만, 본 명세서에서 사용되는 용어 "기판"은 격리 영역들을 포함하는 반도체 기판 또는 단지 반도체 기판만을 지칭하기 위해 사용될 수 있다. 추가적으로, 핀들(52)이 기판(50)의 단일의 연속 재료로서 예시되었지만, 핀들(52) 및/또는 기판(50)은 단일 재료 또는 복수의 재료들을 포함할 수 있다. 이러한 맥락에서, 핀들(52)은 이웃하는 STI 영역들(56) 사이에서 연장되는 부분들을 지칭한다.
게이트 유전체들(112)은 측벽들을 따라 그리고 핀들(52)의 상부면들 위에 있고, 게이트 전극들(114)은 게이트 유전체들(112) 위에 있다. 소스/드레인 영역들(88)은 게이트 유전체들(112) 및 게이트 전극들(114)에 대하여 핀(52)의 양측에 배치된다. 게이트 스페이서들(82)은 게이트 유전체들(112) 및 게이트 전극들(114)로부터 소스/드레인 영역들(88)을 분리한다. 층간 유전체(ILD, inter-layer dielectric)(92)는 소스/드레인 영역들(88) 및 STI 영역들(56) 위에 배치된다. 다수의 트랜지스터들이 형성되는 실시예들에서, 소스/드레인 영역들(88)은 다양한 트랜지스터들 사이에서 공유될 수 있다. 하나의 트랜지스터가 다중 핀들(52)로 형성되는 실시예들에서, 이웃한 소스/드레인 영역들(88)은 예컨대 에피택셜 성장에 의해 소스/드레인 영역들(88)을 병합하는 것을 통해 또는 소스/드레인 영역들(88)을 동일한 소스/드레인 콘택과 커플링하는 것을 통해 전기적으로 연결될 수 있다.
도 1은 여러 기준 단면들을 추가로 예시한다. 단면 A-A는 핀(52)의 종축을 따르며, 예를 들어 FinFET들의 소스/드레인 영역들(88) 사이의 전류 흐름의 방향으로 있다. 단면 B-B는 단면 A-A에 직각이고, 게이트 전극(114)의 종축을 따르며, 예를 들어 FinFET들의 소스/드레인 영역들(88) 사이의 전류 흐름의 방향에 직각인 방향으로 있다. 단면 C-C는 단면 B-B와 평행하고, FinFET들의 소스/드레인 영역들(88)을 관통해 연장된다. 후속 도면들은 명확성을 위해 이들 참조 단면들을 참조한다.
도 2 내지 도 19b는 몇몇 실시예들에 따른 FinFET들의 제조에 있어서의 중간 단계들의 다양한 도면들이다. 도 2, 도 3 및 도 4는 3차원도들이다. 도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 10b, 도 11a, 도 11b, 도 12a, 도 12b, 도 13a, 도 13b, 도 14a, 도 14b, 도 18a 및 도 19a는 도 1의 기준 단면 A-A와 유사한 단면을 따라 예시된 단면도들이다. 도 5b, 도 6b, 도 7b, 도 8b, 도 9b, 도 15a, 도 15b, 도 16a, 도 16b, 도 17a, 도 17b, 도 18b 및 도 19b는 도 1의 참조 단면 B-B와 유사한 단면을 따라 도시된 단면도들이다. 도 6c 및 도 6d는 도 1의 기준 단면 C-C와 유사한 단면을 따라 예시된 단면도들이다.
도 2에서, 기판(50)이 제공된다. 기판(50)은 (예를 들어, p-타입 또는 n-타입 도펀트로) 도핑되거나 또는 도핑되지 않을 수 있는, 벌크 반도체, 반도체 온 절연체(SOI, semiconductor-on-insulator) 기판과 같은 반도체 기판일 수 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성된 반도체 재료의 층이다. 절연체 층은 예를 들어, 매립 산화물(BOX, buried oxide) 층, 실리콘 산화물 층 등일 수 있다. 절연체 층은 일반적으로 실리콘 또는 유리 기판인 기판 상에 제공된다. 다층 또는 그래디언트 기판과 같은 다른 기판들이 또한 사용될 수 있다. 몇몇 실시예들에서, 기판(50)의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; 실리콘-게르마늄, 갈륨 비화물 인화물, 알루미늄 인듐 비화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물 및/또는 갈륨 인듐 비화물 인화물을 포함하는 합금 반도체; 또는 이들의 조합들을 포함할 수 있다.
기판(50)은 n 타입 영역(50N) 및 p 타입 영역(50P)을 갖는다. n 타입 영역(50N)은 NMOS 트랜지스터들, 예를 들어 n 타입 FinFET들과 같은 n 타입 디바이스들을 형성하기 위한 것일 수 있다. p 타입 영역(50P)은 PMOS 트랜지스터들, 예를 들어 p 타입 FinFET들과 같은 p 타입 디바이스들을 형성하기 위한 것일 수 있다. n 타입 영역(50N)은 p 타입 영역(50P)으로부터 물리적으로 분리될 수 있고, n 타입 영역(50N)과 p 타입 영역(50P) 사이에 임의의 수의 디바이스 피처들(예를 들어, 다른 능동 디바이스들, 도핑된 영역들, 격리 구조물들 등)이 배치될 수 있다.
핀들(52)이 기판(50)에 형성된다. 핀들(52)은 반도체 스트립들이다. 몇몇 실시예들에서, 핀들(52)은 기판(50)에서 트렌치들을 에칭함으로써 기판(50)에 형성될 수 있다. 에칭은 반응성 이온 에칭(RIE, reactive ion etch), 중성 빔 에칭(NBE, neutral beam etch) 등, 또는 이들의 조합과 같은 임의의 허용가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다.
핀들(52)은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀들(52)은 이중 패터닝 또는 다중 패터닝 프로세스들을 포함하는 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 프로세스는 포토리소그래피 및 자기 정렬 프로세스를 결합하여, 예를 들어 단일의 직접 포토리소그래피 프로세스를 사용하여 얻을 수 있는 것보다 더 작은 피치들을 갖는 패턴들이 생성되도록 허용한다. 예를 들어, 일 실시예에서, 희생 층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 스페이서들은 자기 정렬 프로세스를 사용하여 패터닝된 희생 층과 함께 형성된다. 희생 층은 그 후 제거되고, 나머지 스페이서들은 그 후 핀들(52)을 패터닝하는데 사용될 수 있다. 몇몇 실시예들에서, 마스크(또는 다른 층)는 핀들(52) 상에 남아있을 수 있다.
STI 영역들(56)이 기판(50) 위에 그리고 이웃하는 핀들(52) 사이에 형성된다. STI 영역들(56)을 형성하기 위한 예로서, 절연 재료가 기판(50) 위에 그리고 이웃하는 핀들(52) 사이에 형성될 수 있다. 절연 재료는 산화물, 예컨대 실리콘 산화물, 질화물 등, 또는 이들의 조합일 수 있으며, 고밀도 플라즈마 화학 기상 증착(HDP-CVD, high density plasma chemical vapor deposition), 유동성 CVD(FCVD, flowable CVD)(예를 들어, 원격 플라즈마 시스템에서의 CVD 기반 재료 증착, 및 산화물과 같은 다른 재료로 변환시키는 포스트(post) 경화) 등, 또는 이들의 조합에 의해 형성될 수 있다. 임의의 허용가능한 프로세스에 의해 형성된 다른 절연 재료들이 사용될 수 있다. 몇몇 실시예들에서, 절연 재료는 FCVD에 의해 형성된 실리콘 산화물이다. 일단 절연 재료가 형성되면 어닐링 프로세스가 수행될 수 있다. 몇몇 실시예들에서, 절연 재료는 초과 절연 재료가 핀들(52)을 커버하도록 형성된다. STI 영역들(56)은 단일 층으로서 예시되나, 몇몇 실시예들은 다중 층들을 이용할 수 있다. 예를 들어, 몇몇 실시예들에서 라이너(미도시)가 먼저 기판(50) 및 핀들(52)의 표면을 따라 형성될 수 있다. 그 후, 위에서 논의된 것들과 같은 충전 재료가 라이너 위에 형성될 수 있다. 그 후, 핀들(52) 위의 초과 절연 재료를 제거하기 위해 제거 프로세스가 절연 재료에 적용된다. 몇몇 실시예들에서, 화학적 기계적 연마(CMP), 에치백 프로세스, 이들의 조합들 등과 같은 평탄화 프로세스가 이용될 수 있다. 평탄화 프로세스는 평탄화 프로세스가 완료된 후, 절연 재료 및 핀들(52)의 상부면들이 (프로세스 편차들 내에서) 동일 평면 상에 있도록 핀들(52)을 노출시킨다. 마스크가 핀들(52)에 남아있는 실시예들에서, 평탄화 프로세스는 평탄화 프로세스가 완료된 후 마스크 또는 핀들(52)의 상부면들 각각 및 절연 재료가 (프로세스 편차들 내에서) 동일 평면 상에 있도록, 마스크를 노출시키거나 마스크를 제거할 수 있다. 절연 재료는 그 후 STI 영역들(56)을 형성하기 위해 리세스된다. 절연 재료는 n 타입 영역(50N) 및 p 타입 영역(50P)의 핀들(52)의 상부 부분들이 이웃한 STI 영역들(56) 사이로부터 돌출되도록 리세스된다. 또한, STI 영역들(56)의 상단면들은 예씨된 바와 같은 평평한 표면, 볼록한 표면, 오목한 표면(디싱(dishing)과 같은), 또는 이들의 조합을 가질 수 있다. STI 영역들(56)의 상단면들은 적절한 에칭에 의해 평평하게, 볼록하게, 및/또는 오목하게 형성될 수 있다. STI 영역들(56)은 절연 재료의 재료에 대해 선택적인 것과 같은 허용가능한 에칭 프로세스(예를 들어, 핀들(52)의 재료보다 빠른 속도로 절연 재료의 재료를 에칭함)를 사용하여 리세스될 수 있다. 예를 들어, 희석된 불화수소(dHF, dilute hydrofluoric) 산을 사용한 산화물 제거가 사용될 수 있다.
도 2와 관련하여 설명된 프로세스는 단지 핀들(52)이 어떻게 형성될 수 있는지의 일례일 뿐이다. 몇몇 실시예들에서, 핀들(52)은 에피택셜 성장 프로세스에 의해 형성될 수 있다. 예를 들어, 유전체 층은 기판(50)의 상부면 위에 형성될 수 있고, 트렌치들은 유전체 층을 통해 에칭되어 아래 놓인 기판(50)을 노출시킬 수 있다. 호모에피택셜 구조물들은 트렌치들에서 에피택셜하게 성장될 수 있고, 유전체 층은 호모에피택셜 구조물이 핀들을 형성하기 위해 유전체 층으로부터 돌출되도록 리세스될 수 있다. 추가로, 몇몇 실시예들에서, 헤테로에피택셜 구조물들은 핀들(52)에 대해 사용될 수 있다. 예를 들어, 핀들(52)은 리세스될 수 있고, 핀들(52)과 상이한 재료가 리세스된 재료 위에 에피택셜하게 성장될 수 있다. 이러한 실시예들에서, 핀들(52)은 리세스된 재료뿐만 아니라 리세스된 재료 위에 배치된 에피택셜하게 성장된 재료를 포함한다. 또 다른 추가 실시예들에서, 유전체 층은 기판(50)의 상부면 위에 형성될 수 있고, 트렌치들은 유전체 층을 통해 에칭될 수 있다. 그 후, 헤테로에피택셜 구조물들은 기판(50)과 상이한 재료를 사용하여 트렌치들에서 에피택셜하게 성장될 수 있고, 유전체 층은 헤테로에피택셜 구조물들이 핀들(52)을 형성하기 위해 유전체 층으로부터 돌출되도록 리세스될 수 있다. 호모에피택셜 또는 헤테로에피택셜 구조물들이 에피택셜하게 성장되는 몇몇 실시예들에서, 에피택셜하게 성장된 재료들은 성장 동안 인 시츄 도핑될 수 있으며, 이는 이전의 주입 및 후속 주입을 배제시킬 수 있지만, 인 시튜 및 주입 도핑이 함께 사용될 수 있다.
또한, p 타입 영역(50P)(예를 들어, PMOS 영역)의 재료와 상이한 n 타입 영역(50N)(예를 들어, NMOS 영역)의 재료를 에피택셜하게 성장시키는 것이 유리할 수 있다. 다양한 실시예들에서, 핀들(52)의 상부 부분들은 실리콘 게르마늄(SixGe1-x, 여기서 x는 0 내지 1일 수 있음), 실리콘 탄화물, 순수한 또는 실질적으로 순수한 게르마늄, III-V족 화합물 반도체, II-VI족 화합물 반도체 등으로 형성될 수 있다. 예를 들어, III-V족 화합물 반도체를 형성하기 위해 이용가능한 재료는 인듐 비화물, 알루미늄 비화물, 갈륨 비화물, 인듐 인화물, 갈륨 질화물, 인듐 갈륨 비화물, 인듐 알루미늄 비화물, 갈륨 안티몬화물, 알루미늄 안티몬화물, 알루미늄 인화물, 갈륨 인화물 등을 포함하나, 이에 제한되는 것은 아니다.
추가로, 적절한 웰들(미도시)이 핀들(52) 및/또는 기판(50)에 형성될 수 있다. 몇몇 실시예들에서, n 타입 영역(50N)에 p 타입 웰이 형성될 수 있고, p 타입 영역(50P)에 n 타입 웰이 형성될 수 있다. 몇몇 실시예들에서, n 타입 영역(50N) 및 p 타입 영역(50P) 모두에 p 타입 웰 또는 n 타입 웰이 형성된다.
상이한 웰 타입들을 갖는 실시예들에서, n 타입 영역(50N) 및 p 타입 영역(50P)에 대한 상이한 주입 단계들은 포토레지스트 또는 다른 마스크들(미도시)을 사용하여 달성될 수 있다. 예를 들어, n 타입 영역(50N)에서 핀들(52) 및 STI 영역들(56) 위에 포토레지스트가 형성될 수 있다. 포토레지스트는 p 타입 영역(50P)을 노출시키도록 패터닝된다. 포토레지스트는 스핀-온 기법을 사용함으로써 형성될 수 있으며, 허용가능한 포토리소그래피 기법들을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면 p 타입 영역(50P)에 n 타입 불순물 주입이 수행되고, 포토레지스트는 n 타입 영역(50N)에 n 타입 불순물들이 주입되는 것을 실질적으로 방지하는 마스크로서 작용할 수 있다. n 타입 불순물들은 약 1016 cm-3 내지 약 1018 cm-3 범위와 같은, 약 1018 cm-3 이하의 농도로 영역에 주입된 인, 비소, 안티몬 등일 수 있다. 주입 후 포토레지스트는 예컨대 허용가능한 애싱 프로세스에 의해 제거된다.
p 타입 영역(50P)의 주입 후에, p 타입 영역(50P)의 핀들(52) 및 STI 영역들(56) 위에 포토레지스트가 형성된다. 포토레지스트는 n 타입 영역(50N)을 노출시키도록 패터닝된다. 포토레지스트는 스핀-온 기법을 사용함으로써 형성될 수 있으며, 허용가능한 포토리소그래피 기법들을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면 n 타입 영역(50N)에 p 타입 불순물 주입이 수행될 수 있고, 포토레지스트는 p 타입 영역(50P)에 p 타입 불순물들이 주입되는 것을 실질적으로 방지하는 마스크로서 작용할 수 있다. p 타입 불순물들은 약 1016 cm-3 내지 약 1018 cm-3 범위와 같은, 약 1018 cm-3 이하의 농도로 영역에 주입된 인, 비소, 안티몬 등일 수 있다. 주입 후, 포토레지스트는 예컨대 허용가능한 애싱 프로세스에 의해 제거될 수 있다.
n 타입 영역(50N) 및 p 타입 영역(50P)의 주입 후, 주입 손상을 복구하기 위해 그리고 주입된 p 타입 및/또는 n 타입 불순물들을 활성화시키기 위해 어닐링이 수행될 수 있다. 몇몇 실시예들에서, 에피택셜 핀들의 성장된 재료들은 성장 동안 인 시츄 도핑될 수 있으며, 이는 주입을 배제시킬 수 있지만, 인 시튜 및 주입 도핑이 함께 사용될 수 있다.
도 3에서, 더미 유전체 층(62)이 핀들(52) 상에 형성된다. 더미 유전체 층(62)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 이들의 조합 등일 수 있으며, 허용가능한 기법들에 따라 성막되거나 열적으로 성장될 수 있다. 더미 게이트 층(64)은 더미 유전체 층(62) 위에 형성되며, 마스크 층(66)은 더미 게이트 층(64) 위에 형성된다. 더미 게이트 층(64)은 더미 유전체 층(62) 위에 성막되고, 그 후 예컨대 CMP에 의해 평탄화될 수 있다. 마스크 층(66)은 더미 게이트 층(64) 위에 성막될 수 있다. 더미 게이트 층(64)은 도전성 또는 비 도전성 재료일 수 있으며, 비정질 실리콘, 다결정-실리콘(폴리실리콘), 다결정 실리콘-게르마늄(폴리-SiGe), 금속성 질화물들, 금속성 실리사이드들, 금속성 산화물들, 및 금속들을 포함하는 그룹으로부터 선택될 수 있다. 더미 게이트 층(64)은 물리 기상 증착(PVD), CVD, 스퍼터 성막, 또는 선택된 재료를 성막하기 다른 기법들에 의해 성막될 수 있다. 더미 게이트 층(64)은 절연 영역들, 예를 들어 STI 영역들(62) 및/또는 더미 유전체 층(62)의 에칭으로부터 높은 에칭 선택도를 갖는 다른 재료들로 만들어질 수 있다. 마스크 층(66)은 예를 들어, 실리콘 질화물, 실리콘 산질화물 등의 하나 이상의 층을 포함할 수 있다. 이 예에서, 단일 더미 게이트 층(64) 및 단일 마스크 층(66)은 n 타입 영역(50N) 및 p 타입 영역(50P)에 걸쳐 형성된다. 예시된 실시예에서, 더미 유전체 층(62)은 STI 영역(56) 위에서 그리고 더미 게이트 층(64)과 STI 영역들(56) 사이에서 연장하도록 STI 영역(56)을 커버한다. 다른 실시예에서, 더미 유전체 층(62)은 단지 핀들(52)을 커버한다.
도 4에서, 마스크 층(66)은 마스크들(76)을 형성하기 위해 허용가능한 포토리소그래피 및 에칭 기법들을 사용하여 패터닝될 수 있다. 마스크들(76)의 패턴은 그 후 더미 게이트들(74)을 형성하기 위하여 더미 게이트 층(64)에 전사될 수 있다. 몇몇 실시예들에서, 마스크들(76)의 패턴은 또한 더미 유전체들(72)을 형성하기 위하여 허용가능한 에칭 기법에 의해 더미 유전체 층(62)에 전사된다. 더미 게이트들(74)은 핀들(52)의 각각의 채널 영역들(58)을 커버한다. 마스크들(76)의 패턴은 인접한 더미 게이트들(74)로부터 더미 게이트들(74) 각각을 물리적으로 분리하기 위해 사용될 수 있다. 더미 게이트들(74)은 또한 핀들(52)의 길이 방향에 실질적으로 직각인 길이 방향을 가질 수 있다.
도 5a 내지 도 19b는 실시예 디바이스들의 제조에서 다양한 추가 단계들을 예시한다. 도 5a 내지 도 19b는 n 타입 영역(50N) 및 p 타입 영역(50P) 중 하나의 피처들을 예시한다. 예를 들어, 도 5a 내지 도 19b에 예시된 구조물들은 n 타입 영역(50N) 및 p 타입 영역(50P) 모두에 적용가능할 수 있다. n 타입 영역(50N) 및 p 타입 영역(50P)의 구조물들에서의 차이들(만약 있다면)은 각각의 도면에 첨부된 텍스트에 설명되어 있다.
도 5a 및 도 5b에서, 게이트 스페이서들(82)은 더미 게이트들(74) 및 마스크들(76)의 측벽들 상에 형성된다. 게이트 스페이서들(82)은 하나 이상의 절연 재료(들)를 컨포멀하게 성막하고 후속하여 절연 재료(들)를 에칭함으로써 형성될 수 있다. 절연 물질(들)은 화학 기상 증착(CVD), 플라즈마 강화 화학 기상 증착(PECVD), 원자 층 증착(ALD) 등과 같은 컨포멀한 성막 프로세스에 의해 형성될 수 있는 실리콘 산화물, 실리콘 질화물, 실리콘 카보나이트라이드, 실리콘 옥시카보나이트라이드, 이들의 조합 등과 같은 로우-k 유전체 재료들로 형성될 수 있다. 에칭될 때, 절연 재료(들)는 더미 게이트들(74) 및 마스크들(76)의 측벽들 상에 남아있는 부분들을 갖는다(따라서 게이트 스페이서들(82)을 형성함). 에칭 후, 게이트 스페이서들(82)은 직선 측벽들(예시된 바와 같은)을 가질 수 있거나 또는 곡선 측벽들(예시되지 않음)을 가질 수 있다. 몇몇 실시예들에서, 게이트 스페이서들(82)의 절연 재료(들)는 실리콘 옥시카보나이트라이드(예를 들어, SiOxNyC1-x-y, 여기서 x 및 y는 0 내지 1의 범위임)이다. 예를 들어, 절연 재료의 각각의 층은 실리콘 옥시카보나이트라이드의 유사한 또는 상이한 조성을 가질 수 있다.
저농도로 도핑된 소스/드레인(LDD) 영역들(86)을 위한 주입이 또한 수행될 수 있다. 이전에 논의된 웰들에 대한 주입들과 유사한, 상이한 디바이스 타입들을 갖는 실시예들에서, p 타입 영역(50P)을 노출시키면서, n 타입 영역(50N) 위에 포토레지스트와 같은 마스크가 형성될 수 있고, p 타입 영역(50P)에 노출된 핀들(52)에 적절한 타입(예를 들어, p-타입) 불순물들이 주입될 수 있다. 그 후 마스크는 제거될 수 있다. 후속하여, n 타입 영역(50N)을 노출시키면서, p 타입 영역(50P) 위에 포토레지스트와 같은 마스크가 형성될 수 있고, n 타입 영역(50N)에 노출된 핀들(52)에 적절한 타입의 불순물들(예를 들어, n-타입)이 주입될 수 있다. 그 후 마스크는 제거될 수 있다. n-타입 불순물들은 이전에 논의된 n-타입 불순물들 중 임의의 것일 수 있고, p-타입 불순물들은 이전에 논의된 p-타입 불순물들 중 임의의 것일 수 있다. LDD 영역들(86)은 약 1015 cm-3 내지 약 1019 cm-3 범위의 불순물들의 농도를 가질 수 있다. 어닐링은 주입 손상을 복구하고 주입된 불순물들을 활성화시키는데 사용될 수 있다.
도 6a 및 도 6b에서, 에피택셜 소스/드레인 영역들(88)이 리세스들(52) 내에 형성된다. 각각의 더미 게이트(74)가 에피택셜 소스/드레인 영역들(88)의 각각의 이웃한 쌍들 사이에 배치되도록, 에피택셜 소스/드레인 영역들(88)이 핀들(52)에 형성된다. 몇몇 실시예들에서, 에피택셜 소스/드레인 영역들(88)은 핀들(52) 내로 연장될 수 있고, 또한 핀들(52)을 관통할 수 있다. 몇몇 실시예들에서, 게이트 스페이서들(82)은 에피택셜 소스/드레인 영역들(88)을 더미 게이트들(74)로부터 적절한 측방향 거리만큼 분리시키는데 사용되어, 에피택셜 소스/드레인 영역들(88)은 결과적인 FinFET들의 후속적으로 형성된 게이트들을 단락시키지 않는다. 에피택셜 소스/드레인 영역들(88)은 각각의 채널 영역들(58)에 응력을 가하도록 선택되어, 성능을 향상시킬 수 있다.
n 타입 영역(50N)의 에피택셜 소스/드레인 영역들(88)은 p 타입 영역(50P)을 마스킹하고 n 타입 영역(50N)의 핀들(52)의 소스/드레인 영역들을 에칭하여 핀들(52)에 리세스들을 형성함으로써 형성될 수 있다. 리세스들은 LDD 영역들(86)(도 5a 참조)을 관통해 연장될 수 있다. 그 후, n 타입 영역(50N)의 에피택셜 소스/드레인 영역들(88)은 리세스들에서 에피택셜하게 성장된다. 에피택셜 소스/드레인 영역들(88)은 n-타입 FinFET들에 적합한 것과 같은 임의의 허용가능한 재료를 포함할 수 있다. 예를 들어, 핀들(52)이 실리콘인 경우, n 타입 영역(50N) 내의 에피택셜 소스/드레인 영역들(88)은 실리콘, 실리콘 탄화물, 인 도핑된 실리콘 탄화물, 실리콘 인화물 등과 같이 채널 영역들(58)에 인장 변형을 가하는 재료들을 포함할 수 있다. n 타입 영역(50N) 내의 에피택셜 소스/드레인 영역들(88)은 핀들(52)의 각각의 표면들로부터 상승된 표면들을 가질 수 있고, 패싯(facet)들을 가질 수 있다.
p 타입 영역(50P)의 에피택셜 소스/드레인 영역들(88)은 n 타입 영역(50N)을 마스킹하고 p 타입 영역(50P)의 핀들(52)의 소스/드레인 영역들을 에칭하여 핀들(52)에 리세스들을 형성함으로써 형성될 수 있다. 리세스들은 LDD 영역들(86)(도 5a 참조)을 관통해 연장될 수 있다. 그 후, p 타입 영역(50P)의 에피택셜 소스/드레인 영역들(88)은 리세스들에서 에피택셜하게 성장된다. 에피택셜 소스/드레인 영역들(88)은 p-타입 FinFET들에 적합한 것과 같은 임의의 허용가능한 재료를 포함할 수 있다. 예를 들어, 핀들(52)이 실리콘인 경우, p 타입 영역(50P) 내의 에피택셜 소스/드레인 영역들(88)은 t실리콘 게르마늄, 붕소 도핑된 실리콘 게르마늄, 게르마늄, 게르마늄 주석 등과 같은, 채널 영역들(58)에 압축 변형을 가하는 재료들을 포함할 수 있다. p 타입 영역(50P) 내의 에피택셜 소스/드레인 영역들(88)은 핀들(52)의 각각의 표면들로부터 상승된 표면들을 가질 수 있고, 패싯(facet)들을 가질 수 있다.
에피택셜 소스/드레인 영역들(88) 및/또는 핀들(52)은 LDD 영역들(86)을 형성하기 위해 앞서 논의된 프로세스와 유사하게 소스/드레인 영역을 형성하기 위해 도펀트들이 주입된 후 어닐링될 수 있다. 소스/드레인 영역들은 약 1019 cm-3 내지 약 1021 cm-3의 불순물 농도를 가질 수 있다. 소스/드레인 영역들에 대한 n-타입 및/또는 p-타입 불순물들은 이전에 논의된 불순물들 중 임의 것일 수 있다. 몇몇 실시예들에서, 에피택셜 소스/드레인 영역들(88)은 성장 동안에 인 시츄 도핑될 수 있다.
n 타입 영역(50N) 및 p 타입 영역(50P)에서 에피택셜 소스/드레인 영역들(88)을 형성하는데 사용된 에피택시 프로세스들의 결과로, 에피택셜 소스/드레인 영역들의 상부면들은 핀들(52)의 측벽들 너머 측방향으로 외측으로 확장되는 패싯들을 갖는다. 몇몇 실시예들에서, 이러한 패싯들은 도 6c에 예시된 바와 같이 인접한 에피택셜 소스/드레인 영역들(88)이 병합되도록 한다. 몇몇 실시예들에서, 인접한 에피택셜 소스/드레인 영역들(88)은 도 6d에 예시된 바와 같이 에피택시 프로세스가 완료된 후에도 분리된 상태로 유지된다. 게이트 스페이서들(82)을 형성하기 위해 사용되는 스페이서 에칭은 핀들(52)의 측벽들 상에 핀 스페이서들(84)을 또한 형성하기 위해 조정될 수 있다. 예시된 실시예에서, 핀 스페이서들(84)은 STI 영역들(56) 위로 연장되는 핀들(52)의 측벽들의 부분들을 커버하여, 에피택셜 성장을 차단한다. 인접한 핀들(52) 사이의 핀 스페이서들(84)은 (도시된 바와 같이) 병합될 수 있거나, 또는 분리될 수 있다. 다른 실시예에서, 게이트 스페이서들(82)을 형성하는 데 사용되는 스페이서 에칭은 에피택셜하게 성장된 영역들이 STI 영역들(56)의 표면으로 연장되게 허용하도록, STI 영역들(56) 상에 핀 스페이서들(84)을 형성하지 않도록 조정된다.
도 7a 및 도 7b에서, 제 1 ILD(92)는 에피택셜 소스/드레인 영역들(88), 게이트 스페이서들(82), STI 영역들(56) 및 마스크들(76)(존재하는 경우) 또는 더미 게이트들(74) 위에 성막된다. 제1 ILD(92)는 유전체 재료로 형성될 수 있고, CVD, 플라즈마 강화 CVD(PECVD) 또는 FCVD와 같은 임의의 적합한 방법에 의해 성막될 수 있다. 허용가능한 유전체 재료들은 포스포-실리케이트 유리(PSG, phospho-silicate glass), 보로-실리케이트 유리(BSG, boro-silicate glass), 붕소 도핑된 포스포-실리케이트 유리(BPSG, boron-doped phospho-silicate glass), 비 도핑된 실리케이트 유리(USG, undoped silicate glass) 등을 포함할 수 있다. 임의의 허용가능한 프로세스에 의해 형성된 다른 절연 재료들이 사용될 수 있다.
몇몇 실시예들에서, 콘택 에칭 스탑 층(CESL, contact etch stop layer)(90)은 제1 ILD(92)와 에피택셜 소스/드레인 영역들(88), 게이트 스페이서들(82), STI 영역들(56), 및 마스크들(76)(존재하는 경우) 또는 더미 게이트들(74) 사이에 형성된다. CESL(90)은 제1 ILD(92)의 재료보다 낮은 에칭 속도를 갖는 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은 유전체 재료를 포함할 수 있다.
도 8a 및 도 8b에서, CMP와 같은 평탄화 프로세스가 제1 ILD(92)의 상부면을 더미 게이트들(74) 또는 마스크들(76)(존재하는 경우)의 상부면들과 동일한 높이로 하기 위해 수행될 수 있다. 평탄화 프로세스는 또한 더미 게이트들(74) 상의 마스크들(76) 및 마스크들(76)의 측벽들을 따른 게이트 스페이서들(82)의 부분들을 제거할 수 있다. 평탄화 프로세스 후, 더미 게이트들(74), 게이트 스페이서들(124), 및 제1 ILD(92)의 상부면들은 (프로세스 편차들 내에서) 동일 평면 상에 있다. 따라서, 더미 게이트들(74)의 상부면들은 제1 ILD(92)를 통해 노출된다. 몇몇 실시예들에서, 마스크들(76)은 남아있을 수 있으며, 이 경우 평탄화 프로세스는 마스크들(76)의 상부면들과 제1 ILD(92)의 상부면을 동일한 높이가 되게 한다.
도 9a 및 도 9b에서, 마스크들(76)(존재하는 경우) 및 더미 게이트들(74)과, 옵션적으로 더미 유전체들(72)은 제거되고 대체 게이트 구조물들로 대체된다. 대체 게이트 구조물들은 게이트 유전체들(112) 및 게이트 전극들(114)을 포함한다. 이하에서 더 상세히 논의될 바와 같이, 교체 게이트 구조물들은 상이한 영역들에서 상이한 채널 길이들로 형성되고, 상이한 문턱 전압들을 갖는 디바이스들이 상이한 영역들에 형성되도록 게이트 대체 프로세스 동안 다양한 처리 프로세스들이 수행될 것이다.
도 10a 내지 도 15b는 몇몇 실시예들에 따른 대체 게이트 구조물들의 형성에 있어서의 중간 스테이지들의 단면도들이다. 도 9a의 영역(50R)과 유사한 영역들의 피처들이 예시된다. 예시된 프로세스에서, 더미 유전체들(72) 및 더미 게이트들(74)이 대체된다. 몇몇 실시예들에서, 더미 유전체들(72)은 다이의 제1 영역(예를 들어, 코어 로직 영역)으로부터 제거되고, 다이의 제2 영역(예를 들어, 입력/출력 영역)에 남아있다. 다시 말해, 예시된 게이트 대체 프로세스는 다이의 제1 영역(예를 들어, 코어 로직 영역)에서 수행될 수 있고, 더미 유전체들(72)이 제거되지 않은 게이트 대체 프로세스는 다이의 제2 영역(예를 들어, 입력/출력 영역)에서 수행될 수 있다.
도 10a, 도 11a, 도 12a, 도 13a 및 도 14a는 대체 게이트 구조물들이 형성되는 조밀 영역(50D)을 예시한다. 조밀 영역(50D)의 게이트 구조물들은 약 10nm 미만의 채널 길이들과 같은 짧은 길이들을 갖는 채널 영역들(58)을 갖는다. 짧은 채널 길이들은 고속으로 동작하는 디바이스들과 같은 몇몇 타입의 디바이스들에 바람직합니다. 도 10b, 도 11b, 도 12b, 도 13b 및 도 14b는 대체 게이트 구조물들이 형성되는 희소(sparse) 영역(50S)을 예시한다. 희소 영역(50S)의 게이트 구조물들은 약 18nm보다 긴 채널 길이들과 같은 긴 길이들을 갖는 채널 영역들(58)을 갖는다. 긴 채널 길이들은 높은 전력으로 동작하는 디바이스들과 같은 몇몇 타입의 디바이스들에 또는 낮은 누설이 필요한 애플리케이션들에서 바람직하다. 보다 일반적으로, 조밀 영역(50D)의 디바이스들의 채널 길이들은 희소 영역(50S)의 디바이스들의 채널 길이들보다 짧다. 따라서, 조밀 영역(50D)의 게이트 스페이서들(82)은 희소 영역(50S)의 게이트 스페이서들(82)보다 서로 더 가깝게 배치된다. 또한, 조밀 영역(50D)의 게이트 구조물들은 희소 영역(50S)의 게이트 구조물들보다 더 높은 밀도를 갖는다. 영역들(50D, 50S)은 동시에 프로세싱되고 함께 논의된다. 단일 핀(52)이 영역들(50D, 50S) 각각에 예시되어 있지만, 영역들(50D, 50S) 각각은 영역들(50N, 50P) 모두로부터의 핀들(52)을 포함할 수 있음을 이해해야 한다. 다시 말해, 조밀 영역(50D) 및 희소 영역(50S)은 각각 n 타입 디바이스들 및 p 타입 디바이스들을 포함할 수 있다.
도 10a 및 도 10b에서, 마스크들(76)(존재하는 경우) 및 더미 게이트들(74)은 하나 이상의 에칭 단계(들)에서 제거되어, 리세스들(94)이 게이트 스페이서들(82)의 대향 부분들 사이에 형성된다. 리세스들(94)은 게이트 스페이서들(82)의 측벽들을 노출시킨다. 몇몇 실시예들에서, 더미 게이트들(74)은 이방성 건식 에칭 프로세스에 의해 제거된다. 예를 들어, 에칭 프로세스는 제1 ILD(92) 또는 게이트 스페이서들(82)보다 빠른 레이트로 더미 게이트들(74)을 선택적으로 에칭하는 반응 가스(들)를 사용하는 건식 에칭 프로세스를 포함할 수 있다. 각각의 리세스(94)는 각각의 핀(52)의 채널 영역(58) 위에 놓인다. 제거 동안, 더미 게이트들(74)이 에칭될 때 더미 유전체들(72)은 에칭 스탑 층들로서 사용될 수 있다. 그 후, 더미 유전체들(72)은 더미 게이트들(74)의 제거 후에 옵션적으로 제거될 수 있다.
더미 게이트들(74)의 패터닝 동안, 패턴 로딩 효과들은 핀들(52)에 근접한 더미 게이트들(74)의 부분들의 측벽들이 핀들(52)에서 먼 더미 게이트들(74)의 부분들의 측벽들보다 덜 에칭되게 할 수 있다. 패턴 로딩 효과들은 희소 영역(50S)에서보다 조밀 영역(50D)에서 더 두드러지고, 기술이 축소됨(scale down)에 따라(예를 들어, 더미 게이트들(74)의 종횡비들이 증가함에 따라) 악화될 수 있다. 결과적으로, 조밀 영역(50D)의 리세스들(94D)은 병 프로파일 형상을 가질 수 있는 반면, 희소 영역(50S)의 리세스들(94S)은 사변형 프로파일 형상을 가질 수 있다. 몇몇 실시예들에서, 조밀 영역(50D)의 게이트 스페이서들(82)의 측벽들은 구부러진 측벽들인 반면, 희소 영역(50S)의 게이트 스페이서들(82)의 측벽들은 직선 측벽들이다(또는 적어도 조밀 영역(50D)의 게이트 스페이서들(82)의 측벽들보다 덜 구부러진다).
리세스들(94D)의 병 프로파일 형상은 도 10a에 도시된 폭들(W1, W2)에 의해 규정된다. 구체적으로, 리세스들(94D)은 각각 제1 폭(W1)을 갖는 주요 부분(94DM) 및 제2 폭(W2)을 갖는 넥 부분(94DN)을 갖는다. 폭(W1)은 약 5 nm 내지 약 30 nm 범위일 수 있고, 폭(W2)은 약 3 nm 내지 약 20 nm 범위일 수 있다. 제1 폭(W1)은 제2 폭(W2)보다 크다. 또한, 제1 폭(W1)은 핀들(52)의 상부면들로부터 먼쪽으로 연장되는 방향(D1)으로 주요 부분(94DM)을 통해 최대 폭에 도달할 때까지 증가하고, 그 후 주요 부분들(94DM)을 통해 방향(D1)으로 감소한다. 제2 폭(W2)은 방향(D1)을 따라 넥 부분들(94DN)을 통해 일정한 폭일 수 있다.
리세스들(94S)의 사변형 프로파일 형상은 도 10b에 도시된 폭(W3)에 의해 규정된다. 구체적으로, 리세스들(94S)은 각각 제3 폭(W3)을 갖는 단일 부분을 갖는다. 제1 폭(W3)은 약 20 nm 내지 약 80 nm 범위일 수 있다. 제3 폭(W3)은 제1 폭(W1) 및 제2 폭(W2)보다 크다. 제3 폭(W3)은 핀들(52)의 상부면으로부터 멀어지는 방향(D1)을 따라 일정한 폭일 수 있다.
도 11a 및 도 11b에서, 게이트 유전체 층(102) 및 게이트 전극 층들(104)은 리세스들(94)에 성막된다. 게이트 유전체 층(102) 및 게이트 전극 층들(104)은 다수의 서브 층들을 포함한다. 게이트 유전체 층(102) 및 게이트 전극 층들(104)에 대한 예시적인 필름 스택은 다양한 실시예들에 따라 도 29a 내지 도 29c에 도시되고, 도 11a 및 도 11b와 함께 설명된다.
게이트 유전체 층(102)은 리세스들(94)에, 예컨대 핀들(52)의 상부면들 및 게이트 스페이서들(82)의 측벽들 상에 성막된다. 게이트 유전체 층(102)은 또한 제1 ILD(92)의 상부면들 상에 형성될 수 있다. 몇몇 실시예들에서, 게이트 유전체 층(102)은 실리콘 산화물, 실리콘 질화물, 금속 산화물, 금속 실리케이트 등의 하나 이상의 층을 포함한다. 이 실시예에서 게이트 유전체 층(102)이 단일 층인 것으로 도시되었지만, 게이트 유전체 층(102)은 몇몇 실시예들에서 다중 서브 층들을 포함할 수 있다. 예를 들어, 게이트 유전체 층(102)은 열적 또는 화학적 산화에 의해 형성된 실리콘 산화물의 계면 층(102A)(도 29a 내지 도 29c) 및 금속 산화물 또는 하프늄, 알루미늄, 지르코늄, 란타늄, 망간, 바륨, 티타늄, 납 및 이들의 조합의 실리케이트와 같은 위에 놓인 하이-k 유전체 재료(102B)(도 29a 내지 도 29c)를 포함할 수 있다. 게이트 유전체 층(102)은 약 7.0보다 큰 k-값을 갖는 유전체 층을 포함할 수 있다. 게이트 유전체 층(102)의 형성 방법들은 분자 빔 증착(MBD, molecular beam deposition), ALD, PECVD 등을 포함할 수 있다. 더미 유전체들(72)의 부분들이 리세스들(94)에 남아있는 실시예들에서, 게이트 유전체 층(102)은 더미 유전체들(72)의 재료(예를 들어, 실리콘 산화물)를 포함한다.
옵션적으로, 게이트 유전체 층(102)의 부분들은 쌍극자 유도 엘리먼트로 도핑된다. 예를 들어, 쌍극자 유도 엘리먼트의 도핑 층이 게이트 유전체 층(102) 위에 형성될 수 있고, 쌍극자 유도 엘리먼트를 도핑 층으로부터 게이트 유전체 층(102)으로 구동하기 위해 어닐링이 수행된다. 도핑 층은 ALD, CVD, PVD 또는 다른 적합한 성막 방법들에 의해 형성될 수 있는, 란타늄, 알루미늄, 스칸듐, 루테늄, 지르코늄, 에르븀, 마그네슘, 스트론튬 등과 같은 쌍극자 유도 엘리먼트의 산화물, 질화물 또는 탄화물로 형성될 수 있다. 몇몇 실시예들에서, 도핑 층은 란탄 산화물, 예를 들어 LaOx로 형성된다. 몇몇 실시예들은 다중 도핑 층들을 이용할 수 있다. 예를 들어, 제1 도핑 층은 제1 영역(예를 들어, 조밀 영역(50D))에 형성될 수 있고, 제2 도핑 층은 제2 영역(예를 들어, 희소 영역(50S))에 형성될 수 있다. 상이한 영역들의 도핑 층들은 상이한 두께들을 갖고 그리고/또는 상이한 쌍극자 유도 엘리먼트들을 포함할 수 있다. 도핑 층들의 존재, 두께들 및 재료는 형성될 디바이스들의 원하는 문턱 전압들에 기초하여 변할 수 있다. 예를 들어, 란탄으로 게이트 유전체 층(102)의 부분들을 도핑하는 것은 게이트 유전체 층(102)의 이러한 도핑된 부분들로 형성되는 디바이스들의 문턱 전압들을 감소시킬 수 있다. 어닐링이 완료되면, 게이트 유전체 층(102)은 쌍극자-유도 엘리먼트(예를 들어, 란타늄)로 도핑되고, 도핑 층(들)은 그 후 예컨대 허용가능한 에칭 프로세스에 의해 제거될 수 있다.
위에서 설명된 프로세스는 게이트 유전체 층(102)이 어떻게 형성되고 쌍극자 유도 엘리먼트로 도핑될 수 있는지의 일례일 뿐이다. 도핑된 게이트 유전체 층들을 형성하기 위해 다른 기법들이 사용될 수 있다. 예를 들어, 제1 게이트 유전체 서브 층이 형성될 수 있고, 도핑 층이 제1 게이트 유전체 서브 층 위에 성막되고, 쌍극자 유도 엘리먼트를 도핑 층으로부터 제1 게이트 유전체 서브 층으로 구동하기 위해 어닐링이 수행된다. 제거된 도핑 층은 그 후 제거될 수 있고, 제2 게이트 유전체 서브 층이 제1 게이트 유전체 서브 층 위에 성막될 수 있다. 따라서, 제1 게이트 유전체 서브 층은 도핑될 수 있는 반면 제2 게이트 유전체 서브 층은 도핑되지 않는다.
게이트 전극 층들(104)은 게이트 유전체 층(102) 위에 그리고 리세스들(94) 내에 성막된다. 게이트 전극 층들(104)은 티타늄 질화물, 티타늄 산화물, 탄탈룸 질화물, 탄탈 탄화물, 코발트, 루테늄, 알루미늄, 텅스텐, 이들의 조합들, 또는 이들의 다층들과 같은 금속 함유 재료를 포함할 수 있다. 보다 구체적으로, 게이트 전극 층들(104)은 임의의 수의 일함수 튜닝 층들(104A), 임의의 수의 접착 층들(104B) 및 충전 층(104C)을 포함한다.
일함수 튜닝 층들(104A)은 형성될 디바이스의 적용이 주어진 원하는 양으로 디바이스의 일함수를 튜닝하기 위한 임의의 허용가능한 재료를 포함하고, 임의의 허용가능한 성막 프로세스를 사용하여 성막될 수 있다. 예를 들어, 일함수 튜닝 층(104A)은 알루미늄, 알루미늄 질화물, 티타늄 알루미나이드, 탄탈룸 알루미늄, 티타늄 탄소 질화물 등으로 형성될 수 있으며, 이는 ALD, CVD, PVD 등에 의해 성막될 수 있다. 몇몇 실시예들에서, 일함수 튜닝 층들(104A)은 ALD와 같은 컨포멀한 프로세스에 의해 성막되며, 이는 보다 일관된 필름 두께를 허용한다. 몇몇 실시예들에서, 일함수 튜닝 층들(104A)은 PVD와 같은 비-컨포멀 프로세스에 의해 성막되고, 이는 더 큰 제조 처리량을 허용한다. 이 실시예에서 일함수 튜닝 층들(104A)이 단일 층인 것으로 도시되었지만, 일함수 튜닝 층들(104A)은 몇몇 실시예들에서 다중 서브 층들을 포함할 수 있다. 예를 들어, 일함수 튜닝 층(104A)은 제1 튜닝 층(104A1)(도 29a 내지 29c 참조)을 포함할 수 있고, 제2 튜닝 층(104A2)(도 29b 및 29c 참조)을 포함할 수 있으며, 제3 튜닝 층(104A3)(도 29c 참조)을 더 포함할 수 있다. 몇몇 실시예들에서, 단일 일함수 튜닝 층(104A)만이 접착 층(104B)과 충전 층(104C) 사이에 형성된다(도 29a 참조). 몇몇 실시예들에서, 복수의 일함수 튜닝 층들(104A)이 접착 층(104B)과 충전 층(104C) 사이에 형성된다(도 29b 및 29c 참조). 일함수 튜닝 층들(104A)은 디바이스들의 원하는 문턱 전압들에 기초하여 형성될 수 있다.
일함수 튜닝 층들(104A)을 위한 상이한 구조물들이 상이한 영역들에 형성될 수 있다. 일함수 튜닝 층들(104A)을 형성하기 위한 예로서, 제1 튜닝 층(104A1)이 모든 영역들에 성막된 후 에칭되어 원하지 않는 영역들에서 제1 튜닝 층(104A1)의 일부를 제거할 수 있다. 제2 튜닝 층(104A2)은 그 후 모든 영역들에(그리고 제1 튜닝 층(104A1) 상에) 성막된 후 에칭되어 원하지 않는 영역들에서 제2 튜닝 층(104A2)의 일부를 제거할 수 있다. 제3 튜닝 층(104A3)은 모든 영역들에(그리고 제2 튜닝 층(104A2) 상에) 성막된 후 에칭되어 원하지 않는 영역들에서 제3 튜닝 층(104A3)의 일부를 제거할 수 있다. 따라서, 일부 영역들은 제1 튜닝 층(104A1)을 포함할 수 있고, 다른 영역들은 제1 튜닝 층(104A1) 및 제2 튜닝 층(104A2)을 포함할 수 있으며, 또 다른 영역들은 제1 튜닝 층(104A1), 제2 튜닝 층(104A2) 및 제3 튜닝 층(104A3)을 포함할 수 있다.
일함수 튜닝 층들(104A) 이전에 하나 이상의 캡핑 층이 형성될 수 있다. 몇몇 실시예들에서, 캡핑 층들이 성막되고, 제거되고(예를 들어, 에칭에 의해), 재성막되며, 이는 게이트 유전체 층(102)의 상부면에 남아있을 수 있는 잔류 쌍극자 유도 엘리먼트들(예를 들어, 란타늄)을 제거하는 것을 돕는다. 어닐링은 캡핑 층들의 제거 후 그리고 캡핑 층들의 재성막 전에 수행되어 잔류 쌍극자 유도 엘리먼트들의 제거를 도울 수 있다.
접착 층들(104B)은 접착을 촉진하고 확산을 방지하기 위해 임의의 허용가능한 재료를 포함한다. 예를 들어, 접착 층들(104B)은 ALD, CVD, PVD 등에 의해 성막될 수 있는 티타늄 질화물, 티타늄 알루미나이드, 티타늄 알루미늄 질화물, 실리콘 도핑된 티타늄 질화물, 탄탈륨 질화물 등과 같은 금속 질화물 또는 금속으로 형성될 수 있다. 몇몇 실시예들에서, 접착 층들(104B)은 ALD와 같은 컨포멀한 프로세스에 의해 성막되며, 이는 보다 일관된 필름 두께를 허용한다. 몇몇 실시예들에서, 접착 층들(104B)은 PVD와 같은 비-컨포멀 프로세스에 의해 성막되고, 이는 더 큰 제조 처리량을 허용한다.
충전 층(104C)은 낮은 저항의 임의의 허용가능한 재료를 포함한다. 예를 들어, 충전 층(104C)은 텅스텐(W), 알루미늄(Al), 코발트(Co), 루테늄(Ru), 이들의 조합들 등과 같은 금속으로 형성될 수 있으며, 이는 ALD, CVD, PVD 등에 의해 성막될 수 있다. 몇몇 실시예들에서, 충전 층(104C)은 ALD와 같은 컨포멀한 프로세스에 의해 성막되며, 이는 보다 일관된 필름 두께를 허용한다. 몇몇 실시예들에서, 충전 층(104CB)은 PVD와 같은 비-컨포멀 프로세스에 의해 성막되고, 이는 더 큰 제조 처리량을 허용한다. 아래에서 더 상세히 논의되는 바와 같이, 충전 층(104C)은 리세스들(94S)의 나머지 부분들을 완전히 채우지만, 충전 층(104C)은 보이드들(104D)이 형성되도록 리세스들(94D)의 나머지 부분들만을 부분적으로 채운다.
게이트 전극 층들(104)의 성막 동안, 리세스들(94D) 내의 게이트 전극 층들(104)의 형성이 불완전하도록 리세스들(94D)의 넥 부분들(94DN)에서 핀치 오프(pinch-off)가 발생하여, 보이드들(104D)을 형성한다. 게이트 전극 층들(104)은 리세스들(94D)의 넥 부분들(94DN)을 완전히 채우지만, 게이트 전극 층들(104)은 보이드들(104D)을 규정하기 위해 리세스들(94D)의 주요 부분들(94DM)을 부분적으로만 채운다. 보이드들(104D)은 게이트 전극 층들(104)에 의해 채워지지 않는 리세스들(94D)의 나머지 부분들을 포함한다. 일함수 튜닝 층들(104A)(예를 들어, 튜닝 층(104A1, 104A2, 104A3)), 접착 층들(104B) 또는 충전 층(104C) 중 임의의 것의 성막 동안 핀치 오프가 발생할 수 있다. 핀치 오프가 발생하는 층은 리세스들(94D)의 폭, 성막된 층들의 양, 및 층을 성막하는 데 사용되는 성막 프로세스의 등각성에 좌우된다. 예를 들어, 일함수 튜닝 층들(104A)이 더 적게 형성될 때(예를 들어, 도 29a의 실시예) 또는 컨포멀한 성막 프로세스들이 사용되는 경우, 핀치 오프는 충전 층(104C)의 성막 동안과 같은 프로세싱에서 나중에 발생할 수 있다. 반대로, 더 많은 일함수 튜닝 층(104A)이 형성될 때(예를 들어, 도 29b 및 도 29c의 실시예들) 또는 비-컨포멀 성막 프로세스들이 사용되는 경우, 접착 층들(104B) 또는 일함수 튜닝 층들(104A) 중 하나의 성막 동안과 같은 프로세싱에서 더 일찍 핀치 오프가 발생할 수 있다.
이 실시예에서, 충전 층(104C)의 일부가 리세스들(94D)의 주요 부분들(94DM)에 성막된 후 충전 층(104C)의 성막 동안 핀치 오프가 발생한다. 이러한 핀치 오프는 하나의 일함수 튜닝 층이 형성되는(예를 들어, 도 29a의 실시예) 또는 컨포멀한 성막 프로세스들이 사용되는 실시예들에서 발생할 수 있다. 따라서, 보이드들(104D)은 충전 층(104C)의 표면들을 노출시키고, 충전 층(104C)은 접착 층들(104B) 및 일함수 튜닝 층들(104A)로부터 보이드들(104D)을 분리한다. 이러한 실시예들에서, 보이드들(104D)은 초기에 눈물 방울 프로파일 형상들을 갖도록 형성된다. 보이드들(104D)의 눈물 방울 프로파일 형상들은 약 5 nm 내지 약 80 nm 범위의 높이를 그리고 약 2 nm 내지 약 8 nm 범위의 최대 폭을 가질 수 있다.
도 12a 및 도 12b에서, 게이트 전극 층들(104)의 일함수들을 수정하기 위해 게이트 처리 프로세스(106)가 수행된다. 게이트 처리 프로세스(106)는 게이트 전극들(114)의 일함수를 증가시킬 수 있는 하나 이상의 게이트 전극 층(104)에 하나 이상의 일함수 튜닝 엘리먼트를 통합한다. 일함수 튜닝 엘리먼트들은 또한 게이트 전극 층들(104)을 관통할 수 있고 게이트 유전체 층(102)에 통합될 수 있다. 게이트 처리 프로세스(106)는 불소화 처리 프로세스(불소를 포함함), 질화 처리 프로세스(질소를 포함함), 산화 처리 프로세스(산소를 포함함), 성막 프로세스(염소, 붕소 및/또는 실리콘을 포함함), 이들의 조합 등을 포함한다. 게이트 처리 프로세스(106)에 의해 통합된 일함수 튜닝 엘리먼트들의 타입 및 수량은 형성될 디바이스들의 원하는 문턱 전압들에 기초하여 제어될 수 있다. 예를 들어, 불소의 통합은 p 타입 디바이스들에 대한 게이트 전극 층들(104)의 일함수를 증가시킬 수 있어, 디바이스들의 문턱 전압들을 감소시킬 수 있다.
몇몇 실시예들에서, 게이트 처리 프로세스(106)는 게이트 유전체 층(102) 및/또는 게이트 전극 층들(104)이 불소에 노출되는 불소화 처리 프로세스를 포함한다. 불소화 처리 프로세스는 에칭 챔버와 같은 챔버에서 수행될 수 있다. 가스 소스가 챔버에 분배된다. 가스 소스는 불소 소스 가스 및 캐리어 가스를 포함한다. 불소 소스 가스는 불소(F2) 가스, 삼불화질소(NF3), 텅스텐(VI) 불화물(WF6), 이들의 조합들 등일 수 있다. 캐리어 가스는 아르곤(Ar), 헬륨(He), 크세논(Xe), 네온(Ne), 크립톤(Kr), 라돈(Rn), 이들의 조합들 등과 같은 불활성 가스일 수 있다. 몇몇 실시예들에서, 불소 소스 가스는 가스 소스의 약 10 % 내지 약 50 %이고, 캐리어 가스는 가스 소스의 약 50 % 내지 약 90 %이다. 가스 소스는 약 50 sccm 내지 약 1000 sccm의 유량으로 분배될 수 있다. 가스 소스의 불소는 게이트 전극 층들(104)(예를 들어, 일함수 튜닝 층들(104A), 접착 층들(104B) 및/또는 충전 층(104C))에 통합되어, 영향을 받은 게이트 전극 층들(104)의 일함수를 변경한다. 가스 소스의 불소는 또한 게이트 유전체 층(102)에 통합되어, 게이트 유전체 층(102)의 품질을 향상시킬 수 있다. 예를 들어, 불소는 게이트 유전체 층(102)에서 산소 빈자리(oxygen vacancy)들을 패시베이팅하여, 그 누설을 감소시키고 디바이스들의 신뢰성을 증가시킬 수 있다. 가스 소스는 게이트 유전체 층(102) 및/또는 게이트 전극 층들(104)이 원하는 양만큼 불소화될 때까지 챔버에 유지된다. 몇몇 실시예들에서, 불소화 처리 프로세스는 약 25 ℃ 내지 약 550 ℃의 온도에서 약 10 초 내지 약 2700 초의 지속기간 동안 수행된다.
몇몇 실시예들에서, 게이트 처리 프로세스(106)는 게이트 유전체 층(102) 및/또는 게이트 전극 층들(104)이 질소에 노출되는 질소화 처리 프로세스를 포함한다. 질소화 처리 프로세스는 에칭 챔버와 같은 챔버에서 수행될 수 있다. 가스 소스가 챔버에 분배된다. 가스 소스는 질소 소스 가스 및 캐리어 가스를 포함한다. 질소 소스 가스는 암모니아(NH3), 분해된 암모니아, 질소(N2) 및 수소(H2) 가스의 조합, 이들의 조합들 등일 수 있다. 캐리어 가스는 아르곤(Ar), 헬륨(He), 크세논(Xe), 네온(Ne), 크립톤(Kr), 라돈(Rn), 이들의 조합들 등과 같은 불활성 가스일 수 있다. 몇몇 실시예들에서, 질소 소스 가스는 가스 소스의 약 10 % 내지 약 50 %이고, 캐리어 가스는 가스 소스의 약 50 % 내지 약 90 %이다. 가스 소스는 약 500 sccm 내지 약 5000 sccm의 유량으로 분배될 수 있다. 질소 소스 가스가 N2와 H2의 조합인 경우와 같은 몇몇 실시예들에서, 질소 자유 라디칼들 및 대응 이온들이 발생되도록 가스 소스로부터 플라즈마가 발생된다. 가스 소스/플라즈마의 질소는 게이트 전극 층들(104)(예를 들어, 일함수 튜닝 층들(104A), 접착 층들(104B) 및/또는 충전 층(104C))에 통합되어, 영향을 받은 게이트 전극 층들(104)의 일함수를 변경한다. 가스 소스/플라즈마는 게이트 유전체 층(102) 및/또는 게이트 전극 층들(104)이 원하는 양만큼 질소화될 때까지 챔버에 유지된다. 몇몇 실시예들에서, 질소화 처리 프로세스는 약 100 ℃ 내지 약 650 ℃의 온도에서 약 10 초 내지 약 2700 초의 지속기간 동안 수행된다.
몇몇 실시예들에서, 게이트 처리 프로세스(106)는 게이트 유전체 층(102) 및/또는 게이트 전극 층들(104)이 산소에 노출되는 산소화 처리 프로세스를 포함한다. 예를 들어, 산소 및 비활성 가스 함유 분위기에서 저온 어닐링이 수행될 수 있다. 비활성 가스는 아르곤(Ar), 헬륨(He), 크세논(Xe), 네온(Ne), 크립톤(Kr), 라돈(Rn), 이들의 조합들 등일 수 있다. 몇몇 실시예들에서, 산소는 분위기의 약 1% 내지 약 10 %이고, 비활성 가스는 분위기의 약 90 % 내지 약 99 %이다. 저온 어닐링은 약 150 ℃ 내지 약 500 ℃의 온도에서 약 10 초 내지 약 2700 초의 지속기간 동안 수행된다. 산화 처리 프로세스는 또한 예컨대 게이트 전극 층들(104)을 치밀화하는 것에 의해 형성될 디바이스들의 신뢰성을 증가시킬 수 있다.
몇몇 실시예들에서, 게이트 처리 프로세스(106)는 게이트 유전체 층(102) 및/또는 게이트 전극 층들(104)이 염소, 붕소 및/또는 실리콘에 노출되는 질소화 성막 프로세스를 포함한다. 예를 들어, 염소, 붕소 및/또는 실리콘을 포함하는 얇은 층이 CVD에 의해 게이트 전극 층들(104) 상에 성막될 수 있다. 성막 프로세스는 성막 챔버와 같은 챔버에서 수행될 수 있다. 가스 소스가 챔버에 분배된다. 가스 소스는 프리커서 가스(들) 및 캐리어 가스를 포함한다. 프리커서 가스(들)는 삼염화 붕소(BCl3), 실란(SiH4), 디실란(Si2H6), 디보란(B2H6), 이들의 조합들 등일 수 있다. 캐리어 가스는 아르곤(Ar), 헬륨(He), 크세논(Xe), 네온(Ne), 크립톤(Kr), 라돈(Rn), 이들의 조합들 등과 같은 불활성 가스일 수 있다. 몇몇 실시예들에서, 프리커서 가스(들)는 가스 소스의 약 1% 내지 약 10 %이고, 캐리어 가스는 가스 소스의 약 90% 내지 약 99 %이다. 가스 소스는 약 50 sccm 내지 약 500 sccm의 유량으로 분배될 수 있다. 프리커서 가스(들)는 결합하여 원하는 엘리먼트들(예를 들어, 염소, 붕소, 실리콘 등)을 포함하는 층을 게이트 전극 층들(104) 상에 성막하여, 영향을 받은 게이트 전극 층들(104)의 일함수를 변경할 수 있다. 가스 소스는 원하는 양의 엘리먼트들이 게이트 유전체 층(102) 및/또는 게이트 전극 층들(104) 상에 성막될 때까지 챔버에 유지된다. 몇몇 실시예들에서, 성막 프로세스는 약 300 ℃ 내지 약 650 ℃의 온도에서 약 10 초 내지 약 1000 초의 지속기간 동안 수행된다.
도 13a 및 도 13b에서, CMP와 같은 평탄화 프로세스는 게이트 유전체 층(102) 및 게이트 전극 층들(104)의 초과 부분들을 제거하기 위해 수행되며, 초과 부분들은 제1 ILD(92)의 상부면들 위에 있다. 리세스들(94) 내의 게이트 유전체 층(102)의 나머지 부분들은 게이트 유전체들(112)을 형성한다. 리세스들(94) 내의 게이트 전극 층들(104)의 나머지 부분들은 게이트 전극들(114)을 형성한다. 게이트 전극들(114), 게이트 유전체들(112), 제1 ILD(92) 및 게이트 스페이서들(82)의 상부면들은 평탄화 프로세스가 완료된 후 (프로세스 편차들 내에서) 동일 평면 상에 있다. 게이트 유전체들(112) 및 게이트 전극들(114)은 FinFET들의 대체 게이트 구조물들을 형성한다. 게이트 유전체들(112) 및 게이트 전극들(114)은 각각 총칭하여 "게이트 스택"으로 지칭될 수 있다. 게이트 구조물들은 핀들(52)의 채널 영역(58)의 측벽들을 따라 연장된다.
조밀 영역(50D)의 게이트 전극들(114D)은 그 내부에 배치된 보이드들(104D)을 갖는다. 게이트 구조물들이 원하는 높이에 도달한 후, 게이트 유전체 층(102) 및 게이트 전극 층들(104)의 평탄화를 중단하기 위해 시간이 지정된 평탄화 프로세스들이 사용될 수 있다. 예시된 실시예에서, 게이트 구조물들의 높이는 보이드들(104D)이 평탄화 프로세스에 의해 파괴되도록 제어되며, 이는 리세스들(94D)을 효과적으로 재형성한다(도 10a 및 도 11a 참조). 예를 들어, 평탄화 프로세스는 리세스들(94D)의 넥 부분들(94DN)에서 게이트 전극 층들(104)의 부분들(도 13a 참조)이 제거되고 보이드들(104D)이 게이트 전극들(114D)의 상부면들에서 노출될 때까지 수행될 수 있어, 게이트 전극들(114D)의 상부면들은 게이트 전극들(114D)의 측벽들 사이에서 불연속적으로 연장된다. 다른 실시예에서, 게이트 구조물들의 높이는 보이드들(104D)이 평탄화 프로세스에 의해 파괴되지 않도록 제어된다. 예를 들어, 평탄화 프로세스는 리세스들(94D)의 넥 부분들(94DN)에서 게이트 전극 층들(104)의 부분들(도 13a 참조)이 남아있고 보이드들(104D)이 게이트 전극들(114S)의 상부면들에서 노출되지 않는 동안 중단될 수 있어, 게이트 전극들(114D)의 상부면들은 게이트 전극들(114D)의 측벽들 사이에서 연속적으로 연장된다.
희소 영역(50S)의 게이트 전극들(114S)은 내부에 보이드들이 배치되지 않을 수 있다. 따라서, 게이트 전극들(114S)의 상부면들에는 보이드들이 노출되지 않으므로, 게이트 전극들(114S)의 상부면들은 게이트 전극들(114S) 측벽들 사이에서 연속적으로 연장된다. 다른 실시예에서, 게이트 전극들(114S)은 또한 보이드들을 갖지만 게이트 전극들(114D)보다 작은 보이드들을 갖는다.
도 14a 및 도 14b에서, 게이트 전극들(114)의 일함수들을 수정하기 위해 게이트 처리 프로세스(116)가 수행된다. 게이트 처리 프로세스(116)는 게이트 전극들(114)의 일함수를 증가시킬 수 있는 하나 이상의 게이트 전극 층(104)에 하나 이상의 일함수 튜닝 엘리먼트를 통합한다. 게이트 처리 프로세스(116)는 도 12a 및 도 12b에 대해 위에서 논의된 게이트 처리 프로세스(106)의 후보 프로세스들의 동일한 그룹으로부터 선택된 프로세스들을 포함할 수 있다. 게이트 처리 프로세스(106) 및 게이트 처리 프로세스(116)는 동일한 프로세스일 수 있거나 상이한 프로세스들을 포함할 수 있다. 예를 들어, 게이트 처리 프로세스(116)를 수행하는 것은 게이트 처리 프로세스(106)를 반복하는 것을 포함할 수 있거나, 또는 상이한 게이트 처리 프로세스를 수행하는 것을 포함할 수 있다. 게이트 처리 프로세스(116)에 의해 통합된 일함수 튜닝 엘리먼트들의 타입 및 수량은 형성될 디바이스들의 원하는 문턱 전압들에 기초하여 제어될 수 있다. 예를 들어, 불소의 통합은 p 타입 디바이스들에 대한 게이트 전극들(114)의 일함수를 증가시킬 수 있어, 디바이스들의 문턱 전압들을 감소시킬 수 있다.
전술한 바와 같이, 게이트 전극들(114D)은 게이트 전극들(114D)의 상부면들에서 노출될 수 있는 보이드들(104D)을 갖는 반면, 게이트 전극들(114S)은 보이드들을 갖지 않을 수 있다(또는 적어도 더 작은 보이드들을 가질 수 있다). 보이드들(104D)이 게이트 전극들(114D)의 상부면들에서 노출될 때, 보이드들(104D)은 게이트 전극들(114D)의 내부 표면들을 노출시키고, 보이드들(104D)에서 게이트 처리 프로세스(116)가 수행된다. 따라서, 게이트 전극들(114D)은 게이트 전극들(114S)보다 게이트 처리 프로세스(116)에 더 많은 표면적이 노출된다. 이와 같이, 게이트 처리 프로세스(116)는 게이트 전극들(114S)의 일함수들을 수정하는 것보다 게이트 전극들(114D)의 일함수들을 더 많이 수정한다. 구체적으로, 게이트 처리 프로세스(116)는 게이트 전극들(114D) 및 게이트 전극들(114S) 모두에서 일함수 튜닝 엘리먼트들의 농도를 증가시키지만, 이는 게이트 전극(114S)에서 일함수 튜닝 엘리먼트들의 농도를 증가시키는 것보다 더 많이 게이트 전극(114D)에서 일함수 튜닝 엘리먼트들의 농도를 증가시킨다. 몇몇 실시예들에서, 게이트 처리 프로세스(116)는 게이트 전극들(114D)의 일함수들을 수정하는 반면, 게이트 전극들(114S)의 일함수들의 수정은 실질적으로 게이트 전극들(114S)의 보이드들의 부족으로 인해 발생하지 않는다. 또한, 게이트 처리 프로세스(116)는 내부 표면들이 일함수 튜닝 엘리먼트들(104E)을 포함하도록 게이트 전극들(114D)의 내부 표면들에 일함수 튜닝 엘리먼트들(104E)을 도입한다(또는 적어도 농도를 증가시킨다). 예를 들어, 게이트 전극들(114D)의 내부 표면들 근처의 게이트 전극들(114D)의 부분들은 게이트 전극들(114D) 및 일함수 튜닝 엘리먼트들(104E)의 재료를 포함할 수 있다. 게이트 전극들(114S)에는 일함수 튜닝 엘리먼트들(104E)이 실질적으로 없을 수 있다.
도 15a 내지 도 17b는 몇몇 실시예들에 따른 대체 게이트 구조물들의 형성에 있어서의 추가의 중간 스테이지들의 단면도들이다. 4 개의 게이트 구조물들이 도시된 것을 제외하고는 도 9b와 유사한 영역의 피처들이 예시된다. 도 15a, 도 16a 및 도 17a는 조밀 영역(50D)을 예시하고, 도 15b, 도 16b 및 도 17b는 희소 영역(50S)을 예시한다. 예시된 프로세스에서, 게이트 전극들(114)을 분할하기 위해 격리 영역들이 형성된다. 따라서 격리 영역들은 동일한 종축을 갖는 게이트 전극들(114)을 분리한다. 격리 영역들은 상이한 디바이스들의 게이트 전극들(114) 사이에 물리적 및 전기적 격리를 제공한다.
도 15a 및 도 15b에서, 개구들(122)은 게이트 전극들(114)을 관통해 형성된다. 개구들(122)은 또한 게이트 유전체들(112)을 관통해 형성될 수 있으며, 이 경우 STI 영역들(56)이 노출된다. 개구들(122)은 허용가능한 포토리소그래피 및 에칭 기법들을 사용하여 형성될 수 있다. 에칭은 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE) 등 또는 이들의 조합과 같은, 개구들(122)의 패턴을 갖는 에칭 마스크(예컨대, 포토레지스트)를 사용하는 임의의 허용가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다.
도 16a 및 도 16b에서, 게이트 전극들(114)의 일함수들을 수정하기 위해 게이트 처리 프로세스(126)가 수행된다. 게이트 처리 프로세스(126)는 게이트 전극들(114)의 일함수를 증가시킬 수 있는 하나 이상의 게이트 전극 층(104)에 하나 이상의 일함수 튜닝 엘리먼트를 통합한다. 게이트 처리 프로세스(126)는 도 12a 및 도 12b에 대해 위에서 논의된 게이트 처리 프로세스(106)의 후보 프로세스들의 동일한 그룹으로부터 선택된 프로세스들을 포함할 수 있다. 게이트 처리 프로세스(106) 및 게이트 처리 프로세스(126)는 동일한 프로세스일 수 있거나 상이한 프로세스들을 포함할 수 있다. 예를 들어, 게이트 처리 프로세스(126)를 수행하는 것은 게이트 처리 프로세스(106)를 반복하는 것을 포함할 수 있거나, 또는 상이한 게이트 처리 프로세스를 수행하는 것을 포함할 수 있다. 게이트 처리 프로세스(126)에 의해 통합된 일함수 튜닝 엘리먼트들의 타입 및 수량은 형성될 디바이스들의 원하는 문턱 전압들에 기초하여 제어될 수 있다. 예를 들어, 불소의 통합은 p 타입 디바이스들에 대한 게이트 전극들(114)의 일함수를 증가시킬 수 있어, 디바이스들의 문턱 전압들을 감소시킬 수 있다.
전술한 바와 같이, 게이트 전극들(114D)은 보이드들(104D)을 갖는 반면, 게이트 전극들(114S)은 보이드들을 갖지 않을 수 있다(또는 적어도 더 작은 보이드들을 가질 수 있다). 보이드들(104D)은 게이트 전극들(114D)이 게이트 전극들(114S)보다 게이트 처리 프로세스(126)에 더 많은 표면적이 노출되도록 게이트 전극들(114D)(도 14a 참조)의 내부 표면들을 노출시킨다. 개구들(122)은 게이트 전극들(114D)의 단부들에서 보이드들(104D)에 대한 추가 유입구를 제공한다. 이와 같이, 보이드들(104D)은 게이트 전극들(114D)의 상부면들 및/또는 측벽들에서 노출될 수 있으며, 이에 의해 게이트 처리 프로세스(126)가 게이트 전극들(114D)의 내부 표면들을 처리할 기회들을 증가시킨다. 또한, 개구들(122)을 형성하는 것은 보이드들(104D)이 게이트 전극들(114D)의 상부면들에서 노출되지 않을 때, 보이드들(104D)이 게이트 전극들(114D)의 측벽들에서 노출되도록 할 수 있다. 도 14a 및 14b에 대해 위에서 논의된 게이트 처리 프로세스(116)와 유사하게, 게이트 처리 프로세스(126)는 게이트 전극들(114S)의 일함수들을 수정하는 것보다 게이트 전극들(114D)의 일함수들을 더 많이 수정한다. 구체적으로, 게이트 처리 프로세스(126)는 게이트 전극들(114D) 및 게이트 전극들(114S) 모두에서 일함수 튜닝 엘리먼트들의 농도를 증가시키지만, 이는 게이트 전극(114S)에서 일함수 튜닝 엘리먼트들의 농도를 증가시키는 것보다 더 많이 게이트 전극(114D)에서 일함수 튜닝 엘리먼트들의 농도를 증가시킨다. 몇몇 실시예들에서, 게이트 처리 프로세스(126)는 게이트 전극들(114D)의 일함수들을 수정하는 반면, 게이트 전극들(114S)의 일함수들의 수정은 실질적으로 게이트 전극들(114S)의 보이드들의 부족으로 인해 발생하지 않는다. 또한, 게이트 처리 프로세스(126)는 게이트 전극들(114D)의 내부 표면들에 일함수 튜닝 엘리먼트들(104E)(도 14a 참조)을 도입한다(또는 적어도 농도를 증가시킨다). 예를 들어, 게이트 전극들(114D)의 내부 표면들 근처의 게이트 전극들(114D)의 부분들은 게이트 전극들(114D) 및 일함수 튜닝 엘리먼트들(104E)의 재료를 포함할 수 있다. 게이트 전극들(114S)에는 일함수 튜닝 엘리먼트들(104E)이 실질적으로 없을 수 있다.
예시된 실시예에서, 게이트 처리 프로세스들(116, 126) 모두가 수행된다. 게이트 처리 프로세스들(116, 126) 중 하나는 생략될 수 있다. 몇몇 실시예들에서, 게이트 처리 프로세스(116)가 수행되고 게이트 처리 프로세스(126)가 생략된다. 몇몇 실시예들에서, 게이트 처리 프로세스(126)가 수행되고 게이트 처리 프로세스(116)가 생략된다. 게이트 처리 프로세스들(116, 126)은 게이트 전극들(114D)의 상부면들에서 보이드들(104D)이 노출되는지 여부에 따라 포함되거나 생략될 수 있다. 예를 들어, 게이트 전극들(114D)의 상부면들에서 보이드들(104D)이 노출될 때 게이트 처리 프로세스(116)가 수행될 수 있고 게이트 처리 프로세스(126)가 생략될 수 있거나, 또는 게이트 전극들(114D)의 상부면들에서 보이드들(104D)이 노출되지 않을 때 게이트 처리 프로세스(126)가 수행될 수 있고 게이트 처리 프로세스(116)는 생략될 수 있다. 게이트 처리 프로세스들(116, 126)은 또한 형성될 디바이스들의 원하는 일함수 튜닝 엘리먼트 농도(및 따라서 문턱 전압들)에 기초하여 포함되거나 생략될 수 있다. 위에서 언급한 바와 같이, 게이트 처리 프로세스들(116, 126)의 결과로 게이트 전극들(114S)의 일함수들의 변경이 실질적으로 발생하지 않을 수 있다. 게이트 처리 프로세스들(116, 126)이 모두 수행되는 실시예들에서, 게이트 전극들(114D)은 예컨대 적어도 5x1016 cm-3의 농도와 같은 약 1at.% 내지 약 28at.% 범위의 일함수 튜닝 엘리먼트들(예를 들어, 불소, 질소, 산소, 염소, 붕소, 실리콘 등)의 농도를 가질 수 있는 반면, 게이트 전극들(114S)은 실질적으로 0인 일함수 튜닝 엘리먼트들의 농도를 가질 수 있다. 이러한 범위의 농도로 게이트 전극들(114D, 114S)의 일함수 튜닝 엘리먼트들을 포함하는 것은 충분히 상이한(예를 들어, 구별가능한) 문턱 전압들을 갖는 디바이스들의 형성을 허용할 수 있다. 이러한 범위 밖의 농도로 게이트 전극들(114D, 114S)의 일함수 튜닝 엘리먼트들을 포함하는 것은 충분히 상이한(예를 들어, 구별가능한) 문턱 전압들을 갖는 디바이스들의 형성을 허용하지 않을 수 있다.
도 17a 및 도 17b에서, 절연 재료는 격리 영역들(128)을 형성하기 위해 개구들(122)에 형성된다. 격리 영역들(128)은 게이트 전극들(114) 사이에 격리를 제공한다. 절연 재료는 산화물, 예컨대 실리콘 산화물, 질화물 등, 또는 이들의 조합일 수 있으며, HDP-CVD, FCVD(예를 들어, 원격 플라즈마 시스템에서의 CVD 기반 재료 증착, 및 산화물과 같은 다른 재료로 변환시키는 포스트(post) 경화) 등, 또는 이들의 조합에 의해 형성될 수 있다. 임의의 허용가능한 프로세스에 의해 형성된 다른 절연 재료들이 사용될 수 있다. 격리 영역들(128)의 절연 재료는 STI 영역들(56)의 절연 재료와 동일할 수도 있고, 다른 절연 재료일 수도 있다. 예시된 실시예에서, 절연 재료는 실리콘 질화물이다.
도 18a 및 도 18b에서, 제2 ILD(132)는 게이트 스페이서들(82), CESL(90), 제1 ILD(92), 게이트 유전체들(112) 및 게이트 전극들(114) 위에 성막된다. 몇몇 실시예들에서, 제2 ILD(132)는 유동성 CVD 방법에 의해 형성된 유동성 막이다. 몇몇 실시예들에서, 제2 ILD(132)는 PSG, BSG, BPSG, USG 등과 같은 유전체 재료로 형성되고, CVD 및 PECVD와 같은 임의의 적합한 방법에 의해 성막될 수 있다.
몇몇 실시예들에서, 에칭 스탑 층(ESL)(130)은 제2 ILD(132)와 게이트 스페이서들(82), CESL(90), 제1 ILD(92), 게이트 유전체들(112) 및 게이트 전극들(114) 사이에 형성된다. ESL(130)은 제2 ILD(132)의 에칭으로부터 높은 에칭 선택도를 갖는 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은 유전체 재료를 포함할 수 있다.
도 19a 및 도 19b에서, 소스/드레인 콘택들(134) 및 게이트 콘택들(136)은 각각 에피택셜 소스/드레인 영역들(88) 및 게이트 전극들(114)과 접촉하도록 형성된다. 소스/드레인 콘택들(134)을 위한 개구들은 CESL(90), 제1 ILD(92), ESL(130) 및 제2 ILD(132)를 관통해 형성된다. 게이트 콘택들(136)을 위한 개구들은 ESL(130) 및 제2 ILD(132)를 관통해 형성된다. 개구들은 허용가능한 포토리소그래피 및 에칭 기법들을 사용하여 형성될 수 있다. 확산 배리어 층, 접착 층 등과 같은 라이너(미도시) 및 도전성 재료가 개구들에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 도전성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수 있다. 제2 ILD(132)의 표면으로부터 초과 재료를 제거하기 위해 CMP와 같은 평탄화 프로세스가 수행될 수 있다. 나머지 라이너 및 도전성 재료는 개구들에 소스/드레인 콘택들(134) 및 게이트 콘택들(136)을 형성한다. 어닐링 프로세스가 수행되어 에피택셜 소스/드레인 영역들(88)과 소스/드레인 콘택들(134) 사이의 계면에서 실리사이드를 형성할 수 있다. 소스/드레인 콘택들(134)은 에피택셜 소스/드레인 영역들(88)에 물리적 및 전기적으로 커플링되고, 게이트 콘택들(136)은 게이트 전극들(114)에 물리적 및 전기적으로 커플링된다. 소스/드레인 콘택들(134) 및 게이트 콘택들(136)은 상이한 프로세스들에서 형성될 수 있거나 또는 동일한 프로세스에서 형성될 수 있다. 동일한 단면으로 형성되는 것으로 도시되어 있지만, 소스/드레인 콘택들(134) 및 게이트 콘택들(136) 각각은 콘택들의 단락을 방지할 수 있는 상이한 단면들로 형성될 수 있음을 이해해야 한다.
도 20a 및 도 20b는 몇몇 실시예들에 따른 FinFET들의 단면도들이다. 도 2 내지 도 19b의 단계들을 포함하는 프로세스로부터 생성된 디바이스들이 도시된다. 도 20a 및 도 20b는 (도 10a 내지 도 14b와 유사한 방식으로) 도 19a의 영역(50R)과 유사한 영역들의 피처들을 예시한다. 게이트 전극들(114D)은, ESL(130) 및/또는 게이트 콘택들(136)에 의해 상단에서 밀봉되고(따라서 규정되고) 격리 영역들(128)(도 17a 및 도 17b 참조)의 측벽들에 의해 측면에서 밀봉되는(따라서 규정되는)되는 보이드들(104D)을 갖는다. 일함수 튜닝 엘리먼트들(104E)은 보이드 (104D) 내에, 예컨대 보이드들(104D)을 규정하는 게이트 전극들(114D)의 내부 표면들에 있다. 일함수 튜닝 엘리먼트들(104E)은 보이드들(104D)을 규정하는 게이트 콘택들(136) 및/또는 ESL(130)의 내부 표면들에 있지 않을 수 있다. 또한, 게이트 전극들(114S)은 보이드들을 갖지 않을 수 있다(또는 적어도 더 작은 보이드들을 가질 수 있다). 게이트 처리 프로세스들(116, 126)의 결과로, 게이트 전극들(114D)은 게이트 전극들(114S)보다 더 큰 농도의 일함수 튜닝 엘리먼트들을 갖는다. 따라서, 조밀 영역(50D)의 FinFET들은 조밀 영역(50S)의 FinFET들과 상이한 문턱 전압들을 갖는다. 예를 들어, FinFET들이 p 타입 디바이스들인 경우, 조밀 영역(50D)의 FinFET들은 조밀 영역(50S)의 FinFET들보다 더 낮은 문턱 전압을 갖는다.
도 32a 내지 도 33b는 몇몇 다른 실시예들에 따른 대체 게이트 구조물들의 형성에 있어서의 중간 스테이지들의 단면도들이다. 도 21a 및 도 21b는 도 11ab 및 11b와 유사한 프로세싱 단계를 도시한다. 도 22a 및 도 22b는 도 13a 및 도 13b와 유사한 프로세싱 단계를 도시한다. 이 실시예에서, 충전 층(104C) 중 임의의 것이 리세스들(94D)의 주요 부분(94DM)에 성막되기 전에 충전 층(104C)의 성막 동안 핀치 오프가 발생한다(도 21a 및 도 21b 참조). 이러한 핀치 오프는 다수의 일함수 튜닝 층들이 형성되는 실시예들(예를 들어, 도 29b 및 도 29c의 실시예들) 또는 비-컨포멀 성막 프로세스들이 사용되는 실시예들에서 발생할 수 있다. 따라서, 보이드들(104D)은 충전 층(104C)의 표면들 및 접착 층들(104B)의 표면들을 노출시킨다. 이 실시예에서, 게이트 구조물들의 높이는 리세스들(94D)의 넥 부분들(94DN)에 있는 게이트 전극 층들(104)의 부분들(도 21a 참조)이 남아있고 평탄화(도 22a 및 도 22b 참조) 후에 게이트 전극들(114D)이 여전히 충전 층(104C)의 일부를 포함하도록 제어된다. 따라서, 게이트 전극들(114S)은 컨포멀한 충전 층(104C)을 포함하고, 게이트 전극들(114D)은 리세스들(94D)의 넥 부분들(94DN)에 충전 층(104C)을 포함한다. 이러한 실시예들에서, 보이드들(104D)은 병 프로파일 형상들을 갖도록 형성된다. 보이드들(104D)의 병 프로파일 형상들은 약 5 nm 내지 약 80 nm 범위의 높이, 약 2 nm 내지 약 8 nm 범위의 폭을 갖는 주요 부분, 및 약 1 nm 내지 약 7 nm 범위의 폭을 갖는 넥 부분을 가질 수 있다. 넥 부분의 폭은 주요 부분의 하단의 폭보다 최대 약 88 % 작을 수 있다. 주요 부분의 최대 폭은 주요 부분의 하단의 폭보다 최대 약 33 % 더 클 수 있다. 다른 실시예에서, 게이트 구조물들의 높이는 보이드들(104D)이 평탄화 프로세스에 의해 파괴되도록 제어된다. 따라서, 게이트 전극들(114S)은 충전 층(104C)을 포함하지만, 게이트 전극들(114D)은 충전 층을 포함하지 않는다.
도 23a 및 도 23b는 몇몇 다른 실시예들에 따른 FinFET들의 단면도들이다. 도 21a 내지 도 22b의 단계들을 포함하는 프로세스로부터 생성된 디바이스들이 도시된다. 도 23a 및 도 23b는 (도 10a 내지 도 14b와 유사한 방식으로) 도 19a의 영역(50R)과 유사한 영역들의 피처들을 예시한다.
도 24a 내지 도 25b는 몇몇 다른 실시예들에 따른 대체 게이트 구조물들의 형성에 있어서의 중간 스테이지들의 단면도들이다. 도 24a 및 도 24b는 도 11ab 및 11b와 유사한 프로세싱 단계를 도시한다. 도 25a 및 도 25b는 도 13a 및 도 13b와 유사한 프로세싱 단계를 도시한다. 이 실시예에서, 접착 층들(104B) 중 임의의 것이 리세스들(94D)의 주요 부분(94DM)에 성막되기 전에 접착 층들(104B)의 성막 동안 핀치 오프가 발생한다(도 24a 및 도 24b 참조). 이러한 핀치 오프는 다수의 일함수 튜닝 층들이 형성되는 실시예들(예를 들어, 도 29b 및 도 29c의 실시예들) 또는 비-컨포멀 성막 프로세스들이 사용되는 실시예들에서 발생할 수 있다. 따라서, 보이드들(104D)은 접착 층들(104B)의 표면들 및 일함수 튜닝 층들(104A)의 표면들을 노출시킨다. 이 실시예에서, 게이트 구조물들의 높이는 리세스들(94D)의 넥 부분들(94DN)에 있는 게이트 전극 층들(104)의 부분들(도 24a 참조)이 남아있고 평탄화(도 25a 및 도 25b 참조) 후에 게이트 전극들(114D)이 여전히 접착 층들(104B)의 일부를 포함하도록 제어된다. 따라서, 게이트 전극들(114S)은 컨포멀한 접착 층(104B) 및 컨포멀한 충전 층(104C)을 포함하고, 게이트 전극들(114D)은 리세스들(94D)의 넥 부분들(94DN)에 접착 층(104B)을 포함한다. 게이트 전극들(114D)은 충전 층을 포함하지 않는다. 이러한 실시예들에서, 보이드들(104D)은 병 프로파일 형상들을 갖도록 형성된다. 보이드들(104D)의 병 프로파일 형상들은 약 5 nm 내지 약 80 nm 범위의 높이, 약 2 nm 내지 약 8 nm 범위의 폭을 갖는 주요 부분, 및 약 1 nm 내지 약 7 nm 범위의 폭을 갖는 넥 부분을 가질 수 있다. 넥 부분의 폭은 주요 부분의 하단의 폭보다 최대 약 88 % 작을 수 있다. 주요 부분의 최대 폭은 주요 부분의 하단의 폭보다 최대 약 33 % 더 클 수 있다. 다른 실시예에서, 게이트 구조물들의 높이는 보이드들(104D)이 평탄화 프로세스에 의해 파괴되도록 제어된다. 따라서, 게이트 전극들(114S)은 접착 층(104B) 및 충전 층(104C)을 포함하지만, 게이트 전극들(114D)은 접착 층 또는 충전 층을 포함하지 않는다.
도 26a 및 도 26b는 몇몇 다른 실시예들에 따른 FinFET들의 단면도들이다. 도 24a 내지 도 25b의 단계들을 포함하는 프로세스로부터 생성된 디바이스들이 도시된다. 도 26a 및 도 26b는 (도 10a 내지 도 14b와 유사한 방식으로) 도 19a의 영역(50R)과 유사한 영역들의 피처들을 예시한다.
도 27은 게이트 처리 프로세스들(116, 126) 이후의 게이트 전극들(114)의 조성을 보여주는 스펙트로그램이다. 제1 데이터 세트(202)는 게이트 처리 프로세스들(116, 126) 없이 형성된 게이트 전극의 충전 층의 조성을 보여준다. 제2 데이터 세트(204)는 게이트 처리 프로세스들(116, 126)로 형성된 게이트 전극의 충전 층의 조성을 보여준다. 도시된 바와 같이, 게이트 전극들에서 측정된 일함수 튜닝 엘리먼트들(104E)의 양은 게이트 처리 프로세스들(116, 126)에 의해 상당히 증가된다.
도 28은 결과적인 디바이스들의 문턱 전압들을 보여주는 그래프이다. 제1 데이터 세트(302)는 게이트 처리 프로세스들(116, 126)없이 형성된 디바이스들의 문턱 전압들을 보여준다. 제2 데이터 세트(304)는 게이트 처리 프로세스들(116, 126)로 형성된 디바이스들의 문턱 전압들을 보여준다. 알 수 있는 바와 같이, 게이트 처리 프로세스들(116, 126)은 더 짧은 채널 길이들을 갖는 디바이스들이 더 긴 채널 길이들을 갖는 디바이스들보다 더 큰 문턱 전압 증가를 경험하게 한다. 이 증가는 채널 길이가 더 짧은 디바이스들의 게이트 전극들에서의 보이드들의 형성으로 인한 것이다. 일례로, 채널 길이가 더 짧은 디바이스들은 문턱 전압이 약 20mV 내지 약 100mV의 증가를 경험했다.
개시된 FinFET 실시예들은 또한 나노구조물들(예를 들어, 나노시트, 나노와이어, 게이트-올-어라운드 등) 전계 효과 트랜지스터(NSFET)들과 같은 나노구조 디바이스들에 적용될 수 있다. NSFET 실시예들에서, 핀들은 채널 층들과 희생 층들의 교대 층 스택을 패터닝함으로써 형성된 나노구조물에 의해 대체된다. 더미 게이트 구조물들 및 소스/드레인 영역들은 전술한 실시예들과 유사한 방식으로 형성된다. 더미 게이트 구조물들이 제거된 후, 희생 층들은 채널 영역들에서 부분적으로 또는 완전히 제거될 수 있다. 대체 게이트 구조물들은 전술 한 실시예들과 유사한 방식으로 형성되며, 대체 게이트 구조물들은 희생 층들을 제거함으로써 남은 개구들을 부분적으로 또는 완전히 충전할 수 있으며, 대체 게이트 구조물들은 NSFET 디바이스들의 채널 영역들의 채널 층들을 부분적으로 또는 완전히 둘러쌀 수 있다. 교체 게이트 구조물들 및 소스/드레인 영역들에 대한 ILD들 및 콘택들은 전술한 실시예들과와 유사한 방식으로 형성될 수 있다. 나노구조물 디바이스는 미국 특허 출원 공개 번호 2016/0365414에 개시된 바와 같이 형성될 수 있으며, 이는 그 전체가 본원에 참조로 포함된다.
실시예들은 장점들을 달성할 수 있다. 게이트 전극들(114D)에 보이드들(104D)을 형성하는 것은 게이트 처리 프로세스들(116, 126)이 보이드들(104D)에 의해 노출되는 게이트 전극들(114D)의 증가된 표면적의 특성에 의해 게이트 전극들(114S)보다 게이트 전극들(114D)에 더 많이 영향을 미치는 것을 허용한다. 따라서 게이트 처리 프로세스들(116, 126)은 게이트 전극들(114S)보다 게이트 전극들(114D)에 더 많은 일함수 튜닝 엘리먼트들(예를 들어, 불소, 질소, 산소, 염소, 붕소, 실리콘 등)을 통합할 수 있다. 이와 같이, 게이트 처리 프로세스들(116, 126)은 조밀 영역(50D) 및 희소 영역(50S) 둘 다에서 게이트 처리 프로세스들(116, 126)이 수행되는 경우에도 조밀 영역(50D)에서 디바이스들의 문턱 전압들을 선택적으로 튜닝하기 위해 사용될 수 있다. 따라서, 게이트 전극들(114D)로 형성된 FinFET들은 게이트 전극들(114S)로 형성된 FinFET들과는 상이한 문턱 전압들을 갖는다. 예를 들어, FinFET들이 p 타입 디바이스들인 경우, 게이트 전극들(114D)로 형성된 FinFET들은 게이트 전극들(114S)로 형성된 FinFET들보다 더 낮은 문턱 전압을 가질 수 있다.
실시예에서, 디바이스는: 기판 위의 게이트 유전체; 및 게이트 유전체 위의 게이트 전극을 포함하며, 게이트 전극은: 게이트 유전체 위의 일함수 튜닝 층; 일함수 튜닝 층 위의 접착 층; 접착 층 위의 충전(fill)층; 및 충전 층, 접착 층, 및 일함수 튜닝 층 중 적어도 하나의 내부 표면들에 의해 규정되는 보이드를 포함하며, 내부 표면들에서의 게이트 전극의 재료는 일함수 튜닝 엘리먼트를 포함한다. 디바이스의 몇몇 실시예들에서, 내부 표면들은 충전 층의 내부 표면들이고, 일함수 튜닝 층은 접착 층과 게이트 유전체 사이의 단지 일함수 튜닝 층이다. 디바이스의 몇몇 실시예들에서, 내부 표면들은 접착 층의 내부 표면들이고, 일함수 튜닝 층은 접착 층과 게이트 유전체 사이의 복수의 일함수 튜닝 층들 중 하나이다. 디바이스의 몇몇 실시예들에서, 내부 표면들은 일함수 튜닝 층의 내부 표면들이고, 일함수 튜닝 층은 접착 층과 게이트 유전체 사이의 복수의 일함수 튜닝 층들 중 하나이다. 디바이스의 몇몇 실시예들에서, 일함수 튜닝 엘리먼트는 불소, 질소, 산소, 염소, 붕소 또는 실리콘이다. 디바이스의 몇몇 실시예들에서, 내부 표면들에서의 게이트 전극의 재료는 일함수 튜닝 엘리먼트를 1 at.% 내지 28 at.% 범위의 농도로 포함한다. 몇몇 실시예들에서, 디바이스는 게이트 전극 위의 콘택을 더 포함하고, 보이드는 콘택의 하부면에 의해 추가로 규정된다. 몇몇 실시예들에서, 디바이스는 게이트 전극의 단부에 인접한 격리 영역을 더 포함하고, 보이드는 격리 영역의 측벽에 의해 추가로 규정된다.
실시예에서, 디바이스는 제1 트랜지스터; 및 제2 트랜지스터를 포함하며, 제1 트랜지스터는: 제1 길이를 갖는 제1 채널 영역; 및 제1 채널 영역 위의 제1 게이트 구조물 ― 제1 게이트 구조물은 내부에 보이드를 가진 제1 게이트 전극을 포함함 ― 을 포함하고, 제2 트랜지스터는: 제1 길이보다 큰 제2 길이를 갖는 제2 채널 영역; 및 제2 채널 영역 위의 제2 게이트 구조물 ― 제2 게이트 구조물은 제2 게이트 전극을 포함하고, 제2 게이트 전극에는 보이드들이 없으며, 제2 게이트 전극은 제1 게이트 전극과 상이한 일함수를 가짐 ― 을 포함한다. 디바이스의 몇몇 실시예들에서, 제1 게이트 전극은 금속 및 일함수 튜닝 엘리먼트를 포함하며, 제2 게이트 전극은 금속을 포함하고 일함수 튜닝 엘리먼트가 없다. 디바이스의 몇몇 실시예들에서, 금속은 텅스텐이고, 일함수 튜닝 엘리먼트는 불소, 질소, 산소, 염소, 붕소 또는 실리콘이다. 몇몇 실시예들에서, 디바이스는 제1 게이트 구조물에 인접하고, 구부러진 측벽들을 갖는 제1 게이트 스페이서; 및 제2 게이트 구조물에 인접하고, 직선 측벽들을 갖는 제2 게이트 스페이서를 더 포함한다. 몇몇 실시예들에서, 디바이스는 제1 게이트 구조물 위의 제1 게이트 마스크; 및 제1 게이트 구조물의 단부에 인접한 격리 영역을 더 포함하고, 보이드는 격리 영역, 제1 게이트 마스크 및 제1 게이트 전극의 표면들에 의해 규정된다.
실시예에서, 방법은: 게이트 스페이서들 사이에 리세스를 형성하기 위해 더미 게이트를 제거하는 단계; 리세스에 게이트 유전체 층을 성막하는 단계; 게이트 유전체 층 상에 게이트 전극 층을 성막하는 단계 ― 게이트 전극 층들의 내부 표면들은 보이드를 규정함 ― ; 보이드가 게이트 전극 층들의 상부면들에서 노출될 때까지, 게이트 전극 층들의 상부면들을 평탄화하는 단계; 및 보이드에 제1 게이트 처리 프로세스를 수행하는 단계 ― 제1 게이트 처리 프로세스는 보이드를 규정하는 게이트 전극 층들의 내부 표면들에서 일함수 튜닝 엘리먼트의 농도를 증가시킴 ― 를 포함한다. 방법의 몇몇 실시예들에서, 리세스는 주요(main) 부분 및 넥(neck) 부분을 가지며, 게이트 전극 층들은 리세스의 넥 부분을 완전히 채우고, 게이트 전극 층들은 리세스의 주요 부분을 부분적으로 채워 보이드를 규정한다. 방법의 몇몇 실시예들에서, 일함수 튜닝 엘리먼트는 불소이고, 제1 게이트 처리 프로세스는 불소화 처리 프로세스이다. 방법의 몇몇 실시예들에서, 일함수 튜닝 엘리먼트는 질소이고, 제1 게이트 처리 프로세스는 질화 처리 프로세스이다. 방법의 몇몇 실시예들에서, 일함수 튜닝 엘리먼트는 산소이고, 제1 게이트 처리 프로세스는 산화 처리 프로세스이다. 방법의 몇몇 실시예들에서, 일함수 튜닝 엘리먼트는 염소, 붕소 또는 실리콘이고, 제1 게이트 처리 프로세스는 성막 프로세스이다. 몇몇 실시예들에서, 방법은 게이트 전극 층들에 개구를 형성하는 단계 ― 보이드는 개구를 형성한 후에 게이트 전극 층들의 측벽에서 노출됨 ― ; 및 보이드에 제2 게이트 처리 프로세스를 수행하는 단계 ― 제2 게이트 처리 프로세스는 보이드를 규정하는 게이트 전극 층들의 내부 표면들에서 일함수 튜닝 엘리먼트의 농도를 증가시킴 ― 를 더 포함한다.
전술한 내용은 본 기술분야의 당업자들이 본 개시물의 양상들을 더 잘 이해할 수 있도록 몇몇 실시예들의 피처들을 약술하였다. 본 기술분야의 당업자들은 본 명세서에서 소개한 실시예들의 동일한 목적들을 수행하고 그리고/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조들을 설계하거나 또는 수정하기 위한 기초로서 본 개시내용을 자신들이 손쉽게 이용할 수 있다는 것을 인식해야 한다. 본 기술분야의 당업자들은 또한 이와 같은 등가적 구성들은 본 개시물의 사상과 범위를 벗어나지 않으며, 본 개시물의 사상과 범위를 벗어나지 않고 당업자들이 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있음을 알아야 한다.
실시예들
실시예 1. 디바이스에 있어서,
기판 위의 게이트 유전체; 및
상기 게이트 유전체 위의 게이트 전극 ― 상기 게이트 전극은:
상기 게이트 유전체 위의 일함수 튜닝 층;
상기 일함수 튜닝 층 위의 접착 층;
상기 접착 층 위의 충전(fill)층; 및
상기 충전 층, 상기 접착 층, 및 상기 일함수 튜닝 층 중 적어도 하나의 내부 표면들에 의해 규정되는 보이드
를 포함하며, 상기 내부 표면들에서의 상기 게이트 전극의 재료는 일함수 튜닝 엘리먼트를 포함함 ―
을 포함하는, 디바이스.
실시예 2. 실시예 1에 있어서,
상기 내부 표면들은 상기 충전 층의 내부 표면들이고, 상기 일함수 튜닝 층은 상기 접착 층과 상기 게이트 유전체 사이의 유일한 일함수 튜닝 층인 것인, 디바이스.
실시예 3. 실시예 1에 있어서,
상기 내부 표면들은 상기 접착 층의 내부 표면들이고, 상기 일함수 튜닝 층은 상기 접착 층과 상기 게이트 유전체 사이의 복수의 일함수 튜닝 층들 중 하나인 것인, 디바이스.
실시예 4. 실시예 1에 있어서,
상기 내부 표면들은 상기 일함수 튜닝 층의 내부 표면들이고, 상기 일함수 튜닝 층은 상기 접착 층과 상기 게이트 유전체 사이의 복수의 일함수 튜닝 층들 중 하나인 것인, 디바이스.
실시예 5. 실시예 1에 있어서,
상기 일함수 튜닝 엘리먼트는 불소, 질소, 산소, 염소, 붕소 또는 실리콘인 것인, 디바이스.
실시예 6. 실시예 1에 있어서,
상기 내부 표면들에서의 상기 게이트 전극의 재료는 상기 일함수 튜닝 엘리먼트를 1 at.% 내지 28 at.% 범위의 농도로 포함하는 것인, 디바이스.
실시예 7. 실시예 1에 있어서,
상기 게이트 전극 위의 콘택을 더 포함하고, 상기 보이드는 상기 콘택의 하부면에 의해 추가로 규정되는 것인, 디바이스.
실시예 8. 실시예 1에 있어서,
상기 게이트 전극의 단부에 인접한 격리 영역을 더 포함하고, 상기 보이드는 상기 격리 영역의 측벽에 의해 추가로 규정되는 것인, 디바이스.
실시예 9. 디바이스에 있어서,
제1 트랜지스터; 및
제2 트랜지스터
를 포함하며,
상기 제1 트랜지스터는:
제1 길이를 갖는 제1 채널 영역; 및
상기 제1 채널 영역 위의 제1 게이트 구조물 ― 상기 제1 게이트 구조물은 내부에 보이드를 가진 제1 게이트 전극을 포함함 ―
을 포함하고,
상기 제2 트랜지스터는:
상기 제1 길이보다 큰 제2 길이를 갖는 제2 채널 영역; 및
상기 제2 채널 영역 위의 제2 게이트 구조물 ― 상기 제2 게이트 구조물은 제2 게이트 전극을 포함하고, 상기 제2 게이트 전극에는 보이드들이 없으며, 상기 제2 게이트 전극은 상기 제1 게이트 전극과 상이한 일함수를 가짐 ―
을 포함하는, 디바이스.
실시예 10. 실시예 9에 있어서,
상기 제1 게이트 전극은 금속 및 일함수 튜닝 엘리먼트를 포함하며, 상기 제2 게이트 전극은 금속을 포함하고 상기 일함수 튜닝 엘리먼트가 없는 것인, 디바이스.
실시예 11. 실시예 10에 있어서,
상기 금속은 텅스텐이고, 상기 일함수 튜닝 엘리먼트는 불소, 질소, 산소, 염소, 붕소 또는 실리콘인 것인, 디바이스.
실시예 12. 실시예 9에 있어서,
상기 제1 게이트 구조물에 인접하고, 구부러진 측벽들을 갖는 제1 게이트 스페이서; 및
상기 제2 게이트 구조물에 인접하고, 직선 측벽들을 갖는 제2 게이트 스페이서
를 더 포함하는, 디바이스.
실시예 13. 실시예 9에 있어서,
상기 제1 게이트 구조물 위의 제1 게이트 마스크; 및
상기 제1 게이트 구조물의 단부에 인접한 격리 영역
을 더 포함하고,
상기 보이드는 상기 격리 영역, 상기 제1 게이트 마스크 및 상기 제1 게이트 전극의 표면들에 의해 규정되는 것인, 디바이스.
실시예 14. 방법에 있어서,
게이트 스페이서들 사이에 리세스를 형성하기 위해 더미 게이트를 제거하는 단계;
상기 리세스에 게이트 유전체 층을 성막하는 단계;
상기 게이트 유전체 층 상에 게이트 전극 층들을 성막하는 단계 ― 상기 게이트 전극 층들의 내부 표면들은 보이드를 규정함 ― ;
상기 보이드가 상기 게이트 전극 층들의 상부면들에서 노출될 때까지, 상기 게이트 전극 층들의 상부면들을 평탄화하는 단계; 및
상기 보이드에 제1 게이트 처리 프로세스를 수행하는 단계 ― 상기 제1 게이트 처리 프로세스는 상기 보이드를 규정하는 상기 게이트 전극 층들의 내부 표면들에서 일함수 튜닝 엘리먼트의 농도를 증가시킴 ―
를 포함하는, 방법.
실시예 15. 실시예 14에 있어서,
상기 리세스는 주요(main) 부분 및 넥(neck) 부분을 가지며, 상기 게이트 전극 층들은 상기 리세스의 상기 넥 부분을 완전히 채우고, 상기 게이트 전극 층들은 상기 리세스의 상기 주요 부분을 부분적으로 채워 상기 보이드를 규정하는 것인, 방법.
실시예 16. 실시예 14에 있어서,
상기 일함수 튜닝 엘리먼트는 불소이고, 상기 제1 게이트 처리 프로세스는 불소화 처리 프로세스인 것인, 방법.
실시예 17. 실시예 14에 있어서,
상기 일함수 튜닝 엘리먼트는 질소이고, 상기 제1 게이트 처리 프로세스는 질화 처리 프로세스인 것인, 방법.
실시예 18. 실시예 14에 있어서,
상기 일함수 튜닝 엘리먼트는 산소이고, 상기 제1 게이트 처리 프로세스는 산화 처리 프로세스인 것인, 방법.
실시예 19. 실시예 14에 있어서,
상기 일함수 튜닝 엘리먼트는 염소, 붕소 또는 실리콘이고, 상기 제1 게이트 처리 프로세스는 성막 프로세스인 것인, 방법.
실시예 20. 실시예 14에 있어서,
상기 게이트 전극 층들에 개구를 형성하는 단계 ― 상기 보이드는 상기 개구를 형성한 후에 상기 게이트 전극 층들의 측벽에서 노출됨 ― ; 및
상기 보이드에 제2 게이트 처리 프로세스를 수행하는 단계 ― 상기 제2 게이트 처리 프로세스는 상기 보이드를 규정하는 상기 게이트 전극 층들의 내부 표면들에서 상기 일함수 튜닝 엘리먼트의 농도를 증가시킴 ―
를 더 포함하는, 방법.

Claims (10)

  1. 디바이스에 있어서,
    기판 위의 게이트 유전체; 및
    상기 게이트 유전체 위의 게이트 전극 ― 상기 게이트 전극은:
    상기 게이트 유전체 위의 일함수 튜닝 층;
    상기 일함수 튜닝 층 위의 접착 층;
    상기 접착 층 위의 충전(fill)층; 및
    상기 충전 층, 상기 접착 층, 및 상기 일함수 튜닝 층 중 적어도 하나의 내부 표면들에 의해 규정되는 보이드
    를 포함하며, 상기 내부 표면들에서의 상기 게이트 전극의 재료는 일함수 튜닝 엘리먼트를 포함함 ―
    을 포함하는, 디바이스.
  2. 제1항에 있어서,
    상기 내부 표면들은 상기 충전 층의 내부 표면들이고, 상기 일함수 튜닝 층은 상기 접착 층과 상기 게이트 유전체 사이의 유일한 일함수 튜닝 층인 것인, 디바이스.
  3. 제1항에 있어서,
    상기 내부 표면들은 상기 접착 층의 내부 표면들이고, 상기 일함수 튜닝 층은 상기 접착 층과 상기 게이트 유전체 사이의 복수의 일함수 튜닝 층들 중 하나인 것인, 디바이스.
  4. 제1항에 있어서,
    상기 내부 표면들은 상기 일함수 튜닝 층의 내부 표면들이고, 상기 일함수 튜닝 층은 상기 접착 층과 상기 게이트 유전체 사이의 복수의 일함수 튜닝 층들 중 하나인 것인, 디바이스.
  5. 제1항에 있어서,
    상기 일함수 튜닝 엘리먼트는 불소, 질소, 산소, 염소, 붕소 또는 실리콘인 것인, 디바이스.
  6. 제1항에 있어서,
    상기 내부 표면들에서의 상기 게이트 전극의 재료는 상기 일함수 튜닝 엘리먼트를 1 at.% 내지 28 at.% 범위의 농도로 포함하는 것인, 디바이스.
  7. 제1항에 있어서,
    상기 게이트 전극 위의 콘택을 더 포함하고, 상기 보이드는 상기 콘택의 하부면에 의해 추가로 규정되는 것인, 디바이스.
  8. 제1항에 있어서,
    상기 게이트 전극의 단부에 인접한 격리 영역을 더 포함하고, 상기 보이드는 상기 격리 영역의 측벽에 의해 추가로 규정되는 것인, 디바이스.
  9. 디바이스에 있어서,
    제1 트랜지스터; 및
    제2 트랜지스터
    를 포함하며,
    상기 제1 트랜지스터는:
    제1 길이를 갖는 제1 채널 영역; 및
    상기 제1 채널 영역 위의 제1 게이트 구조물 ― 상기 제1 게이트 구조물은 내부에 보이드를 가진 제1 게이트 전극을 포함함 ―
    을 포함하고,
    상기 제2 트랜지스터는:
    상기 제1 길이보다 큰 제2 길이를 갖는 제2 채널 영역; 및
    상기 제2 채널 영역 위의 제2 게이트 구조물 ― 상기 제2 게이트 구조물은 제2 게이트 전극을 포함하고, 상기 제2 게이트 전극에는 보이드들이 없으며, 상기 제2 게이트 전극은 상기 제1 게이트 전극과 상이한 일함수를 가짐 ―
    을 포함하는, 디바이스.
  10. 방법에 있어서,
    게이트 스페이서들 사이에 리세스를 형성하기 위해 더미 게이트를 제거하는 단계;
    상기 리세스에 게이트 유전체 층을 성막하는 단계;
    상기 게이트 유전체 층 상에 게이트 전극 층들을 성막하는 단계 ― 상기 게이트 전극 층들의 내부 표면들은 보이드를 규정함 ― ;
    상기 보이드가 상기 게이트 전극 층들의 상부면들에서 노출될 때까지, 상기 게이트 전극 층들의 상부면들을 평탄화하는 단계; 및
    상기 보이드에 제1 게이트 처리 프로세스를 수행하는 단계 ― 상기 제1 게이트 처리 프로세스는 상기 보이드를 규정하는 상기 게이트 전극 층들의 내부 표면들에서 일함수 튜닝 엘리먼트의 농도를 증가시킴 ―
    를 포함하는, 방법.
KR1020210066393A 2020-08-14 2021-05-24 반도체 디바이스 및 방법 KR102582485B1 (ko)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
US202063065563P 2020-08-14 2020-08-14
US63/065,563 2020-08-14
US202063082534P 2020-09-24 2020-09-24
US63/082,534 2020-09-24
US17/212,367 US11640983B2 (en) 2020-08-14 2021-03-25 Semiconductor device and method
US17/212,367 2021-03-25

Publications (2)

Publication Number Publication Date
KR20220022042A true KR20220022042A (ko) 2022-02-23
KR102582485B1 KR102582485B1 (ko) 2023-09-25

Family

ID=78731060

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210066393A KR102582485B1 (ko) 2020-08-14 2021-05-24 반도체 디바이스 및 방법

Country Status (5)

Country Link
US (2) US11640983B2 (ko)
KR (1) KR102582485B1 (ko)
CN (1) CN113745221A (ko)
DE (1) DE102021107846A1 (ko)
TW (1) TWI776514B (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11640983B2 (en) * 2020-08-14 2023-05-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US20220384469A1 (en) * 2021-05-25 2022-12-01 Applied Materials, Inc. V-nand stacks with dipole regions

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060030018A (ko) * 2003-04-23 2006-04-07 어드밴스드 마이크로 디바이시즈, 인코포레이티드 실리콘 혼입에 의해 일 함수를 조정하여 금속 게이트구조를 형성하는 방법
KR20090028516A (ko) * 2006-06-08 2009-03-18 텔레호낙티에볼라게트 엘엠 에릭슨(피유비엘) 트랜지스터 회로 및 그 구현 방법
KR101652879B1 (ko) * 2010-05-25 2016-09-02 삼성전자주식회사 비휘발성 메모리 소자 및 이의 제조방법
KR20160129664A (ko) * 2015-04-30 2016-11-09 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 디바이스에 대한 금속 게이트 방식 및 형성 방법
KR20170042562A (ko) * 2014-08-19 2017-04-19 인텔 코포레이션 보이드-가속화된 파괴를 갖는 ｍｏｓ 안티퓨즈
KR20200051089A (ko) * 2018-11-02 2020-05-13 삼성전자주식회사 반도체 장치

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101049875B1 (ko) 2008-11-18 2011-07-19 주식회사 동부하이텍 반도체 소자 및 그의 제조 방법
US8525270B2 (en) 2010-02-26 2013-09-03 Taiwan Semiconductor Manufacturing Company, Ltd. Structures and methods to stop contact metal from extruding into replacement gates
US9396953B2 (en) 2014-03-14 2016-07-19 Taiwan Semiconductor Manufacturing Company, Ltd. Conformity control for metal gate stack
US9425103B2 (en) * 2014-12-04 2016-08-23 Globalfoundries Inc. Methods of using a metal protection layer to form replacement gate structures for semiconductor devices
US9559184B2 (en) 2015-06-15 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Devices including gate spacer with gap or void and methods of forming the same
US9647071B2 (en) 2015-06-15 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. FINFET structures and methods of forming the same
US9640633B1 (en) 2015-12-18 2017-05-02 International Business Machines Corporation Self aligned gate shape preventing void formation
US10128237B2 (en) 2016-06-24 2018-11-13 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of gate replacement in semiconductor devices
US10269917B2 (en) * 2016-10-19 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a FinFET with work function tuning layers having stair-step increment sidewalls
US10115639B2 (en) 2016-11-29 2018-10-30 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming the same
US10043910B1 (en) * 2017-04-26 2018-08-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of forming the same
US10153353B1 (en) * 2017-06-05 2018-12-11 United Microelectronics Corp. Semiconductor structure
US11404413B2 (en) * 2017-11-08 2022-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
DE102018104004B4 (de) * 2017-11-29 2021-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-Struktur und Verfahren mit verbessertem Gate-Kontakt und verbesserter Schwellenspannung
US11075275B2 (en) 2018-03-01 2021-07-27 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate fill for short-channel and long-channel semiconductor devices
US20200043919A1 (en) 2018-07-31 2020-02-06 Taiwan Semiconductor Manufacturing Co., Ltd. Finfet devices and methods of forming the same
US10872826B2 (en) * 2018-10-31 2020-12-22 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistor device and method
US11152262B2 (en) * 2018-11-30 2021-10-19 Taiwan Semiconductor Manufacturing Co., Ltd. Cut metal gate devices and processes
US11640983B2 (en) * 2020-08-14 2023-05-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060030018A (ko) * 2003-04-23 2006-04-07 어드밴스드 마이크로 디바이시즈, 인코포레이티드 실리콘 혼입에 의해 일 함수를 조정하여 금속 게이트구조를 형성하는 방법
KR20090028516A (ko) * 2006-06-08 2009-03-18 텔레호낙티에볼라게트 엘엠 에릭슨(피유비엘) 트랜지스터 회로 및 그 구현 방법
KR101652879B1 (ko) * 2010-05-25 2016-09-02 삼성전자주식회사 비휘발성 메모리 소자 및 이의 제조방법
KR20170042562A (ko) * 2014-08-19 2017-04-19 인텔 코포레이션 보이드-가속화된 파괴를 갖는 ｍｏｓ 안티퓨즈
KR20160129664A (ko) * 2015-04-30 2016-11-09 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 디바이스에 대한 금속 게이트 방식 및 형성 방법
KR20200051089A (ko) * 2018-11-02 2020-05-13 삼성전자주식회사 반도체 장치

Also Published As

Publication number Publication date
US20220052173A1 (en) 2022-02-17
US20230253472A1 (en) 2023-08-10
US11640983B2 (en) 2023-05-02
KR102582485B1 (ko) 2023-09-25
TWI776514B (zh) 2022-09-01
CN113745221A (zh) 2021-12-03
TW202207467A (zh) 2022-02-16
DE102021107846A1 (de) 2022-02-17

Similar Documents

Publication Publication Date Title
US20230253472A1 (en) Semiconductor Device and Method
KR20210106317A (ko) 반도체 디바이스 및 방법
US11502081B2 (en) Semiconductor device and method
US20210376105A1 (en) Semiconductor Devices and Methods of Manufacture
US20220231022A1 (en) Semiconductor Device and Method
US20240021617A1 (en) Semiconductor device and method
US11923414B2 (en) Semiconductor device and method
US20230042726A1 (en) Flowable Chemical Vapor Deposition (FcvD) Using Multi-Step Anneal Treatment and Devices Thereof
US11842933B2 (en) Semiconductor device and method
US11652155B2 (en) Air spacer and method of forming same
US11688807B2 (en) Semiconductor device and methods of forming
US20220367187A1 (en) Semiconductor Device and Method of Manufacture
US20230282750A1 (en) Dielectric Layers for Semiconductor Devices and Methods of Forming the Same
US20230115763A1 (en) Gate Electrode Deposition and Structure Formed Thereby
US20230008994A1 (en) Semiconductor device with dielectric layer and method of forming the same
US20230008494A1 (en) Gate structures in transistor devices and methods of forming same
US20220392998A1 (en) Semiconductor gates and methods of forming the same
US20230163075A1 (en) Semiconductor Device and Method
US20220344508A1 (en) Semiconductor device and method
KR20230069803A (ko) 트랜지스터 아이솔레이션 영역 및 이의 형성 방법
KR20220109268A (ko) 트랜지스터 게이트 구조체들 및 그것들을 형성하는 방법들

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant