KR20220109268A - 트랜지스터 게이트 구조체들 및 그것들을 형성하는 방법들 - Google Patents

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Abstract

일 실시예에서, 디바이스가, 제1 채널 영역; 제1 채널 영역 상의 제1 게이트 유전체 층; 제1 게이트 유전체 층 상의 텅스텐 함유 일함수 튜닝 층; 및 텅스텐 함유 일함수 튜닝 층 상의 제1 충전 층을 포함하는 p형 트랜지스터와, 제2 채널 영역; 제2 채널 영역 상의 제2 게이트 유전체 층; 제2 게이트 유전체 층 상의 무텅스텐 일함수 튜닝 층; 및 무텅스텐 일함수 튜닝 층 상의 제2 충전 층을 포함하는 n형 트랜지스터를 포함한다.

Description

트랜지스터 게이트 구조체들 및 그것들을 형성하는 방법들{Transistor Gate Structures and Methods of Forming the Same}
우선권 주장 및 교차 참조
본 출원은 2021년 1월 28일자로 출원된 미국 가출원 제63/142,549호를 우선권 주장하며, 그 출원은 참조로 본 명세서에 포함된다.
반도체 디바이스들은, 예를 들어, 개인용 컴퓨터들, 셀 전화기들, 디지털 카메라들, 및 다른 전자 장비와 같은 다양한 전자 애플리케이션들에서 사용된다. 반도체 디바이스들은 통상적으로 반도체 기판 위에 절연 또는 유전체 층들, 도전 층들, 및 반도체 재료 층들을 순차적으로 퇴적하고, 리소그래피를 사용하여 다양한 재료 층들을 패터닝하여 반도체 기판 상에 회로 컴포넌트들 및 엘리먼트들을 형성함으로써 제작된다.
반도체 산업은 최소 배선폭(minimum feature size)의 지속적인 감소에 의해 다양한 전자 컴포넌트들(예컨대, 트랜지스터들, 다이오드들, 저항기들, 커패시터들, 등)의 집적 밀도를 계속 향상시키고 있으며, 이는 더 많은 컴포넌트들이 주어진 영역 안에 집적되는 것을 허용한다. 그러나, 최소 배선폭들이 감소됨에 따라, 해결해야 할 추가적인 문제들이 발생한다.
본 개시의 양태들은 다음의 상세한 설명으로부터 첨부 도면들과 함께 읽을 때 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 다양한 특징부들이 축척대로 그려지지 않았음에 주의한다. 사실, 다양한 특징부들의 치수들은 논의의 명료화를 위해 자의적으로 확대되거나 또는 축소될 수도 있다.
도 1은 일부 실시예들에 따른, 나노구조 전계효과 트랜지스터(나노 FET)의 일 예를 3차원 도면으로 도시한다.
도 2 내지 도 20b는 일부 실시예들에 따른, 나노 FET들의 제조에서의 중간 스테이지들의 도면들이다.
도 21a 내지 도 21b는 일부 실시예들에 따른, 나노 FET들의 도면들이다.
도 22a 내지 22b는 일부 실시예들에 따른, 나노 FET들의 도면들이다.
도 23a 내지 23b는 일부 실시예들에 따른, 나노 FET들의 도면들이다.
다음의 개시내용은 본 발명의 상이한 특징들을 구현하기 위한 상이한 많은 실시예들, 또는 예들을 제공한다. 본 개시를 단순화하는 컴포넌트들 및 배열체들의 특정 예들이 아래에서 설명된다. 이것들은, 물론, 단지 예들일 뿐이고 제한하는 것으로 의도되지 않는다. 예를 들어, 뒤따르는 설명에서 제2 특징부(feature) 위의 또는 제2 특징부 상의 제1 특징부의 형성은 제1 및 제2 특징부들이 직접 접촉으로 형성되는 실시예들을 포함할 수도 있고 추가적인 특징부들이 제1 및 제2 특징부들 사이에 형성될 수도 있는 실시예들을 또한 포함할 수도 있어서, 제1 및 제2 특징부들은 직접 접촉되지 않을 수도 있다. 덧붙여서, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수도 있다. 이 반복은 단순화 및 명료화 목적을 위한 것이고 그것 자체가 논의되는 다양한 실시예들 및/또는 구성들 사이의 관계에 영향을 주지 않는다.
게다가, "밑(beneath)", "아래(below)", "하부(lower)", "위(above)", "상부(upper)" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 예시된 바와 같은 하나의 엘리먼트 또는 특징부의 다른 엘리먼트(들) 또는 특징부(들)에 대한 관계를 설명하기 위한 설명 편의를 위해 본 명세서에서 사용될 수도 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 배향 외에도 사용 또는 작업 시의 디바이스의 상이한 배향들을 포함하도록 의도된다. 장치는 달리 배향될 (90 도 회전될 또는 다른 배향들에 있을) 수도 있고 본 개시에서 사용되는 공간적으로 상대적인 디스크립터들이 그에 따라 해석될 수도 있다.
다양한 실시예들에 따르면, p형 디바이스들을 위한 게이트 구조체들은 텅스텐 함유 일함수 재료(tungsten-containing work function material)(WFM)로 형성되는 일함수 튜닝 층들을 포함한다. 예를 들어, 텅스텐 함유 WFM은 여러 퇴적 공정들 중 하나에 의해 퇴적될 수도 있는 순수한 텅스텐(예컨대, 무불소 텅스텐), 텅스텐 질화물, 텅스텐 탄화물, 텅스텐 탄질화물 등일 수도 있다. 텅스텐은 p형 디바이스들의 일함수를 튜닝하기에 적합한다. 유리하게는, 텅스텐 함유 WFM으로 형성되는 일함수 튜닝 층들을 갖는 p형 디바이스들은 다른 금속들(이를테면 탄탈룸)을 포함하는 WFM으로 형성되는 일함수 튜닝 층들을 갖는 p형 디바이스들보다 낮은 저항을 가질 수도 있다. 디바이스 성능은 따라서 개선될 수도 있다.
실시예들은 다이가 나노 FET들을 포함한다는 특정 맥락에서 설명된다. 그러나, 다양한 실시예들은, 다른 유형들의 트랜지스터들(예컨대, 핀(fin) 전계 효과 트랜지스터들 (FinFET들), 평면 트랜지스터들 등)을 나노 FET들 대신 또는 그것들과 조합하여 포함하는 다이들에 적용될 수도 있다.
도 1은 일부 실시예들에 따른, 나노 FET들(예컨대, 나노와이어 FET들, 나노시트 FET들 등)의 일 예를 도시한다. 도 1은 나노 FET들의 일부 특징부들이 예시의 명료함을 위해 생략되는 3차원 도면이다. 나노 FET들은 나노시트 전계효과 트랜지스터들 (NSFET들), 나노와이어 전계효과 트랜지스터들(NWFET들), GAA(gate-all-around) 전계효과 트랜지스터들(GAAFET들) 등일 수도 있다.
나노 FET들은 기판(50)(예컨대, 반도체 기판) 상의 핀들(62) 위에 나노구조체들(66)(예컨대, 나노시트들, 나노와이어들 등)을 포함하며, 나노구조체체들(66)은 나노 FET들에 대한 채널 영역들로서 역할을 한다. 나노구조체체들(66)은 p형 나노구조체체들, n형 나노구조체체들, 또는 그것들의 조합을 포함할 수도 있다. 분리 영역들(70), 이를테면 얕은 트렌치 분리 (STI) 영역들이, 인접한 핀들(62) 사이에 배치되며, 핀들은 인접한 분리 영역들(70) 사이에서부터 그리고 위로 돌출할 수도 있다. 분리 영역들(70)이 기판(50)과는 별개인 것으로 설명/예시되지만, 본 개시에서 사용되는 바와 같이, "기판"이란 용어는 반도체 기판 단독 또는 반도체 기판 및 분리 영역들의 조합을 지칭할 수도 있다. 덧붙여서, 핀들(62)의 하단 부분이 기판(50)과는 단일, 연속 재료들인 것으로서 예시되지만, 핀들(62) 및/또는 기판(50)의 하단 부분은 단일 재료 또는 복수의 재료들을 포함할 수도 있다. 이 맥락에서, 핀들(62)은 인접한 분리 영역들(70) 사이에서부터 그리고 위로 연장하는 부분을 지칭한다.
게이트 유전체들(122)은 핀들(62)의 상단 표면들 위에서 그리고 나노구조체체들(66)의 상단 표면들, 측벽들, 및 하단 표면들을 따라서 있다. 게이트 전극들(124)은 게이트 유전체들(122) 위에 있다. 에피택셜 소스/드레인 영역들(98)이 게이트 유전체들(122) 및 게이트 전극들(124)의 대향 측면들에서 핀들(62) 상에 배치된다. 에피택셜 소스/드레인 영역들(98)은 다양한 핀들(62) 사이에서 공유될 수도 있다. 예를 들어, 인접한 에피택셜 소스/드레인 영역들(98)은, 이를테면 에피택셜 성장에 의해 에피택셜 소스/드레인 영역들(98)을 합병하는 것을 통해, 또는 에피택셜 소스/드레인 영역들(98)을 동일한 소스/드레인 접촉과 커플링하는 것을 통해 전기적으로 연결될 수도 있다.
도 1은 나중의 도면들에서 사용되는 기준 단면들을 추가로 예시한다. A-A' 단면은 게이트 전극(124)의 길이방향 축을 따르고 한 방향, 예를 들어, 나노 FET의 에피택셜 소스/드레인 영역들(98) 사이의 전류 흐름의 방향에 수직인 방향에 있다. B-B' 단면은 핀(62)의 길이방향 축을 따르고, 예를 들어, 나노 FET의 에피택셜 소스/드레인 영역들(98) 사이의 전류 흐름의 방향에 있다. C-C' 단면은 A-A' 단면에 평행하고 나노 FET들의 에피택셜 소스/드레인 영역들(98)을 통해 연장된다. 후속 도면들은 명료함을 위해 이들 기준 단면들을 참조한다.
본 개시에서 논의되는 일부 실시예들은 게이트 라스트 공정을 사용하여 형성되는 나노 FET들의 맥락에서 논의된다. 다른 실시예들에서, 게이트 우선 공정이 사용될 수도 있다. 또한, 일부 실시예들은 평면 디바이스들, 이를테면 평면 FET들에서, 또는 핀 전계효과 트랜지스터들(FinFET들)에서 사용되는 양태들을 고려한다. 예를 들어, FinFET들은 기판 상에 핀들을 포함할 수도 있으며, 핀들은 FinFET들에 대한 채널 영역들로서 역할을 한다. 마찬가지로, 평면 FET들은 기판을 포함할 수도 있으며, 기판의 부분들은 평면 FET들에 대한 채널 영역들로서 역할을 한다.
도 2 내지 도 20b는 일부 실시예들에 따른, 나노 FET들의 제조에서의 중간 스테이지들의 도면들이다. 도 2, 도 3, 도 4, 도 5, 및 도 6은 도 1과 유사한 3차원 도면을 보여주는 3차원 도면들이다. 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 도 14a, 도 15a, 도 16a, 도 17a, 도 18a, 도 19a, 및 도 20a은 도 1에 도시된 A-A' 기준 단면을 예시한다. 도 7b, 도 8b, 도 9b, 도 10b, 도 11b, 도 12b, 도 13b, 도 14b, 도 15b, 도 16b, 도 17b, 도 18b, 도 19b, 및 도 20b는 도 1에 도시된 B-B' 기준 단면을 예시한다. 도 9c 및 도 9d는 도 1에 도시된 C-C' 기준 단면을 예시한다.
도 2에서, 기판(50)이 나노 FET들을 형성하기 위해 제공된다. 기판(50)은 반도체 기판, 이를테면 벌크 반도체, SOI(semiconductor-on-insulator) 기판 등일 수도 있으며, 이는 (예컨대, p형 또는 n형 불순물로) 도핑될 수도 있거나 또는 비도핑될 수도 있다. 기판(50)은 웨이퍼, 이를테면 실리콘 웨이퍼일 수도 있다. 일반적으로, SOI 기판이 절연체 층 상에 형성된 반도체 재료의 층이다. 절연체 층은, 예를 들어, 매립된 산화물(buried oxide)(BOX) 층, 실리콘 산화물 층 등일 수도 있다. 절연체 층은 기판, 통상적으로 실리콘 또는 글라스 기판 상에 제공된다. 멀티 층형 또는 경사 기판과 같은 다른 기판들이 또한 사용될 수도 있다. 일부 실시예들에서, 기판(50)의 반도체 재료는 실리콘; 게르마늄; 탄화 실리콘, 비소화갈륨, 갈륨 인화물, 인화인듐, 인듐 비소화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; 실리콘 게르마늄, 비소화갈륨 인화물, 알루미늄 인듐 비소화물, 알루미늄 비소화갈륨, 갈륨 인듐 비소화물, 갈륨 인화인듐, 및/또는 갈륨 인듐 비소 인화물을 포함하는 합금 반도체; 또는 그 조합들 등을 포함할 수도 있다.
기판(50)은 n형 영역(50N)과 p형 영역(50P)을 갖는다. n형 영역(50N)은 NMOS 트랜지스터들, 예컨대, n형 나노 FET들과 같은 n형 디바이스들을 형성하기 위한 것일 수 있고, p형 영역(50P)은 PMOS 트랜지스터들, 예컨대, p형 나노 FET들과 같은 p형 디바이스들을 형성하기 위한 것일 수 있다. n형 영역(50N)은 p형 영역(50P)(별도로 예시되지 않음)과는 물리적으로 분리될 수도 있고, 임의의 수의 디바이스 특징부들(예컨대, 다른 액티브 디바이스들, 도핑된 영역들, 분리 구조체체들 등)이 n형 영역(50N)과 p형 영역(50P) 사이에 배치될 수도 있다. 하나의 n형 영역(50N)과 하나의 p형 영역(50P)이 예시되지만, 임의의 수의 n형 영역들(50N)과 p형 영역들(50P)이 제공될 수도 있다.
기판(50)은 p형 또는 n형 불순물로 저농도 도핑될 수도 있다. APT(anti-punch-through) 주입이 APT 영역을 형성하기 위해 기판(50)의 상부에 수행될 수도 있다. APT 주입 동안, 불순물들은 기판(50)에 주입될 수도 있다. 불순물들은 나중에 n형 영역(50N) 및 p형 영역(50P)의 각각에서 형성될 소스/드레인 영역들의 도전형과는 반대인 도전형을 가질 수도 있다. APT 영역은 나노 FET들에서 소스/드레인 영역들 아래로 연장될 수도 있다. APT 영역은 소스/드레인 영역들부터 기판(50)으로의 누설을 줄이는데 사용될 수도 있다. 일부 실시예들에서, APT 영역의 도핑 농도는 약 1018 cm-3 내지 약 1019 cm-3의 범위에 있다.
다층 스택(52)이 기판(50) 위에 형성된다. 다층 스택(52)은 교번하는 제1 반도체 층들(54) 및 제2 반도체 층들(56)을 포함한다. 제1 반도체 층들(54)은 제1 반도체 재료로 형성되고, 제2 반도체 층들(56)은 제2 반도체 재료로 형성된다. 반도체 재료들은 각각 기판(50)의 후보 반도체 재료들로부터 각각 선택될 수도 있다. 예시된 실시예에서, 다층 스택(52)은 제1 반도체 층들(54) 및 제2 반도체 층들(56) 중 각각의 것의 세 개의 층들을 포함한다. 다층 스택(52)은 임의의 수의 제1 반도체 층들(54) 및 제2 반도체 층들(56)을 포함할 수도 있다는 것이 이해되어야 한다.
예시된 실시예에서, 그리고 뒤에서 더 상세히 설명될 바와 같이, 제1 반도체 층들(54)은 제거될 것이고 제2 반도체 층들(56)은 n형 영역(50N) 및 p형 영역(50P) 둘 다에 나노 FET들을 위한 채널 영역들을 형성하기 위해 패터닝될 것이다. 제1 반도체 층들(54)은 희생 층들(또는 더미 층들)이며, 이는 제2 반도체 층들(56)의 상단 표면들 및 하단 표면들을 노출시키는 후속 가공으로 제거될 것이다. 제1 반도체 층들(54)의 제1 반도체 재료는 실리콘 게르마늄과 같이, 제2 반도체 층들(56)의 에칭보다 높은 에칭 선택도를 갖는 재료이다. 제2 반도체 층들(56)의 제2 반도체 재료는 실리콘과 같이, n형 및 p형 둘 다의 디바이스들에 적합한 재료이다.
다른 실시예(별도로 예시되지 않음)에서, 제1 반도체 층들(54)은 하나의 영역(예컨대, p형 영역(50P))에 나노 FET들을 위한 채널 영역들을 형성하도록 패터닝될 것이고, 제2 반도체 층들(56)은 다른 영역(예컨대, n형 영역(50N))에 나노 FET들을 위한 채널 영역들을 형성하도록 패터닝될 것이다. 제1 반도체 층들(54)의 제1 반도체 재료는 실리콘 게르마늄(예컨대, SixGe1 -x, 여기서 x는 0 내지 1의 범위에 있을 수 있음), 순수 게르마늄, III-V 화합물 반도체, II-VI 화합물 반도체 등과 같이 p형 디바이스들에 적합한 재료일 수도 있다. 제2 반도체 층들(56)의 제2 반도체 재료는 실리콘, 탄화 실리콘, III-V 화합물 반도체, II-VI 화합물 반도체 등과 같이, n형 디바이스들에 적합한 재료일 수도 있다. 제1 반도체 재료와 제2 반도체 재료는 서로의 에칭으로부터 높은 에칭 선택도를 가질 수도 있어서, 제1 반도체 층들(54)은 n형 영역(50N)에서 제2 반도체 층들(56)을 제거하지 않고서도 제거될 수도 있고, 제2 반도체 층들(56)은 p형 영역(50P)에서 제1 반도체 층들(54)을 제거하지 않고서도 제거될 수도 있다.
다층 스택(52)의 층들의 각각은 증기상 에피택시(vapor phase epitaxy)(VPE) 또는 분자 빔 에피택시(molecular beam epitaxy)(MBE)와 같은 공정에 의해 성장될 수도 있거나, 화학 증착(chemical vapor deposition)(CVD) 또는 원자 층 퇴적(atomic layer deposition)(ALD)과 같은 공정에 의해 퇴적될 수도 있다는 등이다. 층들의 각각은 작은 두께, 이를테면 약 5 nm 내지 약 30 nm의 범위의 두께를 가질 수도 있다. 일부 실시예들에서, 일부 층들(예컨대, 제2 반도체 층들(56))은 다른 층들(예컨대, 제1 반도체 층들(54))보다 얇게 형성된다. 예를 들어, 제1 반도체 층들(54)이 희생 층들(또는 더미 층들)이고 제2 반도체 층들(56)이 n형 영역(50N) 및 p형 영역(50P) 둘 다에서 나노 FET들에 대한 채널 영역들을 형성하도록 패터닝되는 실시예들에서, 제1 반도체 층들(54)은 제1 두께를 가질 수 있고 제2 반도체 층들(56)은 제2 두께를 가질 수 있으며, 제2 두께는 제1 두께보다 약 30% 내지 약 60% 작다. 제2 반도체 층들(56)을 더 작은 두께로 형성하는 것은 채널 영역들이 더 큰 밀도로 형성되는 것을 허용한다.
도 3에서, 트렌치들이 기판(50) 및 다층 스택(52)에 패터닝되어 핀들(62), 제1 나노구조체체들(64), 및 제2 나노구조체체들(66)을 형성한다. 핀들(62)은 기판(50)에 패터닝된 반도체 스트립들이다. 제1 나노구조체체들(64) 및 제2 나노구조체들(66)은 각각 제1 반도체 층들(54) 및 제2 반도체 층들(56)의 나머지 부분들을 포함한다. 트렌치들은 반응성 이온 에치(reactive ion etch)(RIE), 중성 빔 에치(neutral beam etch)(NBE) 등, 또는 그것들의 조합과 같은 임의의 허용가능 에치 공정에 의해 패터닝될 수도 있다. 에칭은 비등방성일 수도 있다.
핀들(62) 및 나노구조체들(64, 66)은 임의의 적합한 방법에 의해 패터닝될 수도 있다. 예를 들어, 핀들(62)과 나노구조체들(64, 66)은 이중 패터닝 또는 멀티 패터닝 공정들을 포함하는 하나 이상의 포토리소그래피 공정들을 사용하여 패터닝될 수도 있다. 일반적으로, 이중 패터닝 또는 멀티 패터닝 공정들은 포토리소그래피 및 자체 정렬 공정들을 결합하여, 예를 들어, 단일의 직접 포토리소그래피 공정을 사용하여 달리 획득 가능한 것보다 더 작은 피치들을 갖는 패턴들이 생성되는 것을 허용한다. 예를 들어, 하나의 실시예에서, 희생 층이 기판 위에 형성되고 포토리소그래피 공정을 사용하여 패터닝된다. 스페이서들이 자체 정렬 공정을 사용하여 패터닝된 희생 층과 함께 형성된다. 희생 층은 그 다음에 제거되고, 남아있는 스페이서들은 그러면 핀들(62) 및 나노구조체들(64, 66)을 패터닝하기 위한 마스크들로서 사용될 수도 있다. 일부 실시예들에서, 마스크(또는 다른 층)는 나노구조체들(64, 66) 상에 남아 있을 수도 있다.
핀들(62)과 나노구조체들(64, 66)은 약 8 nm 내지 약 40 nm의 범위의 폭들을 각각 가질 수도 있다. 예시된 실시예에서, 핀들(62) 및 나노구조체들(64, 66)은 n형 영역(50N) 및 p형 영역(50P)에서의 폭들과 실질적으로 동일한 폭들을 갖는다. 다른 실시예에서, 하나의 영역(예컨대, n형 영역(50N))에서의 핀들(62) 및 나노구조체들(64, 66)은 다른 영역(예컨대, p형 영역(50P))에서의 핀들(62) 및 나노구조체들(64, 66)보다 넓거나 또는 좁다.
도 4에서, STI 영역들(70)은 기판(50) 위에 그리고 인접한 핀들(62) 사이에 형성된다. STI 영역들(70)은 나노구조체들(64, 66)의 적어도 부분이 인접한 STI 영역들(70) 사이로부터 돌출하도록 핀들(62)의 적어도 부분 주위에 배치된다. 예시된 실시예에서, STI 영역들(70)의 상단 표면들은 핀들(62)의 상단 표면들과 (공정 편차들(process variations) 내에서) 동일 평면이다. 일부 실시예들에서, STI 영역들(70)의 상단 표면들은 핀들(62)의 상단 표면들보다 위 또는 아래에 있다. STI 영역들(70)은 인접한 디바이스들의 특징부들을 분리시킨다.
STI 영역들(70)은 임의의 적합한 방법에 의해 형성될 수도 있다. 예를 들어, 절연 재료가 기판(50) 및 나노구조체들(64, 66) 위에, 그리고 인접한 핀들(62) 사이에 형성될 수 있다. 절연 재료는 산화물, 이를테면 실리콘 산화물, 질화물, 이를테면 실리콘 질화물 등, 또는 그것들의 조합일 수도 있으며, 이는 고밀도 플라즈마(high density plasma) CVD(HDP-CVD), 유동성 화학 증착(flowable chemical vapor deposition)(FCVD) 등, 또는 그것들의 조합과 같은 화학 증착(CVD) 공정에 의해 형성될 수도 있다. 임의의 허용가능 공정에 의해 형성되는 다른 절연 재료들이 사용될 수도 있다. 일부 실시예들에서, 절연 재료는 FCVD에 의해 형성되는 실리콘 산화물이다. 일단 절연 재료가 형성되면 어닐 공정이 수행될 수도 있다. 일 실시예에서, 절연 재료는 과잉 절연 재료가 나노구조체들(64, 66)을 덮도록 형성된다. STI 영역들(70)이 단일 층으로서 각각 예시되지만, 일부 실시예들은 다수의 층들을 이용할 수도 있다. 예를 들어, 일부 실시예들에서 라이너(별도로 예시되지 않음)가 기판(50), 핀들(62), 및 나노구조체들(64, 66)의 표면들을 따라 먼저 형성될 수도 있다. 그 후, 이전에 설명된 바와 같은 충전 재료가 라이너 위에 형성될 수도 있다.
제거 공정이 그 다음에 나노구조체들(64, 66) 위의 과잉 절연 재료를 제거하기 위해 절연 재료에 적용된다. 일부 실시예들에서, 화학 기계적 연마(chemical mechanical polish)(CMP), 에치백 공정, 그 조합들 등과 같은 평탄화 공정이 이용될 수도 있다. 마스크가 나노구조체들(64, 66) 상에 남아 있는 실시예들에서, 평탄화 공정은 마스크를 노출시키거나 또는 마스크를 제거할 수도 있다. 평탄화 공정 후, 절연 재료와 마스크(존재한다면) 또는 나노구조체들(64, 66)의 상단 표면들은 (공정 편차들 내에서) 동일 평면이다. 따라서, 마스크(존재한다면) 또는 나노구조체들(64, 66)의 상단 표면들은 절연 재료를 통해 노출된다. 예시된 실시예에서, 마스크는 나노구조체들(64, 66) 상에 남아 있지 않다. 그 다음에 절연 재료는 STI 영역들(70)을 형성하도록 리세스(recess)된다. 절연 재료는 나노구조체들(64, 66)의 적어도 부분이 절연 재료의 인접한 부분들 사이에서부터 돌출하도록 리세스된다. 게다가, STI 영역들(70)의 상단 표면들은 예시된 바와 같은 평평한 표면, 볼록 표면, 오목 표면(이를테면 디싱), 또는 그것들의 조합을 가질 수도 있다. STI 영역들(70)의 상단 표면들은 적절한 에치에 의해 평평, 볼록, 및/또는 오목하게 형성될 수도 있다. 절연 재료는 임의의 허용가능 에칭 공정, 이를테면 절연 재료의 재료에 대해 선택적인 것(예컨대, 핀들(62) 및 나노구조체들(64, 66)의 재료들보다 더 빠른 속도로 STI 영역들(70)의 절연 재료를 선택적으로 에칭하는 것)을 사용하여 리세스될 수도 있다. 예를 들어, 산화물 제거가 희석 불화수소(dHF) 산을 사용하여 수행될 수도 있다.
이전에 설명된 공정은 핀들(62) 및 나노구조체들(64, 66)이 형성될 수도 있는 단지 하나의 예이다. 일부 실시예들에서, 핀들(62) 및/또는 나노구조체들(64, 66)은 마스크 및 에피택셜 성장 공정을 사용하여 형성될 수도 있다. 예를 들어, 유전체 층은 기판(50)의 상단 표면 위에 형성될 수 있고, 트렌치들은 하부의 기판(50)을 노출시키도록 유전체 층을 통해 에칭될 수 있다. 에피택셜 구조체들은 트렌치들에서 에피택셜적으로 성장될 수 있고, 유전체 층은 에피택셜 구조체들이 유전체 층에서부터 돌출하여 핀들(62) 및/또는 나노구조체들(64, 66)을 형성하도록 리세스될 수 있다. 에피택셜 구조체들은 제1 반도체 재료와 제2 반도체 재료와 같이 이전에 설명된 교번하는 반도체 재료들을 포함할 수도 있다. 에피택셜 구조체들이 에피택셜적으로 성장되는 일부 실시예들에서, 에피택셜적으로 성장된 재료들은 성장 동안 제자리(in situ) 도핑될 수도 있으며, 이는 이전 및/또는 후속 주입들을 배제할 수도 있지만, 제자리 및 주입 도핑은 함께 사용될 수도 있다.
게다가, 적절한 웰들(별도로 예시되지 않음)이 나노구조체들(64, 66), 핀들(62), 및/또는 기판(50)에 형성될 수도 있다. 웰들은 나중에 n형 영역(50N) 및 p형 영역(50P)의 각각에 형성될 소스/드레인 영역들의 도전형과는 반대인 도전형을 가질 수도 있다. 일부 실시예들에서, p형 웰이 n형 영역(50N)에 형성되고, n형 웰이 p형 영역(50P)에 형성된다. 일부 실시예들에서, p형 웰 또는 n형 웰은 n형 영역(50N) 및 p형 영역(50P) 둘 다에 형성된다.
상이한 웰 유형들을 갖는 실시예들에서, n형 영역(50N) 및 p형 영역(50P)에 대한 상이한 주입 단계들이 포토레지스트와 같은 마스크(별도로 예시되지 않음)를 사용하여 성취될 수도 있다. 예를 들어, 포토레지스트가 n형 영역(50N)에서 핀들(62), 나노구조체들(64, 66), 및 STI 영역들(70) 위에 형성될 수도 있다. 포토레지스트는 p형 영역(50P)을 노출시키도록 패터닝된다. 포토레지스트는 스핀 온 기법을 사용하여 형성될 수 있고 허용가능 포토리소그래피 기법들을 사용하여 패터닝될 수 있다. 일단 포토레지스트가 패터닝되면, n형 불순물 주입이 p형 영역(50P)에서 수행되고, 포토레지스트는 n형 불순물들이 n형 영역(50N) 안으로 주입되는 것을 실질적으로 방지하는 마스크로서 역할을 할 수도 있다. n형 불순물들은 약 1013 cm-3 내지 약 1014 cm-3의 범위의 농도로 영역 안으로 주입되는 인, 비소, 안티몬 등일 수도 있다. 주입 후, 포토레지스트는, 이를테면 임의의 허용가능 애싱 공정에 의해 제거될 수도 있다.
p형 영역(50P)의 주입 후 또는 전에, 포토레지스트와 같은 마스크(별도로 예시되지 않음)가 p형 영역(50P)에서 핀들(62), 나노구조체들(64, 66), 및 STI 영역들(70) 위에 형성된다. 포토레지스트는 n형 영역(50N)을 노출시키도록 패터닝된다. 포토레지스트는 스핀 온 기법을 사용하여 형성될 수 있고 허용가능 포토리소그래피 기법들을 사용하여 패터닝될 수 있다. 일단 포토레지스트가 패터닝되면, p형 불순물 주입이 n형 영역(50N)에서 수행될 수도 있고, 포토레지스트는 p형 불순물들이 p형 영역(50P) 안으로 주입되는 것을 실질적으로 방지하는 마스크로서 역할을 할 수도 있다. p형 불순물들은 약 1013 cm-3 내지 약 1014 cm-3의 범위의 농도로 영역 안으로 주입되는 붕소, 불화 붕소, 인듐 등일 수도 있다. 주입 후, 포토레지스트는, 이를테면 임의의 허용가능 애싱 공정에 의해 제거될 수도 있다.
n형 영역(50N) 및 p형 영역(50P)의 주입들 후, 주입 손상을 복구하기 위해 그리고 주입되었던 p형 및/또는 n형 불순물들을 활성화하기 위해 어닐이 수행될 수도 있다. 에피택셜 구조체들이 핀들(62) 및/또는 나노구조체들(64, 66)에 대해 에피택셜적으로 성장되는 일부 실시예들에서, 성장된 재료들은 성장 동안 제자리 도핑될 수도 있으며, 이는 주입들을 배제할 수도 있지만, 제자리 및 주입 도핑은 함께 사용될 수도 있다.
도 5에서, 더미 유전체 층(72)이 핀들(62) 및 나노구조체들(64, 66) 상에 형성된다. 더미 유전체 층(72)은 실리콘 산화물, 실리콘 질화물, 그것들의 조합 등과 같은 유전체 재료로 형성될 수도 있으며, 이는 허용가능 기법들에 따라 퇴적되거나 또는 열적으로 성장될 수도 있다. 더미 게이트 층(74)이 더미 유전체 층(72) 위에 형성되고, 마스크 층(76)이 더미 게이트 층(74) 위에 형성된다. 더미 게이트 층(74)은 더미 유전체 층(72) 위에 퇴적된 다음, 이를테면 CMP에 의해 평탄화될 수도 있다. 마스크 층(76)은 더미 게이트 층(74) 위에 퇴적될 수도 있다. 더미 게이트 층(74)은 도전성 또는 비도전성 재료, 이를테면 비정질 실리콘, 다결정 실리콘(폴리실리콘), 다결정 실리콘-게르마늄(폴리-SiGe), 금속, 금속성 질화물, 금속성 실리사이드, 금속성 산화물 등으로 형성될 수도 있으며, 이는 물리적 증착(physical vapor deposition)(PVD), CVD 등에 의해 퇴적될 수도 있다. 더미 게이트 층(74)은 절연 재료들, 예컨대, STI 영역들(70) 및/또는 더미 유전체 층(72)의 에칭으로부터 높은 에칭 선택도를 갖는 재료(들)로 형성될 수도 있다. 마스크 층(76)은 실리콘 질화물, 실리콘 산화질화물 등과 같은 유전체 재료로 형성될 수도 있다. 이 예에서, 단일 더미 게이트 층(74)과 단일 마스크 층(76)이 n형 영역(50N) 및 p형 영역(50P) 전체에 걸쳐 형성된다. 예시된 실시예에서, 더미 유전체 층(72)은 핀들(62), 나노구조체들(64, 66), 및 STI 영역들(70)을 덮어서, 더미 유전체 층(72)은 STI 영역들(70) 위에서 그리고 더미 게이트 층(74)과 STI 영역들(70) 사이에서 연장된다. 다른 실시예에서, 더미 유전체 층(72)은 핀들(62)과 나노구조체들(64, 66)만을 덮는다.
도 6에서, 마스크 층(76)은 마스크들(86)을 형성하기 위해 허용가능 포토리소그래피 및 에칭 기법들을 사용하여 패터닝된다. 마스크들(86)의 패턴은 그 다음에 임의의 허용가능 에칭 기법에 의해 더미 게이트 층(74)에 전사되어 더미 게이트들(84)을 형성한다. 마스크들(86)의 패턴은 임의의 허용가능 에칭 기법에 의해 더미 유전체 층(72)에 옵션적으로 추가로 전사되어 더미 유전체들(82)을 형성한다. 더미 게이트들(84)은 채널 영역들을 형성하기 위해 후속 가공에서 노출될 나노구조체들(64, 66)의 부분들을 덮는다. 구체적으로는, 더미 게이트들(84)은 채널 영역들(68)을 형성하기 위해 패터닝될 나노구조체들(66)의 부분들을 따라 연장된다. 마스크들(86)의 패턴은 인접한 더미 게이트들(84)을 물리적으로 분리하는데 사용될 수도 있다. 더미 게이트들(84)은 핀들(62)의 길이 방향들에 (공정 편차들 내에서) 실질적으로 수직인 길이 방향들을 또한 가질 수도 있다. 마스크들(86)은, 이를테면 임의의 허용가능 에칭 기법에 의해, 패터닝 후에 옵션적으로 제거될 수 있다.
도 7a 내지 도 20b는 실시예 디바이스들의 제조에서 다양한 추가적인 단계들을 예시한다. 도 7a 내지 도 13b 및 도 18a 내지 도 20b는 n형 영역(50N) 및 p형 영역(50P) 중 어느 하나의 특징들을 예시한다. 예를 들어, 예시된 구조체들은 n형 영역(50N) 및 p형 영역(50P) 둘 다에 적용 가능할 수도 있다. n형 영역(50N) 및 p형 영역(50P)의 구조체들에서의 차이들(만약 있다면)은 각각의 도면에 첨부된 텍스트에서 설명된다. 도 14a 내지 도 16b는 p형 영역(50P)의 특징들을 예시한다. 도 17a 및 도 17b는 n형 영역(50N)의 특징들을 예시한다.
도 7a 및 도 7b에서, 게이트 스페이서들(90)은 나노구조체들(64, 66) 위에서, 마스크들(86)(존재한다면), 더미 게이트들(84), 및 더미 유전체들(82)의 노출된 측벽들 상에 형성된다. 게이트 스페이서들(90)은 하나 이상의 유전체 재료(들)를 공형으로(conformally) 퇴적하고 나중에 유전체 재료(들)를 에칭함으로써 형성될 수도 있다. 허용가능 유전체 재료들은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 실리콘 옥시카보니트리드 등을 포함할 수도 있으며, 이는 화학 증착(CVD), 플라즈마 강화 화학 증착(plasma-enhanced chemical vapor deposition)(PECVD), 원자 층 퇴적(ALD), 플라즈마 강화 원자 층 퇴적(PEALD) 등과 같은 공형 퇴적 공정에 의해 형성될 수도 있다. 임의의 허용가능 공정에 의해 형성되는 다른 절연 재료들이 사용될 수도 있다. 예시된 실시예에서, 게이트 스페이서들(90) 각각은 다수의 층들, 예컨대, 제1 스페이서 층(90A)과 제2 스페이서 층(90B)을 포함한다. 일부 실시예들에서, 제1 스페이서 층들(90A)과 제2 스페이서 층들(90B)은 실리콘 옥시카보니트리드(예컨대, SiOxNyC1 -x- y이며, 여기서 x 및 y는 0 내지 1의 범위에 있음)로 형성되며, 제1 스페이서 층들(90A)은 제2 스페이서 층들(90B)과는 유사하거나 또는 상이한 조성의 실리콘 옥시카보니트리드로 형성된다. 건식 에치, 습식 에치 등, 또는 그것들의 조합과 같은 임의의 허용가능 에치 공정이, 유전체 재료(들)를 패터닝하기 위해 수행될 수도 있다. 에칭은 비등방성일 수도 있다. 유전체 재료(들)는, 에칭될 때, 더미 게이트들(84)의 측벽들 상에 남겨진 (따라서 게이트 스페이서들(90)을 형성하는) 부분들을 갖는다. 뒤에서 더 상세히 설명될 바와 같이, 유전체 재료(들)는, 에칭될 때, 핀들(62) 및/또는 나노구조체들(64, 66)의 측벽들 상에 남겨진 (따라서 핀 스페이서들(92)(도 9c 및 도 9d 참조)을 형성하는) 부분들을 또한 가질 수도 있다. 에칭 후, 핀 스페이서들(92) 및/또는 게이트 스페이서들(90)은 직선형 측벽들(예시된 바와 같음) 또는 만곡된 측벽들(별도로 예시되지 않음)을 가질 수 있다.
게다가, 주입들은 저농도 도핑된 소스/드레인(LDD) 영역들(별도로 예시되지 않음)을 형성하도록 수행될 수도 있다. 상이한 디바이스 유형들을 갖는 실시예들에서, 이전에 설명된 웰들에 대한 주입들과 유사하게, 포토레지스트와 같은 마스크(별도로 예시되지 않음)가 p형 영역(50P)을 노출시키는 동안 n형 영역(50N) 위에 형성될 수도 있고, 적절한 유형(예컨대, p형)의 불순물들이 p형 영역(50P)에서 노출된 핀들(62) 및/또는 나노구조체들(64, 66) 안으로 주입될 수도 있다. 마스크는 그 다음에 제거될 수도 있다. 나중에, 포토레지스트와 같은 마스크(별도로 예시되지 않음)가 n형 영역(50N)을 노출시키는 동안 p형 영역(50P) 위에 형성될 수도 있고, 적절한 유형의 불순물들(예컨대, n형)이 n형 영역(50N)에서 노출된 핀들(62) 및/또는 나노구조체들(64, 66) 안으로 주입될 수도 있다. 마스크는 그 다음에 제거될 수도 있다. n형 불순물들은 이전에 설명된 n형 불순물들 중 임의의 것일 수도 있고 p형 불순물들은 이전에 설명된 p형 불순물들 중 임의의 것일 수도 있다. 주입 동안, 채널 영역들(68)은 더미 게이트들(84)에 의해 덮인 채로 유지되어서, 채널 영역들(68)은 LDD 영역들을 형성하기 위해 주입된 불순물이 실질적으로 없게 유지된다. LDD 영역들은 약 1015 cm-3 내지 약 1019 cm-3의 범위의 불순물들의 농도를 가질 수도 있다. 주입 손상을 복구하기 위해 그리고 주입된 불순물들을 활성화하기 위해 어닐이 사용될 수도 있다.
이전의 개시내용은 스페이서들 및 LDD 영역들을 형성하는 공정을 일반적으로 설명한다는 것에 주의한다. 다른 공정들 및 시퀀스들이 사용될 수도 있다. 예를 들어, 더 적거나 또는 추가적인 스페이서들이 이용될 수도 있고, 상이한 단계 시퀀스가 이용될 수도 있고, 추가적인 스페이서들이 형성되고 제거될 수도 있다는 등등이다. 더욱이, n형 디바이스들과 p형 디바이스들은 상이한 구조체들 및 단계들을 사용하여 형성될 수도 있다.
도 8a 및 도 8b에서, 소스/드레인 리세스들(94)은 나노구조체들(64, 66)에 형성된다. 예시된 실시예에서, 소스/드레인 리세스들(94)은 나노구조체들(64, 66)을 통해 그리고 핀들(62) 안으로 연장된다. 소스/드레인 리세스들(94)은 기판(50) 안으로 또한 연장될 수도 있다. 다양한 실시예들에서, 소스/드레인 리세스들(94)은 기판(50)을 에칭하지 않고서도 기판(50)의 상단 표면으로 연장될 수도 있거나; 핀들(62)은 소스/드레인 리세스들(94)의 바닥 표면들이 STI 영역들(70)의 상단 표면들 아래에 배치되도록 에칭될 수도 있거나; 또는 등등이다. 소스/드레인 리세스들(94)은 비등방성-에칭 공정들, 이를테면 RIE, NBE 등을 사용하여 나노구조체들(64, 66)을 에칭함으로써 형성될 수도 있다. 게이트 스페이서들(90)과 더미 게이트들(84)은 소스/드레인 리세스들(94)을 형성하는데 사용되는 에칭 공정들 동안 핀들(62) 및/또는 나노구조체들(64, 66)의 부분들을 집단적으로 마스킹한다. 단일 에치 공정이 나노구조체들(64, 66)의 각각을 에칭하는데 사용될 수도 있거나, 또는 다수의 에치 공정들이 나노구조체들(64, 66)을 에칭하는데 사용될 수도 있다. 소스/드레인 리세스들(94)이 원하는 깊이에 도달한 후 적기(timed) 에치 공정들이 소스/드레인 리세스들(94)의 에칭을 저지하는데 사용될 수도 있다.
옵션적으로, 내부 스페이서들(96)이 제1 나노구조체들(64)의 나머지 부분들의 측벽들, 예컨대, 소스/드레인 리세스들(94)에 의해 노출된 그들 측벽들 상에 형성된다. 뒤에서 더 상세히 설명될 바와 같이, 소스/드레인 영역들이 나중에 소스/드레인 리세스들(94)에 형성될 것이고, 제1 나노구조체들(64)가 나중에 해당하는 게이트 구조체들로 대체될 것이다. 내부 스페이서들(96)은 나중에 형성되는 소스/드레인 영역들과 나중에 형성되는 게이트 구조체들 사이의 분리 특징부들로서 역할을 한다. 게다가, 내부 스페이서들(96)은 후속 에칭 공정들, 이를테면 제1 나노구조체들(64)을 나중에 제거하는데 사용되는 에칭 공정들에 의해 나중에 형성되는 소스/드레인 영역들에 대한 손상을 실질적으로 방지하는데 사용될 수도 있다.
내부 스페이서들(96)을 형성하기 위한 일 예로서, 소스/드레인 리세스들(94)은 측방향으로 확장될 수 있다. 구체적으로는, 소스/드레인 리세스들(94)에 의해 노출된 제1 나노구조체들(64)의 측벽들의 부분들이 리세스될 수도 있다. 제1 나노구조체들(64)의 측벽들이 직선형인 것으로 예시되지만, 그 측벽들은 오목 또는 볼록일 수도 있다. 측벽들은 임의의 허용가능 에칭 공정, 이를테면 제1 나노구조체들(64)의 재료에 대해 선택적인 것(예컨대, 제2 나노구조체들(66)의 재료보다 더 빠른 속도로 제1 나노구조체들(64)의 재료를 선택적으로 에칭하는 것)에 의해 리세스될 수도 있다. 에칭은 등방성일 수도 있다. 예를 들어, 제2 나노구조체들(66)이 실리콘으로 형성되고 제1 나노구조체들(64)이 실리콘 게르마늄으로 형성될 때, 에칭 공정은 수산화 테트라메틸암모늄(TMAH), 수산화 암모늄(NH4OH) 등을 사용하여 습식 에칭될 수도 있다. 다른 실시예에서, 에칭 공정은 불화 수소(HF) 가스와 같은 불소계 가스를 사용하여 건식 에칭될 수도 있다. 일부 실시예들에서, 동일한 에칭 공정은 소스/드레인 리세스들(94)을 형성하는 것과 제1 나노구조체들(64)의 측벽들을 리세스하는 것 둘 다를 위해 계속해서 수행될 수도 있다. 내부 스페이서들(96)은 그러면 절연성 재료를 공형으로 형성하고 후속하여 절연성 재료를 에칭함으로써 형성될 수 있다. 절연성 재료는 실리콘 질화물 또는 실리콘 산화질화물일 수도 있지만, 임의의 적합한 재료, 이를테면 약 3.5 미만의 k-값을 갖는 저 유전상수(저-k) 재료들이 이용될 수도 있다. 절연성 재료는 공형 퇴적 공정, 이를테면 ALD, CVD 등에 의해 퇴적될 수도 있다. 절연성 재료의 에칭은 비등방성일 수도 있다. 예를 들어, 에칭 공정은 RIE, NBE 등과 같은 건식 에칭일 수도 있다. 내부 스페이서들(96)의 외부 측벽들은 게이트 스페이서들(90)의 측벽들에 대해 동일한 높이인 것으로 예시되지만, 내부 스페이서들(96)의 외부 측벽들은 게이트 스페이서들(90)의 측벽들을 넘어서 연장되거나 또는 그 측벽들로부터 리세스될 수도 있다. 다르게 말하면, 내부 스페이서들(96)은 측벽 리세스들을 부분적으로 충전, 완전히 충전, 또는 과충전할 수도 있다. 더구나, 내부 스페이서들(96)의 측벽들이 직선형인 것으로 예시되지만, 내부 스페이서들(96)의 측벽들은 오목 또는 볼록일 수도 있다.
도 9a 및 도 9b에서, 에피택셜 소스/드레인 영역들(98)은 소스/드레인 리세스들(94)에 형성된다. 에피택셜 소스/드레인 영역들(98)은 각각의 더미 게이트(84)(와 대응하는 채널 영역들(68))가 에피택셜 소스/드레인 영역들(98)의 각각의 인접한 쌍들 사이에 배치되도록 소스/드레인 리세스들(94)에 형성된다. 일부 실시예들에서, 게이트 스페이서들(90)과 내부 스페이서들(96)은 에피택셜 소스/드레인 영역들(98)이 결과적인 나노 FET들의 나중에 형성된 게이트들과 단락되지 않도록 각각 더미 게이트들(84) 및 제1 나노구조체들(64)로부터 적절한 측방향 거리만큼 에피택셜 소스/드레인 영역들(98)을 분리하는데 사용된다. 에피택셜 소스/드레인 영역들(98)의 재료가 각각의 채널 영역들(68)에서 스트레스를 발휘하도록 선택됨으로써, 성능을 개선할 수도 있다.
n형 영역(50N)에서의 에피택셜 소스/드레인 영역들(98)은 p형 영역(50P)을 마스킹함으로써 형성될 수도 있다. 그때, n형 영역(50N)의 에피택셜 소스/드레인 영역들(98)은 n형 영역(50N)의 소스/드레인 리세스들(94)에서 에피택셜적으로 성장된다. 에피택셜 소스/드레인 영역들(98)은 n형 디바이스들에 적합한 임의의 허용가능 재료를 포함할 수도 있다. 예를 들어, n형 영역(50N)의 에피택셜 소스/드레인 영역들(98)은 실리콘, 탄화 실리콘, 인 도핑된 탄화 실리콘, 실리콘 인화물 등과 같이, 채널 영역들(68)에 인장 변형(tensile strain)을 발휘하는 재료들을 포함할 수도 있다. n형 영역(50N)의 에피택셜 소스/드레인 영역들(98)은 "n형 소스/드레인 영역들"이라고 지칭될 수도 있다. n형 영역(50N)의 에피택셜 소스/드레인 영역들(98)은 핀들(62) 및 나노구조체들(64, 66)의 각각의 표면들로부터 상승된 표면들을 가질 수도 있고, 패싯들을 가질 수도 있다.
p형 영역(50P)의 에피택셜 소스/드레인 영역들(98)은 n형 영역(50N)을 마스킹함으로써 형성될 수도 있다. 그때, p형 영역(50P)의 에피택셜 소스/드레인 영역들(98)은
p형 영역(50P)의 소스/드레인 리세스들(94)에서 에피택셜적으로 성장된다. 에피택셜 소스/드레인 영역들(98)은 p형 디바이스들에 적합한 임의의 허용가능 재료를 포함할 수도 있다. 예를 들어, p형 영역(50P)의 에피택셜 소스/드레인 영역들(98)은 채널 영역들(68)에 압축 변형(compressive strain)을 발휘하는 재료들, 이를테면 실리콘 게르마늄, 붕소 도핑된 실리콘 게르마늄, 게르마늄, 게르마늄 주석 등을 포함할 수도 있다. p형 영역(50P)의 에피택셜 소스/드레인 영역들(98)은 "p형 소스/드레인 영역들"이라 지칭될 수도 있다. p형 영역(50P)의 에피택셜 소스/드레인 영역들(98)은 핀들(62) 및 나노구조체들(64, 66)의 각각의 표면들로부터 상승된 표면들을 가질 수도 있고, 패싯들을 가질 수도 있다.
에피택셜 소스/드레인 영역들(98), 나노구조체들(64, 66), 및/또는 핀들(62)은 LDD 영역들을 형성하기 위한 이전에 설명된 공정과 유사하게 소스/드레인 영역들을 형성하기 위해 불순물들이 주입된 후, 어닐될 수도 있다. 소스/드레인 영역들은 약 1019 cm-3 내지 약 1021 cm-3의 범위의 불순물 농도를 가질 수도 있다. 소스/드레인 영역들을 위한 n형 및/또는 p형 불순물들은 이전에 설명된 불순물들 중 임의의 것일 수도 있다. 일부 실시예들에서, 에피택셜 소스/드레인 영역들(98)은 성장 동안 제자리 도핑될 수도 있다.
에피택셜 소스/드레인 영역들(98)을 형성하는데 사용되는 에피택시 공정들의 결과로서, 에피택셜 소스/드레인 영역들의 상부 표면들은 핀들(62) 및 나노구조체들(64, 66)의 측벽들을 넘어 측방향으로 바깥으로 확장되는 패싯들을 갖는다. 일부 실시예들에서, 이들 패싯들은 인접한 에피택셜 소스/드레인 영역들(98)이 도 9c에 의해 예시된 바와 같이 합치게 한다. 일부 실시예들에서, 인접한 에피택셜 소스/드레인 영역들(98)은 도 9d에 의해 예시된 바와 같이 에피택시 공정이 완료된 후에 떨어진 채로 유지된다. 예시된 실시예들에서, 게이트 스페이서들(90)을 형성하는데 사용되는 스페이서 에치는 핀들(62) 및/또는 나노구조체들(64, 66)의 측벽들 상에 핀 스페이서들(92)을 또한 형성하도록 조정된다. 핀 스페이서들(92)은 핀들(62) 및/또는 STI 영역들(70) 위로 연장하는 나노구조체들(64, 66)의 측벽들의 부분을 덮도록 형성되어, 에피택셜 성장을 차단한다. 다른 실시예에서, 게이트 스페이서들(90)을 형성하는데 사용되는 스페이서 에치는, 에피택셜 소스/드레인 영역들(98)이 STI 영역들(70)의 표면으로 연장하는 것을 허용하기 위해서, 핀 스페이서들을 형성하지 않도록 조정된다.
에피택셜 소스/드레인 영역들(98)은 하나 이상의 반도체 재료 층들을 포함할 수도 있다. 예를 들어, 에피택셜 소스/드레인 영역들(98)은 라이너 층(98A), 메인 층(98B), 및 마감 층(98C) (또는 더 일반적으로, 제1 반도체 재료 층, 제2 반도체 재료 층, 및 제3 반도체 재료 층)을 각각 포함할 수도 있다. 임의의 수의 반도체 재료 층들은 에피택셜 소스/드레인 영역들(98)을 위해 사용될 수도 있다. 라이너 층(98A), 메인 층(98B), 및 마감 층(98C)의 각각은 상이한 반도체 재료들로 형성될 수도 있고 상이한 불순물 농도들로 도핑될 수도 있다. 일부 실시예들에서, 라이너 층(98A)은 메인 층(98B)보다 적은 불순물 농도를 가질 수도 있고, 마감 층(98C)은 라이너 층(98A)보다 큰 불순물 농도와 메인 층(98B)보다 적은 불순물 농도를 가질 수도 있다. 에피택셜 소스/드레인 영역들(98)이 세 개의 반도체 재료 층들을 포함하는 실시예들에서, 라이너 층들(98A)은 소스/드레인 리세스들(94)에서 성장될 수도 있으며, 메인 층들(98B)은 라이너 층들(98A) 상에서 성장될 수도 있고, 마감 층들(98C)은 메인 층들(98B) 상에서 성장될 수도 있다.
도 10a 및 도 10b에서, 제1 층간 유전체(inter-layer dielectric)(ILD)(104)가 에피택셜 소스/드레인 영역들(98), 게이트 스페이서들(90), 마스크들(86)(존재한다면) 또는 더미 게이트들(84) 위에 퇴적된다. 제1 ILD(104)는 유전체 재료로 형성될 수도 있으며, 이는 임의의 적합한 방법, 이를테면 CVD, 플라즈마 강화 CVD(PECVD), FCVD 등에 의해 퇴적될 수도 있다. 허용가능 유전체 재료들은 PSG(phospho-silicate glass), BSG(boro-silicate glass), BPSG(boron-doped phospho-silicate glass), USG(undoped silicate glass) 등을 포함할 수도 있다. 임의의 허용가능 공정에 의해 형성되는 다른 절연 재료들이 사용될 수도 있다.
일부 실시예들에서, 접촉 에치 저지 층(contact etch stop layer)(CESL)(102)이 제1 ILD(104)와 에피택셜 소스/드레인 영역들(98), 게이트 스페이서들(90), 및 마스크들(86)(존재한다면) 또는 더미 게이트들(84) 사이에 형성된다. CESL(102)은 제1 ILD(104)의 에칭으로부터 높은 에칭 선택도를 갖는 실리콘 질화물, 실리콘 산화물, 실리콘 산화질화물 등과 같은 유전체 재료로 형성될 수도 있다. CESL(102)은 임의의 적합한 방법, 이를테면 CVD, ALD 등에 의해 형성될 수도 있다.
도 11a 및 도 11b에서, 제거 공정이 제1 ILD(104)의 상단 표면들을 마스크들(86)(존재한다면) 또는 더미 게이트들(84)의 상단 표면들과 같은 높이로 하기 위해 수행된다. 일부 실시예들에서, 화학 기계적 연마(CMP), 에치백 공정, 그 조합들 등과 같은 평탄화 공정이 이용될 수도 있다. 평탄화 공정은 더미 게이트들(84) 상의 마스크들(86)과, 마스크들(86)의 측벽들을 따르는 게이트 스페이서들(90)의 부분들을 또한 제거할 수도 있다. 평탄화 공정 후, 게이트 스페이서들(90), 제1 ILD(104), CESL(102), 및 마스크들(86)(존재한다면) 또는 더미 게이트들(84)의 상단 표면들은 (공정 편차들 내에서) 동일 평면이다. 따라서, 마스크들(86)(존재한다면) 또는 더미 게이트들(84)의 상단 표면들은 제1 ILD(104)를 통해 노출된다. 예시된 실시예에서, 마스크들(86)은 남아 있고, 평탄화 공정은 제1 ILD(104)의 상단 표면들을 마스크들(86)의 상단 표면들과 같은 높이로 되게 한다.
도 12a 및 12b에서, 마스크들(86)(존재한다면)과 더미 게이트들(84)은 에칭 공정으로 제거되어서, 리세스들(106)이 형성된다. 리세스들(106)에서의 더미 유전체들(82)의 부분들이 또한 제거된다. 일부 실시예들에서, 더미 게이트들(84)은 비등방성 건식 에치 공정에 의해 제거된다. 예를 들어, 에칭 공정은 제1 ILD(104) 또는 게이트 스페이서들(90)보다 빠른 속도로 더미 게이트들(84)를 선택적으로 에칭하는 반응 가스(들)를 사용하는 건식 에치 공정을 포함할 수도 있다. 제거 동안, 더미 유전체들(82)은 더미 게이트들(84)이 에칭될 때의 에치 저지 층들로서 사용될 수도 있다. 더미 유전체들(82)은 그 다음에 제거된다. 각각의 리세스(106)는 채널 영역들(68)의 부분들을 노출시키며 그리고/또는 그 부분들 위에 가로 놓인다. 채널 영역들(68)로서 역할을 하는 제2 나노구조체들(66)의 부분들은 에피택셜 소스/드레인 영역들(98)의 인접한 쌍들 사이에 배치된다.
그 다음에 제1 나노구조체들(64)의 나머지 부분들은 리세스들(106)을 확장하도록 제거되어서, 개구부들(108)이 제2 나노구조체들(66) 사이의 영역들(50I)에 형성된다. 제1 나노구조체들(64)의 나머지 부분들은 제2 나노구조체들(66)의 재료보다 빠른 속도로 제1 나노구조체들(64)의 재료를 선택적으로 에칭하는 임의의 허용가능 에칭 공정에 의해 제거될 수 있다. 에칭은 등방성일 수도 있다. 예를 들어, 제1 나노구조체들(64)이 실리콘 게르마늄으로 형성되고 제2 나노구조체들(66)이 실리콘으로 형성될 때, 에칭 공정은 수산화 테트라메틸암모늄(TMAH), 수산화 암모늄(NH4OH) 등을 사용하여 습식 에칭될 수도 있다. 일부 실시예들에서, 트림 공정(별도로 예시되지 않음)이 제2 나노구조체들(66)의 노출된 부분들의 두께들을 감소시키기 위해 수행된다. 도 14a 내지 도 16b에서 더 명확하게 예시되는 바와 같이(나중에 더 상세히 설명됨), 제2 나노구조체들(66)의 나머지 부분들은 둥근 모서리들을 가질 수 있다.
도 13a 및 도 13b에서, 게이트 유전체 층(112)이 리세스들(106)에 형성된다. 게이트 전극 층(114)이 게이트 유전체 층(112) 상에 형성된다. 게이트 유전체 층(112)과 게이트 전극 층(114)은 대체 게이트들을 위한 층들이고, 각각은 제2 나노구조체들(66)의 모든(예컨대, 네 개의) 면들 주위를 감싼다.
게이트 유전체 층(112)은 핀들(62)의 측벽들 및/또는 상단 표면들 상에; 제2 나노구조체들(66)의 상단 표면들, 측벽들, 및 하단 표면들 상에; 그리고 게이트 스페이서들(90)의 측벽들 상에 퇴적된다. 게이트 유전체 층(112)은 제1 ILD(104) 및 게이트 스페이서들(90)의 상단 표면들 상에 또한 형성될 수도 있다. 게이트 유전체 층(112)은 실리콘 산화물 또는 금속 산화물과 같은 산화물, 금속 실리케이트와 같은 실리케이트, 그 조합들, 그것들의 다층들 등을 포함할 수도 있다. 게이트 유전체 층(112)은 약 7.0보다 큰 k-값을 갖는 유전체 재료, 이를테면 금속 산화물 또는 하프늄, 알루미늄, 지르코늄, 란타늄, 망간, 바륨, 티타늄, 납, 및 그 조합들의 실리케이트를 포함할 수도 있다. 단층 게이트 유전체 층(112)이 도 13a 및 도 13b에 예시되지만, 뒤에서 더 상세히 설명될 바와 같이, 게이트 유전체 층(112)은 임의의 수의 계면 층들과 임의의 수의 메인 층들을 포함할 수도 있다.
게이트 전극 층(114)은 티타늄 질화물, 티타늄 산화물, 텅스텐, 코발트, 루테늄, 알루미늄, 그 조합들, 그 다층들 등과 같은 금속 함유 재료를 포함할 수도 있다. 단층 게이트 전극 층(114)이 도 13a 및 도 13b에서 예시되지만, 뒤에서 더 상세히 설명될 바와 같이, 게이트 전극 층(114)은 임의의 수의 일함수 튜닝 층들, 임의의 수의 장벽 층들, 임의의 수의 글루 층들, 및 충전 재료를 포함할 수도 있다.
n형 영역(50N) 및 p형 영역(50P)에서의 게이트 유전체 층들(112)의 형성은 각각의 영역의 게이트 유전체 층들(112)이 동일한 재료들로 형성되도록 동시에 일어날 수도 있고, 게이트 전극 층들(114)의 형성은 각각의 영역에서의 게이트 전극 층들(114)이 동일한 재료들로 형성되도록 동시에 일어날 수도 있다. 일부 실시예들에서, 각각의 영역의 게이트 유전체 층들(112)은 별개의 공정들에 의해 형성될 수도 있어서, 게이트 유전체 층들(112)은 상이한 재료들일 수도 있고 그리고/또는 상이한 층 수를 가질 수도 있고, 그리고/또는 각각의 영역의 게이트 전극 층들(114)은 별개의 공정들에 의해 형성될 수도 있어서, 게이트 전극 층들(114)은 상이한 재료들일 수도 있고 그리고/또는 상이한 층 수를 가질 수도 있다. 다양한 마스킹 단계들이 별개의 공정들을 사용할 때 적절한 영역들을 마스킹하고 노출하는데 사용될 수도 있다. 다음의 설명에서, n형 영역(50N)의 게이트 전극 층들(114) 및 p형 영역(50P)의 게이트 전극 층들(114)의 적어도 부분들은 따로따로 형성된다.
도 14a 내지 도 16b는 대체 게이트들을 위한 게이트 유전체 층들(112)과 게이트 전극 층들(114)이 p형 영역(50P)의 리세스들(106)에 형성되는 공정을 예시한다. 도 14a, 도 15a, 및 도 16a는도 13a의 영역(50A)에서의 특징부들을 예시한다. 도 14b, 도 15b, 및 도 16b는 도 13b의 영역(50B)에서의 특징부들을 예시한다. p형 영역(50P)의 게이트 전극 층들(114)은 텅스텐 함유 재료로 형성되는 일함수 튜닝 층(들)을 포함한다. 텅스텐은 p형 영역(50P)의 디바이스들의 일함수를 튜닝하기에 적합하다. 유리하게는, 텅스텐 함유 재료의 일함수 튜닝 층(들)을 형성하는 것은 p형 영역(50P)의 게이트 전극 층들(114)이 다른 금속들(이를테면 탄탈룸)을 포함하는 재료로 형성되는 일함수 튜닝 층들을 갖는 게이트 전극 층들보다 낮은 저항을 갖는 것을 허용할 수도 있다. 디바이스 성능은 따라서 개선될 수도 있다. n형 영역(50N)은 적어도 p형 영역(50P)에 게이트 전극 층들(114)의 부분들을 형성하면서 마스킹될 수도 있다.
도 14a 및 도 14b에서, 게이트 유전체 층(112)은 리세스들(106)에 형성된다. 게이트 유전체 층(112)은 제1 ILD(104) 및 게이트 스페이서들(90)의 상단 표면들에 또한 퇴적될 수도 있다(도 13b 참조). 게이트 유전체 층(112)의 형성 방법들은 분자빔 퇴적(MBD), ALD, PECVD 등을 포함할 수도 있다. 게이트 유전체 층(112)은 제2 나노구조체들(66)의 모든 (예컨대, 네 개의) 면들 주위를 감싼다. 게이트 유전체 층(112)은 p형 영역(50P)의 제2 나노구조체들(66) 사이의 영역들(50I)의 부분들(예컨대, p형 영역(50P)의 개구부들(108)의 부분들)을 채운다. 예시된 실시예에서, 게이트 유전체 층(112)은, 계면 층(112A)(또는 더 일반적으로는, 제1 게이트 유전체 서브층)과 위에 놓인 고-k 유전체 층(112B)(또는 더 일반적으로, 제2 게이트 유전체 서브층)을 포함하는 다층이다. 계면 층(112A)은 실리콘 산화물로 형성될 수도 있고 고-k 유전체 층(112B)은 하프늄 산화물로 형성될 수도 있다. 게이트 유전체 층(112)은 임의의 허용가능 수량 및 조합의 서브층들을 포함할 수도 있다.
도 15a 및 도 15b에서, 제1 일함수 튜닝 층(114A)이 p형 영역(50P)의 제2 나노구조체들(66) 주위의, 게이트 유전체 층(112) 상에 옵션적으로 형성된다. 뒤에서 더 상세히 설명될 바와 같이, 일부 실시예들에서 제1 일함수 튜닝 층(114A)은 생략된다. 그 다음에 제2 일함수 튜닝 층(114B)이 p형 영역(50P)의 제2 나노구조체들(66) 주위에서, 제1 일함수 튜닝 층(114A)(존재한다면) 또는 게이트 유전체 층(112) 상에 형성된다.
제1 일함수 튜닝 층(114A)(존재한다면)은 형성될 디바이스의 적용이 주어지면 디바이스의 일함수를 원하는 양으로 튜닝하는 것이 허용 가능한 p형 일함수 재료(PWFM)로 형성되고, 임의의 허용가능 퇴적 공정을 사용하여 퇴적될 수도 있다. 구체적으로는, 제1 일함수 튜닝 층(114A)은 티타늄 질화물(TiN), 탄탈룸 질화물(TaN), 그 조합들 등과 같은 무텅스텐 PWFM으로 형성되며, 이는 ALD, CVD, PVD 등에 의해 퇴적될 수도 있다. 제1 일함수 튜닝 층(114A)은 "무텅스텐 일함수 튜닝 층"이라고 또한 지칭될 수도 있다. 제1 일함수 튜닝 층(114A)은 결과적인 디바이스들의 원하는 일함수에 기초하여 포함되거나 또는 생략될 수도 있다. 제1 일함수 튜닝 층(114A)은 약 5 Å 내지 약 60 Å의 범위의 두께를 가질 수 있다. 예시된 실시예에서, 제1 일함수 튜닝 층(114A)은 무텅스텐 PWFM의 단일 연속 층이다. 다른 실시예들에서, 제1 일함수 튜닝 층(114A)은 무텅스텐 PWFM들의 다층이다. 제1 일함수 튜닝 층(114A)은 p형 영역(50P)의 제2 나노구조체들(66) 사이의 영역들(50I)의 부분들(예컨대, p형 영역(50P)의 개구부들(108)의 부분들)을 채운다.
제2 일함수 튜닝 층(114B)은 낮은 저항률을 갖는 p형 일함수 재료(PWFM)로 형성되고, 임의의 허용가능 퇴적 공정을 사용하여 퇴적될 수도 있다. 구체적으로는, 제2 일함수 튜닝 층(114B)은 순수 텅스텐(예컨대, 무불소 텅스텐), 텅스텐 질화물, 텅스텐 탄화물, 텅스텐 탄질화물 등과 같은 텅스텐 함유 PWFM으로 형성되며, 이는 ALD, CVD, PVD 등에 의해 퇴적될 수도 있다. 제2 일함수 튜닝 층(114B)은 "텅스텐 함유 일함수 튜닝 층"이라고 또한 지칭될 수도 있다. 제2 일함수 튜닝 층(114B)은 약 5 Å 내지 약 60 Å의 범위의 두께를 가질 수 있다. 예시된 실시예에서, 제2 일함수 튜닝 층(114B)은 텅스텐 함유 PWFM의 단일 연속 층이다. 다른 실시예들(도 22a 내지 도 23b에 대해 나중에 설명됨)에서, 제2 일함수 튜닝 층(114B)은 텅스텐 함유 PWFM들의 다층이다. 제2 일함수 튜닝 층(114B)의 재료는 또한 (제1 일함수 튜닝 층(114A)과 유사한 방식으로) 디바이스의 일함수를 원하는 양으로 튜닝하도록 허용 가능할 수도 있지만, 제1 일함수 튜닝 층(114A)의 재료보다 낮은 저항률을 가질 수도 있다. 디바이스 성능은 낮은 저항률을 갖는 PWFM들의 사용에 의해 개선될 수도 있다.
일부 실시예들에서, 제2 일함수 튜닝 층(114B)은 무불소 텅스텐으로 형성되며, 이는 ALD 공정에 의해 퇴적된다. 구체적으로는, 제2 일함수 튜닝 층(114B)은 기판(50)을 퇴적 챔버 안에 배치하고 상이한 소스 전구체들을 퇴적 챔버 안으로 주기적으로 분배함으로써 형성될 수도 있다. 소스 전구체들은 하나 이상의 텅스텐 소스 전구체(들)와, 텅스텐 소스 전구체(들)와 반응하여 무불소 텅스텐을 형성하는 하나 이상의 전구체(들)를 포함한다. 무불소 텅스텐은 불소가 없는 텅스텐이고, 무불소 텅스텐 소스 전구체, 예컨대, 불소가 없는 텅스텐 소스 전구체로 퇴적된다. 텅스텐을 무불소 텅스텐 소스 전구체로 퇴적하는 것은 퇴적 동안 원하지 않는 부식성 불소 부산물들의 생성을 피할 수 있으며, 이는 제조 수율을 증가시킬 수도 있다.
ALD 사이클의 제1 펄스가 제1 전구체를 퇴적 챔버 안으로 분배함으로써 수행된다. 제1 전구체는 무불소 텅스텐 소스 전구체이다. 허용가능 무불소 텅스텐 소스 전구체들은 텅스텐(V) 염화물(WCl5) 등을 포함한다. 제1 전구체는 약 0.2 초 내지 약 5 초의 범위의 지속기간 동안 퇴적 챔버 안에 유지될 수 있다. 제1 전구체는 그 다음에 임의의 허용가능 진공 공정에 의해 그리고/또는 불활성 가스를 퇴적 챔버 안으로 유동시킴으로써 퇴적 챔버로부터 퍼지(purge)된다.
ALD 사이클의 제2 펄스가 제2 전구체를 퇴적 챔버 안으로 분배함으로써 수행된다. 제2 전구체는 무불소 텅스텐을 퇴적하기 위해 제1 전구체(예컨대, 무불소 텅스텐 소스 전구체)와 반응하는 임의의 허용가능 전구체이다. 예를 들어, 제1 전구체가 텅스텐(V) 염화물일 때 제2 전구체는 수소(H2) 등일 수도 있다. 제2 전구체는 약 0.2 초 내지 약 5 초의 범위의 지속기간 동안 퇴적 챔버 안에 유지될 수 있다. 제2 전구체는 그 다음에 임의의 허용가능 진공 공정에 의해 그리고/또는 불활성 가스를 퇴적 챔버 안으로 유동시킴으로써 퇴적 챔버로부터 퍼지된다.
각각의 ALD 사이클은 무불소 텅스텐의 원자 층(때때로 단막층이라 불림)의 퇴적을 초래한다. 예를 들어, 제1 전구체가 텅스텐(V) 염화물이고 제2 전구체가 수소일 때, 그것들은 기상 부산물들(이는 퇴적 챔버로부터 퍼지됨)과 무불소 텅스텐을 형성하기 위해 식 (1) 및 (2)에 따라 반복적으로 반응할 수도 있다.
Figure pat00001
(1)
Figure pat00002
(2)
ALD 사이클들은 무불소 텅스텐이 원하는 두께(이전에 설명됨)로 퇴적되기까지 반복된다. 예를 들어, ALD 사이클들은 약 1 내지 약 500 회 반복될 수 있다. 게다가, ALD 공정은 약 300 ℃ 내지 약 500 ℃의 범위 내 온도에서 그리고 약 0.5 torr 내지 약 50 torr의 범위 내 압력에서, 예컨대, 퇴적 챔버를 이러한 온도 및 압력으로 유지함으로써 수행될 수 있다. ALD 공정을 이들 범위들의 파라미터들로 수행하면 무불소 텅스텐은 원하는 두께(이전에 설명됨) 및 품질로 형성될 수 있다. ALD 공정을 이들 범위들 밖의 파라미터들로 수행하는 것은 무불소 텅스텐이 원하는 두께 또는 품질로 형성되는 것을 허용하지 않을 수도 있다.
일부 실시예들에서, 제2 일함수 튜닝 층(114B)은 텅스텐 질화물로 형성되며, 이는 ALD에 의해 퇴적된다. 텅스텐 질화물은, 상이한 전구체들이 사용될 수도 있다는 것을 제외하면, 무불소 텅스텐을 형성하기 위해 이전에 설명된 것과 유사한 ALD 공정에 의해 수행될 수도 있다. 예를 들어, 제1 전구체는 텅스텐 소스 전구체(이는 무불소일 수도 있거나 또는 아닐 수도 있음)일 수도 있고, 제2 전구체는 텅스텐 질화물을 퇴적하기 위해 제1 전구체(예컨대, 텅스텐 소스 전구체)과 반응하는 질소 소스 전구체일 수도 있다. 텅스텐 질화물을 퇴적하기 위한 허용가능 텅스텐 소스 전구체들은 비스(터트-부틸이미노)-비스-(디메틸아미도)텅스텐((tBuN)2(Me2N)2W) 등을 포함한다. 텅스텐 질화물을 퇴적하기 위한 허용가능 질소 소스 전구체들은 암모니아(NH3) 등을 포함한다.
ALD 사이클들은 텅스텐 질화물이 원하는 두께((이전에 설명됨)로 퇴적되기까지 반복된다. 예를 들어, ALD 사이클들은 약 1 내지 약 500 회 반복될 수 있다. 게다가, ALD 공정은 약 200 ℃ 내지 약 450 ℃의 범위 내 온도에서 그리고 약 0.1 torr 내지 약 60 torr의 범위 내 압력에서, 예컨대, 퇴적 챔버를 이러한 온도 및 압력으로 유지함으로써 수행될 수 있다. ALD 공정을 이들 범위들의 파라미터들로 수행하면 텅스텐 질화물은 원하는 두께(이전에 설명됨) 및 품질로 형성될 수 있다. ALD 공정을 이들 범위들 밖의 파라미터들로 수행하는 것은 텅스텐 질화물이 원하는 두께 또는 품질로 형성되는 것을 허용하지 않을 수도 있다.
제2 일함수 튜닝 층(114B)은 p형 영역(50P)의 제2 나노구조체들(66) 사이의 영역들(50I)의 나머지 부분들(예컨대, p형 영역(50P)의 개구부들(108)의 나머지 부분들)을 채운다. 구체적으로는, 제2 일함수 튜닝 층(114B)은 제1 일함수 튜닝 층(114A)(존재한다면) 또는 게이트 유전체 층(112) 상에 충분히 두껍게 되어 그것들을 함께 합병하고 이어 붙이기까지 퇴적된다. 제1 일함수 튜닝 층(114A)이 존재하는 실시예들에서, 제2 일함수 튜닝 층(114B)보다 작은 두께를 가질 수 있으며, 이는 제1 일함수 튜닝 층(114A)의 합병을 피하고 제2 일함수 튜닝 층(114B)의 합병을 촉진할 수도 있다. 계면들(118)은 제2 일함수 튜닝 층(114B)의 인접한 부분들(예컨대, p형 영역(50P)의 제2 나노구조체들(66) 주위의 그들 부분들)의 접촉에 의해 형성될 수도 있다. p형 영역(50P)에서의 개구부들(108)은 따라서 게이트 유전체 층(112), 제1 일함수 튜닝 층(114A)(존재한다면), 및 제2 일함수 튜닝 층(114B)의 각각의 부분들에 의해 완전히 채워진다. 구체적으로는, 게이트 유전체 층(112)의 각각의 부분들은 p형 영역(50P)의 각각의 제2 나노구조체들(66) 주위를 감싸며, 제1 일함수 튜닝 층(114A)의 각각의 부분들은 게이트 유전체 층(112)의 각각의 부분들 주위를 감싸고, 제2 일함수 튜닝 층(114B)의 각각의 부분들은 제1 일함수 튜닝 층(114A)의 각각의 부분들 주위를 감쌈으로써, 각각의 제2 나노구조체들(66) 사이의 영역들을 완전히 채운다. 제2 일함수 튜닝 층(114B)이 무텅스텐 PWFM의 단일 연속 층일 때, 무텅스텐 PWFM은 제1 일함수 튜닝 층(114A)(존재한다면)의 각각의 부분들 또는 유전체 층(112)의 각각의 부분들 사이에서 연속적으로 연장한다. 위에서 언급된 바와 같이, 제1 일함수 튜닝 층(114A)은 무텅스텐 층이다. 텅스텐 함유 층들은 p형 영역에서 제2 일함수 튜닝 층(114B)과 제2 나노구조체들(66) 사이에 배치되지 않는다.
도 16a 및 도 16b에서, 충전 층(114E)이 제2 일함수 튜닝 층(114B) 상에 퇴적된다. 옵션적으로, 글루 층(114D)이 충전 층(114E)과 제2 일함수 튜닝 층(114B) 사이에 형성된다. 형성이 완료된 후, p형 영역(50P)의 게이트 전극 층들(114)은 제1 일함수 튜닝 층(114A), 제2 일함수 튜닝 층(114B), 글루 층(114D), 및 충전 층(114E)을 포함한다.
글루 층(114D)은 부착을 촉진하고 확산을 방지하기 위한 임의의 허용가능 재료를 포함한다. 예를 들어, 글루 층(114D)은 티타늄 질화물, 티타늄 알루미나이드, 티타늄 알루미늄 질화물, 실리콘 도핑된 티타늄 질화물, 탄탈룸 질화물 등과 같은 금속 또는 금속 질화물로 형성될 수도 있으며, 이는 ALD, CVD, PVD 등에 의해 퇴적될 수도 있다.
충전 층(114E)은 낮은 저항의 임의의 허용가능 재료를 포함한다. 예를 들어, 충전 층(114E)은 텅스텐, 알루미늄, 코발트, 루테늄, 그 조합들 등과 같은 금속으로 형성될 수도 있으며, 이는 ALD, CVD, PVD 등에 의해 퇴적될 수도 있다. 충전 층(114E)은 리세스들(106)의 나머지 부분들을 채운다.
도 17a 및 도 17b는 대체 게이트들을 위한 게이트 유전체 층들(112) 및 게이트 전극 층들(114)을 예시하며, 이 층들은 n형 영역(50N)에서 리세스들(106) 안에 형성된다. 도 17a는 도 13a의 영역(50A)에서의 특징부들을 예시한다. 도 17b는 도 13b의 영역(50B)에서의 특징부들을 예시한다. 일부 실시예들에서, n형 영역(50N) 및 p형 영역(50P)의 게이트 유전체 층들(112)은 동시에 형성될 수도 있다. 게다가, n형 영역(50N)에서의 게이트 전극 층들(114)의 적어도 부분들은 p형 영역(50P)에서 게이트 전극 층들(114)을 형성하기 전 또는 그것을 형성한 후 중 어느 하나에 형성될 수도 있고, n형 영역(50N)의 게이트 전극 층들(114)의 적어도 부분들은 p형 영역(50P)이 마스킹된 동안 형성될 수도 있다. 이와 같이, n형 영역(50N)의 게이트 전극 층들(114)은 p형 영역(50P)의 게이트 전극 층들(114)과는 상이한 재료들을 포함할 수도 있다. 예를 들어, n형 영역(50N)의 게이트 전극 층들(114)은 제3 일함수 튜닝 층(114C), 글루 층(114D), 및 충전 층(114E)을 포함할 수도 있다. 뒤에서 더 상세히 설명될 바와 같이, 제3 일함수 튜닝 층(114C)은 제1 일함수 튜닝 층(114A) 및 제2 일함수 튜닝 층(114B)과는 상이한 재료 조성을 갖는다. n형 영역(50N)의 글루 층(114D)은 p형 영역(50P)의 글루 층(114D)과 동일한 재료 조성을 가질(그리고 동시에 퇴적될) 수도 (또는 아닐 수도) 있다. n형 영역(50N)의 충전 층(114E)은 p형 영역(50P)의 충전 층(114E)과 동일한 재료 조성을 가질(그리고 동시에 퇴적될) 수도 (또는 아닐 수도) 있다.
제3 일함수 튜닝 층(114C)(존재한다면)은 형성될 디바이스의 적용이 주어지면 디바이스의 일함수를 원하는 양으로 튜닝하는 것이 허용 가능한 n형 일함수 재료(NWFM)로 형성되고, 임의의 허용가능 퇴적 공정을 사용하여 퇴적될 수도 있다. 구체적으로는, 제3 일함수 튜닝 층(114C)은 티타늄 알루미늄, 티타늄 알루미늄 탄화물, 탄탈룸 알루미늄, 탄탈룸 탄화물, 그 조합들 등과 같은 무텅스텐 NWFM으로 형성되며, 이는 ALD, PEALD, PVD, CVD, PECVD 등에 의해 퇴적될 수도 있다. 제3 일함수 튜닝 층(114C)의 재료는 제1 일함수 튜닝 층(114A)의 재료 및 제2 일함수 튜닝 층(114B)의 재료와는 상이하다. 일부 실시예들에서, 제1 일함수 튜닝 층(114A)은 티타늄 질화물로 형성될 수도 있으며, 제2 일함수 튜닝 층(114B)은 무불소 텅스텐 또는 텅스텐 질화물로 형성될 수도 있고, 제3 일함수 튜닝 층(114C)은 티타늄 알루미늄으로 형성될 수도 있다.
제3 일함수 튜닝 층(114C)의 재료는 (제2 일함수 튜닝 층(114B)과 유사한 방식으로) 낮은 저항률을 또한 가질 수도 있다. 제3 일함수 튜닝 층(114C)의 재료는 제1 일함수 튜닝 층(114A)의 재료보다 낮은 저항률을 가질 수도 있다. 디바이스 성능은 낮은 저항률을 갖는 NWFM들의 사용에 의해 개선될 수도 있다. 제3 일함수 튜닝 층(114C)의 재료는 제2 일함수 튜닝 층(114B)의 재료보다 높은 저항률 또는 낮은 저항률을 가질 수도 있다. 일부 실시예들에서, 제3 일함수 튜닝 층(114C)의 재료는 제1 일함수 튜닝 층(114A)의 재료보다 낮은 저항률과 제2 일함수 튜닝 층(114B)의 재료보다 높은 저항률을 갖는다.
제3 일함수 튜닝 층(114C)은 n형 영역(50N)에서 제2 나노구조체들(66) 사이의 영역들(50I)의 나머지 부분들(예컨대, n형 영역(50N)에서 개구부들(108)의 나머지 부분들)을 채운다. 구체적으로는, 제3 일함수 튜닝 층(114C)은 게이트 유전체 층(112) 상에 충분이 두껍게 되어 그것들을 함께 합병하고 이어 붙이기까지 퇴적된다. 계면들(120)은 제3 일함수 튜닝 층(114C)의 인접한 부분들(예컨대, n형 영역(50N)의 제2 나노구조체들(66) 주위의 그들 부분들)의 접촉에 의해 형성될 수도 있다. 게이트 유전체 층(112)의 각각의 부분들은 n형 영역(50N)의 각각의 제2 나노구조체들(66) 주위를 감싸고, 제3 일함수 튜닝 층(114C)의 각각의 부분들은 게이트 유전체 층(112)의 각각의 부분들 주위를 감쌈으로써, 각각의 제2 나노구조체들(66) 사이의 영역들을 완전히 채운다.
도 18a 및 도 18b에서, 제거 공정이 게이트 유전체 층(112) 및 게이트 전극 층(114)의 재료들의 과잉 부분들, 즉, 제1 ILD(104) 및 게이트 스페이서들(90)의 상단 표면들 위에 있는 과잉 부분들을 제거하기 위해 수행됨으로써, 게이트 유전체들(122) 및 게이트 전극들(124)을 형성한다. 일부 실시예들에서, 화학 기계적 연마(CMP), 에치백 공정, 그 조합들 등과 같은 평탄화 공정이 이용될 수도 있다. 게이트 유전체 층(112)은, 평탄화될 때, 리세스들(106)에 남겨진 (따라서 게이트 유전체들(122)을 형성하는) 부분들을 갖는다. 게이트 전극 층(114)은, 평탄화될 때, 리세스들(106)에 남겨진 (따라서 게이트 전극들(124)을 형성하는) 부분들을 갖는다. 게이트 스페이서들(90); CESL(102); 제1 ILD(104); 게이트 유전체들(122)(예컨대, 계면 층들(112A) 및 고-k 유전체 층들(112B)이며, 도 14a 내지 도 17b 참조); 및 게이트 전극들(124)(예컨대, 일함수 튜닝 층들(114A, 114B, 114C), 글루 층(114D)(존재한다면), 및 충전 층(114E)이며, 도 14a 내지 도 17b 참조)의 상단 표면들은 (공정 편차들 내에서) 동일 평면이다. 게이트 유전체들(122)과 게이트 전극들(124)은 결과적인 나노 FET들의 대체 게이트들을 형성한다. 게이트 유전체(122) 및 게이트 전극(124)의 각 개별 쌍은 "게이트 구조"라고 총칭될 수도 있다. 게이트 구조체들 각각은 제2 나노구조체들(66)의 채널 영역(68)의 상단 표면들, 측벽들, 및 하단 표면들을 따라 연장된다.
도 19a 및 도 19b에서, 제2 ILD(134)는 게이트 스페이서들(90), CESL(102), 제1 ILD(104), 게이트 유전체들(122), 및 게이트 전극들(124) 위에 퇴적된다. 일부 실시예들에서, 제2 ILD(134)는 유동성 CVD 방법에 의해 형성되는 유동성 필름이다. 일부 실시예들에서, 제2 ILD(134)는 PSG, BSG, BPSG, USG 등과 같은 유전체 재료로 형성되며, 이는 임의의 적합한 방법, 이를테면 CVD, PECVD 등에 의해 퇴적될 수도 있다.
일부 실시예들에서, 에치 저지 층(ESL)(132)이 제2 ILD(134)와 게이트 스페이서들(90), CESL(102), 제1 ILD(104), 게이트 유전체들(122), 및 게이트 전극들(124) 사이에 형성된다. ESL(132)은 제2 ILD(134)의 에칭으로부터 높은 에칭 선택도를 갖는 유전체 재료, 이를테면 실리콘 질화물, 실리콘 산화물, 실리콘 산화질화물 등을 포함할 수도 있다.
도 20a 및 도20b에서, 게이트 접촉들(142) 및 소스/드레인 접촉들(144)은 각각 게이트 전극들(124) 및 에피택셜 소스/드레인 영역들(98)과 접촉하도록 형성된다. 게이트 접촉들(142)은 게이트 전극들(124)에 물리적으로 및 전기적으로 커플링된다. 소스/드레인 접촉들(144)은 에피택셜 소스/드레인 영역들(98)에 물리적으로 및 전기적으로 커플링된다.
게이트 접촉들(142) 및 소스/드레인 접촉들(144)을 형성하기 위한 일 예로서, 게이트 접촉들(142)을 위한 개구부들은 제2 ILD(134) 및 ESL(132)을 통해 형성되고, 소스/드레인 접촉들(144)을 위한 개구부들은 제2 ILD(134), ESL(132), 제1 ILD(104), 및 CESL(102)을 통해 형성된다. 개구부들은 허용가능 포토리소그래피 및 에칭 기법들을 사용하여 형성될 수도 있다. 라이너(별도로 도시되지 않음), 이를테면 확산 장벽 층, 접착 층 등과, 도전성 재료가 개구부들에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물 등을 포함할 수도 있다. 도전성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수도 있다. 평탄화 공정, 이를테면 CMP가, 제2 ILD(134)의 표면으로부터 과잉 재료를 제거하기 위해 수행될 수도 있다. 남아있는 라이너 및 도전성 재료는 개구부들에 게이트 접촉들(142) 및 소스/드레인 접촉들(144)을 형성한다. 게이트 접촉들(142) 및 소스/드레인 접촉들(144)은 별개의 공정들에서 형성될 수도 있거나 또는 동일한 공정으로 형성될 수도 있다. 동일한 단면들로 형성되는 것으로 도시되지만, 게이트 접촉들(142) 및 소스/드레인 접촉들(144)의 각각은 상이한 단면들로 형성될 수도 있으며, 이는 접촉들의 단락을 회피할 수도 있다는 것이 이해되어야 한다.
옵션적으로, 금속 반도체 합금 영역들(146)은 에피택셜 소스/드레인 영역들(98)과 소스/드레인 접촉들(144) 사이의 계면들에 형성된다. 금속 반도체 합금 영역들(146)은 금속 실리사이드(예컨대, 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드 등)로 형성된 실리사이드 영역들, 금속 게르마니드(예컨대, 티타늄 게르마니드, 코발트 게르마니드, 니켈 게르마니드 등)로 형성된 게르마니드 영역들, 금속 실리사이드 및 금속 게르마니드 둘 다로 형성된 실리콘-게르마니드 영역들 등일 수 있다. 금속 반도체 합금 영역들(146)은 소스/드레인 접촉들(144)을 위해 개구부들 안에 금속을 퇴적한 다음 열 어닐 공정을 수행함으로써 소스/드레인 접촉들(144)의 재료(들) 전에 형성될 수 있다. 그 금속은 저 저항 금속 반도체 합금을 형성하기 위해 에피택셜 소스/드레인 영역들(98)의 반도체 재료들(예컨대, 실리콘, 실리콘-게르마늄, 게르마늄 등)과 반응할 수 있는 임의의 금속, 이를테면 니켈, 코발트, 티타늄, 탄탈룸, 백금, 텅스텐, 다른 귀금속들, 다른 내화 금속들, 희토 금속들 또는 그들의 합금들일 수 있다. 그 금속은 ALD, CVD, PVD 등과 같은 퇴적 공정에 의해 퇴적될 수 있다. 열 어닐 공정 후, 습식 세정과 같은 클리닝 공정이, 소스/드레인 접촉들(144)을 위한 개구부들로부터, 이를테면 금속 반도체 합금 영역들(146)의 표면들로부터 임의의 잔여 금속을 제거하기 위해 수행될 수도 있다. 소스/드레인 접촉들(144)의 재료(들)은 그 다음에 금속 반도체 합금 영역들(146) 상에 형성될 수 있다.
도 21a 및 도 21b는 일부 다른 실시예들에 따른, 나노 FET들의 도면들이다. 이 실시예는, 제1 일함수 튜닝 층(114A)이 생략되는 것을 제외하면, 도 16a 및 도 16b에 대해 설명된 실시예와 유사하다. 따라서, p형 영역(50P)에서의 개구부들(108)은 게이트 유전체 층(112) 및 제2 일함수 튜닝 층(114B)의 각각의 부분들에 의해 완전히 채워진다. 예시된 실시예에서, 제2 일함수 튜닝 층(114B)은 텅스텐 함유 PWFM이 유전체 층(112)의 각각의 부분들 사이에서 연속적으로 연장하도록 텅스텐 함유 PWFM의 단일 연속 층이다.
도 22a 내지 도 23b는 일부 다른 실시예들에 따른, 나노 FET들의 도면들이다. 이들 실시예들은, 제2 일함수 튜닝 층(114B)이 텅스텐 함유 PWFM들의 다층이라는 것을 제외하면, 도 21a 및 도 21b에 대해 설명된 실시예와 유사하다. 도 22a 내지 도 23b가 제1 일함수 튜닝 층(114A)이 생략되는 실시예들을 도시하지만, 다른 실시예들에서 제1 일함수 튜닝 층(114A)이 포함된다는 것은 이해되어야 한다. 일부 실시예들에서, 제2 일함수 튜닝 층(114B)은, 도 22a 및 도 22b에 의해 예시된 바와 같이, 제1 일함수 튜닝 서브층(114B1) 상에 제1 일함수 튜닝 서브층(114B1)과 제2 일함수 튜닝 서브층(114B2)을 포함하는 텅스텐 함유 PWFM들의 이층이다. 일부 실시예들에서, 제2 일함수 튜닝 층(114B)은 텅스텐 함유 PWFM들의 삼층이며, 이는 이층과 유사하지만, 도 23a 및 도 23b에 의해 예시된 바와 같이, 제2 일함수 튜닝 서브층(114B2) 상에 제3 일함수 튜닝 서브층(114B3)을 더 포함한다. 서브층들의 각각은 상이한 텅스텐 함유 PWFM의 단일 연속 층이다. 제1 일함수 튜닝 서브층(114B1)의 텅스텐 함유 재료는 제3 일함수 튜닝 서브층(114B3)의 텅스텐 함유 재료와 동일할 수도 (또는 동일하지 않을 수도) 있다. 일부 실시예들에서, 제1 일함수 튜닝 서브층(114B1)은 무불소 텅스텐이며, 제2 일함수 튜닝 서브층(114B2)은 텅스텐 질화물이고, 제3 일함수 튜닝 서브층(114B3)(존재한다면)은 무불소 텅스텐이다. 일부 실시예들에서, 제1 일함수 튜닝 서브층(114B1)은 텅스텐 질화물이며, 제2 일함수 튜닝 서브층(114B2)은 무불소 텅스텐이고, 제3 일함수 튜닝 서브층(114B3)(존재한다면)은 텅스텐 질화물이다.
제2 일함수 튜닝 층(114B)이 텅스텐 함유 PWFM들의 다층일 때, 텅스텐 함유 PWFM들의 서브층들은 제2 일함수 튜닝 층(114B)의 하부 서브층(예컨대, 제1 일함수 튜닝 서브층(114B1))이 함께 합병하고 이어 붙도록 퇴적된다. 예를 들어, 제2 일함수 튜닝 층(114B)의 하부 서브층은 제2 일함수 튜닝 층(114B)(예컨대, 제3 일함수 튜닝 서브층(114B3)(존재한다면) 및 제2 일함수 튜닝 서브층(114B2))의 상부 서브층(들)의 각각보다 큰 두께를 가질 수도 있으며, 이는 상부 서브층(들)의 합병을 피하고 하부 서브층의 합병을 촉진할 수도 있다.
일부 실시예들은 다른 텅스텐 함유 PWFM들의 사용을 고려한다. 예를 들어, 이전에 설명된 실시예들의 일부가 텅스텐 함유 PWFM를 위해 텅스텐 질화물을 사용하지만, 텅스텐의 탄화물들이 또한 사용될 수도 있다. 일부 실시예들에서, 텅스텐 탄화물 및/또는 텅스텐 탄질화물은 텅스텐 질화물 대신(또는 그것에 추가로) 사용될 수도 있다.
실시예들은 장점들을 성취할 수도 있다. 텅스텐은 p형 영역(50P)의 디바이스들의 일함수를 튜닝하기에 적합하다. 텅스텐 함유 PWFM의 제2 일함수 튜닝 층(114B)을 형성하는 것은 결과적인 디바이스들의 임계 전압들이 튜닝되는 것을 허용한다. 게다가, 텅스텐 함유 PWFM들은 낮은 저항률을 갖는다. 텅스텐 함유 PWFM의 제2 일함수 튜닝 층(114B)을 형성하는 것은 p형 영역(50P)의 게이트 전극들(124)이 다른 금속들(이를테면 탄탈룸)을 포함하는 PWFM으로 형성된 일함수 튜닝 층들을 갖는 게이트 전극들보다 낮은 저항을 갖는 것을 허용한다. 디바이스 성능은 따라서 개선될 수도 있다.
일 실시예에서, 디바이스가, 제1 나노구조체; 제2 나노구조체; 제1 나노구조체 및 제2 나노구조체 주위를 감싸는 게이트 유전체 층; 게이트 유전체 층 주위를 감싸는 무텅스텐 일함수 튜닝 층; 무텅스텐 일함수 튜닝 층 주위를 감싸는 텅스텐 함유 일함수 튜닝 층 ― 제1 나노구조체와 제2 나노구조체 사이의 영역이 텅스텐 함유 일함수 튜닝 층, 무텅스텐 일함수 튜닝 층, 및 게이트 유전체 층의 각각의 부분들에 의해 완전히 채워짐 ―; 및 텅스텐 함유 일함수 튜닝 층 상의 충전 층을 포함한다. 디바이스의 일부 실시예들에서, 텅스텐 함유 일함수 튜닝 층의 제1 재료는 무텅스텐 일함수 튜닝 층의 제2 재료보다 낮은 저항률을 갖는다. 디바이스의 일부 실시예들에서, 텅스텐 함유 일함수 튜닝 층은 무불소 텅스텐을 포함한다. 디바이스의 일부 실시예들에서, 텅스텐 함유 일함수 튜닝 층은 텅스텐 질화물, 텅스텐 탄화물, 또는 텅스텐 탄질화물을 포함한다. 디바이스의 일부 실시예들에서, 텅스텐 함유 일함수 튜닝 층은 텅스텐 함유 재료의 단일 연속 층이다. 디바이스의 일부 실시예들에서, 텅스텐 함유 일함수 튜닝 층은, 무텅스텐 일함수 튜닝 층 주위를 감싸는 제1 텅스텐 함유 재료의 제1 층; 및 제1 텅스텐 함유 재료의 제1 층 주위를 감싸는 제2 텅스텐 함유 재료의 제2 층을 포함하며, 제2 텅스텐 함유 재료는 제1 텅스텐 함유 재료와는 상이하다. 디바이스의 일부 실시예들에서, 텅스텐 함유 일함수 튜닝 층은, 제2 텅스텐 함유 재료의 제2 층 주위를 감싸는 제1 텅스텐 함유 재료의 제3 층을 더 포함한다.
일 실시예에서, 디바이스가, 제1 채널 영역; 제1 채널 영역 상의 제1 게이트 유전체 층; 제1 게이트 유전체 층 상의 텅스텐 함유 일함수 튜닝 층; 및 텅스텐 함유 일함수 튜닝 층 상의 제1 충전 층을 포함하는 p형 트랜지스터와, 제2 채널 영역; 제2 채널 영역 상의 제2 게이트 유전체 층; 제2 게이트 유전체 층 상의 무텅스텐 일함수 튜닝 층; 및 무텅스텐 일함수 튜닝 층 상의 제2 충전 층을 포함하는 n형 트랜지스터를 포함한다. 디바이스의 일부 실시예들에서, 텅스텐 함유 층들은 제1 채널 영역과 텅스텐 함유 일함수 튜닝 층 사이에 배치되지 않는다. 디바이스의 일부 실시예들에서, 텅스텐 함유 일함수 튜닝 층은 무불소 텅스텐 또는 텅스텐 질화물을 포함하고, 무텅스텐 일함수 튜닝 층은 티타늄 알루미늄을 포함한다.
일 실시예에서, 방법이, 제1 나노구조체 주위를 감싸는 제1 부분을 갖는 게이트 유전체 층을 형성하는 단계; 게이트 유전체 층의 제1 부분 상에 제1 무텅스텐 일함수 재료를 퇴적하는 단계; 제1 무텅스텐 일함수 재료 상에 텅스텐 함유 일함수 재료 ― 텅스텐 함유 일함수 재료는 제1 무텅스텐 일함수 재료보다 낮은 저항률을 가짐 ― 를 퇴적하는 단계; 및 텅스텐 함유 일함수 재료 상에 충전 층을 퇴적하는 단계를 포함한다. 그 방법의 일부 실시예들에서, 텅스텐 함유 일함수 재료를 퇴적하는 단계는, ALD 공정에 의해 무불소 텅스텐을 퇴적하는 단계를 포함하며, ALD 공정은 텅스텐(V) 염화물 및 수소로 수행되며, ALD 공정은 300 ℃ 내지 500 ℃의 범위 내 온도에서 수행되고, ALD 공정은 0.5 torr 내지 50 torr의 범위 내 압력에서 수행된다. 방법의 일부 실시예들에서, 텅스텐 함유 일함수 재료를 퇴적하는 단계는, ALD 공정 ― ALD 공정은 비스(터트-부틸이미노)-비스-(디메틸아미도)텅스텐과 암모니아로 수행되며, ALD 공정은 200 ℃ 내지 450 ℃의 범위 내 온도에서 수행되고, ALD 공정은 0.1 torr 내지 60 torr의 범위 내 압력에서 수행됨 ― 에 의해 텅스텐 질화물을 퇴적하는 단계를 포함한다. 그 방법의 일부 실시예들에서, 텅스텐 함유 일함수 재료를 퇴적하는 단계는, 텅스텐 함유 일함수 재료의 단일 연속 층을 퇴적하는 단계를 포함한다. 그 방법의 일부 실시예들에서, 텅스텐 함유 일함수 재료를 퇴적하는 단계는, 텅스텐 함유 일함수 재료들의 다층을 퇴적하는 단계를 포함한다. 그 방법의 일부 실시예들에서, 게이트 유전체 층은 제2 나노구조체 주위를 감싸는 제2 부분을 가지며, 그 방법은 게이트 유전체 층의 제2 부분 상에 제2 무텅스텐 일함수 재료 ― 제2 무텅스텐 일함수 재료는 제1 무텅스텐 일함수 재료와는 상이함 ― 를 퇴적하는 단계; 및 제2 무텅스텐 일함수 재료 상에 충전 층을 퇴적하는 단계를 더 포함한다. 일부 실시예들에서, 그 방법은, 기판 상에 p형 소스/드레인 영역들을 성장시키는 단계 ― 제1 나노구조체는 p형 소스/드레인 영역들 사이에 배치됨 ―; 및 기판 상에 n형 소스/드레인 영역들을 성장시키는 단계 ― 제2 나노구조체는 n형 소스/드레인 영역들 사이에 배치됨 ― 를 더 포함한다. 그 방법의 일부 실시예들에서, 제2 무텅스텐 일함수 재료는 제1 무텅스텐 일함수 재료보다 낮은 저항률과 텅스텐 함유 일함수 재료보다 높은 저항률을 갖는다. 그 방법의 일부 실시예들에서, 제1 무텅스텐 일함수 재료는 티타늄 질화물을 포함하며, 텅스텐 함유 일함수 재료는 무불소 텅스텐 또는 텅스텐 질화물을 포함하고, 제2 무텅스텐 일함수 재료는 티타늄 알루미늄을 포함한다. 그 방법의 일부 실시예들에서, 제1 무텅스텐 일함수 재료는 제1 두께로 퇴적되고, 텅스텐 함유 일함수 재료는 제2 두께로 퇴적되며, 제2 두께는 제1 두께보다 크다.
전술한 바는 본 기술분야의 통상의 기술자들이 본 개시의 양태들을 더 잘 이해할 수도 있도록 여러 실시예들의 특징들을 개괄한다. 본 기술분야의 통상의 기술자들은 동일한 목적들을 수행하며 그리고/또는 본 개시에서 소개되는 실시예들의 동일한 장점들을 성취하기 위한 다른 공정들 및 구조체들을 설계 또는 수정하기 위한 근거로서 본 개시를 쉽사리 사용할 수도 있다는 것을 이해할 것이다. 본 기술분야의 통상의 기술자들은 이러한 동등한 구성들이 본 개시의 정신 및 범위로부터 벗어나지 않는다는 것과, 본 개시의 정신 및 범위로부터 벗어남 없이 본 개시 내에서 다양한 변경들, 치환들, 및 개조들을 할 수도 있다는 것 또한 알아야 한다.
실시 예들
실시 예 1. 디바이스로서,
제1 나노구조체;
제2 나노구조체;
제1 나노구조체 및 제2 나노구조체 주위를 감싸는 게이트 유전체 층;
게이트 유전체 층 주위를 감싸는 무텅스텐 일함수 튜닝 층;
무텅스텐 일함수 튜닝 층 주위를 감싸는 텅스텐 함유 일함수 튜닝 층 ― 제1 나노구조체와 제2 나노구조체 사이의 영역이 텅스텐 함유 일함수 튜닝 층, 무텅스텐 일함수 튜닝 층, 및 게이트 유전체 층의 각각의 부분들에 의해 완전히 채워짐 ―; 및
텅스텐 함유 일함수 튜닝 층 상의 충전 층;
을 포함하는, 디바이스.
실시 예 2. 실시 예 1에 있어서, 텅스텐 함유 일함수 튜닝 층의 제1 재료가 무텅스텐 일함수 튜닝 층의 제2 재료보다 낮은 저항률을 갖는 것인, 디바이스.
실시 예 3. 실시 예 1에 있어서, 텅스텐 함유 일함수 튜닝 층은 무불소 텅스텐을 포함하는 것인, 디바이스.
실시 예 4. 실시 예 1에 있어서, 텅스텐 함유 일함수 튜닝 층은 텅스텐 질화물, 텅스텐 탄화물, 또는 텅스텐 탄질화물을 포함하는 것인, 디바이스.
실시 예 5. 실시 예 1에 있어서, 텅스텐 함유 일함수 튜닝 층은 텅스텐 함유 재료의 단일 연속 층인 것인, 디바이스.
실시 예 6. 실시 예 1에 있어서, 텅스텐 함유 일함수 튜닝 층은,
무텅스텐 일함수 튜닝 층 주위를 감싸는 제1 텅스텐 함유 재료의 제1 층; 및
제1 텅스텐 함유 재료의 제1 층 주위를 감싸는 제2 텅스텐 함유 재료의 제2 층 ― 제2 텅스텐 함유 재료는 제1 텅스텐 함유 재료와는 상이함 ―;
을 포함하는 것인, 디바이스.
실시 예 7. 실시 예 6에 있어서, 텅스텐 함유 일함수 튜닝 층은,
제2 텅스텐 함유 재료의 제2 층 주위를 감싸는 제1 텅스텐 함유 재료의 제3 층을 더 포함하는 것인, 디바이스.
실시 예 8. 디바이스로서,
p형 트랜지스터; 및
n형 트랜지스터를 포함하며,
p형 트랜지스터는:
제1 채널 영역;
제1 채널 영역 상의 제1 게이트 유전체 층;
제1 게이트 유전체 층 상의 텅스텐 함유 일함수 튜닝 층; 및
텅스텐 함유 일함수 튜닝 층 상의 제1 충전 층을 포함하며,
n형 트랜지스터는:
제2 채널 영역;
제2 채널 영역 상의 제2 게이트 유전체 층;
제2 게이트 유전체 층 상의 무텅스텐 일함수 튜닝 층; 및
무텅스텐 일함수 튜닝 층 상의 제2 충전 층
을 포함하는 것인, 디바이스
실시 예 9. 실시 예 8에 있어서, 제1 채널 영역과 텅스텐 함유 일함수 튜닝 층 사이에 텅스텐 함유 층들이 배치되지 않는 것인, 디바이스.
실시 예 10. 실시 예 8에 있어서, 텅스텐 함유 일함수 튜닝 층은 무불소 텅스텐 또는 텅스텐 질화물을 포함하고, 무텅스텐 일함수 튜닝 층은 티타늄 알루미늄을 포함하는 것인, 디바이스.
실시 예 11. 방법으로서,
제1 나노구조체 주위를 감싸는 제1 부분을 갖는 게이트 유전체 층을 형성하는 단계;
게이트 유전체 층의 제1 부분 상에 제1 무텅스텐 일함수 재료를 퇴적하는 단계;
제1 무텅스텐 일함수 재료 상에 텅스텐 함유 일함수 재료를 퇴적하는 단계 ― 텅스텐 함유 일함수 재료는 제1 무텅스텐 일함수 재료보다 낮은 저항률을 가짐 ―; 및
텅스텐 함유 일함수 재료 상에 충전 층을 퇴적하는 단계;
를 포함하는, 방법.
실시 예 12. 실시 예 11에 있어서, 텅스텐 함유 일함수 재료를 퇴적하는 단계는,
ALD 공정에 의해 무불소 텅스텐을 퇴적하는 단계를 포함하되, ALD 공정은 텅스텐(V) 염화물과 수소로 수행되고, ALD 공정은 300 ℃ 내지 500 ℃의 범위 내 온도에서 수행되며, ALD 공정은 0.5 torr 내지 50 torr의 범위 내 압력에서 수행되는 것인, 방법.
실시 예 13. 실시 예 11에 있어서, 텅스텐 함유 일함수 재료를 퇴적하는 단계는,
ALD 공정에 의해 텅스텐 질화물을 퇴적하는 단계를 포함하되, ALD 공정은 비스(터트-부틸이미노)-비스-(디메틸아미도)텅스텐과 암모니아로 수행되고, ALD 공정은 200 ℃ 내지 450 ℃의 범위 내 온도에서 수행되며, ALD 공정은 0.1 torr 내지 60 torr의 범위 내 압력에서 수행되는 것인, 방법.
실시 예 14. 실시 예 11에 있어서, 텅스텐 함유 일함수 재료를 퇴적하는 단계는,
텅스텐 함유 일함수 재료의 단일 연속 층을 퇴적하는 단계를 포함하는 것인, 방법.
실시 예 15. 실시 예 11에 있어서, 텅스텐 함유 일함수 재료를 퇴적하는 단계는,
텅스텐 함유 일함수 재료들의 다층을 퇴적하는 단계를 포함하는 것인, 방법.
실시 예 16. 실시 예 11에 있어서, 게이트 유전체 층은 제2 나노구조체 주위를 감싸는 제2 부분을 가지며, 방법은,
게이트 유전체 층의 제2 부분 상에 제2 무텅스텐 일함수 재료를 퇴적하는 단계 ― 제2 무텅스텐 일함수 재료는 제1 무텅스텐 일함수 재료와는 상이함 ―; 및
제2 무텅스텐 일함수 재료 상에 충전 층을 퇴적하는 단계를 더 포함하는 것인, 방법.
실시 예 17. 실시 예 16에 있어서,
기판 상에 p형 소스/드레인 영역들을 성장시키는 단계 ― 제1 나노구조체는 p형 소스/드레인 영역들 사이에 배치됨 ―; 및
기판 상에 n형 소스/드레인 영역들을 성장시키는 단계 ― 제2 나노구조체는 n형 소스/드레인 영역들 사이에 배치됨 ―;
를 더 포함하는, 방법.
실시 예 18. 실시 예 16에 있어서, 제2 무텅스텐 일함수 재료는 제1 무텅스텐 일함수 재료보다 낮은 저항률과 텅스텐 함유 일함수 재료보다 높은 저항률을 갖는 것인, 방법.
실시 예 19. 실시 예 16에 있어서, 제1 무텅스텐 일함수 재료는 티타늄 질화물을 포함하고, 텅스텐 함유 일함수 재료는 무불소 텅스텐 또는 텅스텐 질화물을 포함하며, 제2 무텅스텐 일함수 재료는 티타늄 알루미늄을 포함하는 것인, 방법.
실시 예 20. 실시 예 11에 있어서, 제1 무텅스텐 일함수 재료는 제1 두께로 퇴적되고, 텅스텐 함유 일함수 재료는 제2 두께로 퇴적되며, 제2 두께는 제1 두께보다 큰 것인, 방법.

Claims (10)

  1. 디바이스로서,
    제1 나노구조체;
    제2 나노구조체;
    상기 제1 나노구조체 및 상기 제2 나노구조체 주위를 감싸는 게이트 유전체 층;
    상기 게이트 유전체 층 주위를 감싸는 무텅스텐(tungsten-free) 일함수 튜닝 층;
    상기 무텅스텐 일함수 튜닝 층 주위를 감싸는 텅스텐 함유 일함수 튜닝 층 ― 상기 제1 나노구조체와 상기 제2 나노구조체 사이의 영역이 상기 텅스텐 함유 일함수 튜닝 층, 상기 무텅스텐 일함수 튜닝 층, 및 상기 게이트 유전체 층의 각각의 부분들에 의해 완전히 채워짐 ―; 및
    상기 텅스텐 함유 일함수 튜닝 층 상의 충전 층;
    을 포함하는, 디바이스.
  2. 제1항에 있어서, 상기 텅스텐 함유 일함수 튜닝 층의 제1 재료가 상기 무텅스텐 일함수 튜닝 층의 제2 재료보다 낮은 저항률을 갖는 것인, 디바이스.
  3. 제1항에 있어서, 상기 텅스텐 함유 일함수 튜닝 층은 무불소 텅스텐을 포함하는 것인, 디바이스.
  4. 제1항에 있어서, 상기 텅스텐 함유 일함수 튜닝 층은 텅스텐 질화물, 텅스텐 탄화물, 또는 텅스텐 탄질화물을 포함하는 것인, 디바이스.
  5. 제1항에 있어서, 상기 텅스텐 함유 일함수 튜닝 층은 텅스텐 함유 재료의 단일 연속 층인 것인, 디바이스.
  6. 제1항에 있어서, 상기 텅스텐 함유 일함수 튜닝 층은,
    상기 무텅스텐 일함수 튜닝 층 주위를 감싸는 제1 텅스텐 함유 재료의 제1 층; 및
    상기 제1 텅스텐 함유 재료의 상기 제1 층 주위를 감싸는 제2 텅스텐 함유 재료의 제2 층 ― 상기 제2 텅스텐 함유 재료는 상기 제1 텅스텐 함유 재료와는 상이함 ―;
    을 포함하는 것인, 디바이스.
  7. 제6항에 있어서, 상기 텅스텐 함유 일함수 튜닝 층은,
    상기 제2 텅스텐 함유 재료의 제2 층 주위를 감싸는 상기 제1 텅스텐 함유 재료의 제3 층을 더 포함하는 것인, 디바이스.
  8. 디바이스로서,
    p형 트랜지스터; 및
    n형 트랜지스터를 포함하며,
    상기 p형 트랜지스터는:
    제1 채널 영역;
    상기 제1 채널 영역 상의 제1 게이트 유전체 층;
    상기 제1 게이트 유전체 층 상의 텅스텐 함유 일함수 튜닝 층; 및
    상기 텅스텐 함유 일함수 튜닝 층 상의 제1 충전 층을 포함하며,
    상기 n형 트랜지스터는:
    제2 채널 영역;
    상기 제2 채널 영역 상의 제2 게이트 유전체 층;
    상기 제2 게이트 유전체 층 상의 무텅스텐 일함수 튜닝 층; 및
    상기 무텅스텐 일함수 튜닝 층 상의 제2 충전 층
    을 포함하는 것인, 디바이스
  9. 제8항에 있어서, 상기 제1 채널 영역과 상기 텅스텐 함유 일함수 튜닝 층 사이에 텅스텐 함유 층들이 배치되지 않는 것인, 디바이스.
  10. 방법으로서,
    제1 나노구조체 주위를 감싸는 제1 부분을 갖는 게이트 유전체 층을 형성하는 단계;
    상기 게이트 유전체 층의 상기 제1 부분 상에 제1 무텅스텐 일함수 재료를 퇴적하는 단계;
    상기 제1 무텅스텐 일함수 재료 상에 텅스텐 함유 일함수 재료를 퇴적하는 단계 ― 상기 텅스텐 함유 일함수 재료는 상기 제1 무텅스텐 일함수 재료보다 낮은 저항률을 가짐 ―; 및
    상기 텅스텐 함유 일함수 재료 상에 충전 층을 퇴적하는 단계;
    를 포함하는, 방법.
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