TW202230793A - 半導體元件及其製造方法 - Google Patents

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張文
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Abstract

在一個實施例中，一種半導體元件包含：p型電晶體和n型電晶體。p型電晶體包含：第一通道區域、在第一通道區域上的第一閘極介電層、在第一閘極介電層上的含鎢功函數調控層、在含鎢功函數調控層上的第一填充層。n型電晶體包含：第二通道區域、在第二通道區域上的第二閘極介電層、在第二閘極介電層上的不含鎢功函數調控層、在不含鎢功函數調控層上的第二填充層。

Description

電晶體閘極結構及其形成方法
無
半導體元件被用於各種電子應用中（例如，個人電腦、手機、數位相機和其他電子元件）。通常透過以下方式製造半導體元件：依次在半導體基材上沉積絕緣層或介電層、導電層和半導體層的材料，並使用微影圖案化各種材料層以在其上形成電路組件和元件。
半導體工業透過不斷地減小最小特徵尺寸來繼續提高各種電子元件（例如，電晶體、二極體、電阻器、電容器等）的積體密度，這允許將更多的元件整合到給定的區域中。然而，隨著最小特徵尺寸的減小，出現了應解決的其他問題。
無
以下公開提供了用於實現本公開之不同特徵的許多不同的實施例或示例。以下描述元件和配置的特定示例以簡化本公開。當然，這些僅是示例，並不旨在進行限制。例如，在下面的描述中，在第二特徵之上或上方形成第一特徵可以包括第一特徵和第二特徵以直接接觸形成的實施例，並且還可以包括在第一特徵和第二特徵之間形成附加的特徵，使得第一特徵和第二特徵可以不直接接觸的實施例。另外，本公開可以在各個示例中重複參考數字和/或文字。此重複是出於簡單和清楚的目的，並且其本身並不指示所討論的各種實施例和/或配置之間的關係。
更甚者，空間相對的詞彙（例如，「低於」、「下方」、「之下」、「上方」、「之上」等相關詞彙）於此用以簡單描述如圖所示之元件或特徵與另一元件或特徵的關係。在使用或操作時，除了圖中所繪示的轉向之外，這些空間相對的詞彙涵蓋元件的不同轉向。再者，這些元件可旋轉（旋轉90度或其他角度），且在此使用之空間相對的描述語可作對應的解讀。
根據各種實施例，用於p型元件的閘極結構包含由含鎢功函數材料（work function material, WFM）形成的功函數調控層。例如，含鎢的含鎢功函數材料可以是純鎢（例如，不含氟的鎢）、氮化鎢、碳化鎢、碳氮化鎢等，其可以透過幾種沉積製程之一來沉積。鎢適​​合於調控p型元件的功函數。有利地，具有由含鎢功函數材料形成的功函數調控層之p型元件的電阻低於具有由包含其他金屬（例如，鉭）的功函數材料形成的功函數調控層之p型元件的電阻。因此，可以改善元件性能。
在特定的上下文中描述了包含奈米場效應電晶體的晶片的實施例。然而，其他實施例可應用包含其他類型的電晶體（例如，鰭式場效應電晶體（fin field effect transistors, FinFETs）、平面電晶體等）的晶片以代替奈米場效應電晶體或與奈米場效應電晶體結合。
第1圖繪示根據部分實施例之奈米場效應電晶體（例如，奈米線場效應電晶體、奈米片場效應電晶體等）的示例。第1圖是一個三維視圖，為清晰起見，省略了奈米場效應電晶體的部分特徵。奈米場效應電晶體可以是奈米片場效應電晶體（nanosheet field-effect transistors, NSFETs）、奈米線場效應電晶體（nanowire field-effect transistors, NWFETs）、閘極全環場效應電晶體（gate-all-around field-effect transistors, GAAFETs）等。
奈米場效應電晶體在基材50（例如，半導體基材）上的鰭片62上包含奈米結構66（例如，奈米片、奈米線等），其中奈米結構66作為奈米場效應電晶體的通道區域。奈米結構66可以包含p型奈米結構、n型奈米結構或其組合。隔離區域70（例如，淺溝槽隔離（shallow trench isolation, STI）區域）設置在相鄰的鰭片62之間，其中鰭片62可在相鄰的隔離區域70上方和之間突出。儘管在本公開中將隔離區域70描述/繪示為與基材50分離，然而，如本公開所用，術語「基材」可以指代單獨的半導體基材或半導體基材與隔離區域的組合。另外，儘管將鰭片62的底部繪示成與基材50為單一的、連續的材料，然而鰭片62和/或基材50的底部可以包含單一材料或多種材料。在本公開中，鰭片62指的是在相鄰的隔離區域70上方和之間延伸的部分。
閘極介電質122在鰭片62的頂表面上方並且沿著奈米結構66的頂表面、側壁和底表面。閘極124在閘極介電質122之上。磊晶源極/汲極區域98設置於在閘極介電質122和閘極124相對側的鰭片62上。可以在各個鰭片62之間共享磊晶源極/汲極區域98。例如，可以使相鄰的磊晶源極/汲極區域98電連接（例如，透過磊晶生長將磊晶源極/汲極區域98結合，或者透過使磊晶源極/汲極區域98與相同的源極/汲極接觸耦合）。
第1圖進一步繪示在後面的圖示中使用的參考橫截面。橫截面A-A'沿著閘極124的縱軸並且其方向在例如垂直於奈米場效應電晶體的磊晶源極/汲極區域98之間的電流流動方向上。橫截面B-B'沿著鰭片62的縱軸並且其方向在例如奈米場效應電晶體的磊晶源極/汲極區域98之間的電流流動的方向上。橫截面C-C'平行於橫截面A-A'，並延伸穿過奈米場效應電晶體的磊晶源極/汲極區域98。為了清楚起見，後續附圖參考這些參考橫截面。
本公開之部分實施例是在使用後閘極製程形成的奈米場效應電晶體的背景下討論的。在其他實施例中，可以使用先閘極製程。此外，部分實施例考慮了在平面元件（例如，平面場效應電晶體）或鰭式場效應電晶體中使用的方面。例如，鰭式場效應電晶體可以在基材上包含鰭片，這些鰭片作為鰭式場效應電晶體的通道區域。類似地，平面場效應電晶體可以包含基材，此基材的部分作為平面場效應電晶體的通道區域。
第2圖至第20B圖是根據部分實施例之製造奈米場效應電晶體的中間階段的視圖。第2圖、第3圖、第4圖、第5圖和第6圖是三維圖，其繪示與第1圖類似的三維圖。第7A圖、第8A圖、第9A圖、第10A圖、第11A圖、第12A圖、第13A圖、第14A圖、第15A圖、第16A圖、第17A圖、第18A圖、第19A圖和第20A圖繪示第1圖中示出之參考橫截面A-A'。第7B圖、第8B圖、第9B圖、第10B圖、第11B圖、第12B圖、第13B圖、第14B圖、第15B圖、第16B圖、第17B圖、第18B圖、第19B圖和第20B圖繪示第1圖中示出之參考橫截面B-B'。第9C圖和第9D圖繪示第1圖中示出之參考橫截面C-C'。
在第2圖中，提供了用於形成奈米場效應電晶體的基材50。基材50可以是半導體基材（例如，體半導體、絕緣體上半導體（semiconductor-on-insulator, SOI）基材等），其可以被摻雜（例如，以p型或n型雜質摻雜）或未摻雜。基材50可以是晶片（例如，矽晶片）。通常，絕緣體上半導體基材是在絕緣體層上形成的半導體材料層。絕緣體層可以是例如埋入氧化物（buried oxide, BOX）層、氧化矽層等。絕緣層設置在通常為矽或玻璃基材的基材上。亦可以使用其他基材（例如，多層或梯度基材）。在部分實施例中，基材50的半導體材料可以包含矽；鍺；化合物半導體（包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦）；合金半導體（包含矽鍺、磷化鎵砷、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦和/或磷砷化鎵銦）；它們的組合；或類似的物質。
基材50具有n型區域50N和p型區域50P。n型區域50N可以用於形成n型元件（例如，N型金氧半導體電晶體（例如，n型奈米場效應電晶體）），而p型區域50P可以用於形成p型元件（例如，P 型金氧半導體電晶體（例如，p型奈米場效應電晶體））。n型區域50N可以與p型區域50P物理上分離（未單繪獨示出），並且可以在n型區域50N和p型區域50P之間設置任何數量的元件特徵（例如，其他的主動元件、摻雜區域和隔離結構等）。儘管只繪示一個n型區域50N和一個p型區域50P，然而可以提供任何數量的n型區域50N和p型區域50P。
基材50可以被輕摻雜有p型或n型雜質。可以在基材50的上部上執行抗穿隧（anti-punch-through implant, APT）佈植，以形成抗穿隧佈植區域。在抗穿隧佈植期間，可以將雜質佈植到基材50中。雜質的導電類型可以與隨後將在n型區域50N和p型區域50P中的每一個中形成的源極/汲極區域的導電類型相反。抗穿隧佈植區域可以在奈米場效應電晶體中的源極/汲極區域下方延伸。抗穿隧佈植區域可以用於減少從源極/汲極區域到基材50的漏電。在部分實施例中，抗穿隧佈植區域中的摻雜濃度可以在大約10 18公分 -3至大約10 19公分 -3的範圍內。
多層堆疊52形成在基材50上方。多層堆疊52包含交替的第一半導體層54和第二半導體層56。第一半導體層54由第一半導體材料形成，而第二半導體層56由第二半導體材料形成。可以從基材50的候選半導體材料中選擇各自的半導體材料。在所示的實施例中，多層堆疊52包含三層第一半導體層54和三層第二半導體層56。應理解，多層堆疊52可以包含任意數量的第一半導體層54和第二半導體層56。
在所示的實施例中，並且如隨後將更詳細地描述的，將去除第一半導體層54並且將第二半導體層56圖案化以在n型區域50N中和p型區域50P兩者中形成用於奈米場效應電晶體的通道區域。第一半導體層54是犧牲層（或虛設層），將在隨後的製程中將其去除以暴露第二半導體層56的頂表面和底表面。第一半導體層54的第一半導體材料具有比第二半導體層56（例如，矽鍺）的蝕刻高的蝕刻選擇性。第二半導體層56的第二半導體材料是適用於n型和p型元件的材料（例如，矽）。
在另一實施例（未單繪獨示出）中，將第一半導體層54圖案化以在一個區域（例如，p型區域50P）中形成用於奈米場效應電晶體的通道區域，並且將第二半導體層56圖案化以在另一個區域（例如，n型區域50N）中形成用於奈米場效應電晶體的通道區域。第一半導體層54的第一半導體材料可以是適合於p型元件的材料（例如，矽鍺（例如，Si xGe 1-x，其中x可以在0至1的範圍內）、純鍺、III-V族化合物半導體、II-VI族化合物半導體等）。第二半導體層56的第二半導體材料可以是適合於n型元件的材料（例如，矽、碳化矽、III-V族化合物半導體、II-VI族化合物半導體等）。第一半導體材料和第二半導體材料可以相對於彼此具有高的蝕刻選擇性，從而可以在不去除n型區域50N中的第二半導體層56的情況下去除第一半導體層54，並且可以在不去除p型區域50P中的第一半導體層54的情況下去除第二半導體層56。
多層堆疊52中的每一層可以透過諸如氣相磊晶（vapor phase epitaxy, VPE）或分子束磊晶（molecular beam epitaxy, MBE）之類的製程生長，並透過諸如化學氣相沉積（chemical vapor deposition, CVD）或原子層沉積（atomic layer deposition, ALD）等的製程沉積。每個層可具有薄的厚度（例如，在約5奈米（nm）至約30奈米範圍內的厚度）。在部分實施例中，一些層（例如，第二半導體層56）形成為比其他層（例如，第一半導體層54）更薄。例如，在第一半導體層54是犧牲層（或虛設層）並且第二半導體層56被圖案化以在n型區域50N和p型區域50P兩者中形成用於奈米場效應電晶體的通道區域的實施例中，第一半導體層54可具有第一厚度，而第二半導體層56可具有第二厚度，其中第二厚度比第一厚度薄約30%至約60%。將第二半導體層56形成為較薄的厚度允許以較大的密度形成通道區域。
在第3圖中，在基材50和多層堆疊52中圖案化溝槽，以形成鰭片62、第一奈米結構64和第二奈米結構66。鰭片62是在基材50中圖案化的半導體條。第一奈米結構64和第二奈米結構66分別包含第一半導體層54和第二半導體層56的其餘部分。可以透過任何可接受的蝕刻製程（例如，反應性離子蝕刻（reactive ion etch, RIE）、中性束蝕刻（neutral beam etch, NBE）等或其組合）來圖案化溝槽。蝕刻可以是各向異性的。
可以透過任何合適的方法來圖案化鰭片62和奈米結構64、66。例如，可以使用一種或多種微影製程來圖案化鰭片62和奈米結構64、66，所述微影製程包含雙圖案化或多圖案化製程。通常，雙圖案化或多圖案化製程將微影和自對準製程相結合，從而允許創建具有例如間距小於使用單次、直接微影製程可獲得的間距的圖案。例如，在一個實施例中，在基材上方形成犧牲層並使用微影製程將其圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。然後去除犧牲層，接著可以將剩餘的間隔物作為遮罩以圖案化鰭片62和奈米結構64、66。在部分實施例中，遮罩（或其他層）可以保留在奈米結構64、66上。
鰭片62和奈米結構64、66可各自具有在約8奈米至約40奈米範圍內的寬度。在所示的實施例中，鰭片62和奈米結構64、66在n型區域50N和p型區域50P中具有實質上相等的寬度。在另一實施例中，在一個區域（例如，n型區域50N）中的鰭片62和奈米結構64、66比在另一區域（例如，p型區域50P）中的鰭片62和奈米結構64、66更寬或更窄。
在第4圖中，在基材50上方並在相鄰的鰭片62之間形成淺溝槽隔離區域70。將淺溝槽隔離區域70配為置圍繞至少一部分的鰭片62，使得至少一部分的奈米結構64、66從相鄰的淺溝槽隔離區域70之間突出。在所示的實施例中，淺溝槽隔離區域70的頂表面與鰭片62的頂表面共平面（在製程變化內）。在部分實施例中，淺溝槽隔離區域70的頂表面在鰭片62的頂表面的上方或下方。淺溝槽隔離區域70將相鄰元件的特徵分開。
淺溝槽隔離區域70可以透過任何合適的方法形成。例如，可以在基材50和奈米結構64、66上以及相鄰的鰭片62之間形成絕緣材料。絕緣材料可以是氧化物（例如，氧化矽）、氮化物（例如，氮化矽）等或其組合，其可以透過化學氣相沉積製程（例如，高密度電漿化學氣相沉積（high density plasma-chemical vapor deposition, HDP-CVD）、可流動化學氣相沉積（flowable chemical vapor deposition, FCVD）等或其組合）形成。可以使用透過任何可接受的方法形成的其他絕緣材料。在部分實施例中，絕緣材料是透過可流動化學氣相沉積形成的氧化矽。一旦形成絕緣材料，就可以執行退火製程。在一個實施例中，形成絕緣材料，使得過量的絕緣材料覆蓋奈米結構64、66。儘管將每個淺溝槽隔離區域70都繪示為單層，然而在部分實施例中可以利用多層。例如，在部分實施例中，可以先沿著基材50、鰭片62和奈米結構64、66的表面形成襯墊（未單繪獨示出）。之後，可以在襯墊上形成諸如前述的填充材料。
然後，對絕緣材料執行去除製程，以去除奈米結構64、66上的多餘絕緣材料。在部分實施例中，可使用平坦化製程（例如，化學機械平坦化（chemical mechanical polish, CMP）、回蝕刻製程、其組合等）。在遮罩保留在奈米結構64、66上的實施例中，平坦化製程可以暴露遮罩或去除遮罩。在平坦化製程之後，絕緣材料和遮罩（如果存在）或奈米結構64、66的頂表面是共平面的（在製程變化內）。因此，遮罩（如果存在的話）或奈米結構64、66的頂表面透過絕緣材料被暴露。在所示的實施例中，沒有遮罩保留在奈米結構64、66上。然後使絕緣材料凹陷以形成淺溝槽隔離區域70。使絕緣材料凹陷以使得奈米結構64、66的至少一部分從絕緣材料之相鄰的部分之間突出。此外，淺溝槽隔離區域70的頂表面可以具有如圖所示的平坦表面、凸表面、凹表面（例如，凹陷（dishing））或它們的組合。淺溝槽隔離區域70的頂表面可以透過適當的蝕刻形成為平坦的、凸的和/或凹的。可以使用任何可接受的蝕刻製程來使絕緣材料凹陷（例如，對絕緣材料的材料具有選擇性的蝕刻製程（例如，以比蝕刻鰭片62和奈米結構64、66的材料更快的速率選擇性地蝕刻淺溝槽隔離區域70的絕緣材料））。例如，可以使用稀氫氟酸（dHF）進行氧化物去除。
先前描述的製程僅僅是如何形成鰭片62和奈米結構64、66的一個示例。在部分實施例中，可以使用遮罩和磊晶生長製程來形成鰭片62和/或奈米結構64、66。例如，可以在基材50的頂表面上方形成介電層，並且可以形成蝕刻穿過此介電層的溝槽以暴露出下面的基材50。可以在此溝槽中磊晶生長磊晶結構，並且可以凹陷此介電層，以使得磊晶結構從介電層突出以形成鰭片62和/或奈米結構64、66。磊晶結構可以包含前述之交替的半導體材料（例如，第一半導體材料和第二半導體材料）。在磊晶生長磊晶結構的部分實施例中，磊晶生長的材料可以在生長期間被原位摻雜，儘管可以一起使用原位和佈植摻雜，然而這將會消除之前和/或隨後的佈植。
此外，可以在奈米結構64、66、鰭片62和/或基材50中形成適當的井（未單繪獨示出）。這些井的導電類型可以與隨後將在n型區域50N和p型區域50P中的每一個中形成之源極/汲極區域的導電類型相反。在部分實施例中，在n型區域50N中形成p型井，並且在p型區域50P中形成n型井。在部分實施例中，在n型區域50N和p型區域50P兩者中形成p型井或n型井。
在具有不同井類型的實施例中，可以使用遮罩（例如，光阻）（未單繪獨示出）來實現用於n型區域50N和p型區域50P之不同的佈植步驟。例如，可以在n型區域50N中的鰭片62、奈米結構64、66和淺溝槽隔離區域70上方形成光阻。圖案化光阻以暴露p型區域50P。可以透過使用旋塗技術來形成光阻，並且可以使用可接受的微影技術來將其圖案化。一旦圖案化光阻，就在p型區域50P中執行n型雜質佈植，並且光阻可以作為遮罩以實質上防止將n型雜質佈植到n型區域50N中。n型雜質可以是以大約10 13公分 -3至大約10 14公分 -3範圍內的濃度佈植到此區域中的磷、砷、銻等。在佈植之後，可以將光阻去除（例如，透過任何可接受的灰化製程）。
在佈植p型區域50P之後或之前，在p型區域50P中的鰭片62、奈米結構64、66和淺溝槽隔離區域70上方形成遮罩（例如，光阻）（未單繪獨示出）。圖案化光阻以暴露n型區域50N。可以透過使用旋塗技術來形成光阻，並且可以使用可接受的微影技術來對光阻進行圖案化。一旦圖案化光阻，就可以在n型區域50N中進行p型雜質佈植，並且光阻可以作為遮罩以實質上防止p型雜質被佈植到p型區域50P中。p型雜質可以是以大約10 13公分 -3至大約10 14公分 -3範圍內的濃度佈植到此區域中的硼、氟化硼、銦等。在佈植之後，可以將光阻去除（例如，透過任何可接受的灰化製程）。
在n型區域50N和p型區域50P的佈植之後，可以執行退火以修復佈植損傷並激活佈植的p型和/或n型雜質。在磊晶生長用於鰭片62和/或奈米結構64、66的磊晶結構的部分實施例中，可以在生長期間原位摻雜生長的材料，儘管可以一起使用原位和佈植摻雜，然而這會消除佈植。
在第5圖中，在鰭片62和奈米結構64、66上形成虛設介電層72。虛設介電層72可以由介電質材料（例如，氧化矽、氮化矽，其組合或它們）形成，並可以根據可接受的技術沉積或熱生長。在虛設介電層72上方形成虛設閘極層74，並且在虛設閘極層74上方形成遮罩層76。可以在虛設介電層72上方沉積虛設閘極層74，然後將其平坦化（例如，透過化學機械平坦化）。遮罩層76可以沉積在虛設閘極層74上。虛設閘極層74可以由導電或非導電材料形成（例如，非晶矽、多晶矽（polysilicon）、多晶矽鍺（poly-SiGe）、金屬、金屬氮化物、金屬矽化物、金屬氧化物等），其可以透過物理氣相沉積、化學氣相沉積等來沉積。虛設閘極層74可以由對絕緣材料（例如，淺溝槽隔離區域70和/或虛設介電層72）具有高蝕刻選擇性的材料形成。遮罩層76可以由介電材料形成（例如，氮化矽、氮氧化矽等）。在此示例中，形成橫跨n型區域50N和p型區域50P的單個虛設閘極層74和單個遮罩層76。在所示的實施例中，虛設介電層72覆蓋鰭片62、奈米結構64、66和淺溝槽隔離區域70，使得虛設介電層72在淺溝槽隔離區域70上方並且在虛設閘極層74和淺溝槽隔離區域70之間延伸。在另一個實施例中，虛設介電層72僅覆蓋鰭片62和奈米結構64、66。
在第6圖中，使用可接受的微影和蝕刻技術對遮罩層76進行圖案化以形成遮罩86。然後，透過任何可接受的蝕刻技術將遮罩86的圖案轉移到虛設閘極層74以形成虛設閘極84。遮罩86的圖案可以可選地透過任何可接受的蝕刻技術進一步轉移到虛設介電層72以形成虛設介電質82。虛設閘極84覆蓋將在隨後的製程中暴露以形成通道區域之部分的奈米結構64、66。具體地，虛設閘極84沿著將被圖案化以形成通道區域68之部分的奈米結構66延伸。遮罩86的圖案可用於物理上分離相鄰的虛設閘極84。虛設閘極84的長度方向可實質上垂直於（在製程變化之內）鰭片62的長度方向。可以在圖案化之後選擇性地去除（例如，透過任何可接受的蝕刻技術）遮罩86。
第7A圖至第20B圖繪示實施例元件在製造中的各種附加步驟。第7A圖至第13B圖和第18A圖至第20B圖繪示n型區域50N和p型區域50P中的任一個中的特徵。例如，所繪示的結構可以適用於n型區域50N和p型區域50P兩者。在每個附圖的正文中描述了n型區域50N和p型區域50P在結構上的差異（如果有的話）。第14A圖至第16B圖繪示p型區域50P中的特徵。第17A圖至第17B圖繪示n型區域50N中的特徵。
在第7A圖和第7B圖中，閘極間隔物90形成在奈米結構64、66上方，在遮罩86（如果存在）、虛設閘極84和虛設介電質82的暴露側壁上。閘極間隔物90可以是透過保形地沉積一種或多種介電材料並隨後蝕刻介電材料而形成。可接受的介電材料可以包含氧化矽、氮化矽、氮氧化矽、碳氮氧化矽等，其可以透過諸如化學氣相沉積、電漿增強化學氣相沉積、原子層沉積、電漿增強原子層沉積等的保形沉積製程形成。可以使用透過任何可接受的方法形成的其他絕緣材料。在所示的實施例中，每個閘極間隔物90都包含多層（例如，第一間隔物層90A和第二間隔物層90B）。在部分實施例中，第一間隔物層90A和第二間隔物層90B由碳氮氧化矽（例如，SiO xN yC 1-x-y，其中x和y在0至1的範圍內）形成，其中第一間隔物層90A由與第二間隔物層90B相似或不同的碳氮氧化矽組成。可以執行任何可接受的蝕刻製程（例如，乾式蝕刻、濕式蝕刻等或其組合）以圖案化介電材料。蝕刻可以是各向異性的。在被蝕刻後，介電材料具有留在虛設閘極84的側壁上的部分（從而形成閘極間隔物90）。如隨後將更詳細描述的，在被蝕刻後，一種或多種介電材料還可具有留在鰭片62和/或奈米結構64、66的側壁上的部分（因此形成鰭片間隔物92，參見第9C圖和第9D圖）。在蝕刻之後，鰭片間隔物92和/或閘極間隔物90可以具有筆直的側壁（如圖所示）或可以具有彎曲的側壁（未單繪獨示出）。
此外，可以執行佈植以形成輕摻雜的源極/汲極（lightly doped source/drain, LDD）區域（未單繪獨示出）。在具有不同元件類型的實施例中，類似於先前描述之用於井的佈植，可以在n型區域50N上方形成遮罩（未單繪獨示出）（例如，光阻），同時暴露p型區域50P，並且可以將適當類型（例如，p型）的雜質佈植到暴露在p型區域50P中的鰭片62和/或奈米結構64、66中。然後可以去除遮罩。隨後，可以在暴露n型區域50N的同時在p型區域50P上方形成遮罩（例如，光阻）（未單繪獨示出），並且可以將適當類型的雜質（例如，n型）佈植到暴露在n型區域50N中的鰭片62和/或奈米結構64、66中。然後可以去除遮罩。n型雜質可以是前述的任何n型雜質，並且p型雜質可以是前述的任何p型雜質。在佈植期間，通道區域68保持被虛設閘極84覆蓋，使得通道區域68保持實質上沒有被雜質佈植，以形成輕摻雜的源極/汲極區域。輕摻雜的源極/汲極區域的雜質濃度可以在約10 15公分 -3至約10 19公分 -3的範圍內。退火可用於修復佈植損壞並激活佈植的雜質。
應理解，先前的公開內容大體上描述了形成間隔物和輕摻雜的源極/汲極區域的製程。可以使用其他製程和順序。例如，可以利用更少或更多的間隔物，可以利用不同的步驟順序，可以形成和去除另外的間隔物等。此外，可以使用不同的結構和步驟來形成n型元件和p型元件。
在第8A圖和第8B圖中，源極/汲極凹槽94形成在奈米結構64、66中。在所示的實施例中，源極/汲極凹槽94延伸穿過奈米結構64、66並進入鰭片62。源極/汲極凹槽94也可以延伸到基材50中。在不同的實施例中，源極/汲極凹槽94可以延伸到基材50的頂表面，而無需蝕刻基材50；可以蝕刻鰭片62，使得源極/汲極凹槽94的底表面設置在淺溝槽隔離區域70的頂表面下方；或類似的步驟。可以透過使用各向異性蝕刻製程（例如，反應性離子蝕刻、中性束蝕刻等）來蝕刻奈米結構64、66以形成源極/汲極凹槽94。在用於形成源極/汲極凹槽94的蝕刻製程期間，閘極間隔物90和虛設閘極84共同地遮蔽部分的鰭片62和/或奈米結構64、66。可使用單次蝕刻製程來蝕刻每個奈米結構64、66或可使用多次蝕刻製程來蝕刻奈米結構64、66。在源極/汲極凹槽94達到期望的深度之後，可以使用定時蝕刻製程來停止對源極/汲極凹槽94的蝕刻。
可選地，內部間隔物96形成在第一奈米結構64之其餘部分的側壁上（例如，由源極/汲極凹槽94暴露的那些側壁）。如隨後將更詳細描述的，源極/汲極區域隨後將形成在源極/汲極凹槽94中，而第一奈米結構64隨後將被相應的閘極結構替換。內部間隔物96作為隨後形成的源極/汲極區域與隨後形成的閘極結構之間的隔離特徵。此外，內部間隔物96可以在隨後的蝕刻製程（例如，在隨後去除第一奈米結構64的蝕刻製程）中實質上防止對隨後形成的源極/汲極區域的損壞。
作為形成內部間隔物96的示例，源極/汲極凹槽94可以橫向地擴展。具體地，可以使被源極/汲極凹槽94暴露的第一奈米結構64之部分的側壁凹陷。儘管將第一奈米結構64的側壁繪示為筆直的，但是這些側壁也可以是凹的或凸的。側壁可以透過任何可接受的蝕刻製程而凹陷（例如，對第一奈米結構64的材料具有選擇性的蝕刻製程（例如，以比蝕刻第二奈米結構66的材料更快的速率選擇性地蝕刻第一奈米結構64的材料））。蝕刻可以是各向同性的。例如，當第二奈米結構66由矽形成並且第一奈米結構64由矽鍺形成時，蝕刻製程可以是使用四甲基氫氧化銨（tetramethylammonium, TMAH）、氫氧化銨（NH 4OH）等的濕式蝕刻。在另一個實施例中，蝕刻製程可以是使用氟基氣體（例如，氟化氫（HF）氣體）的乾式蝕刻。在部分實施例中，可以連續地執行相同的蝕刻製程以形成源極/汲極凹槽94並使第一奈米結構64的側壁凹陷。然後可以透過共形地形成絕緣材料並隨後蝕刻絕緣體材料來形成內部間隔物96。絕緣材料可以是氮化矽或氮氧化矽，然而亦可以使用任何合適的材料（例如，介電常數值（k）小於約3.5的低介電常數（low-k）材料）。可以透過保形沉積製程（例如，原子層沉積、化學氣相沉積等）來沉積絕緣材料。絕緣材料的蝕刻可以是各向異性的。例如，蝕刻製程可以是乾式蝕刻（例如，反應性離子蝕刻、中性束蝕刻等）。儘管將內部間隔物96的外側壁繪示為相對於閘極間隔物90的側壁齊平，然而內部間隔物96的外側壁可以延伸超出閘極間隔物90的側壁或從閘極間隔物90的側壁凹陷。因此，內部間隔物96可以部分地填充、完全地填充或過度地填充側壁凹槽。此外，儘管將內部間隔物96的側壁繪示為是筆直的，但是內部間隔物96的側壁可以是凹的或凸的。
在第9A圖和第9B圖中，在源極/汲極凹槽94中形成磊晶源極/汲極區域98。在源極/汲極凹槽94中形成磊晶源極/汲極區域98，使得每個虛設閘極84（以及相應的通道區域68）設置在磊晶源極/汲極區域98的各個相鄰對之間。在部分實施例中，閘極間隔物90和內部間隔物96用於將磊晶源極/汲極區域98分別與虛設閘極84和第一奈米結構64分開適當的橫向距離，使得磊晶源極/汲極區域98不會與隨後形成之奈米場效應電晶體的閘極短路。可以選擇磊晶源極/汲極區域98的材料以在各個通道區域68中施加應力，從而改善性能。
可以透過遮蔽p型區域50P來形成n型區域50N中的磊晶源極/汲極區域98。然後，在n型區域50N中的源極/汲極凹槽94中磊晶生長n型區域50N中的磊晶源極/汲極區域98。磊晶源極/汲極區域98可以包含適合於n型元件之任何可接受的材料。例如，n型區域50N中的磊晶源極/汲極區域98可以包含在通道區域68上施加拉伸應變的材料（例如，矽、碳化矽、摻雜磷的碳化矽、磷化矽等）。n型區域50N中的磊晶源極/汲極區域98可以被稱為「n型源極/汲極區域」。n型區域50N中的磊晶源極/汲極區域98可以具有從鰭片62和奈米結構64、66的相應表面凸起的表面，並且可以具有晶面（facet）。
可以透過掩蔽n型區域50N來形成p型區域50P中的磊晶源極/汲極區域98。然後，在p型區域50P中的源極/汲極凹槽94中磊晶生長p型區域50P中的磊晶源極/汲極區域98。磊晶源極/汲極區域98可以包含適合於p型元件之任何可接受的材料。例如，p型區域50P中的磊晶源極/汲極區域98可以包含在通道區域68上施加壓縮應變的材料（例如，矽鍺、摻雜硼的矽鍺、鍺、鍺錫等）。p型區域50P中的磊晶源極/汲極區域98可以被稱為「p型源極/汲極區域」。p型區域50P中的磊晶源極/汲極區域98可以具有從鰭片62和奈米結構64、66的相應表面凸起的表面，並且可以具有晶面。
磊晶源極/汲極區域98、奈米結構64、66和/或鰭片62可以被佈植雜質以形成源極/汲極區域，類似於先前描述之形成輕摻雜的源極/汲極區域，然後進行退火的製程。源極/汲極區域的雜質濃度可以在大約10 19公分 -3至大約10 21公分 -3的範圍內。用於源極/汲極區域的n型和/或p型雜質可以是先前描述的任何雜質。在部分實施例中，磊晶源極/汲極區域98可以在生長期間被原位摻雜。
作為用於形成磊晶源極/汲極區域98的磊晶製程的結果，磊晶源極/汲極區域的上表面具有晶面，這些晶面橫向地延伸超過鰭片62和奈米結構64、66的側壁。在部分實施例中，這些晶面導致相鄰的磊晶源極/汲極區域98合併（如第9C圖所示）。在部分實施例中，如第9D圖所示，在磊晶製程完成之後，相鄰的磊晶源極/汲極區域98保持分離。在所示的實施例中，調整用於形成閘極間隔物90的間隔物蝕刻，以在鰭片62和/或奈米結構64、66的側壁上也形成鰭片間隔物92。形成鰭片間隔物92使其覆蓋在淺溝槽隔離區域70上方延伸的鰭片62和/或奈米結構64、66之部分的側壁，從而阻止了磊晶生長。在另一個實施例中，調整用於形成閘極間隔物90的間隔物蝕刻，以不形成鰭片間隔物，從而允許磊晶源極/汲極區域98延伸到淺溝槽隔離區域70的表面。
磊晶源極/汲極區域98可以包含一個或複數個半導體材料層。例如，磊晶源極/汲極區域98可各自包含襯墊層98A、主層98B和完成層98C（或更一般地說法，第一半導體材料層、第二半導體材料層和第三半導體材料層）。磊晶源極/汲極區域98可以使用任意數量的半導體材料層。襯墊層98A、主層98B和完成層98C中的每一個可以由不同的半導體材料形成並且可以摻雜有不同的雜質濃度。在部分實施例中，襯墊層98A可以具有比主層98B更低的雜質濃度，並且完成層98C可以具有比襯墊層98A更高的雜質濃度並且具有比主層98B更低的雜質濃度。在磊晶源極/汲極區域98包含三個半導體材料層的實施例中，可以在源極/汲極凹槽94中生長襯墊層98A，可以在襯墊層98A上生長主層98B，並且可以在主層98B上生長完成層98C。
在第10A圖至第10B圖中，第一層間介電質（first inter-layer dielectric, ILD）104沉積在磊晶源極/汲極區域98、閘極間隔物90、遮罩86（如果存在）或虛設閘極84上方。層間介電質104可以由介電質材料形成，此介電質材料可以透過任何合適的方法（例如，化學氣相沉積、電漿增強化學氣相沉積、可流動化學氣相沉積等）來沉積。可接受的介電材料可包含磷矽酸鹽玻璃（phospho-silicate glass, PSG）、硼矽酸鹽玻璃（boro-silicate glass, BSG）、摻硼磷矽酸鹽玻璃（boron-doped phospho-silicate glass, BPSG）、未摻雜的矽酸鹽玻璃（undoped silicate glass, USG）等。可以使用透過任何可接受的方法形成的其他絕緣材料。
在部分實施例中，在第一層間介電質104與磊晶源極/汲極區域98、閘極間隔物90、以及遮罩86（如果存在）或虛設閘極84之間形成接觸蝕刻停止層（contact etch stop layer, CESL）102。接觸蝕刻停止層102可以由介電材料形成（例如，氮化矽、氧化矽、氮氧化矽等），其具有比第一層間介電質104的蝕刻高的蝕刻選擇性。接觸蝕刻停止層102可由任何合適的方法（例如，化學氣相沉積、原子層沉積等）形成。
在第11A圖至第11B圖中，執行去除製程以使第一層間介電質104的頂表面與遮罩86的頂表面（如果有）或虛設閘極84的頂表面齊平。在部分實施例中，可執行平坦化製程（例如，化學機械平坦化、回蝕製程、其組合等）。平坦化製程還可以去除虛設閘極84上的遮罩86以及沿著遮罩86的側壁之部分的閘極間隔物90。在平坦化製程之後，閘極間隔物90、第一層間介電質104、接觸蝕刻停止層102和遮罩86（如果存在的話）或虛設閘極84是共平面的（在製程變化之內）。因此，遮罩86（如果存在的話）或虛設閘極84的頂表面通過第一層間介電質104被暴露。在所示的實施例中，保留遮罩86，並且平坦化製程使第一層間介電質104的頂表面與遮罩86的頂表面齊平。
在第12A圖至第12B圖中，在蝕刻製程中去除了遮罩86（如果存在）和虛設閘極84，從而形成了凹槽106。凹槽106中之部分的虛設介電質82也被去除。在部分實施例中，透過各向異性乾式蝕刻製程去除虛設閘極84。例如，蝕刻製程可以包含使用反應氣體的乾式蝕刻製程，此乾式蝕刻製程以比蝕刻第一層間介電質104或閘極間隔物90更快的速率選擇性地蝕刻虛設閘極84。在去除期間，當蝕刻虛設閘極84時，虛設介電質82可以作為蝕刻停止層。然後去除虛設介電質82。每個凹槽106暴露一部分的通道區域68和/或在一部分的通道區域68之上。第二奈米結構66之作為通道區域68的部分設置在磊晶源極/汲極區域98的相鄰對之間。
然後，去除第一奈米結構64的剩餘部分以擴大凹槽106，使得在第二奈米結構66之間的區域50I中形成開口108。可以透過任何可接受的蝕刻去除第一奈米結構64的剩餘部分，此蝕刻以比蝕刻第二奈米結構66的材料更快的速率選擇性地刻蝕第一奈米結構64的材料。蝕刻可以是各向同性的。例如，當第一奈米結構64由矽鍺形成並且第二奈米結構66由矽形成時，蝕刻製程可以是使用氫氧化四甲基銨（TMAH）、氫氧化銨（NH 4OH）等的濕式蝕刻。在部分實施例中，執行修整製程（未單繪獨示出）以減小第二奈米結構66之暴露部分的厚度。如第14A圖至第16B圖（隨後更詳細地描述）中更清楚地繪示的，第二奈米結構66的剩餘部分可以具有圓角。
在第13A圖至第13B圖中，在凹槽106中形成閘極介電層112。在閘極介電層112上形成閘極層114。閘極介電層112和閘極層114是作為替換閘極的層，並且每個均圍繞第二奈米結構66的所有（例如，四個）側面。
閘極介電層112形成在鰭片62的側壁和/或頂表面上；形成在第二奈米結構66的頂表面、側壁和底表面上；並形成在閘極間隔物90的側壁上。閘極介電層112也可以形成在第一層間介電質104和閘極間隔物90的頂表面上。閘極介電層112包含氧化物（例如，氧化矽或金屬氧化物）、矽化物（例如，金屬矽酸鹽）、其組合或其多層等。閘極介電層112可以包含具有大於約7.0的介電常數值的介電質材料（例如，鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛及其組合的金屬氧化物或矽酸鹽）。儘管在第13A圖至第13B圖中繪示單層的閘極介電層112，但是如隨後將更詳細地描述的，閘極介電層112可以包含任意數量的界面層和任意數量的主層。
閘極層114可以包含含金屬的材料（例如，氮化鈦、氧化鈦、鎢、鈷、釕、鋁、其組合或多層等）。儘管在第13A圖至第13B圖中繪示單層的閘極層114，但是如隨後將更詳細地描述的，閘極層114可以包含任意數量的功函數調控層、任意數量的阻擋層、任意數量的膠層和填充材料。
在n型區域50N和p型區域50P中之閘極介電層112的形成可以同時發生，使得每個區域中的閘極介電層112由相同的材料形成，並且閘極層114的形成可以同時發生，使得每個區域中的閘極層114由相同的材料形成。在部分實施例中，每個區域中的閘極介電層112可以透過不同的製程形成，使得閘極介電層112可以是不同的材料和/或具有不同數量的層，和/或在每個區域中的閘極層114可以透過不同的製程形成，使得閘極層114可以是不同的材料和/或具有不同數量的層。當使用不同的製程時，可以使用各種遮罩步驟來遮蔽和暴露適當的區域。在下面的描述中，分別形成n型區域50N中的閘極層114和p型區域50P中的閘極層114的至少一部分。
第14A圖至第16B圖繪示在p型區域50P中的凹槽106中形成用於替換閘極的閘極介電層112和閘極層114的過程。第14A圖、第15A圖和第16A圖繪示第13A圖中的區域50A中的特徵。第14B圖、第15B圖和第16B圖繪示第13B圖中的區域50B中的特徵。p型區域50P中的閘極層114包含由含鎢材料形成的功函數調控層。鎢適​​合於調節p型區域50P中之元件的功函數。有利的是，形成含鎢材料的功函數調控層可以使p型區域50P中的閘極層114具有比由包含其他金屬（例如，鉭）的功函數調控層的閘極層更低的電阻。因此，可以改善元件性能。可以至少在形成p型區域50P中之部分的閘極層114的同時遮蔽n型區域50N。
在第14A圖至第14B圖中，閘極介電層112形成在凹槽106中。閘極介電層112也可以沉積在第一層間介電質104和閘極間隔物90的頂表面上（參見第13B圖）。閘極介電層112的形成方法可以包含分子束沉積（molecular-beam deposition, MBD）、原子層沉積、電漿增強化學氣相沉積等。閘極介電層112圍繞第二奈米結構66的所有（例如，四個）側面。閘極介電層112填充在p型區域50P中第二奈米結構66之間之部分的區域50I（例如，在p型區域50P中之部分的開口108）。在所示的實施例中，閘極介電層112是多層的，包含界面層112A（或更一般地說法，第一閘極介電子層）和上面的高介電常數介電層112B（或更一般地說法，第二閘極介電子層）。界面層112A可以由氧化矽形成，而高介電常數介電層112B可以由氧化鉿形成。閘極介電層112可以包含任何可接受的數量和子層的組合。
在第15A圖至第15B圖中，第一功函數調控層114A可選地形成在閘極介電層112上，在p型區域50P中的第二奈米結構66周圍。如隨後將更詳細地描述的，在部分實施例中，省略了第一功函數調控層114A。然後在p型區域50P中的第二奈米結構66周圍，在第一功函數調控層114A（如果存在）或閘極介電層112上形成第二功函數調控層114B。
第一功函數調控層114A（如果存在的話）由p型功函數材料（p-type work function material, PWFM）形成，考慮到將要形成之元件的應用，此p型功函數材料可以將元件的功函數調整到期望的數量，並且可以使用任何可接受的沉積製程來沉積。具體地，第一功函數調控層114A由不含鎢P型功函數材料（例如，氮化鈦（TiN）、氮化鉭（TaN）、其組合等）形成，其可以透過原子層沉積、化學氣相沉積、物理氣相沉積等沉積。第一功函數調控層114A也可以稱為「不含鎢功函數調控層」。基於結果元件的期望功函數，可以包含或省略第一功函數調控層114A。第一功函數調控層114A的厚度可以在約5埃至約60埃的範圍內。在所示的實施例中，第一功函數調控層114A是單一連續層的不含鎢P型功函數材料。在其他實施例中，第一功函數調控層114A是多層的不含鎢P型功函數材料。第一功函數調控層114A填充在p型區域50P中的第二奈米結構66之間之部分的區域50I（例如，在p型區域50P中之部分的開口108）。
第二功函數調控層114B由具有低電阻率的p型功函數材料形成，並且可以使用任何可接受的沉積製程來沉積。具體地，第二功函數調控層114B由含鎢的P型功函數材料（例如，純鎢（例如，不含氟的鎢）、氮化鎢、碳化鎢、碳氮化鎢等）形成，其可以透過原子層沉積、化學氣相沉積、物理氣相沉積等形成。第二功函數調控層114B也可以被稱為「含鎢功函數調控層」。第二功函數調控層114B的厚度可以在約5埃至約60埃的範圍內。在所示的實施例中，第二功函數調控層114B是單一連續層的含鎢P型功函數材料。在其他實施例中（隨後針對第22A圖至第23B圖進行描述），第二功函數調控層114B是多層的含鎢P型功函數材料。第二功函數調控層114B的材料也可以將元件的功函數調整到期望的量（以與第一功函數調控層114A類似的方式），然而可以具有比第一功函數調控層114A的材料低的電阻率。透過使用具有低電阻率的P型功函數材料可以改善元件性能。
在部分實施例中，第二功函數調控層114B由透過原子層沉積製程沉積的不含氟的鎢形成。具體地，第二功函數調控層114B可以透過將基材50放置在沉積室中並且將不同的源前驅物循環地分配到沉積室中而形成。源前驅物包含一種或多種鎢源前驅物和一種或多種與鎢源前驅物反應以形成不含氟的鎢的前驅物。不含氟的鎢是不包含氟的鎢，並與不含氟的鎢源前驅物（例如，無氟的鎢源前驅物）一起沉積。用不含氟的鎢源前驅物沉積鎢可避免在沉積過程中產生不希望的腐蝕性氟化物副產品，從而增加生產良率。
透過將第一前驅物分配到沉積室中來執行原子層沉積循環的第一脈衝。第一前驅物是不含氟的鎢源前驅物。可接受的不含氟的鎢源前驅物包含五氯化鎢（WCl 5）等。第一前驅物可以在沉積室中保持約0.2秒至約5秒的持續時間。然後例如透過任何可接受的真空過程和/或透過使惰性氣體流入沉積室中，從沉積室中清除第一前驅物。
透過將第二前驅物分配到沉積室中來執行原子層沉積循環的第二脈衝。第二前驅物是與第一前驅物反應之任何可接受的前驅物（例如，不含氟的鎢源前驅物）以沉積不含氟的鎢。例如，當第一前驅物是五氯化鎢時，第二前驅物可以是氫氣（H 2）等。第二前驅物可以在沉積室中保持約0.2秒至約5秒的持續時間。然後，例如透過任何可接受的真空過程和/或透過使惰性氣體流入沉積室中，將第二前驅物從沉積室中清除。
每個原子層沉積循環導致不含氟的鎢的原子層（有時稱為單層）的沉積。例如，當第一前驅物是五氯化鎢而第二前驅物是氫氣時，它們可以根據方程式（1）和（2）重複地反應以形成氣相副產物（其可從沉積室中清除掉）和不含氟的鎢。
Figure 02_image001
(1)
Figure 02_image003
(2)
重複原子層沉積循環，直到不含氟的鎢沉積至所需厚度（先前描述）為止。例如，可以將原子層沉積循環重複大約1至大約500次。此外，可以在大約300°C至大約500°C的溫度範圍內和大約0.5托至大約50托的壓力範圍內執行原子層沉積製程（例如，透過將沉積室保持在這樣的溫度和壓力下）。使用這些範圍內的參數執行原子層沉積製程允許不含氟的鎢形成期望的厚度（如先前描述）和品質。使用這些範圍以外的參數執行原子層沉積製程可能無法使不含氟的鎢形成期望的厚度或品質。
在部分實施例中，第二功函數調控層114B由透過原子層沉積的氮化鎢形成。氮化鎢可以透過與先前描述之用於形成不含氟的鎢之類似的原子層沉積製程（除了可以使用不同的前驅物之外）來形成。例如，第一前驅物可以是鎢源前驅物（其可以不含氟或可以含氟），並且第二前驅物可以是與第一前驅物（例如，鎢源前驅物）反應以沉積氮化鎢的氮源前驅物。用於沉積氮化鎢之可接受的鎢源前驅物包含雙（叔丁胺基）－雙－（二甲胺基）鎢（bis(tert-butylimino)-bis-(dimethylamido)tungsten, (( tBuN) 2(Me 2N) 2W)）等。用於沉積氮化鎢之可接受的氮源前驅物包含氨（NH 3）等。
重複原子層沉積循環，直到氮化鎢沉積至所需的厚度（先前描述）為止。例如，可以將原子層沉積循環重複大約1至大約500次。此外，例如，可以透過將沉積室保持在大約200°C至大約450°C的溫度和大約0.1托至大約60托的壓力下來執行原子層沉積製程。使用這些範圍內的參數執行原子層沉積製程允許氮化鎢形成為期望的厚度（先前描述）和品質。使用這些範圍之外的參數執行原子層沉積製程可能不會使氮化鎢形成期望的厚度或品質。
第二功函數調控層114B填充p型區域50P中的第二奈米結構66之間的區域50I的其餘部分（例如，p型區域50P中的開口108的其餘部分）。具體地，第二功函數調控層114B沉積在第一功函數調控層114A（如果存在）或閘極介電層112上，直到其足夠厚以合併並接合在一起為止。在存在第一功函數調控層114A的實施例中，第一功函數調控層114A的厚度可以小於第二功函數調控層114B的厚度，這可以避免第一功函數調控層114A的合併並促進第二功函數調控層114B的合併。可以透過使第二功函數調控層114B的相鄰部分（例如，p型區域50P中的第二奈米結構66周圍的那些部分）接觸來形成界面118。因此，p型區域50P中的開口108被閘極介電層112、第一功函數調控層114A（如果存在）和第二功函數調控層114B的各個部分完全地填充。具體地，閘極介電層112的各個部分圍繞p型區域50P中的各個第二奈米結構66，第一功函數調控層114A的各個部分圍繞閘極介電層112的各個部分，而第二功函數調控層114B的各個部分圍繞第一功函數調控層114A的各個部分，從而完全地填充各個第二奈米結構66之間的區域。當第二功函數調控層114B是不含鎢P型功函數材料的單一連續層時，不含鎢P型功函數材料在第一功函數調控層114A（如果有）的各個部分或閘極介電層112的各個部分之間連續地延伸。如上所述，第一功函數調控層114A是不含鎢層。在p型區域中，在第二功函數調控層114B與第二奈米結構66之間未設置含鎢層。
在第16A圖至第16B圖中，填充層114E沉積在第二功函數調控層114B上。可選地，在填充層114E和第二功函數調控層114B之間形成膠層114D。在完成形成之後，p型區域50P中的閘極層114包含第一功函數調控層114A、第二功函數調控層114B、膠層114D和填充層114E。
膠層114D包含任何可接受的材料以促進黏合並防止擴散。例如，膠層114D可以由金屬或金屬氮化物（例如，氮化鈦、鋁化鈦、氮化鋁鈦、摻雜矽的氮化鈦、氮化鉭等）形成，其可以透過原子層沉積、化學氣相沉積、物理氣相沉積等沉積。
填充層114E包含任何低電阻的可接受材料。例如，填充層114E可以由金屬（例如，鎢、鋁、鈷、釕、其組合等）形成，其可以透過原子層沉積、化學氣相沉積、物理氣相沉積等沉積。填充層114E填充凹槽106的其餘部分。
第17A圖至第17B圖繪示用於替換閘極的閘極介電層112和閘極層114，其形成在n型區域50N中的凹槽106中。第17A圖繪示第13A圖的區域50A中的特徵。第17B圖繪示第13B圖的區域50B中的特徵。在部分實施例中，可以同時形成n型區域50N和p型區域50P中的閘極介電層112。此外，可以在在p型區域50P中形成閘極層114之前或之後形成在n型區域50N中之至少一部分的閘極層114，並且可以在掩蔽p型區域50P的同時形成在n型區域50N中之至少一部分的閘極層114。如此，在n型區域50N中的閘極層114可以包含與在p型區域50P中的閘極層114不同的材料。例如，在n型區域50N中的閘極層114可以包含第三功函數調控層114C、膠層114D和填充層114E。如隨後將更詳細地描述的，第三功函數調控層114C的材料組成與第一功函數調控層114A和第二功函數調控層114B的材料組成不同。在n型區域50N中之膠層114D的材料組成可以（或可以不）與在p型區域50P中之膠層114D的材料組成相同（並且與之同時沉積）。在n型區域50N中之填充層114E的材料組成可以（或可以不）與在p型區域50P中之填充層114E的材料組成相同（並且與之同時沉積）。
第三功函數調控層114C由n型功函數材料（n-type work function material, NWFM）形成，考慮到要形成之元件的應用，此n型功函數材料可以將元件的功函數調整到期望的量，並且可以使用任何可接受的沉積製程進行沉積。具體地，第三功函數調控層114C由不含鎢n型功函數材料（例如，鈦鋁、碳化鈦鋁、鉭鋁、碳化鉭、它們的組合等）形成，其可以透過原子層沉積、電漿增強原子層沉積、物理氣相沉積沉積、 化學氣相沉積、電漿增強化學氣相沉積等沉積。第三功函數調控層114C的材料不同於第一功函數調控層114A的材料和第二功函數調控層114B的材料。在部分實施例中，第一功函數調控層114A可以由氮化鈦形成，第二功函數調控層114B可以由不含氟的鎢或氮化鎢形成，而第三功函數調控層114C可以由鈦鋁形成。
第三功函數調控層114C的材料也可以具有低電阻率（以與第二功函數調控層114B類似的方式）。第三功函數調控層114C的材料的電阻率可以低於第一功函數調控層114A的材料的電阻率。透過使用具有低電阻率的n型功函數材料可以改善元件性能。第三功函數調控層114C的材料的電阻率可以高於或低於第二功函數調控層114B的材料的電阻率。在部分實施例中，第三功函數調控層114C的材料的電阻率低於第一功函數調控層114A的材料的電阻率，並且高於第二功函數調控層114B的材料的電阻率。
第三功函數調控層114C填充在n型區域50N中之第二奈米結構66之間的區域50I的其餘部分（例如，在n型區域50N中之開口108的其餘部分）。具體地，第三功函數調控層114C沉積在閘極介電層112上，直到其足夠厚以合併和接合在一起為止。界面120可以透過使第三功函數調控層114C的相鄰部分（例如，在n型區域50N中之第二奈米結構66周圍的那些部分）接觸而形成。閘極介電層112的各個部分圍繞n型區域50N中之各個第二奈米結構66，並且第三功函數調控層114C的各個部分圍繞閘極介電層112的各個部分，從而完全地填充各個第二奈米結構66之間的區域。
在第18A圖至第18B圖中，執行去除製程以去除閘極介電層112和閘極層114的材料的多餘部分（這些多餘部分在第一層間介電質104和閘極間隔物90的頂表面上方），從而形成閘極介電質122和閘極124。在部分實施例中，可以利用平坦化製程（例如，化學機械平坦化、回蝕製程、其組合等）。當平坦化時，閘極介電層112具有留在凹槽106中的部分（從而形成閘極介電質122）。當平坦化時，閘極層114具有留在凹槽106中的部分（從而形成閘極124）。閘極間隔物90；接觸蝕刻停止層102；第一層間介電質104；閘極介電質122（例如，界面層112A和高介電常數介電層112B，參見第14A圖至第17B圖）；以及閘極124（例如，功函數調控層114A、114B、114C、膠層114D（如果存在的話）和填充層114E，參見第14A圖至第17B圖）的頂表面是共平面的（在製程變化內）。閘極介電質122和閘極124形成所得奈米場效應電晶體的替換閘極。閘極介電質122和閘極124的每個分別的對可以統稱為「閘極結構」。閘極結構各自沿著第二奈米結構66的通道區域68的頂表面、側壁和底表面延伸。
在第19A圖至第19B圖中，第二層間介電質134沉積在閘極間隔物90、接觸蝕刻停止層102、第一層間介電質104、閘極介電質122和閘極124上方。在部分實施例中，第二層間介電質134是透過可流動的化學氣相沉積方法形成之可流動的膜。在部分實施例中，第二層間介電質134由介電材料（例如，磷矽酸鹽玻璃、硼矽酸鹽玻璃、摻硼磷矽酸鹽玻璃、未摻雜的矽酸鹽玻璃等）形成，其可以透過諸如化學氣相沉積、電漿增強化學氣相沉積等的任何合適的方法來沉積。
在部分實施例中，蝕刻停止層（etch stop layer, ESL）132形成在第二層間介電質134與閘極間隔物90、接觸蝕刻停止層102、第一層間介電質104、閘極介電質122和閘極124之間。蝕刻停止層132可以包含介電材料（例如，氮化矽、氧化矽、氮氧化矽等），其具有比第二層間介電質134的蝕刻高的蝕刻選擇性。
在第20A圖至第20B圖中，形成閘極接觸件142和源極/汲極接觸件144以分別地接觸閘極124和磊晶源極/汲極區域98。閘極接觸件142物理地和電地耦合到閘極124。源極/汲極接觸件144物理地和電地耦合到磊晶源極/汲極區域98。
作為形成閘極接觸件142和源極/汲極接觸件144的示例，穿過第二層間介電質134和蝕刻停止層132形成用於閘極接觸件142的開口，並且穿過第二層間介電質134、蝕刻停止層132、第一層間介電質104和接觸蝕刻停止層102形成用於源極/汲極接觸件144的開口。可以使用可接受的微影和蝕刻技術形成開口。在開口中形成襯墊（例如，擴散阻擋層、黏合層等）（未單繪獨示出）以及導電材料。襯墊可包含鈦、氮化鈦、鉭、氮化鉭等。導電材料可以是銅、銅合金、銀、金、鎢、鈷、鋁、鎳等。可以執行平坦化製程（例如，化學機械平坦化）以從第二層間介電質134的表面去除多餘的材料。剩餘的襯墊和導電材料在開口中形成閘極接觸件142和源極/汲極接觸件144。閘極接觸件142和源極/汲極接觸件144可以以不同的製程形成，或者可以以相同的製程形成。儘管被繪示為在相同的橫截面中形成，然而應當理解，閘極接觸件142和源極/汲極接觸件144中的每一個可以在不同的橫截面中形成，以避免接觸的短路。
可選地，在磊晶源極/汲極區域98和源極/汲極接觸件144之間的界面處形成金屬－半導體合金區域146。金屬－半導體合金區域146可以是由金屬矽化物（例如，矽化鈦、矽化鈷、矽化鎳等）形成的矽化物區域，由金屬鍺化物（例如，鍺化鈦、鍺化鈷、鍺化鎳化物等）形成的鍺化物區域，由金屬矽化物和金屬鍺化物形成的矽鍺區域等。可以透過在源極/汲極接觸件144的開口中沉積金屬然後執行熱退火製程，以在形成源極/汲極接觸件144的材料之前形成金屬－半導體合金區域146。此金屬可以是能夠與磊晶源極/汲極區域98的半導體材料（例如，矽、矽鍺、鍺等）反應以形成低電阻的金屬－半導體合金的任何金屬（例如鎳、鈷、鈦、鉭、鉑、鎢、其他貴金屬、其他難熔金屬、稀土金屬或其合金）。可以透過諸如原子層沉積、化學氣相沉積、物理氣相沉積等的沉積製程來沉積金屬。在熱退火製程之後，可以執行清潔製程（例如，濕式清潔）以從源極/汲極接觸件144的開口中移除任何殘留的金屬（例如，從金屬－半導體合金區域146的表面移除任何殘留的金屬）。然後，可以在金屬－半導體合金區域146上形成源極/汲極接觸件144中的一個或複數個材料。
第21A圖至第21B圖是根據一些其他實施例之奈米場效應電晶體的視圖。除了省略了第一功函數調控層114A之外，此實施例類似於第16A圖至第16B圖所描述的實施例。因此，閘極介電層112和第二功函數調控層114B的各個部分完全地填充在p型區域50P的開口108中。在所示的實施例中，第二功函數調控層114B是含鎢P型功函數材料的單一連續層，使得含鎢P型功函數材料在閘極介電層112的各個部分之間連續地延伸。
第22A圖至第23B圖是根據部分其他實施例之奈米場效應電晶體的視圖。除了第二功函數調控層114B是多層的含鎢P型功函數材料之外，這些實施例類似於第21A圖至第21B圖所描述的實施例。儘管第22A圖至第23B圖繪示省略第一功函數調控層114A的實施例，但是應當理解，在其他實施例中包含第一功函數調控層114A。在部分實施例中，第二功函數調控層114B是雙層的含鎢P型功函數材料，其包含第一功函數調控子層114B 1和在第一功函數調控子層114B 1上的第二功函數調控子層114B 2，如第22A圖至第22B圖所示。在部分實施例中，第二功函數調控層114B是三層的含鎢P型功函數材料，其類似於雙層，但是在第二功函數調控子層114B 2上還包含第三功函數調控子層114B 3，如第23A圖至第23B圖所示。每個子層是不同的含鎢P型功函數材料的單一連續層。第一功函數調控子層114B 1的含鎢材料可以與第三功函數調控子層114B 3的含鎢材料相同（或可以不相同）。在部分實施例中，第一功函數調控子層114B 1是不含氟的鎢，第二功函數調控子層114B 2是氮化鎢，而第三功函數調控子層114B 3（如果存在）是不含氟的鎢。在部分實施例中，第一功函數調控子層114B 1是氮化鎢，第二功函數調控子層114B 2是不含氟的鎢，而第三功函數調控子層114B 3（如果存在）是氮化鎢。
當第二功函數調控層114B是含鎢P型功函數材料的多層時，沉積含鎢P型功函數材料的子層，使得第二功函數調控層114B的下部子層（例如，第一功函數調控子層114B 1）合併並接合在一起。例如，第二功函數調控層114B的下部子層的厚度可以大於第二功函數調控層114B的每個上部子層（例如，第三功函數調控子層114B 3（如果存在的話）和第二功函數調控子層114B 2）的厚度，這可以避免上部子層的合併並促進下部子層的合併。
部分實施例預期使用其他含鎢P型功函數材料。例如，儘管一些前述實施例將氮化鎢用於含鎢P型功函數材料，但是也可以使用鎢的碳化物。在部分實施例中，可以使用碳化鎢和/或碳氮化鎢代替氮化鎢（或除了氮化鎢之外還使用碳化鎢和/或碳氮化鎢）。
多個實施例可以實現益處。鎢適​​合於調節p型區域50P中元件的功函數。由含鎢P型功函數材料形成第二功函數調控層114B允許調控所得元件的臨界電壓。此外，含鎢P型功函數材料具有低電阻率。具有由含鎢P型功函數材料形成的第二功函數調控層114B允許在p型區域50P中之閘極124的電阻低於具有由包含其他金屬（例如，鉭）的P型功函數材料形成的功函數調控層的閘極的電阻。因此，可以改善元件性能。
在一個實施例中，一種元件包含：第一奈米結構；第二奈米結構；圍繞在第一奈米結構和第二奈米結構周圍的閘極介電層；圍繞在閘極介電層周圍的不含鎢功函數調控層；圍繞在不含鎢功函數調控層周圍的含鎢功函數調控層，含鎢功函數調控層、不含鎢功函數調控層和閘極介電層的各個部分完全地填充在第一奈米結構和第二奈米結構之間的一個區域；在含鎢功函數調控層上的填充層。在此元件的部分實施例中，含鎢功函數調控層的第一材料的電阻率低於不含鎢功函數調控層的第二材料的電阻率。在此元件的部分實施例中，含鎢功函數調控層包含不含氟的鎢。在此元件的部分實施例中，含鎢功函數調控層包含氮化鎢、碳化鎢或碳氮化鎢。在此元件的部分實施例中，含鎢功函數調控層是含鎢材料的單一連續層。在此元件的部分實施例中，含鎢功函數調控層包含：第一含鎢材料的第一層，其圍繞在不含鎢功函數調控層周圍；以及第二含鎢材料的第二層，其圍繞在第一含鎢材料的第一層周圍，第二含鎢材料不同於第一含鎢材料。在此元件的部分實施例中，含鎢功函數調控層還包含：第一含鎢材料的第三層，其圍繞第二含鎢材料的第二層周圍。
在一個實施例中，一種元件包含：p型電晶體和n型電晶體。p型電晶體包含：第一通道區域；在第一通道區域上的第一閘極介電層；在第一閘極介電層上的含鎢功函數調控層；在含鎢功函數調控層上的第一填充層。N型電晶體包含：第二通道區域；在第二通道區域上的第二閘極介電層；在第二閘極介電層上的不含鎢功函數調控層；在不含鎢功函數調控層上的第二填充層。在此元件的部分實施例中，在第一通道區域和含鎢功函數調控層之間沒有設置含鎢的層。在此元件的部分實施例中，含鎢功函數調控層包含不含氟的鎢或氮化鎢，並且不含鎢功函數調控層包含鈦鋁。
在一個實施例中，一種方法包含：形成具有圍繞在第一奈米結構周圍之第一部分的閘極介電層；在閘極介電層的第一部分上沉積第一不含鎢功函數材料；在第一不含鎢功函數材料上沉積含鎢功函數材料，此含鎢功函數材料的電阻率比第一不含鎢功函數材料的電阻率低；以及在含鎢功函數材料上沉積填充層。在此方法的一些實施方式中，沉積含鎢功函數材料包含：透過原子層沉積製程沉積不含氟的鎢，此原子層沉積製程使用五氯化鎢和氫氣，此原子層沉積製程在300°C至500°C的溫度範圍內進行，並且此原子層沉積製程在0.5托至50托的壓力範圍內進行。在此方法的部分實施例中，沉積含鎢功函數材料包含：透過原子層沉積製程沉積氮化鎢，此原子層沉積製程使用雙（叔丁胺基）－雙－（二甲胺基）鎢和氨，此原子層沉積製程在200°C至450°C的溫度範圍內進行，並且此原子層沉積製程在0.1托至60托的壓力範圍內進行。在此方法的部分實施例中，沉積含鎢功函數材料包含：沉積含鎢功函數材料的單一連續層。在此方法的部分實施例中，沉積含鎢功函數材料包含：沉積多層的含鎢功函數材料。在此方法的部分實施例中，閘極介電層具有圍繞在第二奈米結構周圍的第二部分，此方法還包含：在閘極介電層的第二部分上沉積第二不含鎢功函數材料，此第二不含鎢功函數材料與第一不含鎢功函數材料不同；在第二不含鎢功函數材料上沉積填充層。在部分實施例中，此方法還包含：在基材上生長p型源極/汲極區域，第一奈米結構設置在p型源極/汲極區域之間；在基材上生長n型源極/汲極區域，在n型源極/汲極區之間設置第二奈米結構。在此方法的部分實施例中，第二不含鎢功函材料的電阻率低於第一不含鎢功函材料的電阻率，並且高於含鎢功函材料的電阻率。在此方法的部分實施例中，第一不含鎢功函數材料包含氮化鈦，含鎢功函數材料包含不含氟的鎢或氮化鎢，並且第二不含鎢功函數材料包含鈦鋁。在此方法的部分實施例中，將第一不含鎢功函數材料沉積至第一厚度，並且將含鎢功函數材料沉積至第二厚度，第二厚度大於第一厚度。
前述內容概述了幾個實施例的特徵，使得本領域技術人員可以更好地理解本公開的各個方面。本領域技術人員應當理解，他們可以容易地將本公開作為設計或修改其他過程和結構的基礎，以實現與本公開介紹的實施例相同的目的和/或實現相同的益處。本領域技術人員還應該理解，這樣的等效構造並不脫離本公開的精神和範圍，並且在不背離本公開的精神和範圍的情況下，它們可以進行各種改變、替換和變更。
50:基材 50A:區域 50B:區域 50I:區域 50N:n型區域 50P:p型區域 52:多層堆疊 54:第一半導體層 56:第二半導體層 62:鰭片 64:奈米結構 66:奈米結構 68:通道區域 70:隔離區域 72:虛設介電層 74:虛設閘極層 76:遮罩層 82:虛設介電質 84:虛設閘極 86:遮罩 90:閘極間隔物 90A:第一間隔物層 90B:第二間隔物層 92:鰭片間隔物 94:源極/汲極凹槽 96:內部間隔物 98:源極/汲極區域 98A:襯墊層 98B:主層 98C:完成層 102:接觸蝕刻停止層 104:層間介電質 106:凹槽 108:開口 112:閘極介電層 112A:界面層 112B:介電常數介電層 114:閘極層 114A:第一功函數調控層 114B:第二功函數調控層 114B 1:第一功函數調控子層 114B 2:第二功函數調控子層 114B 3:第三功函數調控子層 114C:第三功函數調控層 114D:膠層 114E:填充層 118:界面 120:界面 122:閘極介電質 124:閘極 132:蝕刻停止層 134:第二層間介電質 142:閘極接觸件 144:源極/汲極接觸件 146:金屬－半導體合金區域 A-A':橫截面 B-B':橫截面 C-C':橫截面
當與附圖一起閱讀時，根據以下詳細描述可以最好地理解本公開的各方面。應理解，根據行業中的標準實踐，各種特徵未按比例繪製。實際上，為了清楚起見，可以任意地增加或減小各種特徵的尺寸。 第1圖以三維視圖的方式繪示根據部分實施例之奈米結構場效應電晶體（nanostructure field-effect transistor, nano-FET）的示例。 第2圖至第20B圖是根據部分實施例之製造奈米場效應電晶體的中間階段的視圖。 第21A圖至第21B圖是根據部分實施例之奈米場效應電晶體的視圖。 第22A圖至第22B圖是根據部分實施例之奈米場效應電晶體的視圖。 第23A圖至第23B圖是根據部分實施例之奈米場效應電晶體的視圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
50A:基材
50I:區域
50P:p型區域
66:奈米結構
68:通道區域
106:凹槽
112:閘極介電層
112A:界面層
112B:介電常數介電層
114:閘極層
114A:第一功函數調控層
114B:第二功函數調控層
114D:膠層
114E:填充層
118:界面

Claims (20)

  1. 一種半導體元件，包含： 一第一奈米結構； 一第二奈米結構； 一閘極介電層，圍繞在該第一奈米結構和該第二奈米結構周圍； 一不含鎢功函數調控層，圍繞在該閘極介電層周圍； 一含鎢功函數調控層，圍繞在該不含鎢功函數調控層周圍，該含鎢功函數調控層、該不含鎢功函數調控層和該閘極介電層的各個部分完全地填充在該第一奈米結構和該第二奈米結構之間的一區域；以及 一填充層，在該含鎢功函數調控層上。
  2. 根據請求項1所述的半導體元件，其中，該含鎢功函數調控層的一第一材料的一電阻率低於該不含鎢功函數調控層的一第二材料的一電阻率。
  3. 根據請求項1所述的半導體元件，其中，該含鎢功函數調控層包含不含氟的鎢。
  4. 根據請求項1所述的半導體元件，其中，該含鎢功函數調控層包含氮化鎢、碳化鎢或碳氮化鎢。
  5. 根據請求項1所述的半導體元件，其中，該含鎢功函數調控層是一含鎢材料的一單一連續層。
  6. 根據請求項1所述的半導體元件，其中，該含鎢功函數調控層包含： 一第一含鎢材料的一第一層，圍繞在該不含鎢功函數調控層周圍；以及 一第二含鎢材料的一第二層，圍繞在該第一含鎢材料的該第一層周圍，該第二含鎢材料不同於該第一含鎢材料。
  7. 根據請求項6所述的半導體元件，其中，該含鎢功函數調控層還包含： 該第一含鎢材料的一第三層，圍繞在該第二含鎢材料的該第二層周圍。
  8. 一種半導體元件，包含： 一p型電晶體，包含： 一第一通道區域； 一第一閘極介電層，在該第一通道區域上； 一含鎢功函數調控層，在該第一閘極介電層上；以及 一第一填充層，在該含鎢功函數調控層上；以及 一n型電晶體，包含： 一第二通道區域； 一第二閘極介電層，在該第二通道區域上； 一不含鎢功函數調控層，在該第二閘極介電層上；以及 一第二填充層，在該不含鎢功函數調控層上。
  9. 根據請求項8所述的半導體元件，其中，在該第一通道區域和該含鎢功函數調控層之間沒有配置複數個含鎢層。
  10. 根據請求項8所述的半導體元件，其中，該含鎢功函數調控層包含不含氟的鎢或氮化鎢，並且該不含鎢功函數調控層包含鈦鋁。
  11. 一種半導體元件的製造方法，包含： 形成具有圍繞在一第一奈米結構周圍的一第一部分之一閘極介電層； 沉積一第一不含鎢功函數材料在該閘極介電層的該第一部分上； 沉積一含鎢功函數材料在該第一不含鎢功函數材料上，該含鎢功函數材料的一電阻率低於該第一不含鎢功函數材料的一電阻率；以及 沉積一填充層在該含鎢功函數材料上。
  12. 根據請求項11所述的半導體元件的製造方法，其中沉積該含鎢功函數材料包含： 透過一原子層沉積製程沉積不含氟的鎢，使用五氯化鎢和氫氣進行該原子層沉積製程，在300°C至500°C的溫度範圍內進行該原子層沉積製程，在0.5托至50托的壓力範圍內進行該原子層沉積製程。
  13. 根據請求項11所述的半導體元件的製造方法，其中沉積該含鎢功函數材料包含： 透過一原子層沉積製程沉積氮化鎢，用雙（叔丁胺基）－雙－（二甲胺基）鎢和氨進行該原子層沉積製程，在200°C至450°C的溫度範圍內進行該原子層沉積製程，在0.1托至60托的壓力範圍下進行該原子層沉積製程。
  14. 根據請求項11所述的半導體元件的製造方法，其中沉積該含鎢功函數材料包含： 沉積該含鎢功函數材料的一單一連續層。
  15. 根據請求項11所述的半導體元件的製造方法，其中沉積該含鎢功函數材料包含： 沉積複數個含鎢功函數材料的複數個層。
  16. 根據請求項11所述的半導體元件的製造方法，其中，該閘極介電層具有圍繞在一第二奈米結構周圍的一第二部分，該方法還包含： 沉積一第二不含鎢功函數材料於該閘極介電層的該第二部分上，該第二不含鎢功函數材料與該第一不含鎢功函數材料不同；以及 沉積該填充層於該第二不含鎢功函數材料上。
  17. 根據請求項16所述的半導體元件的製造方法，還包含： 生長一p型源極/汲極區域於一基材上，將該第一奈米結構設置在該p型源極/汲極區域之間；以及 生長一n型源極/汲極區域於該基材上，將該第二奈米結構設置在該n型源極/汲極區域之間。
  18. 根據請求項16所述的半導體元件的製造方法，其中，該第二不含鎢功函數材料的一電阻率低於該第一不含鎢功函數材料的一電阻率，並且高於該含鎢功函數材料的一電阻率。
  19. 根據請求項16所述的半導體元件的製造方法，其中，該第一不含鎢功函數材料包含氮化鈦，該含鎢功函數材料包含不含氟的鎢或氮化鎢，並且該第二不含鎢功函數材料包含鈦鋁。
  20. 根據請求項11所述的半導體元件的製造方法，其中將該第一不含鎢功函數材料沉積至一第一厚度，並且將該含鎢功函數材料沉積至一第二厚度，該第二厚度大於該第一厚度。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9006829B2 (en) 2012-08-24 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Aligned gate-all-around structure
KR20140028992A (ko) * 2012-08-31 2014-03-10 에스케이하이닉스 주식회사 텅스텐 게이트전극을 구비한 반도체장치 및 그 제조 방법
US9209247B2 (en) 2013-05-10 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned wrapped-around structure
US9136332B2 (en) 2013-12-10 2015-09-15 Taiwan Semiconductor Manufacturing Company Limited Method for forming a nanowire field effect transistor device having a replacement gate
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9412817B2 (en) 2014-12-19 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide regions in vertical gate all around (VGAA) devices and methods of forming same
US9536738B2 (en) 2015-02-13 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) devices and methods of manufacturing the same
US9502265B1 (en) 2015-11-04 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) transistors and methods of forming the same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US10170584B2 (en) 2017-01-27 2019-01-01 International Business Machines Corporation Nanosheet field effect transistors with partial inside spacers
US10566245B2 (en) 2017-04-26 2020-02-18 Samsung Electronics Co., Ltd. Method of fabricating gate all around semiconductor device
US20190305102A1 (en) 2018-04-02 2019-10-03 Intel Corporation Cmos device including pmos metal gate with low threshold voltage
KR102560369B1 (ko) 2018-05-18 2023-07-28 삼성전자주식회사 반도체 소자
US11024545B2 (en) 2018-10-31 2021-06-01 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement and method of manufacture
US10720431B1 (en) 2019-01-25 2020-07-21 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of fabricating semiconductor devices having gate-all-around structure with oxygen blocking layers
KR20200113492A (ko) * 2019-03-25 2020-10-07 삼성전자주식회사 집적회로 장치 및 그 제조 방법
US10818559B1 (en) 2019-04-29 2020-10-27 International Business Machines Corporation Formation of multi-segment channel transistor devices
US11088255B2 (en) 2019-05-17 2021-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices
US11088034B2 (en) 2019-05-22 2021-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures for semiconductor devices
US11183574B2 (en) 2019-05-24 2021-11-23 Taiwan Semiconductor Manufacturing Co., Ltd. Work function layers for transistor gate electrodes
KR20200141697A (ko) * 2019-06-11 2020-12-21 삼성전자주식회사 반도체 장치

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