CN114597208A - 半导体器件及其制造方法 - Google Patents

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李欣怡
张文
徐志安
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Abstract

本公开涉及半导体器件及其制造方法。在一个实施例中，一种器件包括：p型晶体管，该p型晶体管包括：第一沟道区域；第一栅极电介质层，其位于第一沟道区域上；含钨功函数调整层，其位于第一栅极电介质层上；以及第一填充层，其位于含钨功函数调整层上；以及n型晶体管，该n型晶体管包括：第二沟道区域；第二栅极电介质层，其位于第二沟道区域上；无钨功函数调整层，其位于第二栅极电介质层上；以及第二填充层，其位于无钨功函数调整层上。

Description

半导体器件及其制造方法
技术领域
本公开总体涉及半导体器件及其制造方法。
背景技术
半导体器件用于各种电子应用中，例如个人计算机、蜂窝电话、数码相机和其他电子设备。半导体器件通常通过以下方式来制造：在半导体衬底之上顺序地沉积绝缘材料层或电介质材料层、导电材料层和半导体材料层，并使用光刻来图案化各种材料层以在其上形成电路组件和元件。
半导体工业通过不断减小最小特征尺寸来继续提高各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多组件集成到给定区域中。然而，随着最小特征尺寸的减小，出现了需要解决的其他问题。
发明内容
根据本公开的一个实施例，提供了一种半导体器件，包括：第一纳米结构；第二纳米结构；栅极电介质层，其环绕所述第一纳米结构和所述第二纳米结构；无钨功函数调整层，其环绕所述栅极电介质层；含钨功函数调整层，其环绕所述无钨功函数调整层，所述第一纳米结构和所述第二纳米结构之间的区域被所述含钨功函数调整层、所述无钨功函数调整层和所述栅极电介质层的相应部分完全填充；以及填充层，其位于所述含钨功函数调整层上。
根据本公开的另一实施例，提供了一种半导体器件，包括：p型晶体管，该p型晶体管包括：第一沟道区域；第一栅极电介质层，其位于所述第一沟道区域上；含钨功函数调整层，其位于所述第一栅极电介质层上；以及第一填充层，其位于所述含钨功函数调整层上；以及n型晶体管，该n型晶体管包括：第二沟道区域；第二栅极电介质层，其位于所述第二沟道区域上；无钨功函数调整层，其位于所述第二栅极电介质层上；以及第二填充层，其位于所述无钨功函数调整层上。
根据本公开的又一实施例，提供了一种用于制造半导体器件的方法，包括：形成具有环绕第一纳米结构的第一部分的栅极电介质层；在所述栅极电介质层的所述第一部分上沉积第一无钨功函数材料；在所述第一无钨功函数材料上沉积含钨功函数材料，所述含钨功函数材料的电阻率低于所述第一无钨功函数材料的电阻率；以及在所述含钨功函数材料上沉积填充层。
附图说明
当结合附图进行阅读时，从以下具体实施方式可最佳地理解本公开的各方面。值得注意的是，根据行业的标准实践，各种特征没有按比例绘制。事实上，为了讨论的清楚，各种特征的尺寸可能被任意地增大或缩小了。
图1根据一些实施例以三维视图示出了纳米结构场效应晶体管(纳米FET)的示例。
图2-20B是根据一些实施例的在纳米FET的制造中的中间阶段的视图。
图21A-21B是根据一些实施例的纳米FET的视图。
图22A-22B是根据一些实施例的纳米FET的视图。
图23A-23B是根据一些实施例的纳米FET的视图。
具体实施方式
下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。以下描述了组件和布置的特定示例以简化本公开。当然，这些只是示例，并不旨在进行限制。例如，在下面的描述中在第二特征之上或上形成第一特征可以包括其中第一特征和第二特征以直接接触方式形成的实施例，并且还可以包括其中可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个示例中重复附图标记和/或字母。这种重复是为了简单和清楚的目的，并且其本身并不指示所讨论的各个实施例和/或配置之间的关系。
此外，本文可以使用空间相关术语(例如，“下方”、“之下”、“低于”、“上方”、“上部”等)以易于描述图中所示的一个元件或特征相对于另外(一个或多个)元件或(一个或多个)特征的关系。这些空间相关术语旨在涵盖器件在使用或操作中的除了图中所示的定向之外的不同定向。装置可以以其他方式定向(旋转90度或处于其他定向)，并且本文使用的空间相关描述符也可以相应地解释。
根据各种实施例，用于p型器件的栅极结构包括由含钨功函数材料(WFM)形成的功函数调整层。例如，含钨的WFM可以是纯钨(例如，无氟钨)、氮化钨、碳化钨、碳氮化钨等，其可以通过若干沉积工艺之一来沉积。钨适合于调整p型器件的功函数。有利地，具有由含钨的WFM形成的功函数调整层的p型器件的电阻可以比具有由含其他金属(例如，钽)的WFM形成的功函数调整层的p型器件的电阻低。器件性能因此可以被改善。
在特定的上下文中描述了实施例，包括纳米FET的管芯。然而，各种实施例可以被应用于替代纳米FET或与纳米FET结合地包括其他类型的晶体管(例如，鳍式场效应晶体管(FinFET)、平面晶体管等)的管芯。
图1示出了根据一些实施例的纳米FET(例如，纳米线FET、纳米片FET等)的示例。图1是一个三维视图，其中为了便于说明而省略了纳米FET的一些特征。纳米FET可以是纳米片场效应晶体管(NSFET)、纳米线场效应晶体管(NWFET)、栅极全环绕场效应晶体管(GAAFET)等。
纳米FET包括纳米结构66(例如，纳米片、纳米线等)，这些纳米结构66位于衬底50(例如，半导体衬底)上的鳍62之上，其中纳米结构66充当纳米FET的沟道区域。纳米结构66可以包括p型纳米结构、n型纳米结构、或其组合。诸如浅沟槽隔离(STI)区域之类的隔离区域70设置在相邻的鳍62之间，其可以从相邻的隔离区域70之间突出到高于隔离区域70。尽管STI区域70被描述/示出为与衬底50分离，但是如本文所使用的，术语“衬底”可以仅指代半导体衬底，也可以指代半导体衬底和隔离区域的组合。此外，尽管鳍62的底部部分被示出为与衬底50是单一连续材料，但是鳍62的底部部分和/或衬底50可以包括单一材料或多种材料。在本文中，鳍62指的是从相邻的隔离区域70之间延伸的部分。
栅极电介质122位于鳍62的顶表面之上并且沿着纳米结构66的顶表面、侧壁和底表面。栅极电极124位于栅极电介质122之上。外延源极/漏极区域98设置在鳍62上、栅极电介质122和栅极电极124的相对侧处。外延源极/漏极区域98可以在各个鳍62之间共享。例如，相邻的外延源极/漏极区域98可以被电连接，例如通过利用外延生长来聚结(coalescing)外延源极/漏极区域98，或者通过将外延源极/漏极区域98与相同的源极/漏极接触件耦合。
图1还示出了在后面的图中使用的参考横截面。横截面A-A’沿着栅极电极124的纵轴，并且在例如垂直于纳米FinFET的外延源极/漏极区域98之间的电流流动方向的方向上。横截面B-B’沿着鳍62的纵轴并且在例如纳米FET的外延源极/漏极区域98之间的电流流动的方向上。横截面C-C’平行于横截面A-A’，并延伸穿过纳米FET的外延源极/漏极区域98。为了清楚起见，后续附图参考这些参考横截面。
在使用后栅极工艺(gate-last process)形成的纳米FET的上下文中讨论本文讨论的一些实施例。在其他实施例中，可以使用先栅极工艺(gate-first process)。而且，一些实施例考虑了在诸如平面FET之类的平面器件或鳍式场效应晶体管(FinFET)中使用的各方面。例如，FinFET可以在衬底上包括鳍，其中这些鳍用作FinFET的沟道区域。类似地，平面FET可以包括衬底，其中衬底的部分用作平面FET的沟道区域。
图2-20B是根据一些实施例的在纳米FET的制造中的中间阶段的视图。
图2、图3、图4、图5和图6是三维视图，示出了与图1类似的三维视图。
图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19A以及图20A示出了图1所示的参考横截面A-A’。图7B、图8B、图9B、图10B、图11B、图12B、图13B、图14B、图15B、图16B、图17B、图18B、图19B以及图20B示出了图1所示的参考横截面B-B’。图9C和图9D示出了图1中所示的参考横截面C-C’。
在图2中，提供了用于形成纳米FET的衬底50。衬底50可以是半导体衬底(例如，体半导体)、绝缘体上半导体(SOI)衬底等，其可以被掺杂(例如，掺杂有p型或n型杂质)或不被掺杂。衬底50可以是晶圆，例如硅晶圆。通常，SOI衬底是在绝缘体层上形成的半导体材料层。例如，绝缘体层可以是掩埋氧化物(BOX)层、氧化硅层等。绝缘体层设置在衬底上，衬底通常是硅衬底或玻璃衬底。也可以使用其他衬底，例如多层或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括硅锗、磷化镓砷、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、和/或磷化砷化镓铟；其组合等。
衬底50具有n型区域50N和p型区域50P。n型区域50N可以用于形成诸如NMOS晶体管之类的n型器件，例如n型纳米FET，并且p型区域50P可以用于形成诸如PMOS晶体管之类的p型器件，例如p型纳米FET。n型区域50N可以与p型区域50P物理分离(未单独示出)，并且可以在n型区域50N和p型区域50P之间设置任何数量的器件特征(例如，其他有源器件、掺杂区域、隔离结构等)。尽管示出了一个n型区域50N和一个p型区域50P，但是可以提供任何数量的n型区域50N和p型区域50P。
衬底50可以轻掺杂有p型杂质或n型杂质。可以在衬底50的上部上执行抗穿通(anti-punch-through，APT)注入，以形成APT区域。在APT注入期间，可以将杂质注入到衬底50中。杂质可以具有与随后将在n型区域50N和p型区域50P中的每一个中形成的源极/漏极区域的导电类型相反的导电类型。APT区域可以在纳米FET中的源极/漏极区域下方延伸。APT区域可以用于减少从源极/漏极区域到衬底50的泄漏。在一些实施例中，APT区域中的掺杂浓度可以在约1018cm-3至约1019cm-3的范围内。
在衬底50之上形成多层堆叠52。多层堆叠52包括交替的第一半导体层54和第二半导体层56。第一半导体层54由第一半导体材料形成，而第二半导体层56由第二半导体材料形成。半导体材料可以各自从衬底50的候选半导体材料中选择。在所示的实施例中，多层堆叠52包括第一半导体层54和第二半导体层56中的每一个的三层。应当理解，多层堆叠52可以包括任意数量的第一半导体层54和第二半导体层56。
在所示的实施例中，并且如将在随后更详细地描述的，第一半导体层54将被去除并且第二半导体层56将被图案化以在n型区域50N和p型区域50P两者中形成用于纳米FET的沟道区域。第一半导体层54是牺牲层(或虚设层)，其将在随后的处理中被去除以暴露第二半导体层56的顶表面和底表面。第一半导体层54的第一半导体材料是诸如硅锗之类的对第二半导体层56的蚀刻具有高蚀刻选择性的材料。第二半导体层56的第二半导体材料是适用于n型和p型器件两者的材料，例如硅。
在另一实施例中(未单独示出)，第一半导体层54将被图案化以在一个区域(例如，p型区域50P)中形成用于纳米FET的沟道区域，并且第二半导体层56将被图案化以在另一区域(例如，n型区域50N)中形成用于纳米FET的沟道区域。第一半导体层54的第一半导体材料可以是适合于p型器件的材料，例如硅锗(例如，SixGe1-x，其中x可以在0到1的范围内)、纯锗、III-V族化合物半导体、II-VI族化合物半导体等。第二半导体层56的第二半导体材料可以是适合于n型器件的材料，例如硅、碳化硅、III-V族化合物半导体、II-VI族化合物半导体等。第一半导体材料和第二半导体材料相对于彼此的蚀刻可以具有高的蚀刻选择性，从而可以在不去除n型区域50N中的第二半导体层56的情况下去除第一半导体层54，并且可以在不去除p型区域50P中的第一半导体层54的情况下去除第二半导体层56。
多层堆叠52的每一层可以通过诸如气相外延(VPE)或分子束外延(MBE)之类的工艺来生长，通过诸如化学气相沉积(CVD)或原子层沉积(ALD)等之类的工艺来沉积。每一层可以具有小的厚度，例如在约5nm至约30nm范围内的厚度。在一些实施例中，一些层(例如，第二半导体层56)被形成为比其他层(例如，第一半导体层54)更薄。例如，在其中第一半导体层54是牺牲层(或虚设层)并且第二半导体层56被图案化以在n型区域50N和p型区域50P两者中形成用于纳米FET的沟道区域的实施例中，第一半导体层54可以具有第一厚度，并且第二半导体层56可以具有第二厚度，其中第二厚度比第一厚度小约30％至约60％。将第二半导体层56形成为较小的厚度允许以较大的密度来形成沟道区域。
在图3中，在衬底50和多层堆叠52中图案化沟槽以形成鳍62、第一纳米结构64和第二纳米结构66。鳍62是在衬底50中图案化的半导体条带。第一纳米结构64和第二纳米结构66分别包括第一半导体层54和第二半导体层56的剩余部分。可以通过任何可接受的蚀刻工艺来图案化沟槽，例如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或其组合。蚀刻可以是各向异性的。
可以通过任何合适的方法来图案化鳍62和纳米结构64、66。例如，可以使用一种或多种光刻工艺(包括双图案化工艺或多图案化工艺)来图案化鳍62和纳米结构64、66。通常，双图案化或多图案化工艺将光刻和自对准工艺相结合，从而允许创建具有例如间距小于使用单个直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底之上形成牺牲层，并且使用光刻工艺对该牺牲层进行图案化。使用自对准工艺沿着经图案化的牺牲层来形成间隔件。然后去除牺牲层，并且然后可以将剩余的间隔件用作掩模以图案化鳍62和纳米结构64、66。在一些实施例中，掩模(或其他层)可以保留在纳米结构64、66上。
鳍62和纳米结构64、66可以各自具有在约8nm至约40nm范围内的宽度。在所示的实施例中，鳍62和纳米结构64、66在n型区域50N和p型区域50P中具有基本相等的宽度。在另一实施例中，一个区域(例如，n型区域50N)中的鳍62和纳米结构64、66比另一区域(例如，p型区域50P)中的鳍62和纳米结构64、66更宽或更窄。
在图4中，STI区域70形成在衬底50之上并且在相邻的鳍62之间。STI区域70设置在鳍62的至少一部分周围，使得纳米结构64、66的至少一部分从相邻的STI区域70之间突出。在所示的实施例中，STI区域70的顶表面与鳍62的顶表面共面(在工艺变化内)。在一些实施例中，STI区域70的顶表面高于或低于鳍62的顶表面。STI区域70将相邻器件的特征分开。
STI区域70可以通过任何合适的方法形成。例如，可以在衬底50和纳米结构64、66之上以及在相邻的鳍62之间形成绝缘材料。绝缘材料可以是诸如氧化硅之类的氧化物、诸如氮化硅之类的氮化物等、或其组合，其可以通过化学气相沉积(CVD)工艺(例如，高密度等离子体CVD(HDP-CVD)、可流动化学气相沉积(FCVD)等或其组合)来形成。可以使用通过任何可接受的工艺形成的其他绝缘材料。在一些实施例中，绝缘材料是通过FCVD形成的氧化硅。一旦形成绝缘材料，就可以执行退火工艺。在一个实施例中，绝缘材料被形成为使得多余的绝缘材料覆盖纳米结构64、66。尽管STI区域70各自被示出为单层，但是一些实施例可以利用多层。例如，在一些实施例中，可以首先沿着衬底50、鳍62和纳米结构64、66的表面来形成衬里(未单独示出)。此后，可以在衬里之上形成诸如先前描述的填充材料。
然后，对绝缘材料应用去除工艺，以去除纳米结构64、66之上的多余的绝缘材料。在一些实施例中，可以利用平坦化工艺，例如化学机械抛光(CMP)、回蚀工艺、其组合等。在其中掩模保留在纳米结构64、66上的实施例中，平坦化工艺可以暴露掩模或去除掩模。在平坦化工艺之后，绝缘材料和掩模(如果存在的话)或纳米结构64、66的顶表面是共面的(在工艺变化内)。因此，掩模(如果存在的话)或纳米结构64、66的顶表面通过绝缘材料暴露。在所示的实施例中，没有掩模保留在纳米结构64、66上。然后使绝缘材料凹陷以形成STI区域70。使绝缘材料凹陷，使得纳米结构64、66的至少一部分从绝缘材料的相邻部分之间突出。此外，STI区域70的顶表面可以具有如图所示的平坦表面、凸表面、凹表面(例如，凹陷)或其组合。STI区域70的顶表面可以通过适当的蚀刻而被形成为平坦的、凸的和/或凹的。可以使用任何可接受的蚀刻工艺来使绝缘材料凹陷，例如对绝缘材料的材料具有选择性的蚀刻工艺(例如，以比鳍62和纳米结构64、66的材料更快的速率来选择性地蚀刻STI区域70的绝缘材料)。例如，可以使用稀氢氟酸(dHF)来执行氧化物去除。
先前描述的工艺仅仅是可以如何形成鳍62和纳米结构64、66的一个示例。在一些实施例中，可以使用掩模和外延生长工艺来形成鳍62和/或纳米结构64、66。例如，可以在衬底50的顶表面之上形成电介质层，并且沟槽可以蚀刻穿过电介质层以暴露下面的衬底50。可以在沟槽中外延生长外延结构，并且可以使电介质层凹陷，使得外延结构从电介质层突出以形成鳍62和/或纳米结构64、66。外延结构可以包括先前描述的交替半导体材料，例如第一半导体材料和第二半导体材料。在其中外延生长外延结构的一些实施例中，可以在生长期间原位掺杂外延生长材料，这可以避免先前和/或随后的注入，但是原位掺杂和注入掺杂可以一起使用。
此外，可以在纳米结构64、66，鳍62和/或衬底50中形成适当的阱(未单独示出)。阱可以具有与随后将在n型区域50N和p型区域50P中的每一个中形成的源极/漏极区域的导电类型相反的导电类型。在一些实施例中，在n型区域50N中形成p型阱，并且在p型区域50P中形成n型阱。在一些实施例中，在n型区域50N和p型区域50P两者中形成p型阱或n型阱。
在具有不同阱类型的实施例中，可以使用诸如光致抗蚀剂之类的掩模(未单独示出)来实现用于n型区域50N和p型区域50P的不同注入步骤。例如，可以在n型区域50N中的鳍62，纳米结构64、66和STI区域70之上形成光致抗蚀剂。对光致抗蚀剂进行图案化以暴露p型区域50P。可以通过使用旋涂技术来形成光致抗蚀剂，并且可以使用可接受的光刻技术对光致抗蚀剂进行图案化。一旦光致抗蚀剂被图案化，就在p型区域50P中执行n型杂质注入，并且光致抗蚀剂可以用作掩模以基本上防止n型杂质被注入到n型区域50N中。N型杂质可以是注入到该区域中的磷、砷、锑等，其浓度范围为约1013cm-3至约1014cm-3。在注入之后，可以例如通过任何可接受的灰化工艺来去除光致抗蚀剂。
在注入p型区域50P之后或之前，在p型区域50P中的鳍62，纳米结构64、66和STI区域70之上形成诸如光致抗蚀剂之类的掩模(未单独示出)。对光致抗蚀剂进行图案化以暴露n型区域50N。可以通过使用旋涂技术来形成光致抗蚀剂，并且可以使用可接受的光刻技术对光致抗蚀剂进行图案化。一旦光致抗蚀剂被图案化，就可以在n型区域50N中执行p型杂质注入，并且光致抗蚀剂可以用作掩模以基本上防止p型杂质被注入到p型区域50P中。p型杂质可以是注入到该区域中的硼、氟化硼、铟等，其浓度范围为约1013cm-3至约1014cm-3。在注入之后，可以例如通过任何可接受的灰化工艺来去除光致抗蚀剂。
在n型区域50N和p型区域50P的注入之后，可以执行退火以修复注入损伤并且激活被注入的p型和/或n型杂质。在其中外延生长鳍62和/或纳米结构64、66的外延结构的一些实施例中，可以在生长期间原位掺杂生长的材料，这可以消除注入，但是原位和注入掺杂可以一起使用。
在图5中，在鳍62和纳米结构64、66上形成虚设电介质层72。虚拟电介质层72可以由诸如氧化硅、氮化硅、其组合等之类的电介质材料形成，可以根据可接受的技术对其进行沉积或热生长。在虚设电介质层72之上形成虚设栅极层74，并且在虚设栅极层74之上形成掩模层76。虚设栅极层74可以被沉积在虚设电介质层72之上，并且然后(例如，通过CMP)被平坦化。可以在虚设栅极层74之上沉积掩模层76。虚设栅极层74可以由导电或非导电材料形成，例如非晶硅、多晶硅(polysilicon)、多晶硅锗(多晶SiGe)、金属、金属氮化物、金属硅化物、金属氧化物等，其可以通过物理气相沉积(PVD)、CVD等来沉积。虚设栅极层74可以由对绝缘材料(例如，STI区域70和/或虚设电介质层72)的蚀刻具有高蚀刻选择性的(一种或多种)材料形成。掩模层76可以由诸如氮化硅、氮氧化硅等之类的电介质材料形成。在该示例中，跨n型区域50N和p型区域50P形成单个虚设栅极层74和单个掩模层76。在所示的实施例中，虚设电介质层72覆盖鳍62、纳米结构64、66和STI区域70，使得虚设电介质层72在STI区域70之上并且在虚设栅极层74和STI区域70之间延伸。在另一实施例中，虚设电介质层72仅覆盖鳍62和纳米结构64、66。
在图6中，使用可接受的光刻和蚀刻技术对掩模层76进行图案化，以形成掩模86。然后通过任何可接受的蚀刻技术将掩模86的图案转移至虚设栅极层74以形成虚设栅极84。掩模86的图案可以可选地通过任何可接受的蚀刻技术进一步转移至虚设电介质层72，以形成虚设电介质82。虚设栅极84覆盖纳米结构64、66的将在后续处理中暴露以形成沟道区域的部分。具体地，虚设栅极84沿着纳米结构66的将被图案化以形成沟道区域68的部分延伸。掩模86的图案可以用于在物理上分离相邻的虚设栅极84。虚设栅极84还可以具有与鳍62的长度方向基本垂直的长度方向(在工艺变化内)。可以可选地在图案化之后例如通过任何可接受的蚀刻技术来去除掩模86。
图7A-20B示出了在制造实施例器件中的各种附加步骤。图7A-13B和图18A-20B示出了在n型区域50N和p型区域50P中的任一个中的特征。例如，所示的结构可以适用于n型区域50N和p型区域50P两者。n型区域50N和p型区域50P的结构中的差异(如果存在的话)在每个附图所附的文本中进行描述。图14A-16B示出了p型区域50P中的特征。图17A-17B示出了n型区域50N中的特征。
在图7A和图7B中，栅极间隔件90形成在纳米结构64、66之上，掩模86(如果存在的话)、虚拟栅极84和虚拟电介质82的暴露侧壁上。可以通过共形地沉积一种或多种电介质材料并且随后蚀刻(一种或多种)电介质材料来形成栅极间隔件90。可接受的电介质材料可以包括氧化硅、氮化硅、氮氧化硅、碳氮氧化硅等，其可以通过诸如化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、原子层沉积(ALD)、等离子体增强原子层沉积(PEALD)等之类的共形沉积工艺来形成。可以使用通过任何可接受的工艺形成的其他绝缘材料。在所示的实施例中，栅极间隔件90各自包括多层，例如第一间隔件层90A和第二间隔件层90B。在一些实施例中，第一间隔件层90A和第二间隔件层90B由碳氮氧化硅(例如，SiOxNyC1-x-y，其中x和y在0至1的范围内)形成，其中第一间隔件层90A由与第二间隔件层90B相似或不同的碳氮氧化硅组成来形成。可以执行任何可接受的蚀刻工艺，例如干法蚀刻、湿法蚀刻等或其组合，以图案化(一种或多种)电介质材料。蚀刻可以是各向异性的。(一种或多种)电介质材料在被蚀刻时具有留在虚设栅极84的侧壁上的部分(从而形成栅极间隔件90)。如随后将更详细地描述的，(一种或多种)电介质材料在被蚀刻时还可以具有留在鳍62和/或纳米结构64、66的侧壁上的部分(从而形成鳍间隔件92，参见图9C和图9D)。在蚀刻之后，鳍间隔件92和/或栅极间隔件90可以具有笔直的侧壁(如图所示)或者可以具有弯曲的侧壁(未单独示出)。
此外，可以执行注入以形成轻掺杂的源极/漏极(LDD)区域(未单独示出)。在具有不同器件类型的实施例中，类似于先前描述的用于阱的注入，可以在n型区域50N之上形成诸如光致抗蚀剂之类的掩模(未单独示出)，同时暴露p型区域50P，并且可以将适当类型(例如，p型)的杂质注入到暴露在p型区域50P中的鳍62和/或纳米结构64、66中。然后可以去除掩模。随后，可以在暴露n型区域50N的同时在p型区域50P之上形成诸如光致抗蚀剂之类的掩模(未单独示出)，并且可以将适当类型的杂质(例如，n型)注入到暴露在n型区域50N中的鳍62和/或纳米结构64、66中。然后可以去除掩模。n型杂质可以是前述的任何n型杂质，并且p型杂质可以是前述的任何p型杂质。在注入期间，沟道区域68保持被虚设栅极84覆盖，使得沟道区域68保持基本上没有注入以形成LDD区域的杂质。LDD区域的杂质浓度可以在约1015cm-3至约1019cm-3的范围内。可以使用退火来修复注入损伤并且激活所注入的杂质。
注意，上述公开内容一般性地描述了形成间隔件和LDD区域的工艺。可以使用其他工艺和顺序。例如，可以利用更少或更多的间隔件，可以利用不同的步骤顺序，可以形成和去除附加间隔件等。此外，可以使用不同的结构和步骤来形成n型器件和p型器件。
在图8A和图8B中，在纳米结构64、66中形成源极/漏极凹部94。在所示的实施例中，源极/漏极凹部94延伸穿过纳米结构64、66并延伸到鳍62中。源极/漏极凹部94也可以延伸到衬底50中。在各种实施例中，源极/漏极凹部94可以延伸到衬底50的顶表面，而无需蚀刻衬底50；可以蚀刻鳍62，使得源极/漏极凹部94的底表面设置在STI区域70的顶表面下方等。可以通过使用各向异性蚀刻工艺(例如，RIE、NBE等)来蚀刻纳米结构64、66来形成源极/漏极凹部94。在用于形成源极/漏极凹部94的蚀刻工艺期间，栅极间隔件90和虚设栅极84共同掩盖鳍62和/或纳米结构64、66的部分。可以使用单个蚀刻工艺来蚀刻纳米结构64、66中的每一者，或者可以使用多个蚀刻工艺来蚀刻纳米结构64、66。在源极/漏极凹部94达到期望的深度之后，可以使用定时蚀刻工艺来停止对源极/漏极凹部94的蚀刻。
可选地，内部间隔件96形成在第一纳米结构64的剩余部分的侧壁上，例如，被源极/漏极凹部94暴露的那些侧壁。如随后将更详细地描述的，源极/漏极区域将随后在源极/漏极凹部94中形成，并且第一纳米结构64随后将被相应的栅极结构代替。内部间隔件96充当随后形成的源极/漏极区域与随后形成的栅极结构之间的隔离特征。此外，内部间隔件96可以用于通过随后的蚀刻工艺(例如，用于随后去除第一纳米结构64的蚀刻工艺)来基本上防止对随后形成的源极/漏极区域的损坏。
作为形成内部间隔件96的示例，源极/漏极凹部94可以横向扩展。具体地，第一纳米结构64的侧壁的被源极/漏极凹部94暴露的部分可以被凹入。尽管第一纳米结构64的侧壁被示出为是笔直的，但是侧壁可以是凹的或凸的。侧壁可以通过任何可接受的蚀刻工艺而凹陷，例如对第一纳米结构64的材料具有选择性的蚀刻工艺(例如，以比第二纳米结构66的材料更快的速率来选择性地蚀刻第一纳米结构64的材料)。蚀刻可以是各向同性的。例如，当第二纳米结构66由硅形成并且第一纳米结构64由硅锗形成时，蚀刻工艺可以是使用四甲基氢氧化铵(TMAH)、氢氧化铵(NH4OH)等的湿法蚀刻。在另一实施例中，蚀刻工艺可以是使用诸如氟化氢(HF)气体之类的氟基气体的干法蚀刻。在一些实施例中，可以连续地执行相同的蚀刻工艺以既形成源极/漏极凹部94又使第一纳米结构64的侧壁凹陷。然后可以通过共形地形成绝缘材料并随后蚀刻绝缘材料来形成内部间隔件96。绝缘材料可以是氮化硅或氮氧化硅，但是可以利用任何合适的材料，例如k值小于约3.5的低介电常数(低k)材料。可以通过共形沉积工艺(例如，ALD、CVD等)来沉积绝缘材料。绝缘材料的蚀刻可以是各向异性的。例如，蚀刻工艺可以是干法蚀刻，例如RIE、NBE等。尽管内部间隔件96的外侧壁被示出为相对于栅极间隔件90的侧壁齐平，但是内部间隔件96的外侧壁可以延伸超过栅极间隔件90的侧壁或从栅极间隔件90的侧壁凹入。换句话说，内部间隔件96可以部分地填充、完全地填充或过度填充侧壁凹部。而且，尽管内部间隔件96的侧壁被示出为是笔直的，但是内部间隔件96的侧壁可以是凹的或凸的。
在图9A和图9B中，在源极/漏极凹部94中形成外延源极/漏极区域98。在源极/漏极凹部94中形成外延源极/漏极区域98，使得每个虚设栅极84(和相应沟道区域68)设置在外延源极/漏极区域98的各个相邻对之间。在一些实施例中，栅极间隔件90和内部间隔件96用于将外延源极/漏极区域98分别与虚设栅极84和第一纳米结构64分开适当的横向距离，使得外延源极/漏极区域98不会与随后形成的所得到的纳米FET的栅极短路。可以选择外延源极/漏极区域98的材料，以在相应的沟道区域68中施加应力，从而改进性能。
可以通过掩蔽p型区域50P来形成n型区域50N中的外延源极/漏极区域98。然后，在n型区域50N中的源极/漏极凹部94中外延生长n型区域50N中的外延源极/漏极区域98。外延源极/漏极区域98可以包括适合于n型器件的任何可接受的材料。例如，n型区域50N中的外延源极/漏极区域98可以包括在沟道区域68上施加拉伸应变的材料，例如硅、碳化硅、磷掺杂的碳化硅、磷化硅等。n型区域50N中的外延源极/漏极区域98可以被称为“n型源极/漏极区域”。n型区域50N中的外延源极/漏极区域98可以具有从鳍62和纳米结构64、66的相应表面凸起的表面，并且可以具有小平面。
可以通过掩蔽n型区域50N来形成p型区域50P中的外延源极/漏极区域98。然后，在p型区域50P中的源极/漏极凹部94中外延生长p型区域50P中的外延源极/漏极区域98。外延源极/漏极区域98可以包括适合于p型器件的任何可接受的材料。例如，p型区域50P中的外延源极/漏极区域98可以包括在沟道区域68上施加压缩应变的材料，例如硅锗、掺硼硅锗、锗、锗锡等。p型区域50P中的外延源极/漏极区域98可以被称为“p型源极/漏极区域”。p型区域50P中的外延源极/漏极区域98可以具有从鳍62和纳米结构64、66的相应表面凸起的表面，并且可以具有小平面。
外延源极/漏极区域98、纳米结构64、66和/或鳍62可以被注入有杂质以形成源极/漏极区域，类似于先前描述的用于形成LDD区域的工艺，然后进行退火。源极/漏极区域的杂质浓度可以在约1019cm-3至约1021cm-3的范围内。用于源极/漏极区域的n型和/或p型杂质可以是先前讨论的任何杂质。在一些实施例中，外延源极/漏极区域98可以在生长期间被原位掺杂。
作为用于形成外延源极/漏极区域98的外延工艺的结果，外延源极/漏极区域的上表面具有小平面，这些小平面横向向外扩展超过鳍62和纳米结构64、66的侧壁。在一些实施例中，这些小平面导致相邻的外延源极/漏极区域98合并，如图9C所示。在一些实施例中，在外延工艺完成之后，相邻的外延源极/漏极区域98保持分离，如图9D所示。在所示的实施例中，调整用于形成栅极间隔件90的间隔件蚀刻以在鳍62和/或纳米结构64、66的侧壁上也形成鳍间隔件92。鳍间隔件92被形成为覆盖鳍62和/或纳米结构64、66的侧壁的在STI区域70上方延伸的部分，从而阻止了外延生长。在另一实施例中，调整用于形成栅极间隔件90的间隔件蚀刻，以不形成鳍间隔件，从而允许外延源极/漏极区域98延伸到STI区域70的表面。
外延源极/漏极区域98可以包括一个或多个半导体材料层。例如，外延源极/漏极区域98可以各自包括衬里层98A、主层98B和精加工层(finishing layer)98C(或更一般地，第一半导体材料层、第二半导体材料层和第三半导体材料层)。可以将任何数量的半导体材料层用于外延源极/漏极区域98。衬里层98A、主层98B和精加工层98C中的每一个可以由不同的半导体材料形成并且可以被掺杂到不同的杂质浓度。在一些实施例中，衬里层98A可以具有比主层98B更低的杂质浓度，并且精加工层98C可以具有比衬里层98A更大的杂质浓度并且具有比主层98B更低的杂质浓度。在其中外延源极/漏极区域98包括三个半导体材料层的实施例中，可以在源极/漏极凹部94中生长衬里层98A，可以在衬里层98A上生长主层98B，并且可以在主层98B上生长精加工层98C。
在图10A-10B中，第一层间电介质(ILD)104被沉积在外延源极/漏极区域98、栅极间隔件90、掩模86(如果存在的话)或虚设栅极84之上。第一ILD 104可以由电介质材料形成，该电介质材料可以通过诸如CVD、等离子体增强CVD(PECVD)、FCVD等之类的任何合适的方法来沉积。可接受的电介质材料可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。
在一些实施例中，在第一ILD 104与外延源极/漏极区域98、栅极间隔件90、以及掩模86(如果存在的话)或虚设栅极84之间形成接触蚀刻停止层(CESL)102。CESL 102可以由诸如氮化硅、氧化硅、氮氧化硅等之类的电介质材料形成，该电介质材料相对于第一ILD104的蚀刻具有高蚀刻选择性。CESL 102可以通过诸如CVD、ALD等之类的任何合适的方法形成。
在图11A-11B中，执行去除工艺以使第一ILD 104的顶表面与掩模86(如果存在的话)或虚设栅极84的顶表面齐平。在一些实施例中，可以利用平坦化工艺，例如化学机械抛光(CMP)、回蚀工艺、其组合等。平坦化工艺还可以去除虚设栅极84上的掩模86，以及栅极间隔件90的沿着掩模86的侧壁的部分。在平坦化工艺之后，栅极间隔件90、第一ILD 104、CESL102和掩模86(如果存在的话)或虚设栅极84的顶表面是共平面的(在工艺变化内)。因此，掩模86(如果存在的话)或虚设栅极84的顶表面通过第一ILD 104暴露。在所示的实施例中，保留掩模86，并且平坦化工艺使第一ILD 104的顶表面与掩模86的顶表面齐平。
在图12A-12B中，在蚀刻工艺中去除掩模86(如果存在的话)和虚设栅极84，从而形成凹部106。虚设电介质82的在凹部106中的部分也被去除。在一些实施例中，通过各向异性干法蚀刻工艺来去除虚设栅极84。例如，蚀刻工艺可以包括使用(一种或多种)反应气体的干法蚀刻工艺，该反应气体以比第一ILD 104或栅极间隔件90更快的速率来选择性地蚀刻虚设栅极84。在去除期间，当蚀刻虚设栅极84时，虚设电介质82可以被用作蚀刻停止层。然后去除虚设电介质82。每个凹部106暴露和/或覆盖沟道区域68的部分。第二纳米结构66的用作沟道区域68的部分被设置在外延源极/漏极区域98的相邻对之间。
然后去除第一纳米结构64的剩余部分以扩大凹部106，从而在第二纳米结构66之间的区域50I中形成开口108。可以通过任何可接受的蚀刻工艺来去除第一纳米结构64的剩余部分，该蚀刻工艺以比第二纳米结构66的材料更快的速率来选择性地蚀刻第一纳米结构64的材料。蚀刻可以是各向同性的。例如，当第一纳米结构64由硅锗形成并且第二纳米结构66由硅形成时，蚀刻工艺可以是使用四甲基氢氧化铵(TMAH)、氢氧化铵(NH4OH)等的湿法蚀刻。在一些实施例中，执行修整工艺(未单独示出)以减小第二纳米结构66的暴露部分的厚度。如在图14A-16B(随后更详细地描述)中更清楚地示出的，第二纳米结构66的剩余部分可以具有圆角。
在图13A-13B中，在凹部106中形成栅极电介质层112。栅极电极层114形成在栅极电介质层112上。栅极电介质层112和栅极电极层114是用于替换栅极的层，并且各自环绕第二纳米结构66的所有(例如，四个)侧面。
栅极电介质层112设置在鳍62的侧壁和/或顶表面上；在第二纳米结构66的顶表面、侧壁和底表面上；以及在栅极间隔件90的侧壁上。栅极电介质层112也可以被形成在第一ILD 104和栅极间隔件90的顶表面上。栅极电介质层112可以包括诸如氧化硅或金属氧化物之类的氧化物，诸如金属硅酸盐之类的硅酸盐、其组合、其多层等。栅极电介质层112可以包括具有大于约7.0的k值的电介质材料，例如铪、铝、锆、镧、锰、钡、钛、铅及其组合的金属氧化物或硅酸盐。尽管在图13A-13B中示出了单层栅极电介质层112，但是如随后将更详细地描述的，栅极电介质层112可以包括任意数量的界面层和任意数量的主层。
栅极电极层114可以包括含金属的材料，例如氮化钛、氧化钛、钨、钴、钌、铝、其组合、其多层等。尽管在图13A-13B中示出了单层栅极电极层114，但是如随后将更详细地描述的，栅极电极层114可以包括任意数量的功函数调整层、任意数量的阻挡层、任意数量的胶层和填充材料。
在n型区域50N和p型区域50P中形成栅极电介质层112可以同时发生，使得每个区域中的栅极电介质层112由相同的材料形成，并且栅极电极层114的形成可以同时发生，使得每个区域中的栅极电极层114由相同的材料形成。在一些实施例中，每个区域中的栅极电介质层112可以通过不同的工艺形成，使得栅极电介质层112可以是不同的材料和/或具有不同数量的层，和/或每个区域中的栅极电极层114可以通过不同的工艺形成，使得栅极电极层114可以是不同的材料和/或具有不同数量的层。当使用不同的工艺时，可以使用各种掩蔽步骤来掩蔽和暴露适当的区域。在下面的描述中，分别形成n型区域50N中的栅极电极层114和p型区域50P中的栅极电极层114的至少一部分。
图14A-16B示出了其中在p型区域50P中的凹部106中形成用于替换栅极的栅极电介质层112和栅极电极层114的过程。图14A、图15A和图16A示出了图13A中的区域50A中的特征。图14B、图15B和图16B示出了图13B中的区域50B中的特征。p型区域50P中的栅极电极层114包括由含钨材料形成的(一个或多个)功函数调整层。钨适合于调整p型区域50P中的器件的功函数。有利地，形成含钨材料的(一个或多个)功函数调整层可以允许p型区域50P中的栅极电极层114具有比具有由包含其他金属(例如，钽)的材料形成的功函数调整层的栅极电极层更低的电阻。器件性能因此可以被改善。可以至少在形成p型区域50P中的栅极电极层114的部分的同时掩蔽n型区域50N。
在图14A-14B中，栅极电介质层112形成在凹部106中。栅极电介质层112也可以沉积在第一ILD 104和栅极间隔件90的顶表面上(参见图13B)。栅极电介质层112的形成方法可以包括分子束沉积(MBD)、ALD、PECVD等。栅极电介质层112环绕第二纳米结构66的所有(例如，四个)侧面。栅极电介质层112填充p型区域50P中的第二纳米结构66之间的区域50I的部分(例如，p型区域50P中的开口108的部分)。在所示的实施例中，栅极电介质层112是多层的，包括界面层112A(或更一般地，第一栅极电介质子层)和上面的高k电介质层112B(或更一般地，第二栅极电介质子层)。界面层112A可以由氧化硅形成，并且高k电介质层112B可以由氧化铪形成。栅极电介质层112可以包括任何可接受的数量和组合的子层。
在图15A-15B中，可选地在p型区域50P中的第二纳米结构66周围，在栅极电介质层112上形成第一功函数调整层114A。如随后将更详细地描述的，在一些实施例中，第一功函数调整层114A被省略。然后在p型区域50P中的第二纳米结构66周围，在第一功函数调整层114A(如果存在的话)或栅极电介质层112上形成第二功函数调整层114B。
第一功函数调整层114A(如果存在的话)由p型功函数材料(PWFM)形成，考虑到将要形成的器件的应用，该p型功函数材料(PWFM)可以用于将器件的功函数调整到期望的量，并且可以使用任何可接受的沉积工艺来沉积。具体地，第一功函数调整层114A由诸如氮化钛(TiN)、氮化钽(TaN)、其组合等之类的无钨PWFM形成，其可以通过ALD、CVD、PVD等来沉积。第一功函数调整层114A也可以称为“无钨功函数调整层”。基于所得器件的期望功函数，可以包括或省略第一功函数调整层114A。第一功函数调整层114A的厚度可以在约
Figure BDA0003075046560000191
至约
Figure BDA0003075046560000192
的范围内。在所示的实施例中，第一功函数调整层114A是无钨PWFM的单个连续层。在其他实施例中，第一功函数调整层114A是无钨PWFM的多层。第一功函数调整层114A填充p型区域50P中的第二纳米结构66之间的区域50I的部分(例如，p型区域50P中的开口108的部分)。
第二功函数调整层114B由具有低电阻率的p型功函数材料(PWFM)形成，并且可以使用任何可接受的沉积工艺来沉积。具体地，第二功函数调整层114B由诸如纯钨(例如，无氟钨)、氮化钨、碳化钨、碳氮化钨等之类的含钨PWFM形成，其可以通过ALD、CVD、PVD等来沉积。第二功函数调整层114B也可以称为“含钨功函数调整层”。第二功函数调整层114B的厚度可以在约
Figure BDA0003075046560000193
至约
Figure BDA0003075046560000194
的范围内。在所示的实施例中，第二功函数调整层114B是含钨PWFM的单个连续层。在其他实施例中(随后针对图22A-23B进行描述)，第二功函数调整层114B是含钨PWFM的多层。第二功函数调整层114B的材料也可以用于将器件的功函数调整到期望的量(以与第一功函数调整层114A类似的方式)，但是可以具有比第一功函数调整层114A的材料更低的电阻率。可以通过使用具有低电阻率的PWFM来改善器件性能。
在一些实施例中，第二功函数调整层114B由无氟钨形成，其通过ALD工艺来沉积。具体地，第二功函数调整层114B可以通过将衬底50放置在沉积室中并且将不同的源前体(source precursor)循环地分配到沉积室中而形成。源前体包括一种或多种钨源前体和一种或多种与钨源前体反应以形成无氟钨的前体。无氟钨是不含氟的钨，并用无氟钨源前体来沉积，例如不含氟的钨源前体。用无氟钨源前体来沉积钨可避免在沉积过程中产生不期望的腐蚀性氟化物副产品，这可以提高制造产率。
通过将第一前体分配到沉积室中来执行ALD循环的第一脉冲。第一前体是无氟钨源前体。可接受的无氟钨源前体包括氯化钨(V)(WCl5)等。第一前体可以在沉积室中保持在约0.2秒至约5秒范围内的持续时间。然后，例如通过任何可接受的真空过程和/或通过使惰性气体流入到沉积室中，将第一前体从沉积室中清除。
通过将第二前体分配到沉积室中来执行ALD循环的第二脉冲。第二前体是与第一前体反应(例如，无氟钨源前体)以沉积无氟钨的任何可接受的前体。例如，当第一前体是氯化钨(V)时，第二前体可以是氢(H2)等。第二前体可以在沉积室中保持在约0.2秒至约5秒范围内的持续时间。然后，例如通过任何可接受的真空过程和/或通过使惰性气体流入到沉积室中，将第二前体从沉积室中清除。
每个ALD循环都会导致无氟钨的原子层(有时称为单层)的沉积。例如，当第一前体是氯化钨(V)并且第二前体是氢时，它们可以根据等式(1)和(2)来重复反应以形成气相副产物(从沉积室中清除)和无氟钨。
Figure BDA0003075046560000201
Figure BDA0003075046560000202
重复ALD循环，直到无氟钨被沉积到期望的厚度(先前描述)为止。例如，可以将ALD循环重复约1至约500次。此外，可以在约300℃至约500℃范围内的温度下和在约0.5托至约50托范围内的压力下执行ALD工艺，例如通过将沉积室保持在这样的温度和压力下。以这些范围内的参数来执行ALD工艺允许将无氟钨形成为期望的厚度(先前描述)和质量。以这些范围以外的参数来执行ALD工艺可能无法将无氟钨形成为期望的厚度或质量。
在一些实施例中，第二功函数调整层114B由通过ALD沉积的氮化钨形成。氮化钨可以通过与先前描述的用于形成无氟钨类似的ALD工艺来形成，不同之处在于可以使用不同的前体。例如，第一前体可以是钨源前体(其可以不含氟或可以含氟)，并且第二前体可以是与第一前体(例如，钨源前体)反应以沉积氮化钨的氮源前体。用于沉积氮化钨的可接受的钨源前体包括双(叔丁基亚氨基)-双-(二甲基氨基)钨((tBuN)2(Me2N)2W)等。用于沉积氮化钨的可接受的氮源前体包括氨(NH3)等。
重复ALD循环，直到氮化钨被沉积到期望的厚度(先前描述)为止。例如，ALD循环可以重复约1至约500次。此外，可以在约200℃至约450℃范围内的温度下和在约0.1托至约60托范围内的压力下执行ALD工艺，例如通过将沉积室保持在这样的温度和压力下。以这些范围内的参数来执行ALD工艺允许将氮化钨形成为期望的厚度(先前描述)和质量。以这些范围之外的参数来执行ALD工艺可能无法将氮化钨形成为期望的厚度或质量。
第二功函数调整层114B填充p型区域50P中的第二纳米结构66之间的区域50I的剩余部分(例如，p型区域50P中的开口108的剩余部分)。具体地，第二功函数调整层114B沉积在第一功函数调整层114A(如果存在的话)或栅极电介质层112上，直到其足够厚以合并且接合在一起为止。在其中存在第一功函数调整层114A的实施例中，其厚度可以小于第二功函数调整层114B的厚度，这可以避免第一功函数调整层114A的合并且促进第二功函数调整层114B的合并。界面118可以通过第二功函数调整层114B的相邻部分(例如，p型区域50P中的第二纳米结构66周围的那些部分)的接触而形成。因此，p型区域50P中的开口108被栅极电介质层112、第一功函数调整层114A(如果存在的话)和第二功函数调整层114B的相应部分完全填充。具体地，栅极电介质层112的相应部分环绕p型区域50P中的相应第二纳米结构66，第一功函数调整层114A的相应部分环绕栅极电介质层112的相应部分，以及第二功函数调整层114B的相应部分环绕第一功函数调整层114A的相应部分，从而完全填充相应第二纳米结构66之间的区域。当第二功函数调整层114B是无钨PWFM的单个连续层时，无钨PWFM在第一功函数调整层114A(如果存在的话)的相应部分或电介质层112的相应部分之间连续地延伸。如上所述，第一功函数调整层114A是无钨层。在p型区域中，在第二功函数调整层114B与第二纳米结构66之间未设置含钨层。
在图16A-16B中，填充层114E沉积在第二功函数调整层114B上。可选地，在填充层114E和第二功函数调整层114B之间形成胶层114D。在完成形成之后，p型区域50P中的栅极电极层114包括第一功函数调整层114A、第二功函数调整层114B、胶层114D和填充层114E。
胶层114D包括任何可接受的材料以促进粘附并防止扩散。例如，胶层114D可以由金属或诸如氮化钛、铝化钛、氮化钛铝、掺杂硅的氮化钛、氮化钽等之类的金属氮化物形成，其可以通过ALD、CVD、PVD等来沉积。
填充层114E包括任何低电阻的可接受材料。例如，填充层114E可以由诸如钨、铝、钴、钌、其组合等之类的金属形成，其可以通过ALD、CVD、PVD等沉积。填充层114E填充凹部106的剩余部分。
图17A-17B示出了形成在n型区域50N中的凹部106中的用于替换栅极的栅极电介质层112和栅极电极层114。图17A示出了图13A中的区域50A中的特征。图17B示出了图13B中的区域50B中的特征。在一些实施例中，可以同时形成n型区域50N和p型区域50P中的栅极电介质层112。此外，可以在形成p型区域50P中的栅极电极层114之前或之后形成n型区域50N中的栅极电极层114的至少一部分，并且可以在掩蔽p型区域50P的同时形成n型区域50N中的栅极电极层114的至少一部分。这样，n型区域50N中的栅极电极层114可以包括与p型区域50P中的栅极电极层114不同的材料。例如，n型区域50N中的栅极电极层114可以包括第三功函数调整层114C、胶层114D和填充层114E。如随后将更详细地描述的，第三功函数调整层114C具有与第一功函数调整层114A和第二功函数调整层114B不同的材料组成。n型区域50N中的胶层114D可以具有(或可以不具有)与p型区域50P中的胶层114D相同的材料组成(并且与其同时沉积)。n型区域50N中的填充层114E可以具有(或可以不具有)与p型区域50P中的填充层114E相同的材料组成(并且与其同时沉积)。
第三功函数调整层114C由n型功函数材料(NWFM)形成，考虑到将要形成的器件的应用，该n型功函数材料(NWFM)可以用于将器件的功函数调整到期望的量，并且可以使用任何可接受的沉积工艺来沉积。具体地，第三功函数调整层114C由诸如铝化钛、碳化钛铝、钽铝、碳化钽、其组合等之类的无钨NWFM形成，其可以通过ALD、PEALD、PVD、CVD、PECVD等来沉积。第三功函数调整层114C的材料不同于第一功函数调整层114A的材料和第二功函数调整层114B的材料。在一些实施例中，第一功函数调整层114A可以由氮化钛形成，第二功函数调整层114B可以由无氟钨或氮化钨形成，并且第三功函数调整层114C可以由铝化钛形成。
第三功函数调整层114C的材料也可以具有低电阻率(以与第二功函数调整层114B类似的方式)。第三功函数调整层114C的材料可以具有比第一功函数调整层114A的材料更低的电阻率。可以通过使用具有低电阻率的NWFM来改善器件性能。第三功函数调整层114C的材料可以具有比第二功函数调整层114B的材料更高的电阻率或更低的电阻率。在一些实施例中，第三功函数调整层114C的材料的电阻率比第一功函数调整层114A的材料的电阻率更低，并且比第二功函数调整层114B的材料的电阻率更高。
第三功函数调整层114C填充n型区域50N中的第二纳米结构66之间的区域50I的剩余部分(例如，n型区域50N中的开口108的剩余部分)。具体地，第三功函数调整层114C沉积在栅极电介质层112上，直到其足够厚以合并且接合在一起为止。界面120可以通过第三功函数调整层114C的相邻部分(例如，n型区域50N中的第二纳米结构66周围的那些部分)的接触而形成。栅极电介质层112的相应部分环绕n型区域50N中的相应第二纳米结构66，并且第三功函数调整层114C的相应部分环绕栅极电介质层112的相应部分，从而完全填充相应第二纳米结构66之间的区域。
在图18A-18B中，执行去除工艺以去除栅极电介质层112和栅极电极层114的材料的多余部分，这些多余部分位于第一ILD 104和栅极间隔件90的顶表面之上，从而形成栅极电介质122和栅极电极124。在一些实施例中，可以利用诸如化学机械抛光(CMP)、回蚀工艺、其组合等之类的平坦化工艺。栅极电介质层112在被平坦化时具有留在凹部106中的部分(从而形成栅极电介质122)。栅极电极层114在被平坦化时具有留在凹部106中的部分(从而形成栅极电极124)。以下项的顶表面是齐平的(在工艺变化内)：栅极间隔件90；CESL 102；第一ILD 104；栅极电介质122(例如，界面层112A和高k电介质层112B，参见图14A-17B)；以及栅极电极124(例如，功函数调整层114A、114B、114C，胶层114D(如果存在的话)和填充层114E，参见图14A-17B)。栅极电介质122和栅极电极124形成所得到的纳米FET的替换栅极。每一对栅极电介质122和栅极电极124可以分别统称为“栅极结构”。栅极结构各自沿着第二纳米结构66的沟道区域68的顶表面、侧壁和底表面延伸。
在图19A-19B中，第二ILD 134沉积在栅极间隔件90、CESL 102、第一ILD 104、栅极电介质122和栅极电极124之上。在一些实施例中，第二ILD 134是通过可流动CVD方法而形成的可流动膜。在一些实施例中，第二ILD 134是由诸如PSG、BSG、BPSG、USG等之类的电介质材料形成的，其可以通过诸如CVD、PECVD等之类的任何适当的方法来沉积。
在一些实施例中，蚀刻停止层(ESL)132形成在第二ILD 134与栅极间隔件90、CESL102、第一ILD 104、栅极电介质122和栅极电极124之间。ESL 132可以包括电介质材料，例如氮化硅、氧化硅、氮氧化硅等，其相对于第二ILD 134的蚀刻具有高蚀刻选择性。
在图20A-20B中，栅极接触件142和源极/漏极接触件144被形成为分别接触栅极电极124和外延源极/漏极区域98。栅极接触件142物理地且电气地耦合到栅极电极124。源极/漏极接触件144物理地且电气地耦合到外延源极/漏极区域98。
作为形成栅极接触件142和源极/漏极接触件144的示例，穿过第二ILD 134和ESL132形成用于栅极接触件142的开口，并且穿过第二ILD134、ESL 132、第一ILD 104和CESL102形成用于源极/漏极接触件144的开口。可以使用可接受的光刻和蚀刻技术来形成这些开口。在开口中形成诸如扩散阻挡层、粘附层等之类的衬里(未单独示出)以及导电材料。衬里可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以执行诸如CMP之类的平坦化工艺以从第二ILD 134的表面去除多余的材料。剩余的衬里和导电材料在开口中形成栅极接触件142和源极/漏极接触件144。栅极接触件142和源极/漏极接触件144可以通过不同的工艺形成，或者可以通过相同的工艺形成。尽管栅极接触件142和源极/漏极接触件144中的每一者被示出为形成为具有相同的横截面，但是应当理解，栅极接触件142和源极/漏极接触件144中的每一者可以被形成为具有不同的横截面，这可以避免接触件的短路。
可选地，在外延源极/漏极区域98与源极/漏极接触件144之间的界面处形成金属-半导体合金区域146。金属-半导体合金区域146可以是由金属硅化物(例如，硅化钛、硅化钴、硅化镍等)形成的硅化物区域，由金属锗化物(例如，锗化钛、锗化钴、锗化镍等)形成的锗化物区域、由金属硅化物和金属锗化物两者形成的硅锗区域等。可以通过以下方式在源极/漏极接触件144的(一个或多个)材料之前形成金属-半导体合金区域146：在用于源极/漏极接触件144的开口中沉积金属，并且然后执行热退火工艺。金属可以是能够与外延源极/漏极区域98的半导体材料(例如，硅、硅锗、锗等)反应以形成低电阻的金属-半导体合金(例如，镍、钴、钛、钽、铂、钨、其他贵金属、其他难熔金属、稀土金属或其合金)的任何金属。可以通过诸如ALD、CVD、PVD等之类的沉积工艺来沉积金属。在热退火工艺之后，可以执行诸如湿法清洁之类的清洁工艺，以从源极/漏极接触件144的开口去除任何残留金属，例如从金属-半导体合金区域146的表面去除任何残留金属。然后，可以在金属-半导体合金区域146上形成源极/漏极接触件144的(一个或多个)材料。
图21A-21B是根据一些其他实施例的纳米FET的视图。除了省略了第一功函数调整层114A之外，该实施例类似于针对图16A-16B描述的实施例。因此，p型区域50P中的开口108被栅极电介质层112和第二功函数调整层114B的相应部分完全填充。在所示的实施例中，第二功函数调整层114B是含钨PWFM的单个连续层，使得含钨PWFM在电介质层112的相应部分之间连续地延伸。
图22A-23B是根据一些其他实施例的纳米FET的视图。除了第二功函数调整层114B是多层含钨PWFM之外，这些实施例类似于针对图21A-21B描述的实施例。尽管图22A-23B示出了其中省略第一功函数调整层114A的实施例，但是应当理解，在其他实施例中，包括第一功函数调整层114A。在一些实施例中，第二功函数调整层114B是双层含钨PWFM，包括第一功函数调整子层114B1和第一功函数调整子层114B1上的第二功函数调整子层114B2，如图22A-22B所示。在一些实施例中，第二功函数调整层114B是三层含钨PWFM，其类似于双层，但是进一步包括在第二功函数调整子层114B2上的第三功函数调整子层114B3，如图23A-23B所示。每个子层是不同含钨PWFM的单个连续层。第一功函数调整子层114B1的含钨材料可以与第三功函数调整子层114B3的含钨材料相同(或可以不相同)。在一些实施例中，第一功函数调整子层114B1是无氟钨，第二功函数调整子层114B2是氮化钨，并且第三功函数调整子层114B3(如果存在的话)是无氟钨。在一些实施例中，第一功函数调整子层114B1是氮化钨，第二功函数调整子层114B2是无氟钨，并且第三功函数调整子层114B3(如果存在的话)是氮化钨。
当第二功函数调整层114B是多层含钨PWFM时，沉积含钨PWFM的子层，使得第二功函数调整层114B的下子层(例如，第一功函数调整子层114B1)合并且接合在一起。例如，第二功函数调整层114B的下子层可以具有比第二功函数调整层114B的(一个或多个)上子层(例如，第三功函数调整子层114B3(如果存在的话)和第二功函数调整子层114B2)中的每一个更大的厚度，这可以避免(一个或多个)上子层的合并且促进下子层的合并。
一些实施例预期使用其他含钨PWFM。例如，尽管一些前述实施例将氮化钨用于含钨PWFM，但是也可以使用钨的碳化物。在一些实施例中，可以使用碳化钨和/或碳氮化钨来代替氮化钨(或除了氮化钨之外，可以使用碳化钨和/或碳氮化钨)。
实施例可以实现优点。钨适合于调整p型区域50P中的器件的功函数。由含钨PWFM形成第二功函数调整层114B允许调整所得到的器件的阈值电压。此外，含钨PWFM具有低电阻率。由含钨PWFM形成第二功函数调整层114B允许p型区域50P中的栅极电极124具有比如下功函数调整层的栅极电极更低的电阻：该功函数调整层具有由包含其他金属(例如，钽)的PWFM形成的。因此可以改善器件性能。
在一个实施例中，一种器件包括：第一纳米结构；第二纳米结构；栅极电介质层，其环绕第一纳米结构和第二纳米结构；无钨功函数调整层，其环绕栅极电介质层；含钨功函数调整层，其环绕无钨功函数调整层，第一纳米结构和第二纳米结构之间的区域被含钨功函数调整层、无钨功函数调整层和栅极电介质层的相应部分完全填充；以及填充层，其位于含钨功函数调整层上。在该器件的一些实施例中，含钨功函数调整层的第一材料的电阻率低于无钨功函数调整层的第二材料的电阻率。在该器件的一些实施例中，含钨功函数调整层包括无氟钨。在该器件的一些实施例中，含钨功函数调整层包括氮化钨、碳化钨或碳氮化钨。在该器件的一些实施例中，含钨功函数调整层是含钨材料的单个连续层。在该器件的一些实施例中，含钨功函数调整层包括：第一含钨材料的第一层，其环绕无钨功函数调整层；以及第二含钨材料的第二层，其环绕第一含钨材料的第一层，第二含钨材料不同于第一含钨材料。在该器件的一些实施例中，含钨功函数调整层还包括：第一含钨材料的第三层，环绕第二含钨材料的第二层。
在一个实施例中，一种器件包括：p型晶体管，该p型晶体管包括：第一沟道区域；第一栅极电介质层，其位于第一沟道区域上；含钨功函数调整层，其位于第一栅极电介质层上；以及第一填充层，其位于含钨功函数调整层上；以及n型晶体管，该n型晶体管包括：第二沟道区域；第二栅极电介质层，其位于第二沟道区域上；无钨功函数调整层，其位于第二栅极电介质层上；以及第二填充层，其位于无钨功函数调整层上。在该器件的一些实施例中，在第一沟道区域和含钨功函数调整层之间未设置含钨层。在该器件的一些实施例中，含钨功函数调整层包括无氟钨或氮化钨，并且无钨功函数调整层包括铝化钛。
在一个实施例中，一种方法包括：形成具有环绕第一纳米结构的第一部分的栅极电介质层；在栅极电介质层的第一部分上沉积第一无钨功函数材料；在第一无钨功函数材料上沉积含钨功函数材料，该含钨功函数材料的电阻率低于第一无钨功函数材料的电阻率；以及在含钨功函数材料上沉积填充层。在该方法的一些实施例中，沉积含钨功函数材料包括：通过ALD工艺来沉积无氟钨，该ALD工艺是用氯化钨(V)和氢来执行的，该ALD工艺是在300℃至500℃范围内的温度下执行的，该ALD工艺是在0.5托至50托范围内的压力下执行的。在该方法的一些实施例中，沉积含钨功函数材料包括：通过ALD工艺来沉积氮化钨，该ALD工艺是用双(叔丁基亚氨基)-双-(二甲基氨基)钨和氨来执行的，该ALD工艺是在200℃至450℃范围内的温度下执行的，该ALD工艺是在0.1托至60托范围内的压力下执行的。在该方法的一些实施例中，沉积含钨功函数材料包括：沉积含钨功函数材料的单个连续层。在该方法的一些实施例中，沉积含钨功函数材料包括：沉积含钨功函数材料的多层。在该方法的一些实施例中，栅极电介质层具有环绕第二纳米结构的第二部分，该方法还包括：在栅极电介质层的第二部分上沉积第二无钨功函数材料，第二无钨功函数材料不同于第一无钨功函数材料；以及在第二无钨功函数材料上沉积填充层。在一些实施例中，该方法还包括：在衬底上生长p型源极/漏极区域，第一纳米结构设置在p型源极/漏极区域之间；以及在衬底上生长n型源极/漏极区域，第二纳米结构设置在n型源极/漏极区域之间。在该方法的一些实施例中，第二无钨功函数材料的电阻率低于第一无钨功函数材料的电阻率，并且高于含钨功函数材料的电阻率。在该方法的一些实施例中，第一无钨功函数材料包括氮化钛，含钨功函数材料包括无氟钨或氮化钨，并且第二无钨功函数材料包括铝化钛。在该方法的一些实施例中，第一无钨功函数材料被沉积至第一厚度，并且含钨功函数材料被沉积至第二厚度，第二厚度大于第一厚度。
上文概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域的技术人员应该理解，他们可以容易地使用本公开作为基础，用于设计或者修改其他工艺和结构，以实现与本文引入的实施例相同的目的和/或达到与本文引入的实施例相同的优点。本领域技术人员还应当认识到，这些等同构造并不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下进行各种改变、替代和变更。
示例1是一种半导体器件，包括：第一纳米结构；第二纳米结构；栅极电介质层，其环绕所述第一纳米结构和所述第二纳米结构；无钨功函数调整层，其环绕所述栅极电介质层；含钨功函数调整层，其环绕所述无钨功函数调整层，所述第一纳米结构和所述第二纳米结构之间的区域被所述含钨功函数调整层、所述无钨功函数调整层和所述栅极电介质层的相应部分完全填充；以及填充层，其位于所述含钨功函数调整层上。
示例2是示例1所述的半导体器件，其中，所述含钨功函数调整层的第一材料的电阻率低于所述无钨功函数调整层的第二材料的电阻率。
示例3是示例1所述的半导体器件，其中，所述含钨功函数调整层包括无氟钨。
示例4是示例1所述的半导体器件，其中，所述含钨功函数调整层包括氮化钨、碳化钨或碳氮化钨。
示例5是示例1所述的半导体器件，其中，所述含钨功函数调整层是含钨材料的单个连续层。
示例6是示例1所述的半导体器件，其中，所述含钨功函数调整层包括：第一含钨材料的第一层，其环绕所述无钨功函数调整层；以及第二含钨材料的第二层，其环绕所述第一含钨材料的第一层，所述第二含钨材料不同于所述第一含钨材料。
示例7是示例6所述的半导体器件，其中，所述含钨功函数调整层还包括：所述第一含钨材料的第三层，其环绕所述第二含钨材料的第二层。
示例8是一种半导体器件，包括：p型晶体管，该p型晶体管包括：第一沟道区域；第一栅极电介质层，其位于所述第一沟道区域上；含钨功函数调整层，其位于所述第一栅极电介质层上；以及第一填充层，其位于所述含钨功函数调整层上；以及n型晶体管，该n型晶体管包括：第二沟道区域；第二栅极电介质层，其位于所述第二沟道区域上；无钨功函数调整层，其位于所述第二栅极电介质层上；以及第二填充层，其位于所述无钨功函数调整层上。
示例9是示例8所述的半导体器件，其中，在所述第一沟道区域和所述含钨功函数调整层之间未设置含钨层。
示例10是示例8所述的半导体器件，其中，所述含钨功函数调整层包括无氟钨或氮化钨，并且所述无钨功函数调整层包括铝化钛。
示例11是一种用于制造半导体器件的方法，包括：形成具有环绕第一纳米结构的第一部分的栅极电介质层；在所述栅极电介质层的所述第一部分上沉积第一无钨功函数材料；在所述第一无钨功函数材料上沉积含钨功函数材料，所述含钨功函数材料的电阻率低于所述第一无钨功函数材料的电阻率；以及在所述含钨功函数材料上沉积填充层。
示例12是示例11所述的方法，其中，沉积所述含钨功函数材料包括：通过ALD工艺来沉积无氟钨，所述ALD工艺是用氯化钨(V)和氢来执行的，所述ALD工艺是在300℃至500℃范围内的温度下执行的，所述ALD工艺是在0.5托至50托范围内的压力下执行的。
示例13是示例11所述的方法，其中，沉积所述含钨功函数材料包括：通过ALD工艺来沉积氮化钨，所述ALD工艺是用双(叔丁基亚氨基)-双-(二甲基氨基)钨和氨来执行的，所述ALD工艺是在200℃至450℃范围内的温度下执行的，所述ALD工艺是在0.1托至60托范围内的压力下执行的。
示例14是示例11所述的方法，其中，沉积所述含钨功函数材料包括：沉积所述含钨功函数材料的单个连续层。
示例15是示例11所述的方法，其中，沉积所述含钨功函数材料包括：沉积含钨功函数材料的多层。
示例16是示例11所述的方法，其中，所述栅极电介质层具有环绕第二纳米结构的第二部分，所述方法还包括：在所述栅极电介质层的所述第二部分上沉积第二无钨功函数材料，所述第二无钨功函数材料不同于所述第一无钨功函数材料；以及在所述第二无钨功函数材料上沉积所述填充层。
示例17是示例16所述的方法，还包括：在衬底上生长p型源极/漏极区域，所述第一纳米结构设置在所述p型源极/漏极区域之间；以及在所述衬底上生长n型源极/漏极区域，所述第二纳米结构设置在所述n型源极/漏极区域之间。
示例18是示例16所述的方法，其中，所述第二无钨功函数材料的电阻率低于所述第一无钨功函数材料的电阻率，并且高于所述含钨功函数材料的电阻率。
示例19是示例16所述的方法，其中，所述第一无钨功函数材料包括氮化钛，所述含钨功函数材料包括无氟钨或氮化钨，并且所述第二无钨功函数材料包括铝化钛。
示例20是示例11所述的方法，其中，所述第一无钨功函数材料被沉积至第一厚度，并且所述含钨功函数材料被沉积至第二厚度，所述第二厚度大于所述第一厚度。

Claims (10)

1.一种半导体器件，包括：
第一纳米结构；
第二纳米结构；
栅极电介质层，其环绕所述第一纳米结构和所述第二纳米结构；
无钨功函数调整层，其环绕所述栅极电介质层；
含钨功函数调整层，其环绕所述无钨功函数调整层，所述第一纳米结构和所述第二纳米结构之间的区域被所述含钨功函数调整层、所述无钨功函数调整层和所述栅极电介质层的相应部分完全填充；以及
填充层，其位于所述含钨功函数调整层上。
2.根据权利要求1所述的半导体器件，其中，所述含钨功函数调整层的第一材料的电阻率低于所述无钨功函数调整层的第二材料的电阻率。
3.根据权利要求1所述的半导体器件，其中，所述含钨功函数调整层包括无氟钨。
4.根据权利要求1所述的半导体器件，其中，所述含钨功函数调整层包括氮化钨、碳化钨或碳氮化钨。
5.根据权利要求1所述的半导体器件，其中，所述含钨功函数调整层是含钨材料的单个连续层。
6.根据权利要求1所述的半导体器件，其中，所述含钨功函数调整层包括：
第一含钨材料的第一层，其环绕所述无钨功函数调整层；以及
第二含钨材料的第二层，其环绕所述第一含钨材料的第一层，所述第二含钨材料不同于所述第一含钨材料。
7.根据权利要求6所述的半导体器件，其中，所述含钨功函数调整层还包括：
所述第一含钨材料的第三层，其环绕所述第二含钨材料的第二层。
8.一种半导体器件，包括：
p型晶体管，该p型晶体管包括：
第一沟道区域；
第一栅极电介质层，其位于所述第一沟道区域上；
含钨功函数调整层，其位于所述第一栅极电介质层上；以及
第一填充层，其位于所述含钨功函数调整层上；以及
n型晶体管，该n型晶体管包括：
第二沟道区域；
第二栅极电介质层，其位于所述第二沟道区域上；
无钨功函数调整层，其位于所述第二栅极电介质层上；以及
第二填充层，其位于所述无钨功函数调整层上。
9.根据权利要求8所述的半导体器件，其中，在所述第一沟道区域和所述含钨功函数调整层之间未设置含钨层。
10.一种用于制造半导体器件的方法，包括：
形成具有环绕第一纳米结构的第一部分的栅极电介质层；
在所述栅极电介质层的所述第一部分上沉积第一无钨功函数材料；
在所述第一无钨功函数材料上沉积含钨功函数材料，所述含钨功函数材料的电阻率低于所述第一无钨功函数材料的电阻率；以及
在所述含钨功函数材料上沉积填充层。
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