CN113555278A - 栅极电极沉积及由其形成的结构 - Google Patents

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李欣怡
洪正隆
徐志安
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Abstract

本公开涉及栅极电极沉积及由其形成的结构。一种方法包括使用原子层沉积工艺在栅极电介质层之上沉积第一功函数调谐层。原子层沉积工艺包括：沉积一个或多个第一氮化物单层；以及在一个或多个第一氮化物单层之上沉积一个或多个碳化物单层。该方法还包括：沉积第一功函数调谐层的粘合层；以及在粘合层之上沉积导电材料。

Description

栅极电极沉积及由其形成的结构
技术领域
本公开总体上涉及栅极电极沉积及由其形成的结构。
背景技术
半导体器件用于各种电子应用，例如，个人计算机、手机、数码相机和其他电子设备。半导体器件通常是通过以下方式来制造的：在半导体衬底之上按顺序地沉积绝缘层或电介质层、导电层和半导体材料层，以及使用光刻将各种材料层图案化以在其上形成电路组件和元件。
半导体工业通过不断减小最小特征尺寸，来不断提高各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，从而允许更多的组件被集成到给定区域中。
发明内容
根据本公开的一个实施例，提供了一种用于形成栅极电极的方法，所述方法包括：使用原子层沉积工艺在栅极电介质层之上沉积第一功函数调谐层，其中，所述原子层沉积工艺包括：沉积一个或多个第一氮化物单层；以及在所述一个或多个第一氮化物单层之上沉积一个或多个碳化物单层；沉积所述第一功函数调谐层的粘合层；以及在所述粘合层之上沉积导电材料。
根据本公开的另一实施例，提供了一种用于形成半导体器件的方法，包括：在第一栅极间隔体之间形成第一凹槽；在所述第一凹槽中沉积p型功函数调谐层，其中，沉积所述p型功函数调谐层包括：沉积氮化物的第一单层；在所述第一单层之上沉积碳化物的第二单层；以及在所述第二单层之上沉积所述氮化物的第三单层；在所述第一凹槽中、在所述p型功函数调谐层之上沉积n型功函数调谐层；在所述第一凹槽中、在所述n型功函数调谐层之上沉积粘合层；以及在所述第一凹槽中、在所述粘合层之上沉积导电填充材料。
根据本公开的又一实施例，提供了一种半导体器件，包括：第一源极/漏极区域；第二源极/漏极区域；以及第一栅极，位于所述第一源极/漏极区域和所述第二源极/漏极区域之间，所述第一栅极包括：栅极电介质；和栅极电极，位于所述栅极电介质之上，所述栅极电极包括：第一p型功函数调谐金属，位于所述栅极电介质之上，所述第一p型功函数调谐金属包含碳和氮；粘合层，位于所述第一p型功函数调谐金属之上；和填充金属，位于所述粘合层之上。
附图说明
当结合附图一起阅读时，根据以下详细描述将最好地理解本公开的各个方面。要注意的是，根据行业标准惯例，不按比例绘制各种特征。事实上，为了论述的清楚，可以任意增大或减小各种特征的尺寸。
图1示出了根据一些实施例的三维视图中的FinFET的示例。
图2、图3、图4、图5、图6、图7、图8A、图8B、图9A、图9B、图10A、图10B、图10C、图10D、图11A、图11B、图12A、图12B、图13A、图13B、图14A、图14B、图14C、图15A、图15B、图15C、图15D、图17A、图17B、图18A和图18B是根据一些实施例的制造FinFET的中间阶段的截面视图。
图16A和图16B示出了根据一些实施例的沉积过程。
具体实施方式
以下公开内容提供了用于实现本发明的不同特征的许多不同实施例或示例。下面描述了组件和布置的特定示例以简化本公开。当然，这些仅仅是示例，而并不是要进行限制。例如，在下面的描述中，在第二特征之上或在第二特征上形成第一特征可以包括第一特征和第二特征直接接触形成的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各种示例中重复附图标记和/或字母。这种重复是为了简单清晰的目的，并且其本身并不指示所讨论的各种实施例和/或配置之间的关系。
此外，为了便于描述，可以在本文中使用空间相关术语，例如“下面”、“下方”、“下”、“上方”、“上”等，来描述如图中所示的一个元件或特征与另一个(或多个)元件或特征的关系。除了图中所描绘的定向之外，空间相关术语还旨在包含正在使用或操作的器件的不同定向。装置可以以其它方式定向(旋转90度或在其他定向上)，并且本文使用的空间相对描述符也可以被相应地解释。
各种实施例提供了一种沉积栅极电极的功函数金属(WFM)层以用于改进功函数调谐的方法。在一些实施例中，WFM层是由原子层沉积(ALD)工艺形成的p型层。ALD工艺可以沉积氮化物单层(例如，氮化钛、氮化钽等)和碳化物单层(例如，碳化钛、碳化钽等)的组合。通过调整所沉积的碳化物单层的数量与氮化物单层的数量之比，可以更精确地调谐栅极电极的功函数。例如，WFM层中较高的碳氮比可能导致较低的功函数(例如，更多的n型)，并且WFM层中较低的碳氮比可能导致更高的功函数(例如，更多的p型)。
图1示出了根据一些实施例的三维视图中的FinFET的示例。FinFET包括位于衬底50(例如，半导体衬底)上的鳍52。隔离区域56设置在衬底50中，并且鳍52在相邻隔离区域56上方并从相邻隔离区域56之间突出。尽管隔离区域56被描述/图示为与衬底50分离，但如本文所使用的，术语“衬底”可以仅用于指代半导体衬底或包含隔离区域的半导体衬底。另外，尽管鳍52被图示为单个、连续的材料作为衬底50，但是鳍52和/或衬底50可以包括单个材料或多个材料。在该上下文中，鳍52是指在相邻隔离区域56之间延伸的部分。
栅极电介质层92沿着鳍52的侧壁并且在其顶表面之上，并且栅极电极94位于栅极电介质层92之上。源极/漏极区域82相对于栅极电介质层92和栅极电极94设置在鳍52的相对侧中。图1进一步示出了在后面的图中使用的参考截面。截面A-A沿着栅极电极94的纵轴并且在例如垂直于FinFET的源极/漏极区域82之间的电流流动方向的方向上。截面B-B垂直于截面A-A并且沿着鳍52的纵轴并且在例如FinFET的源极/漏极区域82之间的电流流动的方向上。截面C-C与截面A-A平行，并延伸穿过FinFET的源极/漏极区域。为了清楚起见，后面的图参考了这些参考截面。
本文讨论的一些实施例在使用栅极最后工艺形成的FinFET的上下文中讨论。在其他实施例中，可以使用栅极最先工艺。此外，一些实施例考虑在平面器件中使用的方面，例如平面FET、纳米结构(例如，纳米片、纳米线、栅极环绕式结构(gate-all-around)等)场效应晶体管(NSFET)等。
图2至图18B是根据一些实施例的FinFET制造过程中的中间阶段的截面视图。图2至图7示出了图1所示的参考截面A-A，除了多个鳍/FinFET以外。图8A、图9A、图10A、图11A、图12A、图13A、图14A、图17A和图18A沿着图1所示的参考截面A-A示出，并且图8B、图9B、图10B、图11B、图12B、图13B、图14B、图14C、图15A、图15B、图15C、图15D、图17B和图18B沿着图1所示的类似截面B-B示出，除了多个鳍/FinFET以外。图10C和图10D沿着图1中所示的参考截面C-C示出，除了多个鳍/FinFET以外。
在图2中，提供了衬底50。衬底50可以是半导体衬底，例如体半导体、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，掺杂有p型或n型掺杂剂)或未掺杂的。衬底50可以是晶圆，例如硅晶圆。通常，SOI衬底是形成在绝缘体层上的半导体材料层。绝缘体层可以是例如埋置氧化物(BOX)层、氧化硅层等。绝缘体层设置在衬底(通常为硅或玻璃衬底)上。还可以使用其他衬底，例如多层或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括：硅；锗；包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包含硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷砷化镓铟的合金半导体；或其组合。
衬底50具有n型区域50N和p型区域50P。n型区域50N可以用于形成诸如NMOS晶体管之类的n型器件，例如n型FinFET。p型区域50P可以用于形成诸如PMOS晶体管之类的p型器件，例如p型FinFET。n型区域50N可以与p型区域50P物理分离(如由分隔物51所示)，并且任何数量的器件特征(例如，其他有源器件、掺杂区域、隔离结构等)可以设置在n型区域50N和p型区域50P之间。
在图3中，在衬底50中形成鳍52。鳍52是半导体条带(strip)。在一些实施例中，可以通过蚀刻衬底50中的沟槽而在衬底50中形成鳍52。蚀刻可以是任何可接受的蚀刻工艺，例如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等，或其组合。蚀刻可以是各向异性的。
可以通过任何合适的方法对鳍进行图案化。例如，可以使用一种或多种光刻工艺(包括双图案化或多图案化工艺)来对鳍52进行图案化。一般而言，双图案化或多图案化工艺结合了光刻和自对准工艺，允许创建具有例如比以其他方式使用单一直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底之上形成牺牲层并且使用光刻工艺来对其进行图案化。使用自对准工艺沿着经图案化的牺牲层形成间隔体。然后去除牺牲层，并且然后可以使用剩余的间隔体来对鳍进行图案化。在一些实施例中，掩模(或其他层)可以保持在鳍52上。
在图4中，绝缘材料54形成在衬底50之上并位于相邻鳍52之间。绝缘材料54可以为氧化物(例如氧化硅)、氮化物等或其组合，并且可以通过以下方式来形成：高密度等离子体化学气相沉积(HDP-CVD)、可流动CVD(FCVD)(例如，远程等离子系统中的基于CVD的材料沉积以及使其转化为另一种材料(例如氧化物)的后固化)等或其组合。可以使用由任何可接受工艺形成的其他绝缘材料。在所示实施例中，绝缘材料54是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，就可以执行退火工艺。在实施例中，绝缘材料54被形成使得多余的绝缘材料54覆盖鳍52。尽管绝缘材料54被示为单层，但是一些实施例可以利用多层。例如，在一些实施例中，可以首先沿着衬底50和鳍52的表面形成内衬(liner)(未示出)。此后，可以在内衬之上形成填充材料，例如如上文所讨论的那些。
在图5中，将去除工艺应用于绝缘材料54以去除鳍52之上的多余绝缘材料54。在一些实施例中，可以利用平坦化工艺，例如化学机械抛光(CMP)、回蚀刻工艺、其组合等。平坦化工艺暴露鳍52，使得在平坦化工艺完成之后鳍52和绝缘材料54的顶表面是齐平的。在掩模保持在鳍52上的实施例中，平坦化工艺可以暴露掩模或去除掩模，使得在平坦化工艺完成之后掩模或鳍52的顶表面分别与绝缘材料54是齐平的。
在图6中，绝缘材料54凹陷以形成浅沟槽隔离(STI)区域56。绝缘材料54凹陷，使得n型区域50N和p型区域50P中的鳍52的上部从相邻的STI区域56之间突出。此外，STI区域56的顶表面可以具有如图所示的平坦表面、凸面、凹面(例如碟形(dishing))或其组合。STI区域56的顶表面可以通过适当的蚀刻形成为平坦的、凸面和/或凹面。可以使用可接受的蚀刻工艺(例如，对绝缘材料54的材料具有选择性的蚀刻工艺(例如，以比鳍52的材料更快的速率蚀刻绝缘材料54的材料))来凹陷STI区域56。例如，可以使用例如使用稀氢氟(dHF)酸的氧化物去除。
关于图2到图6所描述的工艺只是可以如何形成鳍52的一个示例。在一些实施例中，鳍可以通过外延生长工艺形成。例如，可以在衬底50的顶表面之上形成电介质层，并且可以将沟槽蚀刻穿过该电介质层以暴露下层衬底50。同质外延结构可以在沟槽中外延生长，并且电介质层可以凹陷以使得同质外延结构从电介质层突出以形成鳍。另外，在一些实施例中，异质外延结构可以用于鳍52。例如，图5中的鳍52可以凹陷，并且与鳍52不同的材料可以在凹陷鳍52之上外延生长。在这样的实施例中，鳍52包括凹陷材料以及设置在凹陷材料之上的外延生长材料。在更进一步的实施例中，可以在衬底50的顶表面之上形成电介质层，并且可以将沟槽蚀刻穿过该电介质层。然后，可以使用不同于衬底50的材料在沟槽中外延生长异质外延结构，并且电介质层可以被凹陷以使得异质外延结构从电介质层突出以形成鳍52。在外延生长同质外延结构或异质外延结构的一些实施例中，外延生长的材料可以在生长期间原位掺杂，这可以避免先前和随后的注入，尽管原位掺杂和注入掺杂可以一起使用。
更进一步地，在n型区域50N(例如，NMOS区域)中外延生长与p型区域50P(例如，PMOS区域)中的材料不同的材料可能是有利的。在各种实施例中，鳍52的上部可以由以下各项形成：硅锗(SixGe1-x，其中x可以在0至1的范围内)、碳化硅、纯锗或基本上纯的锗、III-V化合物半导体、II-VI化合物半导体等。例如，用于形成III-V化合物半导体的可用材料包括但不限于砷化铟、砷化铝、砷化镓、磷化铟、氮化镓、砷化铟镓、砷化铟铝、锑化镓、锑化铝、磷化铝、磷化镓等。
此外，在图6中，适当的阱(未示出)可以形成在鳍52和/或衬底50中。在一些实施例中，可以在n型区域50N中形成P阱，并且可以在P型区域50P中形成N阱。在一些实施例中，在n型区域50N和P型区域50P两者中形成P阱或N阱。
在具有不同阱类型的实施例中，用于n型区域50N和p型区域50P的不同注入步骤可以使用光致抗蚀剂和/或其他掩模(未示出)来实现。例如，可以在n型区域50N中的鳍52和STI区域56之上形成光致抗蚀剂。光致抗蚀剂被图案化以暴露衬底50的p型区域50P。可以通过使用旋涂技术来形成光致抗蚀剂，并且可以使用可接受的光刻技术来图案化该光致抗蚀剂。一旦光致抗蚀剂被图案化，就在p型区域50P中执行n型杂质注入，并且该光致抗蚀剂可以用作基本上防止n型杂质注入到n型区域50N中的掩模。n型杂质可以是注入到该区域中的磷、砷、锑等，其浓度等于或小于1018cm-3，例如在约1016cm-3到约1018cm-3之间。在注入之后，例如通过可接受的灰化工艺来去除光致抗蚀剂。
在注入了p型区域50P之后，在p型区域50P中的鳍52和STI区域56之上形成光致抗蚀剂。光致抗蚀剂被图案化以暴露衬底50的n型区域50N。可以通过使用旋涂技术来形成光致抗蚀剂，并且可以使用可接受的光刻技术来图案化该光致抗蚀剂。一旦光致抗蚀剂被图案化，就可以在n型区域50N中执行p型杂质注入，并且该光致抗蚀剂可以用作基本上防止p型杂质注入到p型区域50P中的掩模。p型杂质可以是注入到该区域中的硼、氟化硼、铟等，其浓度等于或小于1018cm-3，例如在约1016cm-3到约1018cm-3之间。在注入之后，可以例如通过可接受的灰化工艺来去除光致抗蚀剂。
在n型区域50N和p型区域50P的注入之后，可以执行退火以修复注入损坏并活化注入的p型和/或n型杂质。在一些实施例中，可以在生长期间对所生长的外延鳍的材料进行原位掺杂，这可以避免注入，尽管原位掺杂和注入掺杂可以一起使用。
在图7中，在鳍52上形成虚设电介质层60。虚设电介质层60可以是例如氧化硅、氮化硅、其组合等，并且可以根据可接受的技术来沉积或热生长该虚设电介质层60。在虚设电介质层60之上形成虚设栅极层62，并且在虚设栅极层62之上形成掩模层64。虚设栅极层62可以沉积在虚设电介质层60之上，并且然后例如通过CMP被平坦化。掩模层64可以沉积在虚设栅极层62之上。虚设栅极层62可以是导电或非导电材料，并且可以选自于包括以下各项的组：非晶硅、多晶体硅(多晶硅)、多晶体硅锗(多晶SiGe)、金属氮化物、金属硅化物、金属氧化物和金属。虚设栅极层62可以通过物理气相沉积(PVD)、CVD、溅射沉积或用于沉积所选择的材料的其他技术来沉积。虚设栅极层62可以由从隔离区域(例如STI区域56和/或虚设电介质层60)的蚀刻具有高蚀刻选择性的其他材料制成。掩模层64可以包括例如氮化硅、氮氧化硅等的一层或多层。在该示例中，在n型区域50N和p型区域50P上形成单个虚设栅极层62和单个掩模层64。应注意，仅出于说明性目的，虚设电介质层60被示出为仅覆盖鳍52。在一些实施例中，虚设电介质层60可以被沉积使得虚设电介质层60覆盖STI区域56，在STI区域之上并且在虚设栅极层62和STI区域56之间延伸。
图8A至图16B示出了制造实施例器件的各种附加步骤。图8A至图16B示出了n型区域50N和p型区域50P中的任一者中的特征。例如，图8A至图16B所示的结构可以适用于n型区域50N和p型区域50P两者。在每个图所附的文本中，描述了n型区域50N和p型区域50P的结构中的差异(如果存在的话)。
在图8A和图8B中，掩模层64(参见图7)可以使用可接受的光刻和蚀刻技术来图案化以形成掩模74。然后，掩模74的图案可以被转移到虚设栅极层62。在一些实施例(未示出)中，掩模74的图案还可以通过可接受的蚀刻技术转移到虚设电介质层60以形成虚设栅极72。虚设栅极72覆盖鳍52的相应沟道区域58。掩模74的图案可以用于将每个虚设栅极72与相邻的虚设栅极进行物理分离。虚设栅极72的纵向方向还可以基本上垂直于相应外延鳍52的纵向方向。
此外，在图8A和图8B中，栅极密封间隔体80可以形成在虚设栅极72、掩模74和/或鳍52的暴露表面上。热氧化或沉积，然后进行各向异性蚀刻可以形成栅极密封间隔体80。栅极密封间隔体80可以由氧化硅、氮化硅、氮氧化硅等形成。
在形成栅极密封间隔体80之后，可以执行针对轻掺杂源极/漏极(LDD)区域(未明确示出)的注入。在具有不同器件类型的实施例中，类似于上面在图6中讨论的注入，可以在暴露p型区域50P的同时，在n型区域50N之上形成掩模(例如光致抗蚀剂)，并且可以将适当类型(例如p型)的杂质注入到p型区域50P中的暴露鳍52中。然后可以去除掩模。随后，在暴露n型区域50N的同时，可以在p型区域50P之上形成掩模(例如光致抗蚀剂)，并且可以将适当类型(例如n型)的杂质注入到n型区域50N中的暴露鳍52中。然后可以去除掩模。n型杂质可以是先前讨论过的n型杂质中的任何一种，并且p型杂质可以是先前讨论过的p型杂质中的任何一种。轻掺杂源极/漏极区域可以具有从约1015cm-3到约1019cm-3的杂质浓度。可以使用退火来修复注入损坏并活化注入的杂质。
在图9A和图9B中，栅极间隔体86沿着虚设栅极72和掩模74的侧壁形成在栅极密封间隔体80上。可以通过共形地沉积绝缘材料并随后对绝缘材料进行各向异性蚀刻来形成栅极间隔体86。栅极间隔体86的绝缘材料可以是氧化硅、氮化硅、氮氧化硅、碳氮化硅、其组合等。
应注意，以上公开内容总体上描述了一种形成间隔体和LDD区域的工艺。可以使用其他工艺和顺序。例如，可以使用较少的或附加的间隔体，可以使用不同的步骤顺序(例如，在形成栅极间隔体86之前，可以不对栅极密封间隔体80进行蚀刻，从而产生“L形”栅极密封间隔体)，可以形成和去除间隔体，等等。此外，可以使用不同的结构和步骤来形成n型和p型器件。例如，n型器件的LDD区域可以在形成栅极密封间隔体80之前形成，而p型器件的LDD区域可以在形成栅极密封间隔体80之后形成。
在图10A和图10B中，外延源极/漏极区域82形成在鳍52中。外延源极/漏极区域82形成在鳍52中，使得每个虚设栅极72设置在外延源极/漏极区域82的相应的相邻对之间。在一些实施例中，外延源极/漏极区域82可以延伸到鳍52中，并且也可以穿透鳍52。在一些实施例中，栅极间隔体86用于通过适当的横向距离将外延源极/漏极区域82与虚设栅极72分离，以便外延源极/漏极区域82不会短接(short out)所产生的FinFET的随后形成的栅极。可以选择外延源极/漏极区域82的材料以在相应的沟道区域58中施加应力，从而提高性能。
可以通过掩蔽p型区域50P和蚀刻n型区域50N中的鳍52的源极/漏极区域以在鳍52中形成凹槽来形成n型区域50N中的外延源极/漏极区域82。然后，在凹槽中外延生长n型区域50N中的外延源极/漏极区域82。外延源极/漏极区域82可以包括任何可接受的材料，例如适用于n型FinFET的材料。例如，如果鳍52是硅，则n型区域50N中的外延源极/漏极区域82可以包括在沟道区域58中施加拉伸应变的材料，例如硅、碳化硅、磷掺杂的碳化硅、磷化硅等。n型区域50N中的外延源极/漏极区域82可以具有从鳍52的相应表面凸起的表面并且可以具有小平面。
可以通过掩蔽n型区域50N和蚀刻p型区域50P中的鳍52的源极/漏极区域以在鳍52中形成凹槽来形成p型区域50P中的外延源极/漏极区域82。然后，在凹槽中外延生长p型区域50P中的外延源极/漏极区域82。外延源极/漏极区域82可以包括任何可接受的材料，例如适用于p型FinFET的材料。例如，如果鳍52是硅，则p型区域50P中的外延源极/漏极区域82可以包括在沟道区域58中施加压缩应变的材料，例如硅锗、硼掺杂的硅锗、锗、锗锡等。p型区域50P中的外延源极/漏极区域82可以具有从鳍52的相应表面凸起的表面并且可以具有小平面。
外延源极/漏极区域82和/或鳍52可以注入有掺杂剂以形成源极/漏极区域，类似于先前讨论的用于形成轻掺杂源极/漏极区域并然后进行退火的工艺。源极/漏极区域可以具有在约1019cm-3和约1021cm-3之间的杂质浓度。源极/漏极区域的n型和/或p型杂质可以是前面讨论过的任何杂质。在一些实施例中，外延源极/漏极区域82可以在生长期间被原位掺杂。
作为用于在n型区域50N和p型区域50P中形成外延源极/漏极区域82的外延工艺的结果，外延源极/漏极区域的上表面具有从鳍52的侧壁向外横向扩展的小平面。在一些实施例中，如图10C所示，这些小平面使得同一FinFET的相邻源极/漏极区域82合并。在其他实施例中，如图10D所示，在外延工艺完成之后相邻源极/漏极区域82保持分离。在图10C和图10D所示的实施例中，栅极间隔体86被形成为覆盖在STI区域56上方延伸的鳍52的侧壁的一部分，从而阻止外延生长。在一些其他实施例中，可以调整用于形成栅极间隔体86的间隔体蚀刻以去除间隔体材料从而允许外延生长的区域延伸至STI区域56的表面。
在图11A和图11B中，第一层间电介质(ILD)88沉积在图10A和图10B所示的结构之上。第一ILD 88可以由电介质材料形成，并且可以通过任何合适的方法沉积，例如CVD、等离子体增强CVD(PECVD)或FCVD。电介质材料可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等。可以使用由任何可接受的工艺形成的其他绝缘材料。在一些实施例中，接触蚀刻停止层(CESL)87设置在第一ILD88与外延源极/漏极区域82、掩模74和栅极间隔体86之间。CESL 87可以包括电介质材料(例如氮化硅、氧化硅、氮氧化硅等)，该电介质材料具有比上覆的第一ILD 88的材料更低的蚀刻速率。
在图12A和图12B中，可以执行平坦化工艺(例如CMP)，以使第一ILD 88的顶表面与虚设栅极72或掩模74的顶表面齐平。平坦化工艺还可以去除虚设栅极72上的掩模74，以及栅极密封间隔体80和栅极间隔体86的沿着掩模74的侧壁的部分。在平坦化工艺之后，虚设栅极72、栅极密封间隔体80、栅极间隔体86和第一ILD 88的顶表面是齐平的。因此，通过第一ILD 88暴露虚设栅极72的顶表面。在一些实施例中，掩模74可以保留，在这种情况下，平坦化工艺使第一ILD 88的顶表面与掩模74的顶表面齐平。
在图13A和图13B中，虚设栅极72和掩模74(如果存在的话)在(一个或多个)蚀刻步骤中被去除，从而形成凹槽90。虚设电介质层60的在凹槽90中的部分也可以被去除。在一些实施例中，仅去除虚设栅极72，并且虚设电介质层60保留并通过凹槽90暴露。在一些实施例中，虚设电介质层60从管芯的第一区域(例如，核心逻辑区域)中的凹槽90去除，并在该管芯的第二区域(例如，输入/输出区域)中的凹槽90中保留。在一些实施例中，通过各向异性干法蚀刻工艺来去除虚设栅极72。例如，蚀刻工艺可以包括使用(一种或多种)反应气体的干法蚀刻工艺，该反应气体选择性地蚀刻虚设栅极72，而不蚀刻或很少蚀刻第一ILD 88或栅极间隔体86。每个凹槽90暴露和/或覆盖相应鳍52的沟道区域58。每个沟道区域58设置在外延源极/漏极区域82的相邻对之间。在去除期间，当蚀刻虚设栅极72时，虚设电介质层60可以用作蚀刻停止层。然后，可以在去除虚设栅极72之后选择性地去除虚设电介质层60。
在图14A和图14B中，栅极电介质层92和栅极电极94被形成用于替换栅极。图14C示出了图14B的区域89的详细视图。栅极电介质层92可以是沉积在凹槽90中的一层或多层，例如在鳍52的顶表面和侧壁上，以及在栅极密封间隔体80/栅极间隔体86的侧壁上。栅极电介质层92也可以形成在第一ILD 88的顶表面上。在一些实施例中，栅极电介质层92包括一个或多个电介质层，例如一层或多层氧化硅、氮化硅、金属氧化物、金属硅酸盐等。例如，在一些实施例中，栅极电介质层92包括例如通过热氧化或化学氧化形成的氧化硅的界面层92A和上覆的高k电介质材料92B，例如以下金属的金属氧化物或硅酸盐：铪、铝、锆、镧、锰、钡、钛、铅以及其组合。栅极电介质层92可以包括k值大于约7.0的电介质层。栅极电介质层92的形成方法可以包括分子束沉积(MBD)、ALD、PECVD等。在虚设栅极电介质60的部分保留在凹槽90中的实施例中，栅极电介质层92包括虚设栅极电介质60的材料(例如，SiO2)。
栅极电极94沉积在栅极电介质层92之上并填充凹槽90的剩余部分。栅极电极94可以包括含金属的材料，例如氮化钛、氧化钛、碳氮化钛、氮化钽、碳化钽、碳氮化钽、钛铝、钴、钌、铝、钨及其组合、或其多层。例如，尽管在图14B中示出了单层栅极电极94，但是栅极电极94可以包括任意数量的p型功函数调谐层94A、任意数量的n型功函数调谐层94B、一个或多个胶层94C和填充材料94D，如图14C所示。在n型区域50N中，p型功函数调谐层94A可以在沉积(一个或多个)n型功函数调谐层94B之前去除。在填充凹槽90之后，可以执行诸如CMP之类的平坦化工艺以去除栅极电介质层92和栅极电极94的材料的多余部分，这些多余部分位于ILD 88的顶表面之上。因此，栅极电极94和栅极电介质层92的材料的剩余部分形成所产生的FinFET的替换栅极。栅极电极94和栅极电介质层92可以统称为“栅极堆叠”。栅极和栅极堆叠可以沿着鳍52的沟道区域58的侧壁延伸。
n型区域50N和p型区域50P中的栅极电介质层92的形成可以同时发生，使得每个区域中的栅极电介质层92由相同的材料形成，并且栅极电极94的形成可以同时发生，使得每个区域中的栅极电极94由相同的材料形成。在一些实施例中，可以在沉积(一个或多个)功函数调谐层94B之前从n型区域50N去除内衬层94A。在一些实施例中，每个区域中的栅极电介质层92可以由不同的工艺形成，使得栅极电介质层92可以是不同的材料，和/或每个区域中的栅极电极94可以由不同的工艺形成，使得栅极电极94可以是不同的材料。当使用不同的工艺时，可以使用各种掩蔽步骤来掩蔽和暴露适当的区域。
图15A至图15D示出了根据一些实施例的形成栅极电极94的截面视图。为了便于图示，仅示出了p型区域50P和n型区域50N的栅极电极的详细视图(例如，类似于图14B和图14C的区域89)。
在图15A中，p型功函数调谐层94A沉积在p型区域50P和n型区域50N中的凹槽90中。在一些实施例中，p型功函数调谐层94A包括使用ALD工艺形成的氮碳化钛(Ti-C-N)。图16A示出了当p型功函数调谐层94A包括Ti-C-N时实施例ALD工艺200的工艺流程。ALD工艺200可以包括沉积循环202、204和206，所有这些循环都在单个工艺中执行(例如，在同一工艺室中原位进行而不破坏真空)。沉积循环202、204和206中的每一个可以在
Figure BDA0002891868900000131
/循环到
Figure BDA0002891868900000132
/循环的范围内的速率下沉积。在一些实施例中，ALD工艺200可以在200℃至600℃的范围内的温度下、0.5Torr至50Torr的压力下执行。
ALD工艺200从一个或多个沉积循环202开始以沉积一个或多个氮化钛单层。每个沉积循环202包括：将第一含钛前驱体(例如，TiCl4等)以脉冲的形式传送到(pulsing)ALD室中，从而清理ALD室；将第二含氮前驱体(例如，NH3)以脉冲的形式传送到ALD室中，从而清理ALD室。含钛前驱体与含氮前驱体反应，以在凹槽90的暴露表面上沉积氮化钛单层。每个沉积循环202沉积单个氮化钛单层，并且可以执行任意数量的沉积循环202以沉积所需数量的氮化钛单层。
ALD工艺200继续一个或多个沉积循环204以沉积一个或多个碳化钛单层。每个沉积循环204包括：将第一含钛前驱体(例如，TiCl4等)以脉冲的形式传送到ALD室中，从而清理ALD室；将第三含碳前驱体(例如，三甲基铝(TMA)、三乙基铝(TEA)等)以脉冲的形式传送到ALD室中，从而清理ALD室。含钛前驱体与含碳前驱体反应，以在凹槽90的暴露表面上沉积碳化钛单层。每个沉积循环204沉积单个碳化钛单层，并且可以执行任意数量的沉积循环204以沉积所需数量的碳化钛单层。
随后，ALD工艺200继续一个或多个沉积循环206以沉积一个或多个附加的氮化钛单层。每个沉积循环206包括：将第一含钛前驱体(例如，TiCl4等)以脉冲的形式传送到ALD室中，从而清理ALD室；将第二含氮前驱体(例如，NH3)以脉冲的形式传送到ALD室中，从而清理ALD室。与沉积循环202类似，含钛前驱体与含氮前驱体反应，以在凹槽90的暴露表面上沉积氮化钛单层。每个沉积循环206沉积单个氮化钛单层，并且可以执行任意数量的沉积循环206以在碳化钛单层之上沉积所需数量的氮化钛单层。
替代地，在一些实施例中，p型功函数调谐层94A包括使用ALD工艺形成的氮碳化钽(Ta-C-N)。图16B示出了当p型功函数调谐层94A包括Ta-C-N时实施例ALD工艺210的工艺流程。ALD工艺210可以包括沉积循环212、214和216，所有这些循环都在单个工艺中执行(例如，在同一工艺室中原位进行而不破坏真空)。沉积循环212、214和216中的每一个可以在
Figure BDA0002891868900000141
/循环到
Figure BDA0002891868900000142
/循环的范围内的速率下沉积。在一些实施例中，ALD工艺210可以在200℃至600℃的范围内的温度下、0.5Torr至50Torr的压力下执行。
ALD工艺210从一个或多个沉积循环212开始以沉积一个或多个氮化钽单层。每个沉积循环202包括：将第四含钽前驱体(例如，TaCl5等)以脉冲的形式传送到ALD室中，从而清理ALD室；将第二含氮前驱体(例如，NH3)以脉冲的形式传送到ALD室中，从而清理ALD室。含钽前驱体与含氮前驱体反应，以在凹槽90的暴露表面上沉积氮化钽单层。每个沉积循环212沉积单个氮化钽单层，并且可以执行任意数量的沉积循环212以沉积所需数量的氮化钽单层。
ALD工艺210继续一个或多个沉积循环214以沉积一个或多个碳化钽单层。每个沉积循环214包括：将第四含钽前驱体(例如，TaCl5等)以脉冲的形式传送到ALD室中，从而清理ALD室；将第三含碳前驱体(例如，TMA、TEA等)以脉冲的形式传送到ALD室中，从而清理ALD室。含钽前驱体与含碳前驱体反应，以在凹槽90的暴露表面上沉积碳化钛单层。每个沉积循环214沉积单个碳化钽单层，并且可以执行任意数量的沉积循环214以沉积所需数量的碳化钽单层。
随后，ALD工艺210继续一个或多个沉积循环216以沉积一个或多个附加的氮化钽单层。每个沉积循环216包括：将第四含钽前驱体(例如，TaCl5等)以脉冲的形式传送到ALD室中，从而清理ALD室；将第二含氮前驱体(例如，NH3)以脉冲的形式传送到ALD室中，从而清理ALD室。与沉积循环212类似，含钽前驱体与含氮前驱体反应，以在凹槽90的暴露表面上沉积氮化钽单层。每个沉积循环216沉积单个氮化钽单层，并且可以执行任意数量的沉积循环216以在碳化钽单层之上沉积所需数量的氮化钽单层。
通过调整ALD工艺中碳化物沉积循环的数量(例如，以上所述的循环204或214)和/或调整ALD工艺中氮沉积循环的数量(例如，以上所述的循环202、206、212和/或216)，可以调整p型功函数调谐层94A中的碳氮比，从而实现期望的功函数。例如，通过增加ALD工艺中碳化物沉积循环的数量，可以增加p型功函数调谐层94A中的碳氮比。通过沉积p型功函数调谐层94A以具有相对高的碳氮比，可以实现较低的功函数(例如，更多的n型)。此外，通过沉积p型功函数调谐层94A以具有相对低的碳氮比，可以实现较高的功函数(例如，更多的p型)。在一些实施例中，p型功函数调谐层94A中的碳氮比在0.05到0.95的范围内。在一些实施例中，p型功函数调谐层94A中的碳氮比在0.05到0.55的范围内，这允许对器件的各种晶体管的功函数(和相关联的阈值电压)进行精确调谐。因此，各种实施例提供了一种用于以改进的精度来调谐p型功函数调谐层的功函数的方法。
此外，尽管仅示出了一个p型功函数调谐层，但是应当理解，一些实施例可以包括具有带不同p型功函数调谐层的第一栅极电极和第二栅极电极的半导体器件。例如，第一栅极电极可以包括具有第一碳氮比的第一p型功函数调谐层，并且第二栅极可以包括具有第二碳氮比的第二p型功函数调谐层。第一碳氮比可以不同于第二碳氮比。可以例如通过在沉积和/或蚀刻第一和/或第二p型功函数调谐层期间适当地针对第一栅极电极和第二栅极电极中的每一个掩蔽凹槽，来选择性地形成第一p型功函数调谐层和第二p型功函数调谐层。以这种方式，基于电路设计，不同类型的栅极电极可以被形成有不同的p型功函数调谐层、不同的功函数和不同的阈值电压。例如，在一些实施例中，第一碳氮比可以高于第二碳氮比，并且因此第一栅极电极可以具有比第二栅极电极更低的功函数(例如，更低的阈值电压)。
参考图15B，处理可以通过从n型区域50N中的凹槽90去除p型功函数调谐层94A而继续，同时将p型功函数调谐层94A留在p型区域50P中的凹槽90中。在一些实施例中，可以通过掩蔽p型区域50P中的p型功函数调谐层94A来实现从n型区域50N中选择性地去除p型功函数调谐层94A。例如，掩模(例如，背侧抗反射(BARC)层)可以沉积在p型区域50P中的凹槽90中以覆盖p型功函数调谐层94A，同时执行蚀刻工艺以从n型区域50N中去除p型功函数调谐层94A。在蚀刻工艺之后，然后可以去除掩模。
在图15C中，n型功函数调谐层94B随后在n型区域50N和p型区域50P中的凹槽90中共形地形成。此外，n型功函数调谐层94B可以沉积在p型区域50P中的p型功函数调谐层94C之上。n型功函数调谐层94B可以是在考虑到应用要形成的器件的情况下将器件的功函数调谐到期望量的任何可接受的材料，并且可以使用任何可接受的沉积工艺进行沉积。在一些实施例中，n型功函数调谐层94B可以包括由ALD、CVD、PVD等沉积的铝(Al)、氮化铝(AlN)、钛铝(TiAl)、钽铝(TaAl)等。
在图15D中，在n型区域50N和p型区域50P中的n型功函数调谐层94B上共形地形成粘合层或胶层94C。胶层116可以包括由ALD等沉积的氮化钛(TiN)等。同样在图15D中，导电材料94D沉积在胶层94C上。导电材料D9可以包括金属，例如钨(W)、铝(Al)、钴(Co)、钌(Ru)及其组合等。可以使用CVD、PVD等或其组合来沉积导电材料94D。导电材料94D填充凹槽90的剩余部分。
在沉积导电材料94D之后，可以执行诸如CMP之类的平坦化工艺以去除栅极电介质92、p型功函数调谐层94A、n型功函数调谐层94B、胶层94C和导电材料94D的多余部分，以形成栅极电介质92和栅极电极94，这些多余部分位于ILD 90的顶表面之上。
在图15A和图15B中，栅极掩模96形成在栅极堆叠(包括栅极电介质层92和对应的栅极电极94)之上，并且栅极掩模可以设置在栅极间隔体86的相对部分之间。在一些实施例中，形成栅极掩模96包括使栅极堆叠凹陷，以便直接在栅极堆叠之上和栅极间隔体86的相对部分之间形成凹槽。在凹槽中填充包含一层或多层电介质材料(例如氮化硅、氮氧化硅等)的栅极掩模96，然后进行平坦化工艺以去除在第一ILD 88之上延伸的电介质材料的多余部分。
还如图17A和图17B所示，第二ILD 108沉积在第一ILD 88之上。在一些实施例中，第二ILD 108是通过可流动CVD方法形成的可流动膜。在一些实施例中，第二ILD 108由诸如PSG、BSG、BPSG、USG等之类的电介质材料形成，并且可以通过诸如CVD和PECVD之类的任何合适的方法沉积。随后形成的栅极接触部110(图18A和图18B)穿过第二ILD 108和栅极掩模96以接触凹陷的栅极电极94的顶表面。
在图18A和图18B中，根据一些实施例，穿过第二ILD 108和第一ILD 88形成栅极接触部110和源极/漏极接触部112。穿过第一ILD 88和第二ILD 108形成源极/漏极接触部112的开口，并且穿过第二ILD 108和栅极掩模96形成栅极接触部110的开口。可以使用可接受的光刻和蚀刻技术形成开口。在开口中形成内衬(未示出)(例如扩散阻挡层、粘合层等)以及导电材料。内衬可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以执行诸如CMP之类的平坦化工艺以从ILD 108的表面去除多余的材料。剩余的内衬和导电材料在开口中形成源极/漏极接触部112和栅极接触部110。可以执行退火工艺以在外延源极/漏极区域82和源极/漏极接触部112之间的界面处形成硅化物。源极/漏极接触部112物理和电耦合到外延源极/漏极区域82，并且栅极接触部110物理和电耦合到栅极电极106。源极/漏极接触部112和栅极接触部110可以在不同的工艺中形成，或者可以在相同的工艺中形成。尽管示出为形成在相同的截面中，但是应当理解，源极/漏极接触部112和栅极接触部110中的每一个可以形成在不同的截面中，这可以避免接触部的短路。
所公开的FinFET实施例还可以应用于纳米结构器件，例如纳米结构(例如，纳米片、纳米线、栅极环绕式结构等)场效应晶体管(NSFET)。在NSFET实施例中，鳍由通过对沟道层和牺牲层的交替层的堆叠进行图案化而形成的纳米结构替换。以与上述实施例类似的方式来形成虚设栅极堆叠和源极/漏极区域。在去除虚设栅极堆叠之后，可以部分或完全去除沟道区域中的牺牲层。替换栅极结构以类似于上述实施例的方式形成，替换栅极结构可以部分地或完全地填充通过去除牺牲层而留下的开口，并且替换栅极结构可以部分地或完全地包围NSFET器件的沟道区域中的沟道层。ILD以及替换栅极结构和源极/漏极区域的接触部可以以类似于上述实施例的方式形成。可以形成如美国专利申请公开号2016/0365414中所公开的纳米结构器件，其全部内容通过引用并入本文。
各种实施例提供了一种沉积栅极电极的WFM层以用于改进功函数调谐的方法。在一些实施例中，WFM层是由ALD工艺形成的p型层。ALD工艺可以沉积氮化物单层(例如，氮化钛、氮化钽等)和碳化物单层(例如，碳化钛、碳化钽等)的组合。通过调整所沉积的碳化物单层的数量与氮化物单层的数量之比，可以更精确地调谐栅极电极的功函数。例如，WFM层中较高的碳氮比可能导致WFM层具有较低的功函数(例如，更多的n型)，并且WFM层中较低的碳氮比可能导致WFM层具有较高的功函数(例如，更多的p型)。
在一些实施例中，一种用于形成栅极电极的方法，包括：使用原子层沉积工艺在栅极电介质层之上沉积第一功函数调谐层，其中，所述原子层沉积工艺包括：沉积一个或多个第一氮化物单层；以及在所述一个或多个第一氮化物单层之上沉积一个或多个碳化物单层；沉积所述第一功函数调谐层的粘合层；以及在所述粘合层之上沉积导电材料。可选地，在一些实施例中，沉积所述一个或多个第一氮化物单层包括：在执行所述原子层沉积工艺的沉积室中以脉冲的形式传送含金属前驱体；以及在所述沉积室中以脉冲的形式传送含氮前驱体。可选地，在一些实施例中，所述含金属前驱体是TiCl4，并且所述含氮前驱体是NH3。可选地，在一些实施例中，所述含金属前驱体是TaCl5，并且所述含氮前驱体是NH3。可选地，在一些实施例中，沉积所述一个或多个碳化物单层包括：在执行所述原子层沉积工艺的沉积室中以脉冲的形式传送含金属前驱体；以及在所述沉积室中以脉冲的形式传送含碳前驱体。可选地，在一些实施例中，所述含金属前驱体是TiCl4，并且其中，所述含碳前驱体是三甲基铝(TMA)或三乙基铝(TEA)。可选地，在一些实施例中，所述含金属前驱体是TaCl5，并且其中，所述含碳前驱体是三甲基铝(TMA)或三乙基铝(TEA)。可选地，在一些实施例中，所述原子层沉积工艺还包括在所述一个或多个碳化物单层之上沉积一个或多个第二氮化物单层。可选地，在一些实施例中，所述方法还包括在沉积所述粘合层之前，在所述第一功函数调谐层上沉积第二功函数调谐层。可选地，在一些实施例中，所述第一功函数调谐层是p型层，并且其中，所述第二功函数调谐层是n型层。
在一些实施例中，一种方法包括：在第一栅极间隔体之间形成第一凹槽；在所述第一凹槽中沉积p型功函数调谐层，其中，沉积所述p型功函数调谐层包括：沉积氮化物的第一单层；在所述第一单层之上沉积碳化物的第二单层；以及在所述第二单层之上沉积氮化物的第三单层；在所述第一凹槽中、在所述p型功函数调谐层之上沉积n型功函数调谐层；在所述第一凹槽中、在所述n型功函数调谐层之上沉积粘合层；以及在所述第一凹槽中、在所述粘合层之上沉积导电填充材料。可选地，在一些实施例中，沉积所述第一单层和沉积所述第三单层包括沉积含钽单层。可选地，在一些实施例中，沉积所述第一单层和沉积所述第三单层包括沉积含钛单层。可选地，在一些实施例中，所述方法还包括：在第二栅极间隔体之间形成第二凹槽；在所述第二凹槽中沉积所述p型功函数调谐层；从所述第二凹槽去除所述p型功函数调谐层的第一部分，同时掩蔽所述第一凹槽中的所述p型功函数调谐层的第二部分；在去除所述p型功函数调谐层的第一部分之后，在所述第二凹槽中沉积所述n型功函数调谐层；在所述第二凹槽中、在所述n型功函数调谐层之上沉积所述粘合层；以及在所述第二凹槽中、在所述粘合层之上沉积所述导电填充材料。可选地，在一些实施例中，沉积所述第二单层包括使含碳前驱体流动，并且其中，所述含碳前驱体是三甲基铝(TMA)或三乙基铝(TEA)。
在一些实施例中，一种器件包括：第一源极/漏极区域；第二源极/漏极区域；以及第一栅极，位于所述第一源极/漏极区域和所述第二源极/漏极区域之间，所述第一栅极包括：栅极电介质；以及位于所述栅极电介质之上的栅极电极，所述栅极包括：位于所述栅极电介质之上的第一p型功函数调谐金属，所述第一p型功函数调谐金属包含碳和氮；位于所述第一p型功函数调谐金属之上的粘合层；以及位于所述粘合层之上的填充金属。可选地，在一些实施例中，所述第一p型功函数调谐金属还包含钛。可选地，在一些实施例中，所述第一p型功函数调谐金属还包含钽。可选地，在一些实施例中，所述器件还包括位于所述第一p型功函数调谐金属和所述粘合层之间的n型功函数调谐金属。可选地，在一些实施例中，所述第一p型功函数调谐金属中的碳氮比在0.05到0.55之间的范围内。
以上概述了若干实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构的基础，以实现相同的目的和/或实现本文介绍的实施例的相同优点。本领域技术人员还应当认识到，这样的等效结构并不背离本公开的精神和范围，并且他们可以在不背离本公开的精神和范围的情况下在本文中进行各种改变、替换和更改。
示例1是一种用于形成栅极电极的方法，所述方法包括：使用原子层沉积工艺在栅极电介质层之上沉积第一功函数调谐层，其中，所述原子层沉积工艺包括：沉积一个或多个第一氮化物单层；以及在所述一个或多个第一氮化物单层之上沉积一个或多个碳化物单层；沉积所述第一功函数调谐层的粘合层；以及在所述粘合层之上沉积导电材料。
示例2是示例1所述的方法，其中，沉积所述一个或多个第一氮化物单层包括：在执行所述原子层沉积工艺的沉积室中以脉冲的形式传送含金属前驱体；以及在所述沉积室中以脉冲的形式传送含氮前驱体。
示例3是示例2所述的方法，其中，所述含金属前驱体是TiCl4，并且所述含氮前驱体是NH3。
示例4是示例2所述的方法，其中，所述含金属前驱体是TaCl5，并且所述含氮前驱体是NH3。
示例5是示例1所述的方法，其中，沉积所述一个或多个碳化物单层包括：在执行所述原子层沉积工艺的沉积室中以脉冲的形式传送含金属前驱体；以及在所述沉积室中以脉冲的形式传送含碳前驱体。
示例6是示例5所述的方法，其中，所述含金属前驱体是TiCl4，并且其中，所述含碳前驱体是三甲基铝(TMA)或三乙基铝(TEA)。
示例7是示例5所述的方法，其中，所述含金属前驱体是TaCl5，并且其中，所述含碳前驱体是三甲基铝(TMA)或三乙基铝(TEA)。
示例8是示例1所述的方法，其中，所述原子层沉积工艺还包括在所述一个或多个碳化物单层之上沉积一个或多个第二氮化物单层。
示例9是示例1所述的方法，其中，所述方法还包括在沉积所述粘合层之前，在所述第一功函数调谐层上沉积第二功函数调谐层。
示例10是示例9所述的方法，其中，所述第一功函数调谐层是p型层，并且其中，所述第二功函数调谐层是n型层。
示例11是一种用于形成半导体器件的方法，包括：在第一栅极间隔体之间形成第一凹槽；在所述第一凹槽中沉积p型功函数调谐层，其中，沉积所述p型功函数调谐层包括：沉积氮化物的第一单层；在所述第一单层之上沉积碳化物的第二单层；以及在所述第二单层之上沉积所述氮化物的第三单层；在所述第一凹槽中、在所述p型功函数调谐层之上沉积n型功函数调谐层；在所述第一凹槽中、在所述n型功函数调谐层之上沉积粘合层；以及在所述第一凹槽中、在所述粘合层之上沉积导电填充材料。
示例12是11所述的方法，其中，沉积所述第一单层和沉积所述第三单层包括沉积含钽单层。
示例13是示例11所述的方法，其中，沉积所述第一单层和沉积所述第三单层包括沉积含钛单层。
示例14是示例11所述的方法，还包括：在第二栅极间隔体之间形成第二凹槽；在所述第二凹槽中沉积所述p型功函数调谐层；从所述第二凹槽去除所述p型功函数调谐层的第一部分，同时掩蔽所述第一凹槽中的所述p型功函数调谐层的第二部分；在去除所述p型功函数调谐层的第一部分之后，在所述第二凹槽中沉积所述n型功函数调谐层；在所述第二凹槽中、在所述n型功函数调谐层之上沉积所述粘合层；以及在所述第二凹槽中、在所述粘合层之上沉积所述导电填充材料。
示例15是示例11所述的方法，其中，沉积所述第二单层包括使含碳前驱体流动，并且其中，所述含碳前驱体是三甲基铝(TMA)或三乙基铝(TEA)。
示例16是一种半导体器件，包括：第一源极/漏极区域；第二源极/漏极区域；以及第一栅极，位于所述第一源极/漏极区域和所述第二源极/漏极区域之间，所述第一栅极包括：栅极电介质；和栅极电极，位于所述栅极电介质之上，所述栅极电极包括：第一p型功函数调谐金属，位于所述栅极电介质之上，所述第一p型功函数调谐金属包含碳和氮；粘合层，位于所述第一p型功函数调谐金属之上；和填充金属，位于所述粘合层之上。
示例17是示例16所述的器件，其中，所述第一p型功函数调谐金属还包含钛。
示例18是示例16所述的器件，其中，所述第一p型功函数调谐金属还包含钽。
示例19是示例16所述的器件，还包括位于所述第一p型功函数调谐金属和所述粘合层之间的n型功函数调谐金属。
示例20是示例16所述的器件，其中，所述第一p型功函数调谐金属中的碳氮比在0.05到0.55的范围内。

Claims (10)

1.一种用于形成栅极电极的方法，所述方法包括：
使用原子层沉积工艺在栅极电介质层之上沉积第一功函数调谐层，其中，所述原子层沉积工艺包括：
沉积一个或多个第一氮化物单层；以及
在所述一个或多个第一氮化物单层之上沉积一个或多个碳化物单层；
沉积所述第一功函数调谐层的粘合层；以及
在所述粘合层之上沉积导电材料。
2.根据权利要求1所述的方法，其中，沉积所述一个或多个第一氮化物单层包括：
在执行所述原子层沉积工艺的沉积室中以脉冲的形式传送含金属前驱体；以及
在所述沉积室中以脉冲的形式传送含氮前驱体。
3.根据权利要求2所述的方法，其中，所述含金属前驱体是TiCl4，并且所述含氮前驱体是NH3。
4.根据权利要求2所述的方法，其中，所述含金属前驱体是TaCl5，并且所述含氮前驱体是NH3。
5.根据权利要求1所述的方法，其中，沉积所述一个或多个碳化物单层包括：
在执行所述原子层沉积工艺的沉积室中以脉冲的形式传送含金属前驱体；以及
在所述沉积室中以脉冲的形式传送含碳前驱体。
6.根据权利要求5所述的方法，其中，所述含金属前驱体是TiCl4，并且其中，所述含碳前驱体是三甲基铝(TMA)或三乙基铝(TEA)。
7.根据权利要求5所述的方法，其中，所述含金属前驱体是TaCl5，并且其中，所述含碳前驱体是三甲基铝(TMA)或三乙基铝(TEA)。
8.根据权利要求1所述的方法，其中，所述原子层沉积工艺还包括在所述一个或多个碳化物单层之上沉积一个或多个第二氮化物单层。
9.一种用于形成半导体器件的方法，包括：
在第一栅极间隔体之间形成第一凹槽；
在所述第一凹槽中沉积p型功函数调谐层，其中，沉积所述p型功函数调谐层包括：
沉积氮化物的第一单层；
在所述第一单层之上沉积碳化物的第二单层；以及
在所述第二单层之上沉积所述氮化物的第三单层；
在所述第一凹槽中、在所述p型功函数调谐层之上沉积n型功函数调谐层；
在所述第一凹槽中、在所述n型功函数调谐层之上沉积粘合层；以及
在所述第一凹槽中、在所述粘合层之上沉积导电填充材料。
10.一种半导体器件，包括：
第一源极/漏极区域；
第二源极/漏极区域；以及
第一栅极，位于所述第一源极/漏极区域和所述第二源极/漏极区域之间，所述第一栅极包括：
栅极电介质；和
栅极电极，位于所述栅极电介质之上，所述栅极电极包括：
第一p型功函数调谐金属，位于所述栅极电介质之上，所述第一p型功函数调谐金属包含碳和氮；
粘合层，位于所述第一p型功函数调谐金属之上；和
填充金属，位于所述粘合层之上。
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