TWI766738B - 半導體裝置和其形成方法 - Google Patents

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李欣怡
洪正隆
志安 徐
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Abstract

在本公開的實施例中，一種半導體裝置包括通道區域、在通道區域上的閘極介電層、在閘極介電層上的第一功函數調整層，第一功函數層包括p型功函數金屬。裝置還包括在第一功函數調整層上的阻障層、在阻障層上的第二功函數調整層，第二功函數調整層包括n型功函數金屬，n型功函數金屬不同於p型功函數金屬。裝置還包括在第二功函數調整層上的填充層。

Description

半導體裝置和其形成方法
本公開是關於半導體裝置和其形成方法。
半導體裝置用於多種的電子應用中，例如個人電腦、手機、數位相機和其他的電子設備。通常製造半導體裝置包括在半導體基板上方依序沉積絕緣或介電層、導電層和半導體層的材料，並使用微影圖案化多種的材料層以形成電路組件和其上方的元件。
半導體工業藉由不斷縮減最小特徵尺寸而持續改進多種的電子組件(例如，電晶體、二極體、電阻器、電容器等)的積體密度，其允許在給定的面積中集合更多的組件。然而，當縮減最小特徵尺寸時，會造成需要解決的額外問題。
根據本公開的一些實施例，提供一種半導體裝置，包括通道區域、在通道區域上的閘極介電層、在閘極介 電層上的第一功函數調整層，第一功函數調整層包括p型功函數金屬。半導體裝置還包括在第一功函數調整層上的阻障層、在阻障層上的第二功函數調整層，第二功函數調整層包括n型功函數金屬，n型功函數金屬不同於p型功函數金屬。半導體裝置還包括在第二功函數調整層上的填充層。
根據本公開的一些實施例，提供一種半導體裝置，包括第一電晶體，第一電晶體包括第一通道區域、在第一通道區域上的第一閘極介電層、在第一閘極介電層上的p型功函數調整層、在p型功函數調整層上的阻障層、在阻障層上的第一n型功函數調整層，以及在第一n型功函數調整層上的第一填充層，第一n型功函數調整層包括金屬，阻障層的上部包括金屬的殘留物的濃度大於阻障層的下部，阻障層的上部接近第一n型功函數調整層，阻障層的下部接近p型功函數調整層。半導體裝置還包括第二電晶體，第二電晶體包括第二通道區域、在第二通道區域上的第二閘極介電層、在第二閘極介電層上的第二n型功函數調整層，以及在第二n型功函數調整層上的第二填充層，第二n型功函數調整層包括金屬。
根據本公開的一些實施例，提供一種形成半導體裝置的方法，包括沉積具有第一部分和第二部分的閘極介電層，第一部分沉積在第一通道區域上，第二部分沉積在第二通道區域上。方法還包括形成第一功函數調整 層在閘極介電層的第一部分上、形成阻障層在第一功函數調整層上，以及沉積第二功函數調整層在阻障層和閘極介電層的第二部分上，在沉積第二功函數調整層期間，阻障層抑制第一功函數調整層的第一功函數的改變。
50:基板
50I:區域
50N:n型區域
50P:p型區域
50R:區域
52:多層堆疊
54:第一半導體層
56:第二半導體層
62:鰭片
64,66:奈米結構
68:通道區域
70:隔離區域
72:虛擬介電層
74:虛擬閘極層
76:遮罩層
82:虛擬介電質
84:虛擬閘極
86:遮罩
90:閘極間隔物
90A:第一間隔層
90B:第二間隔層
92:鰭片間隔物
94:源極/汲極凹槽
96:內側間隔物
98:磊晶源極/汲極區域
98A:內襯層
98B:主體層
98C:結尾層
102:接觸蝕刻停止層
104:第一層間介電質
106:凹槽
108:開口
112:閘極介電層
112A:界面層
112B:高介電常數介電層
114:閘極電極層
114A:第一功函數調整層
114B:阻障層
114B1:第一阻障子層
114B2:第二阻障子層
114B3:第三阻障子層
114C:第二功函數調整層
114D:黏著層
114E:填充層
116,118:界面
120:殘留物
122:閘極介電質
124:閘極電極
132:蝕刻停止層
134:第二層間介電質
142:閘極接觸
144:源極/汲極接觸
146:金屬半導體合金區域
A-A',B-B',C-C':截面
當結合附圖閱讀時，從以下詳細描述中可以最好地理解本公開的各方面。應注意，根據工業中的標準方法，各種特徵未按比例繪製。實際上，為了清楚地討論，可任意增加或減少各種特徵的尺寸。
第1圖繪示根據一些實施例的奈米結構場效應電晶體示例的立體圖。
第2圖、第3圖、第4圖、第5圖、第6圖、第7A圖、第7B圖、第8A圖、第8B圖、第9A圖、第9B圖、第9C圖、第9D圖、第10A圖、第10B圖、第11A圖、第11B圖、第12A圖、第12B圖、第13A圖、第13B圖、第14A圖、第14B圖、第15A圖、第15B圖、第16A圖、第16B圖、第17A圖、第17B圖、第18A圖、第18B圖、第19A圖、第19B圖、第20A圖、第20B圖、第21A圖、第21B圖、第22A圖和第22B圖是根據一些實施例的奈米結構場效應電晶體的製造中間階段的視圖。
第23A圖和第23B圖是根據一些其他實施例的奈米結構場效應電晶體的視圖。
為了實現提及主題的不同特徵，以下公開內容提供了許多不同的實施例或示例。以下描述組件、配置等的具體示例以簡化本公開。當然，這些僅僅是示例，而不是限制性的。例如，在以下的描述中，在第二特徵之上或上方形成第一特徵可以包括第一特徵和第二特徵以直接接觸形成的實施例，並且還可以包括在第一特徵和第二特徵之間形成附加特徵，使得第一特徵和第二特徵可以不直接接觸的實施例。另外，本公開可以在各種示例中重複參考數字和/或字母。此重複是為了簡單和清楚的目的，並且本身並不表示所討論的各種實施例和/或配置之間的關係。
此外，本文可以使用空間相對術語，諸如「在…下面」、「在…下方」、「下部」、「在…上面」、「上部」等，以便於描述一個元件或特徵與如圖所示的另一個元件或特徵的關係。除了圖中所示的取向之外，空間相對術語旨在包括使用或操作中的裝置的不同取向。裝置可以以其他方式定向(旋轉90度或在其他方向上)，並且同樣可以相應地解釋在此使用的空間相對描述符號。
根據多個實施例，閘極電極由多個功函數調整層所構成。阻障層形成在下部功函數調整層上，且上部功函數調整層沉積在阻障層上。阻障層可以足夠薄而不顯著改變閘極電極的功函數，並且在沉積上部功函數調整 層期間抑制(例如，實質上避免或至少減少)下部功函數調整層的改變。因此，可以更精準地調整所形成裝置的閾值電壓。
所述的實施例以特定的內容(包括奈米結構場效應電晶體(nanostructure field-effect transistor，nano-FET)的晶粒)描述。然而，多種的實施例可以施加於包括其他的電晶體類型(例如，鰭式場效應電晶體(fin field effect transitor，FinFET)、平面電晶體或類似者)的晶粒而替代nano-FET或與nano-FET組合。
根據一些實施例，第1圖繪示nano-FET的示例(例如，奈米導線場效應電晶體、奈米片場效應電晶體或類似者)。第1圖是立體圖，其中可為了清楚繪示而省略nano-FET的一些特徵。所述nano-FET可以是奈米片場效應電晶體(nanosheet field-effect transistor，NSFET)、奈米導線場效應電晶體(nanowire field-effect transistor，NWFET)、閘極全環繞場效應電晶體(gate-all-around field-effect transistor，GAAFET)或類似者。
nano-FET包括奈米結構66(例如，奈米片、奈米導線或類似者)在基板50(例如半導體基板)上的鰭片62上方，其中奈米結構66作為nano-FET的通道區域。奈米結構66可以包括p型奈米結構、n型奈米結構或上述的組合。隔離區域70(例如淺溝槽隔離 (shallow trench isolation，STI)區域設置在鄰近的鰭片62之間，鰭片62可以在隔離區域70上方且從鄰近的隔離區域70之間突出。儘管本文所述/繪示的隔離區域70和基板50是分開的，術語「基板」可以代稱獨立的半導體基板或半導體基板和隔離區域的組合。另外，儘管鰭片62的底部繪示成和基板50是單一、連續的材料，鰭片62的底部及/或基板50可以包括單一材料或複數個材料。在本文中，鰭片62代稱在隔離區域70上方且從鄰近的隔離區域70之間延伸的部分。
閘極介電質122在鰭片62的頂表面上方且沿著奈米結構66的頂表面、側壁和底表面。閘極電極124在閘極介電質122上方。磊晶源極/汲極區域98設置在閘極介電質122和閘極電極124的相對側的鰭片62上。磊晶源極/汲極區域98可以共享在多個鰭片62之間。舉例而言，鄰近的磊晶源極/汲極區域98可以電性連接，例如透過磊晶生長聚結(coalescing)磊晶源極/汲極區域98，或透過耦合磊晶源極/汲極區域98和相同的源極/汲極接觸。
第1圖進一步繪示用於後續圖式中的參考截面。截面A-A'沿著閘極電極124的縱軸，且其方向例如是垂直於nano-FET的磊晶源極/汲極區域98之間的電流方向。截面B-B'沿著鰭片62的縱軸，且其方向例如是在nano-FET的磊晶源極/汲極區域98之間的電流方向。截面C-C'平行於截面A-A'且延伸穿過nano-FET的 磊晶源極/汲極區域98。為清楚繪示，後續的圖式代表這些參考截面。
本文所述的一些實施例是關於使用後閘極(gate-last)製程形成的nano-FET的內容。在其他實施例中，可以使用前閘極(gate-first)製程。此外，一些實施例考量用於平面裝置(例如平面FET)中或鰭片場效應電晶體中的觀點。例如，FinFET可以包括基板上鰭片，其中鰭片作為FinFET的通道區域。相似地，平面FET可以包括基板，其中部分的基板作為平面FET的通道區域。
根據一些實施例，第2圖至第22B圖是nano-FET的製造中間階段的視圖。第2圖、第3圖、第4圖、第5圖和第6圖是呈現類似於第1圖立體圖的立體圖。第7A圖、第8A圖、第9A圖、第10A圖、第11A圖、第12A圖、第13A圖、第14A圖、第14B圖、第15A圖、第15B圖、第16A圖、第16B圖、第17A圖、第17B圖、第18A圖、第18B圖、第19A圖、第19B圖、第20A圖、第21A圖和第22A圖繪示第1圖中的參考截面A-A'。第7B圖、第8B圖、第9B圖、第10B圖、第11B圖、第12B圖、第13B圖、第20B圖、第21B圖和第22B圖繪示第1圖中的參考截面B-B'。第9C圖和第9D圖繪示第1圖中的參考截面C-C'。
在第2圖中，提供用於形成nano-FET的基板 50。基板50可以是半導體基板，例如塊材半導體、絕緣體上半導體(semiconductor-on-insulator，SOI)基板或類似者，基板50可以是摻雜的(例如，包括p型或n型雜質)或未摻雜的。基板50可以是晶圓，例如矽晶圓。通常而言，SOI基板形成在絕緣層上的半導體材料層。絕緣層可以例如是埋藏式氧化物(buried oxide，BOX)層、氧化矽層或類似者。絕緣層在基板上，通常是矽或玻璃基板。也可使用其他的基板，例如多層或漸變基板。在一些實施例中，基板50的半導體材料可以包括矽、鍺、化合物半導體(包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦)、合金半導體(包括矽鍺、砷磷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或砷磷化鎵銦)、上述的組合或類似者。
基板50具有n型區域50N和p型區域50P。n型區域50N可用於形成例如NMOS電晶體的n型裝置(例如n型nano-FET)，且p型區域50P可用於形成例如PMOS電晶體的p型裝置(例如p型nano-FET)。n型區域50N可以物理上和p型區域50P分離(未個別繪示)，且任何數量的裝置特徵(例如，其他的主動裝置、摻雜的區域、隔離結構等)可以設置在n型區域50N和p型區域50P之間。儘管繪示一個n型區域50N和一個p型區域50P，可以提供任何數量的n型區域50N和p型區域50P。
基板50可以輕度摻雜p型或n型雜質。可以在 基板50的上部執行防穿透(anti-punch-through，APT)佈植以形成APT區域。在APT佈植期間，可以佈植雜質在基板50中。雜質可以具有導電類型相對於源極/汲極區域的導電類型，其中源極/汲極區域將在後續形成於各個n型區域50N和p型區域50P中。APT區域可以延伸在nano-FET中的源極/汲極區域下方。APT區域可以用於減少從源極/汲極區域到基板50的漏電流。在一些實施例中，APT區域中的摻雜濃度可以在約1018cm-3至約1019cm-3的範圍中。
多層堆疊52形成在基板50上方。多層堆疊52包括交替的第一半導體層54和第二半導體層56。第一半導體層54由第一半導體材料所形成，且第二半導體層56由第二半導體材料所形成。半導體材料可以各個選自於基板50的候選半導體材料。在繪示的實施例中，多層堆疊52包括各三層的第一半導體層54和第二半導體層56。應理解，多層堆疊52可以包括任何數量的第一半導體層54和第二半導體層56。
在繪示的實施例中(且在後續將進一步描述其細節)，將會移除第一半導體層54且圖案化第二半導體層56以形成n型區域50N和p型區域50P兩者之中nano-FET的通道區域。第一半導體層54是犧牲層(或稱虛擬層)，其將在後續的製程中移除以暴露第二半導體層56的頂表面和底表面。和第二半導體層56的蝕刻相比，第一半導體層54的第一半導體材料是具有高蝕刻選 擇性的材料，例如矽鍺。第二半導體層56的第二半導體材料是適用於n型裝置和p型裝置兩者的材料，例如矽。
在另一個實施例中(未個別繪示)，圖案化第一半導體層54以形成一個區域(例如p型區域50P)之中nano-FET的通道區域，且圖案化第二半導體層56以形成另一個區域(例如n型區域50N)之中nano-FET的通道區域。第一半導體層54的第一半導體材料可以是適用於p型裝置的材料，例如矽鍺(SixGe1-x，其中x可以在0至1的範圍中)、純鍺、III-V族化合物半導體、II-VI族化合物半導體或類似者。第二半導體層56的第二半導體材料可以是適用於n型裝置的材料，例如矽、碳化矽、III-V族化合物半導體、II-VI族化合物半導體或類似者。第一半導體材料和第二半導體材料可以具有和另一者的蝕刻相比的高蝕刻選擇性，使得可以免於移除n型區域50N中的第二半導體層56而移除第一半導體層54，且可以免於移除p型區域50P中的第一半導體層54而移除第二半導體層56。
可以透過例如氣相磊晶(vapor phase epitaxy，VPE)或分子束磊晶(molecular beam epitaxy，MBE)製程生長、透過例如化學氣相沉積(chemical vapor deposition，CVD)或原子層沉積(atomic layer deposition，ALD)製程沉積，或類似製程形成多層堆疊52的各層。各層可以具有小的厚度，例如厚度在約5nm至約30nm範圍中。在一些實施例 中，所形成的一些層(例如第二半導體層56)可比其他層(例如第一半導體層54)薄。例如，在第一半導體層54是犧牲層(或稱虛擬層)且圖案化第二半導體層56以形成n型區域50N和p型區域50P之中nano-FET的通道區域的實施例中，第一半導體層54可具有第一厚度且第二半導體層56可具有第二厚度，其中第二厚度和第一厚度相比少了約30%至約60%。形成較小厚度的第二半導體層56允許形成的通道區域具有較大的密度。
在第3圖中，在基板50和多層堆疊52中圖案化溝槽以形成鰭片62、第一奈米結構64和第二奈米結構66。鰭片62是圖案化在基板50中的半導體條。第一奈米結構64和第二奈米結構66個別包括第一半導體層54和第二半導體層56的剩餘部分。可以透過任何可接受的蝕刻製程圖案化溝槽，例如反應性離子蝕刻(reactive ion etch，RIE)、中性束蝕刻(neutral beam etch，NBE)、類似者或上述的組合。蝕刻可以是各向異性的。
可以透過任何適合的方法圖案化鰭片62和奈米結構64、奈米結構66。例如，可以使用一或多個光刻製程圖案化鰭片62和奈米結構64、奈米結構66，包括雙圖案化或多圖案化製程。通常而言，雙圖案化或多圖案化製程結合光刻和自對準製程，從而允許生成例如具有間距小於使用單次、直接光刻製程所得間距的圖案。例如，在一實施例中，形成犧牲層在基板50上方並使用 光刻製程圖案化。使用自對準製程沿著圖案化的犧牲層形成間隔層。接著移除犧牲層，並且剩餘的間隔層可以接著作為遮罩以圖案化鰭片62和奈米結構64、奈米結構66。在一些實施例中，遮罩(或其他層)可以保留在奈米結構64、奈米結構66上。
鰭片62和奈米結構64、奈米結構66可以各個具有寬度在約8nm至約40nm的範圍中。在繪示的實施例中，在n型區域50N和p型區域50P中的鰭片62和奈米結構64、奈米結構66具有實質上相等的寬度。在另一個實施例中，在一個區域(例如n型區域50N)中的鰭片62和奈米結構64、奈米結構66是寬於或窄於另一個區域(例如p型區域50P)中的鰭片62和奈米結構64、奈米結構66。
在第4圖中，隔離區域70形成在基板50上方和在鄰近的鰭片62之間。隔離區域70設置在至少部分的鰭片62的周圍，使得至少部分的奈米結構64、奈米結構66從鄰近的隔離區域70之間突出。在繪示的實施例中，隔離區域70的頂表面和鰭片62的頂表面共平面(在製程偏差之內)。在一些實施例中，隔離區域70的頂表面高於或低於鰭片62的頂表面。隔離區域70分隔鄰近的裝置的特徵。
可以透過任何適合的方法形成隔離區域70。例如，可以形成絕緣材料在基板50、奈米結構64、奈米結構66的上方和在鄰近的鰭片62之間。絕緣材料可以 是氧化物(例如氧化矽)、氮化物(例如氮化矽)、類似者或上述的組合，其可以透過化學氣相沉積製程而形成，例如高密度電漿CVD(high density plasma CVD，HDP-CVD)、流動式CVD(flowable CVD，FCVD)、類似者或上述的組合。可以使用透過任何可接受的製程形成的其他絕緣材料。在一些實施例中，絕緣材料是透過FCVD形成的氧化矽。一旦形成絕緣材料，可以執行退火製程。在一實施例中，形成絕緣材料而使多餘的絕緣材料覆蓋奈米結構64、奈米結構66。儘管隔離區域70各個繪示成單一層，一些實施例可以使用複數層。例如，在一些實施例中，可以先沿著基板50、鰭片62和奈米結構64、奈米結構66的表面形成內襯(未個別繪示)。之後，可以形成例如上述的填充材料在內襯上方。
接著對絕緣材料施加移除製程以移除奈米結構64、奈米結構66上方的多餘的絕緣材料。在一些實施例中，可以使用平坦化製程，例如化學機械研磨(chemical mechanical polish，CMP)、回蝕製程、上述的組合或類似者。在遮罩保留於奈米結構64、奈米結構66上的實施例中，平坦化製程可以暴露遮罩或移除遮罩。在平坦化製程之後，絕緣材料的頂表面和遮罩(如果存在)或奈米結構64、奈米結構66的頂表面共平面(在製程偏差之內)。因此，遮罩(如果存在)或奈米結構64、奈米結構66的頂表面穿過絕緣材料暴露在外。在繪示的實施例中，沒有遮罩保留在奈米結構64、奈米結 構66上。接著凹陷絕緣材料以形成隔離區域70。凹陷絕緣材料使得至少部分的奈米結構64、奈米結構66從鄰近的部分絕緣材料之間突出。進一步地，隔離區域70的頂表面可以具有平坦表面(如所繪示的)、凸面(convex)表面、凹面(concave)表面(例如碟狀(dishing))或上述的組合。可以透過適當的蝕刻形成平坦、凸面及/或凹面的隔離區域70的頂表面。可以使用任何可接受的蝕刻製程凹陷絕緣材料，例如對絕緣材料的材料具有選擇性(例如，和鰭片62、奈米結構64、奈米結構66的材料相比，以更快的速率選擇性蝕刻隔離區域70的絕緣材料)。例如，可以使用稀釋氫氟酸(dilute hydrofluoric，dHF)執行氧化物的移除。
上述的製程僅僅是如何可以形成鰭片62和奈米結構64、奈米結構66的一個示例。在一些實施例中，可以使用遮罩和磊晶生長製程形成鰭片62及/或奈米結構64、奈米結構66。例如，可以形成介電層在基板50的頂表面上方，且可以蝕刻穿過介電層的溝槽以暴露下方的基板50。可以在溝槽中磊晶生長磊晶結構，且可以凹陷介電層而使得磊晶結構從介電層突出以形成鰭片62及/或奈米結構64、奈米結構66。磊晶結構可以包括上述交替的半導體材料，例如第一半導體材料和第二半導體材料。在一些磊晶生長磊晶結構的實施例中，儘管可以一起使用原位和佈植摻雜，磊晶生長的材料可以在生長期間原位摻雜，從而可以避免事前及/或後續的佈 植。
進一步地，可以形成適當的阱(未個別繪示)在基板50、鰭片62及/或奈米結構64、奈米結構66之中。阱可以具有導電類型相對於源極/汲極區域的導電類型，其中源極/汲極區域將後續形成在各個n型區域50N和p型區域50P之中。在一些實施例中，p型阱形成在n型區域50N中，且n型阱形成在p型區域50P中。在一些實施例中，p型阱或n型阱形成在n型區域50N和p型區域50P兩者之中。
在具有不同阱類型的實施例中，可以使用例如光阻的遮罩(未個別繪示)達成n型區域50N和p型區域50P的不同佈植步驟。例如，光阻可以形成在n型區域50N中的鰭片62、奈米結構64、奈米結構66和隔離區域70上方。圖案化光阻以暴露p型區域50P。可以使用旋塗技術形成光阻且可以使用可接受的光刻技術圖案化光阻。一旦圖案化光阻，在p型區域50P中執行n型雜質佈植，且光阻可以作為遮罩以實質上避免n型雜質佈植進n型區域50N。n型雜質可以是磷、砷、銻或類似者，在區域中佈植的濃度在約1013cm-3至約1014cm-3的範圍中。在佈植之後，可以移除光阻，例如透過任何可接受的灰化製程。
在佈植p型區域50P之後或之前，形成例如光阻的遮罩(未個別繪示)在p型區域50P中的鰭片62、奈米結構64、奈米結構66和隔離區域70上方。圖案 化光阻以暴露n型區域50N。可以使用旋塗技術形成光阻且使用可接受的光刻技術圖案化光阻。一旦圖案化光阻，可以在n型區域50N中執行p型雜質佈植，且光阻可以作為遮罩以實質上避免p型雜質佈植進p型區域50P。p型雜質可以是硼、氟化硼、銦或類似者，在區域中佈植的濃度在約1013cm-3至約1014cm-3的範圍中。在佈植之後，可以移除光阻，例如透過任何可接受的灰化製程。
在佈植n型區域50N和p型區域50P之後，可以執行退火以修復佈植損傷和活化所佈植的p型及/或n型雜質。在一些磊晶生長鰭片62及/或奈米結構64、奈米結構66的磊晶結構的實施例中，儘管可以一起使用原位和佈植摻雜，生長的材料在生長期間可以原位摻雜，從而可以避免佈植。
在第5圖中，虛擬介電層72形成在鰭片62和奈米結構64、奈米結構66上。虛擬介電層72可以由介電質材料所形成，例如氧化矽、氮化矽、上述的組合或類似者，其可以根據可接受的技術沉積或熱生長。虛擬閘極層74形成在虛擬介電層72上方，且遮罩層76形成在虛擬閘極層74上方。虛擬閘極層74可以沉積在虛擬介電層72上方且接著平坦化，例如透過CMP。遮罩層76可以沉積在虛擬閘極層74上方。虛擬閘極層74可以由導電或非導電材料所形成，例如非晶矽、多晶矽(polysiliconi)、多晶矽鍺(poly-SiGe)、金屬、金 屬氮化物、金屬矽化物、金屬氧化物或類似者，其可以透過物理氣相沉積(physical vapor deposition，PVD)、CVD或類似者而沉積。虛擬閘極層74可以由和絕緣材料(例如隔離區域70及/或虛擬介電層72)的蝕刻相比具有高蝕刻選擇性的材料所形成。遮罩層76可以由介電質材料所形成，例如氮化矽、氮氧化矽或類似者。在本示例中，形成單一虛擬閘極層74和單一遮罩層76跨越n型區域50N和p型區域50P。在繪示的實施例中，虛擬介電層72覆蓋鰭片62、奈米結構64、奈米結構66和隔離區域70，使得虛擬介電層72延伸在隔離區域70上方和在虛擬閘極層74和隔離區域70之間。在另一個實施例中，虛擬介電層72僅覆蓋鰭片62和奈米結構64、奈米結構66。
在第6圖中，使用可接受的光刻和蝕刻技術圖案化遮罩層76以形成遮罩86。接著透過任何可接受的蝕刻技術將遮罩86的圖案轉移至虛擬閘極層74以形成虛擬閘極84。可以透過任何可接受的蝕刻技術，選擇性將遮罩86的圖案進一步轉移至虛擬介電層72以形成虛擬介電質82。虛擬閘極84覆蓋部分的奈米結構64、奈米結構66，此部分將在後續的製程中暴露以形成通道區域。具體而言，虛擬閘極84沿著部分的奈米結構66延伸，此部分將圖案化以形成通道區域68。可以使用遮罩86的圖案以物理性分開鄰近的虛擬閘極84。虛擬閘極84可以也具有長度方向實質上垂直於(在製程偏差之內) 鰭片62的長度方向。在圖案化之後可以選擇性移除遮罩86，例如透過任何可接受的蝕刻技術。
第7A圖至第22B圖繪示實施例裝置的製造中的多個額外步驟。第7A圖至第13B圖和第20A圖至第22B圖繪示n型區域50N和p型區域50P任一者中的特徵。例如，所繪示的結構可以應用於n型區域50N和p型區域50P兩者。n型區域50N和p型區域50P的結構中的差異(如果存在)將配合各個圖式在本文中描述。第14A圖、第15A圖、第16A圖、第17A圖、第18A圖和第19A圖繪示p型區域50P中的特徵。第14B圖、第15B圖、第16B圖、第17B圖、第18B圖和第19B圖繪示n型區域50N中的特徵。
在第7A圖和第7B圖中，閘極間隔物90形成在奈米結構64和奈米結構66上方，且在遮罩86(如果存在)、虛擬閘極84和虛擬介電質82暴露的側壁上。可以透過共形沉積一或多個介電質材料和後續蝕刻介電質材料形成閘極間隔物90。可接受的介電質材料可以包括氧化矽、氮化矽、氮氧化矽、氮氧碳化矽或類似者，其可以透過共形沉積製程形成，例如化學氣相沉積、電漿增強化學氣相沉積(plasma-enhanced chemical vapor deposition，PECVD)、原子層沉積、電漿增強原子層沉積(plasma-enhanced atomic layer deposition，PEALD)或類似者。可以使用透過任何可接受的製程形成的其他絕緣材料。在繪示的實施例中， 各個閘極間隔物90包括多層，例如第一間隔層90A和第二間隔層90B。在一些實施例中，第一間隔層90A和第二間隔層90B由氮氧碳化矽(例如，SiOxNyC1-x-y，x和y在0至1的範圍中)所形成，其中第一間隔層90A由相似於或不同於第二間隔層90B的氮氧碳化矽組成所形成。可以執行任何可接受的蝕刻製程(例如乾式蝕刻、濕式蝕刻、類似者或上述的組合)圖案化介電質材料。蝕刻可以是各向異性的。當蝕刻時，介電質材料具有部分保留在虛擬閘極84的側壁上(因此形成閘極間隔物90)。如後續將進一步詳細描述，當蝕刻時，介電質材料可以也具有部分保留在鰭片62及/或奈米結構64、奈米結構66的側壁上(因此形成鰭片間隔物92，參考第9C圖和第9D圖)。在蝕刻之後，鰭片間隔物92及/或閘極間隔物90可具有筆直側壁(如圖中繪示)或可具有彎曲側壁(未個別繪示)。
進一步地，可以執行佈植以形成輕度摻雜源極/汲極(lightly doped source/drain，LDD)區域(未個別繪示)。在具有不同裝置類型的實施例中，類似於上述阱的佈植，例如光阻的遮罩(未個別繪示)可以形成在n型區域50N上方而暴露p型區域50P，且適當類型(例如p型)雜質可以佈植進p型區域50P中暴露的鰭片62及/或奈米結構64、奈米結構66。接著可移除遮罩。後續，例如光阻的遮罩(未個別繪示)可以形成在p型區域50P上方而暴露n型區域50N，且適當類型雜質(例如n 型)可以佈植進n型區域50N中暴露的鰭片62及/或奈米結構64、奈米結構66。接著可移除遮罩。n型雜質可以是任何上述的n型雜質，且p型雜質可以是任何上述的p型雜質。在佈植期間，虛擬閘極84保持覆蓋通道區域68，使得通道區域68維持實質上免於雜質佈植以形成LDD區域。LDD區域可以具有雜質濃度在約1015cm-3至約1019cm-3的範圍中。可以使用退火以修復佈植損傷和活化佈植雜質。
應理解，前述公開內容大致描述形成間隔物和LDD區域的製程。可以使用其他的製程和順序。例如，可以使用更少或額外的間隔物、可以使用不同步驟順序、可以形成和移除額外的間隔物及/或類似者。另外，可以使用不同結構和步驟形成n型裝置和p型裝置。
在第8A圖和第8B圖中，源極/汲極凹槽94形成在奈米結構64、奈米結構66中。在繪示的實施例中，源極/汲極凹槽94延伸穿過奈米結構64、奈米結構66且延伸進鰭片62。源極/汲極凹槽94可以也延伸進基板50。在多個實施例中，源極/汲極凹槽94可以延伸至基板50的頂表面且免於蝕刻基板50、可以蝕刻鰭片62使得源極/汲極凹槽94的底表面設置低於隔離區域70的頂表面或類似的步驟。可以透過使用各向異性蝕刻製程蝕刻奈米結構64、奈米結構66形成源極/汲極凹槽94，例如RIE、NBE或類似者。在用於形成源極/汲極凹槽94的蝕刻製程期間，閘極間隔物90和虛擬閘極84 共同遮蔽部分的鰭片62及/或奈米結構64、奈米結構66。單一蝕刻製程可以用於蝕刻各個奈米結構64、奈米結構66，或多次蝕刻製程可以用於蝕刻奈米結構64、奈米結構66。可以使用限時蝕刻製程以在源極/汲極凹槽94達到預期的深度之後停止源極/汲極凹槽94的蝕刻。
內側間隔物96可選地形成在第一奈米結構64的剩餘部分的側壁上，例如源極/汲極凹槽94所暴露的那些側壁。如後續將進一步詳細描述，源極/汲極區域將後續形成在源極/汲極凹槽94中，且第一奈米結構64將後續由相應的閘極結構替代。內側間隔物96作為在後續形成源極/汲極區域和後續形成閘極結構之間的隔離特徵。進一步地，可以使用內側間隔物96以實質上避免後續的蝕刻製程損傷後續形成的源極/汲極區域，例如用於後續移除第一奈米結構64的蝕刻製程。
如形成內側間隔物96的示例，可以橫向擴張源極/汲極凹槽94。具體而言，可以凹陷源極/汲極凹槽94所暴露的第一奈米結構64的部分側壁。儘管第一奈米結構64的側壁繪示成筆直側壁，側壁可以是凹面或凸面。可以透過任何可接受的蝕刻製程凹陷側壁，例如對第一奈米結構64的材料具有選擇性的製程(例如，和第二奈米結構66的材料相比，以更快速率選擇性蝕刻第一奈米結構64的材料)。蝕刻可以是各向同性的。例如，當第二奈米結構66由矽所形成且第一奈米結構64由矽鍺所 形成，蝕刻製程可以是使用四甲基氫氧化銨(tetramethylammonium hydroxide，TMAH)、氫氧化銨(ammonium hydroxide，NH4OH)或類似者的濕式蝕刻。在另一個實施例中，蝕刻製程可以是使用氟基氣體(例如氟化氫(hydrogen fluoride，HF)氣體)的乾式蝕刻。在一些實施例中，可以連續執行相同蝕刻製程以形成源極/汲極凹槽94和凹陷第一奈米結構64的側壁。可接著透過共形形成絕緣材料和後續蝕刻絕緣材料形成內側間隔物96。絕緣材料可以是氮化矽或氮氧化矽，然而可以使用任何適合的材料，例如具有介電常數低於約3.5的低介電常數(low-k)材料。可以透過共形沉積製程沉積絕緣材料，例如ALD、CVD或類似者。絕緣材料的蝕刻可以是各向異性的。例如，蝕刻製程可以是乾式蝕刻，例如RIE、NBE或類似者。儘管內側間隔物96的外側側壁繪示成齊平於閘極間隔物90的側壁，內側間隔物96的外側側壁可以延伸而高於閘極間隔物90的側壁或從閘極間隔物90的側壁凹陷。換而言之，內側間隔物96可以部份填充、完全填充或過填充側壁的凹陷。另外，儘管內側間隔物96的側壁繪示成筆直的，內側間隔物96的側壁可以是凹面或凸面。
在第9A圖和第9B圖中，磊晶源極/汲極區域98形成在源極/汲極凹槽94中。磊晶源極/汲極區域98形成在源極/汲極凹槽94使得各個虛擬閘極84(和對應的通道區域68)設置在個別鄰近成對的磊晶源極/汲極 區域98之間。在一些實施例中，可使用閘極間隔物90和內側間隔物96以適當的橫向距離個別分隔磊晶源極/汲極區域98和虛擬閘極84、第一奈米結構64，使得所形成的nano-FET的磊晶源極/汲極區域98不會和後續形成的閘極發生短路。可以選擇磊晶源極/汲極區域98的材料以施加應變在個別的通道區域68中，從而改善表現。
可以透過遮蔽p型區域50P形成n型區域50N中的磊晶源極/汲極區域98。接著，在n型區域50N中的源極/汲極凹槽94之中磊晶生長n型區域50N中的磊晶源極/汲極區域98。磊晶源極/汲極區域98可以包括任何適用於n型裝置的可接受的材料。例如，n型區域50N中的磊晶源極/汲極區域98可以包括施加拉伸應變在通道區域68上的材料，例如矽、碳化矽、摻雜磷的碳化矽、磷化矽或類似者。n型區域50N中的磊晶源極/汲極區域98可以稱為「n型源極/汲極區域」。n型區域50N中的磊晶源極/汲極區域98可以具有從鰭片62和奈米結構64、奈米結構66的個別表面生出的表面，並且磊晶源極/汲極區域98可以具有晶面。
可以透過遮蔽n型區域50N形成p型區域50P中的磊晶源極/汲極區域98。接著，在p型區域50P中的源極/汲極凹槽94之中磊晶生長p型區域50P中的磊晶源極/汲極區域98。磊晶源極/汲極區域98可以包括任何適用於p型裝置的可接受的材料。例如，p型區域 50P中的磊晶源極/汲極區域98可以包括施加壓縮應變在通道區域68上的材料，例如矽鍺、摻雜硼的矽鍺、鍺、鍺錫或類似者。p型區域50P中的磊晶源極/汲極區域98可以稱為「p型源極/汲極區域」。p型區域50P中的磊晶源極/汲極區域98可以具有從鰭片62和奈米結構64、奈米結構66的個別表面生出的表面，並且磊晶源極/汲極區域98可以具有晶面。
磊晶源極/汲極區域98、奈米結構64、奈米結構66及/或鰭片62可以由雜質佈植以形成源極/汲極區域，類似於上述形成LDD區域和接續的退火的製程。源極/汲極區域可以具有雜質濃度在約1019cm-3至約1021cm-3的範圍中。源極/汲極區域的n型及/或p型雜質可以是任何上述的雜質。在一些實施例中，磊晶源極/汲極區域98可以在生長期間原位摻雜。
經過用於形成磊晶源極/汲極區域98的磊晶製程，磊晶源極/汲極區域98的上表面具有晶面橫向向外延伸超過鰭片62和奈米結構64、奈米結構66的側壁。在一些實施例中，這些晶面造成鄰近的磊晶源極/汲極區域98融合，如第9C圖所繪示。在一些實施例中，鄰近的磊晶源極/汲極區域98在完成磊晶製程之後保持分離，如第9D圖所繪示。在繪示的實施例中，調整用於形成閘極間隔物90的間隔物蝕刻，從而也形成鰭片62及/或奈米結構64、奈米結構66的側壁上的鰭片間隔物92。形成鰭片間隔物92以覆蓋鰭片62及/或奈米結構64、 奈米結構66的延伸至隔離區域70上方的部分側壁，從而阻擋磊晶生長。在另一個實施例中，調整用於形成閘極間隔物90的間隔物蝕刻，從而免於形成鰭片間隔物，因此允許磊晶源極/汲極區域98延伸至隔離區域70的表面。
磊晶源極/汲極區域98可以包括一或多個半導體材料層。例如，各個磊晶源極/汲極區域98可以包括內襯層98A、主體層98B和結尾層98C(或更普遍稱為第一半導體材料層、第二半導體材料層和第三半導體材料層)。任何數量的半導體材料層可以用於磊晶源極/汲極區域98。各個內襯層98A、主體層98B和結尾層98C可以由不同半導體材料所形成，且可以摻雜不同雜質濃度。在一些實施例中，內襯層98A可以具有雜質濃度低於主體層98B，且結尾層98C可以具有雜質濃度高於內襯層98A和雜質濃度低於主體層98B。在磊晶源極/汲極區域98包括三個半導體材料層的實施例中，內襯層98A可以生長在源極/汲極凹槽94中，主體層98B可以生長在內襯層98A上，且結尾層98C可以生長在主體層98B上。
在第10A圖和第10B圖中，第一層間介電質(inter-layer dielectric，ILD)104沉積在磊晶源極/汲極區域98、閘極間隔物90、遮罩86(如果存在)或虛擬閘極84上方。第一層間介電質104可以由介電質材料所形成，其可以透過任何適合的方法沉積，例如 CVD、PECVD、FCVD或類似者。可接受的介電質材料可以包括磷矽玻璃(phospho-silicate glass，PSG)、硼矽玻璃(boro-silicate glass，BSG)、摻雜硼磷矽玻璃(boron-doped phospho-silicate glass，BPSG)、未摻雜的矽玻璃(undoped silicate glass，USG)或類似者。可以使用透過任何可接受的製程形成的其他絕緣材料。
在一些實施例中，接觸蝕刻停止層(contact etch stop layer，CESL)102形成在第一層間介電質104和磊晶源極/汲極區域98、閘極間隔物90、遮罩86(如果存在)或虛擬閘極84之間。接觸蝕刻停止層102可以由相比於第一層間介電質104的蝕刻具有高蝕刻選擇性的介電質材料(例如氮化矽、氧化矽、氮氧化矽或類似者)所形成。可以透過任何適合的方法形成接觸蝕刻停止層102，例如CVD、ALD或類似者。
在第11A圖和第11B圖中，執行移除製程使第一層間介電質104的頂表面齊平於遮罩86(如果存在)或虛擬閘極84的頂表面。在一些實施例中，可以使用平坦化製程，例如化學機械研磨(chemical mechanical polish，CMP)、回蝕製程、上述的組合或類似者。平坦化製程可以也移除虛擬閘極84上的遮罩86和沿著遮罩86的側壁的部分閘極間隔物90。在平坦化製程之後，閘極間隔物90、第一層間介電質104、接觸蝕刻停止層102和遮罩86(如果存在)或虛擬閘極84的頂表面共平 面(在製程偏差之內)。因此，遮罩86(如果存在)或虛擬閘極84的頂表面穿過第一層間介電質104而暴露在外。在繪示的實施例中，保留遮罩86，且平坦化製程使第一層間介電質104的頂表面齊平於遮罩86的頂表面。
在第12A圖和第12B圖中，在蝕刻製程中移除遮罩86(如果存在)和虛擬閘極84，從而形成凹槽106。在凹槽106中的部分虛擬介電質82也移除。在一些實施例中，透過各向異性乾式蝕刻製程移除虛擬閘極84。例如，蝕刻製程可以包括使用反應氣體的乾式蝕刻製程，反應氣體以和第一層間介電質104或閘極間隔物90相比更快速率選擇性蝕刻虛擬閘極84。在移除期間，當蝕刻虛擬閘極84時虛擬介電質82可以作為蝕刻停止層。接著移除虛擬介電質82。各個凹槽106暴露及/或上覆於部分的通道區域68。作為通道區域68的部分第二奈米結構66設置在鄰近成對的磊晶源極/汲極區域98之間。
接著移除第一奈米結構64的剩餘部分以擴張凹槽106，使得開口108形成在第二奈米結構66之間的區域50I中。可以透過任何可接受的蝕刻製程移除第一奈米結構64的剩餘部分，其中蝕刻製程以和第二奈米結構66的材料相比更快速率選擇性蝕刻第一奈米結構64的材料。蝕刻可以是各向同性的。例如，當第一奈米結構64由矽鍺所形成且第二奈米結構66由矽所形成，蝕刻製程可以是使用四甲基氫氧化銨 (tetramethylammonium hydroxide，TMAH)、氫氧化銨(ammonium hydroxide，NH4OH)或類似者的濕式蝕刻。在一些實施例中，執行修整製程(未個別繪示)以減少第二奈米結構66的暴露部分的厚度。如第14A圖至第19B圖中更清楚的繪示(後續進一步詳細描述)，第二奈米結構66的剩餘部分可以具有圓角。
在第13A圖和第13B圖中，閘極介電層112形成在凹槽106中。閘極電極層114形成在閘極介電層112上。閘極介電層112和閘極電極層114是用於替代閘極的層，且各個環繞第二奈米結構66的所有側(例如四側)。
閘極介電層112設置在鰭片62的側壁及/或頂表面上、第二奈米結構66的頂表面和側壁和底表面上，以及閘極間隔物90的側壁上。閘極介電層112可以也形成在第一層間介電質104和閘極間隔物90的頂表面上。閘極介電層112可以包括例如氧化矽或金屬氧化物的氧化物、例如金屬矽化物的矽化物、上述的組合、上述的多層或類似者。閘極介電層112可以包括具有介電常數大於約7.0的介電質材料，例如鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛的金屬氧化物或矽化物和上述的組合。儘管在第13A圖和第13B圖中繪示單層閘極介電層112，閘極介電層112可以包括界面層和主體層(如後續將進一步詳細描述)。
閘極電極層114可以包括含金屬材料，例如氮 化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢、上述的組合、上述的多層或類似者。儘管在第13A圖和第13B圖中繪示單層閘極電極層114，閘極電極層114可以包括任何數量的功函數調整層、任何數量的阻障層、任何數量的黏著層和填充材料(如後續將進一步詳細描述)。
n型區域50N和p型區域50P中閘極介電層112的形成可以同時發生使得各個區域中的閘極介電層112由相同材料所形成，且閘極電極層114的形成可以同時發生使得各個區域中的閘極電極層114由相同材料所形成。在一些實施例中，各個區域中的閘極介電層112可以透過分開的製程形成，使得閘極介電層112可以是不同材料及/或具有不同數量的層，及/或各個區域中的閘極電極層114可以透過分開的製程形成，使得閘極電極層114可以是不同材料及/或具有不同數量的層。當使用分開的製程時，可以使用多個遮罩步驟以遮蔽和暴露適當區域。在下方描述中，至少部分的n型區域50N中的閘極電極層114和p型區域50P中的閘極電極層114是分開形成的。
第14A圖至第19B圖繪示在凹槽106中形成用於替代閘極的閘極介電層112和閘極電極層114的製程。圖式繪示類似於第13A圖中區域50R的區域中的特徵。當形成替代閘極層時，第一功函數調整層114A(參考第17A圖)和阻障層114B(參考第17A圖)形成在第 一區域(例如p型區域50P)中。第二功函數調整層114C(參考第18A圖和第18B圖)接著形成在第一區域(例如p型區域50P)和第二區域(例如n型區域50N)兩者中。因為第一區域(例如p型區域50P)和第二區域(例如n型區域50N)包括不同數量和類型的功函數調整層，形成在區域中的裝置具有不同閾值電壓。進一步地，阻障層114B設置在第一區域(例如p型區域50P)中的第一功函數調整層114A和第二功函數調整層114C之間。在沉積第二功函數調整層114C期間，阻障層114B保護下方的第一功函數調整層114A，使得第一功函數調整層114A的功函數不會透過金屬擴散進第一功函數調整層114A而改變。因此可以更精準地調整所形成裝置的閾值電壓。
在第14A圖和第14B圖中，閘極介電層112沉積在第一區域(例如p型區域50P)和第二區域(例如n型區域50N)兩者中的凹槽106中。閘極介電層112可以也沉積在第一層間介電質104和閘極間隔物90的頂表面上(參考第13B圖)。閘極介電層112的形成方法可以包括分子束沉積、ALD、PECVD和類似者。閘極介電層112環繞第二奈米結構66的全部側(例如四側)。在繪示的實施例中，閘極介電層112是多層的，包括界面層112A(或更普遍稱為第一閘極介電層)和上覆的高介電常數介電層112B(或更普遍稱為第二閘極介電層)。界面層112A可以由氧化矽所形成，且高介電常數介電 層112B可以由氧化鉿所形成。
在第15A圖和第15B圖中，第一功函數調整層114A沉積在第一區域(例如p型區域50P)和第二區域(例如n型區域50N)兩者中的閘極介電層112上。如後續將進一步詳細描述，將圖案化第一功函數調整層114A以移除第二區域(例如n型區域50N)中部分的第一功函數調整層114A，而留下第一區域(例如p型區域50P)中部分的第一功函數調整層114A。當從第二區域(例如n型區域50N)移除並保留第一區域(例如p型區域50P)中的第一功函數調整層114A時，第一功函數調整層114A可以稱為「p型功函數調整層」。第一功函數調整層114A包括任何可接受的材料以將裝置的功函數調整至期望的值而賦予所形成裝置的用途，且可以使用任何可接受的沉積製程沉積第一功函數調整層114A。例如，當第一功函數調整層114A是p型功函數調整層，第一功函數調整層114A可以由p型功函數金屬(p-type work function metal，PWFM)所形成，例如氮化鈦(TiN)、氮化鉭(TaN)、上述的組合或類似者，其可以透過ALD、CVD、PVD或類似者沉積。儘管示出的第一功函數調整層114A是單層，第一功函數調整層114A可以是多層。例如，第一功函數調整層114A可以包括一層氮化鈦(TiN)和一層氮化鉭(TaN)。
第一功函數調整層114A填充在第一區域(例如p型區域50P)和第二區域(例如n型區域50N)兩者中 第二奈米結構66之間的區域50I的剩餘部分(例如，填充開口108，參考第14A圖和第14B圖)。具體而言，第一功函數調整層114A沉積在閘極介電層112上，直到第一功函數調整層114A足夠厚而融合和接縫在一起。在一些實施例中，透過接觸鄰近的部分第一功函數調整層114A(例如，第二奈米結構66周圍的那些部分)而形成界面116。因此，閘極介電層112的介電質材料和第一功函數調整層114A的功函數金屬完全填充開口108，使得阻障層(後續進一步詳細描述)可免於形成在開口108中。藉由免於沉積阻障層在開口108中，可以改善製造便利性，特別是在具有小特徵尺寸的先進半導體節點，阻障層材料可能難以沉積在小空間中。閘極介電層112的個別部分環繞各個第二奈米結構66，且第一功函數調整層114A的個別部分填充在第一區域(例如p型區域50P)和第二區域(例如n型區域50N)兩者中的閘極介電層112的個別部分之間的區域。在一些實施例中，第一功函數調整層114A形成的厚度在約5Å至約60Å的範圍中。第一功函數調整層114A形成的厚度少於約5Å可能不會導致部分的第一功函數調整層114A的融合。第一功函數調整層114A形成的厚度大於約60Å可能負面影響所形成裝置的閾值電壓。
在第16A圖和第16B圖中，阻障層114B沉積在第一功函數調整層114A上。如後續將進一步詳細描述，第二功函數調整層將形成在阻障層114B上方， 且第二功函數調整層可以由容易擴散的金屬所形成。阻障層114B由抵抗金屬擴散的阻障材料所形成，因此抑制(例如，實質上避免或至少減少)第一功函數調整層114A的功函數的改變。在一些實施例中，形成第二功函數調整層包括沉積鋁，且阻障層114B由抵抗鋁擴散的阻障材料所形成，從而抑制鋁擴散進第一功函數調整層114A。如後續將進一步詳細描述，適合的阻障材料包括非晶矽、無氟鎢(fluorine-free tungsten)或類似者，其可以透過CVD、ALD或類似者沉積。
阻障層114B形成的厚度足夠在後續的製程期間抑制第一功函數調整層114A的功函數的改變。在一些實施例中，阻障層114B形成的厚度在約7Å至約40Å的範圍中。阻障層114B形成的厚度小於約7Å可能不足以保護第一功函數調整層114A。阻障層114B形成的厚度大於約40Å可能負面影響所形成裝置的閾值電壓。阻障層114B可以具有小於第一功函數調整層114A的厚度。
在一些實施例中，阻障層114B由非晶矽所形成，其可以透過CVD製程沉積而成。具體而言，可以透過在沉積腔體中放置基板50並且將矽源前驅物供應至沉積腔體中而形成阻障層114B。可接受的矽源前驅物包括二元(binary)矽氫化合物矽烷，例如矽烷(SiH4)、乙矽烷(Si2H6)和類似者。可以執行溫度在約275℃至約500℃的範圍中且壓力在約3torr至約45torr的 範圍中的CVD製程，例如透過將沉積腔體維持在上述的溫度和壓力。可以執行CVD製程的時長在約0.2秒至約990秒的範圍中，例如透過在上述的時長中在沉積腔體內保持矽源前驅物。以這些範圍中的參數執行CVD製程允許將阻障層114B形成至(上述的)期望的厚度和數量。以這些範圍外的參數執行CVD製程可能造成阻障層114B無法形成至期望的厚度或數量。
在一些實施例中，阻障層114B由無氟鎢所形成，其透過ALD製程沉積而成。具體而言，可以透過在沉積腔體中放置基板50，並且將多源前驅物循環供應至沉積腔體中而形成阻障層114B。無氟鎢是不含氟的鎢，且使用無氟鎢源前驅物沉積而成，例如不含氟的鎢源前驅物。使用無氟鎢源前驅物沉積鎢避免在沉積期間非預期地生成侵蝕性的氟副產物。執行ALD循環的第一進料(pulse)是藉由將無氟鎢源前驅物供應至沉積腔體中。可接受的無氟鎢源前驅物包括鎢的氯化物，例如氯化鎢(V)(WCl5)和類似者。可以執行第一進料的溫度在約250℃至約550℃的範圍中且壓力在約0.1torr至約60torr的範圍中，例如透過將沉積腔體維持在上述的溫度和壓力。可以執行第一進料的時長在約0.1秒至約300秒的範圍中，例如透過在上述的時長中在沉積腔體內保持無氟鎢源前驅物。接著從沉積腔體清除無氟鎢源前驅物，例如透過可接受的真空製程及/或透過將惰性氣體流動進沉積腔體。執行ALD循環的第二進料是藉由將 氫源前驅物供應至沉積腔體中。可接受的氫源前驅物包括氫氣(H2)和類似者。可以執行第二進料的溫度在約250℃至約550℃的範圍中且壓力在約0.1torr至約60torr的範圍中，例如透過將沉積腔體維持在上述的溫度和壓力。可以執行第二進料的時長在約0.1秒至約300秒的範圍中，例如透過在上述的時長中在沉積腔體內保持氫源前驅物。接著從沉積腔體清除氫源前驅物，例如透過可接受的真空製程及/或透過將惰性氣體流動進沉積腔體。各個ALD循環導致無氟鎢的原子層(有時稱為單層)的沉積。重複ALD循環直到阻障層114B具有(上述的)期望厚度。可以重複ALD循環從約1次至約500次。使用這些範圍中的參數執行ALD製程允許形成阻障層114B至(上述的)期望的厚度和數量。使用這些範圍外的參數執行ALD製程可能造成阻障層114B無法形成至期望的厚度或數量。
在繪示的實施例中，阻障層114B是多層的阻障材料，包括第一阻障子層114B1和第二阻障子層114B2。透過沉積第一阻障子層114B1和接著在第一阻障子層114B1上方沉積第二阻障子層114B2而形成這樣的阻障層114B。在一些實施例中，在沉積第一阻障子層114B1之後和沉積第二阻障子層114B2之前，氧化第一阻障子層114B1的上部，從而在第一阻障子層114B1和第二阻障子層114B2之間形成第三阻障子層114B3。可以透過將第一阻障子層114B1暴露至含氧環 境而氧化第一阻障子層114B1的上部。含氧環境可以是和沉積第一阻障子層114B1是相同的製程腔體，或者可以是不同的製程腔體。因此，第三阻障子層114B3的材料可以是第一阻障子層114B1的阻障材料的氧化物。例如，當第一阻障子層114B1由非晶矽所形成，第三阻障子層114B3由氧化矽所形成。第一阻障子層114B1和第二阻障子層114B2可以由相同阻障材料所形成，或可以包括不同阻障材料。接續第一阻障子層114B1由非晶矽所形成的先前示例，第二阻障子層114B2可以也由非晶矽所形成，或第二阻障子層114B2可以由例如無氟鎢的另一個阻障材料所形成。當第一阻障子層114B1和第二阻障子層114B2由相同阻障材料所形成，沉積第二阻障子層114B2可包括沉積更多的第一阻障子層114B1的阻障材料。第三阻障子層114B3可以是薄的，例如比第一阻障子層114B1和第二阻障子層114B2薄。例如，第三阻障子層114B3可以是阻障層114B的總厚度的約20%至約75%。當第三阻障子層114B3由氧化物所形成且是薄的時，第三阻障子層114B3可以稱為「薄氧化物」。如後續將進一步詳細描述，在阻障層114B中包括第三阻障子層114B3(例如薄氧化物)可幫助阻障層114B進一步抑制金屬的擴散。在另一個實施例中(後續針對第23A圖和第23B圖描述)，阻障層114B是阻障材料的單一連續層，其中不包括中間薄氧化物子層。
在第17A圖和第17B圖中，從第二區域(例如 n型區域50N)移除部分的阻障層114B和第一功函數調整層114A。從第二區域(例如n型區域50N)移除部分的阻障層114B和第一功函數調整層114A擴張第二區域(例如n型區域50N)中的凹槽106以再次暴露閘極介電層112和再次形成第二區域(例如n型區域50N)中的開口108。執行移除可以是藉由可接受的光刻和蝕刻技術。蝕刻可以包括任何可接受的蝕刻製程，例如反應性離子蝕刻、中性束蝕刻、類似者或上述的組合。蝕刻可以是各向異性的。
在一些實施例中，執行第一蝕刻以移除部分的阻障層114B，且執行第二蝕刻以移除部分的第一功函數調整層114A。第一蝕刻可以對阻障層114B具有選擇性(例如，和第一功函數調整層114A的材料相比，以更快速率選擇性蝕刻阻障層114B的材料)。例如，當阻障層114B由非晶矽所形成，可以透過使用稀釋氫氟酸的濕式蝕刻移除阻障層114B。第二蝕刻可以對第一功函數調整層114A具有選擇性(例如，和閘極介電層112的材料相比，以更快速率選擇性蝕刻第一功函數調整層114A的材料)。例如，當第一功函數調整層114A由氮化鈦所形成，可以透過使用氫氧化銨(NH4OH)和過氧化氫(H2O2)的濕式蝕刻移除第一功函數調整層114A。在其他實施例中，執行單次蝕刻以移除部分的阻障層114B和第一功函數調整層114A兩者。
在第18A圖和第18B圖中，第二功函數調整層 114C沉積在第一區域(例如p型區域50P)中的阻障層114B上和在第二區域(例如n型區域50N)中的閘極介電層112上。如後續將進一步詳細描述，將形成具有第二功函數調整層114C的n型裝置在第二區域(例如n型區域50N)中，且將形成具有第一功函數調整層114A和第二功函數調整層114C的p型裝置在第一區域(例如p型區域50P)中。當第二功函數調整層114C是第二區域(例如n型區域50N)中唯一的功函數調整層，第二功函數調整層114C可以稱為「n型功函數調整層」。第二功函數調整層114C包括任何可接受的材料以將裝置的功函數調整至期望的值而賦予所形成裝置的用途，且可以使用任何可接受的沉積製程沉積第二功函數調整層114C。例如，當第二功函數調整層114C是n型功函數調整層，第二功函數調整層114C可以由n型功函數金屬(n-type work function metal，NWFM)所形成，例如鈦鋁(TiAl)、碳化鈦鋁(TiAlC)、氮化鈦鋁(TiAlN)、上述的組合或類似者，其可以透過ALD、CVD、PVD或類似者而沉積。儘管示出的第二功函數調整層114C是單層，第二功函數調整層114C可以是多層。例如，第二功函數調整層114C可包括一層氮化鈦鋁(TiAlN)和一層氮化鈦(TiN)。
在第二功函數調整層114C是n型功函數調整層的實施例中，第二功函數調整層114C可以包括適用於調整n型裝置的閾值電壓的金屬元素，其中金屬元素 也可以容易擴散，例如鋁。例如，當第二功函數調整層114C包括鋁時，可以透過使用含鋁前驅物(例如三乙基鋁(triethylaluminium，TEA)(Al2(C2H5)6)、三甲基鋁(trimethylaluminium，TMA)(Al2(CH3)6)或類似者)的ALD或CVD沉積第二功函數調整層114C。在沉積期間，從含鋁前驅物分解出鋁以形成第二功函數調整層114C的材料，但鋁可以也從含鋁前驅物分解且擴散進阻障層114B。相似地，可以也透過PVD沉積第二功函數調整層114C，其中濺鍍的鋁離子可以擴散進阻障層114B。阻障層114B由抑制金屬擴散的阻障材料所形成，因此抵抗金屬元素(例如鋁)擴散進下方的第一功函數調整層114A。沉積第二功函數調整層114C可以因此形成金屬元素(例如鋁)的殘留物120在阻障層114B中，其中殘留物120的濃度在阻障層114B的上部大於在阻障層114B的下部。阻障層114B的上部是遠離閘極介電層112和第一功函數調整層114A且接近第二功函數調整層114C的部分。阻障層114B的下部是接近閘極介電層112和第一功函數調整層114A且遠離第二功函數調整層114C的部分。可以穿過阻障層114B且沿著從阻障層114B的上部延伸至阻障層114B的下部的方向上減少殘留物120的濃度。在一些實施例中，阻障層114B的下部不包括殘留物120。氧化物可以特別抵抗一些容易與氧鍵結的金屬(例如鋁)的擴散，且因此當阻障層114B包括第三阻障子層 114B3(例如薄氧化物)時，阻障層114B可以特別有效抑制金屬擴散進下方的第一功函數調整層114A。例如，當阻障層114B是多層阻障材料時，第二阻障子層114B2可包括殘留物120而第一阻障子層114B1不包括殘留物120。
第二功函數調整層114C填充在第二區域(例如n型區域50N)之中第二奈米結構66之間的區域50I的剩餘部分(例如，填充開口108，參考第17B圖)。具體而言，第二功函數調整層114C沉積在閘極介電層112上直到第二功函數調整層114C足夠厚以融合和接縫在一起。在一些實施例中，透過接觸第二功函數調整層114C的鄰近的部分(例如，環繞第二奈米結構66的那些部分)而形成界面118。因此，第二區域(例如n型區域50N)中的開口108由閘極介電層112的介電質材料和第二功函數調整層114C的功函數金屬完全填充，使得沒有黏著層(後續進一步詳細描述)可形成在開口108中。藉由不在開口108中沉積黏著層，可改善製造便利性，特別是在具有小特徵尺寸的先進半導體節點，黏著層材料可能難以沉積在小空間中。閘極介電層112的個別部分環繞各個第二奈米結構66，且第二功函數調整層114C的個別部分填充在第二區域(例如n型區域50N)中的閘極介電層112的個別部分之間的區域。在一些實施例中，第二功函數調整層114C形成至厚度在約5Å至約60Å的範圍中。第二功函數調整層114C形成的 厚度小於約5Å可能導致無法融合部分的第二功函數調整層114C。第二功函數調整層114C形成的厚度大於約60Å可能負面影響所形成裝置的閾值電壓。阻障層114B可以具有厚度小於第二功函數調整層114C。
第一功函數調整層114A的材料不同於第二功函數調整層114C的材料。如上所述，第一功函數調整層114A可以由p型功函數金屬(PWFM)所形成且第二功函數調整層114C可以由n型功函數金屬(NWFM)所形成。PWFM不同於NWFM。進一步地，阻障層114B的材料不同於第一功函數調整層114A的材料和第二功函數調整層114C的材料。
在第19A圖和第19B圖中，填充層114E沉積在第二功函數調整層114C上。黏著層114D可選地形成在填充層114E和第二功函數調整層114C之間。在形成完成之後，閘極電極層114包括第一功函數調整層114A、阻障層114B、第二功函數調整層114C、黏著層114D和填充層114E。
黏著層114D包括任何可接受的材料以促進黏附和防止擴散。例如，黏著層114D可以由金屬或金屬氮化物所形成，例如氮化鈦、鈦鋁、氮化鈦鋁、摻雜矽的氮化鈦、氮化鉭或類似者，其可以透過ALD、CVD、PVD或類似者沉積。
填充層114E包括低電阻的任何可接受的材料。例如，填充層114E可以由金屬所形成，例如鎢、鋁、 鈷、釕、上述的組合或類似者，其可以透過ALD、CVD、PVD或類似者沉積。填充層114E填充凹槽106的剩餘部分。
儘管阻障層114B在製程期間用於保護第一功函數調整層114A，阻障層114B可以不顯著影響所形成裝置的電氣特性(electrical characteristic)，且可以留在第一區域(例如p型區域50P)中的部分的閘極電極層114中。例如，阻障層114B可以足夠薄以不顯著改變閘極電極層114的功函數。阻障層114B設置在第一區域(例如p型區域50P)中的部分的第一功函數調整層114A和第二功函數調整層114C之間且物理性分離兩者。相對地，第二區域(例如n型區域50N)免於具有第一功函數調整層114A和阻障層114B，使得第二區域(例如n型區域50N)中的第二功函數調整層114C和閘極介電層112未由阻障層114B分離且可以物理性接觸。因此，在第二區域(例如n型區域50N)中，第二功函數調整層114C的材料可以連續延伸在閘極介電層112和黏著層114D之間。
在第20A圖和第20B圖中，執行移除製程以移除閘極介電層112和閘極電極層114的材料的多餘部分，其中多餘的部分在第一層間介電質104和閘極間隔物90的頂表面上方，從而形成閘極介電質122和閘極電極124。在一些實施例中，可以使用平坦化製程，例如化學機械研磨、回蝕製程、上述的組合或類似者。當平坦 化閘極介電層112時，閘極介電層112具有部分留在凹槽106中(因此形成閘極介電質122)。當平坦化閘極電極層114時，閘極電極層114具有部分留在凹槽106中(因此形成閘極電極124)。閘極間隔物90、接觸蝕刻停止層102、第一層間介電質104、閘極介電質122(例如，界面層112A和高介電常數介電層112B，參考第19A圖和第19B圖)和閘極電極124(例如，第一功函數調整層114A、阻障層114B、第二功函數調整層114C、黏著層114D和填充層114E，參考第19A圖和第19B圖)的頂表面共平面(在製程偏差之內)。閘極介電質122和閘極電極124形成結果上nano-FET的替代閘極。各個各自成對的閘極介電質122和閘極電極124可以統稱為「閘極結構」。各個閘極結構沿著第二奈米結構66的通道區域68的頂表面、側壁和底表面延伸。
在第21A圖和第21B圖中，第二層間介電質134沉積在閘極間隔物90、接觸蝕刻停止層102、第一層間介電質104、閘極介電質122和閘極電極124上方。在一些實施例中，第二層間介電質134是透過流動式CVD方法形成的可流動膜(flowable film)。在一些實施例中，第二層間介電質134由介電質材料(例如PSG、BSG、BPSG、USG或類似者)所形成，其可以透過任何適合的方法沉積，例如CVD、PECVD或類似者。
在一些實施例中，蝕刻停止層132形成在第二層間介電質134和閘極間隔物90、接觸蝕刻停止層102、第一層間介電質104、閘極介電質122和閘極電極124之間。蝕刻停止層132可以包括和第二層間介電質134的蝕刻相比具有高蝕刻選擇性的介電質材料，例如氮化矽、氧化矽、氮氧化矽或類似者。
在第22A圖和第22B圖中，形成閘極接觸142和源極/汲極接觸144以個別接觸閘極電極124和磊晶源極/汲極區域98。閘極接觸142物理性和電性耦合至閘極電極124。源極/汲極接觸144物理性和電性耦合至磊晶源極/汲極區域98。
作為形成閘極接觸142和源極/汲極接觸144的示例，穿過第二層間介電質134和蝕刻停止層132形成用於閘極接觸142的開口，且穿過第二層間介電質134、蝕刻停止層132、第一層間介電質104和接觸蝕刻停止層102形成用於源極/汲極接觸144的開口。可以使用可接受的光刻和蝕刻技術形成開口。例如擴散阻障層、黏附層或類似者的內襯(未個別繪示)和導電材料形成在開口中。內襯可以包括鈦、氮化鈦、鉭、氮化鉭或類似者。導電材料可以是銅、銅合金、銀、金、鎢、鈷、鋁、鎳或類似者。可以執行例如CMP的平坦化製程以從第二層間介電質134的表面移除多餘的材料。保留的內襯和導電材料在開口中形成閘極接觸142和源極/汲極接觸144。閘極接觸142和源極/汲極接觸144可 以在分開的製程中形成，或可以在相同的製程中形成。儘管所示是在相同截面中形成閘極接觸142和源極/汲極接觸144，應理解各個閘極接觸142和源極/汲極接觸144可以在不同截面中形成，其可以避免接觸的短路。
可選地，在磊晶源極/汲極區域98和源極/汲極接觸144之間的界面形成金屬半導體合金區域146。金屬半導體合金區域146可以是由金屬矽化物(例如矽化鈦、矽化鈷、矽化鎳等)形成的矽化區域、由金屬鍺化物(例如鍺化鈦、鍺化鈷、鍺化鎳等)形成的鍺化物區域、由金屬矽化物和金屬鍺化物兩者形成的矽鍺區域或類似者。可以在源極/汲極接觸144的材料之前，透過在用於源極/汲極接觸144的開口中沉積金屬且接著執行熱退火製程而形成金屬半導體合金區域146。金屬可以是能夠和磊晶源極/汲極區域98的半導體材料(例如矽、矽鍺、鍺等)反應的任何金屬以形成低電阻的金屬半導體合金，例如鎳、鈷、鈦、鉭、鉑、鎢、其他的貴金屬、其他的耐火(refractory)金屬、稀土金屬或上述的合金。可以透過沉積製程沉積金屬，例如ALD、CVD、PVD或類似者。在熱退火製程之後，可以執行例如濕式清除的清除製程，以從源極/汲極接觸144的開口移除任何殘留金屬，例如從金屬半導體合金區域146的表面。接著可以在金屬半導體合金區域146上形成源極/汲極接觸144的材料。
根據一些其他的實施例，第23A圖和第23B圖是nano-FET的視圖。此實施例類似於第19A圖和第19B圖的實施例，除了阻障層114B是單一連續層的阻障材料。例如，阻障層114B可以是單一連續層的非晶矽或無氟鎢。在此實施例中，可以穿過阻障層114B更漸進改變殘留物120的濃度。例如，在第19A圖和第19B圖的實施例中，可以在第三阻障子層114B3突然減少殘留物120的濃度，但在第23A圖和第23B圖的實施例中，可以穿過阻障層114B連續減少殘留物120的濃度。
實施例可以實現優勢。在第一區域(例如p型區域50P)和第二區域(例如n型區域50N)兩者之中包括第二功函數調整層114C允許調整兩區域中的閘極電極124的功函數。在第一功函數調整層114A和第二功函數調整層114C之間形成阻障層114B，可以在沉積第二功函數調整層114C期間保護第一功函數調整層114A免於受到金屬的擴散，特別是當第二功函數調整層114C由容易擴散的金屬(例如鋁)所形成時。因此在沉積第二功函數調整層114C期間，阻障層114B幫助抑制第一功函數調整層114A的功函數的改變。因此，可以更精準地調整在n型區域50N和p型區域50P兩者中的所形成裝置的閾值電壓。
在本公開的一實施例中，一種半導體裝置包括通道區域、在通道區域上的閘極介電層、在閘極介電層上 的第一功函數調整層，第一功函數調整層包括p型功函數金屬。半導體裝置還包括在第一功函數調整層上的阻障層、在阻障層上的第二功函數調整層，第二功函數調整層包括n型功函數金屬，n型功函數金屬不同於p型功函數金屬。半導體裝置還包括在第二功函數調整層上的填充層。在半導體裝置的一些實施例中，n型功函數金屬包括金屬元素，且阻障層是單一連續層的阻障材料，阻障層具有下部接近第一功函數調整層和具有上部遠離第二功函數調整層，阻障層的上部包括金屬元素的殘留物的濃度大於阻障層的下部。在半導體裝置的一些實施例中，n型功函數金屬包括金屬元素，且阻障層包括第一層、在第一層上的第二層，以及在第一層和第二層之間的氧化層，第二層包括金屬元素的殘留物的濃度大於第一層，氧化層比第一層和第二層薄。在半導體裝置的一些實施例中，第一層包括第一阻障材料，氧化層包括第一阻障材料的氧化物，且第二層包括第二阻障材料，第二阻障材料不同於第一阻障材料。在半導體裝置的一些實施例中，第一層包括阻障材料，氧化層包括阻障材料的氧化物，且第二層包括阻障材料。在半導體裝置的一些實施例中，阻障層包括非晶矽。在半導體裝置的一些實施例中，阻障層包括無氟鎢。在半導體裝置的一些實施例中，阻障層具有厚度在7Å至40Å的範圍中。
在本公開的一實施例中，一種半導體裝置包括第一電晶體，第一電晶體包括第一通道區域、在第一通道 區域上的第一閘極介電層、在第一閘極介電層上的p型功函數調整層、在p型功函數調整層上的阻障層、在阻障層上的第一n型功函數調整層，以及在第一n型功函數調整層上的第一填充層，第一n型功函數調整層包括金屬，阻障層的上部包括金屬的殘留物的濃度大於阻障層的下部，阻障層的上部接近第一n型功函數調整層，阻障層的下部接近p型功函數調整層。半導體裝置還包括第二電晶體，第二電晶體包括第二通道區域、在第二通道區域上的第二閘極介電層、在第二閘極介電層上的第二n型功函數調整層，以及在第二n型功函數調整層上的第二填充層，第二n型功函數調整層包括金屬。在半導體裝置的一些實施例中，阻障層包括單一連續層的阻障材料在p型功函數調整層和第一n型功函數調整層之間。在半導體裝置的一些實施例中，阻障層包括多層的阻障材料在p型功函數調整層和第一n型功函數調整層之間。在半導體裝置的一些實施例中，金屬是鋁。
在本公開的一實施例中，一種形成半導體裝置的方法包括沉積具有第一部分和第二部分的閘極介電層，第一部分沉積在第一通道區域上，第二部分沉積在第二通道區域上。方法還包括形成第一功函數調整層在閘極介電層的第一部分上、形成阻障層在第一功函數調整層上，以及沉積第二功函數調整層在阻障層和閘極介電層的第二部分上，在沉積第二功函數調整層期間，阻障層抑制第一功函數調整層的第一功函數的改變。在方法的 一些實施例中，沉積阻障層包括透過CVD製程沉積非晶矽，CVD製程使用矽烷執行，CVD製程執行的溫度在275℃至500℃的範圍中，CVD製程執行的壓力在3torr至45torr的範圍中，阻障層沉積的厚度在7Å至40Å的範圍中。在方法的一些實施例中，沉積阻障層包括透過ALD製程沉積無氟鎢，ALD製程使用氯化鎢(V)和氫氣執行，ALD製程執行的溫度在250℃至550℃的範圍中，ALD製程執行的壓力在0.1torr至60torr的範圍中，阻障層沉積的厚度在7Å至40Å的範圍中。在方法的一些實施例中，沉積第二功函數調整層包括沉積金屬，在沉積第二功函數調整層期間，阻障層抑制金屬擴散進第一功函數調整層。在方法的一些實施例中，形成第一功函數調整層包括沉積第一功函數調整層在閘極介電層的第一部分和第二部分上，且形成阻障層包括沉積阻障層在第一功函數調整層上，以及移除部分的阻障層和第一功函數調整層以暴露閘極介電層的第二部分。在方法的一些實施例中，沉積阻障層包括沉積單一連續層的阻障材料。在方法的一些實施例中，沉積阻障層包括沉積第一阻障材料、氧化第一阻障材料的上部，以及在氧化第一阻障材料的上部之後，沉積第二阻障材料在第一阻障材料上。在方法的一些實施例中，沉積阻障層包括沉積阻障材料、氧化阻障材料的上部，以及在氧化阻障材料的上部之後，沉積更多阻障材料。
前面概述一些實施例的特徵，使得本領域技術人 員可更好地理解本公開的觀點。本領域技術人員應該理解，他們可以容易地使用本公開作為設計或修改其他製程和結構的基礎，以實現相同的目的和/或實現與本文介紹之實施例相同的優點。本領域技術人員還應該理解，這樣的等同構造不脫離本公開的精神和範圍，並且在不脫離本公開的精神和範圍的情況下，可以進行各種改變、替換和變更。
50:基板
50N:n型區域
50P:p型區域
62:鰭片
66:奈米結構
68:通道區域
90:閘極間隔物
96:內側間隔物
98:磊晶源極/汲極區域
102:接觸蝕刻停止層
122:閘極介電質
124:閘極電極
132:蝕刻停止層
134:第二層間介電質
142:閘極接觸
144:源極/汲極接觸
146:金屬半導體合金區域

Claims (10)

  1. 一種半導體裝置，包括：一通道區域；一閘極介電層在該通道區域上；一第一功函數調整層在該閘極介電層上，該第一功函數調整層包括一p型功函數金屬；一阻障層在該第一功函數調整層上；一第二功函數調整層在該阻障層上，該第二功函數調整層包括一n型功函數金屬，該n型功函數金屬不同於該p型功函數金屬；以及一填充層在該第二功函數調整層上。
  2. 如請求項1所述之半導體裝置，其中該n型功函數金屬包括一金屬元素，且該阻障層是單一連續層的一阻障材料，該阻障層具有一下部接近該第一功函數調整層且具有一上部接近該第二功函數調整層，該阻障層的該上部包括該金屬元素的殘留物的濃度大於該阻障層的該下部。
  3. 如請求項1所述之半導體裝置，其中該n型功函數金屬包括一金屬元素，且該阻障層包括：一第一層；一第二層在該第一層上，該第二層包括該金屬元素的殘留物的濃度大於該第一層；以及 一氧化層在該第一層和該第二層之間，該氧化層比該第一層和該第二層薄。
  4. 如請求項3所述之半導體裝置，其中該第一層包括一第一阻障材料，該氧化層包括該第一阻障材料的一氧化物，且該第二層包括一第二阻障材料，該第二阻障材料不同於該第一阻障材料。
  5. 如請求項3所述之半導體裝置，其中該第一層包括一阻障材料，該氧化層包括該阻障材料的一氧化物，且該第二層包括該阻障材料。
  6. 一種半導體裝置，包括：一第一電晶體，包括：一第一通道區域；一第一閘極介電層在該第一通道區域上；一p型功函數調整層在該第一閘極介電層上；一阻障層在該p型功函數調整層上；一第一n型功函數調整層在該阻障層上，該第一n型功函數調整層包括一金屬，該阻障層的一上部包括該金屬的殘留物的濃度大於該阻障層的一下部，該阻障層的該上部接近該第一n型功函數調整層，該阻障層的該下部接近該p型功函數調整層；以及一第一填充層在該第一n型功函數調整層上；以及 一第二電晶體，包括：一第二通道區域；一第二閘極介電層在該第二通道區域上；一第二n型功函數調整層在該第二閘極介電層上，該第二n型功函數調整層包括該金屬；以及一第二填充層在該第二n型功函數調整層上。
  7. 一種形成半導體裝置的方法，包括：沉積具有一第一部分和一第二部分的一閘極介電層，該第一部分沉積在一第一通道區域上，該第二部分沉積在一第二通道區域上；形成一第一功函數調整層在該閘極介電層的該第一部分上；形成一阻障層在該第一功函數調整層上；以及沉積一第二功函數調整層在該阻障層和該閘極介電層的該第二部分上，在沉積該第二功函數調整層期間，該阻障層抑制該第一功函數調整層的一第一功函數的改變。
  8. 如請求項7所述之方法，其中沉積該第二功函數調整層包括沉積一金屬，在沉積該第二功函數調整層期間，該阻障層抑制該金屬擴散進該第一功函數調整層。
  9. 如請求項7所述之方法，其中形成該第一功函數調整層包括沉積該第一功函數調整層在該閘極介電層 的該第一部分和該第二部分上，且其中形成該阻障層包括：沉積該阻障層在該第一功函數調整層上；以及移除部分的該阻障層和該第一功函數調整層以暴露該閘極介電層的該第二部分。
  10. 如請求項9所述之方法，其中沉積該阻障層包括：沉積一第一阻障材料；氧化該第一阻障材料的一上部；以及在氧化該第一阻障材料的該上部之後，沉積一第二阻障材料在該第一阻障材料上。
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