CN114597209A - 晶体管栅极结构及其形成方法 - Google Patents

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李欣怡
洪正隆
徐志安
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Abstract

本申请涉及晶体管栅极结构及其形成方法。在一个实施例中，一种器件包括：沟道区域；栅极电介质层，位于沟道区域上；第一功函数调谐层，位于栅极电介质层上，第一功函数调谐层包含p型功函数金属；阻挡层，位于第一功函数调谐层上；第二功函数调谐层，位于阻挡层上，第二功函数调谐层包含n型功函数金属，n型功函数金属与p型功函数金属不同；以及填充层，位于第二功函数调谐层上。

Description

晶体管栅极结构及其形成方法
技术领域
本申请涉及半导体领域，并且更具体地涉及晶体管栅极结构及其形成方法。
背景技术
半导体器件被用于各种电子应用，例如，个人计算机、蜂窝电话、数码相机和其他电子设备。半导体器件通常通过以下方式来制造：在半导体衬底上按顺序地沉积绝缘或电介质层、导电层、和半导体层的材料，并且使用光刻对各种材料层进行图案化以在其上形成电路组件和元件。
半导体工业通过不断减小最小特征尺寸来持续改进各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多组件被集成到给定面积中。然而，随着最小特征尺寸的减小，出现了额外应解决的问题。
发明内容
根据本公开的一个方面，提供一种晶体管栅极结构，该晶体管栅极结构包括：沟道区域；栅极电介质层，位于沟道区域上；第一功函数调谐层，位于栅极电介质层上，第一功函数调谐层包含p型功函数金属；阻挡层，位于第一功函数调谐层上；第二功函数调谐层，位于阻挡层上，第二功函数调谐层包含n型功函数金属，n型功函数金属与p型功函数金属不同；以及填充层，位于第二功函数调谐层上。
根据本公开的另一方面，提供一种晶体管栅极结构，该晶体管栅极结构包括：第一晶体管，第一晶体管包括：第一沟道区域；第一栅极电介质层，位于第一沟道区域上；p型功函数调谐层，位于第一栅极电介质层上；阻挡层，位于p型功函数调谐层上；第一n型功函数调谐层，位于阻挡层上，第一n型功函数调谐层包含金属，阻挡层的上部所包含的金属的残留物的浓度大于阻挡层的下部所包含的金属的残留物的浓度，阻挡层的上部靠近第一n型功函数调谐层，阻挡层的下部靠近所述p型功函数调谐层；以及第一填充层，位于第一n型功函数调谐层上。该晶体管栅极结构还包括：第二晶体管，第二晶体管包括：第二沟道区域；第二栅极电介质层，位于第二沟道区域上；第二n型功函数调谐层，位于第二栅极电介质层上，第二n型功函数调谐层包含所述金属；以及第二填充层，位于第二n型功函数调谐层上。
根据本公开的又一方面，提供一种用于形成晶体管栅极结构的方法，该方法包括：沉积栅极电介质层，栅极电介质层具有第一部分和第二部分，第一部分被沉积在第一沟道区域上，第二部分被沉积在第二沟道区域上；在栅极电介质层的第一部分上形成第一功函数调谐层；在第一功函数调谐层上形成阻挡层；以及在阻挡层上以及栅极电介质层的第二部分上沉积第二功函数调谐层，阻挡层在第二功函数调谐层的沉积期间抑制对第一功函数调谐层的第一功函数的修改。
附图说明
在结合附图阅读时，可以通过下面的具体描述来最佳地理解本公开的各方面。应当注意，根据该行业的标准惯例，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
图1示出了根据一些实施例的三维视图中的纳米结构场效应晶体管(纳米结构FET)的示例。
图2、图3、图4、图5、图6、图7A、图7B、图8A、图8B、图9A、图9B、图9C、图9D、图10A、图10B、图11A、图11B、图12A、图12B、图13A、图13B、图14A、图14B、图15A、图15B、图16A、图16B、图17A、图17B、图18A、图18B、图19A、图19B、图20A、图20B、图21A、图21B、图22A和图22B是根据一些实施例的制造纳米结构FET的中间阶段的视图。
图23A和图23B是根据一些其他实施例的纳米结构FET的视图。
具体实施方式
下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅是示例而不意在进行限制。例如，在下面的说明中，在第二特征之上或在第二特征上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可在第一特征和第二特征之间形成附加特征使得第一特征和第二特征可不直接接触的实施例。此外，本公开在各个示例中可以重复附图标记和/或字母。这种重复是为了简单和清楚的目的，并且其本身不表示所讨论的各个实施例和/或配置之间的关系。
此外，本文可能使用了空间相关术语(例如，“之下”、“下方”、“下”、“上方”、“上”等)，以易于描述附图中所示的一个要素或特征与另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖使用中或工作中的器件处于除了附图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文使用的空间相关描述符可类似地进行相应解释。
根据各种实施例，栅极电极形成有多个功函数调谐层。在下层功函数调谐层上形成阻挡层，并且在阻挡层上沉积上层功函数调谐层。阻挡层可以足够薄以至于不会显著修改栅极电极的功函数，并且在上层功函数调谐层的沉积期间抑制了(例如，大体上防止或至少减少了)对下层功函数调谐层的修改。因此，可以更准确地调谐所得器件的阈值电压。
在特定的上下文中描述了包括纳米结构FET(field effect transistor,FET)的管芯的实施例。然而，各种实施例可应用于包括其他类型晶体管(例如，鳍式场效应晶体管(fin field effect transistor，FinFET)、平面晶体管等)的管芯以代替纳米结构FET或与纳米结构FET组合。
图1示出了根据一些实施例的纳米结构FET(例如，纳米线FET、纳米片FET等)的示例。图1是一个三维视图，在该三维视图中为了图示清楚，省略了纳米结构FET的一些特征。纳米结构FET可以是纳米片场效应晶体管(nanosheet field effect transistor，NSFET)、纳米线场效应晶体管(nanowire field-effect transistor，NWFET)、栅极全环绕场效应晶体管(gate-all-around field-effect transistor，GAAFET)等。
纳米结构FET在衬底50(例如，半导体衬底)上包括鳍62之上的纳米结构66(例如，纳米片、纳米线等)，其中纳米结构66充当纳米结构FET的沟道区域。纳米结构66可以包括p型纳米结构、n型纳米结构或它们的组合。隔离区域70(例如，浅沟槽隔离(shallow trenchisolation，STI)区域)布置在相邻鳍62之间，鳍62可以从相邻的隔离区域70之间突出得高于隔离区域70。尽管隔离区域70被描述/图示为独立于衬底50，但如本文所使用的，术语“衬底”可以指代单独的半导体衬底、或者半导体衬底与隔离区域的组合。此外，尽管鳍62的底部部分被图示为与衬底50成单一连续材料，但鳍62的底部部分和/或衬底50可以包括单一材料或多种材料。在该上下文中，鳍62指代从相邻的隔离区域70之间延伸得高于隔离区域70的部分。
栅极电介质122位于鳍62的顶表面之上并且沿着纳米结构66的顶表面、侧壁和底表面。栅极电极124位于栅极电介质122之上。外延源极/漏极区域98布置在鳍62上，处于栅极电介质122和栅极电极124的相对侧处。可以在各鳍62之间共享这些外延源极/漏极区域98。例如，可以例如通过下述方式来将相邻的外延源极/漏极区域98电连接：通过外延生长来联合这些外延源极/漏极区域98、或者通过将这些外延源极/漏极区域98与同一源极/漏极接触件耦合。
图1还示出了在后面的附图中使用的参考截面。截面A-A’沿着栅极电极124的纵轴并且在例如垂直于纳米结构FET的外延源极/漏极区域98之间的电流流动方向的方向上。截面B-B’沿着鳍62的纵轴，并且在例如纳米结构FET的外延源极/漏极区域98之间的电流流动的方向上。截面C-C’与截面A-A’平行并且延伸穿过纳米结构FET的外延源极/漏极区域98。为了清楚起见，后续附图引用这些参考截面。
本文所讨论的一些实施例是在使用后栅极工艺形成纳米结构FET的上下文中讨论的。在其他实施例中，可以使用先栅极工艺。此外，一些实施例考虑在平面器件(例如，平面FET)中或在鳍式场效应晶体管(FinFET)中使用的各方面。例如，FinFET可以在衬底上包括鳍，其中这些鳍用作FinFET的沟道区域。类似地，平面FET可以包括衬底，其中衬底的一些部分用作平面FET的沟道区域。
图2到图22B是根据一些实施例的制造纳米结构FET的中间阶段的视图。图2、图3、图4、图5和图6是三维视图，显示了与图1类似的三维视图。图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图14B、图15A、图15B、图16A、图16B、图17A、图17B、图18A、图18B、图19A、图19B、图20A、图21A和图22A示出了图1中所示的参考截面A-A’。图7B、图8B、图9B、图10B、图11B、图12B、图13B、图20B、图21B和图22B示出了图1中所示的参考截面B-B’。图9C和图9D示出了图1中所示的参考截面C-C’。
在图2中，提供了用于形成纳米结构FET的衬底50。衬底50可以是半导体衬底(例如体半导体、绝缘体上半导体(semiconductor-on-insulator,SOI)衬底等)，其可以是掺杂的(例如，用p型或n型杂质掺杂)或未掺杂的。衬底50可以是晶圆，例如硅晶圆。通常，SOI衬底是在绝缘体层上形成的半导体材料层。绝缘体层可以是例如埋置氧化物(buried oxide,BOX)层、氧化硅层等。绝缘体层设置在通常为硅衬底或玻璃衬底的衬底上。还可以使用其他衬底，例如多层衬底或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、和/或磷砷化镓铟；或它们的组合等。
衬底50具有n型区域50N和p型区域50P。n型区域50N可以用于形成诸如N型金属-氧化物-半导体(N metal-oxide-semiconductor，NMOS)晶体管之类的n型器件，例如n型纳米结构FET，并且p型区域50P可以用于形成诸如P型金属-氧化物-半导体(P metal-oxide-semiconductor，PMOS)晶体管之类的p型器件，例如p型纳米结构FET。n型区域50N可以在物理上与p型区域50P(未单独示出)分隔开，并且任何数量的器件特征(例如，其他有源器件、掺杂区域、隔离结构等)可以布置在n型区域50N和p型区域50P之间。尽管示出了一个n型区域50N与一个p型区域50P，但是可以提供任何数量的n型区域50N和p型区域50P。
衬底50可以用p型或n型杂质进行轻掺杂。可在衬底50的靠上部分上执行防穿通(Anti-Punch-Through，APT)注入以形成APT区域。在APT注入期间，杂质可以被注入衬底50中。杂质的导电类型可与随后将在n型区域50N和p型区域50P中的每一者中形成的源极/漏极区域的导电类型相反。APT区域可以延伸得低于纳米结构FET中的源极/漏极区域。APT区域可用于减少从源极/漏极区域到衬底50的泄漏。在一些实施例中，APT区域中的掺杂浓度可以在约1018cm-3到约1019cm-3的范围内。
在衬底50之上形成多层堆叠52。多层叠层52包括交替的第一半导体层54和第二半导体层56。第一半导体层54由第一半导体材料形成，并且第二半导体层56由第二半导体材料形成。每种半导体材料可以从衬底50的候选半导体材料中选择。在所示的实施例中，多层堆叠52包括三层第一半导体层54和三层第二半导体层56。应当理解，多层堆叠52可以包括任何数量的第一半导体层54与第二半导体层56。
在所示的实施例中，并且如随后将更详细地描述的，第一半导体层54将被去除，并且第二半导体层56将被图案化以在n型区域50N和p型区域50P两者中形成用于纳米结构FET的沟道区域。第一半导体层54是牺牲层(或虚设层)，其将在随后的处理中被去除以使第二半导体层56的顶表面和底表面暴露。第一半导体层54的第一半导体材料是具有高蚀刻选择性(与蚀刻第二半导体层56相比)的材料，例如硅锗。第二半导体层56的第二半导体材料是适合于n型和p型器件的材料，例如硅。
在另一实施例(未单独图示)中，第一半导体层54将被图案化以在一个区域(例如，p型区域50P)中形成用于纳米结构FET的沟道区域，并且第二半导体层56将被图案化以在另一区域(例如，n型区域50N)中形成用于纳米结构FET的沟道区域。第一半导体层54的第一半导体材料可以是适合于p型器件的材料，例如硅锗(例如，SixGe1-x，其中x可以在0到1的范围内)、纯锗、III-V族化合物半导体、II-VI族化合物半导体等。第二半导体层56的第二半导体材料可以是适合于n型器件的材料，例如硅、碳化硅、III-V族化合物半导体、II-VI族化合物半导体等。第一半导体材料和第二半导体材料可以具有相对彼此蚀刻而言的高蚀刻选择性，使得在不去除n型区域50N中的第二半导体层56的情况下第一半导体层54可被去除，以及在不去除p型区域50P中的第一半导体层54的情况下第二半导体层56可被去除。
多层堆叠52的每一层可以通过诸如气相外延(vapor phase epitaxy，VPE)或分子束外延(molecular beam epitaxy，MBE)之类的工艺生长，并且通过诸如化学气相沉积(chemical vapor deposition，CVD)或原子层沉积(atomic layer deposition，ALD)等工艺来沉积。每一层可以具有小厚度，例如厚度在约5nm至约30nm范围内。在一些实施例中，一些层(例如，第二半导体层56)被形成为比其他层(例如，第一半导体层54)更薄。例如，在第一半导体层54是牺牲层(或虚设层)并且第二半导体层56被图案化以形成用于在n型区域50N和p型区域50P中的纳米结构FET的沟道区域的实施例中，第一半导体层54可以具有第一厚度并且第二半导体层56可以具有第二厚度，其中第二厚度比第一厚度小约30％到约60％。将第二半导体层56形成为更小的厚度允许以更大的密度形成沟道区域。
在图3中，在衬底50和多层叠层52中图案化沟槽，以形成鳍62、第一纳米结构64和第二纳米结构66。鳍62是在衬底50中图案化的半导体条。第一纳米结构64和第二纳米结构66分别包括第一半导体层54的剩余部分和第二半导体层56的剩余部分。可以通过任何可接受的蚀刻工艺来图案化沟槽，例如反应离子蚀刻(reactive ion etch，RIE)、中性束蚀刻(neutral beam etch，NBE)等或它们的组合。蚀刻可以是各向异性的。
鳍62和纳米结构64、66可以通过任何合适的方法来图案化。例如，可以使用一种或多种光刻工艺(包括双重图案化或多重图案化工艺)来图案化鳍62和纳米结构64、66。通常，双重图案化或多重图案化工艺将光刻和自对准工艺结合起来，从而允许创建的图案具有的间距例如比可使用单一直接光刻工艺获得的间距更小。例如，在一个实施例中，牺牲层形成在衬底之上并且使用光刻工艺来图案化。使用自对准工艺沿着图案化的牺牲层形成间隔件(spacer)。然后去除牺牲层，并且剩余的间隔件随后可以用作掩模以图案化鳍62和纳米结构64、66。在一些实施例中，掩模(或其他层)可以保留在纳米结构64、66上。
鳍62和纳米结构64、66各自的宽度可以在约8nm至约40nm范围内。在所示的实施例中，鳍62和纳米结构64、66在n型区域50N和p型区域50P中具有基本相等的宽度。在另一实施例中，一个区域(例如，n型区域50N)中的鳍62和纳米结构64、66比另一区域(例如，p型区域50P)中的鳍62和纳米结构64、66更宽或更窄。
在图4中，在衬底50之上并且在相邻鳍62之间形成STI区域70。STI区域70被布置成包围鳍62的至少一部分，使得纳米结构64、66的至少一部分从相邻的STI区域70之间突出。在所示的实施例中，STI区域70的顶表面与鳍62的顶表面共面(在工艺变动范围内)。在一些实施例中，STI区域70的顶表面高于或低于鳍62的顶表面。STI区域70使相邻器件的特征分隔开。
可以通过任何合适的方法形成STI区域70。例如，绝缘材料可以形成在衬底50和纳米结构64、66之上并且位于相邻鳍62之间。绝缘材料可以是氧化物，例如氧化硅、氮化物(例如，氮化硅)等或它们的组合，并且可以通过化学气相沉积(CVD)工艺(例如，高密度等离子体CVD(high density plasma CVD，HDP-CVD)、可流动CVD(flowable CVD，FCVD)等或它们的组合)来形成。可以使用由任何可接受的工艺形成的其他绝缘材料。在一些实施例中，绝缘材料是通过FCVD形成的氧化硅。一旦形成了绝缘材料，就可以执行退火工艺。在一个实施例中，绝缘材料被形成为使得过剩的绝缘材料覆盖纳米结构64、66。尽管各个STI区域70被图示为单层，但是一些实施例可以利用多层。例如，在一些实施例中，可以首先沿衬底50、鳍62和纳米结构64、66的表面形成衬里(未单独图示)。此后，可以在衬里之上形成填充材料，例如先前描述的那些填充材料。
然后，对绝缘材料应用去除工艺以去除纳米结构64、66之上的过剩绝缘材料。在一些实施例中，可以利用平坦化工艺，例如化学机械抛光(chemical mechanical polish，CMP)、回蚀工艺、它们的组合等。在掩模保留在纳米结构64、66上的实施例中，平坦化工艺可使掩模暴露或去除掩模。在平坦化工艺之后，绝缘材料的顶表面与掩模(若存在)或纳米结构64、66的顶表面共面(在工艺变动范围内)。因此，掩模(若存在)或纳米结构64、66的顶表面贯通绝缘材料而被暴露。在所示的实施例中，纳米结构64、66上不保留掩模。然后使绝缘材料凹陷以形成STI区域70。绝缘材料被凹陷，使得纳米结构64、66的至少一部分从绝缘材料的相邻部分之间突出。此外，STI区域70的顶表面可以具有平坦表面(如图所示)、凸表面、凹表面(例如碟形)或它们的组合。STI区域70的顶表面可以通过适当的蚀刻被形成为平坦的、凸的和/或凹的。可以使用可接受的蚀刻工艺来使绝缘材料凹陷，例如针对绝缘材料的材料具有选择性的蚀刻工艺(例如，以比针对鳍62和纳米结构64、66的材料进行蚀刻更快的速率来选择性地蚀刻STI区域70)。例如，可以使用稀释氢氟(dHF)酸执行氧化物去除。
前面描述的工艺只是可以如何形成鳍62和纳米结构64、66的一个示例。在一些实施例中，可以使用掩模和外延生长工艺形成鳍62和/或纳米结构64、66。例如，可以在衬底50的顶表面之上形成电介质层，并且可以贯通电介质层蚀刻沟槽以使下面的衬底50暴露。外延结构可以在沟槽中外延生长，并且电介质层可以凹陷，使得外延结构从电介质层突出以形成鳍62和/或纳米结构64、66。外延结构可以包括先前描述的交替的半导体材料，例如第一半导体材料和第二半导体材料。在外延生长外延结构的一些实施例中，可以在生长期间对外延生长的材料进行原位掺杂，这可以避免先前和/或随后的注入，然而原位掺杂和注入掺杂也可以一起使用。
此外，可以在衬底50、鳍62和/或纳米结构64、66中形成适当的阱(未单独示出)。阱的导电类型可以与随后将在n型区域50N和p型区域50P中的每一者中形成的源极/漏极区域的导电类型相反。在一些实施例中，可以在n型区域50N中形成p型阱，并且可以在p型区域50P中形成n型阱。在一些实施例中，在n型区域50N和p型区域50P中都形成p型阱或n型阱。
在具有不同阱类型的实施例中，针对n型区域50N和p型区域50P的不同注入步骤可以使用诸如光致抗蚀剂之类的掩模(未单独示出)来实现。例如，可以在n型区域50N中的鳍62、纳米结构64、66和STI区域70之上形成光致抗蚀剂。光致抗蚀剂可以被图案化以使p型区域50P暴露。光致抗蚀剂可以通过使用旋涂技术来形成并且可以使用可接受的光刻技术来图案化。一旦光致抗蚀剂被图案化，便在p型区域50P中执行n型杂质注入，并且光致抗蚀剂可以充当掩模以基本上防止n型杂质注入n型区域50N中。n型杂质可以是注入该区域中的磷、砷、锑等，其浓度在约1013cm-3至约1014cm-3的范围内。在注入之后，可以去除光致抗蚀剂，例如通过可接受的灰化工艺。
在针对p型区域50P的注入之后或之前，在p型区域50P中的鳍62、纳米结构64、66和STI区域70之上形成诸如光致抗蚀剂之类的掩模(未单独示出)。光致抗蚀剂被图案化以使n型区域50N暴露。光致抗蚀剂可以通过使用旋涂技术来形成并且可以使用可接受的光刻技术来图案化。一旦光致抗蚀剂被图案化，便可以在n型区域50N中执行p型杂质注入，并且光致抗蚀剂可以充当掩模以基本上防止p型杂质注入p型区域50P中。p型杂质可以为注入该区域中的硼、氟化硼、铟等，其浓度在约1013cm-3到约1014cm-3的范围内。在注入之后，可以去除光致抗蚀剂，例如通过可接受的灰化工艺。
在针对n型区域50N和p型区域50P的注入之后，可以执行退火以修复注入损伤并激活所注入的p型和/或n型杂质。在针对鳍62和/或纳米结构64、66外延生长外延结构的一些实施例中，可以在生长期间对生长的材料进行原位掺杂，这可以避免注入，然而原位掺杂和注入掺杂也可以一起使用。
在图5中，在鳍62和纳米结构64、66上形成虚设电介质层72。虚设电介质层72可以由诸如氧化硅、氮化硅、它们的组合等的电介质材料来形成，这些电介质材料可以根据可接受的技术来沉积或热生长。在虚设电介质层72之上形成虚设栅极层74，并且在虚设栅极层74之上形成掩模层76。可以在虚设电介质层72之上沉积虚设栅极层74，并且然后例如通过CMP来把虚设栅极层74平坦化。可以在虚设栅极层74之上沉积掩模层76。虚设栅极层74可以由导电或非导电材料形成，例如非晶硅、多晶型硅(多晶硅)、多晶硅锗(多晶SiGe)、金属、金属氮化物、金属硅化物、金属氧化物等，这些材料可以通过物理气相沉积(physical vapordeposition，PVD)、CVD等来沉积。虚设栅极层74可以由具有高蚀刻选择性(与蚀刻绝缘材料(例如，STI区域70和/或虚设电介质层72)相比)的(一种或多种)材料形成。掩模层76可以由诸如氮化硅、氮氧化硅等电介质材料形成。在该示例中，跨n型区域50N和p型区域50P形成单个虚设栅极层74和单个掩模层76。在所示的实施例中，虚设电介质层72覆盖鳍62、纳米结构64、66和STI区域70，使得虚设电介质层72在STI区域70之上并且在虚设栅极层74和STI区域70之间延伸。在另一实施例中，虚设电介质层72仅覆盖鳍62和纳米结构64、66。
在图6中，使用可接受的光刻和蚀刻技术对掩模层76进行图案化以形成掩模86。然后通过任何可接受的蚀刻技术将掩模86的图案转移到虚设栅极层74以形成虚设栅极84。掩模86的图案可以可选地通过可接受的蚀刻技术进一步转移到虚设电介质层72以形成虚设电介质82。虚设栅极84覆盖纳米结构64、66的部分，这些部分将在随后的处理中暴露以形成沟道区域。具体地，虚设栅极84沿着纳米结构66的部分延伸，这些部分将被图案化以形成沟道区域68。掩模86的图案可用于将相邻的虚设栅极84在物理上分隔开。此外，虚设栅极84的纵长方向可以与鳍62的纵长方向基本上垂直(在工艺变动范围内)。掩模86可以可选地在图案化之后被去除，例如通过可接受的蚀刻技术。
图7A到图22B示出了制造实施例器件中的各种附加步骤。图7A到图13B以及图20A到图22B示出了在n型区域50N和p型区域50P中任一者中的特征。例如，所示出的结构可以适用于n型区域50N和p型区域50P两者。n型区域50N和p型区域50P的结构中的差异(若存在)在每幅图所对应的文字中描述。图14A、图15A、图16A、图17A、图18A和图19A示出了p型区域50P中的特征。图14B、图15B、图16B、图17B、图18B和图19B示出了n型区域50N中的特征。
在图7A和图7B中，栅极间隔件90形成在纳米结构64、66之上、位于掩模86(若存在)、虚设栅极84和虚设电介质82的暴露的侧壁上。栅极间隔件90可以通过共形地沉积一种或多种电介质材料并随后蚀刻该(一种或多种)电介质材料来形成。可接受的电介质材料包括：氧化硅、氮化硅、氮氧化硅、碳氮氧化硅等，可以通过共形沉积工艺形成，例如化学气相沉积(CVD)、等离子体增强化学气相沉积(plasma-enhanced chemical vapor deposition，PECVD)、原子层沉积(ALD)、等离子体增强原子层沉积(plasma-enhanced atomic layerdeposition，PEALD)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。在所示的实施例中，每个栅极间隔件90包括多个层，例如第一间隔件层90A和第二间隔件层90B。在一些实施例中，第一间隔件层90A和第二间隔件层90B由碳氮氧化硅(例如SiOxNyC1-x-y，其中x和y在0到1的范围内)形成，其中第一间隔件层90A可以由与第二间隔件层90B相似或不同的碳氮氧化硅的成分形成。可以执行可接受的蚀刻工艺，例如干法蚀刻、湿法蚀刻等或它们组合，以对(一种或多种)电介质材料进行图案化。蚀刻可以是各向异性的。(一种或多种)电介质材料在被蚀刻时具有留在虚设栅极84的侧壁上的部分(从而形成栅极间隔件90)。如随后将更详细地描述的，(一种或多种)电介质材料在被蚀刻时还可以具有留在鳍62和/或纳米结构64、66的侧壁上的部分(从而形成鳍间隔件92，见图9C和图9D)。在蚀刻之后，鳍间隔件92/栅极间隔件90可以具有笔直侧壁(如图所示)或者可以具有弯曲侧壁(未单独示出)。
此外，可以执行注入以形成轻掺杂的源极/漏极(lightly doped source/drain，LDD)区域(未单独示出)。在针对不同器件类型的实施例中，类似于先前针对阱描述的注入，可以在n型区域50N之上形成诸如光致抗蚀剂之类的掩模(未单独示出)，同时使p型区域50P暴露，并且可以将适当类型的杂质(例如，p型)注入到在p型区域50P中暴露的鳍62和/或纳米结构64、66中。然后，可以去除掩模。随后，可以在p型区域50P之上形成诸如光致抗蚀剂之类的掩模(未单独示出)，同时使n型区域50N暴露，并且可以将适当类型的杂质(例如，n型)注入到在n型区域50N中暴露的鳍62和/或纳米结构64、66中。然后，可以去除掩模。n型杂质可以是前面描述的任何n型杂质，并且p型杂质可以是前面描述的任何p型杂质。在注入期间，沟道区域68保持被虚设栅极84覆盖，使得沟道区域68保持基本上没有被注入以形成LDD区域的杂质。LDD区域的杂质浓度可在约1015cm-3至约1019cm-3范围内。退火可用于修复注入物损伤并激活注入的杂质。
注意，先前的公开总体描述了形成间隔件和LDD区域的工艺。可使用其他工艺和顺序。例如，可以使用较少或额外的间隔件、可以使用不同的步骤顺序、可以形成和去除额外的间隔件，等等。此外，可以使用不同的结构和步骤来形成n型器件和p型器件。
在图8A和图8B中，在纳米结构64、66中形成源极/漏极凹部94。在所示的实施例中，源极/漏极凹部94延伸贯通纳米结构64、66并进入鳍62。源极/漏极凹部94也可以延伸进入衬底50中。在各种实施例中，源极/漏极凹部94可以延伸至衬底50的顶表面但不蚀刻衬底50；可以蚀刻鳍62以使得源极/漏极凹部94的底表面被布置为低于STI区域70的顶表面；等等。可以通过使用各向异性蚀刻工艺(例如反应离子蚀刻(reactive ion etching,RIE)、中性束蚀刻(Neutral Beam Etch，NBE)等)蚀刻纳米结构64、66来形成源极/漏极凹部94。在用于形成源极/漏极凹部94的蚀刻工艺期间，栅极间隔件90和虚设栅极84共同地掩蔽鳍62和/或纳米结构64、66的部分。单一蚀刻工艺可用于蚀刻纳米结构64、66中的每一个纳米结构，或者多种蚀刻工艺可用于蚀刻纳米结构64、66。时控蚀刻工艺可用于在源极/漏极凹部94达到所需深度之后停止源极/漏极凹部94的蚀刻。
可选地，在第一纳米结构64的剩余部分的侧壁(例如，被源极/漏极凹部94暴露的那些侧壁)上形成内部间隔件96。如随后将更详细地描述的，源极/漏极区域随后将在源极/漏极凹部94中形成，并且第一纳米结构64随后将被相应的栅极结构替换。内部间隔件96充当随后形成的源极/漏极区域与随后形成的栅极结构之间的隔离特征。此外，内部间隔件96可用于基本上防止随后的蚀刻工艺(例如用于随后去除第一纳米结构64的蚀刻工艺)对随后形成的源极/漏极区域造成损伤。
作为形成内部间隔件96的示例，可以横向地扩展源极/漏极凹部94。具体地，第一纳米结构64的侧壁中被源极/漏极凹部94暴露的部分可以被凹陷。尽管第一纳米结构64的侧壁被图示为笔直的，但是这些侧壁可以是凹的或凸的。侧壁可以通过可接受的蚀刻工艺被凹陷，例如针对第一纳米结构64的材料具有选择性的蚀刻工艺(例如，以比针对第二纳米结构66的材料的蚀刻更快的速率选择性地蚀刻第一纳米结构64的材料)。蚀刻可以是各向同性的。例如，当第二纳米结构66由硅形成并且第一纳米结构64由硅锗形成时，蚀刻工艺可以是使用四甲基氢氧化铵(tetramethylammonium hydroxide，TMAH)、氢氧化铵(ammoniumhydroxide，NH4OH)等的湿法蚀刻。在另一实施例中，蚀刻工艺可以是使用氟基气体(例如，氟化氢(hydrogen fluoride，HF)气体)的干法蚀刻。在一些实施例中，可以连续地执行相同的蚀刻工艺以形成源极/漏极凹部94并且使第一纳米结构64的侧壁凹陷。然后，可以通过共形地形成绝缘材料并随后蚀刻绝缘材料来形成内部间隔件96。绝缘材料可以是氮化硅或氮氧化硅，然而也可以使用任何合适的材料，例如k值小于约3.5的低电介质常数(低k)材料。可以通过共形沉积工艺(例如ALD、CVD等)来沉积绝缘材料。对绝缘材料的蚀刻可以是各向异性的。例如，蚀刻工艺可以是干法蚀刻，例如RIE、NBE等。尽管内部间隔件96的外部侧壁被图示为与栅极间隔件90的侧壁齐平，但内部间隔件96的外部侧壁可以延伸得超出栅极间隔件90的侧壁或从栅极间隔件90的侧壁凹陷。换言之，内部间隔件96可以将侧壁凹部部分填充、完全填满或过满填充。此外，尽管内部间隔件96的侧壁被图示为笔直的，但内部间隔件96的侧壁可以是凹的或凸的。
在图9A和图9B中，在源极/漏极凹部94中形成外延源极/漏极区域98。外延源极/漏极区域98形成在源极/漏极凹部94中，使得每个虚设栅极84(以及其相应的沟道区域68)被布置在相应的相邻外延源极/漏极区域对98之间。在一些实施例中，栅极间隔件90用于将外延源极/漏极区域98与虚设栅极84分隔开适当的横向距离，并且内部间隔件96用于将外延源极/漏极区域98与第一纳米结构64分隔开适当的横向距离，使得外延源极/漏极区域98不会与随后形成的所得纳米结构FET的栅极短接。可以对外延源极/漏极区域98的材料进行选择以在相应沟道区域68中施加应力，从而改进性能。
n型区域50N中的外延源极/漏极区域98可以通过掩蔽p型区域50P来形成。然后，n型区域50N中的外延源极/漏极区域98在n型区域50N中的源极/漏极凹部94中外延生长。外延源极/漏极区域98可以包括适合于n型器件的任何可接受材料。例如，n型区域50N中的外延源极/漏极区域98可以包括对沟道区域68施加拉伸应变的材料，例如硅、碳化硅、磷掺杂的碳化硅、磷化硅等。n型区域50N中的外延源极/漏极区域98可被称为“n型源极/漏极区域”。n型区域50N中的外延源极/漏极区域98的表面可以凸起得高于相应鳍62和纳米结构64、66的表面，并且可以具有小平面。
p型区域50P中的外延源极/漏极区域98可以通过掩蔽n型区域50N来形成。然后，p型区域50P中的外延源极/漏极区域98在p型区域50P中的源极/漏极凹部94中外延生长。外延源极/漏极区域98可以包括适合于p型器件的任何可接受材料。例如，p型区域50P中的外延源极/漏极区域98可以包括对沟道区域68施加压缩应变的材料，例如硅锗、硼掺杂的硅锗、锗、锗锡等。p型区域50P中的外延源极/漏极区域98可被称为“p型源极/漏极区域”。p型区域50P中的外延源极/漏极区域98的表面可以凸起得高于相应鳍62和纳米结构64、66的表面，并且可以具有小平面。
外延源极/漏极区域98、纳米结构64、66和/或鳍62可被注入杂质以形成源极/漏极区域，类似于先前描述的用于形成LDD区域的工艺，随后进行退火。源极/漏极区域的杂质浓度可以在约1019cm-3至约1021cm-3范围内。用于源极/漏极区域的n型和/或p型杂质可以是先前描述的任何杂质。在一些实施例中，外延源极/漏极区域98可以在生长期间被原位掺杂。
作为用于形成外延源极/漏极区域98的外延工艺的结果，外延源极/漏极区域的上表面具有超出鳍62和纳米结构64、66的侧壁横向向外扩展的小平面。在一些实施例中，如图9C所示，这些小平面导致相邻的外延源极/漏极区域98合并。在一些实施例中，如图9D所示，在外延工艺完成之后，相邻的外延源极/漏极区域98保持分隔开。在所示的实施例中，用于形成栅极间隔件90的间隔件蚀刻被调整以还在鳍62和/或纳米结构64、66的侧壁上形成鳍间隔件92。鳍间隔件92被形成以覆盖鳍62和/或纳米结构64、66的侧壁中延伸得高于STI区域70的部分，从而阻挡外延生长。在另一个实施例中，用于形成栅极间隔件90的间隔件蚀刻被调整以不形成鳍间隔件，以便允许外延源极/漏极区域98延伸到STI区域70的表面。
外延源极/漏极区域98可以包括一个或多个半导体材料层。例如，每个外延源极/漏极区域98可以包括衬里层98A、主层98B和修整层(finishing layer)98C(或更一般地，第一半导体材料层、第二半导体材料层和第三半导体材料层)。任何数量的半导体材料层可以用于外延源极/漏极区域98。衬里层98A、主层98B和修整层98C中的每一者可以由不同的半导体材料形成，并且可以掺杂到不同的杂质浓度。在一些实施例中，衬里层98A可以比主层98B具有更小的浓度的杂质，并且修整层98C可以比衬里层98A具有更大浓度的杂质但比主层98B具有更小浓度的杂质。在外延源极/漏极区域98包括三个半导体材料层的实施例中，衬里层98A可以生长在源极/漏极凹部94中，主层98B可以生长在衬里层98A上，并且修整层98C可以生长在主层98B上。
在图10A和图10B中，第一层间电介质(inter-layer dielectric，ILD)104沉积在外延源极/漏极区域98、栅极间隔件90、掩模86(若存在)或虚设栅极84之上。第一ILD 104可以由电介质材料形成，并且可以通过任何合适的方法来沉积，例如CVD、等离子体增强CVD(PECVD)、FCVD等。可接受的电介质材料可以包括磷硅酸盐玻璃(phospho-silicate gass，PSG)、硼硅酸盐玻璃(boro-silicate glass，BSG)、硼掺杂的磷硅酸盐玻璃(boron-dopedphospho-silicate glass，BPSG)、未掺杂的硅酸盐玻璃(undoped silicate glass，USG)等。可以使用由任何可接受工艺形成的其他绝缘材料。
在一些实施例中，在第一ILD 104与外延源极/漏极区域98、栅极间隔件90和掩模86(若存在)或虚设栅极84之间形成接触蚀刻停止层(contact etch stop layer，CESL)102。CESL 102可以由电介质材料形成，例如氮化硅、氧化硅、氮氧化硅等，这些材料具有高蚀刻选择性(与蚀刻第一ILD 104相比)。CESL 102可以通过任何合适的方法形成，例如CVD、ALD等。
在图11A和图11B中，执行去除工艺以使第一ILD 104的顶表面与掩模86(若存在)或虚设栅极84的顶面齐平。在一些实施例中，可以利用平坦化工艺，例如化学机械抛光(CMP)、回蚀工艺、它们的组合等。平坦化工艺还可以去除虚设栅极84上的掩模86以及栅极间隔件90沿着掩模86的侧壁的部分。在平坦化工艺之后，栅极间隔件90、第一ILD 104、CESL102和掩模86(若存在)或虚设栅极84的顶表面共面(在工艺变动范围内)。因此，掩模86(若存在)或虚设栅极84的顶表面贯通第一ILD 104而被暴露。在所示的实施例中，保留掩模86，并且平坦化工艺使第一ILD 104的顶表面与掩模86的顶表面齐平。
在图12A和图12B中，在蚀刻工艺中去除掩模86(若存在)和虚设栅极84，以便形成凹部106。凹部106中的虚设电介质82的部分也被去除。在一些实施例中，通过各向异性干法蚀刻工艺去除虚设栅极84。例如，蚀刻工艺可以包括使用(一种或多种)反应气体的干法蚀刻工艺，这些反应气体以比针对第一ILD 104或栅极间隔件90更快的速率选择性地蚀刻虚设栅极84。在去除期间，当蚀刻虚设栅极84时，虚设电介质82可以用作蚀刻停止层。然后去除虚设电介质82。每个凹部106使沟道区域68的部分暴露和/或覆在沟道区域68的部分上。第二纳米结构66的充当沟道区域68的部分布置在相邻的一对外延源极/漏极区域98之间。
然后去除第一纳米结构64的剩余部分以扩展凹部106，使得在第二纳米结构66之间的区域50I中形成开口108。第一纳米结构64的剩余部分可以通过下述可接受的蚀刻工艺去除：该蚀刻工艺以比针对第二纳米结构66的材料更快的速率选择性地蚀刻第一纳米结构64的材料。蚀刻可以是各向同性的。例如，当第一纳米结构64由硅锗形成并且第二纳米结构66由硅形成时，蚀刻工艺可以是使用四甲基氢氧化铵(TMAH)、氢氧化铵(NH4OH)等的湿法蚀刻。在一些实施例中，执行修剪工艺(未单独示出)以减小第二纳米结构66的暴露部分的厚度。如图14A到图19B(随后更详细地进行描述)中更清楚地示出的，第二纳米结构66的剩余部分可以具有圆角。
在图13A和图13B中，栅极电介质层112形成在凹部106中。栅极电极层114形成在栅极电介质层112上。栅极电介质层112和栅极电极层114是用于替换栅极的层，并且每个层包裹第二纳米结构66的所有(例如，四个)侧面。
栅极电介质层112布置在鳍62的侧壁和/或顶表面上；在第二纳米结构66的顶表面、侧壁和底表面上；以及在栅极间隔件90的侧壁上。栅极电介质层112也可以形成在栅极间隔件90和第一ILD 104的顶表面上。栅极电介质层112可以包括诸如氧化硅或金属氧化物之类的氧化物、诸如金属硅酸盐之类的硅酸盐、它们的组合、它们的多层等。栅极电介质层112可以包括k值大于约7.0的电介质材料，例如铪、铝、锆、镧、锰、钡、钛、铅的金属氧化物或硅酸盐及它们的组合。尽管在图13A和图13B中示出了单层栅极电介质层112，但如随后将更详细地描述的，栅极电介质层112可以包括界面层和主层。
栅极电极层114可以包括含金属材料，例如氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、它们的组合、它们的多层等。尽管在图13A和图13B中示出了单层栅极电极层114，但如随后将更详细地描述的，栅极电极层114可以包括任何数量的功函数调谐层、任何数量的阻挡层、任何数量的粘合层和填充材料。
n型区域50N和p型区域50P中的栅极电介质层112的形成可以同时发生，使得每个区域中的栅极电介质层112由相同的材料形成，并且栅极电极层114的形成可以同时发生，使得每个区域中的栅极电极层114由相同的材料形成。在一些实施例中，每个区域中的栅极电介质层112可以通过不同的工艺形成，使得这些栅极电介质层112可以是不同的材料和/或具有不同数量的层，和/或每个区域中的栅极电极层114可以通过不同的工艺形成，使得这些栅极电极层114可以是不同的材料和/或具有不同数量的层。当使用不同的工艺时，可以使用各种掩蔽步骤来掩蔽和暴露适当的区域。在以下描述中，n型区域50N中的栅极电极层114的至少部分和p型区域50P中的栅极电极层114的至少部分是单独形成的。
图14A至图19B示出了在凹部106中形成用于替代栅极的栅极电介质层112和栅极电极层114的工艺。示出了与图13A中的区域50R类似的区域中的特征。在形成替代栅极层时，在第一区域(例如，p型区域50P)中形成第一功函数调谐层114A(参见图17A)和阻挡层114B(参见图17A)。然后在第一区域(例如，p型区域50P)和第二区域(例如，n型区域50N)两者中形成第二功函数调谐层114C(参见图18A和图18B)。因为第一区域(例如，p型区域50P)和第二区域(例如，n型区域50N)包括不同数量和类型的功函数调谐层，所以在这些区域中形成的器件具有不同的阈值电压。此外，在第一区域(例如，p型区域50P)中，阻挡层114B被设置在第一功函数调谐层114A和第二功函数调谐层114C之间。在第二功函数调谐层114C的沉积期间，阻挡层114B保护下面的第一功函数调谐层114A，使得第一功函数调谐层114A的功函数不会由于金属扩散到第一功函数调谐层114A中而被修改。因此，可以更准确地调谐所得器件的阈值电压。
在图14A和图14B中，栅极电介质层112被沉积在第一区域(例如，p型区域50P)和第二区域(例如，n型区域50N)两者中的凹部106中。栅极电介质层112也可以被沉积在第一ILD104和栅极间隔件90的顶表面上(参见图13B)。栅极电介质层112的形成方法可以包括分子束沉积(molecular-beam deposition，MBD)、ALD和PECVD等。栅极电介质层112围绕第二纳米结构66的所有(例如，四个)侧面。在所示的实施例中，栅极电介质层112是多层的，包括界面层112A(或更一般地，第一栅极电介质层)和上覆的高k电介质层112B(或更一般地，第二栅极电介质层)。界面层112A可以由氧化硅形成，而高k电介质层112B可以由氧化铪形成。
在图15A和图15B中，第一功函数调谐层114A被沉积在第一区域(例如，p型区域50P)和第二区域(例如，n型区域50N)两者中的栅极电介质层112上。如随后将更详细描述的，第一功函数调谐层114A会被图案化以去除第一功函数调谐层114A在第二区域(例如，n型区域50N)中的部分，同时保留第一功函数调谐层114A在第一区域(例如，p型区域50P)中的部分。当第一功函数调谐层114A被从第二区域(例如，n型区域50N)中去除但保留在第一区域(例如，p型区域50P)中时，其可被称为“p型功函数调谐层”。第一功函数调谐层114A包括用于在给定要形成的器件的应用的情况下将器件的功函数调整到期望的量的任何可接受的材料，并且第一功函数调谐层114A可以使用任何可接受的沉积工艺来沉积。例如，当第一功函数调谐层114A是p型功函数调谐层时，其可以由诸如氮化钛(TiN)、氮化钽(TaN)或它们的组合等之类的p型功函数金属(PWFM)形成，并且其可以通过ALD、CVD或PVD等来沉积。尽管第一功函数调谐层114A被示出为单层，但第一功函数调谐层114A可以是多层的。例如，第一功函数调谐层114A可以包括氮化钛(TiN)层和氮化钽(TaN)层。
在第一区域(例如，p型区域50P)和第二区域(例如，n型区域50N)中，第一功函数调谐层114A填充区域50I的位于第二纳米结构66之间的其余部分(例如，填充开口108，参见图14A和图14B)。具体地，在栅极电介质层112上沉积第一功函数调谐层114A，直到其足够厚以合并和接合在一起为止。在一些实施例中，通过第一功函数调谐层114A的相邻部分(例如，第二纳米结构66周围的那些部分)的接触而形成界面116。结果，开口108被栅极电介质层112的(一种或多种)电介质材料和第一功函数调谐层114A的功函数金属完全填充，使得在开口108中不能形成阻挡层(随后更详细地描述)。通过不在开口108中沉积阻挡层，可以提高制造的容易性，尤其是在具有小特征尺寸的先进半导体节点中，因为可能难以在小空间中沉积阻挡层材料。在第一区域(例如，p型区域50P)和第二区域(例如，n型区域50N)中，栅极电介质层112的各部分围绕在每个第二纳米结构66周围，并且第一功函数调谐层114A的各部分填充栅极电介质层112的各部分之间的区域。在一些实施例中，第一功函数调谐层114A被形成为具有在约
Figure BDA0003081914270000211
至约
Figure BDA0003081914270000212
的范围内的厚度。将第一功函数调谐层114A形成为具有小于约
Figure BDA0003081914270000213
的厚度可能不会使第一功函数调谐层114A的各部分合并。将第一功函数调谐层114A形成为具有大于约
Figure BDA0003081914270000214
的厚度可能对所得器件的阈值电压有负面影响。
在图16A和图16B，在第一功函数调谐层114A上沉积阻挡层114B。如随后将更详细描述的，第二功函数调谐层会被形成在阻挡层114B之上，并且第二功函数调谐层可以由易于扩散的金属形成。阻挡层114B由对金属扩散具有抗性的阻挡材料形成，从而抑制(例如，大体上防止或至少减少)对第一功函数调谐层114A的功函数的修改。在一些实施例中，形成第二功函数调谐层包括沉积铝，并且阻挡层114B由对铝的扩散有抗性的阻挡材料形成，从而抑制铝扩散到第一功函数调谐层114A中。如随后更详细地描述的，合适的阻挡材料包括非晶硅或无氟钨等，其可以通过CVD或ALD等来沉积。
阻挡层114B被形成具有如下厚度：该厚度足以在后续处理期间抑制对第一功函数调谐层114A的功函数的修改。在一些实施例中，阻挡层114B被形成为具有约
Figure BDA0003081914270000215
至约
Figure BDA0003081914270000216
的范围内的厚度。将阻挡层114B形成为具有小于约
Figure BDA0003081914270000217
的厚度可能不足以保护第一功函数调谐层114A。将阻挡层114B形成为具有大于约
Figure BDA0003081914270000218
的厚度可能对所得器件的阈值电压有负面影响。阻挡层114B可以比第一功函数调谐层114A具有更小的厚度。
在一些实施例中，阻挡层114B由非晶硅形成，其通过CVD工艺来沉积。具体地，阻挡层114B可如下形成：将衬底50置于沉积室中，并且向沉积室中提供硅源前驱物。可接受的硅源前驱物包括二元硅-氢化合物硅烷，例如，硅烷(SiH4)和乙硅烷(Si2H6)等。该CVD工艺可以在约275℃至约500℃的范围内的温度并且约3托至约45托的范围内的压力下执行，例如，通过将沉积室维持在这样的温度和压力下。该CVD工艺可被执行约0.2秒至约990秒的范围内的持续时间，例如，通过在这样的持续时间内将硅源前驱物保持在沉积室中。使用这些范围内的参数执行CVD工艺允许将阻挡层114B形成为期望的厚度(先前描述)和质量。使用这些范围之外的参数执行CVD工艺可能无法将阻挡层114B形成为期望的厚度或质量。
在一些实施例中，阻挡层114B由无氟钨形成，其通过ALD工艺来沉积。具体地，阻挡层114B可如下形成：将衬底50置于沉积室中，并且向沉积室中循环地提供多种源前驱物。无氟钨是不含氟的钨，并且是利用无氟钨源前驱物来沉积的，例如，不含氟的钨源前驱物。用无氟钨源前驱物来沉积钨避免了在沉积期间的产生不期望的腐蚀性氟副产物。通过向沉积室中提供无氟钨源前驱物来执行ALD循环的第一脉送。可接受的无氟钨源前驱物包括氯化钨，例如，氯化钨(V)(WCl5)等。该第一脉送可以在约250℃至约550℃的范围内的温度并且约0.1托至约60托的范围内的压力下执行，例如，通过将沉积室维持在这样的温度和压力下。该第一脉送可被执行约0.1秒至约300秒的范围内的持续时间，例如，通过在这样的持续时间内将无氟钨源前驱物保持在沉积室中。然后，例如通过可接受的真空工艺和/或通过使惰性气体流入沉积室中，来从沉积室中清除无氟钨源前驱物。通过向沉积室中提供氢源前驱物来执行ALD循环的第二脉送。可接受的氢源前驱物包括氢气(H2)等。该第二脉送可以在约250℃至约550℃的范围内的温度并且约0.1托至约60托的范围内的压力下执行，例如，通过将沉积室维持在这样的温度和压力下。该第二脉送可被执行约0.1秒至约300秒的范围内的持续时间，例如，通过在这样的持续时间内将氢源前驱物保持在沉积室中。然后，例如通过可接受的真空工艺和/或通过使惰性气体流入沉积室中，来从沉积室中清除氢源前驱物。每次ALD循环导致原子层(有时称为单层)的无氟钨的沉积。重复ALD循环，直到阻挡层114B具有期望的厚度(如先前描述)为止。ALD循环可被重复约1次至约500次。使用这些范围内的参数执行ALD工艺允许将阻挡层114B形成为具有期望的厚度(如先前描述)和质量。使用这些范围之外的参数执行ALD工艺可能无法将阻挡层114B形成为具有期望的厚度或质量。
在所示的实施例中，阻挡层114B是多层的(一种或多种)阻挡材料，包括第一阻挡子层114B1和第二阻挡子层114B2。这样的阻挡层114B是通过以下步骤来形成的：沉积第一阻挡子层114B1，然后在第一阻挡子层114B1之上沉积第二阻挡子层114B2。在一些实施例中，在第一阻挡子层114B1的沉积之后并且在第二阻挡子层114B2的沉积之前，氧化第一阻挡子层114B1的上部，从而在第一阻挡子层114B1和第二阻挡子层114B2之间形成第三阻挡子层114B3。可以通过将第一阻挡子层114B1暴露于含氧环境中而使第一阻挡子层114B1的上部氧化。含氧环境可以是与沉积第一阻挡子层114B1相同的处理室，也可以是不同的处理室。因此，第三阻挡子层114B3的材料是第一阻挡子层114B1的阻挡材料的氧化物。例如，当第一阻挡子层114B1由非晶硅形成时，第三阻挡子层114B3由氧化硅形成。第一阻挡子层114B1和第二阻挡子层114B2可以由相同的阻挡材料形成，或者可以包括不同的阻挡材料。继续前面的示例，当第一阻挡子层114B1由非晶硅形成时，第二阻挡子层114B2也可以由非晶硅形成，或者第二阻挡子层114B2可以由诸如无氟钨之类的另一种阻挡材料形成。当第一阻挡子层114B1和第二阻挡子层114B2由相同的阻挡材料形成时，沉积第二阻挡子层114B2可以包括沉积更多的第一阻挡子层114B1的阻挡材料。第三阻挡子层114B3可以较薄，例如比第一阻挡子层114B1和第二阻挡子层114B2薄。例如，第三阻挡子层114B3的厚度可以为阻挡层114B的总厚度的约20％至约75％。当第三阻挡子层114B3由氧化物形成并且较薄时，其可以被称为“薄氧化物”。如随后更详细地描述的，在阻挡层114B中包括第三阻挡子层114B3(例如，薄氧化物)可以帮助阻挡层114B进一步抵抗金属的扩散。在另一实施例中(随后针对图23A和23B进行描述)，阻挡层114B是单个连续层的阻挡材料，其不包括中间的薄氧化物子层。
在图17A和图17B中，从第二区域(例如，n型区域50N)去除阻挡层114B和第一功函数调谐层114A的一些部分。从第二区域(例如，n型区域50N)去除阻挡层114B和第一功函数调谐层114A的这些部分扩展了第二区域(例如，n型区域50N)中的凹部106，以重新暴露栅极电介质层112并在第二区域(例如，n型区域50N)中重新形成开口108。该去除可以通过可接受的光刻技术和蚀刻技术来进行。该蚀刻可以包括任何可接受的蚀刻工艺，例如，反应离子蚀刻(RIE)、中性束蚀刻(NBE)等、或它们的组合。蚀刻可以是各向异性的。
在一些实施例中，执行第一蚀刻以去除阻挡层114B的一些部分，并且执行第二蚀刻以去除第一功函数调谐层114A的一些部分。第一蚀刻对阻挡层114B可具有选择性(例如，以比蚀刻第一功函数调谐层114A的材料更快的速率选择性地蚀刻阻挡层114B的材料)。例如，当阻挡层114B由非晶硅形成时，其可以通过使用稀氢氟酸(dHF)的湿法蚀刻来去除。第二蚀刻对第一功函数调谐层114A可具有选择性(例如，以比蚀刻栅极电介质层112的材料更快的速率选择性地蚀刻第一功函数调谐层114A的材料)。例如，当第一功函数调谐层114A由氮化钛形成时，其可以通过使用氢氧化铵(NH4OH)和过氧化氢(H2O2)的湿法蚀刻来去除。在其他实施例中，执行单次蚀刻以去除阻挡层114B和第一功函数调谐层114A的一些部分。
在图18A和图18B中，第二功函数调谐层114C在第一区域(例如，p型区域50P)中被沉积在阻挡层114B上，并且在第二区域(例如，n型区域50N)中被沉积在栅极电介质层112上。如随后将更详细地描述的，n型器件会被形成为在第二区域(例如，n型区域50N)中具有第二功函数调谐层114C，并且p型器件会被形成为在第一区域(例如，p型区域50P)中具有第一功函数调谐层114A和第二功函数调谐层114C。当第二功函数调谐层114C是第二区域(例如，n型区域50N)中仅有的功函数调谐层时，其可被称为“n型功函数调谐层”。第二功函数调谐层114C包括用于在给定要形成的器件的应用的情况下将器件的功函数调整到期望的量的任何可接受的材料，并且第二功函数调谐层114C可以使用任何可接受的沉积工艺来沉积。例如，当第二功函数调谐层114C是n型功函数调谐层时，其可以由n型功函数金属(NWFM)形成，诸如钛铝(TiAl)、碳化钛铝(TiAlC)、氮化钛铝(TiAlN)或它们的组合等，并且其可以通过ALD、CVD或PVD等来沉积。尽管第二功函数调谐层114C被示出为单层，但第二功函数调谐层114C可以是多层的。例如，第二功函数调谐层114C可以包括氮化钛铝(TiAlN)层和氮化钛(TiN)层。
在第二功函数调谐层114C是n型功函数调谐层的实施例中，第二功函数调谐层114C可包括适于调谐n型器件的阈值电压的金属元素(例如铝)，该金属元素也可以容易地扩散。例如，当第二功函数调谐层114C包括铝时，可使用诸如三乙基铝(TEA)(Al2(C2H5)6)、三甲基铝(TMA)(Al2(CH3)6)之类的含铝前驱物通过ALD或CVD来沉积第二功函数调谐层114C。在沉积期间，铝从含铝前驱物解离以形成第二功函数调谐层114C的材料，但是铝也可能从含铝前驱物解离并扩散到阻挡层114B中。类似地，也可以通过PVD来沉积第二功函数调谐层114C，在这种情况下，溅射的铝离子可能扩散到阻挡层114B中。阻挡层114B由对金属扩散有抗性的阻挡材料形成，从而抑制金属元素(例如，铝)扩散到下面的第一功函数调谐层114A中。因此，第二功函数调谐层114C的沉积可能在阻挡层114B中形成金属元素(例如，铝)的残留物120，其中残留物120的浓度在阻挡层114B的上部中比在阻挡层114B的下部中大。阻挡层114B的上部是这样的部分：其远离栅极电介质层112和第一功函数调谐层114A，并且靠近第二功函数调谐层114C。阻挡层114B的下部是这样的部分：其靠近栅极电介质层112和第一功函数调谐层114A，并且远离第二功函数调谐层114C。残留物120的浓度可以在阻挡层114B中沿着从阻挡层114B的上部向阻挡层114B的下部延伸的方向降低。在一些实施例中，阻挡层114B的下部没有残留物120。氧化物可以尤其对于容易与氧结合的一些金属(例如铝)的扩散具有抗性，因此当阻挡层114B中包括第三阻挡子层114B3(例如，薄氧化物)时，它在抑制金属扩散到下面的第一功函数调谐层114A中可以尤其有效。例如，当阻挡层114B是多层的(一种或多种)阻挡材料，第二阻挡子层114B2可以包括残留物120，而第一阻挡子层114B1不含残留物120。
在第二区域(例如，n型区域50N)中，第二功函数调谐层114C填充区域50I的位于第二纳米结构66之间的其余部分(例如，填充开口108，参见图17B)。具体地，在栅极电介质层112上沉积第二功函数调谐层114C，直到其足够厚以合并和接合在一起为止。在一些实施例中，通过第二功函数调谐层114C的相邻部分(例如，第二纳米结构66周围的那些部分)的接触而形成界面118。结果，第二区域(例如，n型区域50N)中的开口108被栅极电介质层112的(一种或多种)电介质材料和第二功函数调谐层114C的功函数金属完全填充，使得在开口108中不能形成粘合层(随后更详细地描述)。通过不在开口108中沉积粘合层，可以提高制造的容易性，尤其是在具有小特征尺寸的先进半导体节点中，因为可能难以在小空间中沉积粘合层材料。在第二区域(例如，n型区域50N)中，栅极电介质层112的各部分围绕在每个第二纳米结构66周围，并且第二功函数调谐层114C的各部分填充栅极电介质层112的各部分之间的区域。在一些实施例中，第二功函数调谐层114C被形成为具有在约
Figure BDA0003081914270000261
至约
Figure BDA0003081914270000262
的范围内的厚度。将第二功函数调谐层114C形成为具有小于约
Figure BDA0003081914270000263
Figure BDA0003081914270000264
的厚度可能不会使第二功函数调谐层114C的各部分合并。将第二功函数调谐层114C形成为具有大于约
Figure BDA0003081914270000265
的厚度可能对所得器件的阈值电压有负面影响。阻挡层114B可以具有比第二功函数调谐层114C更小的厚度。
第一功函数调谐层114A的材料与第二功函数调谐层114C的材料不同。如上所述，第一功函数调谐层114A可以由p型功函数金属(PWFM)形成，第二功函数调谐层114C可以由n型功函数金属(NWFM)形成。PWFM与NWFM不同。此外，阻挡层114B的(一种或多种)材料与第一功函数调谐层114A的材料和第二功函数调谐层114C的材料不同。
在图19A和19B中，填充层114E被沉积在第二功函数调谐层114C上。可选地，在填充层114E和第二功函数调谐层114C之间形成粘合层114D。在形成完成之后，栅极电极层114包括第一功函数调谐层114A、阻挡层114B、第二功函数调谐层114C、粘合层114D和填充层114E。
粘合层114D包括用于促进粘附并防止扩散的任何可接受的材料。例如，粘合层114D可以由金属或金属氮化物形成，例如，氮化钛、铝化钛、氮化铝钛、掺杂硅的氮化钛、氮化钽等，其可以通过ALD、CVD、PVD等来沉积。
填充层114E包括任何可接受的低电阻材料。例如，填充层114E可以由诸如钨、铝、钴、钌、其组合等之类的金属形成，其可以通过ALD、CVD、PVD等来沉积。填充层114E填充凹部106的剩余部分。
尽管阻挡层114B用于在处理期间保护第一功函数调谐层114A，但它可能不会显著影响所得器件的电气特性，并且可留在第一区域(例如，p型区域50P)中的栅极电极层114的部分中。例如，阻挡层114B可以足够薄以至于不显着修改栅极电极层114的功函数。在第一区域(例如，p型区域50P)中，阻挡层114B被设置在第一功函数调谐层114A和第二功函数调谐层114C的部分之间并将它们物理地分开。相反地，第二区域(例如，n型区域50N)没有第一功函数调谐层114A和阻挡层114B，使得第二区域(例如，n型区域50N)中的第二功函数调谐层114C和栅极电介质层112未由阻挡层分开，而是可物理地接触。因此，在第二区域(例如，n型区域50N)中，第二功函数调谐层114C的材料可以在栅极电介质层112和粘合层114D之间连续地延伸。
在图20A和图20B中，执行去除工艺以去除栅极电介质层112和栅极电极层114的材料的多余部分(这些多余部分在第一ILD 104和栅极隔离物90的顶表面之上)，从而形成栅极电介质122和栅极电极124。在一些实施例中，可以利用诸如化学机械抛光(CMP)之类的平坦化工艺、回蚀工艺、它们的组合等。栅极电介质层112当被平坦化时具有留在凹部106中的部分(从而形成栅极电介质122)。栅极电极层114在被平坦化时具有留在凹部106中的部分(由此形成栅极电极124)。栅极隔离物90；CESL 102；第一ILD 104；栅极电介质122(例如，界面层112A和高k电介质层112B，见图19A和图19B)；以及栅极电极124(例如，第一功函数调谐层114A、阻挡层114B、第二功函数调谐层114C、粘合层114D和填充层114E，参见图19A和图19B)的顶表面是共面的(在工艺变动范围内)。栅极电介质122和栅极电极124形成所得纳米FET的替换栅极。每一对相应的栅电介质122和栅极电极124分别可以被统称为“栅极结构”。这些栅极结构各自沿着第二纳米结构66的沟道区域68的顶表面、侧壁和底表面延伸。
在图21A和图21B中，第二ILD 134沉积在栅极隔离物90、CESL102、第一ILD 104、栅极电介质122和栅极电极124之上。在一些实施例中，第二ILD 134是通过可流动CVD方法形成的可流动膜。在一些实施例中，第二ILD 134由诸如PSG、BSG、BPSG、USG等电介质材料形成，该电介质材料可以通过诸如CVD、PECVD之类的任何合适的方法来沉积。
在一些实施例中，在第二ILD 134与栅极间隔件90、CESL 102、第一ILD 104、栅极电介质122和栅极电极124之间形成蚀刻停止层(ESL)132。ESL 132可以包括电介质材料，例如氮化硅、氧化硅、氮氧化硅等，该电介质材料具有高蚀刻选择性(与蚀刻第二ILD 134相比)。
在图22A和图22B中，形成栅极接触件142和源极/漏极接触件144以分别接触栅极电极124和外延源极/漏极区域98。栅极接触件142物理地且电气地耦合到栅极电极124。源极/漏极接触件144物理地且电气地耦合到外延源极/漏极区域98。
作为形成栅极接触件142和源极/漏极接触件144的示例，用于栅极接触件142的开口贯通第二ILD 134和ESL 132而形成，并且用于源极/漏极接触件144的开口贯通第二ILD134、ESL 132、第一ILD 104和CESL102而形成。可以使用可接受的光刻和蚀刻技术来形成这些开口。在这些开口中形成诸如扩散阻挡层、粘附层之类的衬里(未单独示出)以及导电材料。衬里可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以执行平坦化工艺(例如，CMP)以从第二ILD 134的表面去除过剩的材料。剩余的衬里和导电材料在开口中形成栅极接触件142和源极/漏极接触件144。栅极接触件142和源极/漏极接触件144可以在不同的工艺中形成，或者可以在同一工艺中形成。尽管被显示为形成在相同的截面中，但是应当理解，栅极接触件142和源极/漏极接触件144中的每一者可以形成在不同的截面中，这可以避免接触件短路。
可选地，在外延源极/漏极区域98和源极/漏极接触件144之间的界面处形成金属-半导体合金区域146。金属半导体合金区域146可以是：由金属硅化物(例如，硅化钛、硅化钴、硅化镍等)形成的硅化物区域、由金属锗化物(例如，锗化钛、锗化钴、锗化镍等)形成的锗化物区域、由金属硅化物和金属锗化物两者形成的硅-锗化硅区域等。通过在用于源极/漏极接触件144的开口中沉积金属，并且然后执行热退火工艺，可以在源极/漏极接触件144的(一种或多种)材料之前形成金属-半导体合金区域146。金属可以是能够与外延源极/漏极区域98的半导体材料(例如，硅、硅锗、锗等)反应以形成低电阻金属-半导体合金的任何金属，例如镍、钴、钛、钽、铂、钨、其他贵金属、其他难熔金属、稀土金属或它们的合金。可以通过沉积工艺(例如ALD、CVD、PVD等)来沉积金属。在热退火工艺之后，可以执行清洁工艺(例如，湿法清洁)，以从用于源极/漏极接触件144的开口去除任何残余金属，例如从金属-半导体合金区域146的表面去除。源极/漏极接触件144的(一种或多种)材料随后可以形成在金属-半导体合金区域146上。
图23A和图23B是根据一些其他实施例的纳米结构FET的视图。该实施例类似于图19A和图19B的实施例，区别是阻挡层114B是单个连续层的阻挡材料。例如，阻挡层114B可以是单个连续层的非晶硅或无氟钨。在该实施例中，残留物120的浓度在阻挡层114B中的变化可以是更渐进的。例如，在图19A和图19B的实施例中，残留物120的浓度可以在第三阻挡子层114B3处突然降低，但在图23A和图23B的实施例中，残留物120的浓度可以在阻挡层114B中连续地降低。
实施例可以实现多个优点。在第一区域(例如，p型区域50P)和第二区域(例如，n型区域50N)两者中包括第二功函数调谐层114C允许在这两个区域中调谐栅极电极124的功函数。在第一功函数调谐层114A和第二功函数调谐层114C之间形成阻挡层114B保护第一功函数调谐层114A在第二功函数调谐层114C的沉积期间免于受到金属扩散的影响，尤其是当第二功函数调谐层114C是由容易扩散的金属(例如铝)形成时。因此，阻挡层114B有助于在第二功函数调谐层114C的沉积期间抑制对第一功函数调谐层114A的功函数的修改。因此，可以更准确地调谐n型区域50N和p型区域50P中的所得器件的阈值电压。
在一个实施例中，一种器件包括：沟道区域；栅极电介质层，位于沟道区域上；第一功函数调谐层，位于栅极电介质层上，第一功函数调谐层包含p型功函数金属；阻挡层，位于第一功函数调谐层上；第二功函数调谐层，位于阻挡层上，第二功函数调谐层包含n型功函数金属，n型功函数金属与p型功函数金属不同；以及填充层，位于第二功函数调谐层上。在该器件的一些实施例中，n型功函数金属包括金属元素，并且阻挡层是单个连续层的阻挡材料，阻挡层具有靠近第一功函数调谐层的下部并且具有靠近第二功函数调谐层的上部，阻挡层的上部所包含的金属元素的残留物的浓度大于阻挡层的下部所包括的金属元素的残留物浓度。在该器件的一些实施例中，n型功函数金属包括金属元素，并且阻挡层包括：第一层；第二层，位于所述第一层上，该第二层所包含的金属元素的残留物的浓度大于第一层所包含的金属元素的残留物的浓度；以及氧化物层，位于第一层和第二层之间，该氧化物层比第一层和第二层薄。在该器件的一些实施例中，第一层包括第一阻挡材料，氧化物层包括第一阻挡材料的氧化物，并且第二层包括第二阻挡材料，第二阻挡材料与第一阻挡材料不同。在该器件的一些实施例中，第一层包括阻挡材料，氧化物层包括阻挡材料的氧化物，并且第二层包括阻挡材料。在该器件的一些实施例中，阻挡层包括非晶硅。在该器件的一些实施例中，阻挡层包括无氟钨。在该器件的一些实施例中，阻挡层的厚度在
Figure BDA0003081914270000301
至
Figure BDA0003081914270000302
的范围内。
在一个实施例中，一种器件包括：第一晶体管，该第一晶体管包括：第一沟道区域；第一栅极电介质层，位于第一沟道区域上；p型功函数调谐层，位于第一栅极电介质层上；阻挡层，位于p型功函数调谐层上；第一n型功函数调谐层，位于阻挡层上，第一n型功函数调谐层包含金属，阻挡层的上部所包含的所述金属的残留物的浓度大于阻挡层的下部所包含的所述金属的残留物的浓度，阻挡层的上部靠近第一n型功函数调谐层，阻挡层的下部靠近p型功函数调谐层；以及第一填充层，位于第一n型功函数调谐层上；以及第二晶体管，该第二晶体管包括：第二沟道区域；第二栅极电介质层，位于第二沟道区域上；第二n型功函数调谐层，位于第二栅极电介质层上，第二n型功函数调谐层包含所述金属；以及第二填充层，位于第二n型功函数调谐层上。在该器件的一些实施例中，阻挡层包括单个连续层的阻挡材料，该单个连续层的阻挡材料位于p型功函数调谐层和第一n型功函数调谐层之间。在该器件的一些实施例中，阻挡层包括多层的阻挡材料，该多层的阻挡材料位于p型功函数调谐层和第一n型功函数调谐层之间。在该器件的一些实施例中，金属是铝。
在一个实施例中，一种方法包括：沉积栅极电介质层，栅极电介质层具有第一部分和第二部分，第一部分被沉积在第一沟道区域上，第二部分被沉积在第二沟道区域上；在栅极电介质层的第一部分上形成第一功函数调谐层；在第一功函数调谐层上形成阻挡层；以及在阻挡层上以及栅极电介质层的第二部分上沉积第二功函数调谐层，阻挡层在第二功函数调谐层的沉积期间抑制对第一功函数调谐层的第一功函数的修改。在该方法的一些实施例中，沉积阻挡层包括通过CVD工艺来沉积非晶硅，该CVD工艺是使用硅烷来执行的，该CVD工艺是在275℃至500℃的温度下执行的，该CVD工艺是在3托至45托的压力下执行的，该阻挡层被沉积为具有
Figure BDA0003081914270000311
至
Figure BDA0003081914270000312
的厚度。在该方法的一些实施例中，沉积阻挡层的步骤包括通过ALD工艺来沉积无氟钨，该ALD工艺是使用氯化钨(V)和氢来执行的，该ALD工艺是在250℃至550℃的温度下执行的，该ALD工艺是在0.1托至60托的压力下执行的，该阻挡层被沉积为具有
Figure BDA0003081914270000314
至
Figure BDA0003081914270000313
的厚度。在该方法的一些实施例中，沉积第二功函数调谐层包括沉积金属，阻挡层在第二功函数调谐层的沉积期间抑制所述金属扩散到第一功函数调谐层中。在该方法的一些实施例中，形成第一功函数调谐层包括在栅极电介质层的第一部分和第二部分上沉积第一功函数调谐层，并且其中，形成阻挡层包括：在第一功函数调谐层上沉积阻挡层；以及去除阻挡层和第一功函数调谐层的一些部分，以暴露栅极电介质层的第二部分。在该方法的一些实施例中，沉积阻挡层包括沉积单个连续层的阻挡材料。在该方法的一些实施例中，沉积阻挡层包括：沉积第一阻挡材料；氧化第一阻挡材料的上部；以及在氧化第一阻挡材料的上部之后，在第一阻挡材料上沉积第二阻挡材料。在该方法的一些实施例中，沉积阻挡层包括：沉积阻挡材料；氧化阻挡材料的上部；以及在氧化阻挡材料的上部之后，沉积更多的阻挡材料。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例1.一种晶体管栅极结构，包括：
沟道区域；
栅极电介质层，位于所述沟道区域上；
第一功函数调谐层，位于所述栅极电介质层上，所述第一功函数调谐层包含p型功函数金属；
阻挡层，位于所述第一功函数调谐层上；
第二功函数调谐层，位于所述阻挡层上，所述第二功函数调谐层包含n型功函数金属，所述n型功函数金属与所述p型功函数金属不同；以及
填充层，位于所述第二功函数调谐层上。
示例2.根据示例1所述的晶体管栅极结构，其中，所述n型功函数金属包括金属元素，并且所述阻挡层是单个连续层的阻挡材料，所述阻挡层具有靠近所述第一功函数调谐层的下部并且具有靠近所述第二功函数调谐层的上部，所述阻挡层的上部所包含的所述金属元素的残留物的浓度大于所述阻挡层的下部所包含的所述金属元素的残留物的浓度。
示例3.根据示例1所述的晶体管栅极结构，其中，所述n型功函数金属包括金属元素，并且所述阻挡层包括：
第一层；
第二层，位于所述第一层上，所述第二层所包含的所述金属元素的残留物的浓度大于所述第一层所包含的所述金属元素的残留物的浓度；以及
氧化物层，位于所述第一层和所述第二层之间，所述氧化物层比所述第一层和所述第二层薄。
示例4.根据示例3所述的晶体管栅极结构，其中，所述第一层包括第一阻挡材料，所述氧化物层包括所述第一阻挡材料的氧化物，并且所述第二层包括第二阻挡材料，所述第二阻挡材料与所述第一阻挡材料不同。
示例5.根据示例3所述的晶体管栅极结构，其中，所述第一层包括阻挡材料，所述氧化物层包括所述阻挡材料的氧化物，并且所述第二层包括所述阻挡材料。
示例6.根据示例1所述的晶体管栅极结构，其中，所述阻挡层包括非晶硅。
示例7.根据示例1所述的晶体管栅极结构，其中，所述阻挡层包括无氟钨。
示例8.根据示例1所述的晶体管栅极结构，其中，所述阻挡层的厚度在
Figure BDA0003081914270000331
至
Figure BDA0003081914270000332
的范围内。
示例9.一种晶体管栅极结构，包括：
第一晶体管，所述第一晶体管包括：
第一沟道区域；
第一栅极电介质层，位于所述第一沟道区域上；
p型功函数调谐层，位于所述第一栅极电介质层上；
阻挡层，位于所述p型功函数调谐层上；
第一n型功函数调谐层，位于所述阻挡层上，所述第一n型功函数调谐层包含金属，所述阻挡层的上部所包含的所述金属的残留物的浓度大于所述阻挡层的下部所包含的所述金属的残留物的浓度，所述阻挡层的上部靠近所述第一n型功函数调谐层，所述阻挡层的下部靠近所述p型功函数调谐层；以及
第一填充层，位于所述第一n型功函数调谐层上；以及
第二晶体管，所述第二晶体管包括：
第二沟道区域；
第二栅极电介质层，位于所述第二沟道区域上；
第二n型功函数调谐层，位于所述第二栅极电介质层上，所述第二n型功函数调谐层包含所述金属；以及
第二填充层，位于所述第二n型功函数调谐层上。
示例10.根据权利要求9所述的晶体管栅极结构，其中，所述阻挡层包括单个连续层的阻挡材料，该单个连续层的阻挡材料位于所述p型功函数调谐层和所述第一n型功函数调谐层之间。
示例11.根据权利要求9所述的晶体管栅极结构，其中，所述阻挡层包括多层的阻挡材料，该多层的阻挡材料位于所述p型功函数调谐层和所述第一n型功函数调谐层之间。
示例12.根据示例9所述的晶体管栅极结构，其中，所述金属是铝。
示例13.一种方法，包括：
沉积栅极电介质层，所述栅极电介质层具有第一部分和第二部分，所述第一部分被沉积在第一沟道区域上，所述第二部分被沉积在第二沟道区域上；
在所述栅极电介质层的所述第一部分上形成第一功函数调谐层；
在所述第一功函数调谐层上形成阻挡层；以及
在所述阻挡层上以及所述栅极电介质层的所述第二部分上沉积第二功函数调谐层，所述阻挡层在所述第二功函数调谐层的沉积期间抑制对所述第一功函数调谐层的第一功函数的修改。
示例14.根据示例13所述的方法，其中，沉积所述阻挡层包括通过CVD工艺来沉积非晶硅，所述CVD工艺是使用硅烷来执行的，所述CVD工艺是在275℃至500℃的温度下执行的，所述CVD工艺是在3托至45托的压力下执行的，所述阻挡层被沉积为具有
Figure BDA0003081914270000344
至
Figure BDA0003081914270000345
的厚度。
示例15.根据示例13所述的方法，其中，沉积所述阻挡层的步骤包括通过ALD工艺来沉积无氟钨，所述ALD工艺是使用氯化钨(V)和氢来执行的，所述ALD工艺是在250℃至550℃的温度下执行的，所述ALD工艺是在0.1托至60托的压力下执行的，所述阻挡层被沉积为具有
Figure BDA0003081914270000341
Figure BDA0003081914270000342
至
Figure BDA0003081914270000343
的厚度。
示例16.根据示例13所述的方法，其中，沉积所述第二功函数调谐层包括沉积金属，所述阻挡层在所述第二功函数调谐层的沉积期间抑制所述金属扩散到所述第一功函数调谐层中。
示例17.根据示例13所述的方法，其中，形成所述第一功函数调谐层包括在所述栅极电介质层的所述第一部分和所述第二部分上沉积所述第一功函数调谐层，并且其中，形成所述阻挡层包括：
在所述第一功函数调谐层上沉积所述阻挡层；以及
去除所述阻挡层和所述第一功函数调谐层的部分，以暴露所述栅极电介质层的所述第二部分。
示例18.根据示例17所述的方法，其中，沉积所述阻挡层包括沉积单个连续层的阻挡材料。
示例19.根据示例17所述的方法，其中，沉积所述阻挡层包括：
沉积第一阻挡材料；
氧化所述第一阻挡材料的上部；以及
在氧化所述第一阻挡材料的上部之后，在所述第一阻挡材料上沉积第二阻挡材料。
示例20.根据示例17所述的方法，其中，沉积所述阻挡层包括：
沉积阻挡材料；
氧化所述阻挡材料的上部；以及
在氧化所述阻挡材料的上部之后，沉积更多的所述阻挡材料。

Claims (10)

1.一种晶体管栅极结构，包括：
沟道区域；
栅极电介质层，位于所述沟道区域上；
第一功函数调谐层，位于所述栅极电介质层上，所述第一功函数调谐层包含p型功函数金属；
阻挡层，位于所述第一功函数调谐层上；
第二功函数调谐层，位于所述阻挡层上，所述第二功函数调谐层包含n型功函数金属，所述n型功函数金属与所述p型功函数金属不同；以及
填充层，位于所述第二功函数调谐层上。
2.根据权利要求1所述的晶体管栅极结构，其中，所述n型功函数金属包括金属元素，并且所述阻挡层是单个连续层的阻挡材料，所述阻挡层具有靠近所述第一功函数调谐层的下部并且具有靠近所述第二功函数调谐层的上部，所述阻挡层的上部所包含的所述金属元素的残留物的浓度大于所述阻挡层的下部所包含的所述金属元素的残留物的浓度。
3.根据权利要求1所述的晶体管栅极结构，其中，所述n型功函数金属包括金属元素，并且所述阻挡层包括：
第一层；
第二层，位于所述第一层上，所述第二层所包含的所述金属元素的残留物的浓度大于所述第一层所包含的所述金属元素的残留物的浓度；以及
氧化物层，位于所述第一层和所述第二层之间，所述氧化物层比所述第一层和所述第二层薄。
4.根据权利要求3所述的晶体管栅极结构，其中，所述第一层包括第一阻挡材料，所述氧化物层包括所述第一阻挡材料的氧化物，并且所述第二层包括第二阻挡材料，所述第二阻挡材料与所述第一阻挡材料不同。
5.根据权利要求3所述的晶体管栅极结构，其中，所述第一层包括阻挡材料，所述氧化物层包括所述阻挡材料的氧化物，并且所述第二层包括所述阻挡材料。
6.根据权利要求1所述的晶体管栅极结构，其中，所述阻挡层包括非晶硅。
7.根据权利要求1所述的晶体管栅极结构，其中，所述阻挡层包括无氟钨。
8.根据权利要求1所述的晶体管栅极结构，其中，所述阻挡层的厚度在
Figure FDA0003081914260000021
至
Figure FDA0003081914260000022
的范围内。
9.一种晶体管栅极结构，包括：
第一晶体管，所述第一晶体管包括：
第一沟道区域；
第一栅极电介质层，位于所述第一沟道区域上；
p型功函数调谐层，位于所述第一栅极电介质层上；
阻挡层，位于所述p型功函数调谐层上；
第一n型功函数调谐层，位于所述阻挡层上，所述第一n型功函数调谐层包含金属，所述阻挡层的上部所包含的所述金属的残留物的浓度大于所述阻挡层的下部所包含的所述金属的残留物的浓度，所述阻挡层的上部靠近所述第一n型功函数调谐层，所述阻挡层的下部靠近所述p型功函数调谐层；以及
第一填充层，位于所述第一n型功函数调谐层上；以及
第二晶体管，所述第二晶体管包括：
第二沟道区域；
第二栅极电介质层，位于所述第二沟道区域上；
第二n型功函数调谐层，位于所述第二栅极电介质层上，所述第二n型功函数调谐层包含所述金属；以及
第二填充层，位于所述第二n型功函数调谐层上。
10.一种用于形成晶体管栅极结构的方法，包括：
沉积栅极电介质层，所述栅极电介质层具有第一部分和第二部分，所述第一部分被沉积在第一沟道区域上，所述第二部分被沉积在第二沟道区域上；
在所述栅极电介质层的所述第一部分上形成第一功函数调谐层；
在所述第一功函数调谐层上形成阻挡层；以及
在所述阻挡层上以及所述栅极电介质层的所述第二部分上沉积第二功函数调谐层，所述阻挡层在所述第二功函数调谐层的沉积期间抑制对所述第一功函数调谐层的第一功函数的修改。
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