CN116153785A - 半导体器件的接触特征及其形成方法 - Google Patents

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郑雅忆
洪敏修
黄俊贤
林威戎
张志维
蔡明兴
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Abstract

本公开涉及半导体器件的接触特征及其形成方法。一种方法包括在外延源极/漏极区域之上形成电介质层，在电介质层中形成开口。开口暴露外延源极/漏极区域的一部分。在开口的侧壁和底部上形成阻挡层。对开口的侧壁和底部执行氧化工艺。氧化工艺将阻挡层的一部分转化为氧化阻挡层，并将电介质层的与所述氧化阻挡层相邻的部分转化为衬垫层。去除氧化阻挡层。以自下而上的方式用导电材料填充开口，导电材料与衬垫层实体接触。

Description

半导体器件的接触特征及其形成方法
技术领域
本公开总体涉及半导体器件的接触特征及其形成方法。
背景技术
半导体器件被用于各种电子应用中，例如，个人计算机、蜂窝电话、数码相机、以及其他电子设备。半导体器件通常通过以下方式来制造：在半导体衬底之上顺序地沉积材料的绝缘层或电介质层、导电层和半导体层，并使用光刻对各个材料层进行图案化以在其上形成电路组件和元件。
半导体行业通过不断减小最小特征尺寸来不断提高各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多的组件集成到给定面积中。
发明内容
根据本公开的一个方面，提供了一种形成半导体器件的方法，包括：在外延源极/漏极区域之上形成电介质层；在电介质层中形成开口，所述开口暴露所述外延源极/漏极区域的一部分；在所述开口的侧壁和底部上形成阻挡层；对所述开口的侧壁和底部执行氧化工艺，所述氧化工艺将所述阻挡层的一部分转化为氧化阻挡层，并将所述电介质层的与所述氧化阻挡层相邻的部分转化为衬垫层；去除所述氧化阻挡层；以及以自下而上的方式用导电材料填充所述开口，所述导电材料与所述衬垫层实体接触。
根据本公开的另一方面，提供了一种形成半导体器件的方法，包括：在导电特征之上形成电介质层；在所述电介质层中蚀刻开口，所述开口暴露所述导电特征，所述蚀刻在所述开口的侧壁上形成残留物，所述残留物包括所述导电特征的一部分；对所述开口的侧壁和底部执行氧化工艺，所述氧化工艺将所述导电特征的位于所述开口的底部的部分转化为氧化层，将所述残留物转化为氧化残留物，并将所述电介质层的位于所述开口的侧壁的部分转化为衬垫层；去除所述氧化层以暴露所述导电特征；去除所述氧化残留物以暴露所述衬垫层；以及自下而上地用导电材料填充所述开口，所述导电材料与所述衬垫层实体接触。
根据本公开的又一方面，提供了一种半导体器件，包括：电介质层，在外延源极/漏极区域之上；接触特征，在所述电介质层中并且电耦合至所述外延源极/漏极区域，其中，所述接触特征包括：导电材料；以及阻挡层，沿所述导电材料的底表面延伸并与所述导电材料的底表面实体接触；以及衬垫层，沿所述导电材料的侧壁和所述电介质层的侧壁延伸并与所述导电材料的侧壁和所述电介质层的侧壁实体接触。
附图说明
在结合附图阅读时，可以通过下面的具体描述来最佳地理解本公开的各方面。应当注意，根据该行业的标准惯例，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
图1示出了根据一些实施例的三维视图中FinFET的示例。
图2、图3、图4、图5、图6、图7、图8、图9A、图9B、图10A、图10B、图11A、图11B、图11C、图12A、图12B、图12C、图13A、图13B、图13C、图14A、图14B、图14C、图15A、图15B、图15C、图15D、图16A、图16B、图16C、图17A、图17B、图17C、图18A、图18B、图18C、图19A、图19B、图19C、图20A、图20B和图20C是根据一些实施例的制造FinFET器件的中间阶段的截面图。
图21A、图21B、图22A、图22B、图23A、图23B、图24A、图24B、图25A、图25B、图26A、图26B、图27A、图27B、图28A、图28B、图29A、图29B、图30A、图30B、图31A和图31B是根据一些实施例的制造接触特征的中间阶段的截面图。
图32A和图32B是根据一些实施例的接触特征的截面图。
图33A和图33B是根据一些实施例的接触特征的截面图。
图34-图38是根据一些实施例的制造接触特征的中间阶段的截面图。
图39是根据一些实施例的接触特征的截面图。
图40-图44是根据一些实施例的制造接触特征的中间阶段的截面图。
图45是根据一些实施例的接触特征的截面图。
图46-图53是根据一些实施例的制造接触特征的中间阶段的截面图。
图54是根据一些实施例的接触特征的截面图。
具体实施方式
下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅是示例而不意在进行限制。例如，在下面的描述中，在第二特征上方或之上形成第一特征可包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个示例中重复参考数字和/或字母。该重复是出于简单和清楚的目的，并且其本身不指示所讨论的各种实施例和/或配置之间的关系。
此外，本文可使用空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可被相应地解释。
以下将结合特定上下文描述实施例，即，半导体器件的接触特征(例如，源极/漏极接触插塞、栅极/漏极接触插塞、栅极接触插塞、源极/漏极和栅极过孔等)及其形成方法。本文提出的各种实施例是在使用后栅极工艺(gate-last process)形成的鳍式场效应晶体管(FinFET)器件的上下文中进行讨论的。在其他实施例中，可以使用先栅极工艺(gate-firstprocess)。然而，代替FinFET或与FinFET结合使用，各种实施例可以应用于包括其他类型晶体管的管芯，例如栅极全环绕(GAA)晶体管(例如，纳米结构(如，纳米片、纳米线等)场效应晶体管(NSFET))。在一些实施例中，在接触特征的形成期间，对接触开口的侧壁执行表面改性和蚀刻工艺，以去除在接触开口形成期间保留在接触开口的侧壁上的阻挡层/粘附层或金属材料的侧壁部分。通过对接触开口的侧壁执行表面改性(例如，氧化工艺)和蚀刻工艺，减少或避免了在接触开口中形成接触特征的选择性金属沉积/生长工艺的选择性损失。本文讨论的各种实施例允许在接触开口中选择性地自下而上沉积/生长接触特征以实现低电阻接触特征，减少或避免了接缝或空隙形成，增加了接触特征的晶粒尺寸，并提高了良率。
图1示出了根据一些实施例的三维视图中FinFET的示例。该FinFET包括位于衬底50(例如，半导体衬底)上的鳍52。隔离区域56被设置在衬底50中，并且鳍52从相邻的隔离区域56之间突出并高于这些相邻的隔离区域56。虽然隔离区域56被描述/示出为与衬底50分离，但是如本文所使用的，术语“衬底”可以用于仅指代半导体衬底也可以用于指代包括隔离区域的半导体衬底。此外，虽然鳍52被示为与衬底50是单一连续材料，但鳍52和/或衬底50可以包括单一材料或多种材料。在本文中，鳍52指代在相邻的隔离区域56之间延伸的部分。
栅极电介质层88沿着鳍52的侧壁并且在鳍52的顶表面之上，并且栅极电极90位于栅极电介质层88之上。源极/漏极区域80被设置在鳍52的相对于栅极电介质层88和栅极电极90的相反侧。图1还示出了在后面的附图中使用的参考截面。截面A-A沿着栅极电极90的纵向轴线，并且在例如垂直于FinFET的源极/漏极区域80之间的电流流动方向的方向上。截面B-B垂直于截面A-A，并且沿着鳍52的纵向轴线并且在例如FinFET的源极/漏极区域80之间的电流流动的方向上。截面C-C平行于截面A-A并延伸穿过FinFET的源极/漏极区域80。为了清楚起见，后续附图参考这些参考截面。
图2、图3、图4、图5、图6、图7、图8、图9A、图9B、图10A、图10B、图11A、图11B、图11C、图12A、图12B、图12C、图13A、图13B、图13C、图14A、图14B、图14C、图15A、图15B、图15C、图15D、图16A、图16B、图16C、图17A、图17B、图17C、图18A、图18B、图18C、图19A、图19B、图19C、图20A、图20B和图20C是根据一些实施例的制造FinFET器件的中间阶段的截面图。图2-图8和图9A-图20A沿着图1所示的参考截面A-A示出，不同在于包括多个鳍/FinFET。图9B-图20B和图15D沿着图1所示的参考截面B-B示出，不同在于包括多个鳍/FinFET。图11C-图20C沿着图1所示的参考截面C-C示出，不同在于包括多个鳍/FinFET。
在图2中，提供了衬底50。衬底50可以是半导体衬底，例如体半导体、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，掺杂有p型掺杂剂或n型掺杂剂)或未掺杂的。衬底50可以是晶圆，例如硅晶圆。通常，SOI衬底是形成在绝缘体层上的半导体材料层。例如，绝缘体层可以是掩埋氧化物(BOX)层、氧化硅层等。绝缘体层被设置在衬底上，通常为硅衬底或玻璃衬底。也可以使用其他衬底，例如，多层衬底或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷砷化镓铟；或其组合。
在一些实施例中，衬底50可以具有第一区域50A和第二区域50B。在一些实施例中，第一区域50A是逻辑区域而第二区域50B是存储器区域，例如静态随机存取存储器(SRAM)区域。第一区域50A可以与第二区域50B实体分离(如分隔件50’所示)，并且可以基于所得的FinFET器件的设计规范在第一区域50A和第二区域50B之间设置任何数量的其他期望区域。
在图3中，第一区域50A和第二区域50B中的每一个可以具有n型区域50N和p型区域50P。n型区域50N用于形成n型器件，例如NMOS晶体管，如n型FinFET。p型区域50P用于形成p型器件，例如PMOS晶体管，如p型FinFET。在第一区域50A和第二区域50B中的每一个中，n型区域50N可以与p型区域50P实体分离(如分隔件50”所示)，并且可以在n型区域50N和p型区域50P之间设置任何数量的器件特征(例如，其他有源器件、掺杂区域、隔离结构等)。
图4-图7、图8、图9A、图9B、图10A、图10B、图11A、图11B、图11C、图12A、图12B、图12C、图13A、图13B、图13C、图14A、图14B、图14C、图15A、图15B、图15C、图15D、图16A、图16B、图16C、图17A、图17B、图17C、图18A、图18B、图18C、图19A、图19B、图19C、图20A、图20B和图20C示出了根据一些实施例的制造FinFET器件的各种附加步骤。图4-图7、图8、图9A、图9B、图10A、图10B、图11A、图11B、图11C、图12A、图12B、图12C、图13A、图13B、图13C、图14A、图14B、图14C、图15A、图15B、图15C、图15D、图16A、图16B、图16C、图17A、图17B、图17C、图18A、图18B、图18C、图19A、图19B、图19C、图20A、图20B和图20C示出了衬底50的第一区域50A和第二区域50B中的每一个内的n型区域50N和p型区域50P中的任何一个的特征。例如，图4-图7、图8、图9A、图9B、图10A、图10B、图11A、图11B、图11C、图12A、图12B、图12C、图13A、图13B、图13C、图14A、图14B、图14C、图15A、图15B、图15C、图15D、图16A、图16B、图16C、图17A、图17B、图17C、图18A、图18B、图18C、图19A、图19B、图19C、图20A、图20B和图20C所示的结构可以适用于衬底50的第一区域50A和第二区域50B中的每一个内的n型区域50N和p型区域50P两者。n型区域50N和p型区域50P的结构差异(若存在)在每幅图所对应的文字中描述。
在图4中，在衬底50中形成鳍52。鳍52是半导体条带。在一些实施例中，可以通过在衬底50中蚀刻沟槽来在衬底50中形成鳍52。该蚀刻可以是任何可接受的蚀刻工艺，例如，反应离子蚀刻(RIE)、中性束蚀刻(NBE)等、或其组合。该蚀刻可以是各向异性的。
上述形成鳍52的方法仅仅是形成鳍52的示例方法。鳍52可以通过任何合适的方法形成。例如，可以使用一个或多个光刻工艺来形成鳍52，包括双图案化工艺或多图案化工艺。通常，双图案化工艺或多图案化工艺组合光刻工艺和自对准工艺，允许创建具有例如比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底之上形成牺牲层，并使用光刻工艺对牺牲层进行图案化。使用自对准工艺在经图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件作为蚀刻掩模以形成鳍52。在一些实施例中，掩模(或其他层)可保留在鳍52上。
在图5中，在衬底50之上并且在相邻的鳍52之间形成绝缘材料54。绝缘材料54可以是氧化物(例如，氧化硅)、氮化物等、或其组合，并且可以通过高密度等离子体化学气相沉积(HDP-CVD)、可流动CVD(FCVD)(例如，远程等离子体系统中的基于CVD的材料沉积以及后固化以使其转换成另一材料(例如，氧化物))等、或其组合来形成。可以使用通过任何可接受的工艺形成的其他绝缘材料。在所示实施例中，绝缘材料54是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料54，就可以执行退火工艺。在实施例中，绝缘材料54被形成为使得过量的绝缘材料54覆盖鳍52。尽管绝缘材料54被示为单个层，但一些实施例可以使用多个层。例如，在一些实施例中，可以首先沿着衬底50和鳍52的表面形成衬垫(未示出)。此后，可以在衬垫之上形成诸如上述填充材料之类的填充材料。
在图6中，将去除工艺应用于绝缘材料54以去除鳍52之上的过量的绝缘材料54。在一些实施例中，可以利用诸如化学机械抛光(CMP)、回蚀工艺、其组合等之类的平坦化工艺。该平坦化工艺暴露鳍52，使得在该平坦化工艺完成之后，鳍52的顶表面和绝缘材料54的顶表面是基本齐平的(在该平坦化工艺的工艺误差内)。在其中掩模保留在鳍52上的实施例中，该平坦化工艺可以暴露掩模或去除掩模，使得在该平坦化工艺完成之后，掩模或鳍52的顶表面以及绝缘材料54的顶表面分别齐平。
在图7中，绝缘材料54(参见图6)被凹陷，以形成隔离区域56。隔离区域56也可以称为浅沟槽隔离(STI)区域。绝缘材料54被凹陷为使得鳍52的上部从相邻的隔离区域56之间突出。此外，隔离区域56的顶表面可以具有平坦表面(如图所示)、凸表面、凹表面(例如，碟形)、或其组合。隔离区域56的顶表面可以通过适当的蚀刻而形成为平坦的、凸的、和/或凹的。可以使用可接受的蚀刻工艺来凹陷隔离区域56，例如，对绝缘材料54的材料具有选择性的蚀刻工艺(例如，以比鳍52的材料更快的速率蚀刻绝缘材料54的材料)。例如，可以使用采用例如稀氢氟(dHF)酸的化学氧化物去除。
关于图2至图7描述的工艺仅是可以如何形成鳍52的一个示例。在一些实施例中，鳍可以通过外延生长工艺来形成。例如，可以在衬底50的顶表面之上形成电介质层，并且可以穿过电介质层蚀刻沟槽以暴露下面的衬底50。可以在沟槽中外延生长同质外延结构，并且该电介质层可以被凹陷以使得该同质外延结构从电介质层突出以形成鳍。此外，在一些实施例中，异质外延结构可以用于鳍。例如，图6中的鳍52可以被凹陷，并且可以在经凹陷的鳍52之上外延生长与鳍52不同的材料。在这样的实施例中，鳍包括凹陷材料，以及设置在凹陷材料之上的外延生长材料。在另一个实施例中，可以在衬底50的顶表面之上形成电介质层，并且可以穿过该电介质层蚀刻沟槽。然后可以使用与衬底50不同的材料在沟槽中外延生长异质外延结构，并且电介质层可以被凹陷以使得异质外延结构从电介质层突出以形成鳍。在其中同质外延结构或异质外延结构被外延生长的一些实施例中，外延生长的材料可以在生长期间被原位掺杂，这可以避免之前和之后的注入，但原位掺杂和注入掺杂可以被一起使用。
此外，在n型区域50N中外延生长与p型区域50P中的材料不同的材料可能是有利的。在各种实施例中，鳍52的上部可以由硅锗(SixGe1-x，其中x可以在0到1的范围内)、碳化硅、纯的或基本上纯的锗、III-V族化合物半导体、或II-VI族化合物半导体等形成。例如，用于形成III-V族化合物半导体的可用材料包括但不限于砷化铟、砷化铝、砷化镓、磷化铟、氮化镓、砷化铟镓、砷化铟铝、锑化镓、锑化铝、磷化铝、或磷化镓等。
此外，在图7中，可以在鳍52和/或衬底50中形成适当的阱(未示出)。在一些实施例中，可以在n型区域50N中形成P阱，并且可以在p型区域50P中形成N阱。在一些实施例中，在n型区域50N和p型区域50P两者中形成P阱或N阱。在具有不同阱类型的实施例中，可以使用光致抗蚀剂和/或其他掩模(未示出)来实现n型区域50N和p型区域50P的不同注入步骤。例如，可以在n型区域50N和p型区域50P两者中的鳍52和隔离区域56之上形成光致抗蚀剂。对光致抗蚀剂进行图案化以暴露衬底50的p型区域50P。可以通过使用旋涂技术来形成光致抗蚀剂，并且可以使用可接受的光刻技术对光致抗蚀剂进行图案化。一旦光致抗蚀剂被图案化，则在p型区域50P中执行n型杂质注入，并且光致抗蚀剂可以用作掩模以基本上防止n型杂质被注入到n型区域50N中。n型杂质可以是注入到该区域中的磷、砷、锑等，其浓度等于或小于1018cm-3，例如，在约1016cm-3与约10 18cm-3之间。在注入之后，例如通过可接受的灰化工艺(其后进行湿法清洗工艺)来去除光致抗蚀剂。
在注入p型区域50P之后，在n型区域50N和p型区域50P两者中的鳍52和隔离区域56之上形成光致抗蚀剂。对光致抗蚀剂进行图案化以暴露衬底50的n型区域50N。可以通过使用旋涂技术来形成光致抗蚀剂，并且可以使用可接受的光刻技术对光致抗蚀剂进行图案化。一旦光致抗蚀剂被图案化，则可以在n型区域50N中执行p型杂质注入，并且光致抗蚀剂可用作掩模以基本上防止p型杂质被注入到p型区域50P中。p型杂质可以是注入到该区域中的硼、氟化硼、铟等，其浓度等于或小于1018cm-3，例如，在约1016cm-3和约1018cm-3之间。在注入之后，可以例如通过可接受的灰化工艺(其后进行湿法清洗工艺)，来去除光致抗蚀剂。
在n型区域50N和p型区域50P的注入之后，可以执行退火工艺以修复注入损伤并激活被注入的p型和/或n型杂质。在一些实施例中，外延鳍的生长材料可以在生长期间被原位掺杂，这可以避免注入，但原位掺杂和注入掺杂可一起使用。
在图8中，在鳍52上形成虚设电介质层60。例如，虚设电介质层60可以是氧化硅、氮化硅、其组合等，并且可以根据可接受的技术来沉积或热生长。在虚设电介质层60之上形成虚设栅极层62，并且在虚设栅极层62之上形成掩模层64。虚设栅极层62可以被沉积在虚设电介质层60之上，然后例如通过CMP来平坦化。掩模层64可以被沉积在虚设栅极层62之上。虚设栅极层62可以是导电或非导电材料，并且可以选自包括以下项的组：非晶硅、多晶硅(polysilicon)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物和金属。虚设栅极层62可以通过物理气相沉积(PVD)、CVD、溅射沉积、或用于沉积所选材料的其他技术来沉积。虚设栅极层62可以由相对于隔离区域56和/或虚设电介质层60的蚀刻具有高蚀刻选择性的其他材料制成。掩模层64可以包括一层或多层的例如氧化硅、氮化硅、氮氧化硅等。在该示例中，单个虚设栅极层62和单个掩模层64形成在第一区域50A和第二区域50B上，并且在第一区域50A和第二区域50B中的每一个的n型区域50N和p型区域50P之上。注意，仅为了说明的目的，虚设电介质层60被示出为仅覆盖鳍52。在一些实施例中，虚设电介质层60可以被沉积为使得虚设电介质层60覆盖隔离区域56，在隔离区域56之上并且在虚设栅极层62和隔离区域56之间延伸。
在图9A和图9B中，可以使用可接受的光刻技术和蚀刻技术对掩模层64(参见图8)进行图案化，以形成掩模74。随后，可以将掩模74的图案转移到虚设栅极层62(参见图8)，以形成虚设栅极72。在一些实施例中(未示出)，还可以通过可接受的蚀刻技术将掩模74的图案转移到虚设电介质层60。虚设栅极72覆盖鳍52的相应的沟道区域58。可以使用掩模74的图案将每个虚设栅极72与相邻的虚设栅极实体分开。虚设栅极72还可以具有与相应的鳍52的长度方向基本上垂直的长度方向。
进一步，在图9A和图9B中，可以在虚设栅极72、掩模74和/或鳍52的暴露表面上形成栅极密封间隔件76。热氧化或沉积然后进行各向异性蚀刻可以形成栅极密封间隔件76。栅极密封间隔件76可以由氧化硅、氮化硅、或氮氧化硅等形成。
在形成栅极密封间隔件76之后，可以执行用于轻掺杂源极/漏极(LDD)区域(未明确示出)的注入。在具有不同器件类型的实施例中，类似于上面在图7中讨论的注入，可以在n型区域50N之上形成掩模(例如，光致抗蚀剂)，同时使p型区域50P暴露，并且可以将适当类型(例如，p型)的杂质注入到p型区域50P中的暴露的鳍52中。然后可以去除掩模。随后，可以在p型区域50P之上形成掩模(例如，光致抗蚀剂)，同时使n型区域50N暴露，并且可以将适当类型(例如，n型)的杂质注入到n型区域50N中的暴露的鳍52中。然后可以去除掩模。n型杂质可以是任何前面讨论的n型杂质，并且p型杂质可以是任何前面讨论的p型杂质。轻掺杂的源极/漏极区域可具有从约1015cm-3至约1019cm-3的杂质浓度。可以使用退火来修复注入损坏并激活所注入的杂质。
在图10A和图10B中，沿着虚设栅极72和掩模74的侧壁在栅极密封间隔件76上形成栅极间隔件78。栅极间隔件78可以通过共形地沉积绝缘材料并且随后对该绝缘材料进行各向异性地蚀刻来形成。栅极间隔件78的绝缘材料可以是氧化硅、氮化硅、氮氧化硅、碳氮化硅、或前述项的组合等。在一些实施例中，栅极间隔件78和栅极密封间隔件76包括相同的材料。在其他实施例中，栅极间隔件78和栅极密封间隔件76包括不同的材料。
注意，以上公开总体上描述了形成间隔件和LDD区域的工艺。可以使用其他工艺和顺序。例如，可以利用更少的或额外的间隔件，可以利用不同的步骤顺序(例如，在形成栅极间隔件78之前可以不蚀刻栅极密封间隔件76，产生“L形”栅极密封间隔件，间隔件可以被形成并且被去除，等等)。此外，n型器件和p型器件可以使用不同的结构和步骤来形成。例如，n型器件的LDD区域可以在形成栅极密封间隔件76之前形成，而p型器件的LDD区域可以在形成栅极密封间隔件76之后形成。
在图11A、图11B和图11C中，外延源极/漏极区域80N形成在n型区域50N中的鳍52中，并且外延源极/漏极区域80P形成在p型区域50P中的鳍52中。外延源极/漏极区域80N也可以称为n型外延源极/漏极区域。外延源极/漏极区域80P也可以称为p型外延源极/漏极区域。在鳍52中形成外延源极/漏极区域80N和80P，使得每个虚设栅极72被设置在外延源极/漏极区域80N和80P的相应的相邻对之间。在一些实施例中，外延源极/漏极区域80N和80P可以延伸到鳍52中，并且还可以穿透鳍52。在一些实施例中，栅极间隔件78被用于将外延源极/漏极区域80N和80P与虚设栅极72分隔开适当的横向距离，使得外延源极/漏极区域80N和80P不会使所得FinFET的随后形成的栅极短路。可以选择外延源极/漏极区域80N和80P的材料以在相应的沟道区域58中施加应力，从而改进性能。
n型区域50N中的外延源极/漏极区域80N可以通过以下方式形成：掩蔽p型区域50P，并蚀刻n型区域50N中的鳍52的源极/漏极区域以在鳍52中形成凹部。然后，在凹部中外延生长n型区域50N中的外延源极/漏极区域80N。外延源极/漏极区域80N可以包括任何可接受的材料，例如适合于n型FinFET的材料。例如，如果鳍52是硅，则n型区域50N中的外延源极/漏极区域80N可以包括在沟道区域58中施加拉伸应变的材料，例如，硅、碳化硅、磷掺杂的碳化硅、磷化硅等。n型区域50N中的外延源极/漏极区域80N可以具有从鳍52的相应表面凸起的表面，并且可以具有小平面。
p型区域50P中的外延源极/漏极区域80P可以通过以下方式形成：掩蔽n型区域50N，并蚀刻p型区域50P中的鳍52的源极/漏极区域以在鳍52中形成凹部。然后，在凹部中外延生长p型区域50P中的外延源极/漏极区域80P。外延源极/漏极区域80P可以包括任何可接受的材料，例如适合于p型FinFET的材料。例如，如果鳍52是硅，则p型区域50P中的外延源极/漏极区域80P可以包括在沟道区域58中施加压缩应变的材料，例如，硅锗、掺杂硼的硅锗、锗、锗锡等。p型区域50P中的外延源极/漏极区域80P可以具有从鳍52的相应表面凸起的表面，并且可以具有小平面。
可以用掺杂剂注入外延源极/漏极区域80N和80P和/或鳍52以形成源极/漏极区域，类似于先前讨论的用于形成轻掺杂源极/漏极区域的工艺，然后进行退火。源极/漏极区域的杂质浓度可以在约1019cm-3至约1021cm-3之间。用于源极/漏极区域的n型和/或p型杂质可以是任何前面讨论的杂质。在一些实施例中，外延源极/漏极区域80N和80P可以在生长期间被原位掺杂。
作为用于在n型区域50N中形成外延源极/漏极区域80N和在p型区域50P中形成外延源极/漏极区域80P的外延工艺的结果，外延源极/漏极区域80N和80P的上表面具有横向向外扩展超过鳍52的侧壁的小平面。在一些实施例中，这些小平面使得同一FinFET的相邻的源极/漏极区域80N和80P合并，如图11C所示。在一些实施例中，在p型区域50P中，栅极间隔件78被形成为覆盖鳍52的侧壁的延伸高于隔离区域56的部分，从而阻挡外延生长。在n型区域50N中，可以调整用于形成栅极间隔件78的间隔件蚀刻，以从鳍52的侧壁的延伸高于隔离区域56的部分去除间隔件材料。在一些实施例中，外延源极/漏极区域80N和外延源极/漏极区域80P具有不同的形状。
在图12A、图12B和图12C中，第一层间电介质(ILD)84被沉积在图11A、图11B和图11C所示的结构之上。第一ILD 84可以由电介质材料形成，并且可以通过任何合适的方法来沉积，例如，CVD、等离子体增强CVD(PECVD)、FCVD、其组合等。电介质材料可以包括氧化硅、氮化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)、或未掺杂的硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。在一些实施例中，接触蚀刻停止层(CESL)82被设置在第一ILD 84与外延源极/漏极区域80N和80P、掩模74和栅极间隔件78之间。CESL 82可以包括具有低于上覆的第一ILD 84的材料的蚀刻速率的电介质材料，例如，氮化硅、氧化硅、氧氮化硅等)。
在图13A、图13B和图13C中，可以执行诸如CMP工艺之类的平坦化工艺，以使第一ILD 84的顶表面与虚设栅极72或掩模74的顶表面齐平(参见图12A和图12B)。平坦化工艺还可以去除虚设栅极72上的掩模74，以及CESL 82、栅极密封间隔件76和栅极间隔件78的沿着掩模74的侧壁的部分。在平坦化工艺之后，虚设栅极72、栅极密封间隔件76、栅极间隔件78、CESL 82和第一ILD 84的顶表面在平坦化工艺的工艺误差内基本上是齐平的或共面的。因此，虚设栅极72的顶表面通过第一ILD 84而暴露。在一些实施例中，掩模74可以保留在虚设栅极72上，在这种情况下，平坦化工艺使第一ILD 84的顶表面与掩模74的顶表面齐平。
在图14A、图14B和图14C中，在(一个或多个)蚀刻步骤中去除虚设栅极72和掩模74(如果存在的话)，从而形成凹部86。虚设电介质层60位于凹部86中的部分也可以被去除。在一些实施例中，仅去除虚设栅极72，而虚设电介质层60被保留并且通过凹部86被暴露。在一些实施例中，通过各向异性干法蚀刻工艺来去除虚设栅极72。例如，蚀刻工艺可以包括使用(一种或多种)反应气体的干法蚀刻工艺，该(一种或多种)反应气体选择性地蚀刻虚设栅极72，而很少蚀刻或不蚀刻第一ILD 84、CESL 82、栅极密封间隔件76或栅极间隔件78。每个凹部86暴露和/或上覆于相应的鳍52的沟道区域58。每个沟道区域58被设置在外延源极/漏极区域80N和80P的相邻对之间。在去除期间，虚设电介质层60在虚设栅极72被蚀刻时可以用作蚀刻停止层。然后，可以在去除虚设栅极72之后可选地去除虚设电介质层60。
在图15A、图15B和图15C中，栅极电介质层88和栅极电极90形成在凹部86中(参见图14A、图14B和图14C)以形成替换栅极堆叠92。图15D示出了图15B的区域94的详细视图。替换栅极堆叠92也可以称为栅极堆叠或金属栅极堆叠。在一些实施例中，所有的虚设栅极72(参见图13A和图13B)都被替换栅极堆叠92所替换。在其他实施例中，一些虚设栅极72不被替换栅极堆叠92所替换，并且保留在所得FinFET器件的最终结构中。
在一些实施例中，栅极电介质层88被沉积在凹部86中，例如沉积在鳍52的顶表面和侧壁上以及沉积在栅极密封间隔件76/栅极间隔件78的侧壁上。栅极电介质层88还可以形成在第一ILD 84顶表面上。在一些实施例中，栅极电介质层88包括一个或多个电介质层，例如，一层或多层氧化硅、氮化硅、金属氧化物、或金属硅酸盐等。在一些实施例中，栅极电介质层88包括通过热氧化或化学氧化而形成的氧化硅界面层，以及上面的高k电介质材料，例如，铪、铝、锆、镧、锰、钡、钛、铅、及其组合的金属氧化物或硅酸盐。高k电介质材料可以具有大于约7.0的k值。栅极电介质层88的形成方法可以包括分子束沉积(MBD)、ALD、以及PECVD等。在虚设电介质层60的一部分保留在凹部86中的实施例中，栅极电介质层88包括虚设电介质层60的材料(例如，SiO2)。
栅极电极90被沉积在栅极电介质层88之上并填充凹部86的剩余部分(见图14A和图14B)。虽然在图15A和图15B中示出了单层栅极电极90，但是每个栅极电极90可以包括任何数量的衬垫层90A、任何数量的功函数调整层90B、以及导电填充层90C(如图15D所示)。衬垫层90A可以包括TiN、TiO、TaN、TaC、上述材料的组合或多层等，并且可以使用PVD、CVD、ALD、或其组合等来形成。在衬底50的n型区域50N中，功函数调整层90B可以包括Ti、Ag、Al、TiAl、TiAlN、TiAlC、TaC、TaCN、TaSiN、TaAlC、Mn、Zr、上述材料的组合或多层等，并且可以使用PVD、CVD、ALD、或其组合等形成。在衬底50的p型区域50P中，功函数调整层90B可以包括TiN、WN、TaN、Ru、Co、上述材料的组合或多层等，并且可以使用PVD、CVD、ALD、或其组合等形成。在一些实施例中，导电填充层90C可以包括Co、Ru、Al、Ag、Au、W、Ni、Ti、Cu、Mn、Pd、Re、Ir、Pt、Zr、上述材料的合金、组合或多层等，并且可以使用PVD、CVD、ALD、或其组合等形成。
在对凹部86(参见图14A和图14B)的填充之后，可以执行诸如CMP工艺之类的平坦化工艺以去除栅极电介质层88和栅极电极90的多余部分，这些多余部分位于第一ILD 84的顶表面之上。栅极电极90和栅极电介质层88的剩余部分从而形成所得FinFET的替换栅极堆叠92。在平坦化工艺之后，替换栅极堆叠92的顶表面与第一ILD 84的顶表面在平坦化工艺的工艺误差内基本齐平或共面。
衬底50的n型区域50N和p型区域50P中的栅极电介质层88可以同时形成，使得每个区域中的栅极电介质层88由相同的材料形成。在其他实施例中，每个区域中的栅极电介质层88可以通过不同的工艺形成，使得不同区域中的栅极电介质层88可以由不同的材料形成。衬底50的n型区域50N和p型区域50P中的导电填充层90C可以同时形成，使得每个区域中的导电填充层90C由相同的材料形成。在其他实施例中，每个区域中的导电填充层90C可以通过不同的工艺形成，使得不同区域中的导电填充层90C可以由不同的材料形成。当使用不同的工艺时，可以使用各种掩蔽步骤来掩蔽和暴露适当的区域。
在图16A、图16B和图16C中，帽盖层98形成在栅极堆叠92之上以及栅极密封间隔件76/栅极间隔件78的相对部分之间。在一些实施例中，形成帽盖层98包括使栅极堆叠92凹陷，使得凹部96形成在栅极堆叠92正上方以及栅极密封间隔件76/栅极间隔件78的相对部分之间。然后在相应的凹部96中形成帽盖层98。在一些实施例中，帽盖层98部分地填充相应的凹部96。在一些实施例中，帽盖层98是金属层并且包括钨、钴、钼、钌等。在其他实施例中，帽盖层98是金属氮化物层并且包括TiN、TaN、WN等。在一些实施例中，帽盖层98的材料在相应凹部96中选择性地沉积在相应栅极堆叠92之上，直到实现帽盖层98的期望厚度为止。在其他实施例中，帽盖层98的材料沉积在相应的栅极堆叠92之上，使得该材料完全填充相应的凹部96。在这样的实施例中，在填充凹部96之后，帽盖层98的材料被平坦化以去除过度填充凹部96的部分材料，并且随后例如通过适当的蚀刻工艺被凹陷直到实现帽盖层98的期望厚度为止。在一些实施例中，帽盖层98的厚度在约
Figure BDA0003747697780000161
到约
Figure BDA0003747697780000162
之间。
在图17A、图17B和图17C中，栅极掩模100形成在帽盖层98之上和凹部96之中(见图16B)。在凹部96中填充包括一层或多层电介质材料(例如，氧化硅、氮化硅、氮氧化硅等)的栅极掩模100，随后执行平坦化工艺以去除电介质材料的延伸高于第一ILD 84的多余部分。在平坦化工艺之后，栅极掩模100的顶表面与第一ILD 84的顶表面在平坦化工艺的工艺误差内基本齐平或共面。
在图18A、图18B和图18C中，接触特征104形成在第一ILD 84中并且与相应的外延源极/漏极区域80N和80P电接触。接触特征104也可以称为源极/漏极接触件或源极/漏极接触插塞。用于接触特征104的开口通过CESL 82和第一ILD 84形成。在一些实施例中，开口还可以延伸到相应的外延源极/漏极区域80N和80P中。这些开口可以使用可接受的光刻和蚀刻技术形成。蚀刻可以是各向异性的。
在一些实施例中，在形成开口之后，在开口中在外延源极/漏极区域80N和80P之上形成硅化物层102。在形成硅化物层102之后，在开口中在硅化物层102之上形成接触特征104。在一些实施例中，如下面参照图21A-图32A和图21B-图32B所描述的来形成硅化物层102和接触特征104，并且将提供详细描述。
在图19A、图19B和图19C中，在第一ILD 84、栅极堆叠92和接触特征104之上形成蚀刻停止层(ESL)106。在一些实施例中，可以使用与以上参考图12A、图12B和图12C描述的CESL 82类似的材料和方法来形成ESL 106，在此不再重复描述。
在形成ESL 106之后，接触特征108形成在第二区域50B中的ESL 106中，并且与相应的接触特征104和相应的帽盖层98电接触。接触特征108也可以称为栅极/漏极接触件或栅极/漏极接触插塞。在一些实施例中，接触特征108包括延伸穿过ESL 106并与相应的接触特征104电接触的上部，以及在栅极密封间隔件76/栅极间隔件78的相对部分之间延伸并与相应的帽盖层98电接触的下部。在一些实施例中，如下面参照图45-图53所描述的形成接触特征108，并且将提供详细描述。
在图20A、图20B和图20C中，第二ILD 110形成在ESL 106之上。在一些实施例中，可以使用与以上参考图12A、图12B和图12C描述的第一ILD 84类似的材料和方法来形成第二ILD 110，在此不再重复描述。在一些实施例中，第一ILD 84和第二ILD 110包括相同的材料。在其他实施例中，第一ILD 84和第二ILD 110包括不同的材料。
在形成第二ILD 110之后，在第一区域50A和第二区域50B两者中形成接触特征112和114。接触特征112延伸穿过ESL 106和第二ILD 110，并且电耦合至相应的接触特征104。接触特征114延伸穿过相应的栅极掩模100、ESL 106和第二ILD 110，并电耦合至相应的帽盖层98。接触特征112也可以称为源极/漏极过孔。接触特征114也可以称为栅极接触件、栅极接触插塞或栅极过孔。在一些实施例中，接触特征112延伸到相应的接触特征104中。在一些实施例中，接触特征114延伸到相应的帽盖层98中。
用于接触特征112的开口形成在第二ILD 110和ESL 106中，并且暴露相应的接触特征104。用于接触特征114的开口形成在第二ILD 110、ESL 106和相应的栅极掩模100中，并暴露相应的帽盖层98。这些开口可以使用可接受的光刻和蚀刻技术形成。蚀刻可以是各向异性的。在形成开口之后，在相应的开口中形成接触特征112和114。在一些实施例中，如下面参照图33-图38所描述的形成接触特征112，并且将提供详细描述。在一些实施例中，如下面参照图39-图44所描述的形成接触特征114，并且将提供详细描述。
图21A-图31A和图21B-图31B是根据一些实施例的在图20C的区域116内制造接触特征104的中间阶段的截面图。特别地，图21A-图31A和图21B-图31B示出了在图20C的区域116中执行的工艺步骤。图21A-图31A沿图1中所示的参考截面B-B示出。图21B-图31B沿图1中所示的参考截面C-C示出。也可以应用与以下参照图21A-图31A和图21B-图31B描述的工艺步骤类似的工艺步骤来形成图20A、图20B和图20C所示的FinFET器件的其他接触特征104。
在图21A和图21B中，在一些实施例中，在如上文结合图17A、图17B和图17C所描述形成栅极掩模100之后，在第一ILD 84和CESL 82中形成开口124以暴露外延源极/漏极区域80P。在一些实施例中，开口124延伸到外延源极/漏极区域80P中。可以使用合适的光刻技术和蚀刻技术来形成开口124。蚀刻可以是各向异性的。
在一些实施例中，在开口124中在外延源极/漏极区域80P之上形成硅化物层102。在一些实施例中，在开口124中沉积金属材料。该金属材料可以包括Ti、Co、Ni、NiCo、Pt、NiPt、Ir、PtIr、Er、Yb、Pd、Rh、Nb、或前述项的组合等，并且可以使用PVD、溅射、或其组合等工艺形成。随后，执行退火工艺，以形成硅化物层102。在一些实施例中，退火工艺使金属材料与外延源极/漏极区域80P的半导体材料反应并形成硅化物层102。在形成硅化物层102之后，使用合适的去除工艺(例如，合适的蚀刻工艺)来去除金属材料的未反应部分。在金属材料包括钛(Ti)并且外延源极/漏极区域80P包括硅(Si)的一些实施例中，硅化物层102包括硅化钛(TiSi)。在其他实施例中，硅化物层102的材料使用CVD、PECVD等沉积在外延源极/漏极区域80P之上。
在形成硅化物层102之后，在开口124的侧壁和底部上并且第一ILD 84之上形成阻挡/粘附层126。在一些实施例中，阻挡/粘附层126包括金属材料(例如钛、钽、钨、钴、钼、钌等)、金属氮化物材料(例如氮化钛、氮化钽、氮化钨、等)、其组合等。在一些实施例中，可以使用ALD、CVD、PECVD等工艺形成阻挡/粘附层126。在阻挡/粘附层126包括氮化钛(TiN)的一些实施例中，阻挡/粘附层126可以通过以下方式形成：在开口124的侧壁和底部上沉积钛(Ti)层，并对Ti层执行氮化工艺来形成TiN层。Ti层可以使用CVD、ALD、PVD等工艺来沉积。氮化工艺可以包括将沉积的含金属材料暴露于氮前体的等离子体的等离子体工艺。氮前体可以包括N2气体、NH3气体、其组合等。在一些实施例中，阻挡/粘附层126的厚度在约
Figure BDA0003747697780000191
到约
Figure BDA0003747697780000192
之间。
在一些实施例中，在形成阻挡/粘附层126期间，一些金属原子从阻挡/粘附层126扩散到第一ILD 84中，并且在第一ILD 84中在第一ILD 84与阻挡/粘合层126之间的界面处形成含金属层128。在阻挡/粘附层126包括TiN并且第一ILD 84包括氮化硅(SiN)的一些实施例中，含金属层128包括TiSixNy。在一些实施例中，含金属层128的厚度在约
Figure BDA0003747697780000193
到约
Figure BDA0003747697780000194
之间。
在图22A和图22B中，在开口124(参见图21A和图21B)中并且阻挡/粘附层126之上形成覆盖层130。覆盖层130也可以称为底部抗反射涂层(BARC)。覆盖层130可以包括包含C、H、O或其组合的聚合物，并且可以使用旋涂然后热退火工艺来形成。
在图23A和图23B中，覆盖层130被凹陷至第一ILD 84的顶表面下方以形成凹部132。在一些实施例中，凹陷工艺包括对覆盖层130的材料具有选择性的蚀刻工艺。蚀刻工艺可以是干法蚀刻工艺或湿法蚀刻工艺。凹陷工艺暴露了阻挡/粘附层126的一部分。
在图24A和图24B中，阻挡/粘附层126的暴露部分、以及含金属层128的在阻挡/粘附层126的暴露部分和第一ILD 84之间的部分被去除以暴露第一ILD 84。在一些实施例中，去除工艺可以包括一种或多种合适的蚀刻工艺。例如，去除工艺可以包括对阻挡/粘附层126的材料具有选择性的第一蚀刻工艺，随后是对含金属层128的材料具有选择性的第二蚀刻工艺。
在图25A和图25B中，去除覆盖层130(参见图24A和图24B)以将凹部132朝向外延源极/漏极区域80P延伸。去除工艺可以包括可接受的灰化工艺，然后是湿法清洗工艺。在去除工艺之后，阻挡/粘附层126的剩余部分暴露在凹部132中。
在图26A和图26B中，对凹部132的侧壁和底部执行表面改性工艺，例如氧化工艺。在一些实施例中，氧化工艺将含金属层128氧化以形成氧化含金属层136，并氧化阻挡/粘附层126的一部分以形成氧化阻挡/粘附层138。在一些实施例中，氧化工艺完全氧化阻挡/粘附层126的设置在凹部132的侧壁上的部分，并且部分氧化阻挡/粘附层126的设置在凹部132底部的部分。在一些实施例中，氧化工艺进一步氧化第一ILD 84的暴露表面、以及第一ILD 84的在第一ILD 84和氧化含金属层136之间的界面处的部分以形成衬垫层134。氧化含金属层136的材料包括含金属层128的材料的氧化物(见图25A和图25B)。氧化阻挡/粘附层138的材料包括阻挡/粘附层126的材料的氧化物(见图25A和图25B)。衬垫层134的材料包括第一ILD 84的材料的氧化物。在第一ILD 84包括氮化硅(SiN)的一些实施例中，衬垫层134包括氮氧化硅(SiON)。在第一ILD 84包括氧化硅的一些实施例中，衬垫层134包括富氧氧化硅。
在一些实施例中，氧化工艺包括湿法氧化工艺或干法氧化工艺。氧化工艺可以提供对氧化层的毯式(blanket)且各向同性的表面改性。氧化工艺可以包括O2等离子体工艺、快速热氧化(RTO)工艺、臭氧去离子(DIO3)水工艺等。可以调整氧化工艺的参数以调整衬垫层134的属性。例如，在氧化工艺包括O2等离子体工艺的一些实施例中，工艺参数(如工艺温度、O2流速、和/或等离子体功率)可以提高，以提高第一ILD 84的氧化水平并形成连续的衬垫层134，如图26A和26B所示。在氧化工艺包括O2等离子体工艺的一些实施例中，工艺参数(如工艺温度、O2流速、和/或等离子体功率)可以降低，以降低第一ILD 84的氧化水平。这种实施例在图27A和图27B中示出，其中衬垫层140包括第一ILD 84的不连续的氧化部分。
在图28A和图28B中，去除氧化含金属层136(参见图26A和图26B)和氧化阻挡/粘附层138(参见图26A和图26B)以进一步使凹部132向外延源极/漏极区域80P延伸。在一些实施例中，去除工艺包括一个或多个干法蚀刻工艺。可以使用蚀刻剂来执行一个或多个干法蚀刻工艺，例如WCl5、WF6、Cl2、F2、其组合等。在一些实施例中，去除工艺包括对氧化阻挡/粘附层138的材料具有选择性的第一干法蚀刻工艺，随后是对氧化含金属层136的材料具有选择性的第二干法蚀刻工艺。在氧化阻挡/粘附层138包括氧化的TiN的一些实施例中，第一干法蚀刻工艺用诸如WCl5、WF6、Cl2、F2、其组合等之类的蚀刻剂来执行。在氧化含金属层136包括氧化的TiSixNy的一些实施例中，第二干法蚀刻工艺用诸如WCl5、WF6、Cl2、F2、其组合等之类的蚀刻剂来执行。
图29A、图29B、图30A和图30B示出了用导电材料142填充凹部132(见图28A和图28B)的过程。在一些实施例中，导电材料142可以包括铜、铜合金、银、金、钨、钴、铝、镍、其合金或组合等，并且可以使用沉积工艺形成，例如ALD、CVD、PECVD等。在一些实施例中，导电材料142在衬垫层134的材料上的沉积速率被降低、抑制或限制。因此，通过从凹部132(参见图26A和图26B)的侧壁去除阻挡/粘附层126(参见图26A和图26B)和含金属层128(参见图26A和图26B)并形成衬垫层134，如上文参考图22A-图28A和图22B-图28B所描述，导电材料142在凹部132的侧壁上的沉积速率被降低、抑制或限制。在这样的实施例中，用于形成导电材料142的沉积工艺是选择性地将导电材料142沉积在阻挡/粘附层126上并以自下而上的方式填充凹部132的沉积工艺。通过以自下而上的方式填充凹部132，可以减少或避免在导电材料142中形成接缝或空隙。因此，降低了所得到的接触特征104的电阻。
图29A和图29B示出了沉积工艺中的中间结构。在所示实施例中，凹部132以自下而上的方式被导电材料142部分地填充，使得没有大量的导电材料142被沉积在凹部132的未填充部分的侧壁上。
图30A和图30B示出了完成沉积工艺之后的结构。在一些实施例中，继续执行沉积工艺直到导电材料142完全填充凹部132(参见图29A和图29B)为止。
在图31A和图31B中，执行平坦化工艺以去除导电材料142的延伸高于第一ILD 84的顶表面的部分。该平坦化工艺可以包括CMP工艺、蚀刻工艺、其组合等。在执行平坦化工艺之后，导电材料142的顶表面与第一ILD 84的顶表面在平坦化工艺的工艺误差内基本齐平或共面。保留在凹部132(参见图28A和图28B)中的阻挡/粘附层126和导电材料142的部分形成接触特征104。在一些实施例中，导电材料142的一部分延伸低于外延源极/漏极区域80P的最顶部。在一些实施例中，导电材料142具有从约30nm至150nm之间的高度H1。在一些实施例中，导电材料142具有从约10nm到约40nm之间的第一宽度W1(在图31A所示的截面中)。在一些实施例中，导电材料142具有从约20nm到约300nm之间的第二宽度W2(在图31B所示的截面中)。在其他实施例中，第二宽度W2在约500nm到约1500nm之间。
图32A和图32B是根据一些实施例的图20C的区域116内的接触特征104的截面图。图32A沿图1所示的参考截面B-B示出。图32B沿图1所示的参考截面C-C示出。图32A和图32B的结构类似于图31A和图31B的结构，其中相似的特征用相似的附图标记表示，并且相似的特征在此不再赘述。在一些实施例中，图32A和图32B的结构可以采用与图31A和图31B的结构类似的方式形成，在此不再赘述。与图31A和图31B的结构相比，图32A和图32B的结构包括不连续的衬垫层140而不是连续的衬垫层134。
图33A和图33B是根据一些实施例的图20C的区域116内的接触特征104的截面图。图33A沿图1所示的参考截面B-B示出。图33B沿图1所示的参考截面C-C示出。图33A和图33B的结构类似于图31A和图31B的结构，其中相似的特征用相似的附图标记表示，并且相似的特征在此不再赘述。在一些实施例中，图33A和图33B的结构可以采用与图31A和图31B的结构类似的方式形成，在此不再赘述。在一些实施例中，如上文参考图29A、图29B、图30A和图30B所描述的，在用导电材料142填充凹部132之前，完全去除衬垫层134。在一些实施例中，去除工艺可以包括对衬垫层134的材料具有选择性的蚀刻工艺。蚀刻工艺可以是湿法蚀刻工艺或干法蚀刻工艺。在所示实施例中，导电材料142与第一ILD 84实体接触。
图34-图38是根据一些实施例的在图20B的区域118内制造接触特征112的中间阶段的截面图。特别地，图34-图38示出了在图20B的区域118中执行的工艺步骤。图34-图38沿图1所示的参考截面B-B示出。与下文参考图34-图38描述的工艺步骤类似的工艺步骤也可以应用于形成图20A、图20B和图20C所示的FinFET器件的其他接触特征112。
在图34中，在一些实施例中，在如上文结合图20A、图20B和图20C所述形成第二ILD110之后，在第二ILD 110和ESL 106中形成开口144以暴露接触特征104。可以使用合适的光刻技术和蚀刻技术来形成接触开口144。蚀刻可以是各向异性的。在一些实施例中，在用于形成开口144的蚀刻工艺期间，接触特征104的部分材料被去除并且作为残留物146沉积在开口144的侧壁上。
在图35中，对开口144的侧壁和底部执行表面改性工艺，例如氧化工艺。在一些实施例中，氧化工艺氧化残留物146(见图34)以形成氧化残留物154，并氧化接触特征104的一部分以形成氧化层148。氧化工艺进一步氧化ESL 106的暴露表面，以及ESL 106与氧化残留物154之间的界面处的ESL 106的部分，以形成衬垫层150。氧化工艺进一步氧化第二ILD110的暴露表面，以及在第二ILD 110和氧化残留物154之间的界面处的第二ILD 110的部分，以形成衬垫层152。
氧化残留物154的材料包括残留物146的材料的氧化物。氧化层148的材料包括接触特征104的氧化物。衬垫层150的材料包括ESL 106的材料的氧化物。衬垫层152的材料包括第二ILD 110的材料的氧化物。在ESL 106和第二ILD 110包括氮化硅(SiN)的一些实施例中，衬垫层150和152包括氮氧化硅(SiON)。在ESL 106和第二ILD 110包括氧化硅的一些实施例中，衬垫层150和152包括富氧氧化硅。
在一些实施例中，衬垫层150的厚度在约
Figure BDA0003747697780000231
到约
Figure BDA0003747697780000232
之间。在一些实施例中，衬垫层152的厚度在约
Figure BDA0003747697780000233
到约
Figure BDA0003747697780000234
之间。在一些实施例中，衬垫层152的厚度与衬垫层150的厚度之间的差在约
Figure BDA0003747697780000235
到约
Figure BDA0003747697780000236
之间。
在一些实施例中，对开口144的侧壁和底部执行的氧化工艺可以类似于上面参照图26A和图26B描述的对凹部132的侧壁和底部的氧化工艺，此处不再赘述。可以调整氧化工艺的参数以调整衬垫层150和152的属性。例如，在氧化工艺包括O2等离子体工艺的一些实施例中，工艺参数(如工艺温度、O2流速、和/或等离子体功率)可以提高，以提高ESL 106和第二ILD 110的氧化水平，并形成连续的衬垫层150和152，如图35所示。在氧化工艺包括O2等离子体工艺的一些实施例中，工艺参数(如工艺温度、O2流速、和/或等离子体功率)可以降低，以降低ESL 106和第二ILD 110的氧化水平。这种实施例在图36中示出，其中衬垫层156包括ESL 106的不连续的氧化部分，并且衬垫层158包括第二ILD 110的不连续的氧化部分。
在图37中，氧化残留物154(见图35)和氧化层148(见图35)被去除。在去除工艺之后，开口144延伸到接触特征104中，使得开口144的底部低于接触特征104的顶表面和第一ILD 84的顶表面。在一些实施例中，去除工艺包括一个或多个干法蚀刻工艺。可以使用诸如WCl5、WF6、Cl2、F2、其组合等之类的蚀刻剂来执行一个或多个干法蚀刻工艺。在氧化残留物154和氧化层148包括氧化钨的一些实施例中，去除工艺包括使用诸如WCl5、WF6、其组合等之类的蚀刻剂的干法蚀刻工艺。
在图38中，用导电材料160填充开口144(参见图37)。在一些实施例中，可以使用与以上参考图29A、图29B、图30A和图30B描述的导电材料142类似的材料和方法来形成导电材料160，在此不再重复描述。在一些实施例中，导电材料160在衬垫层150和152的材料上的沉积速率被降低、抑制或限制。因此，通过从开口144的侧壁去除残留物146(参见图34)并形成如上文参考图35-图37所描述的衬垫层150和152，导电材料160在开口144的侧壁上的沉积速率被降低、抑制或限制。在这样的实施例中，用于形成导电材料160的沉积工艺是选择性地将导电材料160沉积在接触特征104上并以自下而上的方式填充开口144的沉积工艺。通过以自下而上的方式填充开口144，可以减少或避免在导电材料160中形成接缝或空隙。因此，降低了所得到的接触特征112的电阻。
进一步在图38中，在用导电材料160填充开口144(参见图37)之后，执行平坦化工艺以去除延伸高于第二ILD 110的顶表面的导电材料160的部分。该平坦化工艺可以包括CMP工艺、蚀刻工艺、其组合等。在执行平坦化工艺之后，导电材料160的顶表面与第二ILD110的顶表面在平坦化工艺的工艺误差内基本齐平或共面。导电材料160留在开口144中的部分形成接触特征112。在一些实施例中，导电材料160具有约30nm到约150nm之间的高度H2。在一些实施例中，导电材料160具有从约10nm到约25nm之间的第一宽度W3(在图38所示的截面中)。在一些实施例中，导电材料160具有约10nm到约75nm之间的第二宽度(在与图38所示的截面垂直的截面中)。在一些实施例中，导电材料160的底表面延伸到接触特征104中达深度D1，该深度D1从接触特征104的顶表面测量。深度D1可以在约5nm到约25nm之间。
图39是根据一些实施例的图20B的区域118内的接触特征112的截面图。图39沿图1中所示的参考截面B-B示出。图39的结构与图38的结构相似，其中相似的特征用相似的附图标记标注，并且相似的特征在此不再赘述。在一些实施例中，图39的结构可以采用与图38的结构类似的方式形成，在此不再赘述。与图38的结构相比，图39的结构包括不连续的衬垫层156和158，而不是连续的衬垫层150和152。
图40-图44是根据一些实施例的在图20B的区域120内制造接触特征114的中间阶段的截面图。特别地，图40-图44示出了在图20B的区域120中执行的工艺步骤。图40-图44沿图1所示的参考横截面B-B示出。与下文参考图40-图44描述的工艺步骤类似的工艺步骤也可以应用于形成图20A、图20B和图20C所示的FinFET器件的其他接触特征114。
在图40中，在一些实施例中，在如上文结合图20A、图20B和图20C所述形成第二ILD110之后，在第二ILD 110、ESL 106和栅极掩模100中形成开口162以暴露帽盖层98。可以使用合适的光刻技术和蚀刻技术来形成开口162。蚀刻可以是各向异性的。在一些实施例中，在形成开口162的蚀刻工艺期间，帽盖层98的部分材料被去除并且作为残留物164沉积在开口162的侧壁上。
在图41中，对开口162的侧壁和底部执行表面改性工艺，例如氧化工艺。在一些实施例中，氧化工艺氧化残留物164(见图40)以形成氧化残留物174，并氧化帽盖层98的一部分以形成氧化层166。氧化工艺进一步氧化栅极掩模100的暴露表面，以及栅极掩模100的在栅极掩模100和氧化残留物174之间的界面处的部分，以形成衬垫层168。氧化工艺进一步氧化ESL 106的暴露表面、以及ESL 106的在ESL 106与氧化残留物174之间的界面处的部分，以形成衬垫层170。氧化工艺进一步氧化第二ILD 110的暴露表面，以及在第二ILD 110和氧化残留物174之间的界面处的第二ILD 110的部分，以形成衬垫层172。
氧化残留物174的材料包括残留物164(见图40)的材料的氧化物。氧化层166的材料包括帽盖层98的氧化物。衬垫层168的材料包括栅极掩模100的材料的氧化物。衬垫层170的材料包括ESL 106的材料的氧化物。衬垫层172的材料包括第二ILD 110的材料的氧化物。在栅极掩模100、ESL 106和第二ILD 110包括氮化硅(SiN)的一些实施例中，衬垫层168、170和172包括氮氧化硅(SiON)。在栅极掩模100、ESL 106和第二ILD 110包括氧化硅的一些实施例中，衬垫层168、170和172包括富氧氧化硅。
在一些实施例中，衬垫层168的厚度在约
Figure BDA0003747697780000261
到约
Figure BDA0003747697780000262
之间。在一些实施例中，衬垫层170的厚度在约
Figure BDA0003747697780000263
到约
Figure BDA0003747697780000264
之间。在一些实施例中，衬垫层172的厚度在约
Figure BDA0003747697780000265
到约
Figure BDA0003747697780000266
之间。
在一些实施例中，对开口162的侧壁和底部执行的氧化工艺可以类似于上面参照图26A和图26B描述的对凹部132的侧壁和底部的氧化工艺，此处不再赘述。可以调整氧化工艺的参数以调整衬垫层168、170和172的属性。例如，在氧化工艺包括O2等离子体工艺的一些实施例中，工艺参数(如工艺温度、O2流速、和/或等离子体功率)可以提高，以提高栅极掩模100、ESL 106和第二ILD 110的氧化水平，并形成连续的衬垫层168、170和172，如图41所示。在氧化工艺包括O2等离子体工艺的一些实施例中，工艺参数(如工艺温度、O2流速、和/或等离子体功率)可以降低，以降低栅极掩模100、ESL 106和第二ILD 110的氧化水平。这种实施例在图42中示出，其中衬垫层176包括栅极掩模100的不连续的氧化部分，衬垫层178包括ESL 106的不连续的氧化部分，并且衬垫层180包括第二ILD 110的不连续的氧化部分。
在图43中，氧化残留物174(见图41)和氧化层166(见图41)被去除。在去除工艺之后，开口162延伸到帽盖层98中，使得开口162的底部低于帽盖层98的顶表面。在一些实施例中，去除工艺包括一个或多个干法蚀刻工艺。可以使用诸如WCl5、WF6、Cl2、F2、其组合等之类的蚀刻剂来执行一个或多个干法蚀刻工艺。在氧化残留物174和氧化层166包括氧化钨的一些实施例中，去除工艺包括使用诸如WCl5、WF6、其组合等之类的蚀刻剂的干法蚀刻工艺。
在图44中，用导电材料182填充开口162(参见图43)。在一些实施例中，可以使用与以上参考图29A、图29B、图30A和图30B描述的导电材料142类似的材料和方法来形成导电材料182，在此不再重复描述。在一些实施例中，导电材料182在衬垫层168、170和172的材料上的沉积速率被降低、抑制或限制。因此，通过从开口162的侧壁去除残留物164(参见图40)并形成如上文参考图41-图43所描述的衬垫层168、170和172，导电材料182在开口162的侧壁上的沉积速率被降低、抑制或限制。在这样的实施例中，用于形成导电材料182的沉积工艺是选择性地将导电材料182沉积在帽盖层98上并以自下而上的方式填充开口162的沉积工艺。通过以自下而上的方式填充开口162，可以减少或避免在导电材料182中形成接缝或空隙。因此，降低了所得到的接触特征112的电阻。
进一步在图44中，在用导电材料182填充开口162(参见图43)之后，执行平坦化工艺以去除延伸高于第二ILD 110的顶表面的导电材料182的部分。该平坦化工艺可以包括CMP工艺、蚀刻工艺、其组合等。在执行平坦化工艺之后，导电材料182的顶表面与第二ILD110的顶表面在平坦化工艺的工艺误差内基本齐平或共面。导电材料182留在开口162中的部分形成接触特征114。在一些实施例中，导电材料182具有从约30nm到约150nm之间的高度H3。在一些实施例中，导电材料182具有从约10nm到约25nm之间的第一宽度W4(在图44所示的截面中)。在一些实施例中，导电材料182具有从约10nm到约75nm之间的第二宽度(在与图44所示的截面垂直的截面中)。在一些实施例中，导电材料182的底表面延伸到帽盖层98中达深度D2，该深度D2从帽盖层98的顶表面测量。深度D2可以在约5nm到约25nm之间。
图45是根据一些实施例的图20B的区域120内的接触特征114的截面图。图45沿图1中所示的参考截面B-B示出。图45的结构与图44的结构相似，其中相似的特征用相似的附图标记标注，并且相似的特征在此不再赘述。在一些实施例中，图45的结构可以采用与图44的结构类似的方式形成，在此不再赘述。与图44的结构相比，图45的结构包括不连续的衬垫层176、178和180，而不是连续的衬垫层168、170和172。
图46-图53是根据一些实施例的在图20B的区域122内制造接触特征108的中间阶段的截面图。特别地，图46-图53示出了在图20B的区域122中执行的工艺步骤。图46-图53沿图1所示的参考截面B-B示出。
在图46中，在一些实施例中，在如上文结合图19A、图19B和图19C所描述形成ESL106之后，在ESL 106之上形成第三ILD 184。可以使用与以上参考图12A、图12B和图12C描述的第一ILD 84类似的材料和方法来形成第三ILD 184，在此不再重复描述。在一些实施例中，ILD 84和ILD 184包括相同的材料。在其他实施例中，ILD 84和ILD 184包括不同的材料。
在图47中，在形成第三ILD 184之后，在第三ILD 184、ESL 106和栅极掩模100中形成开口186以暴露接触特征104和帽盖层98。开口186包括上部186A和下部186B。上部186A延伸穿过第三ILD 184和ESL 106，并且暴露接触特征104。下部186B延伸穿过栅极掩模100并在栅极密封间隔件76之间，并暴露帽盖层98。可以使用合适的光刻技术和蚀刻技术来形成开口186。蚀刻可以是各向异性的。
在图48中，阻挡/粘附层188形成在开口186的侧壁和底部上，以及第三ILD 184之上。在一些实施例中，可以使用与以上参考图21A和图21B描述的阻挡/粘附层126类似的材料和方法来形成阻挡/粘附层188，在此不再重复描述。
在图49中，对阻挡/粘附层188的暴露表面执行表面改性工艺，例如氧化工艺。在一些实施例中，氧化工艺氧化设置在开口186的侧壁上和第三ILD 184之上的阻挡/粘附层188的部分，并形成氧化阻挡/粘附层190。氧化工艺进一步氧化在栅极密封间隔件76和氧化阻挡/粘附层190之间的界面处的栅极密封间隔件76的部分以形成衬垫层192。氧化工艺进一步氧化ESL 106与氧化阻挡/粘附层190之间界面处的ESL 106部分以形成衬垫层194。氧化工艺进一步氧化第三ILD 184在第三ILD 184和氧化阻挡/粘附层190之间的界面处的部分以形成衬垫层(未示出)。
衬垫层192的材料包括栅极密封间隔件76的材料的氧化物。衬垫层194的材料包括ESL 106的材料的氧化物。在栅极密封间隔件76和ESL 106包括氮化硅(SiN)的一些实施例中，衬垫层192和194包括氮氧化硅(SiON)。在栅极密封间隔件76和ESL 106包括氧化硅的一些实施例中，衬垫层192和194包括富氧氧化硅。在一些实施例中，衬垫层192的厚度在约
Figure BDA0003747697780000291
到约
Figure BDA0003747697780000292
之间。在一些实施例中，衬垫层194的厚度在约
Figure BDA0003747697780000293
Figure BDA0003747697780000294
到约
Figure BDA0003747697780000295
之间。
在一些实施例中，对阻挡/粘附层188的暴露表面执行的氧化工艺可以类似于在上面参考图26A和图26B描述的对阻挡/粘附层126的暴露表面执行的氧化工艺，此处不再赘述。在一些实施例中，氧化工艺在开口186外部以非定向或各向同性方式执行，并且在开口186内以定向方式执行。通过在开口186内以定向方式执行氧化工艺，阻挡/粘附层188的设置在开口186的侧壁上的部分被氧化，而阻挡/粘附层188的设置在开口186的底部的部分未被氧化。
在一些实施例中，可以调整氧化工艺的参数以调整衬垫层192和194的属性。例如，在氧化工艺包括O2等离子体工艺的一些实施例中，工艺参数(如工艺温度、O2流速、和/或等离子体功率)可以提高，以提高栅极密封间隔件76和ESL 106的氧化水平并形成连续的衬垫层192和194，如图49所示。在氧化工艺包括O2等离子体工艺的一些实施例中，工艺参数(如工艺温度、O2流速、和/或等离子体功率)可以降低，以降低栅极密封间隔件76和ESL 106的氧化水平。这种实施例在图50中示出，其中衬垫层196包括栅极密封间隔件76的不连续的氧化部分，并且衬垫层198包括ESL 106的不连续的氧化部分。
在图51中，氧化阻挡/粘附层190(见图49)被去除。在一些实施例中，去除工艺包括一个或多个干法蚀刻工艺。可以使用蚀刻剂来执行一个或多个干法蚀刻工艺，例如WCl5、WF6、Cl2、F2、其组合等。
在图52中，用导电材料200填充开口186(参见图51)。在一些实施例中，可以使用与以上参考图29A、图29B、图30A和图30B描述的导电材料142类似的材料和方法来形成导电材料200，在此不再重复描述。在一些实施例中，导电材料200在衬垫层192和194的材料上的沉积速率被降低、抑制或限制。因此，通过从开口186的侧壁去除阻挡/粘附层188的部分并形成如上文参考图49-图51所描述的衬垫层192和194，导电材料200在开口186的侧壁上的沉积速率被降低、抑制或限制。在这样的实施例中，形成导电材料200的沉积工艺是选择性地将导电材料200沉积在阻挡/粘附层188上并以自下而上的方式填充开口186的沉积工艺。通过以自下而上的方式填充开口186，可以减少或避免在导电材料200中形成接缝或空隙。因此，降低了所得的接触特征108的电阻。
在图53中，在用导电材料200填充开口186(参见图51)之后，执行平坦化工艺以去除延伸高于ESL 106的顶表面的导电材料200的部分。该平坦化工艺还去除第三ILD 184。该平坦化工艺可以包括CMP工艺、蚀刻工艺、其组合等。在执行平坦化工艺之后，导电材料200的顶表面与ESL 106的顶表面在平坦化工艺的工艺误差内基本齐平或共面。保留在开口186中的导电材料200和阻挡/粘附层188的部分形成接触特征108。在一些实施例中，导电材料200具有从约30nm到约70nm之间的高度H4。在一些实施例中，导电材料200具有从约20nm到约60nm之间的第一宽度W5(在图53所示的截面中)。在一些实施例中，导电材料200具有从约10nm到约25nm之间的第二宽度(在与图53所示的截面垂直的截面中)。
图54是根据一些实施例的图20B中的区域122内的接触特征108的截面图。图54沿图1中所示的参考截面B-B示出。图54的结构与图53的结构相似，其中相似的特征用相似的附图标记标注，并且相似的特征在此不再赘述。在一些实施例中，图54的结构可以采用与图53的结构类似的方式形成，在此不再赘述。与图53的结构相比，图54的结构包括不连续的衬垫层196和198，而不是连续的衬垫层192和194。
所公开的FinFET实施例还可以应用于纳米结构器件，例如，纳米结构(例如，纳米片、纳米线、栅极全环绕等)场效应晶体管(NSFET)。在NSFET实施例中，鳍被通过对沟道层和牺牲层的交替层的堆叠进行图案化而形成的纳米结构代替。虚设栅极堆叠和源极/漏极区域以与上述实施例类似的方式而形成。在虚设栅极堆叠被去除之后，牺牲层可以在沟道区域中被部分或全部去除。替换栅极结构以与上述实施例类似的方式形成，替换栅极结构可以部分或完全填充通过去除牺牲层而留下的开口，并且替换栅极结构可以部分或完全围绕NSFET器件的沟道区域中的沟道层。可以用与上述实施例类似的方式形成ILD以及与替换栅极结构和源极/漏极区域的接触件。纳米结构器件可以如美国专利No.9,647,071中所公开的方式来形成，该专利公开通过引用整体并入本文。
实施例可以实现多个优点。通过如本文所述对接触开口的侧壁执行表面改性(例如，氧化工艺)和蚀刻工艺，减少或避免了在接触开口中形成接触特征的选择性金属沉积/生长工艺的选择性损失。本文讨论的各种实施例允许在接触开口中选择性地自下而上沉积/生长接触特征以实现低电阻接触特征，减少或避免了接缝或空隙形成，增加了接触特征的晶粒尺寸，并提高了良率。
根据一个实施例，一种方法包括在外延源极/漏极区域之上形成电介质层。在电介质层中形成开口。开口暴露外延源极/漏极区域的一部分。在开口的侧壁和底部上形成阻挡层。对开口的侧壁和底部执行氧化工艺。氧化工艺将阻挡层的一部分转化为氧化阻挡层，并将电介质层的与氧化阻挡层相邻的部分转化为衬垫层。去除氧化阻挡层。以自下而上的方式用导电材料填充开口。导电材料与衬垫层实体接触。在一个实施例中，该方法还包括在形成阻挡层之前，在开口的底部上形成硅化物层。在一个实施例中，该方法还包括在执行氧化工艺之前，在阻挡层和电介质层之间的界面处形成含金属层。在一个实施例中，氧化工艺进一步将含金属层转化为氧化含金属层。在一个实施例中，该方法还包括在用导电材料填充开口之前，去除氧化含金属层以暴露衬垫层。在一个实施例中，衬垫层是连续层。在一个实施例中，衬垫层是不连续层。
根据另一个实施例，一种方法包括在导电特征之上形成电介质层。在电介质层中蚀刻开口。开口暴露导电特征。蚀刻在开口的侧壁上形成残留物。残留物包括导电特征的一部分。对开口的侧壁和底部执行氧化工艺。氧化工艺将导电特征的位于开口的底部的部分转化为氧化层，将残留物转化为氧化残留物，并将电介质层的位于开口的侧壁的部分转化为衬垫层。去除氧化层以暴露导电特征。去除氧化残留物以暴露衬垫层。自下而上地用导电材料填充所述开口。导电材料与衬垫层实体接触。在一个实施例中，去除氧化层和去除氧化残留物包括执行干法蚀刻工艺。在一个实施例中，导电材料的一部分延伸低于导电特征的顶表面。在一个实施例中，导电特征是源极/漏极接触件。在一个实施例中，导电特征是栅极堆叠之上的帽盖层。在一个实施例中，衬垫层是连续层。在一个实施例中，衬垫层是不连续层。
根据又一实施例，一种器件包括在外延源极/漏极区域之上的电介质层，和在电介质层中并且电耦合到外延源极/漏极区域的接触特征。接触特征包括导电材料，以及沿导电材料的底表面延伸并与导电材料的底表面实体接触的阻挡层。该器件还包括沿导电材料的侧壁和电介质层的侧壁延伸并与导电材料的侧壁和电介质层的侧壁实体接触的衬垫层。在一个实施例中，衬垫层是连续层。在一个实施例中，衬垫层包括电介质层的不连续氧化部分。在一个实施例中，该器件还包括在阻挡层和外延源极/漏极区域之间的硅化物层。在一个实施例中，导电材料的一部分延伸低于外延源极/漏极区域的最顶部。在一个实施例中，导电材料与电介质层实体接触。
上文概述了若干实施例的特征，以使本领域技术人员可以更好地理解本公开的各个方面。本领域的技术人员应理解，他们可以容易地使用本公开作为基础来设计或者修改其他工艺和结构以实现与本文介绍的实施例相同的目的和/或达到与本文介绍的实施例相同的优点。本领域技术人员还应当认识到，这些等同构造并不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下进行各种改变、替代和变更。
示例1.一种形成半导体器件的方法，包括：在外延源极/漏极区域之上形成电介质层；在电介质层中形成开口，所述开口暴露所述外延源极/漏极区域的一部分；在所述开口的侧壁和底部上形成阻挡层；对所述开口的侧壁和底部执行氧化工艺，所述氧化工艺将所述阻挡层的一部分转化为氧化阻挡层，并将所述电介质层的与所述氧化阻挡层相邻的部分转化为衬垫层；去除所述氧化阻挡层；以及以自下而上的方式用导电材料填充所述开口，所述导电材料与所述衬垫层实体接触。
示例2.根据示例1所述的方法，还包括：在形成所述阻挡层之前，在所述开口的底部上形成硅化物层。
示例3.根据示例1所述的方法，还包括：在执行所述氧化工艺之前，在所述阻挡层和所述电介质层之间的界面处形成含金属层。
示例4.根据示例3所述的方法，其中，所述氧化工艺进一步将所述含金属层转化为氧化含金属层。
示例5.根据示例4所述的方法，还包括：在用所述导电材料填充所述开口之前，去除所述氧化含金属层以暴露所述衬垫层。
示例6.根据示例1所述的方法，其中，所述衬垫层是连续层。
示例7.根据示例1所述的方法，其中，所述衬垫层是不连续层。
示例8.一种形成半导体器件的方法，包括：在导电特征之上形成电介质层；在所述电介质层中蚀刻开口，所述开口暴露所述导电特征，所述蚀刻在所述开口的侧壁上形成残留物，所述残留物包括所述导电特征的一部分；对所述开口的侧壁和底部执行氧化工艺，所述氧化工艺将所述导电特征的位于所述开口的底部的部分转化为氧化层，将所述残留物转化为氧化残留物，并将所述电介质层的位于所述开口的侧壁的部分转化为衬垫层；去除所述氧化层以暴露所述导电特征；去除所述氧化残留物以暴露所述衬垫层；以及自下而上地用导电材料填充所述开口，所述导电材料与所述衬垫层实体接触。
示例9.根据示例8所述的方法，其中，去除所述氧化层和去除所述氧化残留物包括执行干法蚀刻工艺。
示例10.根据示例8所述的方法，其中，所述导电材料的一部分延伸低于所述导电特征的顶表面。
示例11.根据示例8所述的方法，其中，所述导电特征是源极/漏极接触件。
示例12.根据示例8所述的方法，其中，所述导电特征是栅极堆叠之上的帽盖层。
示例13.根据示例8所述的方法，其中，所述衬垫层是连续层。
示例14.根据示例8所述的方法，其中，所述衬垫层是不连续层。
示例15.一种半导体器件，包括：电介质层，在外延源极/漏极区域之上；接触特征，在所述电介质层中并且电耦合至所述外延源极/漏极区域，其中，所述接触特征包括：导电材料；以及阻挡层，沿所述导电材料的底表面延伸并与所述导电材料的底表面实体接触；以及衬垫层，沿所述导电材料的侧壁和所述电介质层的侧壁延伸并与所述导电材料的侧壁和所述电介质层的侧壁实体接触。
示例16.根据示例15所述的器件，其中，所述衬垫层是连续层。
示例17.根据示例15所述的器件，其中，所述衬垫层包括所述电介质层的不连续氧化部分。
示例18.根据示例15所述的器件，还包括：硅化物层，在所述阻挡层和所述外延源极/漏极区域之间。
示例19.根据示例15所述的器件，其中，所述导电材料的一部分延伸低于所述外延源极/漏极区域的最顶部。
示例20.根据示例15所述的器件，其中，所述导电材料与所述电介质层实体接触。

Claims (10)

1.一种形成半导体器件的方法，包括：
在外延源极/漏极区域之上形成电介质层；
在电介质层中形成开口，所述开口暴露所述外延源极/漏极区域的一部分；
在所述开口的侧壁和底部上形成阻挡层；
对所述开口的侧壁和底部执行氧化工艺，所述氧化工艺将所述阻挡层的一部分转化为氧化阻挡层，并将所述电介质层的与所述氧化阻挡层相邻的部分转化为衬垫层；
去除所述氧化阻挡层；以及
以自下而上的方式用导电材料填充所述开口，所述导电材料与所述衬垫层实体接触。
2.根据权利要求1所述的方法，还包括：在形成所述阻挡层之前，在所述开口的底部上形成硅化物层。
3.根据权利要求1所述的方法，还包括：在执行所述氧化工艺之前，在所述阻挡层和所述电介质层之间的界面处形成含金属层。
4.根据权利要求3所述的方法，其中，所述氧化工艺进一步将所述含金属层转化为氧化含金属层。
5.根据权利要求4所述的方法，还包括：在用所述导电材料填充所述开口之前，去除所述氧化含金属层以暴露所述衬垫层。
6.根据权利要求1所述的方法，其中，所述衬垫层是连续层。
7.根据权利要求1所述的方法，其中，所述衬垫层是不连续层。
8.一种形成半导体器件的方法，包括：
在导电特征之上形成电介质层；
在所述电介质层中蚀刻开口，所述开口暴露所述导电特征，所述蚀刻在所述开口的侧壁上形成残留物，所述残留物包括所述导电特征的一部分；
对所述开口的侧壁和底部执行氧化工艺，所述氧化工艺将所述导电特征的位于所述开口的底部的部分转化为氧化层，将所述残留物转化为氧化残留物，并将所述电介质层的位于所述开口的侧壁的部分转化为衬垫层；
去除所述氧化层以暴露所述导电特征；
去除所述氧化残留物以暴露所述衬垫层；以及
自下而上地用导电材料填充所述开口，所述导电材料与所述衬垫层实体接触。
9.根据权利要求8所述的方法，其中，去除所述氧化层和去除所述氧化残留物包括执行干法蚀刻工艺。
10.一种半导体器件，包括：
电介质层，在外延源极/漏极区域之上；
接触特征，在所述电介质层中并且电耦合至所述外延源极/漏极区域，其中，所述接触特征包括：
导电材料；以及
阻挡层，沿所述导电材料的底表面延伸并与所述导电材料的底表面实体接触；以及
衬垫层，沿所述导电材料的侧壁和所述电介质层的侧壁延伸并与所述导电材料的侧壁和所述电介质层的侧壁实体接触。
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