CN113178446A - 半导体器件及方法 - Google Patents

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黄玉莲
王冠人
傅劲逢
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Abstract

本申请公开了半导体器件及方法。一种实施例方法包括：在沟道区域之上形成栅极堆叠；与沟道区域相邻地生长源极/漏极区域；在源极/漏极区域和栅极堆叠之上沉积第一ILD层；通过第一ILD层形成源极/漏极接触件；通过第一ILD层形成栅极接触件，该栅极接触件与栅极堆叠实体接触；执行蚀刻工艺以部分地暴露第一侧壁和第二侧壁，该第一侧壁位于源极/漏极接触件和第一ILD层的第一界面处，第二侧壁位于栅极接触件和第一ILD层的第二界面处；形成第一导电特征，该第一导电特征与源极/漏极接触件的第一侧壁和第一顶表面实体接触；以及形成第二导电特征，该第二导电特征与栅极接触件的第二侧壁和第二顶表面实体接触。

Description

半导体器件及方法
技术领域
本公开总体上涉及半导体器件及其制造方法。
背景技术
半导体器件被用于各种电子应用中，例如，个人计算机、蜂窝电话、数码相机和其他电子设备。半导体器件通常通过以下方式来制造：在半导体衬底之上顺序地沉积材料的绝缘层或电介质层、导电层和半导体层，并使用光刻对各个材料层进行图案化以在其上形成电路组件和元件。
半导体行业通过不断减小最小特征尺寸来不断提高各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多的组件集成到给定区域中。然而，随着最小特征尺寸的减小，出现了应解决的其他问题。
发明内容
根据本公开的一方面，提供了一种用于制造半导体器件的结构，包括：栅极堆叠，位于衬底的沟道区域之上；源极/漏极区域，与所述沟道区域相邻；第一层间电介质ILD层，位于所述源极/漏极区域和所述栅极堆叠之上；第一金属间电介质IMD层，位于所述第一ILD层之上；第一导电特征，延伸穿过所述第一IMD层；第二导电特征，延伸穿过所述第一IMD层；源极/漏极接触件，延伸穿过所述第一ILD层并部分地延伸到所述第一导电特征中，所述源极/漏极接触件与所述源极/漏极区域和所述第一导电特征实体接触；以及栅极接触件，延伸穿过所述第一ILD层并部分地延伸到所述第二导电特征中，所述栅极接触件与所述栅极堆叠和所述第二导电特征实体接触。
根据本公开的另一方面，提供了一种用于制造半导体器件的结构，包括：栅极堆叠，位于衬底的沟道区域之上；源极/漏极区域，与所述沟道区域相邻；第一层间电介质ILD层，位于所述源极/漏极区域和所述栅极堆叠之上；第一金属间电介质IMD层，位于所述第一ILD层之上；第一导电特征，延伸穿过所述第一IMD层并部分地延伸到所述第一ILD层中；第二导电特征，延伸穿过所述第一IMD层并部分地延伸到所述第一ILD层中；源极/漏极接触件，部分地延伸到所述第一ILD层中，所述源极/漏极接触件与所述源极/漏极区域和所述第一导电特征实体接触；以及栅极接触件，部分地延伸到所述第一ILD层中，所述栅极接触件与所述栅极堆叠和所述第二导电特征实体接触。
根据本公开的又一方面，提供了一种用于制造半导体器件的方法，包括：在衬底的沟道区域之上形成栅极堆叠；与所述沟道区域相邻地生长源极/漏极区域；在所述源极/漏极区域和所述栅极堆叠之上沉积第一层间电介质ILD层；通过所述第一ILD层形成源极/漏极接触件，所述源极/漏极接触件与所述源极/漏极区域实体接触；通过所述第一ILD层形成栅极接触件，所述栅极接触件与所述栅极堆叠实体接触；凹陷所述第一ILD层，以暴露所述源极/漏极接触件的第一侧壁和所述栅极接触件的第二侧壁；形成第一导电特征，所述第一导电特征与所述源极/漏极接触件的所述第一侧壁和第一顶表面实体接触；以及形成第二导电特征，所述第二导电特征与所述栅极接触件的所述第二侧壁和第二顶表面实体接触。
附图说明
在结合附图阅读下面的具体实施方式时，可以从下面的具体实施方式中最佳地理解本公开的各方面。注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
图1示出了根据一些实施例的三维视图中的FinFET的示例。
图2和图3是根据一些实施例的FinFET的制造中的中间阶段的三维视图。
图4A、图4B、图4C、图4D、图5A、图5B、图6A、图6B、图7A和图7B是根据一些实施例的FinFET的制造中的其他中间阶段的截面图。
图8、图9和图10是根据一些实施例的FinFET的制造中的其他中间阶段的截面图。
图11是根据一些其他实施例的FinFET的截面图。
图12是根据一些其他实施例的FinFET的截面图。
图13是根据一些其他实施例的FinFET的截面图。
图14是根据一些其他实施例的FinFET的截面图。
图15是根据一些其他实施例的FinFET的截面图。
图16和图17是根据一些其他实施例的FinFET的制造中的中间阶段的截面图。
图18是根据一些其他实施例的FinFET的截面图。
图19是根据一些其他实施例的FinFET的截面图。
具体实施方式
下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。例如，在下面的描述中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个示例中重复参考数字和/或字母。该重复是出于简单和清楚的目的，并且其本身不指示所讨论的各种实施例和/或配置之间的关系。
此外，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可能被相应地解释。
根据一些实施例，形成具有较大界面的栅极接触件和/或源极/漏极接触件，较大界面具有上覆导电特征。具体地，界面具有较大表面积。在工艺期间，界面的表面积可以通过接触件的暴露侧壁、凸顶表面、或凹顶表面来增加。上覆导电特征被形成为实体接触暴露的表面。这样的界面比平面界面具有更大的表面积。可选地，界面还可以被掺杂。当接触件和上覆导电特征由不同的导电材料形成时，对界面进行掺杂可以减小接触件的材料与上覆导电特征的材料之间的功函数差异。增加界面的表面积并减小功函数差异可以有助于减小接触件的电阻，从而改善FinFET的性能
图1示出了根据一些实施例的三维视图中的简化鳍式场效应晶体管(FinFET)的示例。为了说明的清楚性，省略了FinFET的一些其他特征(如下所述)。所示的FinFET可以以一种方式电耦合以用作例如一个晶体管或多个晶体管，例如，四个晶体管。
FinFET包括从衬底50延伸的鳍52。浅沟槽隔离(STI)区域56设置在衬底50之上，并且鳍52在相邻的STI区域56之上并从相邻的STI区域56之间突出。尽管STI区域56被描述/示出为与衬底50分离，但如本文所用的，术语“衬底”可用于指代仅半导体衬底或包括隔离区域的半导体衬底。此外，尽管鳍52被示为衬底50的单一连续材料，但鳍52和/或衬底50可以包括单一材料或多种材料。在该上下文中，鳍52指代在相邻的STI区域56之间延伸的部分。
栅极结构80位于鳍52的沟道区域之上。栅极结构80包括栅极电介质82和栅极电极84。栅极电介质82沿着鳍52的侧壁并在鳍52的顶表面之上，并且栅极电极84在栅极电介质82之上。源极/漏极区域70设置在鳍52的相对于栅极电介质82和栅极电极84的相反侧。栅极间隔件66将源极/漏极区域70与栅极结构80分开。在其中形成多个晶体管的实施例中，可以在各个晶体管之间共享源极/漏极区域70。在其中由多个鳍52形成一个晶体管的实施例中，相邻的源极/漏极区域70可以电耦合，例如，通过外延生长将源极/漏极区域70合并，或者通过将源极/漏极区域70与同一源极/漏极接触件相耦合。一个或多个层间电介质(ILD)层(在下面进一步讨论)位于源极/漏极区域70和/或栅极电极84之上，通过该一个或多个层间电介质(ILD)层形成到源极/漏极区域70和栅极电极84的接触件(在下面进一步讨论)。
图1进一步示出了若干参考横截面。横截面A-A沿着鳍52的纵轴，并且在例如FinFET的源极/漏极区域70之间的电流流动的方向。横截面B-B垂直于横截面A-A，并且沿着栅极电极84的纵轴。横截面C-C垂直于横截面A-A，并且延伸通过FinFET的源极/漏极区域70。为清楚起见，后续附图参考这些参考横截面。
本文讨论的一些实施例是在使用后栅极(gate-last)工艺形成的FinFET的上下文中讨论的。在其他实施例中，可以使用先栅极(gate-first)工艺。此外，一些实施例考虑了在诸如平面FET之类的平面器件中使用的方面。
图2和图3是根据一些实施例的FinFET的制造中的另外的中间阶段的三维视图。图2和图3示出了与图1类似的视图，其中示出了两个栅极结构。
在图2中，提供了衬底50。衬底50可以是半导体衬底，例如，体半导体、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，掺杂有p型或n型掺杂剂)或未掺杂的。衬底50可以是晶圆，例如，硅晶圆。通常，SOI衬底是在绝缘体层上形成的半导体材料层。例如，绝缘体层可以是掩埋氧化物(BOX)层、氧化硅层等。绝缘体层被设置在衬底(通常是硅衬底或玻璃衬底)上。也可以使用其他衬底，例如，多层衬底或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、和/或磷砷化镓铟；或其组合。
衬底50具有区域50N和区域50P。区域50N可以用于形成n型器件，例如，NMOS晶体管(例如，n型FinFET)。区域50P可以用于形成p型器件，例如，PMOS晶体管(例如，p型FinFET)。区域50N可以与区域50实体分离，并且可以在区域50N和区域50P之间设置任何数量的器件特征(例如，其他有源器件、掺杂区域、隔离结构等)。
鳍52被形成为从衬底50延伸。鳍52是半导体带。在一些实施例中，可以通过在衬底50中蚀刻沟槽来在衬底50中形成鳍52。蚀刻可以是任何可接受的蚀刻工艺，例如，反应离子蚀刻(RIE)等。蚀刻可以是各向异性的。
可以通过任何合适的方法来对鳍进行图案化。例如，可以使用一个或多个光刻工艺(包括双图案化工艺或多图案化工艺)对鳍进行图案化。通常，双图案化工艺或多图案化工艺组合光刻工艺和自对准工艺，允许创建具有例如比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底之上形成牺牲层，并使用光刻工艺对牺牲层进行图案化。使用自对准工艺在经图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件来对鳍进行图案化。在一些实施例中，间隔件(或其他掩模)可以保留在鳍52上。
在衬底50之上并且在相邻的鳍52之间形成STI区域56。作为形成STI区域56的示例，在中间结构之上形成绝缘材料。绝缘材料可以是氧化物(例如，氧化硅)、氮化物等、或其组合，并且可以通过以下工艺形成：高密度等离子体化学气相沉积(HDP-CVD)、可流动化学气相沉积(FCVD)(例如，远程等离子体系统中的基于化学气相沉积(CVD)的材料沉积和后固化，以使其转换成另一种材料(例如，氧化物))等、或其组合。可以使用通过任何可接受的工艺形成的其他绝缘材料。在所示实施例中，绝缘材料是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，就可以执行退火工艺。在实施例中，绝缘材料被形成为使得过量的绝缘材料覆盖鳍52。尽管STI区域56被示为单个层，但一些实施例可以利用多个层。例如，在一些实施例中，可以首先沿着衬底50和鳍52的表面形成衬里。此后，可以在衬里之上形成诸如上述填充材料之类的填充材料。去除工艺被应用于绝缘材料，以去除鳍52之上的过量的绝缘材料。在一些实施例中，可以利用诸如化学机械抛光(CMP)、回蚀工艺、其组合等之类的平坦化工艺。平坦化工艺暴露鳍52，使得鳍52和绝缘材料的顶表面在平坦化工艺完成之后是共面的。在其中掩模保留在鳍52上的实施例中，平坦化工艺可以暴露掩模或去除掩模，以使得在平坦化工艺完成之后，掩模或鳍52的顶表面分别与绝缘材料是共面的。然后使绝缘材料凹陷，并且绝缘材料的其余部分形成STI区域56。绝缘材料被凹陷为使得区域50N和区域50P中的鳍52的上部从相邻的STI区域56之间突出。鳍52的暴露部分包括将作为所得FinFET的沟道区域的部分。
此外，STI区域56的顶表面可以具有如图所示的平坦表面、凸表面、凹表面(例如，凹槽)、或其组合。STI区域56的顶表面可以通过适当的蚀刻被形成为平坦的、凸起的、和/或凹入的。可以使用可接受的蚀刻工艺(例如，对绝缘材料的材料具有选择性(例如，以比鳍52的材料更快的速率蚀刻绝缘材料的材料)的蚀刻工艺)来凹陷STI区域56。例如，可以采用使用例如稀氢氟酸(dHF)酸去除氧化物。
上述工艺仅是可以如何形成鳍52的一个示例。在一些实施例中，鳍52可以通过外延生长工艺来形成。例如，可以在衬底50的顶表面之上形成电介质层，并且可以穿过电介质层蚀刻沟槽以暴露下面的衬底50。可以在沟槽中外延生长同质外延结构，并且该电介质层可以被凹陷，使得同质外延结构从电介质层突出以形成鳍52。此外，在一些实施例中，异质外延结构可以用于鳍52。例如，在STI区域56的绝缘材料与鳍52共面之后，鳍52可以被凹陷，并且可以在经凹陷的鳍52之上外延生长与鳍52不同的材料。在这样的实施例中，鳍52包括凹陷材料，以及布置在凹陷材料之上的外延生长材料。在另一实施例中，可以在衬底50的顶表面之上形成电介质层，并且可以穿过该电介质层蚀刻沟槽。然后可以使用与衬底50不同的材料在沟槽中外延生长异质外延结构，并且电介质层可以被凹陷，使得异质外延结构从电介质层突出以形成鳍52。在其中同质外延结构或异质外延结构被外延生长的一些实施例中，外延生长的材料可以在生长期间被原位掺杂，这可以避免之前和之后的注入，但可以一起使用原位掺杂和注入掺杂。
此外，在区域50N(例如，NMOS区域)中外延生长与区域50P(例如，PMOS区域)中的材料不同的材料可能是有利的。在各种实施例中，鳍52的上部可以由硅锗(SixGe1-x，其中x可以在0到1的范围内)、碳化硅、纯的或基本上纯的锗、III-V族化合物半导体、II-VI族化合物半导体等形成。例如，用于形成III-V族化合物半导体的可用材料包括但不限于：砷化铟、砷化铝、砷化镓、磷化铟、氮化镓、砷化铟镓、砷化铟铝、锑化镓、锑化铝、磷化铝、磷化镓等。
此外，可以在鳍52和/或衬底50中形成适当的阱。在一些实施例中，可以在区域50N中形成P阱，并且可以在区域50P中形成N阱。在一些实施例中，在区域50N和区域50P二者中形成P阱或N阱。
在具有不同阱类型的实施例中，可以使用光致抗蚀剂或其他掩模来实现用于区域50N和区域50P的不同注入步骤。例如，可以在区域50N中的鳍52和STI区域56之上形成光致抗蚀剂。对光致抗蚀剂进行图案化，以暴露衬底50的区域50P，例如，PMOS区域。可以通过使用旋涂技术来形成光致抗蚀剂，并且可以使用可接受的光刻技术对光致抗蚀剂进行图案化。一旦光致抗蚀剂被图案化，就在区域50P中执行n型杂质注入，并且光致抗蚀剂可以用作掩模以基本上防止n型杂质被注入到区域50N(例如，NMOS区域)中。n型杂质可以是磷、砷、锑等，并且在该区域中可以被注入到等于或小于1018cm-3(例如，在约1016cm-3到约1018cm-3的范围内)的浓度。在注入之后，例如通过可接受的灰化工艺来去除光致抗蚀剂。
在区域50P的注入之后，在区域50P中的鳍52和STI区域56之上形成光致抗蚀剂。对光致抗蚀剂进行图案化，以暴露衬底50的区域50N，例如，NMOS区域。可以通过使用旋涂技术来形成光致抗蚀剂，并且可以使用可接受的光刻技术对光致抗蚀剂进行图案化。一旦光致抗蚀剂被图案化，就可以在区域50N中执行p型杂质注入，并且光致抗蚀剂可以用作掩模以基本上防止p型杂质被注入到区域50P(例如，PMOS区域)中。p型杂质可以是硼、氟化硼、铟等，并且在该区域中可以注入到等于或小于1018cm-3(例如，在约1016cm-3到约1018cm-3的范围内)的浓度。在注入之后，可以例如通过可接受的灰化工艺来去除光致抗蚀剂。
在区域50N和区域50P的注入之后，可以执行退火，以修复注入损伤并激活被注入的p型和/或n型杂质。在一些实施例中，外延鳍的生长材料可以在生长期间被原位掺杂，这可以避免注入，但可以一起使用原位掺杂和注入掺杂。
在图3中，在鳍52之上形成虚设电介质60，并在虚设电介质60之上形成虚设栅极62。虚设电介质60和虚设栅极62可以统称为“虚设栅极堆叠”，并且每个虚设栅极堆叠包括虚设电介质60和虚设栅极62。虚设栅极堆叠沿着鳍52的侧壁延伸。
作为形成虚设电介质60和虚设栅极62的示例，在鳍52上形成虚设电介质层。例如，虚设电介质层可以是氧化硅、氮化硅、其组合等，并且可以根据可接受的技术被沉积或热生长。在虚设电介质层之上形成虚设栅极层，并且在虚设栅极层之上形成掩模层。虚设栅极层可以被沉积在虚设电介质层之上，并且然后(例如，通过CMP)被平坦化。掩模层可以被沉积在虚设栅极层之上。虚设栅极层可以是导电材料或非导电材料，并且可以选自包括如下项的组：非晶硅、多结晶体硅(多晶硅)、多结晶体硅锗(多晶SiGe)、金属氮化物、金属硅化物、金属氧化物和金属。虚设栅极层可以通过以下工艺沉积：物理气相沉积(PVD)、CVD、溅射沉积、或本领域已知并用于沉积所选材料的其他技术。虚设栅极层可以由相对于STI区域56的蚀刻具有高蚀刻选择性的其他材料制成。例如，掩模层可以包括氮化硅、氮氧化硅等。在该示例中，跨区域50N和区域50P形成单个虚设栅极层和单个掩模层。然后使用可接受的光刻和蚀刻技术对掩模层进行图案化，以形成掩模64。然后通过可接受的蚀刻技术将掩模64的图案转移至虚设栅极层，以形成虚设栅极62。掩模64的图案可以可选地进一步被转移到虚设电介质层，以形成虚设电介质60。虚设栅极62覆盖鳍52的相应的沟道区域58(参见图4A和图4B)。掩模64的图案可用于将每个虚设栅极62与相邻的虚设栅极实体分开。虚设栅极62还可以具有与相应的鳍52的纵向方向(在工艺限制内)基本上垂直的纵向方向。尽管虚设电介质60被示为覆盖STI区域56，但应理解，可以以其他方式形成虚设电介质60。在一些实施例中，例如当虚设电介质层被热生长时，虚设电介质层60被形成为仅覆盖鳍52。
图4A至图7B是根据一些实施例的FinFET的制造中的其他中间阶段的截面图。图4A、图5A、图6A和图7A是沿着图1中的参考横截面A-A示出的截面图，其中示出了两个栅极结构。图4B、图5B、图6B和图7B是沿着图1中的参考截面B-B示出的截面图，除了仅示出了两个鳍。图4C和图4D是沿着图1中的参考截面C-C示出的截面图，除了仅示出了两个鳍。图4A至图7B示出了区域50N和区域50P中的任一者中的特征。例如，图4A至图7B所示的结构可适用于区域50N和区域50P两者。本文描述了区域50N和区域50P的结构上的差异(如果存在)。
在图4A和图4B中，在虚设栅极62、掩模64和/或鳍52的暴露表面上形成栅极间隔件66。可以通过形成绝缘材料并随后蚀刻绝缘材料来形成栅极间隔件66。栅极间隔件66的绝缘材料可以是氮化硅、碳氮化硅、碳氮氧化硅、其组合等，并且可以通过热氧化、沉积、其组合等形成。在一些实施例中，栅极间隔件66由多层绝缘材料形成，并且包括多个层。例如，栅极间隔件66可以包括多层碳氮化硅、可以包括多层碳氮氧化硅、或者可以包括设置在两层氮化硅之间的氧化硅层。栅极间隔件66的蚀刻可以是各向异性的。在蚀刻之后，栅极间隔件66可以具有直侧壁或弯曲侧壁。
在形成栅极间隔件66之前或期间，可以执行用于轻微掺杂的源极/漏极(LDD)区域(未明确示出)的注入。在具有不同器件类型的实施例中，类似于所讨论的注入，可以在区域50N之上形成掩模(例如，光致抗蚀剂)，而暴露区域50P，并且可以将适当类型(例如，p型)的杂质注入区域50P中的暴露的鳍52中。然后可以去除掩模。随后，可以在区域50P之上形成掩模(例如，光致抗蚀剂)，而暴露区域50N，并且可以将适当类型的(例如，n型)杂质注入到区域50N中的暴露的鳍52中。然后可以去除掩模。n型杂质可以是任何前面讨论的n型杂质，并且p型杂质可以是任何前面讨论的p型杂质。轻微掺杂的源极/漏极区域可以具有从约1015cm-3至约1019cm-3的杂质浓度。可以使用退火来修复注入损伤并激活所注入的杂质。
然而在鳍52中形成外延源极/漏极区域70。在鳍52中形成外延源极/漏极区域70，使得每个虚设栅极62被设置在外延源极/漏极区域70的相应的相邻对之间。在一些实施例中，外延源极/漏极区域70可以延伸到鳍52的在SIT区域56的顶表面下方的部分中。在一些实施例中，栅极间隔件66用于将外延源极/漏极区域70与虚设栅极62分开适当的横向距离，使得外延源极/漏极区域70不会使所得FinFET的随后形成的栅极短路。外延源极/漏极区域70可以在鳍52的沟道区域58中施加应力，从而提高性能。
区域50N(例如，NMOS区域)中的外延源极/漏极区域70可以通过以下工艺形成：掩蔽区域50P(例如，PMOS区域)，并且对区域50N中的鳍52的源极/漏极区域进行蚀刻以在鳍52中形成凹槽。然后，在凹槽中外延生长区域50N中的外延源极/漏极区域70。外延源极/漏极区域70可以包括(例如，适合于n型FinFET的)任何可接受的材料。例如，如果鳍52是硅，则区域50N中的外延源极/漏极区域70可以包括在沟道区域58中施加拉伸应变的材料，例如，硅、碳化硅、掺杂磷的碳化硅、磷化硅等。区域50N中的外延源极/漏极区域70可以具有从鳍52的相应表面凸起的表面，并且可以具有小平面。
区域50P(例如，PMOS区域)中的外延源极/漏极区域70可以通过以下工艺形成：掩蔽区域50N(例如，NMOS区域)，并且对区域50P中的鳍52的源极/漏极区域进行蚀刻以在鳍52中形成凹槽。然后，在凹槽中外延生长区域50P中的外延源极/漏极区域70。外延源极/漏极区域70可以包括(例如，适合于p型FinFET的)任何可接受的材料。例如，如果鳍52是硅，则区域50P中的外延源极/漏极区域70可以包括在沟道区域58中施加压缩应变的材料，例如，硅锗、掺杂硼的硅锗、锗、锗锡等。区域50P中的外延源极/漏极区域70也可以具有从鳍52的相应表面凸起的表面，并且可以具有小平面。
可以用掺杂剂注入外延源极/漏极区域70和/或鳍52以形成源极/漏极区域，类似于先前讨论的用于形成轻微掺杂的源极/漏极区域的工艺，然后进行退火。源极/漏极区域可以具有约1019cm-3至约1021cm-3的范围内的杂质浓度。用于源极/漏极区域的n型和/或p型杂质可以是任何前面讨论的杂质。在一些实施例中，外延源极/漏极区域70可以在生长期间被原位掺杂。
作为用于形成外延源极/漏极区域70的外延工艺的结果，外延源极/漏极区域70的上表面具有横向向外扩展超过鳍52的侧壁的小平面。在一些实施例中，这些小平面使得同一FinFET的相邻的外延源极/漏极区域70合并，如图4C所示。例如，当由多个鳍52形成一个晶体管时，可以形成合并的外延源极/漏极区域70。在其他实施例中，相邻的外延源极/漏极区域70在外延工艺完成之后保持分开，如图4D所示。例如，当由单个鳍52形成一个晶体管时或当由多个鳍52形成一个晶体管时，可以形成未合并的外延源极/漏极区域70。在所示的实施例中，栅极间隔件66被形成为覆盖鳍52的侧壁在STI区域56之上延伸的部分，从而阻挡外延生长。在一些其他实施例中，可以调整用于形成栅极间隔件66的间隔件蚀刻来去除间隔件材料，以允许外延生长的区域延伸到STI区域56的表面。
注意，以上公开总体上描述了形成间隔件、LDD区域和源极/漏极区域的工艺。可以使用其他工艺和顺序。例如，可以利用更少的或额外的间隔件、可以利用不同顺序的步骤、可以形成和去除间隔件等。在一些实施例中，可以在外延源极/漏极区域70之后形成栅极间隔件66。此外，可以使用不同的结构和步骤来形成n型和p型器件。在一些实施例中，在区域50N中形成外延源极/漏极区域70期间，可以在区域50N中形成虚设间隔件。然后可以去除区域50N中的虚设间隔件。然后在区域50P中形成外延源极/漏极区域70期间，可以在区域50P中形成虚设间隔件。然后可以去除区域50P中的虚设间隔件。然后可以在已经在区域50N和区域50P两者中形成外延源极/漏极区域70之后形成栅极间隔件66。
在图5A和图5B中，在外延源极/漏极区域70、栅极间隔件66、掩模64(如果存在)或虚设栅极62、以及STI区域56之上沉积CESL 72。CESL 72由诸如氮化硅、氧化硅、氮氧化硅等之类的电介质材料形成。在实施例中，CESL 72由氮化硅形成。
然后，在CESL 72之上沉积第一ILD层74。第一ILD层74由具有与CESL 72的材料不同的蚀刻速率的电介质材料形成，并且可以通过任何合适的方法沉积，例如，CVD、等离子增强CVD(PECVD)、或FCVD。电介质材料可包括氧化物(例如，氧化硅)、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等；氮化物，例如，氮化硅；等。可以使用通过任何可接受的工艺形成的其他绝缘材料。在形成之后，第一ILD层74可以例如通过CMP被平坦化。
在图6A和图6B中，可以执行诸如CMP之类的平坦化工艺，以使第一ILD层74的顶表面与掩模64(如果存在)或虚设栅极62的顶表面齐平。平坦化工艺可以去除虚设栅极62上的掩模64、以及栅极间隔件66的沿着掩模64的侧壁的部分。平坦化工艺还可以去除CESL 72的在虚设栅极62和栅极间隔件66之上的部分。在平坦化工艺之后，虚设栅极62、栅极间隔件66、CESL 72和第一ILD层74的顶表面是共面的。因此，虚设栅极62的顶表面通过第一ILD层74暴露。在一些实施例中，在平坦化工艺使第一ILD层74的顶表面与掩模64的顶表面平齐的情况下，掩模64可以保留。
在图7A和图7B中，虚设栅极62以及可选地虚设电介质60被去除，并由栅极结构80代替。栅极结构80包括栅极电介质82和栅极电极84。作为形成栅极结构80的示例，虚设栅极62和掩模64(如果存在)在一个或多个蚀刻步骤中被去除，从而形成凹槽。虚设电介质60在凹槽中的部分也可以被去除。在一些实施例中，仅虚设栅极62被去除，并且虚设电介质60保留并且被凹槽暴露。在一些实施例中，虚设电介质60在第一管芯区域(例如，核心逻辑区域)中被从凹槽中去除，并且在第二管芯区域(例如，输入/输出区域)中保留在凹槽中。在一些实施例中，通过各向异性干法蚀刻工艺去除虚设栅极62。例如，蚀刻工艺可以包括使用(一种或多种)反应气体的干法蚀刻工艺，该反应气体选择性地蚀刻虚设栅极62而不蚀刻第一ILD层74、CESL 72或栅极间隔件66。每个凹槽暴露和/或覆盖相应的鳍52的沟道区域58。每个沟道区域58设置在外延源极/漏极区域70的相邻对之间。在去除期间，虚设电介质60在蚀刻虚设栅极62时可用作蚀刻停止层。然后在去除虚设栅极62之后，可以可选地去除虚设电介质60。在去除之后，栅极电介质82共形地沉积在凹槽中，例如，在鳍52的顶表面和侧壁上以及在栅极电极66的侧壁上。栅极电介质82也可以形成在第一ILD层74的顶表面上。根据一些实施例，栅极电介质82包括氧化硅、氮化硅、或其多个层。在一些实施例中，栅极电介质82包括高k电介质材料，并且在这些实施例中，栅极电介质82可以具有大于约7.0的k值，并且可以包括铪、铝、锆、镧、锰、钡、钛、铅、及其组合的金属氧化物或硅酸盐。栅极电介质82的形成方法可以包括分子束沉积(MBD)、原子层沉积(ALD)、PECVD等。在其中部分虚设电介质60保留在凹槽中的实施例中，栅极电介质82包括虚设电介质60的材料(例如，氧化硅)。栅极电极84分别沉积在栅极电介质82之上，并填充凹槽的其余部分。栅极电极84可以包括含金属材料，例如，氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、其组合、或其多个层。例如，尽管示出了单层栅极电极84，但是每个栅极电极84可以包括任意数量的衬里层、任意数量的功函数调整层、以及填充材料。在填充栅极电极84之后，可以执行诸如CMP之类的平坦化工艺，以去除栅极电极84的材料和栅极电介质82的多余部分，这些多余部分在第一ILD层74的顶表面之上。栅极电极84的材料和栅极电介质82的其余部分形成所得FinFET的栅极结构80。栅极结构80也可以称为“栅极堆叠”或“金属栅极”。栅极结构80可以沿着鳍52的沟道区域58的侧壁延伸。
在区域50N和区域50P中形成栅极结构80可以同时发生，使得每个区域中的栅极电介质82由相同的材料形成，并且每个区域中的栅极电极84由相同的材料形成。在一些实施例中，每个区域中的栅极结构80可以通过不同的工艺形成，使得每个区域中的栅极电介质82可以是不同的材料，并且每个区域中的栅极电极84可以是不同的材料。当使用不同的工艺时，可以使用各种掩蔽步骤来掩蔽和暴露适当的区域。
图8至图10是根据一些实施例的FinFET的制造中的其他中间阶段的截面图。图8至图10是沿着图1中的参考截面A-A示出的截面图，除了示出了四个栅极结构。图8至图10示出了第一区域50A(将在其中形成栅极接触件)和第二区域50B(在其中将形成源极/漏极接触件)。区域50A和50B被同时处理并一起讨论。区域50A和50B是在其中形成接触件的不同横截面的部分，这可以避免接触件的短路。应当理解，可以在晶体管的同一横截面中形成栅极接触件和源极/漏极接触件。在区域50A和50B中的每一个中示出了一个鳍52，但是应当理解，区域50A和50B中的每一个可以包括来自衬底50的区域50N和50P两者的鳍52，例如，第一区域50A和第二区域50B可以各自包括n型器件和p型器件。
在图8中，在第一ILD层74之上沉积第二ILD层90。第二ILD层90由电介质材料形成，并且可以通过任何合适的方法沉积，例如，CVD、等离子增强CVD(PECVD)、或FCVD。电介质材料可包括氧化物(例如，氧化硅)、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等；氮化物，例如，氮化硅；等。可以使用通过任何可接受的方法形成的其他绝缘材料。在形成之后，第二ILD层90可以例如通过CMP被平坦化。在一些实施例中，在第一ILD层74和第二ILD层90之间形成蚀刻停止层。蚀刻停止层可以包括具有与第二ILD层90的材料的不同的蚀刻速率的电介质材料，例如，氮化硅、氧化硅、氮氧化硅等。在一些实施例中，在形成第二ILD层90之前，可以在栅极电介质82和栅极电极84之上形成栅极掩模(未示出)，其可以在接触件形成期间保护栅极电介质82和栅极电极84。
在形成第二ILD层90之后，形成延伸穿过第二ILD层90的源极/漏极接触件92和栅极接触件94。通过ILD层74、90形成用于源极/漏极接触件92的开口，并通过第二ILD层90形成用于栅极接触件94的开口。可以使用可接受的光刻和蚀刻技术形成开口。在开口中形成衬里(例如，扩散阻挡层、粘附层等)以及导电材料。衬里可包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以执行诸如CMP之类的平坦化工艺，以从第二ILD层90的表面去除多余的材料。剩余的衬里和导电材料在开口中形成源极/漏极接触件92和栅极接触件94。在一些实施例中，源极/漏极接触件92和栅极接触件94由同一导电材料形成。源极/漏极接触件92连接(例如，实体地和电耦合)到外延源极/漏极区域70，并且栅极接触件94连接到栅极电极84。栅极接触件94可以穿过栅极电极84之上的栅极掩模(如果存在)。源极/漏极接触件92和栅极接触件94可以在不同的工艺中形成，或者可以在同一工艺中形成。
在图9中，凹陷第二ILD层90，以形成凹槽98。凹槽98暴露位于第二ILD层90和接触件92、94的界面处的表面的部分，例如，接触件92、94的侧壁的部分。在该实施例中，接触件92、94的暴露部分具有基本竖直的侧壁和基本平坦的顶表面。换句话说，侧壁可以基本垂直于衬底50的主表面，并且顶表面可以基本平行于衬底50的主表面。凹槽可以通过可接受的刻蚀工艺来进行，例如，对第二ILD层90的材料具有选择性的刻蚀工艺。在其中第二ILD层90是氧化物的实施例中，可以执行化学氧化物去除。例如，可以使用HF和NH3的混合物、NF3和NH3的混合物、dHF酸等通过湿法或干法蚀刻来蚀刻第二ILD层90(没有等离子体)，其持续时间在约7秒至约60秒的范围内，这可以将凹槽98形成为至少约2nm的深度D1，例如，在约2nm至约15nm的范围内。深度D1可以是第二ILD层90的原始高度的约4％到约25％。这种蚀刻工艺可以产生第二ILD层90的电介质材料和接触件92、94的导电材料之间的高蚀刻选择性。例如，这样的蚀刻工艺可以以高达接触件92、94的导电材料的15倍的速度来选择性地蚀刻第二ILD层90的电介质材料。利用高选择性蚀刻工艺来凹陷第二ILD层90可以使得接触件92、94的暴露部分具有基本垂直的侧壁和基本平坦的顶表面。凹陷第二ILD层90使接触件92、94的暴露表面积增加了约100％至约700％范围内的量。
可选地，可以执行一个或多个注入以修改第二ILD层90、源极/漏极接触件92和栅极接触件94的暴露表面。结果，形成第二ILD层90的掺杂区域90M、形成源极/漏极接触件92的掺杂区域92M、以及形成栅极接触件94的掺杂区域94M。进行注入的特征的其余未掺杂区域可以称为“主区域”。例如，第二ILD层90、源极/漏极接触件92和栅极接触件94可以注入一种或多种杂质，例如，硼、磷等。源极/漏极接触件92的掺杂区域92M可以被注入为具有约1018cm-3至约1021cm-3的范围内的杂质浓度，并且栅极接触件94的掺杂区域94M可以被注入为具有约1018cm-3至约1021cm-3的范围内的杂质浓度。注入可以以低能量执行，例如，约0.5keV至约3keV的范围内的能量，使得杂质不穿过第二ILD层90并不注入到下面的特征中。向第二ILD层90注入杂质可增加第二ILD层90的体积，从而使其膨胀。因此，第二ILD层90在注入之后可具有减小的密度。在一些实施例中，在注入之后，第二ILD层90的密度小于第一ILD层74的密度。如下面进一步讨论的，随后形成的互连可以由与接触件92、94不同的导电材料形成。形成掺杂区域92M、94M可以有助于减小接触件92、94与随后形成的互连之间的功函数差异。
可以在注入之后执行退火。例如，退火可以在约700℃至约1200℃的范围内的温度下进行。退火激活注入到第二ILD层90、源极/漏极接触件92和栅极接触件94中的杂质。
在图10中，在凹槽98中并且源极/漏极接触件92和栅极接触件94的暴露表面上形成金属间电介质(IMD)层102。导电特征104形成在IMD层中102，并连接到源极/漏极接触件92和栅极接触件94。导电特征的第一子集104A连接到源极/漏极接触件92，并且导电特征的第二子集104B连接到栅极接触件94。IMD层102和导电特征104可以是互连结构的一部分。例如，导电特征104可以包括作为互连结构的金属化图案(例如，互连)的一部分的导电通孔和导电线。金属化图案互连所得的FinFET，以形成集成电路。互连结构(包括IMD层102和导电特征104)可以通过镶嵌工艺形成，例如，单镶嵌工艺、双镶嵌工艺等。
IMD层102可以由任何合适的电介质材料形成，例如，氧化物(例如，氧化硅)、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)等；氮化物，例如，氮化硅；等。IMD层102可以通过任何可接受的沉积工艺形成，例如，旋涂、物理气相沉积(PVD)、化学气相沉积(CVD)等、或其组合。IMD层102可以是由k值低于约3.9的低k电介质材料形成的层。IMD层102可以是由k值小于2.5的超低k(ELK)电介质材料形成的层。在一些实施例中，在IMD层102和第二ILD层90之间形成蚀刻停止层。蚀刻停止层可以包括具有与IMD层102的材料不同的蚀刻速率的电介质材料，例如，氮化硅、氧化硅、氮氧化硅等。
导电特征104可以包括扩散阻挡层、以及导电阻挡层之上的导电材料。作为形成导电特征104的示例，在IMD层102中形成的开口，暴露下面的导电特征，例如，源极/漏极接触件92和栅极接触件94。可以使用可接受的光刻和蚀刻技术来形成开口。扩散阻挡层可以由钛、氮化钛、钽、氮化钽等形成，并且可以通过诸如原子层沉积(ALD)等之类的沉积工艺形成在开口中。导电材料可以包括铜、铝、钨、银、及其组合等，并且可以通过电化学镀覆工艺、CVD、ALD、PVD等、或其组合形成在开口中的扩散阻挡层之上。在实施例中，导电材料是铜，并且扩散阻挡层是薄阻挡层，其防止铜扩散到IMD层102中。在形成扩散阻挡层和导电材料之后，多余的扩散阻挡层和导电层材料可以通过诸如化学机械抛光(CMP)工艺之类的平坦化工艺来去除。扩散阻挡层和导电材料的其余部分形成导电特征104。
导电特征104接触在第二ILD层90之上延伸的接触件92、94的暴露表面。换句话说，导电特征104A接触源极/漏极接触件92的顶表面和侧壁，并且导电特征104B接触栅极接触件94的顶表面和侧壁。作为凹陷第二ILD层90的结果，接触件92、94延伸穿过第二ILD层90，并且部分地延伸到导电特征104中距离D1。源极/漏极接触件92也延伸穿过第一ILD层74。因此，导电特征104各自实体接触接触件92、94之一的多个表面。接触件92、94与导电特征104之间的界面的表面积可因此增加。例如，每个界面的表面积可以增加约100％至约700％的范围内的量。增加接触件92、94与导电特征104之间的界面的表面积可以有助于减小接触件的电阻。由于接触件92、94延伸穿过第二ILD层90并部分地延伸到导电特征104中，因此接触件92、94的最终高度大于第二ILD层90的最终高度。具体的，第二ILD层90的顶表面被设置为比接触件92、94的顶表面更靠近衬底50。
导电特征104A与源极/漏极接触件92的掺杂区域92M直接实体接触，并且导电特征104B与栅极接触件94的掺杂区域94M直接实体接触。在一些实施例中，导电特征104包括与接触件92、94不同的导电材料。例如，接触件92、94可以由钴形成，并且导电特征104可以由钨形成。注意，接触件92、94的导电材料(例如，钴)可以具有与导电特征104的导电材料(例如，钨)不同(例如，更大)的功函数。根据一些实施例，掺杂区域92M有助于减小源极/漏极接触件92与导电特征104A之间的功函数差异。同样地，掺杂区域94M有助于减小栅极接触件94与导电特征104B之间的功函数差异。具体地，掺杂区域92M、94M的材料的功函数小于接触件92、94的材料的功函数，并且大于导电特征104的材料的功函数。减小接触件92、94与导电特征104之间的功函数差异可以有助于减小接触件的电阻。
图11是根据一些其他实施例的FinFET的截面图。除了源极/漏极接触件包括下部源极/漏极接触件92A和上部源极/漏极接触件92B之外，该实施例类似于关于图10描述的实施例。下部源极/漏极接触件92A延伸穿过第一ILD层74和CESL 72，并且上部源极/漏极接触件92B延伸穿过第二ILD层90。凹槽98(参见图9)因此暴露接触件92B、94的侧壁的部分。下部源极/漏极接触件92A因此被布置在上部源极/漏极接触件92B和外延源极/漏极区域70之间。
作为形成下部源极/漏极接触件92A的示例，在形成第二ILD层90之前，可以通过第一ILD层74和CESL 72形成用于下部源极/漏极接触件92A的开口。可以使用可接受的光刻和蚀刻技术形成开口。在开口中形成衬里(例如，扩散阻挡层、粘附层等)以及导电材料。衬里可包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以执行诸如CMP之类的平坦化工艺，以从第一ILD层74的表面去除多余的材料。剩余的衬里和导电材料在开口中形成下部源极/漏极接触件92A。可以执行退火工艺，以在外延源极/漏极区域70与下部源极/漏极接触件92A之间的界面处形成硅化物。下部源极/漏极接触件92A连接到外延源极/漏极区域70。在形成之后，栅极间隔件66、第一ILD层74、栅极电极84和下部源极/漏极接触件92A的顶表面是共面的。
作为形成上部源极/漏极接触件92B的示例，在形成第二ILD层90之后，通过第二ILD层110形成用于上部源极/漏极接触件92B的开口。可以使用可接受的光刻和蚀刻技术形成开口。在开口中形成衬里(例如，扩散阻挡层、粘附层等)以及导电材料。衬里可包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以执行诸如CMP之类的平坦化工艺，以从第二ILD层110的表面去除多余的材料。剩余的衬里和导电材料在开口中形成上部源极/漏极接触件92B。上部源极/漏极接触件92B连接至下部源极/漏极接触件92A，并且下部源极/漏极接触件92A连接至外延源极/漏极区域70。上部源极/漏极接触件92B和栅极接触件94可以在不同的工艺中形成，或者可以在同一工艺中形成。在形成之后，第二ILD层90、上部源极/漏极接触件92B和栅极接触件94的顶表面是共面的。
应理解，一些实施例可以组合来自图10和图11所示实施例的特征。例如，第一管芯区域(例如，输入/输出区域)中的源极/漏极接触件可以是延伸穿过多个ILD层的连续导电特征(如图10所示)，而第二管芯区域(例如，核心逻辑区域)中的源极/漏极接触件可以在相应的ILD层中具有单独的上部和下部导电特征(如图11所示)。
图12是根据一些其他实施例的FinFET的截面图。除了上部源极/漏极接触件92B接触下部源极/漏极接触件92A的顶表面和侧壁之外，该实施例类似于关于图11描述的实施例。下部源极/漏极接触件92A因此部分地延伸到上部源极/漏极接触件92B中。可以通过在形成第二ILD层90之前使第一ILD层74凹陷来以这样的方式形成上部源极/漏极接触件92B，从而暴露下部源极/漏极接触件92A的侧壁。作为暴露下部源极/漏极接触件92A的侧壁的示例，可以使用与参考图9所述的用于使第二ILD层90凹陷的工艺类似的工艺来使第一ILD层74凹陷(例如，通过执行在第一ILD层74的电介质材料和下部源极/漏极接触件92A的导电材料之间具有高蚀刻选择性的蚀刻工艺)，这可以使第一ILD层74凹陷至少约2nm的深度D2，例如，在约2nm至约15nm的范围内。深度D2可以是第一ILD层74的原始高度的约4％到约25％。在凹陷之后，第二ILD层90可以形成为接触CESL72的侧壁。然后可以通过第二ILD层90形成上部源极/漏极接触件92B，以接触下部源极/漏极接触件92A的顶表面和侧壁。
图13是根据一些其他实施例的FinFET的截面图。除了接触件92、94及其相关联的掺杂区域92M、94M具有凸顶表面并且没有明确限定的垂直侧壁之外，该实施例类似于关于图10描述的实施例。作为形成具有凸顶表面的接触件92、94的示例，可以使用HF和NH3的混合物、NF3和NH3的混合物、dHF酸等通过湿法或干法蚀刻来蚀刻第二ILD层90(没有等离子体)，其持续时间在约7秒至约60秒的范围内，这可以使第二ILD层90凹陷到至少约2nm的深度D3，例如，在约2nm至约15nm的范围内。深度D3可以是第二ILD层90的原始高度的约4％到约25％。与关于图9描述的蚀刻工艺相比，这种蚀刻工艺可以产生第二ILD层90的电介质材料和接触件92、94的导电材料之间的较低蚀刻选择性。例如，这种蚀刻工艺可以以高达接触件92、94的导电材料的10倍的速度来选择性地蚀刻第二ILD层90的电介质材料。利用较低选择性蚀刻工艺来凹陷第二ILD层90可以使接触件92、94的暴露部分具有凸顶表面。
图14是根据一些其他实施例的FinFET的截面图。除了类似于关于图11描述的实施例，源极/漏极接触件包括下部源极/漏极接触件92A和上部源极/漏极接触件92B之外，该实施例类似于关于图13描述的实施例。
图15是根据一些其他实施例的FinFET的截面图。除了下部源极/漏极接触件92A具有与上部源极/漏极接触件92B接触的凸表面之外，该实施例类似于关于图14描述的实施例。可以通过在形成第二ILD层90之前使第一ILD层74凹陷来以这样的方式形成上部源极/漏极接触件92B，从而暴露下部源极/漏极接触件92A的凸表面。作为暴露下部源极/漏极接触件92A的侧壁的示例，可以使用与关于图13描述的用于使第二ILD层90凹陷的工艺相似的工艺来使第一ILD层74凹陷(例如，通过执行在第一ILD层74的电介质材料和下部源极/漏极接触件92A的导电材料之间具有低蚀刻选择性的蚀刻工艺)，这可以使第一ILD层74凹陷至少约2nm的深度D4，例如，在约2nm至约15nm的范围内。深度D4可以是第一ILD层74的原始高度的约4％到约25％。
图16和图17是根据一些其他实施例的FinFET的制造中的中间阶段的截面图。图16和图17是沿着图1中的参考横截面A-A示出的截面图，除了示出了四个栅极结构。图16和图17还示出了第一区域50A(将在其中形成栅极接触件)和第二区域50B(在其中将形成源极/漏极接触件)。
在图16中，获得与关于图8描述的结构相类似的结构。然后，使源极/漏极接触件92和栅极接触件94凹陷，以形成凹槽112。凹槽112暴露第二ILD层90和接触件92、94的界面处的表面的部分，例如，第二ILD层90的侧壁的部分。可以通过可接受的蚀刻工艺来进行凹陷，例如，对接触件92、94的导电材料具有选择性的蚀刻工艺。在其中接触件92、94由钴形成的实施例中，可以使用氟或氯基蚀刻剂来执行等离子体蚀刻。蚀刻气体可以包括诸如氢或氧之类的附加气体，以升华固相蚀刻副产物。在其中接触件92、94由钴形成的其他实施例中，可使用过氧化硫混合物(SPM)、盐酸-过氧化氢-水混合物(HPM)、食人鱼(piranha)溶液等来执行湿法化学蚀刻。SPM是硫酸(H2SO4)、过氧化氢(H2O2)和去离子水(DIW)的混合物。HPM是盐酸(HCl)、过氧化氢(H2O2)和水(H2O)的混合物。食人鱼溶液是硫酸(H2SO4)和过氧化氢(H2O2)的混合物。作为形成凹槽112的示例，可以使用SPM通过湿法蚀刻来蚀刻接触件92、94，其持续时间在约3秒至约10秒的范围内，这可以将凹槽112形成为至少约2nm的深度D5，例如，在约2nm至约15nm的范围内。深度D5可以是栅极接触件94的原始高度的约4％到约25％。这种蚀刻工艺可以产生第二ILD层90的电介质材料和接触件92、94的导电材料之间的高蚀刻选择性。例如，这种蚀刻工艺可以以高达接触件92、94的导电材料的10倍的速度来选择性地蚀刻第二ILD层90的电介质材料。在形成凹槽112之后，接触件92、94具有凹顶表面。凹陷接触件92、94以使其具有凹顶表面使接触件92、94的暴露表面积增加约100％至约700％的范围内的量。
可选地，可以执行一个或多个注入，以修改第二ILD层90的上部区域90M、源极/漏极接触件92的暴露区域92M、以及栅极接触件94的暴露区域94M。可以在注入之后执行退火，以激活所注入的杂质。注入和退火可以类似于关于图9描述的注入和退火。
在图17中，在第二ILD层90上形成IMD层102。导电特征104被形成在IMD层102和凹槽112中。可以以与关于图10所描述的类似的方式形成IMD层102和导电特征104。
导电特征104与接触件92、94的凹顶表面接触。换句话说，导电特征104A与源极/漏极接触件92的凹顶表面接触，并且导电特征104B与栅极接触件94的凹顶表面接触。由于使接触件92、94凹陷，接触件92、94部分地延伸到第二ILD层90中，导电特征104延伸穿过IMD层102，并且导电特征104部分地延伸到第二ILD层90中距离D5。此外，导电特征104延伸到接触件92、94中。因此，导电特征104各自与第二ILD层90的侧壁和接触件92、94之一的凹顶表面实体接触。接触件92、94与导电特征104之间的界面的表面积因此可以增加。例如，每个界面的表面积可以增加约100％至约700％的范围内的量。增加接触件92、94与导电特征104之间的界面的表面积可以有助于减小接触件的电阻。由于导电特征104延伸穿过IMD层102并部分地延伸到第二ILD层90中，因此接触件92、94的最终高度小于第二ILD层90的最终高度。具体地，第二ILD层90的顶表面被布置为比接触件92、94的顶表面更远离衬底50。此外，如上所述，形成掺杂区域92M、94M可以有助于减小接触件92、94与导电特征104之间的功函数差异。具体地，掺杂区域92M、94M的材料的功函数大于接触件92、94的材料的功函数，并小于导电特征104的材料的功函数。减小接触件92、94与导电特征104之间的功函数差异可以有助于减小接触件的电阻。
图18是根据一些其他实施例的FinFET的截面图。除了类似于关于图11所描述的实施例，源极/漏极接触件包括下部源极/漏极接触件92A和上部源极/漏极接触件92B之外，该实施例类似于关于图17所描述的实施例。下部源极/漏极接触件92A延伸穿过第一ILD层74和CESL 72，并且上部源极/漏极接触件92B部分地延伸穿过第二ILD层90。因此，通过蚀刻接触件92B、94来形成凹槽112(参见图17)。
应当理解，一些实施例可以结合来自图17和图18所示的实施例的特征。例如，第一管芯区域(例如，输入/输出区域)中的源极/漏极接触件可以是延伸穿过多个ILD层的连续导电特征(如图17所示)，而第二管芯区域(例如，核心逻辑区域)中的源极/漏极接触件在相应的ILD层中可以具有单独的上部和下部导电特征(如图18所示)。
图19是根据一些其他实施例的FinFET的截面图。除了上部源极/漏极接触件92B部分地延伸到第一ILD层74和下部源极/漏极接触件92A中之外，该实施例类似于关于图18描述的实施例。可以通过在形成第二ILD层90之前使下部源极/漏极接触件92A凹陷来以这样的方式形成上部源极/漏极接触件92B，从而形成下部源极/漏极接触件92A的凸顶表面。作为形成下部源极/漏极接触件92A的凸顶表面的示例，可以使用与关于图16描述的用于使上部源极/漏极接触件92B凹陷的工艺相似的工艺来使下部源极/漏极接触件92A凹陷，这可以使下部源极/漏极接触件92A凹陷至少约2nm的深度D6，例如，在约2nm至约15nm的范围内。深度D6可以是下部源极/漏极接触件92A的原始高度的约4％至约25％。
实施例的一些变型是可能的。例如，在关于图18所描述的实施例中，可以以与关于图12和图15描述的实施例类似的方式，在形成上部源极/漏极接触件92B之前使第一ILD层74凹陷，使得下部源极/漏极接触件92A延伸到上部源极/漏极接触件92B中。同样地，在关于图11和图14所描述的实施例中，可以以与关于图19描述的实施例类似的方式，在形成上部源极/漏极接触件92B之前使下部源极/漏极接触件92A凹陷，使得上部源极/漏极接触件92B延伸到下部源极/漏极接触件92A中。
实施例可以实现优点。使第二ILD层90或接触件92、94凹陷允许接触件92、94具有暴露侧壁、凸顶表面或凹顶表面。形成具有暴露侧壁、凸顶表面或凹顶表面的接触件92、94可以有助于增加接触件92、94和导电特征104之间的界面的表面积。增加接触件92、94和导电特征104之间的界面的表面积可以有助于减小接触件的电阻，从而改善FinFET的性能。此外，对接触件92、94的上部区域进行掺杂可以减小接触件92、94和导电特征104之间的功函数差异，特别是在接触件92、94和导电特征104由不同的导电材料形成时。减小接触件92、94与导电特征104之间的功函数差异可以有助于减小接触件的电阻，从而改善FinFET的性能。
在实施例中，一种结构包括：栅极堆叠，位于衬底的沟道区域之上；源极/漏极区域，与沟道区域相邻；第一ILD层，位于源极/漏极区域和栅极堆叠之上；第一IMD层，位于第一ILD层之上；第一导电特征，延伸穿过第一IMD层；第二导电特征，延伸穿过第一IMD层；源极/漏极接触件，延伸穿过第一ILD层并部分地延伸到第一导电特征中，该源极/漏极接触件与源极/漏极区域和第一导电特征实体接触；以及栅极接触件，延伸穿过第一ILD层并部分地延伸到第二导电特征中，该栅极接触件与栅极堆叠和第二导电特征实体接触。
在该结构的一些实施例中，源极/漏极接触件具有与第一导电特征实体接触的第一凸顶表面，并且栅极接触件具有与第二导电特征实体接触的第二凸顶表面。在该结构的一些实施例中，源极/漏极接触件具有各自与第一导电特征实体接触的第一侧壁和第一平坦顶表面，并且栅极接触件具有各自与第二导电特征实体接触的第二侧壁和第二平坦顶表面。在一些实施例中，该结构还包括：第二ILD层，位于源极/漏极区域和第一ILD层之间，其中，源极/漏极接触件是延伸穿过第一ILD层、穿过第二ILD层、并部分地延伸到第一导电特征中的连续导电特征。在一些实施例中，该结构还包括：第二ILD层，位于源极/漏极区域和第一ILD层之间，其中，源极/漏极接触件包括：第三导电特征，延伸穿过第一ILD层并部分地延伸到第一导电特征中；以及第四导电特征，位于第三导电特征和源极/漏极区域之间，该第四导电特征延伸穿过第二ILD层。在一些实施例中，该结构还包括：第二ILD层，位于源极/漏极区域和第一ILD层之间，其中，源极/漏极接触件包括：第三导电特征，延伸穿过第一ILD层并部分地延伸到第一导电特征中；以及第四导电特征，位于第三导电特征和源极/漏极区域之间，该第四导电特征延伸穿过第二ILD层并部分地延伸到第三导电特征中。在该结构的一些实施例中，源极/漏极接触件和栅极接触件各自包括第一导电材料，第一导电特征和第二导电特征各自包括第二导电材料，并且第一导电材料不同于第二导电材料。在该结构的一些实施例中，第一导电材料具有比第二导电材料更大的功函数。
在实施例中，一种结构包括：栅极堆叠，位于衬底的沟道区域之上；源极/漏极区域，与沟道区域相邻；第一ILD层，位于源极/漏极区域和栅极堆叠之上；第一IMD层，位于第一ILD层之上；第一导电特征，延伸穿过第一IMD层并部分地延伸到第一ILD层中；第二导电特征，延伸穿过第一IMD层并部分地延伸到第一ILD层中；源极/漏极接触件，部分地延伸到第一ILD层中，该源极/漏极接触件与源极/漏极区域和第一导电特征实体接触；以及栅极接触件，部分地延伸到第一ILD层中，该栅极接触件与栅极堆叠和第二导电特征实体接触。
在该结构的一些实施例中，源极/漏极接触件具有与第一导电特征实体接触的第一凹顶表面，并且栅极接触件具有与第二导电特征实体接触的第二凹顶表面。在一些实施例中，该结构还包括：第二ILD层，位于源极/漏极区域和第一ILD层之间，其中，源极/漏极接触件是部分地延伸到第一ILD层中并延伸穿过第二ILD层的连续导电特征。在一些实施例中，该结构还包括：第二ILD层，位于源极/漏极区域和第一ILD层之间，其中，源极/漏极接触件包括：第三导电特征，部分地延伸到第一ILD层中；以及第四导电特征，位于第三导电特征与源极/漏极区域之间，该第四导电特征延伸穿过第二ILD层。在一些实施例中，该结构还包括：第二ILD层，位于源极/漏极区域和第一ILD层之间，其中，源极/漏极接触件包括：第三导电特征，部分地延伸到第一ILD层中并部分地延伸到第二ILD层中；以及第四导电特征，位于第三导电特征和源极/漏极区域之间，该第四导电特征部分地延伸到第二ILD层中。在该结构的一些实施例中，源极/漏极接触件和栅极接触件各自包括第一导电材料，第一导电特征和第二导电特征各自包括第二导电材料，并且第一导电材料不同于第二导电材料。在该结构的一些实施例中，第一导电材料具有比第二导电材料更大的功函数。
在实施例中，一种方法包括：在衬底的沟道区域之上形成栅极堆叠；与沟道区域相邻地生长源极/漏极区域；在源极/漏极区域和栅极堆叠之上沉积第一层间电介质(ILD)层；通过第一ILD层形成源极/漏极接触件，该源极/漏极接触件与源极/漏极区域实体接触；通过第一ILD层形成栅极接触件，该栅极接触件与栅极堆叠实体接触；凹陷第一ILD层，以暴露源极/漏极接触件的第一侧壁和栅极接触件的第二侧壁；形成第一导电特征，该第一导电特征与源极/漏极接触件的第一侧壁和第一顶表面实体接触；以及形成第二导电特征，该第二导电特征与栅极接触件的第二侧壁和第二顶表面实体接触。
在该方法的一些实施例中，凹陷第一ILD层使源极/漏极接触件的暴露表面积和栅极接触件的暴露表面积增加100％至700％范围内的量。在一些实施例中，该方法还包括：在源极/漏极区域之上沉积第二ILD层，第一ILD层被沉积在第二ILD层上，其中，形成源极/漏极接触件包括：在第二ILD层中形成下部源极/漏极接触件；凹陷第二ILD层；以及在第一ILD层中形成上部源极/漏极接触件。在一些实施例中，该方法还包括：在源极/漏极区域之上沉积第二ILD层，第一ILD层被沉积在第二ILD层上，其中，形成源极/漏极接触件包括：在第二ILD层中形成下部源极/漏极接触件；凹陷下部源极/漏极接触件；以及在第一ILD层中形成上部源极/漏极接触件。在一些实施例中，该方法还包括：在源极/漏极区域之上沉积第二ILD层，第一ILD层被沉积在第二ILD层上，其中，形成源极/漏极接触件包括：通过第一ILD层和第二ILD层形成连续导电特征。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例1.一种用于制造半导体器件的结构，包括：栅极堆叠，位于衬底的沟道区域之上；源极/漏极区域，与所述沟道区域相邻；第一层间电介质(ILD)层，位于所述源极/漏极区域和所述栅极堆叠之上；第一金属间电介质(IMD)层，位于所述第一ILD层之上；第一导电特征，延伸穿过所述第一IMD层；第二导电特征，延伸穿过所述第一IMD层；源极/漏极接触件，延伸穿过所述第一ILD层并部分地延伸到所述第一导电特征中，所述源极/漏极接触件与所述源极/漏极区域和所述第一导电特征实体接触；以及栅极接触件，延伸穿过所述第一ILD层并部分地延伸到所述第二导电特征中，所述栅极接触件与所述栅极堆叠和所述第二导电特征实体接触。
示例2.根据示例1所述的结构，其中，所述源极/漏极接触件具有与所述第一导电特征实体接触的第一凸顶表面，并且所述栅极接触件具有与所述第二导电特征实体接触的第二凸顶表面。
示例3.根据示例1所述的结构，其中，所述源极/漏极接触件具有各自与所述第一导电特征实体接触的第一侧壁和第一平坦顶表面，并且所述栅极接触件具有各自与所述第二导电特征实体接触的第二侧壁和第二平坦顶表面。
示例4.根据示例1所述的结构，还包括：第二ILD层，位于所述源极/漏极区域和所述第一ILD层之间，其中，所述源极/漏极接触件是延伸穿过第一ILD层、穿过所述第二ILD层、并部分地延伸到所述第一导电特征中的连续导电特征。
示例5.根据示例1所述的结构，还包括：第二ILD层，位于所述源极/漏极区域和所述第一ILD层之间，其中，所述源极/漏极接触件包括：第三导电特征，延伸穿过所述第一ILD层并部分地延伸到所述第一导电特征中；以及第四导电特征，位于所述第三导电特征和所述源极/漏极区域之间，所述第四导电特征延伸穿过所述第二ILD层。
示例6.根据示例1所述的结构，还包括：第二ILD层，位于所述源极/漏极区域和所述第一ILD层之间，其中，所述源极/漏极接触件包括：第三导电特征，延伸穿过所述第一ILD层并部分地延伸到所述第一导电特征中；以及第四导电特征，位于所述第三导电特征和所述源极/漏极区域之间，所述第四导电特征延伸穿过所述第二ILD层并部分地延伸到所述第三导电特征中。
示例7.根据示例1所述的结构，其中，所述源极/漏极接触件和所述栅极接触件各自包括第一导电材料，所述第一导电特征和所述第二导电特征各自包括第二导电材料，并且所述第一导电材料不同于所述第二导电材料。
示例8.根据示例7所述的结构，其中，所述第一导电材料具有比所述第二导电材料更大的功函数。
示例9.一种用于制造半导体器件的结构，包括：栅极堆叠，位于衬底的沟道区域之上；源极/漏极区域，与所述沟道区域相邻；第一层间电介质(ILD)层，位于所述源极/漏极区域和所述栅极堆叠之上；第一金属间电介质(IMD)层，位于所述第一ILD层之上；第一导电特征，延伸穿过所述第一IMD层并部分地延伸到所述第一ILD层中；第二导电特征，延伸穿过所述第一IMD层并部分地延伸到所述第一ILD层中；源极/漏极接触件，部分地延伸到所述第一ILD层中，所述源极/漏极接触件与所述源极/漏极区域和所述第一导电特征实体接触；以及栅极接触件，部分地延伸到所述第一ILD层中，所述栅极接触件与所述栅极堆叠和所述第二导电特征实体接触。
示例10.根据示例9所述的结构，其中，所述源极/漏极接触件具有与所述第一导电特征实体接触的第一凹顶表面，并且所述栅极接触件具有与所述第二导电特征实体接触的第二凹顶表面。
示例11.根据示例9所述的结构，还包括：第二ILD层，位于所述源极/漏极区域和所述第一ILD层之间，其中，所述源极/漏极接触件是部分地延伸到所述第一ILD层中并延伸穿过所述第二ILD层的连续导电特征。
示例12.根据示例9所述的结构，还包括：第二ILD层，位于所述源极/漏极区域和所述第一ILD层之间，其中，所述源极/漏极接触件包括：第三导电特征，部分地延伸到所述第一ILD层中；以及第四导电特征，位于所述第三导电特征与所述源极/漏极区域之间，所述第四导电特征延伸穿过所述第二ILD层。
示例13.根据示例9所述的结构，还包括：第二ILD层，位于所述源极/漏极区域和所述第一ILD层之间，其中，所述源极/漏极接触件包括：第三导电特征，部分地延伸到所述第一ILD层中并部分地延伸到所述第二ILD层中；以及第四导电特征，位于所述第三导电特征和所述源极/漏极区域之间，所述第四导电特征部分地延伸到所述第二ILD层中。
示例14.根据示例9所述的结构，其中，所述源极/漏极接触件和所述栅极接触件各自包括第一导电材料，所述第一导电特征和所述第二导电特征各自包括第二导电材料，并且所述第一导电材料不同于所述第二导电材料。
示例15.根据示例14所述的结构，其中，所述第一导电材料具有比所述第二导电材料更大的功函数。
示例16.一种用于制造半导体器件的方法，包括：在衬底的沟道区域之上形成栅极堆叠；与所述沟道区域相邻地生长源极/漏极区域；在所述源极/漏极区域和所述栅极堆叠之上沉积第一层间电介质(ILD)层；通过所述第一ILD层形成源极/漏极接触件，所述源极/漏极接触件与所述源极/漏极区域实体接触；通过所述第一ILD层形成栅极接触件，所述栅极接触件与所述栅极堆叠实体接触；凹陷所述第一ILD层，以暴露所述源极/漏极接触件的第一侧壁和所述栅极接触件的第二侧壁；形成第一导电特征，所述第一导电特征与所述源极/漏极接触件的所述第一侧壁和第一顶表面实体接触；以及形成第二导电特征，所述第二导电特征与所述栅极接触件的所述第二侧壁和第二顶表面实体接触。
示例17.根据示例16所述的方法，其中，凹陷所述第一ILD层使所述源极/漏极接触件的暴露表面积和所述栅极接触件的暴露表面积增加100％至700％范围内的量。
示例18.根据示例16所述的方法，还包括：在所述源极/漏极区域之上沉积第二ILD层，所述第一ILD层被沉积在所述第二ILD层上，其中，形成所述源极/漏极接触件包括：在所述第二ILD层中形成下部源极/漏极接触件；凹陷所述第二ILD层；以及在所述第一ILD层中形成上部源极/漏极接触件。
示例19.根据示例16所述的方法，还包括：在所述源极/漏极区域之上沉积第二ILD层，所述第一ILD层被沉积在所述第二ILD层上，其中，形成所述源极/漏极接触件包括：在所述第二ILD层中形成下部源极/漏极接触件；凹陷所述下部源极/漏极接触件；以及在所述第一ILD层中形成上部源极/漏极接触件。
示例20.根据示例16所述的方法，还包括：在所述源极/漏极区域之上沉积第二ILD层，所述第一ILD层被沉积在所述第二ILD层上，其中，形成所述源极/漏极接触件包括：通过所述第一ILD层和所述第二ILD层形成连续导电特征。

Claims (10)

1.一种用于制造半导体器件的结构，包括：
栅极堆叠，位于衬底的沟道区域之上；
源极/漏极区域，与所述沟道区域相邻；
第一层间电介质ILD层，位于所述源极/漏极区域和所述栅极堆叠之上；
第一金属间电介质IMD层，位于所述第一ILD层之上；
第一导电特征，延伸穿过所述第一IMD层；
第二导电特征，延伸穿过所述第一IMD层；
源极/漏极接触件，延伸穿过所述第一ILD层并部分地延伸到所述第一导电特征中，所述源极/漏极接触件与所述源极/漏极区域和所述第一导电特征实体接触；以及
栅极接触件，延伸穿过所述第一ILD层并部分地延伸到所述第二导电特征中，所述栅极接触件与所述栅极堆叠和所述第二导电特征实体接触。
2.根据权利要求1所述的结构，其中，所述源极/漏极接触件具有与所述第一导电特征实体接触的第一凸顶表面，并且所述栅极接触件具有与所述第二导电特征实体接触的第二凸顶表面。
3.根据权利要求1所述的结构，其中，所述源极/漏极接触件具有各自与所述第一导电特征实体接触的第一侧壁和第一平坦顶表面，并且所述栅极接触件具有各自与所述第二导电特征实体接触的第二侧壁和第二平坦顶表面。
4.根据权利要求1所述的结构，还包括：
第二ILD层，位于所述源极/漏极区域和所述第一ILD层之间，
其中，所述源极/漏极接触件是延伸穿过第一ILD层、穿过所述第二ILD层、并部分地延伸到所述第一导电特征中的连续导电特征。
5.根据权利要求1所述的结构，还包括：
第二ILD层，位于所述源极/漏极区域和所述第一ILD层之间，
其中，所述源极/漏极接触件包括：
第三导电特征，延伸穿过所述第一ILD层并部分地延伸到所述第一导电特征中；以及
第四导电特征，位于所述第三导电特征和所述源极/漏极区域之间，所述第四导电特征延伸穿过所述第二ILD层。
6.根据权利要求1所述的结构，还包括：
第二ILD层，位于所述源极/漏极区域和所述第一ILD层之间，
其中，所述源极/漏极接触件包括：
第三导电特征，延伸穿过所述第一ILD层并部分地延伸到所述第一导电特征中；以及
第四导电特征，位于所述第三导电特征和所述源极/漏极区域之间，所述第四导电特征延伸穿过所述第二ILD层并部分地延伸到所述第三导电特征中。
7.根据权利要求1所述的结构，其中，所述源极/漏极接触件和所述栅极接触件各自包括第一导电材料，所述第一导电特征和所述第二导电特征各自包括第二导电材料，并且所述第一导电材料不同于所述第二导电材料。
8.根据权利要求7所述的结构，其中，所述第一导电材料具有比所述第二导电材料更大的功函数。
9.一种用于制造半导体器件的结构，包括：
栅极堆叠，位于衬底的沟道区域之上；
源极/漏极区域，与所述沟道区域相邻；
第一层间电介质ILD层，位于所述源极/漏极区域和所述栅极堆叠之上；
第一金属间电介质IMD层，位于所述第一ILD层之上；
第一导电特征，延伸穿过所述第一IMD层并部分地延伸到所述第一ILD层中；
第二导电特征，延伸穿过所述第一IMD层并部分地延伸到所述第一ILD层中；
源极/漏极接触件，部分地延伸到所述第一ILD层中，所述源极/漏极接触件与所述源极/漏极区域和所述第一导电特征实体接触；以及
栅极接触件，部分地延伸到所述第一ILD层中，所述栅极接触件与所述栅极堆叠和所述第二导电特征实体接触。
10.一种用于制造半导体器件的方法，包括：
在衬底的沟道区域之上形成栅极堆叠；
与所述沟道区域相邻地生长源极/漏极区域；
在所述源极/漏极区域和所述栅极堆叠之上沉积第一层间电介质ILD层；
通过所述第一ILD层形成源极/漏极接触件，所述源极/漏极接触件与所述源极/漏极区域实体接触；
通过所述第一ILD层形成栅极接触件，所述栅极接触件与所述栅极堆叠实体接触；
凹陷所述第一ILD层，以暴露所述源极/漏极接触件的第一侧壁和所述栅极接触件的第二侧壁；
形成第一导电特征，所述第一导电特征与所述源极/漏极接触件的所述第一侧壁和第一顶表面实体接触；以及
形成第二导电特征，所述第二导电特征与所述栅极接触件的所述第二侧壁和第二顶表面实体接触。
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