CN113540085B - 半导体器件及其形成方法 - Google Patents

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Abstract

提供了具有栅极结构的半导体器件及其形成方法。半导体器件包括衬底和位于衬底上方的栅极结构。衬底具有第一区域和第二区域。栅极结构横跨第一区域和第二区域之间的界面延伸。栅极结构包括位于第一区域上方的第一栅极介电层、位于第二区域上方的第二栅极介电层、位于第一栅极介电层上方的第一功函层、沿第一功函层的侧壁并且位于第一区域和第二区域之间的界面上方的阻挡层以及位于第一功函层、阻挡层和第二栅极介电层上方的第二功函层。第二功函层与第一功函层的顶面物理接触。本申请的实施例还涉及半导体器件及其形成方法。

Description

半导体器件及其形成方法
技术领域
本申请的实施例涉及半导体器件及其形成方法。
背景技术
半导体器件用于多种电子应用中，诸如例如，个人计算机、手机、数码相机和其它电子设备。半导体器件通常通过在半导体衬底上方依次沉积绝缘层或介电层、导电层和半导体材料层并且使用光刻图案化各个材料层以在其上形成电路组件和元件来制造。
半导体工业通过不断减小最小部件尺寸来不断提高各个电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多的组件集成至给定区域中。但是，随着最小部件尺寸的减小，出现了应解决的额外的问题。
发明内容
本申请的一些实施例提供了一种半导体器件，包括：衬底，所述衬底具有第一区域和第二区域；以及栅极结构，位于所述衬底上方，所述栅极结构横跨所述第一区域和所述第二区域之间的界面延伸，所述栅极结构包括：第一栅极介电层，位于所述第一区域上方；第二栅极介电层，位于所述第二区域上方；第一功函层，位于所述第一栅极介电层上方；阻挡层，沿所述第一功函层的侧壁并且位于所述第一区域和所述第二区域之间的界面上方；以及第二功函层，位于所述第一功函层、所述阻挡层和所述第二栅极介电层上方，其中，所述第二功函层与所述第一功函层的顶面物理接触。
本申请的另一些实施例提供了一种半导体器件，包括：衬底，所述衬底具有第一区域和第二区域；以及栅极结构，位于所述衬底上方，其中，所述栅极结构的第一部分位于所述第一区域上方，并且所述栅极结构的第二部分位于所述第二区域上方，并且其中，所述栅极结构包括：第一栅极介电层，位于所述第一区域上方；第二栅极介电层，位于所述第二区域上方；第一p型功函层，位于所述第一栅极介电层上方，所述第一p型功函层具有位于所述第一区域和所述第二区域之间的界面之上的侧壁；阻挡层，与所述第一p型功函层的侧壁物理接触，所述阻挡层沿不高于所述第一p型功函的顶面的所述第一p型功函层的侧壁延伸；n型功函层，位于所述第一p型功函层上方，其中，所述n型功函层与所述阻挡层的顶面和侧壁物理接触；第一导电层，位于所述第一区域之上的所述n型功函层的第一部分上方；以及第二导电层，位于所述第二区域之上的所述n型功函层的第二部分上方。
本申请的又一些实施例提供了一种形成半导体器件的方法，包括：在衬底上方形成牺牲栅极，所述衬底具有第一区域和第二区域，所述牺牲栅极横跨所述第一区域和所述第二区域之间的界面延伸；去除所述牺牲栅极以形成开口；在所述开口中的所述第一区域上方形成第一栅极介电层；在所述开口中的所述第二区域上方形成第二栅极介电层；在所述开口中的所述第一栅极介电层上方形成第一功函层；在所述开口中的所述第一功函层和所述第二栅极介电层上方沉积介电层，其中，所述介电层包括第一材料；图案化所述介电层以在所述第一功函层的侧壁上形成阻挡层；以及在所述第一功函层和所述阻挡层上方形成第二功函层。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据一些实施例的三维视图中的FinFET的实例。
图2、图3、图4、图5、图6、图7、图8A、图8B、图9A、图9B、图10A、图10B、图10C、图10D、图11A、图11B、图12A、图12B、图13A、图13B、图14A、图14B、图15A、图15B、图16A和图16B是根据一些实施例的FinFET器件的制造中的中间阶段的截面图。
图17至图22是根据一些实施例的FinFET器件的栅极结构的制造中的中间阶段的截面图。
图23是根据一些实施例的FinFET器件的栅极结构的截面图。
图24是根据一些实施例的FinFET器件的栅极结构的截面图。
图25是根据一些实施例的FinFET器件的栅极结构的截面图。
图26至图32是根据一些实施例的FinFET器件的栅极结构的制造中的中间阶段的截面图。
图33是根据一些实施例的FinFET器件的栅极结构的截面图。
图34是根据一些实施例的FinFET器件的栅极结构的截面图。
图35是根据一些实施例的FinFET器件的栅极结构的截面图。
图36至图43是根据一些实施例的FinFET器件的栅极结构的制造中的中间阶段的截面图。
图44是根据一些实施例的FinFET器件的栅极结构的截面图。
图45是根据一些实施例的FinFET器件的栅极结构的截面图。
图46是根据一些实施例的FinFET器件的栅极结构的截面图。
图47是示出根据一些实施例的形成栅极结构的方法的流程图。
图48是示出根据一些实施例的形成栅极结构的方法的流程图。
图49是示出根据一些实施例的形成栅极结构的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…上方”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
将参照特定上下文描述实施例，即，半导体器件的栅极结构及其形成方法。在使用后栅极工艺形成的FinFET器件的上下文中讨论本文提出的各个实施例。在其它实施例中，可以使用先栅极工艺。而且，一些实施例考虑了在平面晶体管器件、多栅极晶体管器件、2D晶体管器件、全环栅晶体管器件、纳米线晶体管器件等中使用的方面。本文提出的各个实施例允许在相邻半导体器件之间的界面处形成沿一个或多个功函层的侧壁的阻挡层。阻挡层允许防止或减少金属从第一半导体器件的栅极堆叠件的功函层至第二半导体器件的栅极堆叠件的功函层的扩散。此外，阻挡层将第一半导体器件的栅极堆叠件与第二半导体器件的栅极堆叠件隔离，并且防止或减小由于金属扩散引起的阈值电压漂移。此外，可以将用于形成阻挡层的各个工艺步骤并入用于形成半导体器件的栅极堆叠件的工艺流程中。
图1示出了根据一些实施例的三维视图中的FinFET的实例。FinFET包括位于衬底50(例如，半导体衬底)上的鳍52。隔离区域56设置在衬底50中，并且鳍52从相邻的隔离区域56上方和之间突出。虽然隔离区域56描述/示出为与衬底50分隔开，但是如本文中所使用的，术语“衬底”可以用于仅指半导体衬底或包括隔离区域的半导体衬底。此外，虽然鳍52示出为像衬底50一样的单个、连续材料，但是鳍52和/或衬底50可以包括单个材料或多种材料。在该上下文中，鳍52指的是在相邻的隔离区域56之间延伸的部分。
栅极介电层92沿鳍52的侧壁并且位于鳍52的顶面上方，并且栅电极94位于栅极介电层92上方。源极/漏极区域82设置在鳍52的相对于栅极介电层92和栅电极94的相对侧。图1还示出了在随后的图中使用的参考截面。截面A-A沿栅电极94的纵轴并且在例如垂直于FinFET的源极/漏极区域82之间的电流方向的方向上。截面B-B垂直于截面A-A，并且沿鳍52的纵轴并且在例如FinFET的源极/漏极区域82之间的电流的方向上。截面C-C平行于截面A-A，并且延伸穿过FinFET的源极/漏极区域。为了清楚起见，随后的图参考这些参考截面。
图2、图3、图4、图5、图6、图7、图8A、图8B、图9A、图9B、图10A、图10B、图10C、图10D、图11A、图11B、图12A、图12B、图13A、图13B、图14A、图14B、图15A、图15B、图16A和图16B是根据一些实施例的在FinFET器件的制造中的中间阶段的截面图。图2至图7示出了沿图1所示的参考截面A-A的截面图，除了多个鳍/FinFET之外。图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A和图16A示出为沿图1中所示的参考截面A-A，并且图8B、图9B、图10B、图11B、图12B、图13B、图14B、图15B和图16B示出为沿图1所示的参考截面B-B，除了多个鳍/FinFET之外。图10C和图10D示出为沿图1所示的参考截面C-C，除了多个鳍/FinFET之外。
在图2中，提供衬底50。衬底50可以是半导体衬底，诸如块状半导体、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，用p型或n型掺杂剂)或未掺杂的。衬底50可以是晶圆，诸如硅晶圆。通常，SOI衬底是形成在绝缘层上的半导体材料层。绝缘层可以是例如埋氧(BOX)层、氧化硅层等。通常是硅或玻璃衬底的衬底上提供绝缘层。也可以使用其它衬底，诸如多层或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷砷化镓铟；或它们的组合。
在一些实施例中，衬底50具有区域50A和与区域50A相邻的区域50B。区域50A可以用于形成第一器件，并且区域50B可以用于形成第二器件。第一器件和第二器件的每个可以是诸如n型FinFET的NMOS晶体管或诸如p型FinFET的PMOS晶体管。
在图3中，在衬底50的区域50A中形成鳍52A，并且在衬底50的区域50B中形成鳍52B。鳍52A和52B是半导体条。在一些实施例中，可以通过在衬底50中蚀刻沟槽而在衬底50中形成鳍52A和52B。蚀刻可以是任何可接受的蚀刻工艺，诸如反应离子蚀刻(RIE)、中性束蚀刻(NBE)、它们的组合等。蚀刻工艺可以是各向异性的。
可以通过任何合适的方法图案化鳍52A和52B。例如，可以使用包括双重图案化或多重图案化工艺的一种或多种光刻工艺图案化鳍52A和52B。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，从而允许产生例如间距小于使用单个、直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底上方形成并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后剩余的间隔件可以用于图案化鳍52A和52B。在一些实施例中，掩模(或其它层)可以保留在鳍52A和52B上。
在图4中，在衬底50上方以及相邻的鳍52A和52B之间形成绝缘材料54。绝缘材料54可以是氧化物(诸如氧化硅)、氮化物、它们的组合等，并且可以通过高密度等离子体化学汽相沉积(HDP-CVD)、可流动CVD(FCVD)(例如，在远程等离子体系统中沉积基于CVD的材料，并且后固化以使其转换成另一材料，诸如氧化物)、它们的组合等形成。也可以使用通过任何可接受的方法形成的其它绝缘材料。在示出的实施例中，绝缘材料54是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料54，则可以实施退火工艺。在一些实施例中，绝缘材料54形成为使得过量的绝缘材料54覆盖鳍52A和52B。虽然绝缘材料54示出为单层，但是一些实施例可以利用多层。例如，在一些实施例中，可以首先沿衬底50以及鳍52A和52B的表面形成衬垫(未示出)。此后，可以在衬垫上方形成诸如以上讨论的那些填充材料。
在图5中，将去除工艺应用于绝缘材料54以去除鳍52A和52B上方的过量的绝缘材料54。在一些实施例中，可以利用诸如化学机械抛光(CMP)工艺、回蚀工艺、它们的组合等的平坦化工艺。平坦化工艺暴露鳍52A和52B，从而使得在完成平坦化工艺之后，鳍52A和52B的顶面与绝缘材料54的顶面齐平。在掩模保留在鳍52A和52B上的一些实施例中，平坦化工艺可以暴露掩模或去除掩模，从而使得在完成平坦化工艺之后，掩模的顶面或鳍52A和52B的顶面分别与绝缘材料54的顶面齐平。
在图6中，使绝缘材料54(见图5)凹进以形成浅沟槽隔离(STI)区域56。使绝缘材料54凹进，从而使得鳍52A和52B的上部从相应的相邻STI区域56之间突出。此外，STI区域56的顶面可以具有如示出的平坦表面、凸表面、凹表面(诸如凹陷)或它们的组合。STI区域56的顶面可以通过适当的蚀刻形成为平坦的、凸的和/或凹的。可以使用可接受的蚀刻工艺使STI区域56凹进，诸如对绝缘材料54的材料具有选择性的蚀刻工艺(例如，以比鳍52的材料更快的速率蚀刻绝缘材料54的材料)。例如，可以使用利用合适的蚀刻工艺(使用例如稀氢氟酸(dHF))的化学氧化物去除。
关于图2至图6描述的工艺仅仅是如何形成鳍的一个实例。在一些实施例中，鳍可以通过外延生长工艺形成。例如，可以在衬底50的顶面上方形成介电层，并且可以穿过介电层蚀刻沟槽以暴露下面的衬底50。可以在沟槽中外延生长同质外延结构，并且可以使介电层凹进，从而使得同质外延结构从介电层突出以形成鳍。此外，在一些实施例中，异质外延结构可以用于鳍。例如，可以使图5中的鳍52A和52B凹进，并且可以在凹进的鳍52A和52B上方外延生长与鳍52A和52B不同的材料。在这样的实施例中，鳍包括凹进的材料以及设置在凹进的材料上方的外延生长材料。在更进一步实施例中，可以在衬底50的顶面上方形成介电层，并且可以穿过介电层蚀刻沟槽。然后可以使用与衬底50不同的材料在沟槽中外延生长异质外延结构，并且可以使介电层凹进，从而使得异质外延结构从介电层突出以形成鳍。在外延生长同质外延或异质外延结构的一些实施例中，可以在生长期间原位掺杂外延生长材料，这可以避免先前和随后的注入，但是可以一起使用原位和注入掺杂。
更进一步，在区域50A中外延生长与区域50B中的材料不同的材料可能是有利的。在各个实施例中，鳍52A和52B的上部可以由硅锗(SixGe1-x，其中x可以在0至1的范围内)、碳化硅、纯或基本纯的锗、III-V族化合物半导体、II-VI族化合物半导体等形成。例如，用于形成III-V族化合物半导体的可用材料包括但不限于InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP等。
进一步在图6中，可以在鳍52A和52B和/或衬底50中形成适当的阱(未示出)。在一些实施例中，可以在区域50A和50B的每个中形成P阱或N阱，取决于要在区域50A和50B中形成的半导体器件的类型。在一些实施例中，可以通过使用光刻胶或其它掩模(未示出)在区域50A和50B中形成适当的阱。例如，可以在衬底50的区域50A和50B上方形成第一光刻胶。图案化第一光刻胶以暴露衬底50的区域50A，而衬底50的区域50B由第一光刻胶的剩余部分保护。可以使用旋涂技术形成并且可以使用可接受的光刻技术图案化第一光刻胶。一旦图案化第一光刻胶，则在区域50A中实施n型杂质注入或p型杂质注入，并且第一光刻胶可以用作掩模以基本防止杂质注入至区域50B中。注入之后，诸如通过可接受的灰化工艺，随后是湿清洁工艺，去除第一光刻胶。
在注入区域50A之后，可以在衬底50的区域50A和50B上方形成第二光刻胶。图案化第二光刻胶以暴露衬底50的区域50B，而衬底50的区域50A由第二光刻胶的剩余部分保护。可以使用旋涂技术形成并且可以使用可接受的光刻技术图案化第二光刻胶。一旦图案化第二光刻胶，则在区域50B中实施n型杂质注入或p型杂质注入，并且第二光刻胶可以用作掩模以基本防止杂质注入至区域50A中。注入之后，诸如通过可接受的灰化工艺以及随后的湿清洁工艺，去除第二光刻胶。
n型杂质可以是磷、砷、锑等，在区域50A或50B中注入等于或小于1015cm-2的剂量，诸如在约1012cm-2和约1015cm-2之间。在一些实施例中，n型杂质可以以约1keV至约10keV的注入能量来注入。p型杂质可以是硼、BF2、铟等，在区域50A和50B中注入等于或小于1015cm-2的剂量，诸如在约1012cm-2和约1015cm-2之间。在一些实施例中，p型杂质可以以约1keV至约10keV的注入能量来注入。在实施区域50A和区域50B的注入之后，可以实施退火工艺以激活注入的p型和/或n型杂质。在一些实施例中，可以在生长期间原位掺杂外延生长材料，这可以避免注入，但是可以一起使用原位和注入掺杂。
在图7中，在鳍52A和52B上形成伪介电层60。伪介电层60可以是例如氧化硅、氮化硅、它们的组合等，并且可以根据可接受的技术沉积或热生长。在伪介电层60上方形成伪栅极层62，并且在伪栅极层62上方形成掩模层64。可以在伪介电层60上沉积并且然后使用例如CMP工艺平坦化伪栅极层62。可以在伪栅极层62上方沉积掩模层64。伪栅极层62可以是导电材料，并且可以选自包括非晶硅、多晶硅(poly硅)、多晶硅锗(poly硅锗)、金属氮化物、金属硅化物、金属氧化物和金属的组。可以通过物理汽相沉积(PVD)、CVD、溅射沉积或本领域中已知的和用于沉积导电材料的其它技术沉积伪栅极层62。伪栅极层62可以由具有比STI区域56的材料高蚀刻选择性的其它材料制成。掩模层64可以包括例如SiN、SiON、它们的组合等。在示出的实施例中，横跨区域50A和区域50B形成单个伪栅极层62和单个掩模层64。在其它实施例中，形成在区域50A中的第一伪栅极层可以与形成在区域50B中的第二伪栅极层不同。应该指出，仅用于说明目的，伪介电层60示出为仅覆盖鳍52A和52B。在一些实施例中，伪介电层60可以沉积为使得伪介电层60覆盖在伪栅极层62和STI区域56之间延伸的STI区域56的顶面。
在图8A和图8B中，可以使用可接受的光刻和蚀刻技术图案化掩模层64(见图7)，以形成掩模74。然后可以将掩模74的图案转移至伪栅极层62(见图7)以形成伪栅极72。在一些实施例中，也可以通过可接受的蚀刻技术将掩模74的图案转移至伪介电层60。伪栅极72分别覆盖鳍52A和52B的沟道区域58A和58B。掩模74的图案可以用于将伪栅极72的每个与相邻的伪栅极物理分隔开。伪栅极72也可以具有基本垂直于鳍52A和52B中的相应的一个的长度方向的长度方向。如下面更详细描述的，伪栅极72是牺牲栅极，并且随后由替换栅极替换。因此，伪栅极72也可以称为牺牲栅极。在其它实施例中，伪栅极72中的一些没有被替换并且保留在所得FinFET器件的最终结构中。
进一步在图8A和图8B中，可以在伪栅极72、掩模74和/或鳍52A和52B的暴露表面上形成栅极密封间隔件80。热氧化或沉积以及随后的各向异性蚀刻可以形成栅极密封间隔件80。栅极密封间隔件80可以包括氧化硅、氮化硅、SiCN、SiOC、SiOCN、它们的组合等。在形成栅极密封间隔件80之后，可以形成轻掺杂的源极/漏极(LDD)区域(未明确示出)。在一些实施例中，当在衬底50的区域50A中形成p型器件时，可以将p型杂质注入至区域50A中的暴露的鳍52A中。在一些实施例中，当在衬底50的区域50A中形成n型器件时，可以将n型杂质注入至区域50A中的暴露的鳍52A中。在一些实施例中，当在衬底50的区域50B中形成p型器件时，可以将p型杂质注入至区域50B中的暴露的鳍52B中。在一些实施例中，当在衬底50的区域50B中形成n型器件时，可以将n型杂质注入至区域50B中的暴露的鳍52B中。n型杂质可以是先前讨论的任何n型杂质，并且p型杂质可以是先前讨论的任何p型杂质。轻掺杂的源极/漏极区域可以具有从约1012cm-2至约1016cm-2的杂质剂量。在一些实施例中，可以以约1keV至约10keV的注入能量来注入n型杂质或p型杂质。退火可以用于激活注入的杂质。
在图9A和图9B中，在沿伪栅极72、掩模74和/或鳍52A和52B的侧壁的栅极密封间隔件80上形成栅极间隔件86。栅极间隔件86可以通过共形沉积绝缘材料并且随后各向异性蚀刻绝缘材料形成。栅极间隔件86的绝缘材料可以包括氧化硅、氮化硅、SiCN、SiOC、SiOCN、它们的组合等。在一些实施例中，栅极间隔件86可以包括多个层(未示出)，从而使得这些层包括不同的材料。
应该指出，以上公开总体上描述了形成间隔件和LDD区域的工艺。可以使用其它工艺和顺序。例如，可以利用更少或额外的间隔件，可以利用不同的步骤顺序(例如，在形成栅极间隔件86、产生“L形”栅极密封间隔件之前，可以不蚀刻栅极密封间隔件80，可以形成和去除间隔件等)。此外，n型和p型器件可以使用不同的结构和步骤形成。例如，可以在形成栅极密封间隔件80之前形成用于n型器件的LDD区域，而可以在形成栅极密封间隔件80之后形成用于p型器件的LDD区域。
在图10A和图10B中，分别在鳍52A和52B中形成外延源极/漏极区域82A和82B，以在相应的沟道区域58A和58B中施加应力，从而提高器件性能。分别在鳍52A和52B中形成外延源极/漏极区域82A和82B，从而使得每个伪栅极72设置在外延源极/漏极区域82A和82B的相应的相邻对之间。在一些实施例中，外延源极/漏极区域82A和82B可以分别延伸至鳍52A和52B中，并且也可以穿透鳍52A和52B。在一些实施例中，栅极间隔件86用于将外延源极/漏极区域82A和82B从伪栅极72分隔开适当的横向距离，使得外延源极/漏极区域82A和82B不会使所得FinFET器件的随后形成的栅极短路。
可以分别在区域50A和50B中形成外延源极/漏极区域82A和82B，通过蚀刻鳍52A和52B的源极/漏极区域以在鳍52A和52B中形成凹槽。然后，在相应的凹槽中外延生长外延源极/漏极区域82A和82B。在一些实施例中，当在衬底50的区域50A中形成n型器件时，外延源极/漏极区域82A可以包括任何可接受的材料，诸如适合于n型FinFET。例如，如果鳍52A由硅形成，则外延源极/漏极区域82A可以包括在沟道区域58A中施加拉伸应变的材料，诸如硅、SiC、SiCP、SiP、它们的组合等。外延源极/漏极区域82A可以具有从鳍52A的相应的表面凸起的表面并且可以具有小平面。在一些实施例中，当在衬底50的区域50A中形成p型器件时，外延源极/漏极区域82A可以包括任何可接受的材料，诸如适合于p型FinFET。例如，如果鳍52A由硅形成，则外延源极/漏极区域82A可以包括在沟道区域58A中施加压缩应变的材料，诸如SiGe、SiGeB、Ge、GeSn、它们的组合等。外延源极/漏极区域82A可以具有从鳍52A的相应的表面凸起的表面并且可以具有小平面。
在一些实施例中，当在衬底50的区域50B中形成n型器件时，外延源极/漏极区域82B可以包括任何可接受的材料，诸如适合于n型FinFET。例如，如果鳍52B由硅形成，则外延源极/漏极区域82B可以包括在沟道区域58B中施加拉伸应变的材料，诸如硅、SiC、SiCP、SiP、它们的组合等。外延源极/漏极区域82B可以具有从鳍52B的相应的表面凸起的表面并且可以具有小平面。在一些实施例中，当在衬底50的区域50B中形成p型器件时，外延源极/漏极区域82B可以包括任何可接受的材料，诸如适合于p型FinFET。例如，如果鳍52B由硅形成，则外延源极/漏极区域82B可以包括在沟道区域58B中施加压缩应变的材料，诸如SiGe、SiGeB、Ge、GeSn、它们的组合等。外延源极/漏极区域82B可以具有从鳍52B的相应的表面凸起的表面并且可以具有小平面。
外延源极/漏极区域82A和82B和/或鳍52A和52B可以注入有掺杂剂以形成源极/漏极区域，类似于先前讨论的形成轻掺杂源极/漏极区域的工艺，随后是退火工艺。源极/漏极区域82A和82B可以具有在约1019cm-3和约1021cm-3之间的杂质浓度。用于源极/漏极区域82A和82B的n型和/或p型杂质可以是先前讨论的任何杂质。在一些实施例中，可以在生长期间原位掺杂外延源极/漏极区域82A和82B。
由于用于形成外延源极/漏极区域82A和82B的外延工艺，外延源极/漏极区域的上表面具有分别横向向外扩展超过鳍52A和52B的侧壁的小平面。在一些实施例中，这些小平面使得形成在区域50A中的器件的相邻外延源极/漏极区域82A与形成在区域50B中的器件的相邻外延源极/漏极区域82B合并，如图10C所示。在其它实施例中，在完成外延工艺之后，相邻的外延源极/漏极区域82A和相邻的外延源极/漏极区域82B保持分隔开，如图10D所示。在图10C和图10D中示出的实施例中，栅极间隔件86形成为覆盖鳍52A和52B的侧壁的在STI区域56之上延伸的部分，从而阻止外延生长。在一些其它实施例中，可以调整用于形成栅极间隔件86的间隔件蚀刻以去除间隔件材料，以允许外延生长的区域延伸至STI区域56的表面。
在图11A和图11B中，在图10A和图10B示出的结构上方沉积第一ILD 88。第一ILD88可以由介电材料形成，并且可以通过任何合适的方法沉积，诸如CVD、等离子体增强CVD(PECVD)、FCVD、它们的组合等。介电材料可包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等。也可以使用通过任何可接受的工艺形成的其它绝缘材料。在一些实施例中，接触蚀刻停止层(CESL)87设置在第一ILD88和外延源极/漏极区域82A和82B、掩模74和栅极间隔件86之间。CESL 87可以包括具有与上面的第一ILD 88的材料的蚀刻速率不同的蚀刻速率的介电材料，诸如氮化硅、氧化硅、氮氧化硅、它们的组合等。
在图12A和图12B中，可以实施诸如CMP工艺的平坦化工艺以使第一ILD 88的顶面与伪栅极72或掩模74的顶面齐平(见图11A和图11B)。平坦化工艺也可以去除伪栅极72上的掩模74以及栅极密封间隔件80和栅极间隔件86的沿掩模74的侧壁的部分。在平坦化工艺之后，伪栅极72、栅极密封间隔件80、栅极间隔件86和第一ILD 88的顶面彼此齐平。因此，伪栅极72的顶面通过第一ILD 88暴露。在一些实施例中，掩模74可以保留，在这种情况下，平坦化工艺使第一ILD 88的顶面与掩模74的顶面齐平(见图11A和图11B)。
在图13A和图13B中，在蚀刻步骤中去除伪栅极72和掩模74(如果存在)，使得形成开口90。也可以去除伪介电层60的位于开口90中的部分。在一些实施例中，仅去除伪栅极72并且伪介电层60保留并且由开口90暴露。在一些实施例中，从管芯的第一区域(例如，核心逻辑区域)中的开口90去除伪介电层60，并且保留在管芯的第二区域(例如，输入/输出区域)中的开口90中。在一些实施例中，通过各向异性干蚀刻工艺去除伪栅极72。例如，蚀刻工艺可以包括使用选择性蚀刻伪栅极72而不蚀刻第一ILD 88或栅极间隔件86的反应气体的干蚀刻工艺。每个开口90暴露相应的鳍52A(52B)的沟道区域58A(58B)。在去除期间，当蚀刻伪栅极72时，伪介电层60可以用作蚀刻停止层。然后可以在去除伪栅极72之后可选地去除伪介电层60。
在图14A和图14B中，分别在衬底50的区域50A和50B中形成位于开口90内的栅极堆叠件95A和95B。栅极堆叠件95A和95B也可以称为替换栅极。栅极堆叠件95A沿鳍52A的沟道区域58A的侧壁和顶面延伸。栅极堆叠件95B沿鳍52B的沟道区域58B的侧壁和顶面延伸。在一些实施例中，可以如以下参考图17至图22所描述形成栅极堆叠件95A和95B，并且此时提供详细描述。在其它实施例中，可以如以下参考图23至图29所描述形成栅极堆叠件95A和95B，并且此时提供详细描述。在其它实施例中，可以如以下参考图30至图37所描述形成栅极堆叠件95A和95B，并且此时提供详细描述。
在图15A和图15B中，在第一ILD 88以及栅极堆叠件95A和95B上方沉积第二ILD108。在一些实施例中，第二ILD 108是通过可流动CVD方法形成的可流动膜。在一些实施例中，第二ILD 108由诸如PSG、BSG、BPSG、USG、它们的组合等的介电材料形成，并且可以通过任何合适的方法沉积，诸如CVD、PECVD、它们的组合等。在一些实施例中，第一ILD 88和第二ILD 108包括相同的材料。在其它实施例中，第一ILD 88和第二ILD 108包括不同的材料。在一些实施例中，在形成第二ILD 108之前，使栅极堆叠件95A和95B凹进，使得在栅极堆叠件95A和95B正上方以及栅极间隔件86的相对部分之间形成凹槽。在凹槽中填充包括一层或多层介电材料(诸如氮化硅、氮氧化硅、它们的组合等)的栅极掩模96，随后是平坦化工艺，以去除在第一ILD 88上方延伸的介电材料的过量的部分。随后形成的栅极接触件110A和110B(见图16A和图16B)穿透相应的栅极掩模96，以接触相应的栅极堆叠件95A和95B的顶面。
在图16A和图16B中，根据一些实施例，分别穿过区域50A和50B中的第二ILD 108和第一ILD 88形成栅极接触件110A和110B以及源极/漏极接触件112A和112B。穿过第一ILD88和第二ILD 108形成用于源极/漏极接触件112A和112B的开口，并且穿过第二ILD 108和栅极掩模96形成用于栅极接触件110A和110B的开口。开口可以使用可接受的光刻和蚀刻技术形成。在形成用于源极/漏极接触件112A和112B的开口之后，通过用于源极/漏极接触件112A和112B的开口分别形成硅化物层114A和114B。在一些实施例中，在用于源极/漏极接触件112A和112B的开口中沉积金属材料。金属材料可以包括Ti、Co、Ni、NiCo、Pt、NiPt、Ir、PtIr、Er、Yb、Pd、Rh、Nb、它们的组合等，并且可以使用PVD、溅射、它们的组合等形成。随后，实施退火工艺以分别在区域50A和50B中形成硅化物层114A和114B。在外延源极/漏极区域82A和82B包括硅的一些实施例中，退火工艺使金属材料与硅反应，以在金属材料和外延源极/漏极区域82A和82B之间的界面处形成金属硅化物。在形成硅化物层114A和114B之后，使用合适的去除工艺去除未反应的金属材料部分。随后，在用于源极/漏极接触件112A和112B的开口中以及在用于栅极接触件110A和110B的开口中形成诸如扩散阻挡层、粘合层等的衬垫和导电材料。衬垫可包括钛、氮化钛、钽、氮化钽、它们的组合等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍、它们的组合等。可以实施诸如CMP工艺的平坦化工艺以从第二ILD108的表面去除过量的材料。开口中的衬垫和导电材料的剩余部分形成源极/漏极接触件112A和112B以及栅极接触件110A和110B。源极/漏极接触件112A和112B分别物理和电耦接至外延源极/漏极区域82A和82B。栅极接触件110A和110B分别物理和电耦接至栅极堆叠件95A和95B。源极/漏极接触件112A和112B以及栅极接触件110A和110B可以在不同的工艺中形成，或可以在相同的工艺中形成。虽然示出为形成在相同的截面中，但是应该理解，源极/漏极接触件112A和112B以及栅极接触件110A和110B的每个可以形成在不同的截面中，这可以避免接触件的短路。
图17至图22是根据一些实施例的包括图14A和图14B中示出的栅极堆叠件95A和95B的栅极结构的制造中的中间阶段的截面图。特别地，图17至图22示出了随着在开口90中形成栅极堆叠件95A和95B的图14A的区域89的详细视图。在图17中，在区域50A和50B中的开口90中分别形成界面层115A和115B。在一些实施例中，界面层115A和115B的每个可以包括介电材料，诸如氧化硅、氮氧化硅、氢氧化硅、氧化硅锗、氧化锗、它们的组合等，并且可以使用热氧化、化学氧化、ALD、CVD、它们的组合等形成。在一些实施例中，界面层115A和界面层115B包括相同的介电材料。在这样的实施例中，界面层115A和115B可以通过在区域50A和区域50B中的开口90中沉积介电材料形成。在其它实施例中，界面层115A和界面层115B可以包括不同的介电材料。在一些实施例中，界面层115A和界面层115B包括分别通过鳍52A和52B的材料的化学氧化或热氧化形成的不同的介电材料。在其它实施例中，当界面层115A和界面层115B包括不同的介电材料时，用于形成界面层115A和界面层115B的方法可以包括：在区域50A和区域50B中的开口90中沉积第一介电材料；使用合适的光刻和蚀刻工艺去除区域50B中的第一介电层的部分；在区域50A和区域50B中的开口90中沉积第二介电材料；以及使用合适的光刻和蚀刻工艺去除区域50A中的第二介电层的部分。在该实例中，在形成界面层115B之前形成界面层115A。可选地，可以在形成界面层115B之后形成界面层115A。在一些实施例中，界面层115A具有在约和约/>之间的厚度。在一些实施例中，界面层115B具有在约/>和约/>之间的厚度。
在形成界面层115A和界面层115B之后，在区域50A和50B中的开口90中分别形成栅极介电层116A和栅极介电层116B。在界面层115A和界面层115B上方分别形成栅极介电层116A和栅极介电层116B。在一些实施例中，栅极介电层116A和116B的每个可以包括氧化硅、氮化硅、它们的多层等。在一些实施例中，栅极介电层116A和116B的每个可以包括高k介电材料，并且在这些实施例中，栅极介电层116A和116B可以具有大于约7.0的k值，并且可以包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb、Y、Sc、它们的组合等的金属氧化物或硅酸盐。栅极介电层116A和116B的形成方法可以包括分子束沉积(MBD)、ALD、PECVD、它们的组合等。在一些实施例中，栅极介电层116A和栅极介电层116B可以包括相同的介电材料。在这样的实施例中，栅极介电层116A和116B可以通过在区域50A和区域50B中的开口90中沉积介电材料形成，从而使得区域50A中的介电材料的第一部分形成栅极介电层116A，并且区域50B中的介电材料的第二部分形成栅极介电层116B。在其它实施例中，栅极介电层116A和栅极介电层116B可以包括不同的介电材料。在这样的实施例中，用于形成栅极介电层116A和栅极介电层116B的方法可以包括：在区域50A和区域50B的开口90中沉积第一介电材料；使用合适的光刻和蚀刻工艺去除区域50B中的第一介电层的部分；在区域50A和区域50B的开口90中沉积第二介电材料；以及使用合适的光刻和蚀刻工艺去除区域50A中的第二介电层的部分。在该实例中，在形成栅极介电层116B之前形成栅极介电层116A。可选地，可以在形成栅极介电层116B之后形成栅极介电层116A。在一些实施例中，栅极介电层116A具有在约和约/>之间的厚度。在一些实施例中，栅极介电层116B具有在约/>和约/>之间的厚度。
在形成栅极介电层116A和栅极介电层116B之后，在区域50A中的栅极介电层116A上方的开口90中形成功函层118。在一些实施例中，功函层118可以是p型功函层。p型功函层可以包括TiN、WN、WCN、TaN、Ru、Co、W、它们的组合、它们的多层等，并且可以使用PVD、CVD、ALD、它们的组合等形成。在这样的实施例中，用于形成功函层118的方法可以包括：在区域50A和区域50B中的开口90中毯式沉积合适的材料；以及使用合适的光刻和蚀刻工艺去除区域50B中合适的材料的部分。在一些实施例中，功函层118具有在约和约/>之间的厚度。
在图18中，在形成功函层118之后，在区域50A和区域50B中的开口90中毯式沉积阻挡层120。在一些实施例中，阻挡层120可以包括TaN、TiN、TaTiN、AlN、Al2O3、HfO2、ZrO2、Si、Ti、V、它们的组合、它们的多层等，并且可以使用ALD、CVD、PEALD、它们的组合等形成。在一些实施例中，阻挡层120具有在约和约/>之间的厚度。
在图19中，在形成阻挡层120之后，对阻挡层120实施处理工艺以形成阻挡层120的处理部分126。在一些实施例中，处理工艺将阻挡层120的沉积态的材料转换成与沉积态的材料不同的另一材料，从而使得阻挡层120的处理部分126包括转换的沉积态的材料。在一些实施例中，阻挡层120的处理部分126具有比阻挡层120的未处理部分更高的蚀刻速率。在一些实施例中，阻挡层120的处理部分126的蚀刻速率与阻挡层120的未处理部分的蚀刻速率的比率在约1.8和约50之间。在一些实施例中，处理工艺包括氧化工艺、氟化工艺、氮化工艺、氯化工艺等。在一些实施例中，氧化工艺可以包括用合适的含氧化学物质进行的处理、氧注入工艺、它们的组合等。在一些实施例中，氟化工艺可以包括用合适的含氟化学物进行的处理、氟注入工艺、它们的组合等。在一些实施例中，氮化工艺可以包括用合适的含氮化学物进行的处理、氮注入工艺、它们的组合等。在一些实施例中，氯化工艺可包括用合适的含氯化学物质进行的处理、氯注入工艺、它们的组合等。在一些实施例中，当处理工艺是注入工艺时，注入工艺随后可以是退火工艺。在一些实施例中，注入工艺的离子方向(图19中由箭头124示出)与垂直于衬底50主表面的方向形成角度θ。在一些实施例中，角度θ在约5度至约22度之间。在一些实施例中，注入工艺的离子能量(注入能量)在约100eV和约6KeV之间。在一些实施例中，注入剂量在约1012cm-2至约5×1018cm-2之间。在一些实施例中，可以调整角度θ和/或注入工艺的一些其它参数，从而使得在完成注入工艺之后，形成在功函层118的侧壁上的阻挡层120的部分在区域50A与区域50B之间的界面处保持未被处理。
在一些实施例中，当阻挡层120包括TaN、TiN、TaTiN、它们的组合、它们的多层等时，处理工艺包括氧化工艺。在一些实施例中，当阻挡层120由TiN形成时，将TiN转换成氧化钛(诸如TiO2)或氮氧化钛，从而使得阻挡层120的处理部分126包括氧化钛(诸如TiO2)或氮氧化钛，而阻挡层120的未处理部分保持由TiN形成。在一些实施例中，当阻挡层120由TaN形成时，将TaN转换成氧化钽(诸如TaO2或Ta2O5)或氮氧化钽，从而使得阻挡层120的处理部分126包括氧化钽(诸如TaO2或Ta2O5)或氮氧化钽，而阻挡层120的未处理部分保持由TaN形成。在一些实施例中，当阻挡层120由TaTiN形成时，将TaTiN转换成TaTiO，从而使得阻挡层120的处理部分126包括TaTiO，而阻挡层120的未处理部分保持由TaTiN形成。
在一些实施例中，当阻挡层120包括AlN、Al2O3、HfO2、ZrO2、它们的组合、它们的多层等时，处理工艺包括氟化工艺。在一些实施例中，当阻挡层120由Al2O3形成时，将Al2O3转换成AlF3，从而使得阻挡层120的处理部分126包括AlF3，而阻挡层120的未处理部分保持由Al2O3形成。在一些实施例中当阻挡层120由AlN形成时，将AlN转换成AlF3，从而使得阻挡层120的处理部分126包括AlF3，而阻挡层120的未处理部分保持由AlN形成。在一些实施例中，当阻挡层120由HfO2形成时，将HfO2转换成HfF4，从而使得阻挡层120的处理部分126包括HfF4，而阻挡层120的未处理部分保持由HfO2形成。在一些实施例中，当阻挡层120由ZrO2形成时，将ZrO2转换成ZrF4，从而使得阻挡层120的处理部分126包括ZrF4，而阻挡层120的未处理部分保持由ZrO2形成。
在一些实施例中，当阻挡层120包括Si时，处理工艺可以包括氧化工艺、氮化工艺、氯化工艺等。在一些实施例中，当处理工艺包括氧化工艺时，将Si转换成氧化硅(SiO2)，从而使得阻挡层120的处理部分126包括氧化硅(SiO2)，而阻挡层120的未处理部分保持由Si形成。在一些实施例中，当处理工艺包括氮化工艺时，将Si转换成氮化硅(Si3N4)，从而使得阻挡层120的处理部分126包括氮化硅(Si3N4)，而阻挡层120的未处理部分保持由Si形成。在一些实施例中，当处理工艺包括氯化工艺时，将Si转换成氯化硅(SiClx)，从而使得阻挡层120的处理部分126包括氯化硅(SiClx)，而阻挡层120的未处理部分保持由Si形成。
在一些实施例中，当阻挡层120包括Ti和V时，处理工艺包括氧化工艺。在一些实施例中，当阻挡层120包括Ti时，将Ti转换成氧化钛(TiO2)，从而使得阻挡层120的处理部分126包括氧化钛(TiO2)，而阻挡层120的未处理部分保持由Ti形成。在一些实施例中，当阻挡层120包括V时，将V转换成氧化钒(V2O5)，从而使得阻挡层120的处理部分126包括氧化钒(V2O5)，而阻挡层120的未处理部分保持由V形成。
在图20中，去除阻挡层120的处理部分126(见图19)，而阻挡层120的未处理部分沿功函层118的侧壁保留在金属边界区域(在区域50A和50B之间的界面处)。在一些实施例中，可以使用选择性蚀刻工艺去除阻挡层120的处理部分126(见图19)。在一些实施例中，调整以上参考图19描述的处理工艺的参数(诸如例如，注入角度和能量)和选择性蚀刻工艺的参数(诸如例如，蚀刻剂组成和蚀刻持续时间)，从而使得阻挡层120的剩余部分的顶面和功函层118的顶面在工艺变化内基本平齐。在其它实施例中，阻挡层120的残留可以保留在功函层118的顶面上。
在一些实施例中，当阻挡层120包括TaN、TiN和TaTiN，并且处理包括氧化工艺时，使用蚀刻剂(诸如WF6、TaF5、TiF4、WCl5、TaCl5、TiCl4、NF3、CF4、HF、它们的组合等)选择性蚀刻阻挡层120的处理部分126(见图19)。在这样的实施例中，阻挡层120的处理部分126的蚀刻速率与阻挡层120的未处理部分的蚀刻速率的比率在约1.8和约50之间。
在一些实施例中，当阻挡层120包括AlN、Al2O3和HfO2，并且处理包括氟化工艺时，使用蚀刻剂(诸如三甲基铝(TMA)、Sn(acac)2、Al(CH3)2Cl、SiCl4、它们的组合等)选择性蚀刻阻挡层120的处理部分126(见图19)。在这样的实施例中，阻挡层120的处理部分126的蚀刻速率与阻挡层120的未处理部分的蚀刻速率的比率在约4和约50之间。
在一些实施例中，当阻挡层120包括ZrO2，并且处理包括氟化工艺时，使用蚀刻剂(诸如Sn(acac)2等)选择性蚀刻阻挡层120的处理部分126(见图19)。在这样的实施例中，阻挡层120的处理部分126的蚀刻速率与阻挡层120的未处理部分的蚀刻速率的比率在约4和约50之间。
在一些实施例中，当阻挡层120包括Si，并且处理包括氧化工艺或氮化工艺时，使用蚀刻剂(诸如C2F6、CF4、它们的组合等)选择性蚀刻阻挡层120的处理部分126(见图19)。在这样的实施例中，阻挡层120的处理部分126的蚀刻速率与阻挡层120的未处理部分的蚀刻速率的比率在约2和约40之间。
在一些实施例中，当阻挡层120包括Si，并且处理包括氯化工艺时，使用Ar等离子体等选择性蚀刻阻挡层120的处理部分126(见图19)。在这样的实施例中，阻挡层120的处理部分126的蚀刻速率与阻挡层120的未处理部分的蚀刻速率的比率在约1.8和约50之间。
在一些实施例中，当阻挡层120包括Ti和V，并且处理包括氧化工艺时，使用蚀刻剂(诸如C2F6、CF4、它们的组合等)选择性蚀刻阻挡层120的处理部分126(见图19)。在这样的实施例中，阻挡层120的处理部分126的蚀刻速率与阻挡层120的未处理部分的蚀刻速率的比率在约2和约40之间。
进一步参考图20，在一些实施例中，功函层118的侧壁上的阻挡层120的剩余部分可以通过毯式沉积如以上参考图18描述的阻挡层120并且去除阻挡层120的水平和倾斜部分形成。在一些实施例中，可以使用合适的各向异性蚀刻工艺去除阻挡层120的水平和倾斜部分。在这样的实施例中，省略以上参考图19描述的处理工艺。在一些实施例中，调整各向异性蚀刻工艺的参数(诸如例如，蚀刻剂组成和蚀刻持续时间)，从而使得阻挡层120的剩余部分的顶面和功函层118的顶面在工艺变化内基本平齐。
在图21中，在去除阻挡层120的处理部分126(见图19)之后，在区域50A和区域50B中的开口90中毯式沉积功函层128。在一些实施例中，功函层128可以是n型功函层。n型功函层可包括Ti、Ag、Al、TiAl、TiAlN、TiAlC、TaAl、TaC、TaCN、TaSiN、TaAlC、Mn、Zr、它们的组合、它们的多层等，并且可以使用PVD、CVD、ALD、它们的组合等形成。在一些实施例中，功函层128具有在约和约/>之间的厚度。
在图22中，在形成功函层128之后，在区域50A和50B中的开口90中分别形成屏蔽层130A和屏蔽层130B。在一些实施例中，屏蔽层130A和屏蔽层130B的每个可以包括TiN、Si、SiN、TiSiN、它们的组合、它们的多层等，并且可以使用PVD、CVD、ALD、它们的组合等形成。在一些实施例中，屏蔽层130A和屏蔽层130B包括相同的材料。在这样的实施例中，屏蔽层130A和130B可以通过在区域50A和区域50B中的开口90中沉积合适的材料形成。在其它实施例中，屏蔽层130A和屏蔽层130B可以包括不同的材料。在这样的实施例中，用于形成屏蔽层130A和屏蔽层130B的方法可以包括：在区域50A和区域50B的开口90中沉积第一材料；使用合适的光刻和蚀刻工艺去除区域50B中的第一材料的部分；在区域50A和区域50B中的开口90中沉积第二材料；以及使用合适的光刻和蚀刻工艺去除区域50A中的第二材料的部分。在该实例中，在形成屏蔽层130B之前形成屏蔽层130A。可选地，可以在形成屏蔽层130B之后形成屏蔽层130A。在一些实施例中，屏蔽层130A具有在约和约/>之间的厚度。在一些实施例中，屏蔽层130B具有在约/>和约/>之间的厚度。
在形成屏蔽层130A和130B之后，在区域50A和50B中的开口90中分别形成胶层132A和胶层132B。在一些实施例中，胶层132A和胶层132B的每个可以包括TiN、Ti、Co、它们的组合、它们的多层等，并且可以使用PVD、CVD、ALD、它们的组合等形成。在一些实施例中，胶层132A和胶层132B包括相同的材料。在这样的实施例中，胶层132A和132B可以通过在区域50A和区域50B中的开口90中沉积合适的材料形成。在其它实施例中，胶层132A和胶层132B可以包括不同的材料。在这样的实施例中，用于形成胶层132A和胶层132B的方法可以包括：在区域50A和区域50B的开口90中沉积第一材料；使用合适的光刻和蚀刻工艺去除区域50B中的第一材料的部分；在区域50A和区域50B中的开口90中沉积第二材料；以及使用合适的光刻和蚀刻工艺去除区域50A中的第二材料的部分。在该实例中，在形成胶层132B之前形成胶层132A。可选地，可以在形成胶层132B之后形成胶层132A。在一些实施例中，胶层132A具有在约和约/>之间的厚度。在一些实施例中，胶层132B具有在约/>和约/>之间的厚度。
进一步在图22中，在形成胶层132A和132B之后，在区域50A和50B中的开口90中分别形成导电填充材料134A和导电填充材料134B。在一些实施例中，导电填充材料134A和填充材料134B的每个可以包括Co、Ru、Al、Ag、Au、W、氟化的W、Ni、Ti、Cu、Mn、Pd、Re、Ir、Pt、Zr、它们的合金、它们的组合、它们的多层等，并且可以使用PVD、CVD、ALD、镀、它们的组合等形成。在一些实施例中，导电填充材料134A和导电填充材料134B包括相同的导电材料。在这样的实施例中，导电填充材料134A和134B可以通过在区域50A和区域50B中的开口90中沉积导电材料形成。在其它实施例中，导电填充材料134A和导电填充材料134B可以包括不同的导电材料。在这样的实施例中，用于形成导电填充材料134A和导电填充材料134B的方法可以包括：在区域50A和区域50B中的开口90中沉积第一导电材料；使用合适的光刻和蚀刻工艺去除区域50B中的第一导电材料的部分；在区域50A和区域50B中的开口90中沉积第二导电材料；以及使用合适的光刻和蚀刻工艺去除区域50A中的第二导电材料的部分。在该实例中，在形成导电填充材料134B之前形成导电填充材料134A。可选地，可以在形成导电填充材料134B之后形成导电填充材料134A。
在形成导电填充材料134A和134B之后，可以实施诸如CMP工艺的平坦化工艺，以去除层115A、115B、116A、116B、118、128、130A、130B、132A、132B、134A和134B的过量的部分，其中过量的部分位于第一ILD88的顶面上方(见图14B)。界面层115A、栅极介电层116A、功函层118和128、屏蔽层130A、胶层132A和导电填充材料134A的剩余部分在区域50A中形成替换栅极堆叠件95A(见图14A和图14B)。界面层115B、栅极介电层116B、功函层128、屏蔽层130B、胶层132B和导电填充材料134B的剩余部分在区域50B中形成替换栅极堆叠件95B(见图14A和图14B)。
在一些实施例中，形成在功函层118的侧壁上的阻挡层120防止或减少金属从功函层128扩散至功函层118。例如，当功函层128包括TiAl、TiAlN、TiAlC、TaAl或TaAlC时，阻挡层120防止或减少Al从功函层128扩散至功函层118。此外，阻挡层120将栅极堆叠件95A与栅极堆叠件95B隔离，并且防止或减小由于金属扩散引起的阈值电压漂移。
图23是根据一些实施例的FinFET器件的栅极结构的截面图。在一些实施例中，图23的栅极结构类似于图22的栅极结构，类似的部件用类似的参考标号标记，并且在此不再重复这些类似的部件的描述。在一些实施例中，图23的栅极结构可以使用类似于以上参考图17至图22所描述的工艺步骤的工艺步骤形成，并且在此不再重复描述。在一些实施例中，调整以上参考图19描述的处理工艺的参数(诸如例如，注入角度和能量)和以上参考图20描述的选择性蚀刻工艺的参数(诸如例如，蚀刻剂组成和蚀刻持续时间和蚀刻选择性)，从而使得阻挡层120的剩余部分的角是圆形的。在一些实施例中，可以增大处理工艺的注入角度。在一些实施例中，可以增大处理工艺的注入能量。在一些实施例中，可以增大选择性蚀刻工艺的持续时间。在一些实施例中，可以减少阻挡层120的处理部分和未处理部分之间的选择性蚀刻。在阻挡层120的剩余部分使用毯式沉积工艺随后是各向异性蚀刻工艺形成的其它实施例中，调整各向异性蚀刻工艺的参数(诸如例如，蚀刻剂组成和蚀刻持续时间)，从而使得阻挡层120的剩余部分的角是圆形的。
图24是根据一些实施例的FinFET器件的栅极结构的截面图。在一些实施例中，图24的栅极结构类似于图22的栅极结构，类似的部件用类似的参考标号标记，并且在此不再重复这些类似的部件的描述。在一些实施例中，图24的栅极结构可以使用类似于以上参考图17至图22所描述的工艺步骤的工艺步骤形成，并且在此不再重复描述。在一些实施例中，调整以上参考图19所描述的处理工艺的参数(诸如例如，注入角度和能量)和以上参考图20描述的选择性蚀刻工艺的参数(诸如例如，蚀刻剂组成、蚀刻持续时间和蚀刻选择性)，从而使得阻挡层120的剩余部分的顶面低于功函层118的顶面。在一些实施例中，可以增大处理工艺的注入能量。在一些实施例中，可以增大选择性蚀刻工艺的持续时间。在阻挡层120的剩余部分使用毯式沉积工艺随后是各向异性蚀刻工艺形成的其它实施例中，调整各向异性蚀刻工艺的参数(诸如例如，蚀刻剂组成和蚀刻持续时间)，从而使得阻挡层120的剩余部分的顶面低于功函层118的顶面。在一些实施例中，阻挡层120的剩余部分的顶面低于功函层118的顶面距离D1。在一些实施例中，距离D1在约和约/>之间。
图25是根据一些实施例的FinFET器件的栅极结构的截面图。在一些实施例中，图25的栅极结构类似于图22的栅极结构，类似的部件用类似的参考标号标记，并且在此不再重复这些类似的部件的描述。在一些实施例中，图25的栅极结构可以使用类似于以上参考图17至图22所描述的工艺步骤的工艺步骤形成，并且在此不再重复描述。在一些实施例中，调整以上参考图19所描述的处理工艺的参数(诸如例如，注入角度和能量)和以上参考图20所描述的选择性蚀刻工艺的参数(诸如例如，蚀刻剂组成、蚀刻持续时间和蚀刻选择性)，从而使得阻挡层120的剩余部分的角是圆形的，并且从而使得阻挡层120的剩余部分的顶面低于功函层118的顶面。在一些实施例中，可以增大处理工艺的注入角度。在一些实施例中，可以增大处理工艺的注入能量。在一些实施例中，可以增大选择性蚀刻工艺的持续时间。在一些实施例中，可以减少阻挡层120的处理部分和未处理部分之间的选择性蚀刻。在阻挡层120的剩余部分使用毯式沉积工艺随后是各向异性蚀刻工艺形成的其它实施例中，调整各向异性蚀刻工艺的参数(诸如例如，蚀刻剂组成和蚀刻持续时间)，从而使得阻挡层120的剩余部分的角是圆形的，并且从而使得阻挡层120的剩余部分的顶面低于功函层118的顶面。在一些实施例中，阻挡层120的剩余部分的顶面低于功函层118的顶面距离D2。在一些实施例中，距离D2在约和约/>之间。
图26至图32是根据一些实施例的包括图14A和图14B中示出的栅极堆叠件95A和95B的栅极结构的制造中的中间阶段的截面图。特别地，图26至图32示出了随着在开口90中形成栅极堆叠件95A和95B的图14A的区域89的详细视图。在一些实施例中，图26至图32中描述的工艺步骤类似于以上参考图17至图22所描述的工艺步骤，类似的部件用类似的参考标号标记，并且在此不再重复这些类似的部件的描述。
在图26中，在区域50A和50B中的开口90中分别形成界面层115A和115B，如以上参考图17所描述的，并且在此不再重复描述。在形成界面层115A和115B之后，在区域50A和50B中的开口中分别形成栅极介电层116A和栅极介电层116B，如以上参考图17所描述的，并且在此不再重复描述。在形成栅极介电层116A和116B之后，在如以上参考图17所描述的区域50A中的栅极介电层116A上方形成功函层118，并且在此不再重复描述。
在图27中，在形成功函层118之后，在区域50A和区域50B中的开口90中毯式沉积功函层136。在一些实施例中，功函层136可以使用与以上参考图17所描述的功函层118类似的材料和方法形成，并且在此不再重复描述。在一些实施例中，功函层118和功函层136包括相同的材料。在其它实施例中，功函层118和功函层136包括不同的材料。在一些实施例中，功函层136具有在约和约/>之间的厚度。
在图28中，在形成功函层136之后，在如以上参考图18所描述的区域50A和区域50B中的开口90中毯式沉积阻挡层120，并且在此不再重复描述。
在图29中，在形成阻挡层120之后，对阻挡层120实施处理工艺以形成如以上参考图19所描述的阻挡层120的处理部分126，并且在此不再重复描述。在完成处理工艺之后，设置在功函层136的侧壁上的阻挡层120的部分在区域50A和区域50B之间的界面处保持未被处理。
在图30中，去除阻挡层120的处理部分126(见图29)，如以上参考图20所描述的，并且在此不再重复描述。在完成去除工艺之后，阻挡层120的未处理部分沿功函层136的侧壁保留在区域50A与区域50B之间的界面处。在一些实施例中，调整以上参考图29所描述的处理工艺的参数(诸如例如，注入角度和能量)和选择性蚀刻工艺的参数(诸如例如，蚀刻剂组成、蚀刻持续时间和蚀刻选择性)，从而使得阻挡层120的剩余部分的顶面和功函层136的顶面在工艺变化内基本平齐。
在其它实施例中，功函层136的侧壁上的阻挡层120的剩余部分可以通过毯式沉积如以上参考图28所描述的阻挡层120并且去除阻挡层120的水平和倾斜部分形成。在一些实施例中，可以使用合适的各向异性蚀刻工艺去除阻挡层120的水平和倾斜部分。在这样的实施例中，省略以上参考图29描述的处理工艺。在一些实施例中，调整各向异性蚀刻工艺的参数(诸如例如，蚀刻剂组成和蚀刻持续时间)，从而使得阻挡层120的剩余部分的顶面和功函层136的顶面在工艺变化内基本平齐。
在图31中，在功函层136的侧壁上形成阻挡层120之后，在如以上参考图21所描述的区域50A和区域50B中的开口90中毯式沉积功函层128，并且在此不再重复描述。
在图32中，在形成功函层128之后，在区域50A和50B中的开口90中分别形成屏蔽层130A和屏蔽层130B，如以上参考图22所描述的，并且在此不再重复描述。在形成屏蔽层130A和130B之后，在区域50A和50B中的开口90中分别形成胶层132A和胶层132B，如以上参考图22所描述的，并且在此不再重复描述。在形成胶层132A和132B之后，在区域50A和50B中的开口90中分别形成导电填充材料134A和导电填充材料134B，如以上参考图22所描述的，并且在此不再重复描述。
在形成导电填充材料134A和134B之后，可以实施诸如CMP工艺的平坦化工艺以去除层115A、115B、116A、116B、118、136、128、130A、130B、132A、132B、134A和134B的过量的部分，其中过量的部分位于第一ILD 88的顶面上方(见图14B)。界面层115A、栅极介电层116A、功函层118、128和136、屏蔽层130A、胶层132A和导电填充材料134A的剩余部分在区域50A中形成替换栅极堆叠件95A。界面层115B、栅极介电层116B、功函层128和136、屏蔽层130B、胶层132B和导电填充材料134B的剩余部分在区域50B中形成替换栅极堆叠件95B。
在一些实施例中，形成在功函层136的侧壁上的阻挡层120防止或减少金属从功函层128扩散至功函层136。例如，当功函层128包括TiAl、TiAlN、TiAlC、TaAl或TaAlC时，阻挡层120防止或减少Al从功函层128扩散至功函层136。此外，阻挡层120将栅极堆叠件95A与栅极堆叠件95B隔离，并且防止或减小由于金属扩散引起的阈值电压漂移。
图33是根据一些实施例的FinFET器件的栅极结构的截面图。在一些实施例中，图33的栅极结构类似于图32的栅极结构，类似的部件用类似的参考标号标记，并且在此不再重复这些类似的部件的描述。在一些实施例中，图32的栅极结构可以使用类似于以上参考图26至图32所描述的工艺步骤的工艺步骤形成，并且在此不再重复描述。在一些实施例中，调整以上参考图29描述的处理工艺的参数(诸如例如，注入角度和能量)和以上参考图30所描述的选择性蚀刻工艺的参数(诸如例如，蚀刻剂组成、蚀刻持续时间和蚀刻选择性)，从而使得阻挡层120的剩余部分的角是圆形的。在一些实施例中，可以增大处理工艺的注入角度。在一些实施例中，可以增大处理工艺的注入能量。在一些实施例中，可以增大选择性蚀刻工艺的持续时间。在一些实施例中，可以减少阻挡层120的处理部分和未处理部分之间的选择性蚀刻。在阻挡层120的剩余部分使用毯式沉积工艺随后是各向异性蚀刻工艺形成的其它实施例中，调整各向异性蚀刻工艺的参数(诸如例如，蚀刻剂组成和蚀刻持续时间)，从而使得阻挡层120的剩余部分的角是圆形的。
图34是根据一些实施例的FinFET器件的栅极结构的截面图。在一些实施例中，图34的栅极结构类似于图32的栅极结构，类似的部件用类似的参考标号标记，并且在此不再重复这些类似的部件的描述。在一些实施例中，图34的栅极结构可以使用类似于以上参考图26至图32所描述的工艺步骤的工艺步骤形成，并且在此不再重复描述。在一些实施例中，调整以上参考图29所描述的处理工艺的参数(诸如例如，注入角度和能量)和以上参考图30所描述的选择性蚀刻工艺的参数(诸如例如，蚀刻剂组成、蚀刻持续时间和蚀刻选择性)，从而使得阻挡层120的剩余部分的顶面低于功函层136的顶面。在一些实施例中，可以增大处理工艺的注入能量。在一些实施例中，可以增大选择性蚀刻工艺的持续时间。在阻挡层120的剩余部分使用毯式沉积工艺随后是各向异性蚀刻工艺形成的其它实施例中，调整各向异性蚀刻工艺的参数(诸如例如，蚀刻剂组成和蚀刻持续时间)，从而使得阻挡层120的剩余部分的顶面低于功函层136的顶面。在一些实施例中，阻挡层120的剩余部分的顶面低于功函层136的顶面距离D3。在一些实施例中，距离D3在约和约/>之间。
图35是根据一些实施例的FinFET器件的栅极结构的截面图。在一些实施例中，图35的栅极结构类似于图32的栅极结构，类似的部件用类似的参考标号标记，并且在此不再重复这些类似的部件的描述。在一些实施例中，可以使用类似于以上参考图26至图32所描述的工艺步骤的工艺步骤形成图35的栅极结构，并且在此不再重复描述。在一些实施例中，调整以上参考图29所描述的处理工艺的参数(诸如例如，注入角度和能量)和以上参考图30所描述的选择性蚀刻工艺的参数(诸如例如，蚀刻剂组成、蚀刻持续时间和蚀刻选择性)，从而使得阻挡层120的剩余部分的角是圆形的，并且从而使得阻挡层120的剩余部分的顶面低于功函层136的顶面。在一些实施例中，可以增大处理工艺的注入角度。在一些实施例中，可以增大处理工艺的注入能量。在一些实施例中，可以增大选择性蚀刻工艺的持续时间。在一些实施例中，可以减少阻挡层120的处理部分和未处理部分之间的选择性蚀刻。在阻挡层120的剩余部分使用毯式沉积工艺随后是各向异性蚀刻工艺形成的其它实施例中，调整各向异性蚀刻工艺的参数(诸如例如，蚀刻剂组成和蚀刻持续时间)，从而使得阻挡层120的剩余部分的角是圆形的，并且从而使得阻挡层120的剩余部分的顶面低于功函层136的顶面。在一些实施例中，阻挡层120的剩余部分的顶面低于功函层136的顶面距离D4。在一些实施例中，距离D4在约和约/>之间。
图36至图43是根据一些实施例的包括图14A和图14B中示出的栅极堆叠件95A和95B的栅极结构的制造中的中间阶段的截面图。特别地，图36至图43示出了随着在开口90中形成栅极堆叠件95A和95B的图14A的区域89的详细视图。在一些实施例中，图36至图43中所描述的工艺步骤类似于以上参考图17至图22所描述的工艺步骤，类似的部件用类似的参考标号标记，并且在此不再重复这些类似的部件的描述。
在图36中，在区域50A和50B中的开口90中分别形成界面层115A和115B，如以上参考图17所描述的，并且在此不再重复描述。在形成界面层115A和115B之后，在区域50A和50B中的开口90中分别形成栅极介电层116A和栅极介电层116B，如以上参考图17所描述的，并且在此不再重复描述。在形成栅极介电层116A和116B之后，在如以上参考图17所描述的区域50A中的栅极介电层116A上方形成功函层118，并且在此不再重复描述。
在图37中，在形成功函层118之后，在区域50A和区域50B中的开口90中毯式沉积功函层138。在一些实施例中，功函层138可以使用与以上参考图17所描述的功函层118类似的材料和方法形成，并且在此不再重复描述。在一些实施例中，功函层118和功函层138包括相同的材料。在其它实施例中，功函层118和功函层138包括不同的材料。在一些实施例中，功函层138具有在约和约/>之间的厚度。
在图38中，从区域50B去除功函层138的部分，而功函层138的剩余部分保留在区域50A中。在一些实施例中，可以使用合适的光刻和蚀刻方法从区域50B去除功函层138的部分。
在图39中，在图案化功函层138之后，在如以上参考图18所描述的区域50A和区域50B中的开口90中毯式沉积阻挡层120，并且在此不再重复描述。
在图40中，在形成阻挡层120之后，对阻挡层120实施处理工艺以形成如以上参考图19所描述的阻挡层120的处理部分126，并且在此不再重复描述。在一些实施例中，在完成处理工艺之后，设置在功函层118的侧壁和功函层138的侧壁上的阻挡层120的部分在区域50A和区域50B之间的界面处保持未被处理。
在图41中，去除阻挡层120的处理部分126(见图40)，如以上参考图20所描述的，并且在此不再重复描述。在完成去除工艺之后，阻挡层120的未处理部分沿功函层118的侧壁和功函层138的侧壁保留在区域50A和区域50B之间的界面处。在一些实施例中，调整以上参考图40所描述的处理工艺的参数(诸如例如，注入角度和能量)和选择性蚀刻工艺的参数(诸如例如，蚀刻剂组成、蚀刻持续时间和蚀刻选择性)，从而使得阻挡层120的剩余部分的顶面和功函层138的顶面在工艺变化内基本平齐。
在其它实施例中，功函层118的侧壁和功函层138的侧壁上的阻挡层120的剩余部分可以通过毯式沉积如以上参考图39所描述的阻挡层120并且去除阻挡层120的水平和倾斜部分来形成。在一些实施例中，可以使用合适的各向异性蚀刻工艺去除阻挡层120的水平和倾斜部分。在这样的实施例中，省略以上参考图40所描述的处理工艺。在一些实施例中，调整各向异性蚀刻工艺的参数(诸如例如，蚀刻剂组成和蚀刻持续时间)，从而使得阻挡层120的剩余部分的顶面和功函层138的顶面在工艺变化内基本平齐。
在图42中，在功函层118的侧壁和功函层138的侧壁上形成阻挡层120之后，在如以上参考图21所描述的区域50A和区域50B中的开口90中毯式沉积功函层128，并且在此不再重复描述。
在图43中，在形成功函层128之后，在区域50A和50B中的开口90中分别形成屏蔽层130A和屏蔽层130B，如以上参考图22所描述的，并且在此不再重复描述。在形成屏蔽层130A和130B之后，在区域50A和50B中的开口90中分别形成粘合层132A和粘合层132B，如以上参考图22所描述的，并且在此不再重复描述。在形成胶层132A和132B之后，在区域50A和50B中的开口90中分别形成导电填充材料134A和导电填充材料134B，如以上参考图22所描述的，并且在此不再重复描述。
在形成导电填充材料134A和134B之后，可以实施诸如CMP工艺的平坦化工艺，以去除层115A、115B、116A、116B、118、138、128、130A、130B、132A、132B、134A和134B的过量的部分，其中过量的部分位于第一ILD 88的顶面上方(见图14B)。界面层115A、栅极介电层116A、功函层118、128和138、屏蔽层130A和胶层132A以及导电填充材料134A的剩余部分在区域50A中形成替换栅极堆叠件95A。界面层115B、栅极介电层116B、功函层128、屏蔽层130B和胶层132B以及导电填充材料134B的剩余部分在区域50B中形成替换栅极堆叠件95B。
在一些实施例中，形成在功函层118的侧壁和功函层138的侧壁上的阻挡层120防止或减少金属从功函层128扩散至功函层118和138。例如，当功函层128包括TiAl、TiAlN、TiAlC、TaAl或TaAlC时，阻挡层120防止或减少Al从功函层128扩散至功函层118和138。此外，阻挡层120将栅极堆叠件95A与栅极堆叠件95B隔离，并且防止或减小由于金属扩散引起的阈值电压漂移。
图44是根据一些实施例的FinFET器件的栅极结构的截面图。在一些实施例中，图44的栅极结构类似于图43的栅极结构，类似的部件用类似的参考标号标记，并且在此不再重复这些类似的部件的描述。在一些实施例中，图44的栅极结构可以使用类似于以上参考图36至图43所描述的工艺步骤的工艺步骤形成，并且在此不再重复描述。在一些实施例中，调整以上参考图40所描述的处理工艺的参数(诸如例如，注入角度和能量)和以上参考图41所描述的选择性蚀刻工艺的参数(诸如例如，蚀刻剂组成、蚀刻持续时间和蚀刻选择性)，从而使得阻挡层120的剩余部分的角是圆形的。在一些实施例中，可以增大处理工艺的注入角度。在一些实施例中，可以增大处理工艺的注入能量。在一些实施例中，可以增大选择性蚀刻工艺的持续时间。在一些实施例中，可以减少阻挡层120的处理部分和未处理部分之间的选择性蚀刻。在其它实施例中，阻挡层120的剩余部分使用毯式沉积工艺随后是各向异性蚀刻工艺形成，调整各向异性蚀刻工艺的参数(诸如例如，蚀刻剂组成和蚀刻持续时间)，从而使得阻挡层120的剩余部分的角是圆形的。
图45是根据一些实施例的FinFET器件的栅极结构的截面图。在一些实施例中，图45的栅极结构类似于图43的栅极结构，类似的部件用类似的参考标号标记，并且在此不再重复这些类似的部件的描述。在一些实施例中，图45的栅极结构可以使用类似于以上参考图36至图43所描述的工艺步骤的工艺步骤形成，并且在此不再重复描述。在一些实施例中，调整以上参考图40所描述的处理工艺的参数(诸如例如，注入角度和能量)和以上参考图41所描述的选择性蚀刻工艺的参数(诸如例如，蚀刻剂组成、蚀刻持续时间和蚀刻选择性)，从而使得阻挡层120的剩余部分的顶面低于功函层138的顶面。在一些实施例中，可以增大处理工艺的注入能量。在一些实施例中，可以增大选择性蚀刻工艺的持续时间。在阻挡层120的剩余部分使用毯式沉积工艺随后是各向异性蚀刻工艺形成的其它实施例中，调整各向异性蚀刻工艺的参数(诸如例如，蚀刻剂组成和蚀刻持续时间)，从而使得阻挡层120的剩余部分的顶面低于功函层138的顶面。在一些实施例中，阻挡层120的剩余部分的顶面低于功函层138的顶面距离D5。在一些实施例中，距离D5在约和约/>之间。
图46是根据一些实施例的FinFET器件的栅极结构的截面图。在一些实施例中，图46的栅极结构类似于图43的栅极结构，类似的部件用类似的参考标号标记，并且在此不再重复这些类似的部件的描述。在一些实施例中，可以使用类似于以上参考图36至图43所描述的工艺步骤的工艺步骤形成图46的栅极结构，并且在此不再重复描述。在一些实施例中，调整以上参考图40所描述的处理工艺的参数(诸如例如，注入角度和能量)和以上参考图41所描述的选择性蚀刻工艺的参数(诸如例如，蚀刻剂组成、蚀刻持续时间和蚀刻选择性)，从而使得阻挡层120的剩余部分的角是圆形的，并且从而使得阻挡层120的剩余部分的顶面低于功函层138的顶面。在一些实施例中，可以增大处理工艺的注入角度。在一些实施例中，可以增大处理工艺的注入能量。在一些实施例中，可以增大选择性蚀刻工艺的持续时间。在一些实施例中，可以减少阻挡层120的处理部分和未处理部分之间的选择性蚀刻。在阻挡层120的剩余部分使用毯式沉积工艺随后是各向异性蚀刻工艺形成的其它实施例中，调整各向异性蚀刻工艺的参数(诸如例如，蚀刻剂组成和蚀刻持续时间)，从而使得阻挡层120的剩余部分的角是圆形的，并且从而使得阻挡层120的剩余部分的顶面低于功函层138的顶面。在一些实施例中，阻挡层120的剩余部分的顶面低于功函层138的顶面距离D6。在一些实施例中，距离D6在约和约/>之间。
在一些实施例中，图22至图26、图32至图35和图43至图46中示出的一些或全部器件可以共存于单个晶圆或单个管芯上，并且可以在晶圆或管芯上的不同位置形成。在一些实施例中，p型功函层的数量可以大于一个至多达六个不同的层。
图47是示出根据一些实施例的形成栅极结构的方法4700的流程图。方法4700从步骤4701开始，其中在如以上参考图8A和图8B所描述的衬底(诸如图8A和图8B中示出的衬底50)上方形成牺牲栅极(诸如图8A和图8B中示出的栅极72)。在步骤4703中，去除牺牲栅极以形成如以上参考图13A和图13B所描述的开口(诸如图13A和图13B中示出的开口90)。在步骤4705中，在如以上参考图17所描述的衬底的第一区域(诸如图17中示出的区域50A)上方的开口中形成第一界面层(诸如图17中示出的界面层115A)。在步骤4707中，在如以上参考图17所描述的衬底的第二区域(诸如图17中示出的区域50B)上方的开口中形成第二界面层(诸如图17中示出的界面层115B)。在一些实施例中，同时实施步骤4705和4707。在其它实施例中，在步骤4707之前实施步骤4705。在又一些实施例中，在步骤4707之后实施步骤4705。在步骤4709中，在如以上参考图17所描述的第一界面层上方的开口中形成第一栅极介电层(诸如图17中示出的栅极介电层116A)。在步骤4711中，在如以上参考图17所描述的第二界面层上方的开口中形成第二栅极介电层(诸如图17中示出的栅极介电层116B)。在一些实施例中，同时实施步骤4709和4711。在其它实施例中，在步骤4711之前实施步骤4709。在又一些实施例中，在步骤4711之后实施步骤4709。在步骤4713中，在如以上参考图17所描述的第一介电层上方的开口中形成第一功函层(诸如图17中示出的功函层118)。在步骤4715中，在如以上参考图18所描述的第一功函层和第二栅极介电层上方的开口中形成阻挡层(诸如图18中示出的阻挡层120)。在步骤4717中，对如以上参考图19所描述的阻挡层的部分实施处理工艺。在步骤4719中，选择性去除阻挡层的处理部分(诸如图19中示出的阻挡层120的处理部分126)，如以上参考图20所描述的。在步骤4721中，在如以上参考图21所描述的第一功函层、第二介电层和阻挡层的剩余部分上方形成第二功函层(诸如图21中示出的功函层128)。在步骤4723中，在如以上参考图22所描述的衬底的第一区域上方的开口中形成第一屏蔽层(诸如图22中示出的屏蔽层130A)。在步骤4725中，在如以上参考图22所描述的衬底的第二区域上方的开口中形成第二屏蔽层(诸如图22中示出的屏蔽层130B)。在一些实施例中，同时实施步骤4723和4725。在其它实施例中，在步骤4725之前实施步骤4723。在又一些实施例中，在步骤4725之后实施步骤4723。在步骤4727中，在如以上参考图22所描述的衬底的第一区域上方的开口中形成第一胶层(诸如图22中示出的胶层132A)。在步骤4729中，在如以上参考图22所描述的衬底的第二区域上方的开口中形成第二胶层(诸如图22中示出的胶层132B)。在一些实施例中，同时实施步骤4727和4729。在其它实施例中，在步骤4729之前实施步骤4727。在又一些实施例中，在步骤4729之后实施步骤4727。在步骤4731中，在如以上参考图22所描述的衬底的第一区域上方的开口中形成第一导电层(诸如图22中示出的导电填充材料134A)。在步骤4733中，在如以上参考图22所描述的衬底的第二区域上方的开口中形成第二导电层(诸如图22中示出的导电填充材料134B)。在一些实施例中，同时实施步骤4731和4733。在其它实施例中，在步骤4733之前实施步骤4731。在又一些实施例中，在步骤4733之后实施步骤4731。
图48是示出根据一些实施例的形成栅极结构的方法4800的流程图。方法4800从步骤4801开始，其中在如以上参考图8A和图8B所描述的衬底(诸如图8A和图8B中示出的衬底50)上方形成牺牲栅极(诸如图8A和图8B中示出的栅极72)。在步骤4803中，去除牺牲栅极以形成如以上参考图13A和图13B所描述的开口(诸如图13A和图13B中示出的开口90)。在步骤4805中，在如以上参考图26所描述的衬底的第一区域(诸如图26中示出的区域50A)上方的开口中形成第一界面层(诸如图26中示出的界面层115A)。在步骤4807，在如以上参考图26所描述的衬底的第二区域(诸如图26中示出的区域50B)上方的开口中形成第二界面层(诸如图26中示出的界面层115B)。在一些实施例中，同时实施步骤4805和4807。在其它实施例中，在步骤4807之前实施步骤4805。在又一些实施例中，在步骤4807之后实施步骤4805。在步骤4809中，在如以上参考图26所描述的第一界面层上方的开口中形成第一栅极介电层(诸如图26中示出的栅极介电层116A)。在步骤4811中，在如以上参考图26所描述的第二界面层上方的开口中形成第二栅极介电层(诸如图26中示出的栅极介电层116B)。在一些实施例中，同时实施步骤4809和4811。在其它实施例中，在步骤4811之前实施步骤4809。在又一些实施例中，在步骤4811之后实施步骤4809。在步骤4813中，在如以上参考图26所描述的第一栅极介电层上方的开口中形成第一功函层(诸如图26中示出的功函层118)。在步骤4815中，在如以上参考图27所描述的第一功函层和第二栅极介电层上方的开口中形成第二功函层(诸如图27中示出的功函层136)。在步骤4817中，在如以上参考图28所描述的第二功函层上方的开口中形成阻挡层(诸如图28中示出的阻挡层120)。在步骤4819中，对如以上参考图29所描述的阻挡层的部分实施处理工艺。在步骤4821中，选择性去除阻挡层的处理部分(诸如图29中示出的阻挡层120的处理部分126)，如以上参考图30所描述的。在步骤4823中，在如以上参考图31所描述的第二功函层和阻挡层的剩余部分上方形成第三功函层(诸如图21中示出的功函层128)。在步骤4825中，在如以上参考图32所描述的衬底的第一区域上方的开口中形成第一屏蔽层(诸如图32中示出的屏蔽层130A)。在步骤4827中，在如以上参考图32所描述的衬底的第二区域上方的开口中形成第二屏蔽层(诸如图32中示出的屏蔽层130B)。在一些实施例中，同时实施步骤4825和4827。在其它实施例中，在步骤4827之前实施步骤4825。在又一些实施例中，在步骤4827之后实施步骤4825。在步骤4829中，在如以上参考图32所描述的衬底的第一区域上方的开口中形成第一胶层(诸如图32中示出的胶层132A)。在步骤4831中，在如以上参考图32所描述的衬底的第二区域上方的开口中形成第二胶层(诸如图32中示出的胶层132B)。在一些实施例中，同时实施步骤4829和4831。在其它实施例中，在步骤4831之前实施步骤4829。在又一些实施例中，在步骤4831之后实施步骤4829。在步骤4833中，在如以上参考图32所描述的衬底的第一区域上方的开口中形成第一导电层(诸如图32中示出的导电填充材料134A)。在步骤4835中，在如以上参考图32所描述的衬底的第二区域上方的开口中形成第二导电层(诸如图32中示出的导电填充材料134B)。在一些实施例中，同时实施步骤4833和4835。在其它实施例中，在步骤4835之前实施步骤4833。在又一些实施例中，在步骤4835之后实施步骤4833。
图49是示出根据一些实施例的形成栅极结构的方法4900的流程图。方法4900从步骤4901开始，其中在如以上参考图8A和图8B所描述的衬底(诸如图8A和图8B中示出的衬底50)上方形成牺牲栅极(诸如图8A和图8B中示出的栅极72)。在步骤4903中，去除牺牲栅极以形成如以上参考图13A和图13B所描述的开口(诸如图13A和图13B中示出的开口90)。在步骤4905中，在如以上参考图36所描述的衬底的第一区域(诸如图36中示出的区域50A)上方的开口中形成第一界面层(诸如图36中示出的界面层115A)。在步骤4907中，在如以上参考图36所描述的衬底的第二区域(诸如图36中示出的区域50B)上方的开口中形成第二界面层(诸如图36中示出的界面层115B)。在一些实施例中，同时实施步骤4905和4907。在其它实施例中，在步骤4907之前实施步骤4905。在又一些实施例中，在步骤4907之后实施步骤4905。在步骤4909中，在如以上参考图36所描述的第一界面层上方的开口中形成第一栅极介电层(诸如图36中示出的栅极介电层116A)。在步骤4911中，在如以上参考图36所描述的第二界面层上方的开口中形成第二栅极介电层(诸如图36中示出的栅极介电层116B)。在一些实施例中，同时实施步骤4909和4911。在其它实施例中，在步骤4911之前实施步骤4909。在又一些实施例中，在步骤4911之后实施步骤4909。在步骤4913中，在如以上参考图36所描述的第一栅极介电层上方的开口中形成第一功函层(诸如图36中示出的功函层118)。在步骤4915中，在如以上参考图37和图38所描述的第一功函层上方的开口中形成第二功函层(诸如图38中示出的功函层138)。在步骤4917中，在如以上参考图39所描述的第二功函层和第二栅极介电层上方的开口中形成阻挡层(诸如图39中示出的阻挡层120)。在步骤4919中，对如以上参考图40所描述的阻挡层的部分实施处理工艺。在步骤4921中，选择性去除阻挡层的处理部分(诸如图40中示出的阻挡层120的处理部分126)，如以上参考图41所描述的。在步骤4923中，在如以上参考图42所描述的第二功函层、第二栅极介电层和阻挡层的剩余部分上方形成第三功函层(诸如图42中示出的功函层128)。在步骤4925中，在如以上参考图43所描述的衬底的第一区域上方的开口中形成第一屏蔽层(诸如图43中示出的屏蔽层130A)。在步骤4927中，在如以上参考图43所描述的衬底的第二区域上方的开口中形成第二屏蔽层(诸如图43中示出的屏蔽层130B)。在一些实施例中，同时实施步骤4925和4927。在其它实施例中，在步骤4927之前实施步骤4925。在又一些实施例中，在步骤4927之后实施步骤4925。在步骤4929中，在如以上参考图43所描述的衬底的第一区域上方的开口中形成第一胶层(诸如图43中示出的胶层132A)。在步骤4931中，在如以上参考图43所描述的衬底的第二区域上方的开口中形成第二胶层(诸如图43中示出的胶层132B)。在一些实施例中，同时实施步骤4929和4931。在其它实施例中，在步骤4931之前实施步骤4929。在又一些实施例中，在步骤4931之后实施步骤4929。在步骤4933中，在如以上参考图43所描述的衬底的第一区域上方的开口中形成第一导电层(诸如图43中示出的导电填充材料134A)。在步骤4935中，在如以上参考图43所描述的衬底的第二区域上方的开口中形成第二导电层(诸如图43中示出的导电填充材料134B)。在一些实施例中，同时实施步骤4933和4935。在其它实施例中，在步骤4935之前实施步骤4933。在又一些实施例中，在步骤4935之后实施步骤4933。
在实施例中，半导体器件包括衬底和位于衬底上方的栅极结构。衬底具有第一区域和第二区域。栅极结构横跨第一区域和第二区域之间的界面延伸。栅极结构包括：第一栅极介电层，位于第一区域上方；第二栅极介电层，位于第二区域上方；第一功函层，位于第一栅极介电层上方；阻挡层，沿第一功函层的侧壁并且位于第一区域和第二区域之间的界面上方；以及第二功函层，位于第一功函层、阻挡层和第二栅极介电层上方。第二功函层与第一功函层的顶面物理接触。在实施例中，栅极结构还包括位于第一栅极介电层和第一功函层之间的第三功函层。在实施例中，第一功函层与第三功函层的顶面物理接触。在实施例中，阻挡层沿第三功函层的侧壁延伸。在实施例中，第二功函层与阻挡层的顶面和侧壁物理接触。在实施例中，阻挡层与第一区域和第二区域之间的界面横向间隔开。在实施例中，阻挡层的顶面与第一功函层的顶面基本齐平。在实施例中，阻挡层的顶面低于第一功函层的顶面。在实施例中，阻挡层具有圆角。
在另一实施例中，半导体器件包括衬底和位于衬底上方的栅极结构。衬底具有第一区域和第二区域。栅极结构的第一部分位于第一区域上方，并且栅极结构的第二部分位于第二区域上方。栅极结构包括：第一栅极介电层，位于第一区域上方；第二栅极介电层，位于第二区域上方；以及第一p型功函层，位于第一栅极介电层上方。第一p型功函层具有位于第一区域和第二区域之间的界面上方的侧壁。栅极结构还包括与第一p型功函层的侧壁物理接触的阻挡层。阻挡层沿不高于第一p型功函的顶面的第一p型功函层的侧壁延伸。栅极结构还包括位于第一p型功函层上方的n型功函层。n型功函层与阻挡层的顶面和侧壁物理接触。栅极结构还包括：第一导电层，位于第一区域之上的n型功函层的第一部分上方；以及第二导电层，位于第二区域之上的n型功函层的第二部分上方。在实施例中，第一p型功函层与n型功函层的第二部分物理接触。在实施例中，n型功函层与第二栅极介电层物理接触。在实施例中，阻挡层的顶面与第一p型功函层的顶面基本齐平。在实施例中，阻挡层的顶面低于第一p型功函层的顶面。在实施例中，第一p型功函层与阻挡层的底面物理接触。在实施例中，第一p型功函层与第二栅极介电层物理接触。
在又一实施例中，方法包括在衬底上方形成牺牲栅极。衬底具有第一区域和第二区域。牺牲栅极横跨第一区域和第二区域之间的界面延伸。去除牺牲栅极以形成开口。在开口中的第一区域上方形成第一栅极介电层。在开口中的第二区域上方形成第二栅极介电层。在开口中的第一栅极介电层上方形成第一功函层。在开口中的第一功函层和第二栅极介电层上方沉积介电层。介电层包括第一材料。图案化介电层以在第一功函层的侧壁上形成阻挡层。在第一功函层和阻挡层上方形成第二功函层。在实施例中，图案化介电层包括对介电层实施处理工艺以形成介电层的处理部分。介电层的处理部分包括与第一材料不同的第二材料。选择性去除介电层的处理部分。介电层的未处理部分保留在第一功函层的侧壁上并且形成阻挡层。在实施例中，对介电层实施处理工艺包括对介电层实施注入工艺。在实施例中，选择性去除介电层的处理部分包括对介电层的处理部分实施选择性蚀刻工艺。在实施例中，图案化介电层包括对介电层实施各向异性蚀刻工艺。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种半导体器件，包括：
衬底，所述衬底具有第一区域和第二区域；以及
栅极结构，位于所述衬底上方，所述栅极结构横跨所述第一区域和所述第二区域之间的界面延伸，所述栅极结构包括：
第一栅极介电层，位于所述第一区域上方；
第二栅极介电层，位于所述第二区域上方；
第一功函层，位于所述第一栅极介电层上方；
阻挡层，沿所述第一功函层的侧壁并且位于所述第一区域和所述第二区域之间的界面上方；以及
第二功函层，位于所述第一功函层、所述阻挡层和所述第二栅极介电层上方，其中，所述第二功函层与所述第一功函层的顶面物理接触。
2.根据权利要求1所述的半导体器件，其中，所述栅极结构还包括位于所述第一栅极介电层和所述第一功函层之间的第三功函层，并且其中，所述第一功函层与所述第三功函层的顶面物理接触。
3.根据权利要求2所述的半导体器件，其中，所述阻挡层沿所述第三功函层的侧壁延伸。
4.根据权利要求1所述的半导体器件，其中，所述第二功函层与所述阻挡层的顶面和侧壁物理接触。
5.根据权利要求1所述的半导体器件，其中，所述阻挡层与所述第一区域和所述第二区域之间的界面横向间隔开。
6.根据权利要求1所述的半导体器件，其中，所述阻挡层的顶面与所述第一功函层的顶面基本齐平。
7.根据权利要求1所述的半导体器件，其中，所述阻挡层的顶面低于所述第一功函层的顶面。
8.根据权利要求1所述的半导体器件，其中，所述阻挡层具有圆角。
9.一种半导体器件，包括：
衬底，所述衬底具有第一区域和第二区域；以及
栅极结构，位于所述衬底上方，其中，所述栅极结构的第一部分位于所述第一区域上方，并且所述栅极结构的第二部分位于所述第二区域上方，并且其中，所述栅极结构包括：
第一栅极介电层，位于所述第一区域上方；
第二栅极介电层，位于所述第二区域上方；
第一p型功函层，位于所述第一栅极介电层上方，所述第一p型功函层具有位于所述第一区域和所述第二区域之间的界面之上的侧壁；
阻挡层，与所述第一p型功函层的侧壁物理接触，所述阻挡层沿不高于所述第一p型功函的顶面的所述第一p型功函层的侧壁延伸；
n型功函层，位于所述第一p型功函层上方，其中，所述n型功函层与所述阻挡层的顶面和侧壁物理接触；
第一导电层，位于所述第一区域之上的所述n型功函层的第一部分上方；以及
第二导电层，位于所述第二区域之上的所述n型功函层的第二部分上方。
10.根据权利要求9所述的半导体器件，其中，所述第一p型功函层与所述n型功函层的第二部分物理接触。
11.根据权利要求9所述的半导体器件，其中，所述n型功函层与所述第二栅极介电层物理接触。
12.根据权利要求9所述的半导体器件，其中，所述阻挡层的顶面与所述第一p型功函层的顶面基本齐平。
13.根据权利要求9所述的半导体器件，其中，所述阻挡层的顶面低于所述第一p型功函层的顶面。
14.根据权利要求9所述的半导体器件，其中，所述第一p型功函层与所述阻挡层的底面物理接触。
15.根据权利要求9所述的半导体器件，其中，所述第一p型功函层与所述第二栅极介电层物理接触。
16.一种形成半导体器件的方法，包括：
在衬底上方形成牺牲栅极，所述衬底具有第一区域和第二区域，所述牺牲栅极横跨所述第一区域和所述第二区域之间的界面延伸；
去除所述牺牲栅极以形成开口；
在所述开口中的所述第一区域上方形成第一栅极介电层；
在所述开口中的所述第二区域上方形成第二栅极介电层；
在所述开口中的所述第一栅极介电层上方形成第一功函层；
在所述开口中的所述第一功函层和所述第二栅极介电层上方沉积介电层，其中，所述介电层包括第一材料；
图案化所述介电层以在所述第一功函层的侧壁上形成阻挡层；以及
在所述第一功函层和所述阻挡层上方形成第二功函层。
17.根据权利要求16所述的方法，其中，图案化所述介电层包括：
对所述介电层实施处理工艺，以形成所述介电层的处理部分，其中，所述介电层的处理部分包括与所述第一材料不同的第二材料；以及
选择性去除所述介电层的所述处理部分，其中，所述介电层的未处理部分保留在所述第一功函层的侧壁上并且形成所述阻挡层。
18.根据权利要求17所述的方法，其中，对所述介电层实施所述处理工艺包括对所述介电层实施注入工艺。
19.根据权利要求17所述的方法，其中，选择性去除所述介电层的所述处理部分包括对所述介电层的所述处理部分实施选择性蚀刻工艺。
20.根据权利要求16所述的方法，其中图案化所述介电层包括对所述介电层实施各向异性蚀刻工艺。
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