KR20230018769A - 집적 회로 반도체 소자 - Google Patents

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KR20230018769A
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박연호
박은실
이진석
임왕섭
최규봉
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Abstract

본 발명의 집적 회로 반도체 소자는 제1 방향으로 연장되고 상기 제1 방향과 수직한 제2 방향으로 이격된 제1 액티브 핀들, 상기 제1 액티브 핀들 상에서 상기 제2 방향으로 연장되고 상기 제1 방향으로 이격된 제1 게이트 전극들을 포함하는 제1 트랜지스터를 구비하는 제1 영역; 상기 제1 영역과 상기 제2 방향으로 접하여 배치되는 제2 영역을 포함하고, 상기 제2 영역은 상기 제1 방향으로 연장되고 상기 제1 방향과 수직한 제2 방향으로 이격된 제2 액티브 핀들, 상기 제2 액티브 핀들 상에서 상기 제2 방향으로 연장되고 상기 제1 방향으로 이격된 제2 게이트 전극들을 포함하는 제2 트랜지스터를 구비한다. 상기 집적 회로 반도체 소자는 상기 제1 영역 및 상기 제2 영역의 경계선의 근방에 위치하여 상기 제1 게이트 전극들 및 상기 제2 게이트 전극들을 상기 제2 방향으로 물리적으로 분리하는 복수개의 금속 댐 영역들을 포함하고, 상기 금속 댐 영역들 상에서 상기 제2 방향으로 상기 금속 댐 영역들과 상기 제1 게이트 전극들 및 상기 제2 게이트 전극들은 전기적으로 연결되어 있다.

Description

집적 회로 반도체 소자{integrated circuit semiconductor device}
본 발명의 기술적 사상은 집적 회로 반도체 소자에 관한 것으로서, 보다 상세하게는 3차원 트랜지스터들을 포함하는 집적 회로 반도체 소자에 관한 것이다.
집적 회로 반도체 소자는 소비자가 요구하는 우수한 성능을 충족시키기 위해 기판 상에 트랜지스터들이 신뢰성 있게 형성하여야 한다. 그런데, 집적 회로 반도체 소자가 고집적화됨에 따라 평면형 트랜지스터가 아닌 입체형 트랜지스터들, 즉 3차원 트랜지스터들로 구성할 경우, 기판 상에 입체형 트랜지스터들을 신뢰성 있게 형성하는 것이 어려워지고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 3차원 트랜지스터들이 신뢰성 있게 형성된 집적 회로 반도체 소자를 제공하는 데 있다.
상술한 과제를 해결하기 위하여, 본 발명의 기술적 사상의 일 실시예에 의한집적 회로 반도체 소자는 제1 방향으로 연장되고 상기 제1 방향과 수직한 제2 방향으로 이격된 제1 액티브 핀들, 상기 제1 액티브 핀들 상에서 상기 제2 방향으로 연장되고 상기 제1 방향으로 이격된 제1 게이트 전극들을 포함하는 제1 트랜지스터를 구비하는 제1 영역; 상기 제1 영역과 상기 제2 방향으로 접하여 배치되는 제2 영역을 포함하고, 상기 제2 영역은 상기 제1 방향으로 연장되고 상기 제1 방향과 수직한 제2 방향으로 이격된 제2 액티브 핀들, 상기 제2 액티브 핀들 상에서 상기 제2 방향으로 연장되고 상기 제1 방향으로 이격된 제2 게이트 전극들을 포함하는 제2 트랜지스터를 구비한다.
상기 집적 회로 반도체 소자는 상기 제1 영역 및 상기 제2 영역의 경계선의 근방에 위치하여 상기 제1 게이트 전극들 및 상기 제2 게이트 전극들을 상기 제2 방향으로 물리적으로 분리하는 복수개의 금속 댐 영역들을 포함하고, 상기 금속 댐 영역들 상에서 상기 제2 방향으로 상기 금속 댐 영역들과 상기 제1 게이트 전극들 및 상기 제2 게이트 전극들은 전기적으로 연결되어 있다.
본 발명의 기술적 사상의 집적 회로 반도체 소자는 기판 상에 제1 방향으로 연장된 제1 액티브 핀, 상기 제1 방향과 수직한 제2 방향으로 상기 제1 액티브 핀으로부터 제1 소자 분리층 상으로 연장된 제1 게이트 유전층, 및 상기 제1 게이트 유전층 상에 상기 제2 방향으로 연장된 제1 게이트 전극을 포함하는 제1 영역; 상기 기판 상에 상기 제1 영역과 상기 제2 방향으로 접하여 배치되는 제2 영역을 포함하고, 상기 제2 영역은 상기 제1 방향으로 연장된 제2 액티브 핀, 상기 제2 방향으로 상기 제2 액티브 핀으로부터 제2 소자 분리층 상으로 연장된 제2 게이트 유전층, 및 상기 제2 게이트 유전층 상에 상기 제2 방향으로 연장된 제2 게이트 전극을 포함한다.
상기 집적 회로 반도체 소자는 상기 제1 영역 및 제2 영역의 경계선의 근방에 위치하여 상기 제1 게이트 전극 및 상기 제2 게이트 전극을 상기 제2 방향으로 물리적으로 분리하는 금속 댐 영역을 포함하고, 상기 금속 댐 영역 상에서 상기 제2 방향으로 상기 금속 댐 영역과 상기 제1 게이트 전극 및 상기 제2 게이트 전극은 전기적으로 연결되어 있다.
본 발명의 기술적 사상의 집적 회로 반도체 소자는 기판으로부터 돌출되고 제1 방향으로 연장된 제1 액티브 핀, 제1 방향과 수직한 제2 방향으로 상기 제1 액티브 핀으로부터 제1 소자 분리층 상으로 연장된 제1 게이트 유전층, 상기 제1 게이트 유전층과 이격되어 적층된 복수개의 제1 나노 시트들, 상기 제1 나노 시트들을 감싸는 제3 게이트 유전층과, 상기 제1 게이트 유전층, 상기 제3 게이트 유전층의 상부 및 상기 제1 나노 시트들 사이에 형성되고 상기 제2 방향으로 연장되어 형성된 제1 및 제2 배리어 금속층들, 및 제2 배리어 금속층 상에 형성된 제1 게이트 전극을 포함하는 제1 멀티 브릿지 채널 트랜지스터를 구비하는 제1 영역; 상기 제1 영역과 상기 제2 방향으로 인접하여 형성된 제2 영역을 포함하되, 상기 제2 영역은 상기 기판으로부터 돌출되고 상기 제1 방향으로 연장된 제2 액티브 핀, 제1 방향과 수직한 제2 방향으로 제2 액티브 핀으로부터 제2 소자 분리층 상으로 연장된 제2 게이트 유전층, 상기 제2 게이트 유전층과 이격되어 적층된 복수개의 제2 나노 시트들, 상기 제2 나노 시트들을 감싸는 제4 게이트 유전층과, 상기 제2 게이트 유전층, 상기 제4 게이트 유전층의 상부 및 상기 제2 나노 시트들 사이에 형성되고 상기 제2 방향으로 연장되어 형성된 제3 배리어 금속층, 및 상기 제3 배리어 금속층상에 형성된 제2 게이트 전극을 포함하는 제2 멀티 브릿지 채널 트랜지스터를 구비한다.
상기 집적 회로 반도체 소자는 상기 제1 영역 및 제2 영역의 경계선의 근방에 위치하여 상기 제1 게이트 전극 및 상기 제2 게이트 전극을 상기 제2 방향으로 물리적으로 분리하는 금속 댐 영역을 포함하고, 상기 금속 댐 영역 상에서 상기 제2 방향으로 상기 금속 댐 영역과 상기 제1 게이트 전극 및 상기 제2 게이트 전극은 전기적으로 연결되어 있다.
본 발명의 기술적 사상의 집적 회로 반도체 소자는 금속 댐 영역들을 구비하여 게이트 전극들을 손상 없이 형성할 수 있다. 이에 따라, 집적 회로 반도체 소자는 3차원 트랜지스터들, 예컨대 멀티브릿지 채널 트랜지스터들을 신뢰성 있게 구성할 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 집적 회로 반도체 소자의 레이아웃도이다.
도 2는 도 1의 II-II'선에 따른 단면도이다.
도 3은 도 1의 III-III'선에 따른 단면도이다.
도 4 내지 도 14는 도 3의 집적 회로 반도체 소자의 나노 시트 적층 구조물들 및 금속 댐 패턴의 제조 방법을 설명하기 위한 단면도들이다.
도 15 내지 도 22는 도 3의 집적 회로 반도체 소자의 배리어 금속층들 및 게이트 전극들의 제조 방법을 설명하기 위한 단면도들이다.
도 23은 본 발명의 일 실시예에 따른 집적 회로 반도체 소자를 포함하는 반도체 칩의 구성을 보여주는 블록도이다.
도 24는 본 발명의 일 실시예에 따른 집적 회로 반도체 소자를 포함하는 반도체 칩의 구성을 보여주는 블록도이다.
도 25는 본 발명의 일 실시예에 따른 집적 회로 반도체 소자를 포함하는 전자 장치의 구성을 보여주는 블록도이다.
도 26은 본 발명의 기술적 사상의 일 실시예에 따른 SRAM 셀의 등가 회로도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이하의 본 발명의 실시예들은 어느 하나로만 구현될 수도 있고, 또한, 이하의 실시예들은 하나 이상을 조합하여 구현될 수도 있다. 따라서, 본 발명의 기술적 사상을 하나의 실시예에 국한하여 해석되지는 않는다.
본 명세서에서, 구성 요소들의 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 본 명세서에서는 본 발명을 보다 명확히 설명하기 위하여 도면을 과장하여 도시한다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 집적 회로 반도체 소자의 레이아웃도이다.
구체적으로, 집적 회로 반도체 소자(100)는 기판(미도시) 상에 제1 영역(PR), 제2 영역(NR), 제1 영역(PR) 및 제2 영역(NR) 사이의 경계선(IF) 근방에 위치하는 복수개의 금속 댐 영역들(42R)을 포함할 수 있다. 제1 영역(PR) 및 제2 영역(NR)은 입체형 트랜지스터들, 즉 3차원 트랜지스터들이 형성될 영역일 수 있다.
제1 영역(PR)은 제1 트랜지스터(first transistor, TR1), 즉 P형 트랜지스터(P-type transistor)가 형성될 영역이다. 제1 트랜지스터(TR1)는 모스 트랜지스터일 수 있다. 제1 영역(PR)은 P형 멀티브릿지 채널 트랜지스터(P-type multi-bridge channel transistor, MBC1)가 형성될 영역이다.
제2 영역(NR)은 제2 트랜지스터(second transistor, TR2), 즉 N형 트랜지스터(N-type transistor)가 형성될 영역일 수 있다. 제2 트랜지스터(TR2)는 모스 트랜지스터일 수 있다. 제2 영역(NR)은 N형 멀티브릿지 채널 트랜지스터(N-type multi-bridge channel transistor, MBC2)가 형성될 영역이다.
금속 댐 영역들(42R)은 제1 영역(PR) 및 제2 영역(NR)의 게이트 전극들(56pa, 56pb)을 손상 없이 형성하기 위한 댐(또는 배리어) 역할을 위해 제공될 수 있다.
도 1에서, 제1 방향(X 방향)은 채널 길이 방향일 수 있고, 제2 방향(Y 방향)은 채널 폭 방향일 수 있다. 이하에서 보다 구체적으로 집적 회로 반도체 소자(100)의 레이아웃에 대해 설명하며, 본 발명의 기술적 사상이 도 1의 레이아웃에 한정되지는 않는다.
제1 영역(PR)은 제1 방향(X 방향)으로 연장되고, 제2 방향(Y 방향)으로 이격된 복수개의 제1 액티브 핀들(26a)을 포함할 수 있다. 제1 액티브 핀들(26a)은 제1 트랜지스터(first transistor, TR1)의 액티브 영역을 제공할 수 있다. 제1 영역(PR)은 제1 방향(X 방향)과 수직한 제2 방향(Y 방향)으로 연장되고, 제1 방향(X 방향)으로 이격된 복수개의 제1 게이트 전극들(56pa)을 포함할 수 있다.
제1 영역(PR)에서 제1 게이트 전극들(56pa)은 제1 액티브 핀들(26a) 상에 위치할 수 있다. 제1 영역(PR)에서 제1 액티브 핀들(26a)과 제1 게이트 전극들(56pa)이 교차하는 중첩부에 제1 나노 시트 적층 구조물(NSS1)이 위치할 수 있다. 제1 나노 시트 적층 구조물(NSS1)의 구조는 후에 자세히 설명한다.
제2 영역(NR)은 제1 영역(PR)과 제2 방향(Y 방향)으로 접하여 배치될 수 있다. 제2 영역(NR)은 제1 방향(X 방향)으로 연장되고, 제2 방향(Y 방향)으로 이격된 복수개의 제2 액티브 핀들(26b)을 포함할 수 있다. 제2 액티브 핀들(26b)은 제2 트랜지스터(second transistor, TR2)의 액티브 영역을 제공할 수 있다. 제2 영역(NR)은 제1 방향(X 방향)과 수직한 제2 방향(Y 방향)으로 연장되고, 제1 방향(X 방향)으로 이격된 복수개의 제2 게이트 전극들(56pb)을 포함할 수 있다.
제2 영역(NR)에서 제2 게이트 전극들(56pb)은 제2 액티브 핀들(26b) 상에 위치할 수 있다. 제2 영역(NR)에서 제2 액티브 핀들(26b)과 제2 게이트 전극들(56pb)이 교차하는 중첩부에 제2 나노 시트 적층 구조물(NSS2)이 위치할 수 있다. 제2 나노 시트 적층 구조물(NSS2)의 구조는 후에 자세히 설명한다.
앞서 설명한 바와 같이 금속 댐 영역들(42R)은 제1 영역(PR) 및 제2 영역(NR)의 게이트 전극들(56pa, 56pb)을 손상 없이 형성하기 위한 댐(또는 배리어)일 수 있다. 금속 댐 영역들(42R)은 제1 영역(PR) 및 제2 영역(NR)의 경계선(IF)의 근방에 제1 게이트 전극들(56pa) 및 제2 게이트 전극들(56pb)을 제2 방향(Y 방향)으로 물리적으로 분리하게 배치되어 있다. 금속 댐 영역들(42R)은 제1 방향(X 방향)으로 이격되어 배치될 수 있다.
금속 댐 영역들(42R)은 제2 방향으로 제1 액티브 핀들(26a)및 제2 액티브 핀들(26b)로부터 동일 거리에 위치할 수 있다. 예컨대, 금속 댐 영역들(42R)의 중심 라인, 즉 제1 영역(PR) 및 제2 영역(NR)의 경계선(IF)은 제2 방향으로 제1 액티브 핀들(26a)및 제2 액티브 핀들(26b)에서 각각 제1 거리(d1) 및 제2 거리(d2)에 위치할 수 있다. 일부 실시예에서, 제1 거리(d1) 및 제2 거리(d2)는 동일할 수 있다. 필요에 따라서, 제1 거리(d1) 및 제2 거리(d2)는 다르게 배치할 수 있다.
금속 댐 영역들(42R)은 금속 댐 패턴들(42p)로 구성될 수 있다. 금속 댐 영역들(42R) 상에서는 제2 방향(Y 방향)으로 금속 댐 영역들(42R)과 제1 게이트 전극들(56pa) 및 제2 게이트 전극들(56pb)은 전기적으로 연결되어 있다. 제1 게이트 전극들(56pa) 및 제2 게이트 전극들(56pb)은 제2 방향(Y 방향)으로 서로 전기적으로 연결되어 있다. 제1 게이트 전극들(56pa) 및 제2 게이트 전극들(56pb)은 금속 댐 영역들(42R) 상에서는 제2 방향(Y 방향)으로 동일 몸체일 수 있다. 금속 댐 영역들(42R) 의 구조는 후에 자세히 설명한다.
이와 같이 구성되는 집적 회로 반도체 소자(100)는 금속 댐 영역들(42R)을 구비하여 게이트 전극들(56pa, 56pb)을 손상 없이 형성할 수 있다. 더하여, 집적 회로 반도체 소자(100)는 금속 댐 영역들(42R)을 제1 영역(PR) 및 제2 영역(NR)의 경계선(IF)의 근방에 정확히 배치할 수 있다.
이에 따라, 집적 회로 반도체 소자(100)는 제1 영역(PR)의 제1 트랜지스터들(TR1)의 문턱 전압들 및 제2 영역(NR)의 제2 트랜지스터들(TR2)의 문턱 전압들이 설계값에서 벗어나는 금속 게이트 경계 효과를 억제할 수 있다. 결과적으로, 집적 회로 반도체 소자(100)는 3차원 트랜지스터들, 예컨대 멀티브릿지 채널 트랜지스터들(MBC1, MBC2)을 신뢰성 있게 구성할 수 있다.
도 2는 도 1의 II-II'선에 따른 단면도이다.
구체적으로, 도 2의 설명에서 각 구성요소들은 특별한 경우를 제외하고는 대부분 복수가 아닌 단수로 설명한다. 집적 회로 반도체 소자(100)는 제1 영역(PR)을 갖는 기판(10)을 구비할 수 있다. 앞서 설명한 바와 같이 제1 영역(PR)은 제1 트랜지스터(first transistor, TR1), 예컨대 P형 멀티브릿지 채널 트랜지스터(P-type multi-bridge channel transistor, MBC1)가 형성될 영역이다.
기판(10) 상에 제1 액티브 핀(26a)이 형성될 수 있다. 제1 액티브 핀(26a) 상에 제1 나노 시트 적층 구조물(NSS1)이 형성되어 있다. 제1 나노 시트 적층 구조물(NSS1)은 제3 방향(Z 방향)으로 서로 떨어져 배치된 복수개의 제1 나노 시트들(22a)을 포함할 수 있다.
제1 액티브 핀(26a)의 상부에 제1 게이트 유전층(30a)이 형성되어 있다. 더하여, 제1 나노 시트들(22a)의 상하면에 제3 게이트 유전층(30c)이 형성되어 있다. 최상부의 제1 나노 시트들(22a) 상에 제5 게이트 유전층(64)이 형성되어 있다. 제5 게이트 유전층(64)은 제3 게이트 유전층(30c)과 동일한 물질로 형성될 수 있다.
제1 게이트 유전층(30a)의 상부, 제1 나노 시트들(22a) 사이, 및 최상부의 제1 나노 시트(22a) 상부에는 제1 게이트 전극(56pa)이 형성되어 있다. 최상부의 제1 나노 시트(22a)의 상부 및 제1 게이트 전극의 양측벽에는 제4 배리어 금속층(66)이 형성될 수 있다. 제4 배리어 금속층(66)은 후술하는 제1 및 제2 배리어 금속층들과 동일 물질로 형성될 수 있다.
제1 게이트 전극(56pa)의 양측 하부 및 제1 나노 시트 적층 구조물(NSS1)의 양측에는 소스 및 드레인 영역(60)이 형성될 수 있다. 제1 게이트 전극(56pa)의 둘레에는 층간 절연층(62)이 형성될 수 있다.
도 3은 도 1의 III-III'선에 따른 단면도이다.
구체적으로, 도 3의 설명에서 각 구성요소들은 특별한 경우를 제외하고는 대부분 복수가 아닌 단수로 설명한다. 집적 회로 반도체 소자(100)는 제1 영역(PR) 및 제2 영역(NR)을 갖는 기판(10)을 구비할 수 있다. 앞서 설명한 바와 같이 제1 영역(PR)은 제1 트랜지스터(first transistor, TR1), 예컨대 P형 멀티브릿지 채널 트랜지스터(P-type multi-bridge channel transistor, MBC1)가 형성될 영역이다. 제2 영역(NR)은 제2 트랜지스터(first transistor, TR2), 예컨대 N형 멀티브릿지 채널 트랜지스터(N-type multi-bridge channel transistor, MBC2)가 형성될 영역이다.
기판(10)은 표면(10a') 및 배면(10b)을 포함할 수 있다. 제1 영역(PR)에 제1 웰 영역(11a), 즉 P형 웰 영역이 형성되어 있다. 제2 영역(NR)에는 제2 웰 영역(11b), 즉 N형 웰 영역이 형성되어 있다. 제1 웰 영역(11a)에는 제1 액티브 핀(26a), 예컨대 P형 액티브 핀이 형성되어 있다.
제2 웰 영역(11b) 상에는 제2 액티브 핀(26b), 예컨대 N형 액티브 핀이 형성되어 있다. 제1 액티브 핀(26a)의 하부 둘레에는 제1 소자 분리층(28a)이 둘러싸게 형성되어 있다. 제2 액티브 핀(26b)의 하부 둘레에는 제2 소자 분리층(28b)이 형성되어 있다.
제1 액티브 핀(26a)은 제1 소자 분리층(28a)의 표면(28f)으로부터 돌출된 제1 핀 돌출부(FP1)를 구비할 수 있다. 제2 액티브 핀(26b)은 제2 소자 분리층(28b)의 표면(28f)으로부터 돌출된 제2 핀 돌출부(FP2)를 구비할 수 있다. 제1 액티브 핀(26a) 상에 제1 나노 시트 적층 구조물(NSS1)이 형성되어 있다. 제1 나노 시트 적층 구조물(NSS1)은 제3 방향(Z 방향)으로 서로 떨어져 배치된 복수개의 제1 나노 시트들(22a)을 포함할 수 있다.
제1 나노 시트들(22a)은 4개 적층되어 있으나, 더 많이 또는 더 적게 적층되어도 무방하다. 제1 나노 시트들(22a)의 적층 개수가 본 발명을 제한하지 않는다. 제1 나노 시트들(22a)은 실리콘층으로 구성될 수 있다.
제2 액티브 핀(26b) 상에 제2 나노 시트 적층 구조물(NSS2)이 형성되어 있다. 제2 나노 시트 적층 구조물(NSS2)은 제3 방향(Z 방향)으로 서로 떨어져 배치된 복수개의 제2 나노 시트들(22b)을 포함할 수 있다. 제2 나노 시트들(22b)은 4개 적층되어 있으나, 더 많이 또는 더 적게 적층되어도 무방하다. 제2 나노 시트들(22b)의 적층 개수가 본 발명을 제한하지 않는다. 제2 나노 시트들(22b)은 실리콘층으로 구성될 수 있다.
제1 영역(PR)에는 제1 게이트 유전층(30a)이 형성되어 있다. 제1 게이트 유전층(30a)은 제1 액티브 핀(26a) 상에 형성되어 있다. 제1 게이트 유전층(30a)은 제2 방향(Y 방향)으로 제1 액티브 핀(26a)으로부터 제1 소자 분리층(28a) 상으로 연장되어 형성된다. 제1 영역(PR)에는 제1 나노 시트들(22a)을 감싸는 제3 게이트 유전층(30c)이 형성되어 있다.
제2 영역(NR)에는 제2 게이트 유전층(30b)이 형성되어 있다. 제2 게이트 유전층(30b)은 제2 액티브 핀(26b) 상에 형성되어 있다. 제2 게이트 유전층(30b)은 제2 방향(Y 방향)으로 제2 액티브 핀(26b)으로부터 제2 소자 분리층(28b) 상으로 연장되어 형성된다. 제2 영역(NR)에는 제2 나노 시트들(22b)을 감싸는 제4 게이트 유전층(30d)이 형성되어 있다.
제1 영역(PR)에는 제1 나노 시트 적층 구조물(NSS1) 상에 제1 및 제2 배리어 금속층들(52pa, 54pa) 및 제1 게이트 전극(56pa)이 형성될 수 있다. 제1 및 제2 배리어 금속층들(52pa, 54pa)은 제1 및 제2 문턱 전압 조절층들로 명명될 수 있다.
제1 배리어 금속층(52pa)은 제1 액티브 핀(26a) 상의 제1 게이트 유전층(30a)과 최하부의 제1 나노 시트(22a) 사이와, 제1 나노 시트들(22a) 상의 제3 게이트 유전층들(30c) 사이, 및 제1 나노 시트들(22a) 상의 제3 게이트 유전층들(30c)의 상부에 형성될 수 있다. 제2 배리어 금속층(54pa)은 제1 배리어 금속층(52pa) 상에 형성될 수 있다. 제1 배리어 금속층(52pa)은 제2 배리어 금속층(54pa)보다 두꺼울 수 있다. 제1 게이트 전극(56pa)은 제1 나노 시트 적층 구조물(NSS1) 상의 제2 배리어 금속층(54pa) 상에 형성될 수 있다.
제2 영역(NR)에는 제2 나노 시트 적층 구조물(NSS2) 상에 제3 배리어 금속층(54pb) 및 제2 게이트 전극(56pb)이 형성될 수 있다. 제3 배리어 금속층(54pb)은 제3 문턱 전압 조절층으로 명명될 수 있다.
제3 배리어 금속층(54pb)은 제2 액티브 핀(26b) 상의 제2 게이트 유전층(30b)과 최하부의 제2 나노 시트(22b) 사이와, 제2 나노 시트들(22b) 상의 제4 게이트 유전층들(30d) 사이, 및 제2 나노 시트들(22b) 상의 제4 게이트 유전층들(30d)의 상부에 형성될 수 있다. 제2 게이트 전극(56pb)은 제2 나노 시트 적층 구조물(NSS2) 상의 제3 배리어 금속층(54pb) 상에 형성될 수 있다. 제1 영역의 제1 배리어 금속층(52pa) 및 제2 배리어 금속층(54pa)은 제3 배리어 금속층(54pb)보다 두꺼울 수 있다.
제1 영역(PR) 및 제2 영역(NR) 사이의 경계선(IF) 근방의 분리 영역(IR)에는 금속 댐 패턴(42p)이 형성되어 있다. 금속 댐 패턴(42p)은 제2 방향으로 제1 액티브 핀들(26a)및 제2 액티브 핀들(26b)로부터 동일 거리에 위치할 수 있다.
예컨대, 금속 댐 패턴(42p)의 중심 라인, 즉 제1 영역(PR) 및 제2 영역(NR)의 경계선(IF)은 제2 방향으로 제1 액티브 핀(26a)및 제2 액티브 핀(26b)에서 각각 제1 거리(d1) 및 제2 거리(d2)에 위치할 수 있다. 일부 실시예에서, 제1 거리(d1) 및 제2 거리(d2)는 동일할 수 있다. 필요에 따라서, 제1 거리(d1) 및 제2 거리(d2)는 다르게 배치할 수 있다.
금속 댐 패턴(42p)의 일측벽(SF1)에는 제1 및 제2 배리어 금속층들(52pa, 54pa)이 형성되고, 금속 댐 패턴(42p)의 타측벽(SF2)에는 제3 배리어 금속층(54pb)이 형성될 수 있다. 금속 댐 패턴(42p)의 하부폭과 상부폭은 동일하게 구성될 수 있다. 앞서 설명한 바와 같이 금속 댐 패턴(42p) 상에서 제2 방향(Y 방향)으로 금속 댐 패턴(42p)과 제1 게이트 전극(56pa) 및 제2 게이트 전극(56pb)은 전기적으로 연결되어 있다.
이상과 같은 집적 회로 반도체 소자(100)는 금속 댐 패턴(42p)을 구비하여 후술하는 바와 같이 제1 게이트 전극(56pa) 및 제2 게이트 전극(56pb)을 손상 없이 형성할 수 있다. 이에 따라, 집적 회로 반도체 소자(100)는 3차원 트랜지스터들(TR1, TR2), 예컨대 멀티브릿지 채널 트랜지스터들(MBC1, MBC2)을 신뢰성 있게 구성할 수 있다.
도 4 내지 도 14는 도 3의 집적 회로 반도체 소자의 나노 시트 적층 구조물들 및 금속 댐 패턴의 제조 방법을 설명하기 위한 단면도들이다.
구체적으로, 도 4 내지 도 14는 도 3의 집적 회로 반도체 소자의 나노 시트 적층 구조물들 및 금속 댐 패턴의 제조 방법을 설명하기 위하여 제공되는 것이며, 본 발명이 이에 한정되지 않는다. 도 4 내지 도 14에서, 도 1 내지 도 3과 동일한 참조번호는 동일한 부재를 나타낸다. 도 4 내지 도 14에서, 도 1 내지 도 3과 동일한 내용은 간단히 설명하거나 생략한다.
도 4를 참조하면, 기판(10)을 준비한다. 기판(10)은 표면(10a) 및 배면(10b)을 가질 수 있다. 일부 실시예에서, 기판(10)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 일 실시예에서, 기판(10)은 III-V족 물질 및 IV족 물질 중 적어도 하나로 이루어질 수 있다.
III-V족 물질은 적어도 하나의 III족 원소와 적어도 하나의 V족 원소를 포함하는 2원계, 3원계, 또는 4원계 화합물일 수 있다. III-V족 물질은 III족 원소로서 In, Ga 및 Al 중 적어도 하나의 원소와, V족 원소로서 As, P 및 Sb 중 적어도 하나의 원소를 포함하는 화합물일 수 있다.
예를 들면, III-V족 물질은 InP, InzGa1-zAs (0 ≤ z ≤ 1), 및 AlzGa1-zAs (0≤z≤ 1)로부터 선택될 수 있다. 2원계 화합물은, 예를 들면 InP, GaAs, InAs, InSb 및 GaSb중 어느 하나일 수 있다. 3원계 화합물은 InGaP, InGaAs, AlInAs, InGaSb, GaAsSb 및 GaAsP 중 어느 하나일 수 있다. IV족 물질은 Si 또는 Ge일 수 있다. 그러나, 본 발명의 기술적 사상에 의한 집적 회로 반도체 소자에서 사용 가능한 III-V족 물질 및 IV 족 물질이 위에 예시한 바에 한정되는 것은 아니다.
III-V족 물질과 Ge과 같은 IV족 물질은 저전력, 고속 트랜지스터를 만들 수 있는 채널 재료로 이용될 수 있다. Si기판에 비해 전자의 이동도가 높은 III-V족 물질, 예를 들면 GaAs로 이루어지는 반도체 기판과, Si 기판에 비해 정공의 이동도가 높은 반도체 물질, 예를 들면 Ge로 이루어지는 반도체 기판을 이용하여 고성능 CMOS를 형성할 수 있다. 일부 실시예에서, 기판(10)은 SOI(silicon on insulator) 구조를 가질 수 있다. 본 실시예에서는, 기판(10)은 실리콘 기판을 이용하는 것으로 설명한다.
기판(10)은 제1 영역(PR) 및 제2 영역(NR)으로 한정한다. 제1 영역(PR) 및 제2 영역(NR) 사이는 경계선(IF)이 위치할 수 있다. 기판(10)의 제1 영역(PR) 및 제2 영역(NR)에 각각 제1 웰 영역(11a, first well region) 및 제2 웰 영역(11b, second well region)을 형성한다. 제1 웰 영역(11a)은 P형 웰 영역일 수 있다. 제1 웰 영역(11a)은 기판(10)에 P형 불순물, 예컨대 보론을 주입하여 형성한다. 제2 웰 영역(11b)은 N형 웰 영역일 수 있다. 제2 웰 영역(11b)은 기판(10)에 N형 불순물, 예컨대 비소나 인을 주입하여 형성한다.
제1 영역(PR)은 제1 트랜지스터, 즉 P형 트랜지스터가 형성될 영역이다. 제1 영역(PR)은 P형 멀티브릿지 채널 트랜지스터가 형성될 영역이다. 제2 영역(NR)은 제2 트랜지스터, 즉 N형 트랜지스터가 형성될 영역일 수 있다. 제2 영역(NR)은 N형 멀티브릿지 채널 트랜지스터가 형성될 영역이다.
제1 영역(PR) 및 제2 영역(NR)이 형성된 기판(10) 상에 희생 반도체층(12) 및 나노 시트용 반도체층(14)을 교대로 적층한 반도체 적층 물질층(STC)을 형성한다. 반도체 적층 물질층(STC)은 복수개의 희생 반도체층들(12) 및 복수개의 나노 시트용 반도체층들(14)을 포함한다. 본 실시예에서, 기판(10) 상에 희생 반도체층들(12) 및 나노 시트용 반도체층들(14)을 각각 4개 형성한 것으로 도시하였으나, 본 발명은 이에 한정되지 않는다.
반도체 적층 물질층(STC)은 기판(10)의 표면(10a) 상에 형성한다. 반도체 적층 물질층(STC)은 기판(10)의 제1 레벨(SL1) 상에 형성될 수 있다. 반도체 적층 물질층(STC)을 구성하는 희생 반도체층들(12)과 나노 시트용 반도체층들(14)은 에피택셜 성장법으로 형성할 수 있다. 희생 반도체층들(12) 및 나노 시트용 반도체층들(14)은 서로 다른 반도체 물질로 이루어질 수 있다.
일부 실시예에서, 희생 반도체층들(12)은 SiGe로 이루어지고, 나노 시트용 반도체층들(14)은 Si로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 희생 반도체층들(12)은 나노 시트용 반도체층들(14)에 대해 식각이 잘되는 물질로 이루어질 수 있다. 희생 반도체층들(12) 및 나노 시트용 반도체층들(14)은 모두 동일한 두께로 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
반도체 적층 물질층(STC) 상에 제1 마스크 패턴(18)을 형성한다. 제1 마스크 패턴(18)은 제1 영역(PR) 및 제2 영역(NR)의 반도체 적층 물질층(STC) 상에 형성한다. 제1 마스크 패턴(18)은 제1 영역(PR)의 제1 웰 영역(11a)의 상부 및 제2 영역(PR)의 제2 웰 영역(11b)의 상부에 형성한다.
제1 마스크 패턴(18)은 하드 마스크 패턴을 포함한다. 제1 마스크 패턴(18)은 실리콘 질화물, 폴리실리콘, SOH(spin-on hardmask) 재료, 또는 이들의 조합으로 이루어질 수 있으나, 앞서 예시한 바에 한정되는 것은 아니다.
일 실시예에서, SOH 재료는 탄소 함량이 SOH 재료의 총 중량을 기준으로 약 85 중량% 내지 약 99 중량%의 비교적 높은 탄소 함량을 가지는 탄화수소 화합물 또는 그의 유도체로 이루어질 수 있다.
도 5를 참조하면, 제1 마스크 패턴(18)을 식각 마스크로 이용하여 반도체 적층 물질층(STC) 및 기판(10)의 일부를 식각하여 트랜치(19)를 형성한다. 이에 따라, 기판(10) 상에는 트랜치(19)에 의해 정의되는 액티브 핀들(26a, 26b) 및 액티브 핀들(26a, 26b) 상에 형성된 반도체 적층 패턴들(STP1, STP2)을 형성한다.
액티브 핀들(26a, 26b)은 집적 회로 반도체 소자의 활성 영역일 수 있다. 액티브 핀들(26a, 26b)은 제1 영역(PR)에 형성된 제1 액티브 핀(26a) 및 제2 영역(NR)에 형성된 제2 액티브 핀(26b)을 포함할 수 있다. 제1 액티브 핀(26a)은 제1 웰 영역(11a)과 동일 몸체일 수 있다. 제2 액티브 핀(26b)은 제2 웰 영역(11b)과 동일 몸체일 수 있다.
액티브 핀들(26a, 26b)은 기판(10)의 일부를 식각하여 형성될 수 있다. 액티브 핀들(26a, 26b)은 기판(10)의 표면(도 4의 10a), 즉 제1 레벨(SL1)에서 기판(10)의 제2 레벨(SL2)까지 식각하여 형성될 수 있다. 액티브 핀들(26a, 26b) 형성한 후에는, 기판(10)의 표면(10a')은 제2 레벨(SL2)에 위치할 수 있다. 이에 따라, 액티브 핀들(26a, 26b)은 기판(10)의 표면(10a')보다 돌출될 수 있다.
반도체 적층 패턴들(STP1, STP2)은 제1 영역(PR)에 형성된 제1 반도체 적층 패턴(STP1) 및 제2 영역(NR)에 형성된 제2 반도체 적층 패턴(STP2)을 포함할 수 있다. 제1 반도체 적층 패턴(STP1)은 제1 반도체 패턴들(20a) 및 제1 나노 시트들(22a)로 구성될 수 있다. 제2 반도체 적층 패턴(STP2)은 제2 반도체 패턴들(20b) 및 제2 나노 시트들(22b)로 구성될 수 있다.
도 6을 참조하면, 제1 마스크 패턴(도 5의 18)을 제거한다. 이어서, 트랜치(도 5의 19) 내에 소자 분리층들(28a, 28b)을 형성한다. 소자 분리층들(28a, 28b)은 액티브 핀들(26a, 26b)의 하부 일부를 둘러쌀 수 있다. 소자 분리층들(28a, 28b)은 제1 영역(PR)에 형성된 제1 소자 분리층(28a) 및 제2 영역(NR)에 형성된 제2 소자 분리층(28b)을 포함할 수 있다. 제1 소자 분리층(28a)은 제1 액티브 핀(26a)의 하부 일부를 둘러쌀 수 있다. 제2 소자 분리층(28b)은 제2 액티브 핀(26b)의 하부 일부를 둘러쌀 수 있다.
일부 실시예에서, 소자 분리층들(28a, 28b)은 트랜치(도 5의 19) 내에 소자 분리 물질층(미도시)을 매립한 후, 소자 분리 물질층을 리세스 식각하여 형성할 수 있다. 리세스 식각은 건식 식각, 습식 식각, 또는 건식 및 습식을 조합한 식각 공정을 이용할 수 있다.
일부 실시예에서, 소자 분리층들(28a, 28b)은 산화막으로 형성할 수 있다. 일부 실시예에서, 소자 분리층들(28a, 28b)은 증착 공정 또는 코팅 공정에 의해 형성된 산화막으로 이루어질 수 있다. 일부 실시예에서, 소자 분리층들(28a, 28b)은 FCVD(flowable chemical vapor deposition) 공정 또는 스핀 코팅 (spin coating) 공정에 의해 형성된 산화막으로 이루어질 수 있다.
예를 들면, 소자 분리층들(28a, 28b)은 FSG (fluoride silicate glass), USG(undoped silicate glass), BPSG(boro-phospho-silicate glass), PSG(phospho-silicate glass), FOX(flowable oxide), PE-TEOS(plasma enhanced tetra-ethyl-ortho-silicate), 또는 TOSZ(tonen silazene)로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
소자 분리층들(28a, 28b)의 형성할 때 소자 분리 물질층(미도시)의 리세스 식각에 의해 액티브 핀들(26a, 26b)은 소자 분리층들(28a, 28b)의 표면(28f)보다 돌출될 수 있다. 제1 액티브 핀(26a)은 제1 소자 분리층(28a)의 표면(28f)으로부터 돌출된 제1 핀 돌출부(FP1)를 포함할 수 있다. 제2 액티브 핀(26b)은 제2 소자 분리층(28b)의 표면(28f)으로부터 돌출된 제2 핀 돌출부(FP2)를 포함할 수 있다.
도 7을 참조하면, 제1 반도체 적층 패턴(도 6의 STP1)은 구성하는 제1 반도체 패턴들(20a), 및 제2 반도체 적층 패턴(STP2)을 구성하는 제2 반도체 패턴들(20b)을 제거하여 나노 시트 적층 구조물들(NSS1, NSS2)을 형성한다.
나노 시트 적층 구조물들(NSS1, NSS2)은 제1 영역(PR)에 형성된 제1 나노 시트 적층 구조물(NSS1) 및 제2 영역(NR)에 형성된 제2 나노 시트 적층 구조물(NSS2)을 포함할 수 있다. 제1 나노 시트 적층 구조물(NSS1)은 제1 액티브 핀(26a) 상에 형성되며, 서로 이격된 복수개의 제1 나노 시트들(22a)을 포함할 수 있다. 제2 나노 시트 적층 구조물(NSS2)은 제2 액티브 핀(26b) 상에는 형성되며, 서로 이격된 복수개의 제2 나노 시트들(22b)을 포함할 수 있다.
도 8을 참조하면, 액티브 핀들(26a, 26b)의 표면 및 나노 시트들(22a, 22b)을 둘러싸게 게이트 유전층들(30a, 30b, 30c, 30d)을 형성한다. 게이트 유전층들(30a, 30b)은 제1 액티브 핀(26a)의 표면 상에 형성되는 제1 게이트 유전층(30a) 및 제2 액티브 핀(26b) 상에 형성되는 제2 게이트 유전층(30b)을 포함할 수 있다.
앞서 설명한 바와 같이 제1 액티브 핀(26a)은 기판(10) 상에 제1 방향(X 방향)으로 연장되어 있다. 제1 게이트 유전층(30a)은 제2 방향(Y 방향)으로 제1 액티브 핀(26a)으로부터 제1 소자 분리층(28a) 상으로 연장되어 형성된다. 제2 액티브 핀(26b)은 기판(10) 상에 제1 방향(X 방향)으로 연장되어 있다. 제2 게이트 유전층(30b)은 제2 방향(Y 방향)으로 제2 액티브 핀(26b)으로부터 제1 소자 분리층(28a) 상으로 연장되어 형성된다.
게이트 유전층들(30c, 30d)은 제1 나노 시트들(22a)을 둘러싸는(즉 감싸는) 제3 게이트 유전층(30c) 및 제2 나노 시트들(22b)을 둘러싸는(즉 감싸는) 제4 게이트 유전층(30d)을 포함할 수 있다. 제1 나노 시트들(22a)은 제1 게이트 유전층(30a)과 이격되어 적층될 수 있다. 제2 나노 시트들(22b)은 제2 게이트 유전층(30b)과 이격되어 적층될 수 있다.
게이트 유전층들(30a, 30b, 30c, 30d)은 고유전막을 포함할 수 있다. 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 예를 들면, 고유전막은 약 10 내지 25의 유전 상수를 가질 수 있다.
고유전막은 하프늄 산화물(hafnium oxide), 하프늄 산질화물(hafnium oxynitride), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 및 납 아연 니오브산염(lead zinc niobate), 및 이들의 조합 중에서 선택되는 물질로 이루어질 수 있으나, 고유전막을 구성하는 물질이 위에 예시된 바에 한정되는 것은 아니다.
고유전막은 ALD(atomic layer deposition), CVD(chemical vapor deposition), 또는 PVD(physical vapor deposition) 공정에 의해 형성될 수 있다. 고유전막은 약 10∼40 Å의 두께를 가질 수 있으나, 이에 한정되는 것은 아니다.
계속하여, 게이트 유전층들(30a, 30b, 30c, 30d)의 상부, 제1 나노 시트들(22a) 사이 및 제2 나노 시트들(22b) 사이에 제1 금속층(32)을 형성한다. 제1 금속층(32)은 제1 나노 시트들(22a) 사이 및 제2 나노 시트들(22b) 사이를 매립하도록 형성한다. 제1 금속층(32)은 후에 형성하는 제2 금속층(도 11의 40)에 비해 식각이 잘되는 물질로 형성한다. 제1 금속층(32)은 TiN막으로 형성한다. 제1 금속층(32)은 나노 시트 적층 구조물들(NSS1, NSS2)의 상부를 둘러싸도록 형성한다.
도 9를 참조하면, 제1 금속층(32) 상에 나노 시트 적층 구조물들(NSS1, NSS2)을 커버하도록 충분한 두께로 제2 마스크층(34)을 형성한다. 제2 마스크층(34)은 평탄화층(planarization layer)이라 명명될 수 있다. 제2 마스크층(34)은 광 평탄화층(optical planarization layer)이라 명명될 수 있다. 제2 마스크층(34)은 사진식각공정에 의해 패터닝될 수 있는 물질층일 수 있다. 제2 마스크층(34)은 약 1000∼4000Å의 두께를 가질 수 있으나, 이에 한정되는 것은 아니다.
제2 마스크층(34)은 하드 마스크층을 포함할 수 있다. 제2 마스크층(34)은 실리콘 질화물, 폴리실리콘, SOH(spin-on hardmask) 재료, 또는 이들의 조합으로 이루어질 수 있으나, 앞서 예시한 바에 한정되는 것은 아니다. 일 실시예에서, SOH 재료는 탄소 함량이 SOH 재료의 총 중량을 기준으로 약 85 중량% 내지 약 99 중량%의 비교적 높은 탄소 함량을 가지는 탄화수소 화합물 또는 그의 유도체로 이루어질 수 있다.
제2 마스크층(34) 상에 제3 마스크 패턴(36)을 형성한다. 제3 마스크 패턴(36)은 포토레지스트 패턴으로 형성할 수 있다. 제3 마스크 패턴(36)은 제1 영역(PR) 및 제2 영역(NR) 상에 형성될 수 있다.
도 10을 참조하면, 제3 마스크 패턴(36)을 식각 마스크로 상기 제2 마스크층(34), 및 제1 금속층(32)을 식각하여 제2 마스크 패턴(38) 및 제1 금속 패턴 (32a)을 형성한다. 일부 실시예에서, 제1 금속 패턴(32a) 및 제2 마스크 패턴(38)을 형성할 때, 경계선(IF) 근방의 제1 및 제2 게이트 유전층들(30a, 30b)은 식각되지 않을 수 있다.
제1 금속 패턴(32a) 및 제2 마스크 패턴(38)의 형성에 따라 제1 영역(PR) 및 제2 영역(NR) 사이의 경계선(IF) 근방에는 제1 영역(PR) 및 제2 영역(NR)을 분리하는 분리 영역(IR)이 형성될 수 있다. 분리 영역(IR)과 접하는 제1 금속 패턴(32a) 및 제2 마스크 패턴(38)의 일측벽은 기판(10)의 표면 상에서 수직 방향으로 수직 프로파일을 가질 수 있다.
분리 영역(IR)은 소자 분리층들(28a, 28b)이나 제1 및 제2 게이트 유전층들(30a, 30b)을 노출시키는 노출 영역일 수 있다. 분리 영역(IR)은 제1 영역(PR) 및 제2 영역(NR) 사이의 경계선(IF) 근방에 제2 마스크층(34) 및 제1 금속층(32) 내에 형성된 홀 영역일 수 있다.
도 11 및 도 12를 참조하면, 제3 마스크 패턴(도 10의 36)을 제거한다. 이어서, 도 11에 도시한 바와 같이 제2 마스크 패턴(38) 상에 분리 영역(IR)의 내부를 채우도록 제2 금속층(40)을 형성한다. 제2 금속층(40)은 앞서 제1 금속층(32)에 비하여 식각 선택비가 있는 물질로 형성한다. 제2 금속층(40)은 TaN, TiAlN, TiAlC의 단일층 또는 복합층으로 형성할 수 있다.
계속하여, 도 12에 도시한 바와 같이 제2 금속층(40)을 평탄화시켜 분리 영역(IR) 내에 매립된 제2 금속 패턴(42)을 형성한다. 제2 금속 패턴(42)은 후 공정을 통하여 금속 댐 패턴이 될 수 있다. 제2 금속층(40)의 평탄화는 에치백 공정 또는 화학기계적 연마 공정을 이용하여 수행할 수 있다. 제2 금속 패턴(42)의 표면은 제2 마스크 패턴(38)의 표면과 동일 평면을 가질 수 있다.
도 13 및 도 14를 참조하면, 도 13에 도시한 바와 같이 제2 마스크 패턴(38)을 제거한다. 이렇게 되면, 제1 영역(PR)과 제2 영역(NR)에는 제1 금속 패턴(32a)이 노출되고, 제1 영역(PR)과 제2 영역(NR) 사이의 경계선(IF) 근방에는 제2 금속 패턴(42)이 형성될 수 있다. 제2 금속 패턴(42)의 양측벽(SF1, SF2)은 기판(10)의 표면(10a) 상에서 수직 방향(즉 Z 방향)으로 수직한 프로파일(vertical profile)을 가질 수 있다.
계속하여 도 14에 도시한 바와 같이, 제1 영역(PR)과 제2 영역(NR)에는 제1 금속 패턴(도 13의 32a)을 습식 식각 방법으로 제거한다. 제1 금속 패턴(도 13의 32a)의 식각은 습식 식각액, 예컨대 H2O2 식각액을 이용하여 식각할 수 있다. 제1 금속 패턴(도 13의 32a)의 식각시에 제2 금속 패턴(42)은 식각되지 않을 수 있다. 제1 금속 패턴(도 13의 32a)과 제2 금속 패턴(42)간의 식각 선택비는 10대 1 내지 30대 1일 수 있다.
제1 금속 패턴(도 13의 32a)을 제거함으로써 제1 나노 시트 적층 구조물(NSS1)을 구성하는 제1 나노 시트들(22a) 사이 및 제1 액티브 핀(26a)과 최하부의 제1 나노 시트(22a) 사이에는 막질이 형성되지 않을 수 있다. 또한, 제1 금속 패턴(도 13의 32a)을 제거함으로써 제2 나노 시트 적층 구조물(NSS2)의 제2 나노 시트들(22b) 사이 및 제2 액티브 핀(26b)과 최하부의 제2 나노 시트(22b) 사이에는 막질이 형성되지 않을 수 있다.
도 15 내지 도 22는 도 3의 집적 회로 반도체 소자의 배리어 금속층들 및 게이트 전극들의 제조 방법을 설명하기 위한 단면도들이다.
구체적으로, 도 15 내지 도 22는 도 3의 집적 회로 반도체 소자의 배리어 금속층들 및 게이트 전극들의 제조 방법을 설명하기 위하여 제공되는 것이며, 본 발명이 이에 한정되지 않는다. 도 15 내지 도 22에서, 도 1 내지 도 3과 동일한 참조번호는 동일한 부재를 나타낸다. 도 15 내지 도 22에서, 도 1 내지 도 3과 동일한 내용은 간단히 설명하거나 생략한다.
도 15를 참조하면, 제1 나노 시트 적층 구조물(NSS1), 제2 나노 시트 적층 구조물(NSS2) 및 제2 금속 패턴(42)을 커버하는 제3 금속층(44)을 형성한다. 제3 금속층(44)은 TiN으로 형성한다.
제3 금속층(44)은 제1 나노 시트 적층 구조물(NSS1)을 구성하는 제1 나노 시트들(22a) 사이 및 제1 액티브 핀(26a)과 최하부의 제1 나노 시트(22a) 사이를 매립할 수 있다. 제3 금속층(44)은 제1 액티브 핀(26a) 상의 제1 게이트 유전층(30a)과 최하부의 제1 나노 시트(22a) 상의 제3 게이트 유전층(30c) 사이, 및 제1 나노 시트들(22a) 상의 제3 게이트 유전층들(30c) 사이에 형성될 수 있다.
제3 금속층(44)은 제2 나노 시트 적층 구조물(NSS2)을 구성하는 제2 나노 시트들(22b) 사이 및 제2 액티브 핀(26b)과 최하부의 제2 나노 시트(22b) 사이를 매립할 수 있다. 제3 금속층(44)은 제2 액티브 핀(26b) 상의 제2 게이트 유전층(30b)과 최하부의 제2 나노 시트(22b) 상의 제4 게이트 유전층(30d) 사이, 및 제2 나노 시트들(22b) 상의 제4 게이트 유전층들(30d) 사이에 형성될 수 있다. 제3 금속층(44)은 제2 금속 패턴(42)의 표면 전체에 형성될 수 있다. 제3 금속층(44)은 제2 금속 패턴(42)의 양측벽들(SF1, SF2) 상에 형성할 수 있다.
도 16 및 도 17을 참조하면, 도 16에 도시한 바와 같이 제3 금속층(44) 상에 나노 시트 적층 구조물들(NSS1, NSS2) 및 제2 금속 패턴(42)을 커버하도록 충분한 두께로 제4 마스크층(46)을 형성한다. 제4 마스크층(46)은 평탄화층(planarization layer)이라 명명될 수 있다.
제4 마스크층(46)은 광 평탄화층(optical planarization layer)이라 명명될 수 있다. 제4 마스크층(46)은 사진식각공정에 의해 패터닝될 수 있는 물질층일 수 있다. 제4 마스크층(46)은 약 1000∼4000Å의 두께를 가질 수 있으나, 이에 한정되는 것은 아니다. 제4 마스크층(46)은 앞서 설명한 제2 마스크층(34)과 동일한 물질로 형성할 수 있다.
도 17에 도시한 바와 같이 제4 마스크층(46) 상에 제5 마스크 패턴(48)을 형성한다. 제5 마스크 패턴(48)은 포토레지스트 패턴으로 형성할 수 있다. 제5 마스크 패턴(48)은 제1 영역(PR) 상에 형성될 수 있다.
도 18 및 도 19를 참조하면, 도 18에 도시한 바와 같이 제5 마스크 패턴(48)을 식각 마스크로 제2 영역(NR) 상의 제4 마스크층(46)을 식각하여 제거한다. 이렇게 되면, 제4 마스크층(46)은 제1 영역(PR)에만 남겨져서 제4 마스크 패턴(50)이 형성된다. 제2 영역(NR)에서는 제2 금속 패턴(42)의 타측벽(SF2)의 상부 및 제2 나노 시트 적층 구조물(NSS2) 상부에 형성된 제3 금속층(44)이 노출된다.
도 19에 도시한 바와 같이, 제5 마스크 패턴(48) 및 제4 마스크 패턴(50)을 식각 마스크로 제2 영역(NR)의 제3 금속층(44)을 습식식각 방법으로 식각하여 제거한다. 제2 영역(NR)의 제3 금속층(44)이 식각됨으로써 제1 영역(PR)에는 제3 금속 패턴(52)이 형성된다. 제3 금속 패턴(52)은 제1 나노 시트 적층 구조물(NSS1)을 커버하면서 제2 금속 패턴(42)의 일측벽(SF1) 상에 형성된다.
제2 영역(NR)의 제3 금속층(44)의 식각은 습식 식각액, 예컨대 H2O2 식각액을 이용하여 식각할 수 있다. 제2 영역(NR)의 제3 금속층(44)의 식각시에 제2 금속 패턴(42)은 식각되지 않을 수 있다. 제2 영역(NR)의 제3 금속층(44)의 식각시에 제2 금속 패턴(42)은 제1 영역(NR)의 식각을 방지하는 식각 배리어층이나 식각 저지층일 수 있다. 제3 금속층(44)과 제2 금속 패턴(42)간의 식각 선택비는 10대 1 내지 30대 1일 수 있다.
제2 영역(NR)의 제3 금속층(44)을 제거함으로써 제2 나노 시트 적층 구조물(NSS2)의 제2 나노 시트들(22b) 사이 및 제2 액티브 핀(26b)과 최하부의 제2 나노 시트(22b) 사이에는 막질이 형성되지 않을 수 있다.
도 20 및 도 21을 참조하면, 도 20에 도시한 바와 같이 제1 영역(PR)의 제5 마스크 패턴(48) 및 제4 마스크 패턴(50)을 제거한다. 계속하여, 도 21에 도시한 바와 같이 제1 영역(PR) 및 제2 영역(NR)의 전면에 제4 금속층(54)을 형성한다. 제4 금속층(54)은 TiN, TiAlN, 및 TiAlC의 단일층 또는 복합층으로 형성할 수 있다.
제4 금속층(54)은 제1 나노 시트 적층 구조물(NSS1) 상의 제3 금속 패턴(52)의 상부, 제2 금속 패턴(42)의 일측벽(SF1) 상의 제3 금속 패턴(52)의 상부, 제2 금속 패턴(42)의 타측벽(SF2)의 상부 및 제2 나노 시트 적층 구조물(NSS2) 상에 형성한다. 제4 금속층(54)은 제2 나노 시트 적층 구조물(NSS2)의 제2 나노 시트들(22b) 사이 및 제2 액티브 핀(26b)과 최하부의 제2 나노 시트(22b) 사이에 형성될 수 있다.
도 22를 참조하면, 제1 영역(PR) 및 제2 영역(NR)의 전면에 제5 금속층(56)을 형성한다. 제5 금속층(56)은 TiN, TiAlN, 및 TiAlC의 단일층 또는 복합층으로 형성할 수 있다. 제5 금속층(56)은 제1 나노 시트 적층 구조물(NSS1), 제2 금속 패턴(42) 및 제2 나노 시트 적층 구조물(NSS2)을 커버하도록 충분한 두께로 형성한다.
제5 금속층(56)은 제1 나노 시트 적층 구조물(NSS1) 상의 제4 금속층(54)의 상부, 제2 금속 패턴(42)의 일측벽(SF1) 상의 제4 금속층(54)의 상부, 제2 금속 패턴(42)의 타측벽(SF2) 상의 제4 금속층(54)의 상부 및 제2 나노 시트 적층 구조물(NSS2) 상의 제4 금속층(54)의 상부에 형성한다.
계속하여, 도 3에 도시한 바와 같이 제5 금속층(56), 제4 금속층(54), 제3 금속 패턴(52) 및 제2 금속 패턴(42)을 에치백한다. 이렇게 되면, 제1 영역(PR)에서는 제1 나노 시트 적층 구조물(NSS1) 상에 제1 및 제2 배리어 금속층들(52pa, 54pa) 및 제1 게이트 전극(56pa)이 형성될 수 있다. 제1 및 제2 배리어 금속층들(52pa, 54pa)은 제3 금속 패턴(52) 및 제4 금속층(54)의 식각에 의해 형성될 수 있다. 제1 게이트 전극(56pa)는 제5 금속층(56)의 식각에 의해 형성될 수 있다.
제2 영역(NR) 상에는 제2 나노 시트 적층 구조물(NSS2) 상에 제3 배리어 금속층(54pb) 및 제1 게이트 전극(56pb)이 형성될 수 있다. 제3 배리어 금속층(54pb)은 제4 금속층(54)의 식각에 의해 형성될 수 있다. 제2 게이트 전극(56pb)은 제5 금속층(56)의 식각에 의해 형성될 수 있다.
더하여, 제1 영역(PR) 및 제2 영역(NR) 사이의 경계선(IF) 근방의 분리 영역(IR)에는 금속 댐 패턴(42p)이 형성된다. 금속 댐 패턴(42p)은 제2 금속 패턴(42)에 의해 형성될 수 있다. 금속 댐 패턴(42p)의 일측벽(SF1)에는 제1 및 제2 배리어 금속층들(52pa, 54pa)이 형성되고, 금속 댐 패턴(42p)의 타측벽(SF2)에는 제3 배리어 금속층(54pb)이 형성될 수 있다.
도 23은 본 발명의 일 실시예에 따른 집적 회로 반도체 소자를 포함하는 반도체 칩의 구성을 보여주는 블록도이다.
구체적으로, 반도체 칩(200)은 로직 영역(202), SRAM 영역(204) 및 입출력 영역(206)을 포함할 수 있다. 로직 영역(202)은 로직 셀 영역(203)을 포함할 수 있다. SRAM 영역(204)은 SRAM 셀 영역(205) 및 SRAM 주변 회로 영역(208)을 포함할 수 있다. 로직 셀 영역(203)에는 제1 트랜지스터(210)가 배치되고, SRAM 셀 영역(205)에는 제2 트랜지스터(212)가 배치될수 있다. SRAM 주변 회로 영역(208)에는 제3 트랜지스터(214)가 형성될 수 있고, 입출력 영역(206)에는 제4 트랜지스터(216)가 배치될 수 있다.
반도체 칩(200)은 본 발명의 일 실시예에 따른 집적 회로 반도체 소자(100)를 포함할 수 있다. 일부 실시예에서, 제1 트랜지스터(210), 제2 트랜지스터(212), 제3 트랜지스터(214) 및 제4 트랜지스터(216)는 앞서 설명한 제1 멀티 브릿지 채널 트랜지스터(MBC1) 또는 제2 멀티 브릿지 채널 트랜지스터(MBC2)를 포함할 수 있다.
도 24는 본 발명의 실시예에 따른 집적 회로 반도체 소자를 포함하는 반도체 칩의 구성을 보여주는 블록도이다.
구체적으로, 반도체 칩(250)은 로직 영역(252)을 포함할 수 있다. 로직 영역(252)은 로직 셀 영역(254) 및 입출력 영역(256)을 포함할 수 있다. 로직 셀 영역(254)에는 제1 트랜지스터(258) 및 제2 트랜지스터(260)가 배치될 수 있다. 제1 트랜지스터(258) 및 제2 트랜지스터(260)는 도전형이 다른 트랜지스터일 수 있다. 입출력 영역(256)에는 제3 트랜지스터(262)가 배치될수 있다.
반도체 칩(250)은 본 발명의 일 실시예에 따른 집적 회로 반도체 소자(100)를 포함할 수 있다. 일부 실시예에서, 제1 트랜지스터(258), 제2 트랜지스터(260) 및 제3 트랜지스터(262)는 앞서 설명한 제1 멀티 브릿지 채널 트랜지스터(MBC1) 또는 제2 멀티 브릿지 채널 트랜지스터(MBC2)를 포함할 수 있다.
도 25는 본 발명의 일 실시예에 따른 집적 회로 반도체 소자를 포함하는 전자 장치의 구성을 보여주는 블록도이다.
구체적으로, 전자 장치(300)는 시스템 온 칩(310)을 포함할 수 있다. 시스템 온 칩(310)은 프로세서(Processor; 311), 임베디드 메모리(Embedded Memory; 313) 및 캐쉬 메모리(Cache Memory; 315)를 포함할 수 있다. 프로세서(311)는 하나 이상의 프로세서 코어들(Processor Core; C1-CN)을 포함할 수 있다. 프로세서 코어들(C1-CN)은 데이터 및 신호를 처리할 수 있다. 프로세서 코어들(C1-CN)은 본 발명의 실시예들에 따른 집적 회로 반도체 소자(100)를 포함할 수 있다.
전자 장치(300)는 처리된 데이터 및 신호를 이용하여 고유의 기능을 수행할 수 있다. 일 예로, 프로세서(311)는 어플리케이션 프로세서(Application Processor)일 수 있다. 임베디드 메모리(313)는 프로세서(311)와 제1 데이터(DAT1)를 교환할 수 있다. 제1 데이터(DAT1)는 프로세서 코어들(C1-CN)에 의해 처리된 또는 처리될 데이터이다. 임베디드 메모리(313)는 제1 데이터(DAT1)를 관리할 수 있다. 예를 들어, 임베디드 메모리(313)는 제1 데이터(DAT1)를 버퍼링(Buffering)할 수 있다. 임베디드 메모리(313)는 프로세서(311)의 버퍼 메모리 또는 워킹 메모리(Working Memory)로서 작동할 수 있다.
임베디드 메모리(313)는 SRAM일 수 있다. SRAM은 DRAM 보다 빠른 속도로 작동할 수 있다. SRAM이 시스템 온 칩(310)에 임베디드되면 작은 크기를 갖고 빠른 속도로 작동하는 전자 장치(300)가 구현될 수 있다. 나아가, SRAM이 시스템 온 칩(310)에 임베디드되면, 전자 장치(300)의 작동 전력(Active Power)의 소모량이 감소할 수 있다.
일 예로, SRAM은 본 발명의 실시예들에 따른 집적 회로 반도체 소자(100)를 포함할 수 있다. 캐쉬 메모리(315)는 프로세서 코어들(C1 내지 CN)과 함께 시스템 온 칩(310) 위에 실장될 수 있다. 캐쉬 메모리(315)는 캐쉬 데이터(DATc)를 저장할 수 있다. 캐쉬 데이터(DATc)는 프로세서 코어들(C1 내지 CN)에 의해 이용되는 데이터일 수 있다. 캐쉬 메모리(315)는 적은 저장 용량을 갖지만, 매우 빠른 속도로 작동할 수 있다.
일 예로, 캐쉬 메모리(315)는 본 발명의 실시예들에 따른 집적 회로 반도체 소자(100)를 포함하는 SRAM(Static Random Access Memory)을 포함할 수 있다. 캐쉬 메모리(315)가 이용되는 경우 프로세서(311)가 임베디드 메모리(1213)에 접근하는 횟수 및 시간이 감소할 수 있다. 따라서, 캐쉬 메모리(315)가 이용되는 경우, 전자 장치(300)의 작동 속도가 빨라질 수 있다. 이해를 돕기 위해, 도 25에서 캐쉬 메모리(315)는 프로세서(311)와 별개의 구성 요소로 도시되었다. 그러나, 캐쉬 메모리(315)는 프로세서(311)에 포함되도록 구성될 수 있다.
도 26은 본 발명의 기술적 사상의 일 실시예에 따른 SRAM 셀의 등가 회로도이다.
구체적으로, SRAM 셀은 본 발명의 실시예에 따른 집적 회로 반도체 소자(100)를 통해 구현될 수 있다. 일 예로, SRAM 셀은 도 25에서 설명한 임베디드 메모리(313) 및/또는 캐쉬 메모리(315)에 적용될 수 있다.
SRAM 셀은 제1 풀업 트랜지스터(PU1, first pull-up transistor), 제1 풀다운 트랜지스터(PD1, first pull-down transistor), 제2 풀업 트랜지스터(PU2), 제2 풀다운 트랜지스터(PD2), 제1 액세스 트랜지스터(PA1, first access transistor) 및 제2 액세스 트랜지스터(PA2)를 포함할 수 있다.
제1 및 제2 풀업 트랜지스터들(PU1, PU2)은 P형 모스 트랜지스터들인 반면에 제1 및 제2 풀다운 트랜지스터들(PD1, PD2)과 제1 및 제2 액세스 트랜지스터들(PA1, PA2)은 N형 모스 트랜지스터들일 수 있다.
제1 풀-업 트랜지스터(PU1) 및 제1 풀-다운 트랜지스터(PD1)는 제1 인버터(first inverter)를 구성할 수 있다. 제1 풀업 및 제1 풀다운 트랜지스터들(PU1, PD1)의 서로 연결된 게이트 전극들(게이트들)은 제1 인버터의 입력단에 해당할 수 있으며, 제1 노드(N1)는 제1 인버터의 출력단에 해당할 수 있다.
제2 풀업 트랜지스터(PU2) 및 제2 풀다운 트랜지스터(PD2)는 제2 인버터를 구성할 수 있다. 제2 풀업 및 제2 풀-다운 트랜지스터들(PU2, PD2)의 서로 연결된 게이트 전극들(게이트들)은 제2 인버터의 입력단에 해당할 수 있으며, 제2 노드(N2)는 제2 인버터의 출력단에 해당할 수 있다.
제1 및 제2 인버터들이 결합되어 래치 구조(latch structure)를 구성할 수 있다. 제1 풀업 및 제1 풀다운 트랜지스터들(PU1, PD1)의 게이트 전극들이 제2 노드(N2)에 전기적으로 연결될 수 있고, 제2 풀업 및 제2 풀다운 트랜지스터들(PU2, PD2)의 게이트들이 제1 노드(N1)에 전기적으로 연결될 수 있다.
제1 액세스 트랜지스터(PA1)의 제1 소오스/드레인은 제1 노드(N1)에 연결될 수 있고, 제1 액세스 트랜지스터(PA1)의 제2 소오스/드레인은 제1 비트 라인(BL1, first bit line)에 연결될 수 있다. 제2 액세스 트랜지스터(PA2)의 제1 소오스/드레인은 제2 노드(N2)에 연결될 수 있고, 제2 액세스 트랜지스터(PA2)의 제2 소오스/드레인은 제2 비트 라인(BL2)에 연결될 수 있다.
제1 및 제2 액세스 트랜지스터들(PA1, PA2)의 게이트 전극들은 워드 라인(WL, word line)에 전기적으로 접속될 수 있다. 이에 따라, 본 발명의 실시예들에 따른 집적 회로 반도체 소자(100)를 이용하여 SRAM 셀을 구현할 수 있다.
이상 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형, 치환 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다. 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 집적 회로 반도체 소자, TR1, TR2: 트랜지스터, PR: 제1 영역, NR: 제2 영역, 42R: 금속 댐 영역, 42p: 금속 댐 패턴, 26a: 제1 액티브 핀, 26b: 제2 액티브 핀, NSS1: 제1 나노 시트 적층 구조물, NSS2: 제2 나노 시트 적층 구조물, 56pa: 제1 게이트 전극, 56pb: 제2 게이트 전극

Claims (10)

  1. 제1 방향으로 연장되고 상기 제1 방향과 수직한 제2 방향으로 이격된 제1 액티브 핀들, 상기 제1 액티브 핀들 상에서 상기 제2 방향으로 연장되고 상기 제1 방향으로 이격된 제1 게이트 전극들을 포함하는 제1 트랜지스터를 구비하는 제1 영역;
    상기 제1 영역과 상기 제2 방향으로 접하여 배치되는 제2 영역을 포함하고, 상기 제2 영역은 상기 제1 방향으로 연장되고 상기 제1 방향과 수직한 제2 방향으로 이격된 제2 액티브 핀들, 상기 제2 액티브 핀들 상에서 상기 제2 방향으로 연장되고 상기 제1 방향으로 이격된 제2 게이트 전극들을 포함하는 제2 트랜지스터를 구비하고; 및
    상기 제1 영역 및 상기 제2 영역의 경계선의 근방에 위치하여 상기 제1 게이트 전극들 및 상기 제2 게이트 전극들을 상기 제2 방향으로 물리적으로 분리하는 복수개의 금속 댐 영역들을 포함하고,
    상기 금속 댐 영역들 상에서 상기 제2 방향으로 상기 금속 댐 영역들과 상기 제1 게이트 전극들 및 상기 제2 게이트 전극들은 전기적으로 연결되어 있는 것을 특징으로 하는 집적 회로 반도체 소자.
  2. 제1항에 있어서, 상기 금속 댐 영역들은 상기 제1 방향으로 서로 이격되어 있고, 및 상기 금속 댐 영역들은 상기 제2 방향으로 상기 제1 액티브 핀들 및 상기 제2 액티브 핀들로부터 동일 거리에 위치하는 것을 특징으로 하는 집적 회로 반도체 소자.
  3. 제1항에 있어서, 상기 제1 게이트 전극들 및 상기 제2 게이트 전극들은 상기 금속 댐 영역들 상에서는 동일 몸체인 것을 특징으로 하는 집적 회로 반도체 소자.
  4. 제1항에 있어서, 상기 제1 액티브 핀들 상에는 제1 나노 시트 적층 구조물들이 더 위치하고, 상기 제2 액티브 핀들 상에는 제2 나노 시트 적층 구조물들이 더 위치하고, 및 상기 금속 댐 영역들은 상기 제2 방향으로 상기 제1 나노 시트 적층 구조물들 및 상기 제2 나노 시트 적층 구조물들 사이에 위치하는 것을 특징으로 하는 집적 회로 반도체 소자.
  5. 제1항에 있어서, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 기판 상에 형성된 소자 분리층에 의해 전기적으로 분리되어 있고, 상기 금속 댐 영역들은 상기 소자 분리층 상에 배치되어 있는 것을 특징으로 하는 집적 회로 반도체 소자.
  6. 기판 상에 제1 방향으로 연장된 제1 액티브 핀, 상기 제1 방향과 수직한 제2 방향으로 상기 제1 액티브 핀으로부터 제1 소자 분리층 상으로 연장된 제1 게이트 유전층, 및 상기 제1 게이트 유전층 상에 상기 제2 방향으로 연장된 제1 게이트 전극을 포함하는 제1 영역;
    상기 기판 상에 상기 제1 영역과 상기 제2 방향으로 접하여 배치되는 제2 영역을 포함하고, 상기 제2 영역은 상기 제1 방향으로 연장된 제2 액티브 핀, 상기 제2 방향으로 상기 제2 액티브 핀으로부터 제2 소자 분리층 상으로 연장된 제2 게이트 유전층, 및 상기 제2 게이트 유전층 상에 상기 제2 방향으로 연장된 제2 게이트 전극을 포함하고; 및
    상기 제1 영역 및 제2 영역의 경계선의 근방에 위치하여 상기 제1 게이트 전극 및 상기 제2 게이트 전극을 상기 제2 방향으로 물리적으로 분리하는 금속 댐 영역을 포함하고,
    상기 금속 댐 영역 상에서 상기 제2 방향으로 상기 금속 댐 영역과 상기 제1 게이트 전극 및 상기 제2 게이트 전극은 전기적으로 연결되어 있는 것을 특징으로 집적 회로 반도체 소자.
  7. 제6항에 있어서, 상기 금속 댐 영역은 금속 댐 패턴으로 구성되고,
    상기 기판의 표면에 수직한 방향으로 상기 금속 댐 패턴의 일측벽은 수직 프로파일을 가지며, 및
    상기 금속 댐 패턴의 하부폭과 상부폭은 동일하게 구성되는 것을 특징으로 하는 집적 회로 반도체 소자.
  8. 제6항에 있어서, 상기 금속 댐 영역은 금속 댐 패턴으로 구성되고,
    상기 제1 영역에는 상기 금속 댐 패턴의 일측벽에 제1 및 제2 배리어 금속층들이 더 형성되고, 및
    상기 제2 영역에는 상기 금속 댐 패턴의 타측벽에 제3 배리어 금속층이 더 형성되어 있는 것을 특징으로 하는 집적 회로 반도체 소자.
  9. 기판으로부터 돌출되고 제1 방향으로 연장된 제1 액티브 핀, 제1 방향과 수직한 제2 방향으로 상기 제1 액티브 핀으로부터 제1 소자 분리층 상으로 연장된 제1 게이트 유전층, 상기 제1 게이트 유전층과 이격되어 적층된 복수개의 제1 나노 시트들, 상기 제1 나노 시트들을 감싸는 제3 게이트 유전층과, 상기 제1 게이트 유전층, 상기 제3 게이트 유전층의 상부 및 상기 제1 나노 시트들 사이에 형성되고 상기 제2 방향으로 연장되어 형성된 제1 및 제2 배리어 금속층들, 및 제2 배리어 금속층 상에 형성된 제1 게이트 전극을 포함하는 제1 멀티 브릿지 채널 트랜지스터를 구비하는 제1 영역;
    상기 제1 영역과 상기 제2 방향으로 인접하여 형성된 제2 영역을 포함하되, 상기 제2 영역은 상기 기판으로부터 돌출되고 상기 제1 방향으로 연장된 제2 액티브 핀, 제1 방향과 수직한 제2 방향으로 제2 액티브 핀으로부터 제2 소자 분리층 상으로 연장된 제2 게이트 유전층, 상기 제2 게이트 유전층과 이격되어 적층된 복수개의 제2 나노 시트들, 상기 제2 나노 시트들을 감싸는 제4 게이트 유전층과, 상기 제2 게이트 유전층, 상기 제4 게이트 유전층의 상부 및 상기 제2 나노 시트들 사이에 형성되고 상기 제2 방향으로 연장되어 형성된 제3 배리어 금속층, 및 상기 제3 배리어 금속층상에 형성된 제2 게이트 전극을 포함하는 제2 멀티 브릿지 채널 트랜지스터를 구비하고; 및
    상기 제1 영역 및 제2 영역의 경계선의 근방에 위치하여 상기 제1 게이트 전극 및 상기 제2 게이트 전극을 상기 제2 방향으로 물리적으로 분리하는 금속 댐 영역을 포함하고,
    상기 금속 댐 영역 상에서 상기 제2 방향으로 상기 금속 댐 영역과 상기 제1 게이트 전극 및 상기 제2 게이트 전극은 전기적으로 연결되어 있는 것을 특징으로 하는 집적 회로 반도체 소자.
  10. 제9항에 있어서, 상기 금속 댐 영역은 금속 댐 패턴으로 구성되고,
    상기 기판의 표면에 수직한 방향으로 상기 금속 댐 패턴의 양측벽은 상기 제1 및 제2 배리어 금속층들, 및 상기 제3 배리어 금속층과 각각 접하는 것을 특징으로 하는 집적 회로 반도체 소자.
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