CN107492551B - 半导体结构及其制造方法 - Google Patents

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Abstract

一种半导体结构及其制造方法，所述方法包括：提供基底，基底包括衬底、以及凸出于衬底的鳍部，衬底包括第一区域和第二区域，第一区域和第二区域用于形成不同类型的晶体管；形成覆盖鳍部顶部和侧壁的栅介质层；在第一区域和第二区域交界处的栅介质层上形成阻挡层，阻挡层至少覆盖交界处第二区域的栅介质层；在第二区域的栅介质层和阻挡层上形成第二功函数层；在第一区域的栅介质层上形成第一功函数层。本发明先在第一区域和第二区域交界处的栅介质层上形成阻挡层，阻挡层至少覆盖交界处第二区域的栅介质层，所述阻挡层可以减小第一功函数层中的金属离子在第二功函数层中的扩散程度，从而可以避免对第二功函数层的性能造成不良影响。

Description

半导体结构及其制造方法
技术领域
本发明涉及半导体领域，尤其涉及一种半导体结构及其制造方法。
背景技术
在目前的半导体产业中，集成电路产品主要可分为三大类型：逻辑、存储器和模拟电路，其中存储器件在集成电路产品中占了相当大的比例。随着存储技术的发展，出现了各种类型的半导体存储器，例如静态随机随机存储器(SRAM，Static Random AccessMemory)、动态随机存储器(DRAM，Dynamic Random Access Memory)、可擦除可编程只读存储器(EPROM，Erasable Programmable Read-Only Memory)、电可擦除可编程只读存储器(EEPROM，Electrically Erasable Programmable Read-Only)和闪存(Flash)。由于静态随机存储器具有低功耗和较快工作速度等优点，使得静态随机存储器及其形成方法受到越来越多的关注。
对于SRAM，其主要包括上拉(PU，Pull Up)晶体管、下拉(PD，Pull Down)晶体管以及传送门(PG，Pass Gate)晶体管，其中，上拉晶体管和下拉晶体管为NMOS晶体管，传送门晶体管为PMOS晶体管。
为了同时满足MOS晶体管中NMOS晶体管和PMOS晶体管改善阈值电压(ThresholdVoltage)的要求，通常采用不同的金属材料作为NMOS晶体管和PMOS晶体管的金属栅极结构中的功函数(WF，Work Function)层材料，使得NMOS晶体管和PMOS晶体管具有不同的阈值电压，其中，NMOS晶体管的金属栅极结构中具有N型功函数层，PMOS晶体管的金属栅极结构中具有P型功函数层。
然而现有技术形成的SRAM器件的电学性能仍有待提高。
发明内容
本发明解决的问题是提供一种半导体结构及其制造方法，优化SRAM器件的电学性能。
为解决上述问题，本发明提供一种半导体结构的制造方法，包括：提供基底，所述基底包括衬底、以及凸出于所述衬底的鳍部，所述衬底包括第一区域和第二区域，所述第一区域和第二区域用于形成不同类型的晶体管；形成覆盖所述鳍部顶部和侧壁的栅介质层；在所述第一区域和第二区域交界处的栅介质层上形成阻挡层，所述阻挡层至少覆盖所述交界处第二区域的栅介质层；在所述第二区域的栅介质层和阻挡层上形成第二功函数层；在所述第一区域的栅介质层上形成第一功函数层。
可选的，所述阻挡层具有无定形结构。
可选的，所述阻挡层的材料为TiSiN或TaSiN。
可选的，所述阻挡层仅覆盖交界处所述第二区域的栅介质层。
可选的，在所述第一区域和第二区域交界处的栅介质层上形成阻挡层的步骤包括：形成保形覆盖所述栅介质层的阻挡膜；在所述第一区域和第二区域交界处的阻挡膜上形成图形层，所述图形层仅覆盖交界处所述第二区域的阻挡膜；以所述图形层为掩膜，刻蚀所述阻挡膜直至露出所述栅介质层，形成阻挡层；去除所述图形层。
可选的，所述阻挡层还覆盖交界处所述第一区域的栅介质层；形成所述第一功函数层的步骤中，所述第一功函数层还位于交界处所述第一区域的阻挡层上。
可选的，在所述第一区域和第二区域交界处的栅介质层上形成阻挡层的步骤包括：形成保形覆盖所述栅介质层的阻挡膜；在所述第一区域和第二区域交界处的阻挡膜上形成图形层，所述图形层覆盖交界处所述第一区域和第二区域的阻挡膜；以所述图形层为掩膜，刻蚀所述阻挡膜直至露出所述栅介质层，形成阻挡层；去除所述图形层。
可选的，形成所述阻挡膜的工艺为原子层沉积工艺。
可选的，所述阻挡层的材料为TiSiN，所述原子层沉积工艺的工艺参数包括：向原子层沉积室内通入的前驱体为含Ti、Si和N的前驱体，工艺温度为80摄氏度至450摄氏度，压强为2毫托至500毫托，沉积次数为6次至80次。
可选的，所述阻挡层的厚度为至
可选的，沿平行于所述衬底方向，所述阻挡层的尺寸为5nm至50nm。
可选的，所述半导体结构为SRAM，所述第一区域用于形成N型下拉晶体管，所述第二区域用于形成P型上拉晶体管；所述第一功函数层的材料为N型功函数材料，所述第二功函数层的材料为P型功函数材料。
相应的，本发明还提供半导体结构，包括：基底，所述基底包括衬底、以及凸出于所述衬底的鳍部，所述衬底包括第一区域和第二区域，所述第一区域和第二区域的晶体管类型不同；栅介质层，覆盖所述鳍部的顶部和侧壁；阻挡层，位于所述第一区域和第二区域交界处的栅介质层上，所述阻挡层至少位于所述交界处第二区域的栅介质层上；第二功函数层，位于所述第二区域的栅介质层和阻挡层上；第一功函数层，位于所述第一区域的栅介质层上。
可选的，所述阻挡层具有无定形结构。
可选的，所述阻挡层的材料为TiSiN或TaSiN。
可选的，所述阻挡层仅位于交界处所述第二区域的栅介质层上。
可选的，所述阻挡层还位于交界处所述第一区域的栅介质层上。
可选的，所述阻挡层的厚度为至
可选的，沿平行于所述衬底方向，所述阻挡层的尺寸为5nm至50nm。
可选的，所述半导体结构为SRAM；位于所述第一区域的晶体管为N型下拉晶体管，位于所述第二区域的晶体管为P型上拉晶体管；所述第一功函数层的材料为N型功函数材料，所述第二功函数层的材料为P型功函数材料。
与现有技术相比，本发明的技术方案具有以下优点：
本发明先在第一区域和第二区域交界处的栅介质层上形成阻挡层，其中所述阻挡层至少覆盖交界处所述第二区域的栅介质层；然后在所述第二区域的栅介质层和阻挡层上形成第二功函数层，后续形成第一功函数层后，所述第一功函数层中金属离子扩散至靠近第二区域沟道区的第二功函数层中的扩散路径为：所述阻挡层侧壁、阻挡层顶部以及第二功函数层，直至靠近沟道区；与第一功函数层中金属离子直接通过所述第二功函数层的侧壁扩散至沟道区的方案相比，本发明所述的阻挡层增加了所述金属离子的扩散路径，从而逐渐削弱所述金属离子的扩散程度，从而避免所述金属离子对所述第二功函数层的性能造成不良影响，而半导体器件的电学性能主要受到靠近沟道区的第二功函数层的影响，进而可以优化半导体器件的电学性能。
可选方案中，所述阻挡层具有无定形结构，离子较难通过所述阻挡层的晶格进行扩散，从而可以更好地减小所述第一功函数层中的金属离子，透过所述阻挡层沿平行于衬底的方向横向扩散进所述第二功函数层中，进而可以避免所述金属离子对所述第二功函数层的功函数性能造成不良影响；且所述阻挡层的材料为可作为第二功函数层的材料，具有较好的工艺兼容性。
可选方案中，所述阻挡层覆盖所述交界处第二区域的栅介质层，还覆盖交界处所述第一区域的栅介质层，由于所述阻挡层沿平行于衬底方向的尺寸较小，从而可以降低形成所述阻挡层的工艺难度。
可选方案中，所述半导体结构为SRAM，所述第一区域用于形成N型下拉晶体管，所述第二区域用于形成P型上拉晶体管，通过减小所述第一功函数层中的金属离子在所述第二功函数层中的扩散程度，可以避免不同器件金属离子扩散程度不一致的问题，从而可以改善SRAM器件中N型晶体管和P型晶体管不匹配度的问题，进而改善SRAM器件的电学性能。
本发明所述半导体结构包括位于所述第一区域和第二区域交界处栅介质层上的阻挡层，所述阻挡层至少位于所述交界处第二区域的栅介质层上，所述阻挡层可以增加第一功函数层中的金属离子在所述第二功函数层中的扩散路径，从而可以减小所述金属离子在所述第二功函数层中的扩散程度，避免对所述第二功函数层的性能造成不良影响，进而优化半导体器件的电学性能。
附图说明
图1至图4是一种半导体结构的制造方法中各步骤对应结构示意图；
图5至图11是本发明半导体结构的制造方法一实施例中各步骤对应结构示意图；
图12至图14是本发明半导体结构的制造方法另一实施例中各步骤对应结构示意图。
具体实施方式
由背景技术可知，现有技术形成的SRAM器件的电学性能有待提高。结合SRAM器件的制造方法，分析其原因：
参考图1至图4，示出了一种半导体结构的制造方法中各步骤对应结构示意图。
参考图1，提供基底(未标示)，所述基底包括衬底100、以及凸出于所述衬底100的鳍部(未标示)，所述衬底100包括NMOS区域I和PMOS区域II。所述NMOS区域I用于形成下拉(PD，Pull Down)晶体管，所述PMOS区域II用于形成上拉(PU，Pull Up)晶体管。
具体地，位于所述NMOS区域I的鳍部为第一鳍部110，位于所述PMOS区域II的鳍部为第二鳍部120。
参考图2，形成覆盖所述第一鳍部110和第二鳍部120顶部和侧壁的P型功函数膜130。
参考图3，去除所述NMOS区域I的P型功函数膜130(如图2所示)，在所述PMOS区域II形成覆盖所述第二鳍部120顶部和侧壁的P型功函数层132。
参考图4，形成覆盖所述第一鳍部110顶部和侧壁的N型功函数层131，其中，所述N型功函数层131还覆盖所述P型功函数层132表面。
但是，由于形成所述N型功函数层131的过程中，所述N型功函数层131覆盖所述P型功函数层132侧壁(如图3中区域A所示)，因此所述N型功函数层131中的金属离子容易通过所述P型功函数层132的侧壁，沿平行于衬底100的方向，直接横向扩散进所述P型功函数层132中，扩散路径如图4中虚线箭头140表示，从而对所述P型功函数层132的性能造成不良影响；所述扩散路径较短，因此所述金属离子对靠近PMOS区域II沟道区的P型功函数层132的性能影响较大，而PMOS区域II半导体器件的电学性能主要受到靠近沟道区的P型功函数层132的作用影响，进而造成形成的半导体器件的电学性能低下。
为了解决所述技术问题，本发明提供一种半导体结构的制造方法，包括：提供基底，所述基底包括衬底、以及凸出于所述衬底的鳍部，所述衬底包括第一区域和第二区域，所述第一区域和第二区域用于形成不同类型的晶体管；形成覆盖所述鳍部顶部和侧壁的栅介质层；在所述第一区域和第二区域交界处的栅介质层上形成阻挡层，所述阻挡层至少覆盖所述交界处第二区域的栅介质层；在所述第二区域的栅介质层和阻挡层上形成第二功函数层；在所述第一区域的栅介质层上形成第一功函数层。
本发明先在第一区域和第二区域交界处的栅介质层上形成阻挡层，其中所述阻挡层至少覆盖所述第二区域的栅介质层；然后在所述第二区域的栅介质层和阻挡层上形成第二功函数层，后续形成第一功函数层后，所述第一功函数层中金属离子扩散至靠近沟道区的第二功函数层中的扩散路径为：所述阻挡层侧壁、阻挡层顶部以及第二功函数层，直至靠近沟道区；相比在第二区域的栅介质层上形成第二功函数层后，形成覆盖所述第一区域栅介质层和第二功函数层的第一功函数层，所述方案中金属离子直接通过所述第二功函数层的侧壁扩散进所述第二功函数中，直至靠近沟道区，本发明所述的阻挡层增加了所述金属离子的扩散路径，从而逐渐削弱所述金属离子的扩散程度，从而避免所述金属离子对所述第二功函数层的性能造成不良影响，而半导体器件的电学性能主要受到靠近沟道区的第二功函数层的影响，进而可以优化半导体器件的电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至图11是本发明半导体结构的制造方法一实施例中各步骤对应结构示意图。
参考图5，提供基底(未标示)，所述基底包括衬底200、以及凸出于所述衬底200的鳍部(未标示)，所述衬底200包括第一区域Ⅰ和第二区域Ⅱ，所述第一区域Ⅰ和第二区域Ⅱ用于形成不同类型的晶体管。
本实施例中，所述第一区域Ⅰ用于形成N型晶体管，所述第二区域Ⅱ用于形成P型晶体管。具体地，所述基底用于形成SRAM，所述第一区域Ⅰ用于形成N型下拉(PD，Pull Down)晶体管，所述第二区域Ⅱ用于形成P型上拉(PU，Pull Up)晶体管。
本实施例中，所述衬底200为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
本实施例中，凸出于所述第一区域Ⅰ衬底200的鳍部为第一鳍部210，凸出于所述第二区域Ⅱ衬底200的鳍部为第二鳍部220。所述第一鳍部210和所述第二鳍部220的材料与所述衬底200的材料相同。本实施例中，所述第一鳍部210和第二鳍部220的材料为硅。其他实施例中，所述第一鳍部和所述第二鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
具体地，形成所述基底的步骤包括：提供初始基底，在所述初始基底上形成图形化的硬掩膜层(图未示)；以所述硬掩模层为掩膜，刻蚀所述初始基底，形成多个分立的凸起；所述凸起为鳍部，刻蚀后的初始基底作为衬底200，所述衬底200包括第一区域Ⅰ和第二区域Ⅱ。
本实施例中，所述鳍部的侧壁与所述衬底200表面相垂直，即所述鳍部的顶部尺寸等于底部尺寸。在其他实施例中，所述鳍部的顶部尺寸还可以小于底部尺寸。
本实施例中，所述硬掩膜层的材料为氮化硅，在后续形成隔离结构的工艺过程中，所述硬掩膜层表面能够用于定义平坦化工艺的停止位置，且所述硬掩膜层还能够起到保护所述鳍部顶部的作用。
继续参考图5，需要说明的是，形成所述衬底200和鳍部(未标示)之后，所述制造方法还包括：在所述鳍部之间的衬底200上形成隔离结构201。
所述隔离结构201用于对相邻器件起到隔离作用，本实施例中，所述隔离结构201的材料为氧化硅。在另一实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
具体地，形成所述隔离结构201的步骤包括：在所述鳍部之间的衬底200上形成隔离膜，所述隔离膜的顶部高于所述硬掩膜层(图未示)的顶部；研磨去除高于所述硬掩膜层顶部的隔离膜；去除部分厚度的隔离膜以形成隔离结构201；去除所述硬掩膜层。
参考图6，形成覆盖所述鳍部顶部和侧壁的栅介质层230。
具体地，所述栅介质层230覆盖所述第一鳍部210顶部和侧壁，以及所述第二鳍部220顶部和侧壁。需要说明的是，所述栅介质层230还覆盖所述隔离结构201表面。
所述栅介质层230的材料为高k栅介质材料，其中，高k栅介质材料指的是，相对介电常数大于氧化硅相对介电常数的栅介质材料，高k栅介质材料可以为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。
采用化学气相沉积、物理气相沉积或原子层沉积工艺形成所述栅介质层230。本实施例中，所述栅介质层230的材料为HfO2，采用原子层沉积工艺形成所述栅介质层230。
需要说明的是，在形成所述栅介质层230之后，所述制造方法还包括：对所述栅介质层230进行退火处理，所述退火处理有利于减少所述栅介质层230内的缺陷，提高所述栅介质层230的致密度。
还需要说明的是，为了形成所述栅介质层230提供良好的界面基础，从而提高所述栅介质层230的形成质量，减小所述栅介质层230与基底之间的界面态密度，且避免所述栅介质层230与基底直接接触造成的不良影响，所述制造方法还包括：形成所述栅介质层230之前，形成覆盖所述第一鳍部210顶部和侧壁的第一界面层(图未示)，形成覆盖所述第二鳍部220顶部和侧壁的第二界面层(图未示)。
相应的，形成所述栅介质层230的步骤中，在所述第一界面层和第二界面层上形成所述栅介质层230。
结合参考图7和图8，在所述第一区域Ⅰ和第二区域Ⅱ交界处的栅介质层230上形成阻挡层241(如图8所示)，所述阻挡层241至少覆盖交界处所述第二区域Ⅱ的栅介质层230。
所述阻挡层241用于在后续工艺中，保护第二区域Ⅱ的功函数层，防止第一区域Ⅰ的功函数层中的金属离子扩散进所述第二区域Ⅱ的功函数层内。
本实施例中，所述阻挡层241还覆盖交界处所述第一区域Ⅰ的栅介质层230。
具体地，在所述第一区域Ⅰ和第二区域Ⅱ交界处的栅介质层230上形成阻挡层241的步骤包括：形成保形覆盖所述栅介质层230的阻挡膜240(如图7所示)；在所述第一区域Ⅰ和第二区域Ⅱ交界处的阻挡膜240上形成图形层300(如图7所示)，所述图形层300覆盖交界处所述第一区域Ⅰ和第二区域Ⅱ的阻挡膜240；以所述图形层300为掩膜，刻蚀所述阻挡膜240直至露出所述栅介质层230，形成阻挡层241(如图8所示)；去除所述图形层300。
需要说明的是，所述阻挡层241的厚度不宜过厚，也不宜过薄。如果所述阻挡层241的厚度过薄，难以起到保护第二区域Ⅱ的功函数层的作用，后续形成的第一区域Ⅰ功函数层中的金属离子，向第二区域Ⅱ功函数层扩散的扩散路径过短，容易经由所述阻挡层241扩散进所述第二区域Ⅱ功函数层内，从而对所述第二区域Ⅱ的功函数层的性能造成不良影响；如果所述阻挡层241的厚度过厚，容易导致后续形成第一区域Ⅰ功函数层和第二区域Ⅱ功函数层的工艺窗口过小，所述鳍部与所述阻挡层241之间区域的填孔(gap-filling)能力较差，从而容易降低功函数层的形成质量，且如果所述阻挡层241的厚度过厚，即所述阻挡膜240的厚度过厚，还容易增加形成所述阻挡层241的刻蚀工艺难度。为此，本实施例中，所述阻挡层241的厚度为至
还需要说明的是，沿平行于所述衬底200方向，所述阻挡层241的尺寸L(如图8所示)不宜过大，也不宜过小。如果所述阻挡层241的尺寸L过小，即所述图形层300(如图7所示)的尺寸L过小，容易导致所述图形层300发生倒塌，也就是说，形成所述阻挡层241的工艺难度较大；如果所述阻挡层241的尺寸L过大，容易导致所述鳍部与所述阻挡层241的间距过小，在后续形成功函数层时，所述鳍部与所述阻挡层241之间区域的填孔(gap-filling)能力较差，从而容易对功函数层的形成质量造成不良影响。为此，本实施例中，沿平行于所述衬底200方向，所述阻挡层241的尺寸L为5nm至50nm。
需要说明的是，由于所述阻挡层241沿平行于衬底200方向的尺寸较小，通过使所述阻挡层241形成于交界处所述第二区域Ⅱ的栅介质层230上，还形成于交界处所述第一区域Ⅰ的栅介质层230上，可以降低形成所述阻挡层241的工艺难度。
本实施例中，所述阻挡层241具有无定形结构，因此，离子较难通过所述阻挡层241的晶格进行扩散，从而具有较好的防止离子扩散的性能。具体地，所述阻挡膜240的材料为TiSiN，也就是说，所述阻挡层241的材料为TiSiN。在另一实施例中，所述阻挡膜的材料还可以为TaSiN，也就是说，所述阻挡层的材料还可以为TaSiN。
此外，所述阻挡层241的材料为可作为后续第二功函数层的材料，因此具有较好的工艺兼容性。
本实施例中，采用原子层沉积工艺形成所述阻挡膜240。在其他实施例中，还可以采用化学气相沉积或物理气相沉积工艺形成所述阻挡膜240。
具体地，所述阻挡膜240的材料为TiSiN，所述原子层沉积工艺的工艺参数包括：向原子层沉积室内通入的前驱体为含Ti、Si和N的前驱体，工艺温度为80摄氏度至450摄氏度，压强为2毫托至500毫托，沉积次数为6次至80次。
其中，当工艺温度低于80摄氏度时，容易导致每次沉积工艺的沉积速度过慢，从而导致所述阻挡膜240的厚度较薄，或者需要增加工艺时间以达到目标厚度值，从而降低所述阻挡膜240的形成效率；当所述工艺温度高于450摄氏度时，容易导致所述前驱体的热分解，从而引入类似化学气相沉积的现象，进而影响所述阻挡膜240的纯度和台阶覆盖性，最终降低所述阻挡膜240的形成质量。
基于所述设定的工艺温度，将腔室压强、气体流量和沉积次数设定在合理范围值内，避免类似化学气相沉积的现象发生，从而保证所述阻挡膜240的高纯度和良好台阶覆盖性，进而提高所述阻挡膜240的形成质量。
结合参考图9和图10，在所述第二区域Ⅱ的栅介质层230和阻挡层241上形成第二功函数层251(如图10所示)。
本实施例中，所述第二区域Ⅱ用于形成P型的上拉(PU，Pull Up)晶体管，相应的，所述第二功函数层251用于调节P型晶体管的阈值电压，所述第二功函数层251的材料为P型功函数材料。所述第二功函数层251的材料功函数范围为5.1ev至5.5ev，例如，5.2ev、5.3ev或5.4ev；所述第二功函数层251的材料为TiN、TaN、TaSiN、TiSiN、TaAlN或TiAlN中的一种或几种。
在另一实施例中，所述第二区域用于形成N型晶体管，相应的，所述第二功函数层用于调节N型晶体管的阈值电压，所述第二功函数层的材料为N型功函数材料。
本实施例中，所述第二功函数层251的材料为TiN，形成所述第二功函数层251的工艺为原子层沉积工艺。在其他实施例中，还可以采用化学气相沉积工艺或物理气相沉积工艺形成所述第二功函数层。
需要说明的是，形成所述第二功函数层251后，所述制造方法还包括：在所述第二功函数层251上形成盖帽层261。
所述盖帽层261用于防止后续形成的第一区域Ⅰ功函数层中的金属离子由所述第二功函数层251顶部，沿垂直于所述衬底200的方向，纵向扩散进所述第二功函数层251内，从而避免对所述第二功函数层251的性能造成不良影响；所述盖帽层261还能够起到调节功函数的作用。
本实施例中，所述盖帽层261的材料为TaN。在另一实施例中，所述盖帽层的材料还可以为TiN。
本实施例中，采用原子层沉积工艺形成所述盖帽层261。在其他实施例中，还能够采用化学气相沉积工艺或物理气相沉积工艺形成所述盖帽层。
具体地，形成所述第二功函数层251和盖帽层261的步骤包括：在所述栅介质层230上形成第二功函数膜250(如图9所示)，所述第二功函数膜250还覆盖所述阻挡层241表面；在所述第二功函数膜250上形成盖帽材料层260(如图9所示)；去除位于所述第一区域Ⅰ的盖帽材料层260和第二功函数膜250，位于所述第二区域Ⅱ的第二功函数膜250为第二功函数层251，剩余的盖帽材料层260为盖帽层261。
本实施例中，采用湿法刻蚀工艺，去除位于所述第一区域Ⅰ的盖帽材料层260和第二功函数膜250。
参考图11，在所述第一区域Ⅰ的栅介质层230上形成第一功函数层270。
本实施例中，所述第一区域Ⅰ用于形成N型的下拉(PD，Pull Down)晶体管，相应的，所述第一功函数层270用于调节N型晶体管的阈值电压，所述第一功函数层270的材料为N型功函数材料。所述第一功函数层270的材料功函数范围为3.9ev至4.5ev，例如为4ev、4.1ev或4.3ev；所述第一功函数层270的材料为TiAl、Mo、MoN、AlN或TiAlC中的一种或几种。
在另一实施例中，所述第一区域用于形成P型晶体管，相应的，所述第一功函数层用于调节P型晶体管的阈值电压，所述第一功函数层的材料为P型功函数材料。
本实施例中，所述第一功函数层270的材料为TiAl，形成所述第一功函数层270的工艺为原子层沉积工艺。在其他实施例中，还可以采用化学气相沉积工艺或物理气相沉积工艺形成所述第一功函数层。
本实施例中，形成所述第一功函数层270的步骤中，还包括：在所述第二功函数层251上形成所述第一功函数层270。
还需要说明的是，所述第二功函数层251上形成有盖帽层261，相应的，在所述第二功函数层251上形成所述第一功函数层270的步骤中，在所述盖帽层261上形成所述第一功函数层270。
还需要说明的是，所述阻挡层241覆盖交界处所述第一区域Ⅰ和第二区域Ⅱ的栅介质层230；相应的，形成所述第一功函数层270的步骤中，所述第一功函数层270还位于交界处所述第一区域Ⅰ的阻挡层241上。
本发明先在第一区域Ⅰ(如图8所示)和第二区域Ⅱ(如图8所示)交界处的栅介质层230(如图8所示)上形成阻挡层241(如图8所示)，其中所述阻挡层241至少覆盖交界处所述第二区域Ⅱ的栅介质层230；然后在所述第二区域Ⅱ的栅介质层230和阻挡层241上形成第二功函数层251(如图10所示)；图11中的虚线箭头280示出了形成第一功函数层270(如图11所示)后，所述第一功函数层270中金属离子扩散至靠近第二区域Ⅱ沟道区的第二功函数层251中的扩散路径，所述扩散路径包括：所述阻挡层241侧壁、阻挡层241顶部以及第二功函数层251，直至靠近沟道区；与第一功函数层中金属离子直接通过所述第二功函数层的侧壁扩散至沟道区的方案相比，本发明所述的阻挡层241增加了所述金属离子的扩散路径，从而逐渐削弱所述金属离子的扩散程度，从而避免所述金属离子对所述第二功函数层251的性能造成不良影响，而半导体器件的电学性能主要受到靠近沟道区的第二功函数层251的影响，进而可以优化半导体器件的电学性能。
此外，所述半导体结构为SRAM，所述第一区域Ⅰ(如图11所示)用于形成N型下拉晶体管，所述第二区域Ⅱ(如图11所示)用于形成P型上拉晶体管，通过减小所述第一功函数层270中的金属离子在所述第二功函数层251中的扩散程度，可以避免不同器件金属离子扩散程度不一致的问题，从而可以改善SRAM器件中N型晶体管和P型晶体管不匹配度的问题，进而改善SRAM器件的电学性能。
本发明另一实施例还提供一种半导体结构的形成方法，图12至图14是本发明半导体结构的制造方法另一实施例中各步骤对应结构示意图。
参考图12，提供基底(未标示)，所述基底包括衬底400、以及凸出于所述衬底400的鳍部(未标示)，所述衬底400包括第一区域Ⅰ和第二区域Ⅱ，所述第一区域Ⅰ和第二区域Ⅱ用于形成不同类型的晶体管；在所述鳍部之间的衬底400上形成隔离结构401；形成覆盖所述鳍部顶部和侧壁的栅介质层430。
本实施例中，凸出于所述第一区域Ⅰ衬底400的鳍部为第一鳍部410，凸出于所述第二区域Ⅱ衬底400的鳍部为第二鳍部420。
需要说明的是，对所述衬底400、鳍部、隔离结构401和栅介质层430的具体描述可参考上一实施例，在此不再赘述。
继续参考图12，在所述第一区域Ⅰ和第二区域Ⅱ交界处的栅介质层430上形成阻挡层441，所述阻挡层441至少覆盖所述交界处第二区域Ⅱ的栅介质层430。
本实施例中，所述阻挡层441仅覆盖交界处所述第二区域Ⅱ的栅介质层430。
具体地，在所述第一区域Ⅰ和第二区域Ⅱ交界处的栅介质层430上形成阻挡层441的步骤包括：形成保形覆盖所述栅介质层430的阻挡膜；在所述第一区域Ⅰ和第二区域Ⅱ交界处的阻挡膜上形成图形层，所述图形层仅覆盖交界处所述第二区域Ⅱ的阻挡膜；以所述图形层为掩膜，刻蚀所述阻挡膜直至露出所述栅介质层430，形成阻挡层441；去除所述图形层。
对所述阻挡层441的具体描述可参考上一实施例，在此不再赘述。
参考图13，在所述第二区域Ⅱ的栅介质层430和阻挡层441上形成第二功函数层451。
需要说明的是，形成所述第二功函数层451后，所述制造方法还包括：在所述第二功函数层451上形成盖帽层461。
对所述第二功函数层451和盖帽层461的具体描述可参考上一实施例，在此不再赘述。
参考图14，在所述第一区域Ⅰ的栅介质层430上形成第一功函数层470。
本实施例中，形成所述第一功函数层470的步骤中，还包括：在所述第二功函数层451上形成所述第一功函数层470。
还需要说明的是，所述第二功函数层451上形成有盖帽层461，相应的，在所述第二功函数层451上形成所述第一功函数层470的步骤中，在所述盖帽层461上形成所述第一功函数层470。
对所述第一功函数层470的具体描述可参考上一实施例，在此不再赘述。
继续参考图11，本发明还提供一种半导体结构，包括：
基底(未标示)，所述基底包括衬底200、以及凸出于所述衬底200的鳍部(未标示)，所述衬底200包括第一区域Ⅰ和第二区域Ⅱ，所述第一区域Ⅰ和第二区域Ⅱ的晶体管类型不同；
栅介质层230，覆盖所述鳍部的顶部和侧壁；
阻挡层241，位于所述第一区域Ⅰ和第二区域Ⅱ交界处的栅介质层230上，所述阻挡层241至少位于所述交界处第二区域Ⅱ的栅介质层230上；
第二功函数层251，位于所述第二区域Ⅱ的栅介质层230和阻挡层241上；
第一功函数层270，位于所述第一区域Ⅰ的栅介质层230上。
本实施例中，位于所述第一区域Ⅰ的晶体管为N型晶体管，位于所述第二区域Ⅱ的晶体管为P型晶体管。具体地，所述半导体结构为SRAM，位于所述第一区域Ⅰ的晶体管为N型下拉(PD，Pull Down)晶体管，位于所述第二区域Ⅱ的晶体管为P型上拉(PU，Pull Up)晶体管。
本实施例中，所述衬底200为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
本实施例中，凸出于所述第一区域Ⅰ衬底200的鳍部为第一鳍部210，凸出于所述第二区域Ⅱ衬底200的鳍部为第二鳍部220。所述第一鳍部210和所述第二鳍部220的材料与所述衬底200的材料相同。本实施例中，所述第一鳍部210和第二鳍部220的材料为硅。其他实施例中，所述第一鳍部和所述第二鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
本实施例中，所述鳍部的侧壁与所述衬底200表面相垂直，即所述鳍部的顶部尺寸等于底部尺寸。在其他实施例中，所述鳍部的顶部尺寸还可以小于底部尺寸。
需要说明的是，所述半导体结构还包括：位于所述鳍部之间衬底200上的隔离结构201。
所述隔离结构201用于对相邻器件起到隔离作用，本实施例中，所述隔离结构201的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
本实施例中，所述栅介质层230覆盖所述第一鳍部210顶部和侧壁，以及所述第二鳍部220顶部和侧壁。需要说明的是，所述栅介质层230还覆盖所述隔离结构201表面。
所述栅介质层230的材料为高k栅介质材料，其中，高k栅介质材料指的是，相对介电常数大于氧化硅相对介电常数的栅介质材料，高k栅介质材料可以为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。本实施例中，所述栅介质层230的材料为HfO2。
需要说明的是，为了为所述栅介质层230提供良好的界面基础，从而提高所述栅介质层230的质量，减小所述栅介质层230与基底之间的界面态密度，且避免所述栅介质层230与基底直接接触造成的不良影响，所述半导体结构还包括：覆盖所述第一鳍部210顶部和侧壁的第一界面层(图未示)；覆盖所述第二鳍部220顶部和侧壁的第二界面层(图未示)。
相应的，所述栅介质层230位于所述第一界面层和第二界面层上。
所述阻挡层241用于保护所述第二功函数层251，防止所述第一功函数层270中的金属离子扩散进所述第二功函数层251内，从而避免对所述第二功函数层251的性能造成不良影响，进而可以避免SRAM器件的电学性能的下降。
本实施例中，所述阻挡层241还位于交界处所述第一区域Ⅰ的栅介质层230。
需要说明的是，所述阻挡层241的厚度不宜过厚，也不宜过薄。如果所述阻挡层241的厚度过薄，难以起到保护所述第二功函数层251的作用，所述第一功函数层270中的金属离子，向所述第二功函数层251扩散的扩散路径过短，容易经由所述阻挡层241扩散进所述第二功函数层251内，从而对所述第二功函数层251的性能造成不良影响；如果所述阻挡层241的厚度过厚，容易导致在所述第一功函数层270和第二功函数层251的形成过程中，降低所述鳍部与所述阻挡层241之间区域的填孔(gap-filling)能力，从而降低所述第一功函数层270和第二功函数层251的形成质量，且还容易增加形成所述阻挡层241的刻蚀工艺难度。为此，本实施例中，所述阻挡层241的厚度为至
还需要说明的是，沿平行于所述衬底200方向，所述阻挡层241的尺寸L(如图8所示)不宜过大，也不宜过小。如果所述阻挡层241的尺寸L过小，容易导致在形成所述阻挡层241的工艺过程中，作为刻蚀掩膜的图形层发生倒塌；如果所述阻挡层241的尺寸L过大，容易导致所述鳍部与所述阻挡层241的间距过小，从而降低所述鳍部与所述阻挡层241之间区域的填孔(gap-filling)能力，进而对所述第二功函数层251和第一功函数层270的形成质量造成不良影响。为此，本实施例中，沿平行于所述衬底200方向，所述阻挡层241的尺寸L为5nm至50nm。
需要说明的是，由于所述阻挡层241沿平行于衬底200方向的尺寸L较小，通过使所述阻挡层241位于交界处所述第二区域Ⅱ的栅介质层230上，还位于交界处所述第一区域Ⅰ的栅介质层230上，从而可以降低形成所述阻挡层241的工艺难度。
本实施例中，所述阻挡层241具有无定形结构，因此，离子较难通过所述阻挡层241的晶格进行扩散，从而具有较好的防止离子扩散的性能。具体地，所述阻挡层241的材料为TiSiN。在另一实施例中，所述阻挡层的材料还可以为TaSiN。
此外，所述阻挡层241的材料为可作为调节第二区域Ⅱ晶体管阈值电压的材料，因此具有较好的工艺兼容性。
本实施例中，位于所述第二区域Ⅱ的晶体管为P型的上拉(PU，Pull Up)晶体管，相应的，所述第二功函数层251用于调节P型晶体管的阈值电压，所述第二功函数层251的材料为P型功函数材料。所述第二功函数层251的材料功函数范围为5.1ev至5.5ev，例如，5.2ev、5.3ev或5.4ev。
在另一实施例中，位于所述第二区域的晶体管N型晶体管，相应的，所述第二功函数层用于调节N型晶体管的阈值电压，所述第二功函数层的材料为N型功函数材料。
本实施例中，所述第二功函数层251的材料为TiN。在其他实施例中，所述第二功函数层的材料还可以为TaN、TaSiN、TiSiN、TaAlN或TiAlN中的一种或几种。
本实施例中，所述第一功函数层270还位于所述第二功函数层251上。
本实施例中，位于所述第一区域Ⅰ的晶体管为N型的下拉(PD，Pull Down)晶体管，相应的，所述第一功函数层270用于调节N型晶体管的阈值电压，所述第一功函数层270的材料为N型功函数材料。所述第一功函数层270的材料功函数范围为3.9ev至4.5ev，例如为4ev、4.1ev或4.3ev。
在另一实施例中，位于所述第一区域的晶体管为P型晶体管，相应的，所述第一功函数层用于调节P型晶体管的阈值电压，所述第一功函数层的材料为P型功函数材料。
本实施例中，所述第一功函数层270的材料为TiAl。在其他实施例中，所述第一功函数层的材料还可以为Mo、MoN、AlN或TiAlC中的一种或几种。
需要说明的是，所述半导体结构还包括：位于所述第二功函数层251上的盖帽层261。相应的，所述第一功函数层270位于所述盖帽层261上。
所述盖帽层261用于防止所述第一功函数层270中的金属离子由所述第二功函数层251顶部，沿垂直于所述衬底200的方向，纵向扩散进所述第二功函数层251内，从而避免对所述第二功函数层251的性能造成不良影响；所述盖帽层261还能够起到调节功函数的作用。
本实施例中，所述盖帽层261的材料为TaN。在另一实施例中，所述盖帽层的材料还可以为TiN。
本发明所述半导体结构包括位于所述第一区域Ⅰ(如图11所示)和第二区域Ⅱ(如图11所示)交界处栅介质层230(如图11所示)上的阻挡层241(如图11所示)，所述阻挡层241至少位于所述交界处第二区域Ⅱ的栅介质层上230，所述阻挡层241可以增加第一功函数层270(如图11所示)中的金属离子在所述第二功函数层251(如图11所示)中的扩散路径，从而可以减小所述金属离子在所述第二功函数层251中的扩散程度，避免对所述第二功函数层251的性能造成不良影响，进而优化半导体器件的电学性能。
继续参考图14，本发明另一实施例还提供一种半导体结构。
所述半导体结构与上一实施例的不同之处在于：所述阻挡层441位于所述第一区域Ⅰ和第二区域Ⅱ交界处的栅介质层430上，且所述阻挡层441仅位于所述交界处第二区域Ⅱ的栅介质层430上。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的制造方法，其特征在于，包括：
提供基底，所述基底包括衬底、以及凸出于所述衬底的鳍部，所述衬底包括第一区域和第二区域，所述第一区域和第二区域用于形成不同类型的晶体管；
形成覆盖所述鳍部顶部和侧壁的栅介质层；
在所述第一区域和第二区域交界处的栅介质层上形成阻挡层，所述阻挡层至少覆盖所述交界处第二区域的栅介质层；
在所述第二区域的栅介质层和阻挡层上形成第二功函数层；
在所述第一区域的栅介质层上形成第一功函数层。
2.如权利要求1所述的半导体结构的制造方法，其特征在于，所述阻挡层具有无定形结构。
3.如权利要求1或2所述的半导体结构的制造方法，其特征在于，所述阻挡层的材料为TiSiN或TaSiN。
4.如权利要求1所述的半导体结构的制造方法，其特征在于，所述阻挡层仅覆盖交界处所述第二区域的栅介质层。
5.如权利要求4所述的半导体结构的制造方法，其特征在于，在所述第一区域和第二区域交界处的栅介质层上形成阻挡层的步骤包括：形成保形覆盖所述栅介质层的阻挡膜；
在所述第一区域和第二区域交界处的阻挡膜上形成图形层，所述图形层仅覆盖交界处所述第二区域的阻挡膜；
以所述图形层为掩膜，刻蚀所述阻挡膜直至露出所述栅介质层，形成阻挡层；
去除所述图形层。
6.如权利要求1所述的半导体结构的制造方法，其特征在于，所述阻挡层还覆盖交界处所述第一区域的栅介质层；
形成所述第一功函数层的步骤中，所述第一功函数层还位于交界处所述第一区域的阻挡层上。
7.如权利要求6所述的半导体结构的制造方法，其特征在于，在所述第一区域和第二区域交界处的栅介质层上形成阻挡层的步骤包括：形成保形覆盖所述栅介质层的阻挡膜；
在所述第一区域和第二区域交界处的阻挡膜上形成图形层，所述图形层覆盖交界处所述第一区域和第二区域的阻挡膜；
以所述图形层为掩膜，刻蚀所述阻挡膜直至露出所述栅介质层，形成阻挡层；
去除所述图形层。
8.如权利要求5或7所述的半导体结构的制造方法，其特征在于，形成所述阻挡膜的工艺为原子层沉积工艺。
9.如权利要求8所述的半导体结构的制造方法，其特征在于，所述阻挡膜的材料为TiSiN，所述原子层沉积工艺的工艺参数包括：向原子层沉积室内通入的前驱体为含Ti、Si和N的前驱体，工艺温度为80摄氏度至450摄氏度，压强为2毫托至500毫托，沉积次数为6次至80次。
10.如权利要求1所述的半导体结构的制造方法，其特征在于，所述阻挡层的厚度为至
11.如权利要求1所述的半导体结构的制造方法，其特征在于，沿平行于所述衬底方向，所述阻挡层的尺寸为5nm至50nm。
12.如权利要求1所述的半导体结构的制造方法，其特征在于，所述半导体结构为SRAM，所述第一区域用于形成N型下拉晶体管，所述第二区域用于形成P型上拉晶体管；
所述第一功函数层的材料为N型功函数材料，所述第二功函数层的材料为P型功函数材料。
13.一种半导体结构，其特征在于，包括：
基底，所述基底包括衬底、以及凸出于所述衬底的鳍部，所述衬底包括第一区域和第二区域，所述第一区域和第二区域的晶体管类型不同；
栅介质层，覆盖所述鳍部的顶部和侧壁；
阻挡层，位于所述第一区域和第二区域交界处的栅介质层上，所述阻挡层至少位于所述交界处第二区域的栅介质层上；
第二功函数层，位于所述第二区域的栅介质层和阻挡层上；
第一功函数层，位于所述第一区域的栅介质层上。
14.如权利要求13所述的半导体结构，其特征在于，所述阻挡层具有无定形结构。
15.如权利要求13或14所述的半导体结构，其特征在于，所述阻挡层的材料为TiSiN或TaSiN。
16.如权利要求13所述的半导体结构，其特征在于，所述阻挡层仅位于交界处所述第二区域的栅介质层上。
17.如权利要求13所述的半导体结构，其特征在于，所述阻挡层还位于交界处所述第一区域的栅介质层上。
18.如权利要求13所述的半导体结构，其特征在于，所述阻挡层的厚度为至
19.如权利要求13所述的半导体结构，其特征在于，沿平行于所述衬底方向，所述阻挡层的尺寸为5nm至50nm。
20.如权利要求13所述的半导体结构，其特征在于，所述半导体结构为SRAM；位于所述第一区域的晶体管为N型下拉晶体管，位于所述第二区域的晶体管为P型上拉晶体管；
所述第一功函数层的材料为N型功函数材料，所述第二功函数层的材料为P型功函数材料。
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